CN103918069B - 具有增加可靠性的高功率半导体电子部件 - Google Patents

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Abstract

一种电子部件，其包括耗尽型晶体管、增强型晶体管和电阻器。耗尽型晶体管具有比增强型晶体管更高的击穿电压。电阻器的第一端子电连接到增强型晶体管，并且电阻器的第二端子和耗尽型晶体管的源极分别电连接到增强型晶体管的漏极。耗尽型晶体管的栅极可以电连接到增强型晶体管的源极。

Description

具有增加可靠性的高功率半导体电子部件
技术领域
本发明涉及为实现增加的可靠性而设计的半导体电子器件。
背景技术
迄今，通常用硅（Si）半导体材料来制作用在电力电子应用中的大部分晶体管。用于电力应用的常见晶体管器件包括Si CoolMOS、Si功率MOSFETs和Si绝缘栅双极晶体管（IGBTs）。尽管Si功率器件廉价，但它们存在许多缺点，包括相对低的开关速度和高电噪声电平。近年来，碳化硅功率器件由于其优良特性已经受到关注。III-N半导体器件，诸如氮化镓（GaN）器件现在已经变为用于承载大电流、支撑高电压和提供极低的导通电阻和快速开关时间的有吸引力的候选。
大多数常规III-N高电子迁移率晶体管（HEMTs）和相关晶体管器件是常开型，即，具有负阈值电压，意指它们能在零栅极电压传导电流。具有负阈值电压的这些器件称为耗尽型（D型）器件。在功率电子器件中优选的是具有常关型器件，即，在零栅极电压下实质上不传导电流的具有正阈值电压的器件，以便通过防止器件的意外导通而避免损坏器件或其他电路部件。常关型器件通常称为增强型（E型）器件。
迄今已经证实高压III-N E型晶体管的可靠制作和制造很难。单个高压E型晶体管的一种替代方案是，在图1的结构中，将高压D型晶体管与低压E型晶体管结合来形成混合器件，其能以与单个高压E型晶体管相同的方式操作以及在大多数情况下，实现与单个高压E型晶体管相同或类似的输出特性，如图2所示。图1的混合器件包括能够可选地被同时装入在封装10中的高压D型晶体管23和低压E型晶体管22，所述封装包括源极引线11、栅极引线12和漏极引线13。低压E型晶体管22的源电极31和高压D型晶体管23的栅电极35两者被电连接在一起并且可以被电连接到源极引线11。低压E型晶体管22的栅电极32可以电连接到栅极引线12。高压D型晶体管23的漏电极36可以电连接到漏极引线13。高压D型晶体管23的源电极34电连接到低压E型晶体管22的漏电极33。
如在此所使用地，对于两个或以上的接触或诸如导电层或部件的其他零件，如果它们由足够导电的材料来连接以确保每个接触或其他零件的电势实质上相同或大致相同而与偏置条件无关，则将它们说成“电连接”。
图2的器件包括能被装入在与图1的混合器件相同或类似的封装中的单个高压E型晶体管21。高压E型晶体管21的源电极41能连接到源极引线11，高压E型晶体管21的栅电极42能连接到栅极引线12，以及高压E型晶体管21的漏电极43能连接到漏极引线13。当相对于源极引线11将0V施加到栅极引线12时，图1中的器件和图2中的器件均能阻断源极引线11和漏极引线13之间的高电压，以及当相对于源极引线11将足够的正电压施加到漏极引线13时，图1中的器件和图2中的器件均能将电流从漏极引线13传导到源极引线11。
尽管存在能使用图1的混合器件代替图2的单个高压E型器件的许多应用，但难以获得诸如图1的混合器件的可接受的可靠性水平。由此期望导致更高可靠性水平的器件设计改进。
发明内容
在一个方面中，描述了一种电子部件。该电子部件包括：具有第一击穿电压的增强型晶体管，增强型晶体管包括第一源极、第一栅极和第一漏极；具有大于第一击穿电压的第二击穿电压的耗尽型晶体管，耗尽型晶体管包括第二源极、第二栅极和第二漏极；以及包括第一端子和第二端子的电阻器。第二端子和第二源极电连接到第一漏极，以及第一端子电连接到第一源极。
电子部件能可选地包括下述特征中的一个或多个。第二栅极能电连接到第一源极。增强型晶体管可以是低压器件，以及耗尽型晶体管可以是高压器件。第二击穿电压可以是第一击穿电压的至少3倍。增强型晶体管或耗尽型晶体管可以是III-N器件。增强型晶体管可以是硅基晶体管，以及耗尽型晶体管可以是III-N晶体管。增强型晶体管能具有阈值电压，以及电阻器的电阻能够足够小以便与缺少该电阻器的电子部件相比，当偏置电子部件时，减小相对于第一源极的第一漏极的电压以使得，相对于第一源极的第一栅极的电压小于增强型晶体管的阈值电压和相对于第一源极的第二漏极的电压大于第一击穿电压并小于第二击穿电压。增强型晶体管能具有阈值电压，其中，当偏置电子部件使得相对于第一源极的第一栅极的电压小于增强型晶体管的阈值电压以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压时，第一关断状态泄漏电流流过耗尽型晶体管，以及小于第一关断状态泄漏电流的第二关断状态泄漏电流流过增强型晶体管；以及在第一温度，电阻器的电阻小于第一击穿电压除以第二关断状态泄漏电流和第一关断状态泄漏电流之间的差。增强型晶体管能具有阈值电压，其中，当偏置电子部件以使得相对于第一源极的第一栅极的电压小于增强型晶体管的阈值电压以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压时，第一关断状态泄漏电流流过耗尽型晶体管的第二源极，以及小于第一关断状态泄漏电流的第二关断状态泄漏电流流过增强型晶体管的第一漏极；以及在第一温度，电阻器的电阻小于第一击穿电压除以第二关断状态泄漏电流和第一关断状态泄漏电流之间的差。第一温度可以是25℃。相对于第一源极的第一栅极的电压可以是0V。电子部件能额定操作在第二温度和第三温度之间且包含该第二温度和第三温度的温度范围，第二温度小于第一温度以及第三温度大于第一温度，其中，在温度范围内的全部温度，电阻器的电阻小于第一击穿电压除以第二关断状态泄漏电流和第一关断状态泄漏电流之间的差。第二温度可以是-55℃以及第三温度为200℃。增强型晶体管能具有第一阈值电压以及耗尽型晶体管具有第二阈值电压，其中，当偏置电子部件以使得相对于第一源极的第一栅极的电压小于增强型晶体管的阈值电压以及相对于第一源极的第二漏极的电压大于第一击穿电压并小于第二击穿电压时，关断状态泄漏电流流过耗尽型晶体管的第二源极，以及在第一温度，电阻器的电阻足够大来防止关断状态泄漏电流超出临界值。第一温度可以是25℃。相对于第一源极的第一栅极的电压可以是0V。临界值可以是在电子部件的操作期间导致第二阈值中超出10V的波动的耗尽型晶体管中的关断状态泄漏电流的值。电子部件可以额定操作在第二温度和第三温度之间且包含该第二温度和第三温度的温度范围，第二温度小于第一温度以及第三温度大于第一温度，以及临界值是温度的函数，其中，电阻器的电阻足够大到在温度范围内的全部温度，防止关断状态泄漏电流超出临界值。第二温度可以是-55℃和第三温度可以是200℃。增强型晶体管能具有第一阈值电压以及耗尽型晶体管具有第二阈值电压；其中，选择电阻器的电阻，使得当偏置电子部件以便相对于第一源极的第一栅极的电压小于第一阈值电压以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压时，在25℃的温度，相对于第二源极的第二栅极的电压和第二阈值电压之间的差小于10V。电子部件可以额定操作在第一温度和第二温度之间且包含该第一温度和第二温度的温度范围，其中，在温度范围内的全部温度，相对于第二源极的第二栅极的电压和第二阈值电压之间的差小于5V。第一温度可以是-55℃以及第二温度可以是200℃。耗尽型晶体管的阈值电压的绝对值可以小于第一击穿电压。耗尽型晶体管的阈值电压的绝对值可以是约10V或更大。电阻器能具有103ohms和109ohms之间的电阻。电子部件能进一步包括具有阳极和阴极的二极管，其中，阳极电连接到第一源极或第二栅极，以及阴极电连接到第一漏极或第二源极。二极管和耗尽型晶体管可以被集成为单个器件。单个器件可以是III-N器件。
在另一方面，描述了一种电子器件。该电子部件包括：具有第一阈值电压和第一击穿电压的增强型晶体管，增强型晶体管包括第一源极、第一栅极和第一漏极；以及具有大于第一击穿电压的第二击穿电压的耗尽型晶体管，耗尽型晶体管具有第二阈值电压，耗尽型晶体管包括第二源极、第二栅极和第二漏极，第二源极电连接到第一漏极。在第一温度，第一偏压条件下的增强型晶体管的关断状态漏极电流大于第二偏压条件下的耗尽型晶体管的关断状态源极电流；其中，在第一偏压条件下，相对于第一源极的第一栅极的第一电压小于第一阈值电压，以及相对于第一源极的第二漏极的第二电压大于第一击穿电压并且小于第二击穿电压；以及在第二偏压条件下，相对于第二源极的第二栅极的第三电压小于第二阈值电压，以及相对于第二栅极的第二漏极的第四电压等于第二电压。
电子部件能可选地包括下述特征中的一个或多个。在第一偏压条件下，第一电压能小于或等于0V。在第二偏压条件下，第三电压的绝对值小于第一击穿电压。第一温度可以是25℃。电子部件能额定操作在第二温度和第三温度之间且包含第二温度和第三温度的温度范围，其中，第二温度小于第一温度以及第三温度大于第二温度，以及在操作范围内的全部温度，第一偏压条件下的增强型晶体管的关断状态漏极电流大于第二偏压条件下的耗尽型晶体管的关断状态源极电流。第二温度可以是-55℃和第三温度可以是200℃。第二偏压条件下的耗尽型晶体管的关断状态源极电流能小于第一偏压条件下的增强型晶体管的关断状态漏极电流的0.75倍。在第二温度，第三偏压条件下的增强型晶体管的关断状态漏极电流小于第二偏压条件下的耗尽型晶体管的关断状态源极电流，其中，在第三偏压条件下，第一电压小于第一阈值电压，以及相对于第一源极的第一漏极的第五电压小于第一击穿电压。在第三偏压条件下，第一电压小于或等于0V。第二温度能小于第一温度。电子部件能进一步包括具有第一端子和第二端子的载流部件，其中，第一端子电连接到第一源极或第二栅极，以及第二端子电连接到第一漏极或第二源极。载流部件可以是电阻器或二极管。载流部件能包括电阻器和二极管。第二栅极能电连接到第一源极。增强型晶体管可以是低压器件，以及耗尽型晶体管可以是高压器件。第二击穿电压可以是第一击穿电压的至少3倍。增强型晶体管或耗尽型晶体管可以是III-N器件。增强型晶体管可以是硅基晶体管，以及耗尽型晶体管可以是III-N晶体管。耗尽型晶体管可以是包括III-N缓冲结构、III-N沟道层和III-N阻挡层的III-N晶体管，其中，缓冲结构掺杂铁、镁或碳。III-N缓冲结构的第一层可以为至少0.8微米厚，并且掺杂Fe和C，Fe的浓度为至少8×1017cm-3以及C的浓度是至少8×1019cm-3。
在另一方面，描述了一种电子部件。该电子部件包括：具有第一击穿电压和第一阈值电压的增强型晶体管，增强型晶体管包括第一源极、第一栅极和第一漏极；具有大于第一击穿电压的第二击穿电压的耗尽型晶体管，耗尽型晶体管具有第二阈值电压，耗尽型晶体管包括第二源极、第二栅极和第二漏极；以及包括第一端子和第二端子的载流部件，第二端子和第二源极电连接到第一漏极，以及第一端子电连接到第一源极。载流部件被构造成与缺少该载流部件的电子部件相比，将偏置电子部件时相对于第一源极的第一漏极的电压减小为以使得，相对于第一源极的第一栅极的电压小于第一阈值电压以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压。
电子部件能可选地包括下述特征中的一个或多个。相对于第一源极的第一栅极的电压可以是0V或更小。载流部件可以是二极管。第一端子可以是阳极以及第二端子可以是阴极。第一端子可以是阴极以及第二端子可以是阳极。二极管的导通电压或齐纳击穿电压能小于第一击穿电压。在第一温度，当偏置电子部件时流过二极管的电流能大于流过增强型晶体管的第一漏极的关断状态电流以使得，相对于第一源极的第一栅极的电压小于第一阈值电压，以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压。第一温度能在-55℃和200℃之间。二极管能具有大于0V的导通电压，以及耗尽型晶体管具有小于0V的阈值电压，其中，二极管的导通电压或齐纳击穿电压大于耗尽型晶体管的阈值电压的绝对值。二极管和耗尽型晶体管能集成为单个器件。二极管和耗尽型晶体管能均包括导电沟道，其中，单个器件包括在二极管的导电沟道和耗尽型晶体管的导电沟道之间共用的沟道区。电子部件能进一步包括具有第一电阻器端子和第二电阻器端子的电阻器，其中，第一电阻器端子电连接到第一源极或第二栅极，以及第二电阻器端子电连接到第一漏极或第二源极。二极管的沟道和耗尽型晶体管的沟道能均位于第一半导体材料层中。电子部件能进一步包括具有第一电阻器端子和第二电阻器端子的电阻器，其中，第一电阻器端子电连接到第一源极或第二栅极，以及第二电阻器端子电连接到第一漏极或第二源极。第二栅极能电连接到第一源极。增强型晶体管可以是低压器件，以及耗尽型晶体管可以是高压器件。增强型晶体管或耗尽型晶体管可以是III-N器件。增强型晶体管可以是硅基晶体管，以及耗尽型晶体管可以是III-N晶体管。载流部件可以是电阻器。电阻器能具有在103ohms和109ohms之间的电阻。在第一温度，当偏置电子部件时流过电阻器的电流能大于流过增强型晶体管的漏极的关断状态电流以使得，相对于第一源极的第一栅极的电压小于第一阈值电压，以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压。第一温度能在-55℃和200℃之间。载流部件能包括具有源极、栅极和漏极的附加晶体管，其中，附加晶体管的栅极电连接到附加晶体管的源极或漏极。附加晶体管可以是增强型晶体管。载流部件能包括具有第一和第二端子的第一电阻器以及具有源极、栅极和漏极的附加晶体管，其中，第一电阻器的第一端子是载流部件的第一端子，以及附加晶体管的漏极是载流部件的第二端子。第一电阻器的第二端子能电连接到附加晶体管的栅极。电子部件能进一步包括具有第一和第二端子的第二电阻器，其中，第二电阻器的第一端子电连接到附加晶体管的源极，以及第二电阻器的第二端子电连接到附加晶体管的栅极。载流部件能包括具有第一和第二端子的第一电阻器以及具有源极、栅极和漏极的附加晶体管，其中，第一电阻器的第一端子是载流部件的第二端子，以及附加晶体管的源极是载流部件的第一端子。第一电阻器的第二端子能电连接到附加晶体管的栅极。电子部件能进一步包括具有第一和第二端子的第二电阻器，其中，第二电阻器的第一端子电连接到附加晶体管的漏极，以及第二电阻器的第二端子电连接到附加晶体管的栅极。
在另一方面，描述了一种制造电子部件的方法。该方法包括：将载流部件的第一端子连接到增强型晶体管的第一源极，增强型晶体管具有第一击穿电压和第一阈值电压，增强型晶体管包括第一源极、第一栅极和第一漏极；以及将载流部件的第二端子连接到第一漏极和耗尽型晶体管的第二源极，耗尽型晶体管具有大于第一击穿电压的第二击穿电压，耗尽型晶体管具有第二阈值电压，耗尽型晶体管具有第二源极、第二栅极和第二漏极。载流部件被构造成与缺少该载流部件的电子部件相比，将偏置电子部件时的相对于第一源极的第一漏极的电压减小为以使得，相对于第一源极的第一栅极的电压小于第一阈值电压，以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压。
该方法能可选地包括下述特征中的一个或多个。该方法能进一步包括将电子部件装入到封装中，其包括将第二漏极连接到封装漏极端子，将第一源极连接到封装源极端子，以及将第一栅极连接到封装栅极端子。该方法能进一步包括将第二栅极连接到第一源极。载流部件可以是二极管。在第一温度，当偏置电子部件时流过二极管的电流能大于流过增强型晶体管的第一漏极的关断状态电流以使得，相对于第一源极的第一栅极的电压小于第一阈值电压，以及相对于第一源极的第二漏极的电压大于第一击穿电压并且小于第二击穿电压。增强型晶体管可以是硅基晶体管，以及耗尽型晶体管可以是III-N晶体管。载流部件可以是电阻器。
在此所述的器件和方法能增加高功率半导体电子器件的可靠性。
附图说明
图1和2是现有技术的电子部件的示意图。
图3是晶体管中的漏-源电流与栅-源电压的代表曲线，以及晶体管阈值电压的外推。
图4A是混合电子部件的电路图。
图4B是耗尽型晶体管的截面图。
图5-6是混合电子部件的电路图。
图7是包括具有集成肖特基二极管的耗尽型晶体管的器件的平面图（俯视图）。
图8是沿虚线8的图7的器件的截面图。
图9是沿虚线9的图7的器件的截面图。
图10和11是混合电子部件的电路图。
图12是用于制造电子部件的示例工艺的流程图。
不同图中的相同参考符号表示相同的元件。
具体实施方式
在此描述包括耗尽型晶体管和增强型晶体管的混合增强型电子部件。可以是高压器件的耗尽型晶体管相比于可以是低压器件的增强型晶体管而具有更大的击穿电压。通过在关断状态下被偏置时的混合电子部件所能够阻断的最大电压至少与耗尽型晶体管的最大阻断或击穿电压一样大。在此所述的混合电子部件被构造成使得与常规的混合器件相比而提高可靠性和/或性能。一些实现方式包括与增强型晶体管并联连接的电阻，而其他实现方式包括与增强型晶体管并联连接的二极管。在另外其他的实现方式中，将耗尽型晶体管设计或构造成具有比增强型晶体管更低的关断状态泄漏电流，如下文进一步所述。
如在此所使用的，“混合增强型电子器件或部件”，或简称“混合器件或部件”是由耗尽型晶体管和增强型晶体管形成的电子器件或部件，其中，与增强型晶体管相比，耗尽型晶体管有更高操作和/或击穿电压，并且该混合器件或部件被构造成以与耗尽型晶体管大致一样高的击穿和/或操作电压，来与单个增强型晶体管相类似地操作。即，混合增强型器件或部件包括具有下述特性的至少三个节点。当第一节点（源节点）和第二节点（栅节点）保持在相同电压时，混合增强型器件或部件能阻断相对于源节点而被施加到第三节点（漏节点）的正高压（即，大于增强型晶体管能所阻断的最大电压的电压）。在栅节点相对于源节点保持在足够的正电压（即，大于增强型晶体管的阈值电压）的情况下，当相对于源节点将足够的正电压施加到漏节点时，电流从源节点流向漏节点或从漏节点流向源节点。当增强型晶体管是低压器件且耗尽型晶体管是高压器件时，混合部件能与单个高压增强型晶体管相类似地操作。耗尽型晶体管能具有为增强型晶体管的至少二倍、至少三倍、至少五倍、至少十倍或至少二十倍的击穿和/或最大操作电压。
如在此所使用的，“高压器件”，诸如高压晶体管是为了高压开关应用而优化的电子器件。即，当晶体管关断时，能阻断高压，诸如约300V或更高、约600V或更高、约1200V或更高，或约1700V或更高的高压，以及当晶体管接通时，对于使用该晶体管的应用，该晶体管具有足够低的导通电阻（RON），即，当相当大的电流通过该器件时，经受足够低的导通损耗。高压器件至少能够阻断等于其所被使用的电路中的高压电源电压或最大电压的电压。高压器件可以阻断300V、600V、1200V、1700V或由该应用所需的其他适当阻断电压。换句话说，高压器件能阻断在0V和至少Vmax之间的任何电压，其中Vmax是能由该电路或电源供给的最大电压。在一些实现方式中，高压器件能阻断在0V和至少2*Vmax之间的任何电压。如在此所使用的，“低压器件”，诸如低压晶体管是能阻断低压，诸如0V和Vlow（其中，Vlow小于Vmax），但不能阻断高于Vlow的电压的电子器件。在一些实现方式中，Vlow等于约|Vth|、大于|Vth|、约2*|Vth|、约3*|Vth|或约|Vth|与3*|Vth|之间，其中，|Vth|是包含在使用低压晶体管的混合部件内的高压晶体管——诸如高压耗尽型晶体管的阈值电压的绝对值。在一些实现方式中，Vlow为约10V、约20V、约30V、约40V或约5V和50V之间，诸如约10V和40V之间。在另外其他的实现方式中，Vlow小于约0.5*Vmax、小于约0.3*Vmax、小于约0.1*Vmax、小于约0.05*Vmax，或小于约0.02*Vmax。
在使用高压开关晶体管的典型功率开关应用中，大部分时间期间，晶体管处于两个状态中的一个。在通常称为“导通状态”的第一状态中，相对于源电极的栅电极的电压高于晶体管阈值电压，并且相当大的电流流过晶体管。在这种状态中，源极和漏极之间的电压差通常低，一般不超过几伏，诸如约0.1-5伏。在通常称为“关断状态”的第二状态中，相对于源电极的栅电极的电压低于晶体管阈值电压，并且除关断状态泄漏电流外，无实质电流流过晶体管。在该第二状态中，源极和漏极之间的电压的范围能从约0V至电路高压电源的值，在一些情况下，其可以高达100V、300V、600V、1200V、1700V或更高，但小于晶体管的击穿电压。在一些应用中，电路中的电感元件使得源极和漏极之间的电压甚至高于电路高压电源。此外，紧接着在接通或关断栅极之后存在短时间，在此之间晶体管处于在上述两个状态之间的转换模式。当晶体管处于关断状态时，其被称为在源极和漏极之间“阻断了电压”。如在此所使用的，“阻断了电压”是指当在晶体管、器件或部件两端施加电压时，晶体管、器件或部件用于阻止有效电流——诸如大于常规导通状态传导期间的平均操作电流的0.001倍的电流流过晶体管、器件或部件的能力。换句话说，在晶体管、器件或部件阻断施加在其两端的电压时，通过晶体管、器件或部件的总电流不会大于常规导通状态传导期间的平均操作电流的0.001倍。
当使用图1的混合增强型器件代替如在图2中的常规高压E型晶体管时，混合器件操作如下。当混合器件处于导通状态时，电流流过E型晶体管的沟道和D型晶体管的沟道，并且两个晶体管中的每一个的两端的电压可以小的，通常几伏或更小。当混合器件处于关断状态时，在E型晶体管和D型晶体管之间分配由混合器件阻断的电压。E型晶体管阻断约在|Vth,D|和Vbr,E之间的电压，其中，|Vth,D|是D型晶体管的阈值电压的绝对值，以及Vbr,E是E型晶体管的击穿电压。混合器件两端的电压的余部由高压D型晶体管阻断。
当混合器件处于关断状态时的E型晶体管两端的电压在一部分上由E型和D型晶体管的关断状态泄漏电流的电平而定。尽管理想晶体管当在关断状态下偏置时不传导电流，但实际晶体管能够传导微弱的关断状态泄漏电流，通常小于当晶体管偏置在导通状态时通过晶体管的电流。晶体管的关断状态泄漏电流是当阻断某一电压时，流过晶体管的漏极或流过晶体管的源极的电流。在不存在栅极泄漏和/或其他电荷俘获效果时，关断状态源极泄漏和关断状态漏极泄漏实质上相同，并且实质上全部关断状态泄漏电流是在晶体管的漏极和源极之间流动。在存在栅极泄漏和/或其他俘获效果时，尽管大部分关断状态泄漏电流通常在漏极和源极之间流动，但一些关断状态泄漏电流可能在栅极和漏极之间或栅极和源极之间流动，因此，通过源极和漏极的泄漏电流可能不同。然而，在大多数情况下，源极和漏极泄漏电流彼此变化不会太大。例如，E型晶体管22的关断状态泄漏电流是当阻断电压时，流过其漏极33的电流，以及E型晶体管22的关断状态源极泄漏电流是当阻断了电压时流过其源极31的电流。D型晶体管23的关断状态泄漏电流是当阻断了电压时流过其漏极36的电流，以及D型晶体管23的关断状态源极泄漏电流是当阻断了电压时流过其源极64的电流。器件的关断状态泄漏电流由施加到该器件的栅极电压、源极电压和漏极电压而定。
在图1的混合器件中，通过混合器件（例如，在端子11和13之间，通过混合器件的端子11或通过端子13）的关断状态泄漏电流是通过E型晶体管22和D型晶体管23传导。由于晶体管22的漏极连接到晶体管23的源极，晶体管22的关断状态漏极泄漏电流通常约与晶体管23的关断状态源极泄漏电流相同。如果晶体管22和23中的一个被构造成以使得在其以小于晶体管击穿电压的源-漏电压来被独立地偏置截止的情况下其比另一个传导更多的关断状态泄漏电流，则另一晶体管上的偏压会调整以使得该另一晶体管传导大致相同的关断状态泄漏电流。
在常规混合器件中，关断状态泄漏电流由D型晶体管23和E型晶体管22而定，驱动较高关断状态泄漏电流的晶体管驱动整个关断状态泄漏电流。在大多数情况下，相比于E型晶体管，D型晶体管有助于使更高的关断状态泄漏电流通过混合器件。
例如，假定与E型晶体管隔离的D型晶体管在当阻断小于Vbr，D的电压时传导第一关断状态源极泄漏电流，并且与D型晶体管隔离的E型晶体管在当阻断小于Vbr,E的电压时传导第二关断状态泄漏电流。在常规混合器件中，晶体管构造成第一源极泄漏电流（通过D型晶体管的源极的泄漏电流）大于第二漏极泄漏电流（通过E型晶体管的漏极的泄漏电流）。因此，当在混合器件中结合E型晶体管22和D型晶体管23时，D型晶体管23驱动混合器件的关断状态泄漏电流。即，混合器件的关断状态漏极泄漏电流近似等于第一关断状态漏极泄漏电流。
在D型晶体管23驱动混合器件的关断状态漏极泄漏电流的情况下，在混合器件的关断状态操作期间，E型晶体管22的漏极33的电压通常调整为以使得E型晶体管的漏-源电压近似等于Vbr,E。在这种情况下，在击穿下偏置E型晶体管22，以及在混合器件的关断状态操作期间流过E型晶体管22的漏极电流近似等于D型晶体管的关断状态源极电流。
在处于D型晶体管的阈值Vth,D下的D型晶体管的关断状态源极泄漏电流略大于（即，仅稍微大于）E型晶体管的关断状态漏极泄漏电流的情况下，进一步使D型晶体管的栅-源电压降低到低于Vth,D但保持在高于-Vbr,E，这会导致E型晶体管的关断状态漏极泄漏电流与D型晶体管的关断状态源极泄漏电流相同。在那些情况下，E型晶体管22的漏极33的电压调整为以使得E型晶体管的漏-源电压处于Vbr,E和|Vth,D|之间，但通常更接近Vbr,E。E型晶体管的漏-源电压与D型晶体管的源-栅电压相同或大致相同，因为E型晶体管的源极32电连接到D型晶体管的栅极35。
能使用晶体管的栅极电压VGS和通过晶体管的电流IDS之间的关系，确定晶体管的阈值电压。图3示出了E型晶体管的栅极电压VGS和漏-源电流IDS之间的示例曲线。相对于源极VDS的漏极的电压恒定保持在大于拐点电压但小于晶体管的击穿电压的电压，例如晶体管击穿电压的0.1、0.25或0.5倍。然后，相对于源极的栅极的电压VGS从低于阈值摆动到高于阈值，以及相对于VGS，绘制漏极电流IDS，电流和电压轴均位于线性标度上。
如在图3中所看到的，在电流升高到实质上高于其亚阈值的曲线部分，由曲线16到电压轴的线性外推17，来确定阈值电压。在电压轴18上的线性外推17与电压轴18相交的点19是晶体管的阈值电压。对于D型晶体管，该关系是类似的但是阈值电压小于0（图3的纵轴的左边）。通过将VGS驱动到负压，使晶体管偏置成关断状态。
如果在混合器件的关断状态操作期间D型晶体管的栅-源电压VGS,D下降到远低于D型晶体管的阈值电压Vth,D，或当使E型晶体管偏压处于其击穿电压Vbr,E时，则在器件操作期间，混合器件的可靠性和/或性能会降低。具体地，如果高压III-N HEMT晶体管用于D型晶体管，则对于其中将D型晶体管的栅-源电压降低到远低于D型晶体管的阈值电压的混合设计来说，在混合器件的操作期间，III-N HEMT的阈值电压会波动。D型晶体管的阈值电压的显著波动，诸如大于3V、大于5V、大于8V或大于10V会导致器件可靠性和/或性能的不可接受的严重下降。处于远远低于（即更负于）Vth,D的栅-源电压的D型晶体管的关断状态操作会导致更高阈值电压波动。此外，处于其击穿电压Vbr,E的E型晶体管的操作会降低E型晶体管的有效寿命。
如在此所使用的，术语III-氮化物或III-N材料、层、器件、结构等等是指由根据化学计量分子式AlxInyGazN的化合物半导体材料组成的材料、层、器件或结构，其中，x+y+z约为1。在III-氮化物或III-N器件，诸如晶体管或HEMT中，导电沟道能部分或全部容纳在III-N材料层中。
图4A是能显示出提高的可靠性和/或性能的混合器件15的电路示意图。混合器件15包括以不同于图1的D型晶体管23的方式形成或构造的D型晶体管53。混合器件15构造成以在关断状态操作期间防止相对于D型晶体管53的栅极65的源极64的电压升高到高于约|Vth,D|，如下所述。
D型晶体管53和E型晶体管52能可选地装入在封装10中，封装10包括源极引线11、栅极引线12和漏极引线13。D型晶体管53具有较大的击穿和/或操作电压，例如，与E型晶体管52相比，是其击穿和/或操作电压的至少3倍、至少6倍、至少10倍或至少20倍。D型晶体管53可以是高压晶体管，以及E型晶体管52可以是低压晶体管。E型晶体管52的阈值电压Vth,E大于0V，例如，大于1V、大于1.5V或大于2V，以及D型晶体管53的阈值电压Vth,D小于0V，例如，小于-2V、小于-8V、小于-15V、小于-20V或小于-24V。在一些情况下，具有较低（即，更负）的阈值电压的D型晶体管更易于可靠地制作。E型晶体管52的击穿电压大于|Vth,D|。E型晶体管52的源电极61和D型晶体管53的栅电极65电连接在一起，以及能电连接到源极引线11。E型晶体管52的栅电极62可以电连接到栅极引线12。D型晶体管53的漏电极66可以电连接到漏极引线13。D型晶体管53的源电极64电连接到E型晶体管52的漏电极63。
图4A的混合器件15构造成以使得，由E型晶体管52驱动混合器件的关断状态漏极泄漏电流，例如至少处于一个温度。例如，D型晶体管53可以被掺杂以显示出比图1的D型晶体管23更小的关断状态源极泄漏电流。由此，由E型晶体管52的选择而定，（不同应用中的）D型晶体管可以传导比（也处于不同应用中的）由E型晶体管52传导的漏极泄漏电流更小的关断状态源极泄漏电流，使得因此，由E型晶体管而不是D型晶体管驱动混合器件15的关断状态漏极泄漏电流。
可以通过考虑混合器件15的两个偏压条件，来表示E型和D晶体管的泄漏电流之间的关系。E型和D型晶体管可以被构造成以使得：至少在一个温度例如在室温（25℃）下，当在第一偏压条件下偏置混合器件时流过E型晶体管52——即流过E型晶体管52的漏极63的关断状态泄漏电流大于当在第二偏压条件下偏置混合器件时流过D型晶体管53——即流过D型晶体管的源极64的关断状态泄漏电流。
在第一偏压条件下，E型晶体管52的相对于源极61的栅极62的电压VGS,E小于E型晶体管52的阈值电压Vth,E，诸如低于Vth,E至少1V或至少2V，或处于或低于0V，并且相对于E型晶体管52的源极61的D型晶体管53的漏极66的电压大于Vbr,E且小于D型晶体管53的击穿电压Vbr,D。在第二偏压条件下，D型晶体管53的相对于源极64的栅极65的电压VGS,D小于或等于Vth,D，诸如比Vth,D低至少2V，或在Vth,D和-Vbr,E之间，并且D型晶体管53的相对于栅极65的漏极66的电压等于在第一偏压条件下施加的、相对于E型晶体管52的源极61的D型晶体管53的漏极66的电压。换句话说，至少在一个温度，在混合器件15的常规关断状态操作期间流过E型晶体管52的漏极和D型晶体管53的源极的关断状态电流，大于当在关断状态中独立地操作D型晶体管53时流过D型晶体管53的源极的关断状态电流。
当满足如上所述的E型晶体管52和D型晶体管53的关断状态电流的关系时，混合器件15如下所述工作在关断状态。当相对于E型晶体管52的源极61施加到栅极62的电压小于E型晶体管52的阈值电压Vth,E，例如，所施加的电压为约0V或更小，并且相对于E型晶体管52的源极61施加到D型晶体管53的漏极66的电压小于D型晶体管53的击穿电压时，混合器件阻断了电压，仅有微弱的关断状态泄漏电流经过D型和E型晶体管。因为D型晶体管53和E型晶体管串联连接，E型晶体管52的漏极63（或等效于D型晶体管53的源极64）的电压调整，使得通过E型晶体管52——即通过E型晶体管的漏极63的关断状态电流与通过D型晶体管53——即通过D型晶体管的源极64的关断状态电流相同或大致相同。
至少在图4A的混合器件15的特有的变化范围内，由于E型晶体管52的关断状态电流通常实质上不会由于漏-源电压的变化而改变，因此，相对于D型晶体管53的栅极65的源极64的电压调整到约等于或接近|Vth,D|的值，使得通过D型晶体管的关断状态电流比通常当在使D型晶体管53独立地偏置在关断状态时的情形更大。由于在混合器件15的关断状态操作期间，D型晶体管53的栅-源电压保持为接近于或处于约Vth,D，因此混合器件15可以显示出提高的可靠性和/或性能。
在一些实现方式中，E型晶体管52或D型晶体管53，或两者均是III-N晶体管，诸如III-N HEMT、HFET、MESFET、JFET、MISFET、POLFET或CAVET。在其他实现方式中，E型晶体管52或D型晶体管53或两者是硅基晶体管，诸如硅功率MOSFET（即，器件中的半导体材料主要由硅形成）。
在另外其他实现方式中，E型晶体管是硅基晶体管，以及D型晶体管是III-N晶体管。III-N晶体管通常包括III-N沟道层，诸如GaN，以及具有比III-N沟道层更宽带隙的III-N阻挡层，例如具有0<x≤1的AlxGa1-xN。在沟道层和阻挡层之间的界面附近的沟道层中感生二维电子气（2DEG）沟道。源和漏电极接触2DEG沟道，以及栅电极对于在源电极和漏电极之间的晶体管部分的沟道中的电荷进行调制。在III-氮化物或III-N器件中，导电沟道可以部分地或全部地容纳在III-N材料层中。
例如，图4A的D型晶体管53可以是图4B所示的D型晶体管。图4B示出了一种III-N D型晶体管，包括例如能由硅或碳化硅形成的衬底100、III-N缓冲结构120、例如可以是无意掺杂或未掺杂的GaN的III-N沟道层101、例如可以是AlxGa1-xN(0<x≤1)的III-N阻挡层102、源极6、栅极5和漏极7。由于分别在沟道层101和阻挡层102之间的组分差，在III-N沟道层101中感生二维电子气（2DEG）沟道109。III-N缓冲结构120包括一个或多个III-N层。该器件中的源和/或漏极泄漏电流通常流过缓冲结构120。在衬底100浮接（即，不连接到任何DC或AC电压源）的情况下，缓冲结构120中的泄漏电流通常横向流动，即，沿从源极到漏极的方向流动。在衬底100的电势保持固定的情况下，泄漏电流另外能在垂直方向中流动，例如，通过衬底100从源极6或漏极7流动。
通过调整缓冲结构120的参数，图4B的D型晶体管中的泄漏电流能下降到足够低以用在图4A的混合部件中的值。例如，具有浓度至少为1×1018cm-3或至少5×1018cm-3的铁（Fe）的缓冲结构中的掺杂层能限定横向泄漏电流。此外，具有碳（C）和/或镁（Mg）的缓冲结构的掺杂层能限制纵向泄漏电流并进一步降低器件中的横向泄漏电流。此外，增加掺杂有Fe、C和/或Mg的缓冲层的厚度能进一步降低器件中的泄漏电流。在一些实现方式中，考虑要足够低的泄漏的缓冲结构是至少2微米、至少3微米或至少5微米厚，以及包括掺杂有Fe和C的至少0.8微米厚的III-N层，Fe的浓度为至少8×1017cm-3，以及C的浓度为至少8×1019cm-3。为进一步降低横向泄漏电流，III-N层能包括在下述缓冲结构中，该缓冲结构为掺杂了浓度为至少8×1019cm-3的C的碳，在2DEG沟道109下，并且相距于2DEG沟道109为小于1.5微米、小于1.2微米或小于1微米。
在一些实现方式中，E型晶体管52和/或D型晶体管53是氮-面或N-面或N-极性III-N器件。氮-面或N-面或N-极性III-N器件能包括随离生长衬底最远的N-面或[0001-]面生长的III-N材料，或能包括位于III-N材料的N-面或[0001-]面上的源、栅或漏电极。或者，E型晶体管52和/或D型晶体管53可以是Ga-面或III-面或III-极性III-N器件。Ga-面或III-面或III-极性III-N器件能包括随离生长衬底最远的III族-面或[0001]面生长的III-N材料，或能包括在III-N材料的III族-面或[0001]面上的源、栅或漏电极。
对各种应用，图4A的混合器件15被构造或额定在温度范围，例如，-55℃至200℃的范围，或-40℃至175℃的范围操作。然而，晶体管中的关断状态电流经常随温度改变，通常当温度增加时增加。在一些实现方式中，上述指定的D型和E型晶体管的关断状态电流之间的关系对温度范围内的全部温度均成立。例如，在一些实现方式中，混合器件额定操作的温度范围相当窄或相对高，例如，高于或等于室温，在这种情况下，上述指定的图4A的D型和E型晶体管的关断状态电流之间的关系对温度范围内的全部温度均成立。
在其他实现方式中，该关系至少在第一温度成立，但在第二温度不成立。例如，在第二温度，在第三偏压条件下，E型晶体管52的关断状态漏极电流可能低于在第一或第二偏压条件下的D型晶体管53的关断状态源极电流，其中，在第三偏压条件下，VGS,E小于Vth,E（例如，VGS,E小于或等于0V），以及相对于E型晶体管的源极的漏极的电压VDS,E小于Vbr,E。换句话说，在第二温度，在混合器件15的正常关断状态操作期间，流过晶体管53的源极的关断状态电流大于当VDS,E<Vbr,E的情况下在关断状态中独立地操作E型晶体管时，流过E型晶体管52的漏极的关断状态电流。当在第二温度，在关断状态中操作混合器件15时，E型晶体管52两端的电压VDS，E约等于Vbr,E，因此，通过E型晶体管52的漏极的关断状态电流等于或约等于通过D型晶体管53的源极的关断状态电流。第一和第二温度可以均在器件被构造或额定操作的温度范围内。在一些情况下，第一温度大于第二温度，而在其他情况下，第二温度大于第一温度。
例如，硅基晶体管的关断状态泄漏电流通常根据温度的函数，以比在III-N基晶体管中更高的速率增加。因此，当硅基晶体管用于E型晶体管52以及III-N晶体管用于D型晶体管53时，第一温度能高于第二温度。或者，当III-N晶体管用于E型晶体管52以及硅基晶体管用于D型晶体管时，第一温度能小于第二温度。或者，如果两个晶体管均是III-N晶体管，那么第一温度大于还是小于第二温度由两个晶体管的每一个的具体结构而定。
尽管在一些应用中，在关断状态下VDS,E约等于Vbr,E（或远大于|Vth,D|）时的情况下的温度时混合器件15可以维持短时间的正常操作，但在该温度的延长操作会导致不良可靠性和/或性能，或可能导致器件故障。用于防止E型晶体管的漏-源电压VDS,E超出|Vth,D|太多而对混合器件的另外的改进可以进一步提高混合器件的可靠性和/或性能。在图5、6、10和11中示出了这些改进的例子。
分别在图5、6、10和11的每个混合电子部件75、85、95和99包括D型晶体管73和E型晶体管72，该两者可选地均能装入在封装10中，该封装包括源极引线11、栅极引线12和漏极引线13。D型晶体管73具有较大的击穿电压Vbr,D和/或操作电压，例如，与E型晶体管72的击穿电压Vbr,E和/或操作电压相比，是其击穿和/或操作电压的至少3倍或至少6倍。D型晶体管73可以是高压晶体管，以及E型晶体管可以是低压晶体管。E型晶体管72的阈值电压Vth,E大于0V，例如，大于1V、大于1.5V或大于2V，以及D型晶体管73的阈值电压Vth,D小于0V，例如，小于-2V、小于-8V、小于-15V、小于-20V或小于-24V。E型晶体管72的击穿电压小于|Vth,D|。E型晶体管72的源电极61和D型晶体管73的栅电极65电连接在一起，以及均能电连接到源极引线11。E型晶体管72的栅电极62电连接到栅极引线12。D型晶体管73的漏电极66可以电连接到漏极引线13。D型晶体管73的源电极64电连接到E型晶体管72的漏电极63。
混合部件75、85、95和99分别还包括包含两个端子的载流器件或部件（在此称为“载流部件”），一个端子直接连接到E型晶体管72的源极61（即，在该端子和源极之间，没有任何中间层、器件或部件地连接到源极），以及另一端子直接连接到E型晶体管的漏极63。载流部件可以是例如图5中的电阻器74、图6中的二极管84，或图10-11中的晶体管、电阻器和/或二极管的组合。当混合部件75、85、95或99被以VGS,E<Vth,E（例如，通过VGS,E≤0V）偏置并且在至少一个温度阻断了Vbr,E和Vbr,D之间的电压时，载流部件用来降低E型晶体管72两端的漏-源电压VDS,E（以及因此降低D型晶体管73的栅-源电压的绝对值|VGS,D|）。即，至少在一个温度，当混合部件75、85、95或99被偏置在关断状态中并且阻断了在Vbr,E和Vbr,D之间的电压时，与缺少载流部件但其他方面与混合部件75、85、95或99相同的混合部件相比，降低了VDS,E。
参考图5，在关断状态中，混合部件75操作如下。通过D型晶体管73的总关断状态源极电流等于或约等于通过E型晶体管72的漏极和通过电阻器74的关断状态电流的总和，因此，相对于E型晶体管72的源极61的E型晶体管72的漏极63的电压VDS,E调整来确保保持该条件。由VDS,E/R得出通过电阻器的关断状态电流IR，其中，R是电阻器的电阻。
在一些温度，在第一偏压条件下的E型晶体管72的关断状态漏极电流可以大于第二偏压条件下的D型晶体管73的关断状态源极电流，而在其他温度，第三偏压条件下的E型晶体管72的关断状态漏极电流可以小于第二偏压条件下的D型晶体管73的关断状态源极电流。在第一偏压条件下，E型晶体管72的栅-源电压VGS,E小于Vth,E，例如，VGS,E可以是0V或更小，以及相对于E型晶体管72的源极61的D型晶体管73的漏极66的电压大于Vbr,E并且小于Vbr,D。换句话说，在第一偏压条件下，混合部件75被偏置在关断状态中并且阻断Vbr,E和Vbr,D之间的电压。在第二偏压条件下，相对于D型晶体管73的源极64的栅极65的电压VGS,D小于或等于Vth,D，诸如至少比Vth，D低2V，或在Vth,D和-Vbr,E之间，以及相对于D型晶体管73的栅极65的漏极66的电压等于在第一偏压条件下施加的、相对于E型晶体管72的源极61的D型晶体管73的漏极66的电压。在第三偏压条件下，VGS,E小于Vth,E，例如，VGS,E可以是0V或更小，以及VDS,E小于Vbr,E。
在第一偏压条件下的E型晶体管72的关断状态源极电流大于第二偏压条件下的D型晶体管73的关断状态源极电流的情况下的温度下混合部件75的关断状态操作期间，VDS,E接近（在一些情况下，小于）|Vth,D|，以及通过D型晶体管73的源极的电流等于E型晶体管72的关断状态漏极电流和IR的总和。因此，在这些温度，通过D型晶体管73的源极的关断状态电流能大于在当VGS,D<Vth,D以及VDS,D<Vbr,D的情况下在关断状态中独立地偏置D型晶体管73时，通常通过D型晶体管73的源极的关断状态电流。由此，在这些温度下减少R值会增加通过D型晶体管73的源极的关断状态电流，而VDS,E很少或无实质减小。由于VDS,E仍然接近|Vth,D|，因此减轻了在操作期间的由于大的VDS,E的值而导致的D型晶体管73中的阈值电压波动。
然而，在一些情况下，当D型晶体管73的栅-源电压VGS,D接近Vth,D时，通过D型晶体管73的源极的大电流也会导致在混合部件操作期间D型晶体管73中出现大的阈值电压波动（例如，至少2V、至少3V、至少5V、至少8V或至少10V的阈值电压波动）。在不会导致混合部件的性能和/或可靠性的过多降低的情况下所能够维持的阈值电压波动的准确值由使用混合部件的特定应用而定。因此，可以选择具有足够大的电阻的电阻器74，以便防止通过D型晶体管73的源极的关断状态泄漏电流超出会导致通过D型晶体管73的过大阈值电压波动的值。
在第三偏压条件下的E型晶体管72的关断状态漏极电流小于在第二偏压条件下的D型晶体管73的关断状态源极电流的温度的情况下的关断状态操作期间，VDS,E的准确值至少部分地是由电阻器74的电阻R来确定如下。通过D型晶体管73的源极的关断状态电流ID,off等于通过E型晶体管72的漏极的关断状态电流IE,off和IR的总和，其中，IR=VDS,E/R。当VDS,E小于Vbr,E时E型晶体管72所能够具有的最大关断状态漏极电流IE,max等于在第三偏压条件下E型晶体管72的关断状态漏极电流。如果当R≥Vbr,E/(ID,off-IE,max)时出现IE,off>IE,max，那么E型晶体管72将偏置在击穿，使得VDS,E=Vbr,E，以便E型晶体管72承载电流IE,off。如果R<Vbr,E/(ID,off-IE,max)或R<Vbr,E/(ID,off-IE,off)，那么VDS,E小于Vbr,E，其能提高混合部件75的可靠性。在一些情况下，通过进一步降低电阻从而进一步降低VDS,E和|VGS,D|，能够进一步提高可靠性。
例如，能选择电阻，使得在25℃或在全部操作温度，VGS,D和Vth,D之间的差小于10V，诸如小于5V或3V。然而，降低VDS,E也增加D型晶体管73的栅-源电压（即，使其少负），这导致ID,off增加。正如在第一偏压条件下的E型晶体管72的关断状态漏极电流大于在第二偏压条件下的D型晶体管73的关断状态源极电流的时的温度的操作的情况下，通过D型晶体管73的源极的大的关断状态电流也会在混合部件的操作期间导致D型晶体管73中的大的阈值电压波动（例如，至少2V、至少3V、至少5V、至少8V或至少10V的阈值电压波动），进而会劣化可靠性。因此，可以选择具有足够大的电阻的电阻器74，以便防止通过D型晶体管73的关断状态源极泄漏电流超出会导致通过D型晶体管73的过大的阈值电压波动的值。电阻器74可以例如具有在102ohms和1010ohms之间，诸如在103ohms和109ohms之间或104ohms和108ohms之间的电阻。在一些实现方式中，电阻器74的电阻随温度改变，例如，当增加温度时，电阻也增加。
超出在VDS,E<Vbr,E的情况下通过E型晶体管72的漏极所能够承载的最大量的全部关断状态电流会流过电阻器74。在一些情况下，至少在一个温度，流过D型晶体管73的源极的总关断状态电流远大于在VDS,E<Vbr,E的情况下通过E型晶体管72的漏极所能够承载的最大关断状态电流，例如大至少2倍、至少5倍、至少10倍、至少50倍或至少100倍。在这些温度，流过电阻器74的电流大于流过E型晶体管72的漏极的关断状态电流。
在一些实现方式中，E型晶体管72或D型晶体管73，或两者均是III-N晶体管，诸如III-N HEMT、HFET、MESFET、JFET、MISFET、POLFET或CAVET。在其他实现方式中，E型晶体管72或D型晶体管73，或两者均是硅基晶体管，诸如硅功率MOSFET（即，器件中的半导体材料主要由硅形成）。
在另外其他的实现方式中，E型晶体管72是硅基晶体管，而D型晶体管73是III-N晶体管。E型晶体管72和/或D型晶体管73可以是氮-面或N-面或N-极性III-N器件。氮-面或N-面或N-极性III-N器件可以包括随离生长衬底最远的N-面或[0001-]面生长的III-N材料，或可以包括位于III-N材料的N-面或[0001-]面上的源、栅或漏电极。或者，E型晶体管52和/或D型晶体管53可以是Ga-面或III-面或III-极性III-N器件。Ga-面或III-面或III-极性III-N器件可以包括随离生长衬底最远的III族-面或[0001]面生长的III-N材料，或可以包括在III-N材料的III族-面或[0001]面上的源、栅或漏电极。D型晶体管73具有小于0V，诸如小于-3V、小于-5V、小于-10V、小于-15V或小于-20V的阈值电压。E型晶体管72具有大于0V，诸如大于1V、大于1.5V或大于2V的阈值电压。
在一些实现方式中，在第一偏压条件下的E型晶体管72的关断状态漏极泄漏电流大于在第二偏压条件下的D型晶体管73的关断状态源极泄漏电流的情况下的温度大于在第三偏压条件下的E型晶体管72的关断状态漏极电流小于在第二偏压条件下的D型晶体管73的关断状态源极电流的情况下的温度。例如，当E型晶体管72是硅基晶体管以及D型晶体管73是III-N晶体管时，例如通过调整组成III-N晶体管的半导体材料的组分或材料参数，III-N晶体管能被构造成在室温（25℃）时，显示出比硅基晶体管更低的关断状态源极电流，如图4B所示。然而，在显著低于或显著高于室温的温度，硅基晶体管可以显示出比III-N晶体管更低的关断状态电流。混合器件75通常被构造或额定成在下述温度范围，例如，在-55℃和200℃之间并且包括-55℃和200℃，诸如在-40℃和175℃之间并且包括-40℃和175℃操作。因此，能选择电阻器74的电阻值来确保在关断状态中，在全部操作温度下，VDS,E<Vbr,E以及ID,off小于导致电压波动的临界值。此外，ID,off的临界值可以取决于温度而定，以及通常当温度增加时增加。因此，能将混合部件构造成在较高温度时允许更大关断状态电流。
图6的混合电子部件85与图5的混合电子部件类似，除在关断状态操作期间，用来降低VDS,E的载流部件是二极管84，例如，肖特基二极管或齐纳二极管外。在混合部件85中，二极管84的阳极连接到E型晶体管72的源极61，以及二极管84的阴极连接到E型晶体管72的漏极63。在二极管84是肖特基二极管的情况下，当混合部件85被偏置在关断状态中时，肖特基二极管被反向偏置，因此，二极管反向饱和电流流过二极管84。因为肖特基反向饱和电流是温度相关的，流过肖特基二极管的电流量随混合部件85的操作温度而改变。在一些情况下，这可以是有利的，因为E型晶体管72和D型晶体管73的相对泄漏电流也随温度而改变，因此，二极管84需要承载的最佳电流量也随温度而改变。因此，在一些应用中，能将混合部件85设计成使得二极管电流的温度相关性紧密地匹配于对实现高可靠性来说是最佳的相关性。在其他应用中，与电阻器诸如图5中的电阻器74并联连接的二极管84能用作载流部件，以确保载流部件的温度相关性紧密地匹配于对实现高可靠性来说是最佳的相关性。
在齐纳二极管或者一系列齐纳二极管用于二极管84的情况下，齐纳二极管的导通电压VON（或全系列Zerer二极管的组合导通电压）可以小于Vbr,E。包括齐纳二极管84以确保VDS,E（以及进而|VGS,D|）不超出二极管的导通电压VON（即，在齐纳二极管的情况下，为齐纳电压）。因此，如果使用具有小于Vbr,E的导通电压的二极管，那么在操作期间E型晶体管72的源-漏电压被保持在低于Vbr,E，这能改进器件可靠性。然而，如果齐纳的导通电压太小，例如，小于或远低于|Vth,D|，则通过D型晶体管73的关断状态电流可能会太高，由此降低器件可靠性。
在一些实现方式中，例如，对于流过D型晶体管73的源极的总关断状态电流远大于在VDS,E<Vbr,E情况下的E型晶体管72的漏极所能够承载的最大关断状态电流的应用，可以使用被构造成当关断混合部件85时被正向偏置的二极管。在这种情况下，二极管的阳极连接到E型晶体管72的漏极63，以及二极管的阴极连接到E型晶体管72的源极61。在此，二极管的正向导通电压小于Vbr,E。然而，如果二极管的导通电压太小，例如，小于或远低于|Vth,D|，则通过D型晶体管73的关断状态电流可能太高，由此会降低器件可靠性。
在正向偏置二极管的情况下，如上所述，超出通过具有VDS,E<Vbr,E的E型晶体管72的漏极所能够承载的最大量的全部关断状态电流流过二极管。在一些情况下，至少在一个温度，流过D型晶体管73——即流过D型晶体管的源极64的总关断状态电流远大于在VDS,E<Vbr,E的情况下由E型晶体管72所能够承载——即通过E型晶体管的漏极63的最大关断状态电流，例如大至少2倍、至少5倍或至少10倍。在这些温度，流过二极管84的电流大于流过E型晶体管72的关断状态漏极电流。
当肖特基二极管用于二极管84时，如上所述，肖特基二极管可以是分立器件，或者可以集成到D型晶体管73中，如由图7-9的例子所示。图7示例包括具有集成肖特基二极管的D型III-N晶体管的器件1的平面图（俯视图），以及图8和9分别示出沿图7的虚线8和9的截面图。参考图8和9，器件1包括在衬底100上形成的III-N沟道层和III-N阻挡层102。III-N阻挡层102具有比III-N沟道层101更宽的带隙，两层之间的组分差导致二维电子气（2DEG）沟道109被感生在与沟道层101和阻挡层102之间的界面相邻的沟道层101中。电极6和7接触2DEG沟道109，并分别用作D型晶体管的源极和漏极。层103是绝缘层，能例如由SiN、AlN、SiOx或这些材料和/或其他氧化物和氮化物的组合。层103用作用于基底半导体材料的表面钝化层，以及区域20中的栅极绝缘体（见图8）。
参考图7，在器件栅极区111中，器件1包括区域76-78，在该区域中，半导体材料例如是通过经离子注入掺杂而呈现p-型或半绝缘。掺杂区76-78之间的栅极区111中的器件部分（即，缺少注入离子的栅极区111的部分）以及接入区110和112均包含2DEG沟道109并用作D型晶体管的沟道。因此，D型晶体管电流在离子注入区76-78之间，从源极6流向漏极7（或从漏极7流向源极6）。
如在图7和图8中所看到的，电极5形成在栅极区中的2DEG沟道上。每一电极5包括栅极（图7中的80-83）和场板（图7中的86-89）。例如，在器件外周2外部，电极5均电连接。或者，电极5可以是在整个栅极区111（未示出）延伸的单个电极。如在图7和9中所看到的，电极5还是至少部分地在注入区76-78之上，电极5的一部分直接与注入区76-78接触。因此，在器件1中形成肖特基二极管，电极5（也用作D型晶体管的栅极）用作阳极，电极6（也用作D型晶体管的源极）用作阴极。流过二极管的电流通过源极接入区110中的2DEG部分，从阳极流向阴极（或从阴极流向阳极）。因此，源极接入区110中的2DEG沟道109的部分用作用于肖特基二极管和D型晶体管中的电流的沟道（或至少沟道的一部分）。换句话说，由器件1的肖特基二极管和D型晶体管共用公共沟道。
参考图6，二极管84的阳极电连接到D型晶体管73的栅极65（因为栅极65连接到E型晶体管72的源极61），以及二极管84的阴极电连接到D型晶体管73的源极64（因为源极64连接到E型晶体管72的漏极63）。因此，即使图7-9的器件1中的二极管与D型晶体管集成，当器件1用于图6中的D型晶体管73和二极管84时，如图6所示，有效地构成集成二极管。在一些实现方式中，在图6的混合部件85中，二极管84和D型晶体管73集成为单个器件1，如在图7-9中，以及混合部件进一步包括与E型晶体管72并联连接的电阻器，如图5中。
在一些实现方式中，图6的二极管84与D型晶体管73集成，与图7-9中所示的器件1类似，除了二极管84和D型晶体管73不共用公共沟道之外。在这种情况下，在仍然在同一半导体芯片上彼此相邻的形成二极管84和D型晶体管73的同时，二极管的阳极与D型晶体管的栅极相邻形成并与之电连接，以及二极管的阴极与D型晶体管的源极相邻形成并与之电连接。二极管和D型晶体管的沟道均处于同一材料层中并且彼此相邻，然而，二极管沟道没有与D型晶体管沟道的任何部分有共用的部分。
采用包括晶体管和电阻器的组合的载流部件的混合电子部件95和99如图10和11所示。参考图10，载流部件包括增强型晶体管91，以及可选地，包括电阻器92和93。用作载流部件的两个端子之一的增强型晶体管91的源极连接到E型晶体管72的源极61。用作载流部件的两个端子之另一的电阻器93的第一端子连接到E型晶体管72的漏极63。电阻器93的相对端子连接到电阻器92的第一端子和增强型晶体管91的栅极。电阻器92的第二端子连接到增强型晶体管91的漏极。可以选择电阻器92和93的相对电阻，以及增强型晶体管91的大小、几何结构和/或阈值电压，以便优化在关断状态操作期间E型晶体管72两端的最终漏-源电压。电阻器92和93划分E型晶体管72的漏极63和增强型晶体管91的漏极之间的电压，以便将电压供给增强型晶体管91的栅极。因此，选择它们的相对电阻来为增强型晶体管91提供适当的操作栅极电压。适用于增强型晶体管91的操作的栅极电压的特定值由增强型晶体管91的具体设计而定。
在不包括电阻器93的情况下（未示出），连接增强型晶体管91的栅极和电阻器92的第一端子来形成连接到E型晶体管72的漏极63的载流部件的端子。在不包括电阻器92的情况下（未示出），将增强型晶体管91的栅极和漏极连接在一起。在不包括电阻器92和93的情况下（未示出），将增强型晶体管91的栅极和漏极连接在一起以形成连接到E型晶体管72的漏极63的载流部件的端子。
参考图11，载流部件包括耗尽型晶体管93，以及可选地，包括电阻器97和98。用作载流部件的两个端子之一的耗尽型晶体管96的漏极连接到E型晶体管72的漏极63。用作载流部件的两个端子之另一的电阻器97的第一端子连接到E型晶体管72的源极61。电阻器97的相对端子连接到电阻器98的第一端子和耗尽型晶体管96的栅极。电阻器98的第二端子连接到耗尽型晶体管96的源极。可以选择电阻器97和98的相对电阻，以及耗尽型晶体管96的大小、几何结构和/或阈值电压来优化在关断状态操作期间的E型晶体管72两端的最终漏-源电压。
在不包括电阻器97的情况下（未示出），连接耗尽型晶体管96的栅极和电阻器98的第一端子来形成连接到E型晶体管72的源极61的载流部件的端子。在不包括电阻器98的情况下（未示出），将耗尽型晶体管96的栅极和源极连接在一起。在不包括电阻器97和98的情况下（未示出），将增强型晶体管91的栅极和源极连接在一起以形成连接到E型晶体管72的源极61的载流部件的端子。
图12是用于制造电子部件，例如，如上所述的混合部件中的一个的示例工艺120的流程图。
载流器件的第一端子电连接到增强型晶体管的第一源极（步骤1202）。载流器件可以是例如电阻器或二极管（例如，如图5和6所示）。增强型晶体管具有第一击穿电压和第一阈值电压。增强型晶体管包括第一源极、第一栅极和第一漏极。
载流部件的第二端子连接到耗尽型晶体管的第一漏极和第二源极（步骤1204）。耗尽型晶体管具有大于第一击穿电压的第二击穿电压。耗尽型晶体管具有第二阈值电压。耗尽型晶体管包括第二源极、第二栅极和第二漏极。增强型晶体管可以是硅基晶体管，以及耗尽型晶体管可以是III-N晶体管。
载流部件可以构造成：与缺少载流部件的电子部件相比，当偏置电子部件时，减小相对于第一源极的第一漏极的电压，使得相对于第一源极的第一栅极的电压小于第一阈值电压，以及相对于第一源极的第二漏极的电压大于第一击穿电压并小于第二击穿电压。例如，当载流部件是电阻器或二极管或电阻器和二极管的组合时（例如，如图10和11所示），能实现电压减小。
通常，耗尽型晶体管的第二栅极连接到增强型晶体管的第一源极（步骤1206）。第二栅极能另外连接到被耦接于该增强型晶体管的第一源极的一个或多个其他载流器件。
包括增强型晶体管和耗尽型晶体管的电子部件可以被可选地装入在封装中。将部件装入到封装中可以包括：将第二源极连接到封装漏极端子、将第一源极连接到封装源极端子，以及将第一栅极连接到封装栅极端子。
已经描述了多种实现方式。然而，将理解到在不背离在此所述的技术和器件的精神和范围的情况下，可以做出各种改进。例如，可以并联连接各种不同的2-端子载流部件来形成单个2-端子载流部件，对于该单个2-端子载流部件而言，通过该单个2-端子载流部件的电流的温度相关性在整个操作温度的范围上均是最佳的。或者，D型晶体管的漏极的关断状态电流可以大于源极的关断状态电流，例如在存在可度量的DC和/或AC栅极电流量的情况下。在这些情况下，可以将通过D型晶体管的总关断状态电流看作关断状态漏极电流。因此，其他实现方式在下述权利要求的范围内。

Claims (113)

1.一种电子部件，包括：
具有第一击穿电压的增强型晶体管，所述增强型晶体管包括第一源极、第一栅极和第一漏极；以及
具有大于所述第一击穿电压的第二击穿电压的耗尽型晶体管，所述耗尽型晶体管包括第二源极、第二栅极和第二漏极，
所述电子部件的特征在于包括：
电阻器，该电阻器包括第一端子和第二端子，
其中，所述第二端子和所述第二源极电连接到所述第一漏极，并且所述第一端子电连接到所述第一源极，并且
其中，将所述电阻器的电阻选择为以使得：当所述电子部件是在预定关断状态偏压条件下时，所述增强型晶体管的漏-源电压低于所述第一击穿电压。
2.如权利要求1所述的电子部件，其中，所述第二栅极电连接到所述第一源极。
3.如权利要求1-2之任一所述的电子部件，其中，所述增强型晶体管是低压器件，并且所述耗尽型晶体管是高压器件。
4.如权利要求1-2之任一所述的电子部件，其中，所述第二击穿电压是所述第一击穿电压的至少3倍。
5.如权利要求1-2之任一所述的电子部件，其中，所述增强型晶体管或所述耗尽型晶体管是III-N器件。
6.如权利要求1-2之任一所述的电子部件，其中，所述增强型晶体管是硅基晶体管，并且所述耗尽型晶体管是III-N晶体管。
7.如权利要求1-2之任一所述的电子部件，所述增强型晶体管具有阈值电压，其中，
所述电阻器的电阻足够小到以至将偏置所述电子部件时的相对于所述第一源极的所述第一漏极的电压减小到以使得，相对于所述第一源极的所述第一栅极的电压小于所述增强型晶体管的所述阈值电压，并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压。
8.如权利要求1-2之任一所述的电子部件，所述增强型晶体管具有阈值电压，其中，
当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述增强型晶体管的所述阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压时，第一关断状态泄漏电流流过所述耗尽型晶体管，并且小于所述第一关断状态泄漏电流的第二关断状态泄漏电流流过所述增强型晶体管；以及
在第一温度，所述电阻器的电阻小于所述第一击穿电压除以在所述第二关断状态泄漏电流和所述第一关断状态泄漏电流之间的差。
9.如权利要求1-2之任一所述的电子部件，所述增强型晶体管具有阈值电压，其中，
当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述增强型晶体管的所述阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压时，第一关断状态泄漏电流流过所述耗尽型晶体管的所述第二源极，以及小于所述第一关断状态泄漏电流的第二关断状态泄漏电流流过所述增强型晶体管的所述第一漏极；以及
在第一温度，所述电阻器的电阻小于所述第一击穿电压除以在所述第二关断状态泄漏电流和所述第一关断状态泄漏电流之间的差。
10.如权利要求9所述的电子部件，其中，所述第一温度是25℃。
11.如权利要求10所述的电子部件，其中，相对于所述第一源极的所述第一栅极的电压是0V。
12.如权利要求9所述的电子部件，所述电子部件额定操作在第二温度和第三温度之间且包含该第二温度和该第三温度的温度范围，所述第二温度小于所述第一温度并且所述第三温度大于所述第一温度，其中，
在所述温度范围内的全部温度，所述电阻器的电阻小于所述第一击穿电压除以在所述第二关断状态泄漏电流和所述第一关断状态泄漏电流之间的差。
13.如权利要求12所述的电子部件，其中，所述第二温度是-55℃以及所述第三温度是200℃。
14.如权利要求1-2之任一所述的电子部件，所述增强型晶体管具有第一阈值电压以及所述耗尽型晶体管具有第二阈值电压，其中，
当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述增强型晶体管的所述阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压时，关断状态泄漏电流流过所述耗尽型晶体管的所述第二源极，以及
在第一温度，所述电阻器的电阻足够大到以防止所述关断状态泄漏电流超出临界值。
15.如权利要求14所述的电子部件，其中，所述第一温度是25℃。
16.如权利要求15所述的电子部件，其中，相对于所述第一源极的所述第一栅极的电压是0V。
17.如权利要求14所述的电子部件，其中，所述临界值是在所述电子部件的操作期间导致在所述第二阈值电压中超出10V的波动的所述耗尽型晶体管中的关断状态泄漏电流的值。
18.如权利要求17所述的电子部件，所述电子部件额定操作在第二温度和第三温度之间且包含该第二温度和该第三温度的温度范围，所述第二温度小于所述第一温度以及所述第三温度大于所述第一温度，并且所述临界值是温度的函数，其中，
所述电阻器的电阻足够大到以在所述温度范围内的全部温度，防止所述关断状态泄漏电流超出所述临界值。
19.如权利要求18所述的电子部件，其中，所述第二温度是-55℃以及所述第三温度是200℃。
20.如权利要求1-2之任一所述的电子部件，所述增强型晶体管具有第一阈值电压以及所述耗尽型晶体管具有第二阈值电压，其中，
所述电阻器的电阻被选择为以使得：当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压时，在25℃的温度，在相对于所述第二源极的所述第二栅极的电压和所述第二阈值电压之间的差小于10V。
21.如权利要求20所述的电子部件，所述电子部件额定操作在第一温度和第二温度之间且包含该第一温度和该第二温度的温度范围，其中，
在所述温度范围内的全部温度，在相对于所述第二源极的所述第二栅极的电压和所述第二阈值电压之间的差小于5V。
22.如权利要求21所述的电子部件，其中，所述第一温度为-55℃以及所述第二温度为200℃。
23.如权利要求1-2之任一所述的电子部件，其中，所述耗尽型晶体管的阈值电压的绝对值小于所述第一击穿电压。
24.如权利要求23所述的电子部件，其中，所述耗尽型晶体管的所述阈值电压的所述绝对值为10V或更大。
25.如权利要求1-2之任一所述的电子部件，其中，所述电阻器具有103ohms和109ohms之间的电阻。
26.如权利要求1-2之任一所述的电子部件，进一步包括具有阳极和阴极的二极管，其中，
所述阳极电连接到所述第一源极或所述第二栅极，并且所述阴极电连接到所述第一漏极或所述第二源极。
27.如权利要求26所述的电子部件，其中，所述二极管和所述耗尽型晶体管被集成为单个器件。
28.如权利要求27所述的电子部件，其中，所述单个器件是III-N器件。
29.一种电子部件，包括：
具有第一阈值电压和第一击穿电压的增强型晶体管，所述增强型晶体管包括第一源极、第一栅极和第一漏极；以及
具有大于所述第一击穿电压的第二击穿电压的耗尽型晶体管，所述耗尽型晶体管具有第二阈值电压，所述耗尽型晶体管包括第二源极、第二栅极和第二漏极，所述第二源极电连接到所述第一漏极，其中，
在第一温度，第一偏压条件下的所述增强型晶体管的关断状态漏极电流大于第二偏压条件下的所述耗尽型晶体管的关断状态源极电流，其中，
在所述第一偏压条件下，相对于所述第一源极的所述第一栅极的第一电压小于所述第一阈值电压，以及相对于所述第一源极的所述第二漏极的第二电压大于所述第一击穿电压并且小于所述第二击穿电压；以及
在所述第二偏压条件下，相对于所述第二源极的所述第二栅极的第三电压小于所述第二阈值电压，以及相对于所述第二栅极的所述第二漏极的第四电压等于所述第二电压。
30.如权利要求29所述的电子部件，其中，在所述第一偏压条件下，所述第一电压小于或等于0V。
31.如权利要求30所述的电子部件，其中，在所述第二偏压条件下，所述第三电压的绝对值小于所述第一击穿电压。
32.如权利要求29-31之任一所述的电子部件，其中，所述第一温度为25℃。
33.如权利要求29-31之任一所述的电子部件，其中，所述电子部件额定操作在第二温度和第三温度之间其包含该第二温度和该第三温度的温度范围，其中，
所述第二温度小于所述第一温度并且所述第三温度大于所述第二温度，以及
在所述操作范围内的全部温度，所述第一偏压条件下的所述增强型晶体管的所述关断状态漏极电流大于所述第二偏压条件下的所述耗尽型晶体管的所述关断状态源极电流。
34.如权利要求33所述的电子部件，其中，所述第二温度是-55℃并且所述第三温度为200℃。
35.如权利要求29-31之任一所述的电子部件，其中，所述第二偏压条件下的所述耗尽型晶体管的所述关断状态源极电流小于所述第一偏压条件下的所述增强型晶体管的所述关断状态漏极电流的0.75倍。
36.如权利要求29-31之任一所述的电子部件，
其中，在第二温度，第三偏压条件下的所述增强型晶体管的所述关断状态漏极电流小于所述第二偏压条件下的所述耗尽型晶体管的所述关断状态源极电流，其中，在所述第三偏压条件下，所述第一电压小于所述第一阈值电压，并且相对于所述第一源极的所述第一漏极的第五电压小于所述第一击穿电压。
37.如权利要求36所述的电子部件，其中，在所述第三偏压条件下，所述第一电压小于或等于0V。
38.如权利要求36所述的电子部件，其中，所述第二温度小于所述第一温度。
39.如权利要求36所述的电子部件，进一步包括具有第一端子和第二端子的载流部件，其中，
所述第一端子电连接到所述第一源极或所述第二栅极，并且所述第二端子电连接到所述第一漏极或所述第二源极。
40.如权利要求39所述的电子部件，其中，所述载流部件是电阻器或二极管。
41.如权利要求39所述的电子部件，其中，所述载流部件包括电阻器和二极管。
42.如权利要求29-31之任一所述的电子部件，其中，所述第二栅极电连接到所述第一源极。
43.如权利要求29-31之任一所述的电子部件，其中，所述增强型晶体管是低压器件，以及所述耗尽型晶体管是高压器件。
44.如权利要求29-31之任一所述的电子部件，其中，所述第二击穿电压是所述第一击穿电压的至少3倍。
45.如权利要求29-31之任一所述的电子部件，其中，所述增强型晶体管或所述耗尽型晶体管是III-N器件。
46.如权利要求29-31之任一所述的电子部件，其中，所述增强型晶体管是硅基晶体管，以及所述耗尽型晶体管是III-N晶体管。
47.如权利要求29-31之任一所述的电子部件，所述耗尽型晶体管是包括III-N缓冲结构、III-N沟道层和III-N阻挡层的III-N晶体管，其中，所述缓冲结构被掺杂有铁、镁或碳。
48.如权利要求47所述的电子部件，其中，所述III-N缓冲结构的第一层为至少0.8微米厚，并且被掺杂有Fe和C，Fe的浓度为至少8×1017cm-3以及C的浓度为至少8×1019cm-3。
49.一种电子部件，包括：
具有第一击穿电压和第一阈值电压的增强型晶体管，所述增强型晶体管包括第一源极、第一栅极和第一漏极；
具有大于所述第一击穿电压的第二击穿电压的耗尽型晶体管，所述耗尽型晶体管具有第二阈值电压，所述耗尽型晶体管包括第二源极、第二栅极和第二漏极；以及
包括第一端子和第二端子的载流部件，所述第二端子和所述第二源极电连接到所述第一漏极，并且所述第一端子电连接到所述第一源极，其中，
所述载流部件被构造成：将偏置所述电子部件时的相对于所述第一源极的所述第一漏极的电压减小到以使得，相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压，并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压并且小于所述第二击穿电压。
50.如权利要求49所述的电子部件，其中，所述载流部件是二极管。
51.如权利要求50所述的电子部件，其中，所述第一端子是阳极并且所述第二端子是阴极。
52.如权利要求50所述的电子部件，其中，所述第一端子是阴极并且所述第二端子是阳极。
53.如权利要求50所述的电子部件，其中，所述二极管的导通电压或齐纳击穿电压小于所述第一击穿电压。
54.如权利要求50所述的电子部件，其中，在第一温度，当偏置所述电子部件时流过所述二极管的电流大于流过所述增强型晶体管的所述第一漏极的关断状态电流以使得，相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压，并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压。
55.如权利要求54所述的电子部件，其中，所述第一温度在-55℃和200℃之间。
56.如权利要求50所述的电子部件，所述二极管具有大于0V的导通电压，以及所述耗尽型晶体管具有小于0V的阈值电压，其中，
所述二极管的所述导通电压或齐纳击穿电压大于所述耗尽型晶体管的所述阈值电压的绝对值。
57.如权利要求50所述的电子部件，其中，所述二极管和所述耗尽型晶体管被集成为单个器件。
58.如权利要求57所述的电子部件，所述二极管和所述耗尽型晶体管均包括导电沟道，其中，
所述单个器件包括在所述二极管的所述导电沟道和所述耗尽型晶体管的所述导电沟道之间共用的沟道区。
59.如权利要求57所述的电子部件，进一步包括具有第一电阻器端子和第二电阻器端子的电阻器，其中，
所述第一电阻器端子电连接到所述第一源极或所述第二栅极，并且
所述第二电阻器端子电连接到所述第一漏极或所述第二源极。
60.如权利要求50所述的电子部件，其中，所述二极管的沟道和所述耗尽型晶体管的沟道在第一半导体材料层中。
61.如权利要求50所述的电子部件，进一步包括具有第一电阻器端子和第二电阻器端子的电阻器，其中，
所述第一电阻器端子电连接到所述第一源极或所述第二栅极，并且
所述第二电阻器端子电连接到所述第一漏极或所述第二源极。
62.如权利要求49-61之任一所述的电子部件，其中，相对于所述第一源极的所述第一栅极的电压是0V或更小。
63.如权利要求49-61之任一所述的电子部件，其中，所述第二栅极电连接到所述第一源极。
64.如权利要求49-61之任一所述的电子部件，其中，所述增强型晶体管是低压器件，并且所述耗尽型晶体管是高压器件。
65.如权利要求49-61之任一所述的电子部件，其中，所述增强型晶体管或所述耗尽型晶体管是III-N器件。
66.如权利要求49-61之任一所述的电子部件，其中，所述增强型晶体管是硅基晶体管，并且所述耗尽型晶体管是III-N晶体管。
67.如权利要求49和51-61之任一所述的电子部件，其中，所述载流部件是电阻器。
68.如权利要求67所述的电子部件，其中，所述电阻器具有在103ohms和109ohms之间的电阻。
69.如权利要求67所述的电子部件，其中，在第一温度，当偏置所述电子部件时流过所述电阻器的电流大于流过所述增强型晶体管的所述漏极的关断状态电流以使得，相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压，并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压。
70.如权利要求69所述的电子部件，其中，所述第一温度在-55℃和200℃之间。
71.如权利要求49和51-61之任一所述的电子部件，其中，所述载流部件包括具有源极、栅极和漏极的附加晶体管，其中，
所述附加晶体管的所述栅极电连接到所述附加晶体管的所述源极或所述漏极。
72.如权利要求71所述的电子部件，其中，所述附加晶体管是增强型晶体管。
73.如权利要求49和51-61之任一所述的电子部件，其中，所述载流部件包括具有第一和第二端子的第一电阻器以及具有源极、栅极和漏极的附加晶体管，其中，
所述第一电阻器的所述第一端子是所述载流部件的所述第一端子，并且所述附加晶体管的所述漏极是所述载流部件的所述第二端子。
74.如权利要求73所述的电子部件，其中，所述第一电阻器的所述第二端子电连接到所述附加晶体管的所述栅极。
75.如权利要求74所述的电子部件，进一步包括具有第一和第二端子的第二电阻器，其中，
所述第二电阻器的所述第一端子电连接到所述附加晶体管的所述源极，并且
所述第二电阻器的所述第二端子电连接到所述附加晶体管的所述栅极。
76.如权利要求49和51-61之任一所述的电子部件，其中，
所述载流部件包括具有第一和第二端子的第一电阻器以及具有源极、栅极和漏极的附加晶体管，其中，所述第一电阻器的所述第一端子是所述载流部件的所述第二端子，并且所述附加晶体管的所述源极是所述载流部件的所述第一端子。
77.如权利要求76所述的电子部件，其中，所述第一电阻器的所述第二端子电连接到所述附加晶体管的所述栅极。
78.如权利要求77所述的电子部件，进一步包括具有第一和第二端子的第二电阻器，其中，
所述第二电阻器的所述第一端子电连接到所述附加晶体管的所述漏极，并且
所述第二电阻器的所述第二端子电连接到所述附加晶体管的所述栅极。
79.一种制造电子部件的方法，所述方法包括：
将载流部件的第一端子连接到增强型晶体管的第一源极，所述增强型晶体管具有第一击穿电压和第一阈值电压，所述增强型晶体管包括所述第一源极、第一栅极和第一漏极；以及
将所述载流部件的第二端子连接到所述第一漏极和耗尽型晶体管的第二源极，所述耗尽型晶体管具有大于所述第一击穿电压的第二击穿电压，所述耗尽型晶体管具有第二阈值电压，所述耗尽型晶体管包括所述第二源极、第二栅极和第二漏极，其中，
所述载流部件被构造成：将偏置所述电子部件时的相对于所述第一源极的所述第一漏极的电压减小到以使得，相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压，并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压。
80.如权利要求79所述的方法，进一步包括将电子部件装入到封装中，其包括：
将所述第二漏极连接到封装漏极端子，
将所述第一源极连接到封装源极端子，以及
将所述第一栅极连接到封装栅极端子。
81.如权利要求79-80之任一所述的方法，进一步包括将所述第二栅极连接到所述第一源极。
82.如权利要求79-80之任一所述的方法，其中，所述载流部件是二极管。
83.如权利要求82所述的方法，其中，在第一温度，当偏置所述电子部件时流过所述二极管的电流大于流过所述增强型晶体管的所述第一漏极的关断状态电流以使得，相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压，并且相对于所述第一源极的所述第二漏极的电压大于所述第一击穿电压且小于所述第二击穿电压。
84.如权利要求79-80之任一所述的方法，其中，所述增强型晶体管是硅基晶体管，并且所述耗尽型晶体管是III-N晶体管。
85.如权利要求79-80之任一所述的方法，其中，所述载流部件是电阻器。
86.一种制造电子部件的方法，所述方法包括：
将电阻器的第一端子连接到具有第一击穿电压的增强型晶体管的第一源极，所述增强型晶体管包括第一源极、第一栅极和第一漏极；以及
将电阻器的第二端子连接到所述第一漏极和耗尽型晶体管的第二源极，所述耗尽型晶体管包括所述第二源极、第二栅极和第二漏极，
其中，将所述电阻器的电阻选择为以使得：当所述电子部件是在预定关断状态偏压条件下时，所述增强型晶体管的漏-源电压低于所述第一击穿电压。
87.如权利要求86所述的方法，进一步包括将所述第二栅极连接到所述第一源极。
88.如权利要求86-87之任一所述的方法，其中，所述耗尽型晶体管的击穿电压大于所述增强型晶体管的击穿电压。
89.如权利要求88所述的方法，其中，所述耗尽型晶体管的所述击穿电压是所述增强型晶体管的所述击穿电压的至少三倍。
90.如权利要求86-87之任一所述的方法，其中，所述增强型晶体管或所述耗尽型晶体管是III-N器件。
91.如权利要求86-87之任一所述的方法，其中，所述增强型晶体管是硅基晶体管，并且所述耗尽型晶体管是III-N晶体管。
92.如权利要求86-87之任一所述的方法，所述增强型晶体管具有阈值电压，其中，
所述电阻器的电阻足够小以至当偏置所述电子部件时的相对于所述第一源极的所述第一漏极的电压被减小至以使得：相对于所述第一源极的所述第一栅极的电压小于所述增强型晶体管的所述阈值电压，并且相对于所述第一源极的所述第二漏极的电压大于所述增强型晶体管的击穿电压且小于所述耗尽型晶体管的击穿电压。
93.如权利要求86-87之任一所述的方法，所述增强型晶体管具有阈值电压，其中，
当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述增强型晶体管的所述阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述增强型晶体管的击穿电压且小于所述耗尽型晶体管的击穿电压时，第一关断状态泄漏电流流过所述耗尽型晶体管，以及小于所述第一关断状态泄漏电流的第二关断状态泄漏电流流过所述增强型晶体管；以及
在第一温度，所述电阻器的电阻小于所述增强型晶体管的所述击穿电压除以在所述第二关断状态泄漏电流和所述第一关断状态泄漏电流之间的差。
94.如权利要求86-87之任一所述的方法，其中，所述增强型晶体管具有阈值电压，其中，
当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述增强型晶体管的所述阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述增强型晶体管的击穿电压且小于所述耗尽型晶体管的击穿电压时，第一关断状态泄漏电流流过所述耗尽型晶体管的所述第二源极，并且小于所述第一关断状态泄漏电流的第二关断状态泄漏电流流过所述增强型晶体管的所述第一漏极；以及
在第一温度，所述电阻器的电阻小于所述增强型晶体管的所述击穿电压除以在所述第二关断状态泄漏电流和所述第一关断状态泄漏电流之间的差。
95.如权利要求94所述的方法，其中，所述第一温度是25℃。
96.如权利要求95所述的方法，其中，相对于所述第一源极的所述第一栅极的电压是0V。
97.如权利要求94所述的方法，所述电子部件额定操作在第二温度和第三温度之间且包含该第二温度和该第三温度的温度范围，所述第二温度小于所述第一温度并且所述第三温度大于所述第一温度，其中，
在所述温度范围内的全部温度，所述电阻器的电阻小于所述增强型晶体管的所述击穿电压除以在所述第二关断状态泄漏电流和所述第一关断状态泄漏电流之间的差。
98.如权利要求97所述的方法，其中，所述第二温度为-55℃以及所述第三温度为200℃。
99.如权利要求86-87之任一所述的方法，所述增强型晶体管具有第一阈值电压以及所述耗尽型晶体管具有第二阈值电压，其中，
当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述增强型晶体管的击穿电压但小于所述耗尽型晶体管的击穿电压时，关断状态泄漏电流流过所述耗尽型晶体管的所述第二源极，以及
在第一温度，所述电阻器的电阻足够大到以防止所述关断状态泄漏电流超出临界值。
100.如权利要求99所述的方法，其中，所述第一温度是25℃。
101.如权利要求100所述的方法，其中，相对于所述第一源极的所述第一栅极的电压是0V。
102.如权利要求99所述的方法，其中，所述临界值是在所述电子部件的操作期间导致在所述第二阈值中超出10V的波动的所述耗尽型晶体管中的关断状态泄漏电流的值。
103.如权利要求102所述的方法，所述电子部件额定操作在第二温度和第三温度之间且包含该第二温度和该第三温度的温度范围，所述第二温度小于所述第一温度并且所述第三温度大于所述第一温度，并且所述临界值是温度的函数，其中，
所述电阻器的电阻足够大到以在所述温度范围内的全部温度，防止所述关断状态泄漏电流超出所述临界值。
104.如权利要求103所述的方法，其中，所述第二温度是-55℃以及所述第三温度是200℃。
105.如权利要求86-87之任一所述的方法，所述增强型晶体管具有第一阈值电压以及所述耗尽型晶体管具有第二阈值电压，其中，
所述电阻器的电阻被选择为以使得：当偏置所述电子部件以使得相对于所述第一源极的所述第一栅极的电压小于所述第一阈值电压并且相对于所述第一源极的所述第二漏极的电压大于所述增强型晶体管的击穿电压且小于所述耗尽型晶体管的击穿电压时，在25℃的温度，在相对于所述第二源极的所述第二栅极的电压和所述第二阈值电压之间的差小于10V。
106.如权利要求105所述的方法，所述电子部件额定操作在第一温度和第二温度之间且包括该第一温度和该第二温度的温度范围，其中，
在所述温度范围内的全部温度，在相对于所述第二源极的所述第二栅极的电压和所述第二阈值电压之间的差小于5V。
107.如权利要求106所述的方法，其中，所述第一温度是-55℃以及所述第二温度是200℃。
108.如权利要求86-87之任一所述的方法，其中，所述耗尽型晶体管的阈值电压的绝对值小于所述增强型晶体管的击穿电压。
109.如权利要求108所述的方法，其中，所述耗尽型晶体管的所述阈值电压的所述绝对值为10V或更大。
110.如权利要求86-87之任一所述的方法，其中，所述电阻器具有103ohms和109ohms之间的电阻。
111.如权利要求86-87之任一所述的方法，进一步包括提供具有阳极和阴极的二极管，其中，
所述阳极连接到所述第一源极或所述第二栅极，并且
所述阴极电连接到所述第一漏极或所述第二源极。
112.如权利要求111所述的方法，其中，所述二极管和所述耗尽型晶体管被集成为单个器件。
113.如权利要求112所述的方法，其中，所述单个器件是III-N器件。
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