KR19990030274A - Ｍｏｓ형 촬상 소자를 이용한 촬상 장치 - Google Patents

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KR19990030274A
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가쯔히또 사꾸라이
히로끼 히야마
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미따라이 하지메
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Abstract

각각이 광전 변환 소자(1), 상기 광전 변환 소자에 의하여 생성된 신호 전하를 저장하기 위한 게이트 영역 및 상기 게이트에 저장된 상기 신호 전하에 대응하는 신호를 출력하기 위한 소스-드레인 경로를 구비하고 있는 전계 효과 트랜지스터(102), 상기 전계 효과 트랜지스터에 전력을 공급하기 위한 제1 전원선(4, 5) 및 상기 전계 효과 트랜지스터와 상기 제1 전원선 사이에 접속되어 있는 제1 스위치(103)를 포함하는 복수의 픽셀 셀을 구비한 광전 변환 장치에 있어서, 상기 전계 효과 트래지스터의 게이트를 리셋(reset)하기 위한 리셋 전압이 Vsig0, 상기 필드 효과 트랜지스터의 임계 전압이 Vth, 상기 전계 효과 트랜지스터를 통하여 흐르는 전류가 Ia, 상기 제1 전원선을 통하여 인가되는 전압이 Vc1및 상기 제1 스위치의 직렬 저항이 Ron일 때, 각 픽셀 셀은 Vc1- Ron× IaVsig0- Vth에 의하여 결정되는 조건을 만족시키도록 구성되어진다.

Description

ＭＯＳ형 촬상 소자를 이용한 촬상 장치
본 발명은 복수의 광전 변환 소자를 구비한 광전 변화 장치에 관한 것으로서, 보다 상세하게는 광전 변환의 선형성을 개선할 수 있고, 또한 광전 변환 소자에 의해 생성된 전하에 대응하는 신호를 출력하는 데 사용되는 트랜지스터의 특성 및 금속 산화물 반도체(MOS) 트랜지스터 스위치 특성을 이용하여 동적 범위를 확장함으로써 신호 대 잡음비(S/N 비)를 개선할 수 있는 광전 변환 장치에 관한 것이다.
종래에, 고체 촬상 장치에 있어서 대부분의 경우에 전하 결합 소자(CCD)가 사용되었지만, 최근에는 상품용으로 MOS형 광전 변환 소자가 개발되었다. MOS형 광전 변환 장치는 CCD형 광전 변환 장치에 의해 감지되는 화상에 비해 열악한 품질의 화상을 제공하는 것으로 알려져 있다. 그러나, 잡음이 제거되는 경우에 MOS형 광전 변환 장치에는, CCD형 광전 변환 장치에 비해 더 낮은 에너지를 가진 동일한 전원으로 MOS형 광전 변환 장치를 구동할 수 있고, 수광 유닛 및 주변 회로가 동일한 MOS 제조 공정으로 제조되며, 따라서 수광 유닛 및 주변 회로를 집적시키기가 더 쉽다는 장점이 있다. 따라서, 이러한 MOS형 광전 변환 장치의 장점은 최근에 관심을 끌기 시작했다. 현재, MOS형 광전 변환 장치에 의해 제공되는 화질을 개선하기 위하여 임의 잡음 및 고정 잡음을 감소시키는 것이 가능하며, 더 높은 S/N 비를 가진 화상 신호를 얻기 위하여 각각의 MOS형 광전 변환 소자의 동적 범위를 확장하기 위한 새로운 요구가 있다.
이하의 설명에서 MOS형 광전 변환 소자 및 MOS형 광전 변환 장치는 광전 변환 소자 및 광전 변환 장치로 간단하게 언급된다.
도 1은 종래의 광전 변환 장치의 간략한 구성을 나타내는 회로도이다. 도 1에서, 2차원 배열된 광전 변환 소자(1)(예컨대 광다이오드)는 수신 광량에 대응하는 전하를 발생시킨다. 도 1에는 편의를 위하여 16 (=4×4)개의 광전 변환 소자만이 도시되어 있지만, 실제로는 많은 수의 광전 변환 소자가 사용된다. 각각의 광전 변환 소자의 한 단부는 MOS 트랜지스터(2)의 게이트에 접속되고, MOS 트랜지스터(2)의 드레인은 행 선택 스위치를 구성하는 MOS 트랜지스터(3)의 소스에 접속되며, MOS 트랜지스터(2)의 소스는 수직 출력선(6)을 통해 정전류원(7)에 접속되고, 각각의 MOS 트랜지스터(3)의 드레인은 전원선(4)을 통해 전원 단자(5)에 접속되어 있다. 상기 소자들은 집합적으로 소스 폴로워(source follower)를 구성한다. 참조 번호 14는 리셋 스위치를 구성하는 MOS 트랜지스터를 나타내며, 그 소스는 MOS 트랜지스터(2)의 게이트에 접속되고, 그 드레인은 전원선(4)을 통해 전원 단자(5)에 접속되어 있다.
이 회로에서, 각각의 픽셀의 광전 변환 소자(1)에 의해 생성된 전하에 따라 변하는 MOS 트랜지스터(2)의 게이트 전압에 대응하는 신호가 전류 증폭을 행하는 소스 폴로워에 의해 증폭되어 출력된다.
각각의 MOS 트랜지스터(3)의 게이트는 수직 게이트선(8)을 통해 수직 주사 회로(9)에 접속되어 있다. 각각의 리셋 스위치(14)의 게이트도 리셋 게이트선(15)을 통해 수직 주사 회로(9)에 접속되어 있다. 또한, 소스 폴로워로부터 출력된 신호가 수직 출력선(16), 수평 전송용 스위치를 구성하는 MOS 트랜지스터(10), 수평 출력선(11) 및 출력 증폭기(12)를 통해 출력된다. 각각의 MOS 트랜지스터(10)의 게이트는 수평 주사 회로(13)에 접속되어 있다.
이 회로의 동작은 다음과 같다. 먼저, 광전 변환 소자(1)가 리셋 스위치(14)에 의해 리셋된 후, 전하가 저장된다. 광전 변환 소자(1)는 수신 광량에 대응하는 전하를 생성하므로 MOS 트랜지스터(2)의 게이트는 리셋시 리셋 전위로 충전되며, MOS 트랜지스터(2)의 게이트의 전위는 전자의 발생에 따라 강하한다는 점에 주목한다. 따라서, 생성된 전하에 대응하는 전위가 각각의 MOS 트랜지스터(2)의 게이트에 나타난다. 충전 기간이 지난 후, 수직 주사 회로(9)와 수평 주사 회로(13)에 의해 선택된 픽셀의 신호가 소스 폴로워에 의해 증폭되어, 출력 증폭기(12)를 통해 출력된다.
상기한 구성에 있어서, 소스 폴로워와 리셋 스위치(14)는 동일한 전원선(4)을 공유하기 때문에, 회로의 크기를 감소시키는 것이 가능하다.
또한, MOS 트랜지스터(2)에 대한 전원 측부에 행 선택 스위치(3)를 배열함으로써 MOS 트랜지스터(2)의 소스와 정전류원(7) 사이에는 선택 스위치(3)의 임피던스가 존재하지 않는다. 따라서, 소스 폴로워로부터 양호한 선형특성을 가진 출력이 얻어진다.
이하, 전술한 소스 폴로워의 출력 특성이 설명된다.
설명을 간단하게 하기 위하여, 하나의 광전 변환 소자(1)와 단일 픽셀에 대응하는 그 주변 회로가 도 2에 도시되어 있다. 도 2에서, 도 1에 도시된 것과 동일한 소자들은 동일한 참조 번호로 참조된다. 일반적으로, 소스 폴로워가 선형으로 동작하기 위해서는, 즉 입력 전압에 비례하는 전압을 출력하기 위해서는, 소스 폴로워를 구성하는 MOS 트랜지스터가 포화 영역에서 동작할 필요가 있으며, 따라서 다음 조건이 만족되어야 한다:
VdsVgs- Vth
여기서, Vds는 드레인과 소스간의 전압차이고, Vgs는 게이트와 소스간의 전압차이며, Vth는 임계 전압이다.
소스 폴로워가 도 2에 도시된 구성을 갖는 경우에, 행 선택 스위치(3)의 온 상태 임피던스를 Ron으로 하고, 소스 폴로워를 통한 전류량을 Ia로 하면, MOS 트랜지스터(2)의 드레인 전압은 행 선택 스위치(3)에서의 전압 강하에 의하여 다음과 같이 된다:
전원 전압 - Ron× Ia
따라서, 수학식 1의 Vds는 감소하며, 이에 따라 소스 폴로워가 선형으로 동작하는 영역(이하, 선형 동작 영역이라 함)이 좁아진다. 결과적으로, 소스 폴로워는 광전 변환 소자(1)에 의해 생성되는 전하에 의존하는, MOS 트랜지스터(2)의 게이트에 인가되는, 모든 전압에 대해 선형 동작 영역 내에서 동작하지 않게 되어, 아래의 2 가지 문제가 발생한다:
(a) 저휘도 영역에서의 입출력 선형성이 저하된다.
(b) 포화 전압이 작아져 동적 범위가 좁아진다.
또한, 행 선택 스위치(3)에서의 전압 강하를 줄이기 위하여 소스 폴로워를 통한 전류 흐름이 감소될 때, 적은 전류로 용량을 충전하는 데에 상당한 시간이 걸린다. 따라서, 신호를 전송하는 데에 상당한 시간이 걸리므로, 선정된 기간에 전하들이 전송되어야 하는 경우에는 광전 변환 장치의 픽셀 수가 제한된다. 결과적으로, 종래의 회로는 다수의 픽셀을 구동하는 데 적합하지 않다.
종래의 광전 변환 장치의 다른 예가 아래에 설명된다.
도 3은 종래의 CMOS 영역 센서의 간략한 구성을 나타내는 회로도이다. 도 3에 2×2개의 픽셀을 가진 2차원 영역 센서가 도시되어 있지만, 픽셀의 수는 이에 제한되지 않는다.
도 3에 도시된 영역 센서의 각각의 픽셀에 대응하는 회로가 설명된다. 각각의 픽셀에는, 광다이오드(901), 전송 스위치인 MOS 트랜지스터(911), 리셋 스위치인 MOS 트랜지스터(902), 증폭기인 MOS 트랜지스터(903), 및 행 선택 스위치인 MOS 트랜지스터(904)가 제공되어 있다. 전송 스위치(911)의 게이트는 신호 ΦTX(n, n+1)에 의해 구동되는 라인에 수직 주사 회로(910)에 의해 접속되어 있고, 리셋 스위치(902)의 게이트는 신호 ΦRES(n, n+1)에 의해 구동되는 라인에 수직 주사 회로(910)에 의해 접속되어 있으며, 행 선택 스위치(904)의 게이트는 신호 ΦSEL(n, n+1)에 의해 구동되는 라인에 수직 주사 회로(910)에 의해 접속되어 있다.
광전 변환은 각각의 광다이오드(901)에서 수행되며, 광전하가 발생하는 동안에 전송 스위치(911)는 오프 상태에 있고, 광전하는 증폭기(903)의 게이트로 전송되지 않는다. MOS 트랜지스터(903)의 게이트는 광전하가 전송되기 전에 리셋 스위치(902)를 턴온시킴으로써 선정된 전압으로 초기화된다. 선정된 전압은 암 레벨(dark level)이다. 이후 또는 동시에, 행 선택 스위치(904)가 턴온되고, 정전류원(905)과 증폭기(MOS 트랜지스터)(903)로 구성된 소스 폴로워가 구동을 시작한다. 이후 또는 동시에, 행 선택 스위치(904)가 턴온되고, 전송 스위치(911)가 턴온되어, 광다이오드(901)에 의해 생성된 전하가 증폭기(903)의 게이트로 전송된다.
따라서, 선택된 행의 출력이 수직 출력선(906)으로 전송된다. 그 다음, 출력은 전송 게이트로 작용하는 MOS 트랜지스터(909a, 909b)를 통해 신호 저장 유닛(907)에 저장된다. 신호 저장 유닛(907)에 일시적으로 저장된 출력은 수평 주사 회로(908)의 제어하에 V0로서 연속 출력된다.
도 4는 도 3에 도시된 CMOS 영역 센서를 구동시키기 위한 타이밍 챠트이다. 기간 T1 동안, 신호 ΦTX(n) 및 ΦTX(n+1)은 활성화되어, 모든 픽셀의 광다이오드(911)에 의해 생성된 전하는 전송 스위치(911)를 통해 MOS 트랜지스터(903)의 게이트로 전송되어, 광다이오드(901)가 리셋된다. 이 상태에서, 광다이오드(901)의 캐소드에 있는 전하의 일부가 MOS 트랜지스터(903)의 게이트로 전송되어, 캐소드 및 게이트의 전압이 동일하게 된다. MOS 트랜지스터(903)의 게이트에 접속된 대용량의 커패시터(CFD)(913)를 사용함으로써, MOS 트랜지스터(903)의 전위는 리셋시 광다이오드(901)의 캐소드의 전위와 동일하게 된다.
기간 T1 동안, 대상체로부터 나온 광을 입사시키기 위해 기계식 셔터(도시되지 않음)가 열리며, 따라서 기간 T1이 지난 직후에 충전 과정이 모든 픽셀에서 동시에 시작된다. 기계식 셔터는 기간 T3 동안 열린 상태로 유지되며, 이 기간은 광다이오드(901)의 충전 기간이다.
기간 T3가 지난 후, 기계식 셔터는 시각 T4에서 닫히며, 따라서 광다이오드(901)의 충전 과정이 완료된다. 이 상태에서, 광전하는 광다이오드(901)에 저장된다. 이어서, 저장된 광전하가 행 단위로 판독되기 시작한다.
먼저, 기간 T5 동안, 신호 ΦSEL(n)이 활성화되어, n 행에 있는 행 선택 스위치들(904)이 턴온된다. 이 상태에서, n 행에 있는 픽셀의 MOS 트랜지스터(903)를 각각 포함하는 소스 폴로워들이 활성화된다. 그 다음, 신호 ΦRES(n)이 기간 T2에서 활성화되며, n 행의 리셋 스위치들(902)이 턴온되어, MOS 트랜지스터(903)의 게이트가 초기화된다. 따라서, 암 레벨의 신호가 수직 출력선(906)으로 출력된다.
그 다음, 신호 ΦTN(n)이 활성화되고, 전송 게이트(909b)가 턴온되며, 암 레벨의 신호가 신호 저장 유닛(907)에 저장된다. n 행에 있는 모든 픽셀에 대해 전술한 동작이 동시에 수행된다. 암 레벨의 신호를 신호 저장 유닛(907)으로 전송하는 것을 완료한 때, 신호 ΦTX(n)이 활성화되고, n 행에 있는 전송 스위치(911)가 턴온된다. 따라서, n 행에 있는 광다이오드(901)에 저장된 광전하가 MOS 트랜지스터(903)의 게이트로 전송된다. 이때, 각각의 MOS 트랜지스터(903)의 게이트의 전위는 암 레벨, 또는 리셋 레벨에서 전송된 전하량 만큼 변하게 되며, 변화된 전위에 대응하는 레벨의 신호가 수직 출력선(906)으로 출력된다.
그 다음, 신호 ΦTS가 활성화되고, 전송 게이트(909a)가 턴온되며, 수직 출력선(906) 상의 신호(이하, 이 신호의 레벨은 신호 레벨로 언급됨)는 신호 저장 유닛(907)에 저장된다. 이 동작은 n 행에 있는 모든 픽셀에 대해 동시에 수행된다. 이 상태에서, 신호 저장 유닛(907)은 각 픽셀의 암 레벨과 신호 레벨간의 차를 취함으로써 n 행에 있는 모든 픽셀의 암 레벨 및 신호 레벨을 저장하며, MOS 트랜지스터들(903)간의 임계 전압의 변화에 의해 생기는 고정 패턴 잡음과 리셋 스위치(902)에 의해 MOS 트랜지스터(903)를 리셋할 때 생성되는 열 잡음이 제거된다. 따라서, 잡음 성분이 제거된 높은 S/N 비의 신호를 얻을 수 있다.
그 다음, 신호 저장 유닛(907)에 저장된 암 레벨과 신호 레벨간의 차(difference) 신호가 기간 T7 동안에 수평 주사 회로(908)의 제어하에 시간순으로 수평 판독된다. 따라서, n 행에서의 신호의 출력 동작이 완료된다.
유사하게, 신호 ΦSEL(n+1), ΦRES(n+1), ΦTX(n+1), ΦTS(n+1), ΦTN 및 ΦTS를 n 행에서와 같은 방식으로 구동함으로써 n+1 행에서 신호들이 판독된다.
전술한 종래예에서는, 암 레벨과 신호 레벨간의 차가 출력되므로, 높은 S/N 비가 실현되어, 고화질의 신호가 얻어진다. 또한, 상기한 구성의 고체 촬상 소자는 CMOS 트랜지스터 형성 공정에 의해 형성되므로, 하나의 칩 위에 촬상 소자 및 주변 회로를 집적시키는 것이 가능하게 된다. 따라서, 제조 비용이 절감되며 고성능이 실현된다.
그러나, 잡음 성분은 감소되지만, 광전하를 판독하기 위한 소자의 동적 범위가 좁아지는 경우, S/N 비는 더 이상 개선될 수 없다.
광전하를 판독하기 위한 소자의 입력 동적 범위에 있어서, 도 5에 도시된 그래프로부터 최대 입력 레벨 VG(FD)max는 다음과 같다:
VG(FD)max = VG(RES) - Vth(RES)
여기서, VG(RES)는 리셋 스위치 (902)의 게이트의 전위이며, Vth(RES)는 리셋 스위치(902)의 임계 전압이다. 따라서, 최대 입력 레벨 VG(FD)max는 리셋 스위치(902)의 게이트에 인가된 신호 레벨 ΦRES(n)과, 리셋 스위치(902)의 게이트와 소스간의 임계 전압 사이의 차이다. 또한, 최소 입력 레벨 VG(FD)min은 다음과 같다:
VG(FD)min = VG(TX) - Vth(TX)
여기서, VG(TX)는 전송 스위치(911)의 게이트의 전위이며, Vth(TX)는 전송 스위치(911)의 임계 전압이다. 따라서, 최소 입력 레벨 VG(FD)min은 리셋 스위치(911)의 게이트에 인가된 신호 레벨 ΦTX(n)과, 전송 스위치(911)의 게이트와 소스간의 임계 전압 사이의 차이다.
따라서, 입력 동적 범위 Dy는 다음과 같다:
Dy = VG(FD)max - VG(FD)min
= VG(RES) - VG(TX) + Vth(TX) - Vth(RES)
입력 동적 범위 Dy의 수학식 5에서, MOS 트랜지스터의 Vth(TX)와 Vth(RES)는 서로 다른데, 그 이유는 제조된 MOS 트랜지스터들간에 변화가 있기 때문이다. 이것은 입력 동적 범위 Dy를 불안정하게 만든다.
광전 변환 장치는 장차 디지탈 스틸 카메라 및 비디오 캠코더와 같은 고해상도(더 많은 픽셀) 및 저 에너지 소모(더 낮은 전압)를 요구하는 장치에 응용될 것이다. 그러나, 종래의 회로는 전술한 고해상도(더 많은 픽셀) 요건을 충족시키지 못하기 때문에 구동 부하의 증가를 유발하고, 저 에너지 소모(더 낮은 전압) 요건을 충족시키지 못하므로 동적 범위의 저하를 유발한다.
본 발명은 이와 같은 상황을 고려하여 이루어진 것으로서, 양호한 입출력 선형성을 가진 광전 변환 장치를 제공하는 데 그 목적이 있다.
본 발명에 따르면, 상기 목적은 광전 변환 소자; 상기 광전 변환 소자에 의해 생성되는 신호 전하를 저장하기 위한 게이트 영역과 상기 게이트에 저장되는 신호 전하에 대응하는 신호를 출력하기 위한 소스-드레인 경로를 구비한 전계 효과 트랜지스터; 상기 전계 효과 트랜지스터에 전력을 공급하기 위한 제1 전원선; 및 상기 전계 효과 트랜지스터와 상기 제1 전원선 사이에 접속된 제1 스위치를 각각 포함하는 복수의 픽셀 셀을 구비한 광전 변환 장치를 제공함으로써 달성될 수 있는데, 상기 광전 변환 장치는, 상기 전계 효과 트랜지스터의 게이트를 리셋하기 위한 리셋 전압이 Vsig0일 때, 상기 전계 효과 트랜지스터의 임계 전압이 Vth이고, 상기 전계 효과 트랜지스터를 통한 전류 흐름이 Ia이며, 상기 제1 전원선을 통해 인가되는 전압이 Vc1이고, 상기 제1 스위치의 직렬 저항이 Ron이며, 각각의 픽셀 셀은 Vc1- Ron×IaVsig0- Vth에 의해 결정되는 조건을 만족시키는 것을 특징으로 한다.
본 발명의 다른 목적은 동적 범위를 확장함은 물론 양호한 입출력 선형성을 구현할 수 있는 광전 변환 장치를 제공하는 데 있다.
본 발명에 따르면, 상기 목적은, 픽셀 셀 각각이 상기 전계 효과 트랜지스터의 게이트 영역을 리셋하기 위한 제2 스위치를 더 포함하며, 상기 제1 및 제2 스위치가 서로 다른 임계 전압을 가진 전계 효과 트랜지스터인 상기 광전 변환 장치를 제공함으로써 달성된다.
본 발명에 따르면, 전술한 목적은 또한, 광전 변환 소자; 상기 광전 변환 소자에 의해 생성되는 전하를 전송하기 위한 제1 스위치; 상기 전송된 전하를 수신하기 위한 게이트 영역을 구비하여 상기 게이트 영역에 저장되는 전하에 대응하는 신호를 출력하기 위한 전계 효과 트랜지스터; 및 상기 전계 효과 트랜지스터의 게이트 영역을 리셋하기 위한 제2 스위치를 각각 포함하는 복수의 픽셀 셀을 구비한 광전 변환 장치를 제공함으로써 달성되는데, 이 광전 변환 장치는 상기 제1 및 제2 스위치의 임계 전압이 상기 전계 효과 트랜지스터의 임계 전압과 다른 것을 특징으로 한다.
또한, 본 발명의 또 다른 목적은 전술한 목적 외에 동적 범위의 변화를 감소시키는 데 있다.
본 발명에 따르면, 상기 목적은, 신호를 출력하기 위한 상기 전계 효과 트랜지스터, 상기 제1 스위치 및 상기 제2 스위치의 모든 채널 영역을 선정된 불순물 농도의 도펀트로 도핑한 후, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 채널 영역을 추가적으로 도핑하여 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 임계 전압이 상기 제1 스위치 및 상기 제2 스위치의 임계 전압과 다르게 된 상기 광전 변환 장치를 제공함으로써 달성된다.
본 발명의 다른 특징 및 장점들은 첨부된 도면을 참조한 아래의 설명으로부터 명백해질 것이며, 도면 전체에서 동일한 참조 번호는 동일 또는 유사한 부분을 나타낸다.
본 명세서에 포함되어 그 일부를 구성하는 첨부된 도면은 본 발명의 실시예를 나타내며, 상세한 설명과 함께 본 발명의 원리를 설명하는 데 사용된다.
도 1은 종래의 광전 변환 장치의 간략한 구성을 나타내는 회로도.
도 2는 도 1에 도시된 종래의 광전 변환 장치의 단일 픽셀에 대응하는 광전 변환 소자 및 그 주변 회로를 나타내는 회로도.
도 3은 종래의 다른 광전 변환 장치의 간략한 구성을 나타내는 회로도.
도 4는 도 3에 도시된 광전 변환 장치를 구동하기 위한 타이밍 챠트.
도 5는 동적 범위를 설명하기 위한 그래프.
도 6은 본 발명의 제1 실시예에 따른 단일 픽셀에 대응하는 하나의 광전 변환 소자 및 그 주변 회로를 나타내는 회로도.
도 7은 본 발명의 제2 실시예에 따른 트랜지스터의 구성을 나타내는 단면도.
도 8은 본 발명의 제2 실시예에 따른 트랜지스터의 구성을 나타내는 단면도.
도 9는 본 발명의 제2 실시예에 따른 트랜지스터의 구성을 나타내는 단면도.
도 10은 본 발명의 제2 실시예에 따른 트랜지스터의 구성을 나타내는 단면도.
도 11은 본 발명의 제2 실시예에 따른 트랜지스터의 구성을 나타내는 단면도.
도 12는 본 발명의 제2 실시예에 따른 트랜지스터의 구성을 나타내는 단면도.
도 13은 본 발명의 제5 실시예에 따른 단일 픽셀에 대응하는 하나의 광전 변환 소자 및 그 주변 회로를 나타내는 회로도.
도 14는 본 발명의 제7 실시예에 따른 단일 픽셀에 대응하는 하나의 광전 변환 소자 및 그 주변 회로를 나타내는 회로도.
도 15는 본 발명의 제8 실시예에 따른 단일 픽셀에 대응하는 하나의 광전 변환 소자 및 그 주변 회로를 나타내는 회로도.
도 16은 입출력 선형성을 나타내는 그래프.
도 17은 본 발명의 제9 실시예에 따른 트랜지스터의 구성을 나타내는 단면도.
도 18은 제10 실시예에 따른 광전 변환 장치의 구성을 나타내는 회로도.
도 19는 제11 실시예에 따른 도 3에 도시된 광전 변환 장치의 단일 픽셀을 나타내는 평면도.
도 20은 제11 실시예에 따른 도 19에 도시된 광전 변환 장치의 단일 픽셀의 특정 구성을 나타내는 평면도.
도면의 주요 부분에 대한 부호의 설명
1 : 광전 변환 소자
2 : MOS 트랜지스터
3 : 행 선택 스위치 MOS 트랜지스터
4 : 전원선
5 : 전원 단자
6 : 수직 출력선
7 : 정전류원
8 : 수직 게이트선
9 : 수직 주사 회로
10 : 수평 전송 스위치
11 : 수평 출력선
12 : 출력 증폭기
13 : 수평 주사 회로
14 : 리셋 스위치
15 : 리셋 게이트선
102 : MOS 트랜지스터
103 : 행 선택 MOS 트랜지스터
114 : 리셋 스위치
401 : 반도체 기판
402 : 게이트
403 : 소스 또는 드레인
404 : 도핑층
405 : 게이트 산화물
501 : 우물(well)
601, 602 : 게이트 유전막
701, 702 : 각기 서로 다른 전원
801, 802, 803, 804 : 게이트 전극
901 : 광다이오드
902 : 리셋 스위치 MOS 트랜지스터
903 : 증폭 MOS 트랜지스터
904 : 행 선택 스위치 MOS 트랜지스터
905 : 정전류원
906 : 수직 출력선
907 : 신호 저장 유닛
908 : 수평 주사 회로
909a, 909b : 전송 게이트
910 : 수직 주사 회로
911 : 전송 스위치 MOS 트랜지스터
913 : 커패시터
1001 : 리셋 스위치 전용 전원선
1101 : 커패시터
1201 : 전하 전송 스위치
본 발명의 양호한 실시예를 첨부된 도면에 따라서 상세하게 설명될 것이다.
본 발명의 제1 내지 제8 실시예에 따른 광전 변환 소자의 전체 구조는 도 1에 도시된 바와 동일하다. 그러나, 본 발명의 MOS 트랜지스터의 특성은 종래의 것과는 다르다. 따라서, 종래의 MOS 트랜지스터(2, 3, 및 14)에 대응하는 MOS 트랜지스터는 본 발명에서 102, 103 및 114로 언급된다.
제1 실시예
도 6은 본 발명의 제1 실시예에 따른 하나의 픽셀에 대응하는 하나의 광전 변환소자(1) 및 그 주변 회로를 도시하는 회로도이다. 도 6에서, 행 선택 스위치로서 작용하는 MOS 트랜지스터(103)는 전계 효과 트랜지스터(FET)이다. 리셋 스위치(114)가 온일 때 리셋 스위치(114)의 게이트 전압을 V2로 하고, 행 선택 스위치(103)가 온일 때는 행 선택 스위치(103)의 게이트 전압을 V3으로 하고, MOS 트랜지스터(102)의 드레인 전압은 V1, 리셋 스위치(114)의 임계 전압은 Vth0, 행 선택 스위치(103)의 임계 전압은 Vth1, MOS 트랜지스터(102)의 임계 전압은 Vth2로 한다. 주목할 것은 소스 폴로워가 MOS 트랜지스터(102 및 103)와 정전류원(7)으로 형성된다는 것이다.
소스 폴로워가 선형 동작 영역에서 동작하는 경우, MOS 트랜지스터(103 및 102)가 포화 영역에서 동작한다는 조건, 수학식 1이 만족된다.
수학식 1
VdsVgs- Vth
종래의 소스 폴로워가 상기 수학식 1이 성립되는 영역에서 항상 동작하는 것은 아니다. 따라서, 본 발명에서는, 소스 폴로워의 MOS 트랜지스터가 수학식 1을 항상 만족시키도록 광전 변환 소자가 설계되었다. 제1 실시예에서, 상기 수학식 1을 만족시키기 위한 소스 폴로워의 고안 조건을 설명한다.
도 6을 참조하면, MOS 트랜지스터(102)의 소스 전압이 기준 전압으로서 생각할 때, 상기 수학식 1의 Vds는 V1이고, Vgs는 MOS 트랜지스터(102)의 게이트 전압이고, Vth는 Vth2이다. MOS 트랜지스터(103)의 온-상태 임피던스는 Ron으로 표시되고, 그 다음 V1은 다음의 수학식 6과 같이 표시한다.
V1 = Vc1- Ron× Ia
수학식 6을 수학식 1에 대입하면, 다음의 수학식 7이 된다.
Vc1- Ron× IaVgs- Vth2
본 발명의 광전 변환 소자에서, MOS 트랜지스터(102)의 게이트는 초기에 리셋 전압 Vsig0으로 충전되고, 전압은 광량에 따라 광전 변환 소자(1)에 의해 발생된 전자에 응답하여 강하한다. 따라서, 소스 폴로워가 항상 선형 동작 영역에서 동작하게 하기 위해서는, MOS 트랜지스터(102)의 게이트에 리셋 전압 Vsig0이 인가되는 경우 즉, Vgs=Vsig0인 경우, MOS 트랜지스터(102, 103 및 114)가 포화 영역에서 동작하도록 고안되어야 한다.
주목할 것은 입력 신호 Vin(MOS 트랜지스터(102)의 게이트 전압)과 출력 신호 Vout(소스 폴로워의 출력 신호)의 관계가 수학식 8과 같이 표현되는 경우, 소스 폴로워의 입출력 선형도는 γ의 값이 1로부터 얼마나 편차가 나는지에 의해 제한된다는 것이다.
Vout= A × Vin γ
여기서, A는 이득이고 γ는 파라미터 값이다.
도 16은 제1 내지 제8 실시예에서 설명한 바와 같이 본 발명에 따른 입출력 선형도의 개선을 도시하는 그래프이다. 도 16에서, 가로 좌표는 행 선택 스위치(103)의 온-상태 임피던스를 나타내고, 세로 좌표는 γ값을 나타낸다. 도 16에서 도시된 바와 같이, 소스 폴로워의 입출력 선형도는 수학식 7이 성립하는 영역에서 유지된다고 알려져 있다.
제1 실시예에서, 리셋 스위치(114)가 포화 영역에서 동작하는 경우, 리셋 전압 Vsig0은 다음의 수학식 9에 의해 표현된다.
Vsig0= V2 - Vth0
다음으로, 행 선택 스위치(103)의 온-상태 임피던스 Ron은 자신의 임계 전압 Vthi에 따라 변하기 때문에, 수학식 7의 좌변은 Vthi을 사용하여 표현된다. 행 선택 스위치(103)를 흐르는 전류가 소스 폴로워를 흐르는 전류와 동일하다고 생각하면, 다음의 수학식 10이 얻어진다.
Ia= K(V3 - V1 - Vth1)2
(여기서, K= 1/2 × μ × Cox× W/L
μ : 이동도
Cox: 단위 면적당 게이트 산화물의 정전용량
W : 게이트 폭
L : 게이트 길이
제1 실시예에서는 점진적 채널 근사(gradual channel approximation)가 사용된다. V1에 대해서 수학식 10을 풀면, V1은 아래 수학식 11과 같이 된다.
V1 = V3 - Vth1- (Ia/K)1/2
수학식 1에 수학식 9 및 수학식 11을 대입시킴으로써, 리셋 전압 Vsig0이 MOS 트랜지스터(102)의 게이트에 인가되는 경우, 소스 폴로워가 선형 동작 영역에서 동작하는 조건이 얻어진다. 즉, 아래 수학식 12와 같다.
V3 - Vth1- (Ia/K)1/2V2 - Vth0- Vth2
따라서, 광전 변환 소자는 수학식 12을 만족시키도록 고안된다.
제1 실시예에서, 소스 및 우물(well)의 전위가 동일할 때, MOS 트랜지스터(102, 103 및 104)가 동일한 임계 전압을 가지는 경우가 설명된다.
MOS 트랜지스터(102, 103 및 104) 모두가 동일한 임계 전압을 갖는 경우, 소스 및 우물(well)의 전위가 동일하고, 게이트 전압(V2 및 V3)이 전원 전압과 동일한 경우(즉, V2=V3=Vc1), 리셋 스위치(114)의 임계 전압 Vth0과 행 선택 스위치(103)의 임계 전압 Vth1은, 리셋 전압 Vsig0이 MOS 트랜지스터(102)의 게이트에 인가되는 경우, 동일하다. 따라서, 수학식 12이 다음 수학식 13과 같이 단순화된다.
(Ia/K)1/2Vth2
이 경우, 소스 폴로워에 흐를 수 있는 최대 전류는, 수학식 13으로부터 알 수 있는 바와 같이, MOS 트랜지스터(102)의 임계 전압 Vth2에 의해 제한된다.
전술한 내용이 모델값을 이용하여 보다 상세하게 설명될 것이다. 도 6을 참조하면, 예를 들어, 전원 단자에 5V의 전압이 인가되고 (Vc1=5V), 리셋 스위치(114) 및 행 선택 스위치(103)의 게이트들에도 또한 5V가 인가된다 (V2=V3=5V). 또한, 각 MOS 트랜지스터의 게이트 산화물의 두께가 약 15nm, 우물(well)의 불순물 농도가 4×1016입자/㎤, 임계 전압이, 소스 및 우물(well)의 전위가 동일한 경우, 0.6V인 경우, 백게이트(backgate) 효과로 인한 임계 전압의 증가를 고려하여, 리셋 스위치(114) 및 행 선택 스위치(103)의 임계 전압 0.6V는 1.4V(=Vth0, Vth1)로 증가한다. 이러한 조건들 하에서, 리셋 스위치(114)의 특성에 의해 결정된 리셋 전압 Vsig0은 수학식 9으로부터 얻어지고 Vsig0은 아래 수학식 14과 같다.
Vsig0= 5 - 1.4 = 3.6 [V]
다음으로, 수학식 11에 따르면, MOS 트랜지스터(102)의 드레인 전압(V1)은 아래와 같다.
V1= 5 - 1.4 - (Ia/K)1/2= 3.6 - (Ia/K)1/2
또한, 게이트 전압 Vsig0이 3.6V인 경우, MOS 트랜지스터(102)의 임계 전압 Vth2는 아래와 같다.
Vth21= 1.24 [V]
수학식 1에 수학식15 및 수학식 16을 대입함으로써, 다음과 같은 수학식이 얻어진다.
(Ia/K)1/21.24
이 결과는 수학식 13과 일치하고, 소스 폴로워를 흐를 수 있는 전류 Ia는 수학식 13을 만족시키는 양에 제한된다. 또한, MOS 트랜지스터의
μ = 400 [㎠/S·V]
Cox= 2.3×10-7[F/㎠]
W = 1 [㎛]
L = 1 [㎛]이면,
K = 4.6 × 10-5[A]이고
Ia= 7.5 × 10-5[A]이다. 따라서, 전술한 특정 사항 및 특성을 갖는 MOS 트랜지스터를 사용하는 경우, 정전류원(7)에 의해 생성된 전류 Ia를 7.5 × 10-5[A]로 설정함으로써, 소스 폴로워가 항상 선형 동작 영역에서 동작한다.
상술한 바와 같이 제1 실시예에 따르면, 각 MOS 트랜지스터가 수학식 1을 만족시키도록 소스 폴로워를 고안함으로써, 항상 선형 동작 영역에서 동작하는 소스 폴로워를 사용하여 우수한 입출력 선형도의 광전 변환 소자를 구성하는 것이 가능하다.
제2 실시예
제2 실시예에서는, MOS 트랜지스터(103)가 트랜지스터(102 및 104)와 다른 임계 전압을 갖는 경우에 대해서 설명한다.
제1 실시예에서 설명한 바와 같이, MOS 트랜지스터(102, 103 및 104)가 동일한 임계 전압을 갖는 경우, 소스 폴로워를 흐를 수 있는 전류는 매우 낮은 값에 제한된다. 따라서, 고분해능이 필요하고 소스 폴로워가 구동시킬 필요가 있는 부하가 증가하는 경우, 제1 실시예에서 설명한 구조로서는 이러한 요구를 만족시킬 수가 없다.
그러나, 행 선택 스위치(103)의 임계 전압을 MOS 트랜지스터(102 및 114)의 임계 전압보다 낮게 설정함으로써, 전류 Ia를 증가시키면서 수학식 12 또는 수학식 1을 만족시킬 수 있다. 리셋 스위치(114) 및 행 선택 스위치(103)의 게이트에 인가된 전압(V2 및 V3)이 동일한 경우, 제1 실시예와 유사하게, (Ia/K)1/2에 대해서 수학식 12을 적용시킴으로써, 다음의 조건이 얻어진다.
(Ia/K)1/2Vth0+ Vth2- Vth1
Vth0Vth1그리고 Vth2Vth1이기 때문에, Vth0+ Vth2- Vth1이 수학식 13의 Vth2보다 크다. 즉, Vth0+ Vth2- Vth1Vth2이다. 따라서, 수학식 18에 의해 표현된 전류 Ia를 수학식 13에 의해 나타낸 전류보다 큰 값으로 설정하는 것이 가능하다.
주목할 것은 MOS 트랜지스터(114, 103 및 102)의 임계 전압(Vth0, Vth1, Vth2)을 이용 목적에 따라 임의로 결정할 수 있다는 것이다.
MOS 트랜지스터의 임계 전압을 변화시키는 몇 가지 방법을 이하에서 설명한다.
(1) 채널 영역에 도핑층을 형성하는 방법
도 7을 참조하면, 도면 부호(401)는 반도체 기판을 나타내고, 도 7에서, 반도체 기판은 p형 반도체이다. 또한, 도면 부호(402)는 반도체 기판(401) 상에 게이트 산화물(405)로 분리되어 형성된 게이트 전극으로서, 예컨대, 폴리실리콘, 폴리사이드(polycide) 및 그 적층막으로 만들어 진다. 도면 부호(403)는 반도체 기판(401)에 대하여 반대인 도전형의 소스 전극 및 드레인 전극을 나타내는데, 예컨대, 반도체 기판(401) 내의 이온 주입에 의해 형성된다. 전술한 구성 요소는 전계 효과 트랜지스터(FET)를 구성한다.
그 다음, 원하는 트랜지스터의 채널 영역 내에 도핑층(404)을 형성함으로써, 다른 트랜지스터들과 다른 임계 전압을 갖는 트랜지스터를 만드는 것이 용이하다. 예를 들면, 도 7에서, 도핑층(404)을 형성하기 위해 n형 이온을 도핑함으로써, 도핑층이 없는 트랜지스터에 비하여, 임계 전압을 저하시킬 수 있다. 반대로, p형 이온을 도핑함으로써, 임계 전압을 증가시킬 수 있다. 임계 전압의 변화는 도핑층(404)의 불순물 농도 및 깊이를 조절함으로써 정확하게 결정할 수 있다.
주목할 것은 이 구조에서는, 도핑층이 하나의 트랜지스터에만 형성된다는 것이다. 그러나, 본 발명은 이에 제한되지 않고, 최적의 조건으로 설정된 상이한 불순물 농도를 갖는 도핑층을 하나 이상의 트랜지스터에 형성할 수 있다는 것이다.
(2) 우물(well) 영역을 형성하는 방법
임계 전압을 변화시키는 또 다른 방법으로서, 도 8에 도시한 바와 같은 트랜지스터를 구성하는 방법이 있다. 도 8에 있어서, 도 7에 도시된 부분과 동일한 부분은 동일한 도면 부호로 언급하고 이에 대한 설명은 생략한다.
도 8에서, 도면 부호(501)는 원하는 트랜지스터가 형성된 영역내에 형성된 우물(well)을 나타낸다. 도 8에서, p형 우물(well)(501)의 불순물 농도는 동일한 p형 반도체 기판(401)의 불순물 농도와 다르다. 따라서, 반도체 기판(401)의 불순물 농도와 다른 불순물 농도를 갖는 우물(well)(501)을 형성함으로써, 원하는 트랜지스터의 임계 전압을 용이하게 제어할 수 있다. 주목할 것은 도 8에서는 p형 기판 내에 p형 우물(well)이 형성되는 경우이나, 본 발명은 이에 제한되지 않고, 원하는 임계 전압을 얻도록 조절이 가능한 상이한 불순물 농도를 갖는 복수의 p형 우물(well)을 n형 기판 내에 형성시킬 수 있다는 것이다.
(3) 게이트의 유전막의 두께를 조절하는 방법
임계 전압을 변화시키는 또 다른 방법으로서, 도 9에 도시된 바와 같은 트랜지스터를 구성하는 방법이 있다. 도 9에 있어서 도 7에 도시된 부분과 동일한 부분에 대해서는 동일한 도면 부호로 언급하고, 이에 대한 설명은 생략한다.
도면 부호(601 및 602)는 각각의 FET의 게이트 전극 아래에 있는 유전막을 나타낸다. 유전막은 이하에서 게이트 유전막으로 부르기로 한다. 원하는 트랜지스터의 게이트 전극(402)과 반도체 기판(401) 사이에 제공되고 다른 트랜지스터의 게이트 유전막과 다른 두께를 갖는 게이트 유전막에 의해, 다른 트랜지스터의 임계 전압과 다른 임계 전압을 갖는 트랜지스터를 형성할 수 있다.
또한, 서로 다른 트랜지스터의 게이트 유전막으로서 서로 다른 유전율을 갖는 서로 다른 재료를 이용하여 동일한 효과가 얻어진다. 예를 들면, 하나의 트랜지스터에 실리콘 산화물이 사용될 수 있고 다른 트랜지스터에 실리콘 질화물이 사용될 수 있다. 이런 방식으로, 다른 트랜지스터의 임계 전압과 다른 임계 전압을 갖는 트랜지스터를 형성할 수 있다.
(4) 기판 바이어스 전압을 조절하는 방법
임계 전압을 변화시키는 다른 방법으로서, 도 10에 도시된 바와 같은 트랜지스터를 구성하는 방법이 있다. 도 10에 있어서, 도 7에 도시된 부분과 동일한 부분에 대해서는 동일한 도면 부호로 언급하며, 이에 대한 설명은 생략한다.
여기서, FET 각각은 소스와 드레인의 도전형과 반대 도전형을 갖는 각각의 우물(well)(501) 내에 형성된다. 임계 전압의 변화를 요구하는 트랜지스터가 형성되는 우물(well)(501)은 다른 트랜지스터의 다른 우물(well)로부터 이격된다. 도 10의 우물(well)(501)은 서로 다른 전원(701 및 702)에 접속된다. 이러한 구조에서, 서로 다른 전압을 갖는 서로 다른 전원(701 및 702)에 의해, 소위 FET 내의 소위 백-게이트 효과(back-gate effect)로 인해 원하는 트랜지스터의 임계 전압을 다른 트랜지스터의 임계 전압과 다르게 할 수 있다.
상술한 구조로, 반도체 프로세스 이후에 전원 전압을 변화시킴으로써 임계 전압을 변화시키는 것이 가능하고, 이에 따라서, 임계값이 보다 정밀하게 조절된다. 또한, 임계 전압을 최적의 조건으로 만들기 위해서 피드백이 신속하게 수행된다. 또한, 우물(well)을 형성하기 위한 조건은 모든 트랜지스터에 대해 동일하게 설계될 수 있고, 트랜지스터를 형성하기 위한 반도체 제조 공정이 단순화될 수 있다.
(5) 게이트 전극의 길이를 조절하는 방법
도 11은 트랜지스터의 임계 전압을 변화시키는 다른 방법을 도시한다. 도 11에 있어서 도 7의 부분과 동일한 부분에 대해서는 동일한 도면 부호로 언급하며, 이에 대한 설명은 생략한다.
도 11을 참조하면, 트랜지스터의 게이트 전극(801 및 802)의 길이가 변한다. 절연-게이트(insulatded-gate) FET에서, 게이트 길이가 3-4 ㎛ 이하인 경우, 채널의 소스 에지(edge) 및 드레인 에지에서의 프린지(fringe) 전기장 효과로 인해 임계 전압이 강하한다는 현상이 알려져 있다. 이를 쇼트(short) 채널 효과라고 부른다.
도 11에 도시된 구조는 쇼트 채널 효과를 이용하고, 원하는 트랜지스터의 게이트 길이를 다른 트랜지스터의 게이트 길이와 다르게 함으로써, 상이한 임계 전압을 실현할 수 있다.
전술된 구조에 따르면, 단일 형태의 트랜지스터들이 하나의 반도체 제조 공정에서 형성될 수 있다. 그러므로, 트랜지스터가 저렴한 비용으로 제조된다. 또한, 도 10에 도시된 구조로서, 추가의 전원 단자를 제공할 필요가 없고, 제어 회로가 단순화된다.
(6) 게이트 전극의 폭을 조절하는 방법
도 12는 트랜지스터의 임계 전압을 변화시키는 다른 방법을 도시한다. 도 12에 있어서 도 7에 도시된 부분과 동일한 부분에 대해서는 동일한 도면 부호로 언급하며, 이에 대한 설명은 생략하겠다.
도 12를 참조하면, 트랜지스터의 게이트 전극(803 및 804)의 폭이 다르다. 절연-게이트 FET에서, 분리를 위해 인접한 소자들 사이에 일반적으로 두꺼운 유전막이 제공되고, 소자 아래의 기판의 불순물 농도는 반전(inversion)이 쉽게 일어나지 않도록 고농도로 설계된다. 따라서, 소자 분리 영역 대 게이트 전극 폭의 비가 무시할 수 있는 정도가 아닐 때, 임계 전압이 증가한다. 이 현상은 협채널 효과(narrow channel effect)로 알려져 있다. 도 12에 도시된 구조는 이러한 현상을 이용하고, 원하는 트랜지스터의 게이트 전극의 폭을 다른 트랜지스터의 게이트 전극의 폭과 다르게 함으로써, 상이한 임계 전압을 실현할 수 있다.
상기 구조로 인하여, 단일 형태의 트랜지스터들이 하나의 반도체 제조 공정시에 형성함에 따라, 트랜지스터가 저렴한 비용으로 제조된다. 또한, 도 10에 도시된 구조에서와 같이 추가의 전원 단자를 제공할 필요가 없기 때문에, 제어 회로가 단순화된다.
상술된 제2 실시예에 따르면, 제1 실시예의서 효과와 동일한 효과 외에, 동적 범위가 좁아짐이 없이도 광전 변환 소자의 소스 폴로워를 통해 흐를 수 있는 전류를 증가시키는 것이 가능하다.
제2 실시예에서는, n형 FET를 설명하였으나 이는 예로서 설명한 것이고, 유사한 방식으로 임계 전압을 조절함으로써 n형 FET 대신에 p형 FET도 사용될 수 있다.
또한, 행 선택 스위치(103)를 흐르는 전류 Ia를 표현하기 위해, 상기 실시예에서 점진적인 채널 근사(gradual channel approximation)(수학식 10)가 사용된다. 이는 이상적인 트랜지스터의 특성을 나타낸다. 실제의 트랜지스터가 크기 감소로 인해 수학식10에 의해 나타낸 트랜지스터만큼 이상적이지는 않아도, 본 발명의 효과는 유지된다. 본 발명의 원리는 수학식 7을 만족시키기 위하여 FET의 온-상태 임피던스를 제어하는 것이고, 제2 실시예에서 설명된 바와 같이, 행 선택 스위치(103) 및 리셋 스위치(114)가 상이한 임계 전압을 갖도록 설계하는 데 매우 효과적이다.
제3 실시예
다음으로, 본 발명의 제3 실시예가 설명될 것이다. 제3 실시예에서, 리셋 스위치(114) 및 행 선택 스위치(103)의 게이트에 인가된 전압(V2 및 V3)은 수학식 12을 만족시키기 위해 상이한 값으로 설정된다.
리셋 전압 Vsig0이 MOS 트랜지스터(102)의 게이트에 인가될 때, MOS 트랜지스터들(114, 103 및 102)의 임계 전압이 동일한 경우(Vth0=Vth1=Vth2=Vth), ( Ia/K)1/2에 대하여 수학식 12을 풀면,
(Ia/K)1/2-V2 + V3 + Vth
가 얻어진다. V3 V2로 설정함으로써, 수학식 19의 우변은 수학식 13에서의 Vth2보다 커진다. 즉, -V2 + V3 + VthVth2이다. 따라서, 수학식 19에서의 전류 Ia값을 수학식 13에서의 전류값보다 크게 설정할 수 있다.
전술된 제3 실시예에 따르면, 제1 실시예와 동일한 효과에 더하여, 동적 범위를 좁히지 않고 광전 변환 장치의 소스 폴로워를 통하여 흐르는 전류를 증가시킬 수 있다.
또한, 반도체 제조 공정 후 전원 전압을 변경함으로써 임계 전압을 변경하는 것이 가능하므로, 임계값은 보다 정확하게 제어된다. 또한, 피드백이 신속하게 수행되어 임계 전압을 최적의 조건으로 만든다.
제2 실시예에서와 마찬가지로, 주목할 것은 제3 실시예에서도 행 선택 스위치(103)가 MOS 트랜지스터(102) 및 리셋 스위치(114)와 상이한 임계 전압을 가지도록 설계하는 것이 가능하다는 것이다.
제4 실시예
제4 실시예로서, 리셋 스위치(114)가 포화 영역에서 동작하고, 행 선택 스위치(103)는 선형 영역에서 동작하는 경우가 설명된다. 이러한 경우에서, 행 선택 스위치(103)를 통하여 흐르는 전류가 소스 폴로워를 통하여 흐르는 전류와 동일한 것으로 간주하고, 도 6을 참조하여 다음의 수학식 20이 얻어진다.
Ia= K(V3 - V1 - Vth1)2- K(V3 - Vc1- Vth1)2
여기에서, K = 1/2 × μ × Cox × W/L
μ : 이동도
Cox : 단위 면적당 게이트 산화물의 정전정전용량
W : 게이트 폭
L : 게이트 길이 이다.
수학식 20을 V1에 대하여 풀면, 아래의 수학식 21이 얻어진다.
V1 = V3 - Vth1- (Ia/K + (V3 - Vc1- Vth1)2)1/2
수학식 21과 제1 실시예에서 나타난 수학식 9을 수학식 1에 대입하면, 리셋 전압 Vsig0이 MOS 트랜지스터(102)의 게이트에 인가될 때 소스 폴로워가 선형 영역에서 동작할 조건은 다음과 같이 표현된다.
V3 - Vth1- (Ia/K + (V3 - Vc1- Vth1)2)1/2V2 - Vth0- Vth2
제4 실시예에서, 제2 실시예에서와 동일한 방식으로 리셋 스위치(114)의 임계전압과 행 선택 스위치(103)의 임계 전압을 상기 수학식 22을 만족하도록 제어함으로써, 소스 폴로워가 항상 선형 영역에서 동작하도록 하는 것이 가능하다.
제3 실시예에서 설명된 방식으로 리셋 스위치(114) 및 행 선택 스위치(103)의 게이트에 인가되는 전압(V2 및 V3)을 제어하는 것도 가능하다.
또한, 소스 폴로워 전원의 전압을 제어하는 것도 가능하다.
제5 실시예
도 13은 본 발명의 제5 실시예에 따른 단일 픽셀에 대응하는 하나의 광전 변환 소자(1) 및 그 주변 회로를 도시하는 회로도이다. 도 13에서, 도 6과 동일한 소자들은 동일한 도면 부호로 언급되며, 그들에 대한 설명은 생략됨에 주의하자.
도 13에서, 도면 부호(1001)는 리셋 스위치(114) 전용으로 제공되며 소스 폴로워용의 전원선과는 상이한 전원선을 나타낸다. 전압 Vc2가 전원선(1001)에 인가된다. 제5 실시예에서, 리셋 스위치(114)는 선형 영역 (Vc2- Vsig0≤ V2 - Vsig0- Vth0→ Vc2≤ V2 - Vth0)에서 동작하도록 설계되고, 행 선택 스위치(103)는 포화 영역에서 동작하도록 설계된다. 이러한 경우에서, 리셋 전압 Vsig0은 다음의 수학식으로 표현된다.
Vsig0= Vc2
수학식 23 및 제1 실시예의 수학식 11을 수학식 1에 대입하면, 리셋 전압 Vsig0이 MOS 트랜지스터(102)의 게이트에 인가될 때 소스 폴로워가 선형 영역에서 동작할 조건은 다음과 같이 표현된다.
V3 - Vth1- (Ia/K)1/2Vc2- Vth2
단, Vc2≤ V2 - Vth0임.
따라서, 리셋 스위치(114)용 전원 전압 Vc2을 소스 폴로워용 전압 Vc1과 상이한 값으로 설정함으로써, 소스 폴로워가 항상 선형 영역에서 동작하도록 하는 것이 가능하다.
주목할 것은 제2 실시예에서와 마찬가지로, 제5 실시예에서도 MOS 트랜지스터(103)가 MOS 트랜지스터(102 및 114)의 임계값과 상이한 임계값을 가지도록 설계하는 것이 가능하다는 것이다.
제6 실시예
도 13에 도시된 리셋 스위치(114) 및 행 선택 스위치(103)가 둘 다 선형 영역에서 동작하도록 설계된 경우가 제6 실시예에서 설명된다. 제5 실시예에서의 수학식 23과 제4 실시예에서의 수학식 21을 수학식 1에 대입하면, 리셋 전압 Vsig0가 MOS 트랜지스터(102)의 게이트에 인가될 때 소스 폴로워가 선형 영역에서 동작할 조건은 다음과 같이 표현된다.
V3 - Vth1- (Ia/K + (V3 - Vc1- Vth1)2)1/2Vc2- Vth2
단, Vc2≤ V2 -Vth0임.
제6 실시예에서, 제2 실시예에서 설명된 것과 동일한 방식으로, 리셋 스위치(114)의 임계 전압 Vth0및 행 선택 스위치(103)의 임계 전압 Vth1을 제어함으로써, 소스 폴로워가 항상 선형 영역에서 동작하도록 하는 것이 가능하다.
또한, 제3 실시예에서 설명된 것과 동일한 방식으로, 리셋 스위치(114) 및 행 선택 스위치(103)의 게이트에 인가되는 전압(V2 및 V3)을 제어하는 것이 가능하다.
또한, 제5 실시예에서 설명된 것과 동일한 방식으로, 리셋 스위치(114)용 전원 전압 Vc2및 소스 폴로워용 전원 Vc1을 제어하는 것도 가능하다.
제7 실시예
도 14는 본 발명의 제7 실시예에 따른 단일 픽셀에 대응하는 하나의 광전 변환 소자(1) 및 그 주변 회로를 도시하는 회로도이다. 도 14에서, 도 6과 동일한 소자들은 동일한 도면 부호로 언급되며, 그들에 대한 설명은 생략됨에 주의하자.
도 14에서 도면 부호(1101)는 리셋 스위치(114)의 게이트와 MOS 트랜지스터(102)의 게이트 사이에 형성된 제1 커패시터를 나타낸다. 커패시터(1101)는 의도적으로 형성될 수도 있고, 또는 기생 정전용량이 활용될 수도 있다. 도면 부호(1102)는 MOS 트랜지스터(102)의 게이트와 접지면 사이에 형성된 제2 커패시터를 나타낸다.
상기와 같은 구성으로, MOS 트랜지스터(102)의 게이트 전압은 리셋 스위치(114)의 소스, 게이트, 드레인 및 우물(well)의 전위에 기초하여 결정된 전압으로 설정된다. 다음으로, 스위치(114)의 게이트 전압을 변경함으로써 리셋 스위치(114)가 턴 오프된다. 이 때, MOS 트랜지스터(102)의 게이트 전압은 MOS 트랜지스터(102)의 게이트와 리셋 스위치(114)의 게이트선(15) 간의 정전용량성 결합으로 인하여 제2 정전용량에 대한 제1 정전용량의 비에 의존하는 양에 따라 변한다. 예를 들어, 리셋 스위치(114)가 n 채널 트랜지스터인 경우, MOS 트랜지스터(102)의 게이트에서의 전위를 초기 리셋 전압보다 낮은 값으로 변경하는 것이 가능하다. 변화량을 ΔV라 하고, 제1 실시예에서의 수학식 12을 다시 쓰면,
V3 - Vth1- (Ia/K)1/2Vc2- Vth0- ΔV - Vth2
가 얻어진다. 수학식 26에 나타난 바와 같이, 리셋 스위치(114)의 게이트와 MOS 트랜지스터(102) 사이에 형성된 정전용량(1101)의 용량값 및 MOS 트랜지스터(102)와 접지면 사이에 형성된 정전용량(1102)의 용량값을 제어함으로써, 소스 폴로워가 선형으로 동작하도록 리셋 전압을 변경하는 것이 가능하다. 전술된 구성에서, 단일 형태의 트랜지스터들은 동일한 반도체 공정에 의해 형성되기 때문에, 트랜지스터는 낮은 단가로 제조될 수 있다. 또한, 제5 실시예의 효과와 동일한 효과뿐만 아니라, 기판 바이어스 전압을 제어함으로써 임계 전압(4)을 변경하는 제2 실시예의 방법에서 설명된 것과 같은 추가의 전원 단자가 불필요하다.
제8 실시예
도 15는 본 발명의 제8 실시예에 따른 단일 픽셀에 대응하는 하나의 광전 변환 소자(1) 및 그 주변 회로를 도시하는 회로도이다. 도 15에서, 도 6과 동일한 소자들은 동일한 도면 부호로 언급되며, 그들에 대한 설명은 생략됨에 주의하자.
도면 부호(1201)는 신호 전하를 광전 변환 소자(1)에서 MOS 트랜지스터(102)의 게이트로 완전 디플리션 전송(complete depletion transfer)을 수행하기 위한 전하 전송 스위치를 나타낸다. 도면 부호(702)는 전송 스위치(1201)를 제어하기 위한 전송 게이트선을 나타낸다. 일반적으로, 광전 변환 장치의 감도를 증가시키기 위해, 광전 변환 소자(1)는 큰 면적을 가져서 저장될 수 있는 신호 전하량을 증가시키도록 설계된다. 그러나, 그 면적에 대응하여 MOS 트랜지스터(102)의 게이트 상의 기생 정전용량은 증가하고, 따라서 광전하를 전압으로 변환하기 위한 변환 효율이 저하되어, 감도가 효율적으로 증가되지 못한다. 이 문제를 처리하기 위해, 전송 스위치(1201)를 제공하고, MOS 트랜지스터(102)의 게이트의 정전용량이 광전 변환 소자(1) (예를 들어, 포토다이오드)의 정전용량 보다 작게 설계하며, 완전 디플리션 전송을 수행함으로써, 큰 크기의 광전 변환 소자(1)에 의하여 생성되는 광-전하는 전압으로 변환되고 큰 전압 편차는 MOS 트랜지스터(102)의 게이트 정전용량에 반비례하여, 감도를 향상시키는 것이 가능하다.
전술한 제8 실시예에 따라, 제1 실시예의 효과와 동일한 효과를 얻을 수 있다.
제9 실시예
제9 실시예에서, 광전 변환 장치는 도 3과 같은 구성을 가지며, 그에 관한 설명은 생략된다. 이러한 구성에서, 입력 동적 범위 Dy를 넓히기 위해, 아래의 수학식 5(종래 기술 부분에서 설명됨)에 의해 얻어진 값은 증가한다.
수학식 5
Dy = VG(FD)max- VG(FD)min
= VG(RES) - VG(TX) + Vth(TX) - Vth(RES)
Dy 값을 증가시키기 위해, 즉 입력 동적 범위를 넓히기 위해, 리셋 스위치(902)의 임계 전압 Vth(RES)은 낮게 설정되어야만 한다. 이는 Vth(RES)를 낮게 설정함으로써, 수학식 3에 의해 표현되는 최대 입력 레벨 VG(FD)max는 높아지고, 소스 폴로워가 선형 동작 영역 대부분을 사용하게 하는 것이 가능하기 때문이다. 그러나, 행 선택 스위치(904)의 스위칭 특성의 안정성을 보장하기 위해서는 행 선택 스위치(904)의 임계 전압을 상대적으로 높게 설정할 필요가 있다.
그러므로, 제9 실시예에서, 리셋 스위치(902)의 임계 전압 Vth(RES) 및 전송 스위치(911)의 임계 전압 Vth(TX)은 행 선택 스위치(904) 및 MOS 트랜지스터(903)의 임계 전압보다 낮게 설정된다.
상이한 임계 전압들을 실현하기 위한 방법에 있어서, 제2 실시예에서 설명된 다양한 방법들이 적용될 수 있다.
그러나, 채널 영역에 도핑층을 형성하는 방법에 있어서, 즉 방법(1)에 있어서, 전송 스위치(911)의 임계값 Vth(TX)과 리셋 스위치(902)의 임계값 Vth(RES)간에 의도적으로 형성된 차이에 더하여 트랜지스터의 제조시의 편차로 인하여, 상이한 픽셀들의 리셋 스위치(902)의 임계값 뿐만 아니라 상이한 픽셀들의 전송 스위치(911)의 임계값도 서로 다르다. 이는 수학식 5에 의해 표현되는 입력 동적 범위 Dy가 픽셀들 간에서 변하는 문제를 발생시킨다. 상기의 문제를 해결하기 위해 채널 영역 내의 도핑층을 형성하는 방법이 도 17을 참조하여 설명될 것이다. 도 17에서, 도 7과 동일한 부분들은 동일한 도면 부호로 언급되며, 그들에 대한 설명은 생략됨에 유의하자.
(1') 채널 영역 내에 도핑층을 형성하는 방법
도 17에서, 도면 부호(404 및 404')는 도핑된 채널 영역을 나타낸다. 각각의 트랜지스터의 채널 영역에 형성된 도핑층(404 및 404')의 불순물 농도를 조절함으로써, 각각의 트랜지스터의 임계 전압을 용이하게 변경할 수 있다. 더 상세하게는, 도핑이 모든 트랜지스터의 채널 영역 상에 한 번 수행된 후, 원하는 트랜지스터 상에 더 수행됨으로써, 서로 다른 불순물 농도를 가지는 도핑층(404 및 404')이 형성된다. 예를 들어, 도핑층(404)에 n형 이온을 도핑함으로써, 제2 도핑이 수행되지 않은 트랜지스터에 비해 임계 전압이 낮아질 수 있다. 반대로, p형 이온을 도핑함으로써, 임계 전압을 증가시킬 수 있다. 임계 전압의 변화량은 제2 도핑이 수행된 후 도핑층(404')의 농도를 제어함으로써 정확하게 결정될 수 있다.
여기에서, 제1 도핑만이 전송 스위치(911) 및 리셋 스위치(902) 상에 수행되고, MOS(903)와 행 선택 스위치(904) 상에는 제1 및 제2 도핑이 모두 수행된다. 전송 스위치(911) 및 리셋 스위치(902)의 임계값이 단일 공정에서 결정되기 때문에, 트랜지스터의 제조 편차의 양 및 방향은 전송 스위치(911)와 리셋 스위치(902)의 임계값 Vth(TX)와 Vth(RES) 사이에서 동일해지고, 따라서 수학식 5의 Vth(TX) - Vth(RES) 값은 안정화된다. 결과적으로, 입력 동적 범위도 안정화된다.
또한, 전송 스위치(911) 및 리셋 스위치(902)의 불순물 농도가 MOS 트랜지스터(903) 및 행 선택 스위치(904)의 불순물 농도보다 낮기 때문에, 전송 스위치(911) 및 리셋 스위치(902)의 임계값은 MOS 트랜지스터(903) 및 행 선택 스위치(904)의 임계값보다 커진다. 따라서, 동적 범위는 넓어진다.
제10 실시예
제10 실시예에서는, 도 3에 도시된 행 선택 스위치(904)가 생략된 경우가 설명될 것이다. 도 18은 제10 실시예에 따른 광전 변환 장치의 구성을 도시하는 회로도이다. 도 18에서, 주의할 것은 도 3에 도시된 것과 동일한 소자들은 동일한 도면 부호로 언급되며, 그에 관한 설명은 생략된다는 것이다.
도 18을 참조하면, 포토다이오드(901) 내에 저장된 광전하가 전송 스위치(911)를 지나 MOS 트랜지스터(903)의 게이트에 제공되고, 선택 펄스 ΦSEL가 높아짐에 따라 MOS 트랜지스터(903)가 활성화된다. 그 다음, 정전류 소스(905)에 의해 소스 폴로워가 구동되면 전하가 판독되고, MOS 트랜지스터(903)의 게이트 전압에 대응하는 신호가 수직 출력선(906) 상에 나타난다. 그 다음, 신호 ΦTS가 높아지면, 포토다이오드(901)에 의해 생성된 광전하에 대응하는 전하는 신호 저장 기기(907)에 저장된다.
그 다음, 전송 스위치(911)를 턴 온하기 전에, MOS 트랜지스터(903)의 게이트는 신호 ΦRES를 높게 함으로써 높은 레벨로 리셋된다. 리셋 동작 직후에, 선택 신호 ΦSEL을 높게 함으로써 MOS 트랜지스터(903)가 활성화된다. 이러한 경우에서, 전송 게이트(909b)를 턴-온함으로써 잡음 신호는 수직 출력선(906)을 지나 신호 저장 기기(907) 내에 저장된다.
전술한 광전 변환 장치에 따르면, 행 선택 스위치가 사용되지 않기 때문에, MOS 트랜지스터(903)가 포화 영역에서 동작하기 위한 상한은 제거된다. 따라서, 리셋 전압을 높게 설정함으로써 소스 폴로워의 선형 동작 범위를 증가시키는 것이 가능하다. 또한, VG(RES)가 리셋 스위치(902)의 게이트 전압이고, VG(SF)는 MOS 트랜지스터(903)의 게이트에서의 리셋 전압일 때, VG(RES) - Vth(RES) = VG(SF)이기 때문에, 리셋 스위치(902)의 임계 전압 Vth(RES)을 낮게 함으로써, 리셋 전위 VG(SF)를 증가시키는 것이 가능하다.
반면에, MOS 트랜지스터(903)의 임계 전압 Vth(SF)은 동작을 안정화시키기 위해 낮게 설정되어서는 안 된다. 그러므로,
VG(SF) Vth(RES)
가 성립해야만 한다.
제2 실시예에 설명된 임계 전압을 변경하기 위한 다양한 방법들 및 도 17을 참조로 제9 실시예에서 설명된 방법을 이용하여 수학식 27을 만족시키는 것이 가능하다. 특히, 리셋 스위치(902)의 채널 영역의 불순물 농도가 MOS 트랜지스터(903)의 불순물 농도보다 낮기 때문에, MOS 트랜지스터(903)의 임계 전압 Vth(SF)는 리셋 스위치(902)의 임계 전압 Vth(RES)보다 높고, 이는 수학식 27을 만족시킨다. 따라서, 트랜지스터의 제조 편차가 감소할 뿐만 아니라 입력 동적 범위가 넓어진다.
제11 실시예
다음으로, 본 발명의 제11 실시예가 도 19를 참조로 설명된다. 도 19는 도 3에 도시된 광전 변환 소자의 단일 픽셀의 평면도이다. 도 19에 도시된 광전 변환 디바이스는 광다이오드(901), 광다이오드(901)에 의하여 생성된 광-전하를 전송하기 위한 전송 스위치(911), 부동(floating) 확산 유닛을 구비한 MOS 트랜지스터(903), 부동 확산 유닛을 리셋하기 위한 리셋 스위치(902), MOS 트랜지스터(903)의 드레인에 접속되는 행선택 스위치(904)를 포함한다. 또한, 전원선 VDD 및 수직 출력선(906)이 제공된다.
이 구성을 제조하기 위하여, 모든 MOS 트랜지스터의 채널 영역에서 수행되는 제1 도핑시에, 그리고 제2 도핑을 수행하기 전에, 전송 스위치(911) 및 리셋 스위치(902)는 점선에 의하여 도시되고 CD2(제2 채널 도핑)시의 포토레지스트라고 이름 붙여진 포토레지스트로 덮여지고, 그 후 이온 주입(implantation)이 수행된다.
또한, 전송 스위치(911) 및 리셋 스위치(902)의 게이트 길이를 짧게, MOS 트랜지스터(903) 및 열선택 스위치(904)의 게이트 길이를 길게 하고/하거나 열선택 스위치(904)의 채널 길이를 리셋 스위치(902) 및 MOS 트랜지스터(903)보다 길게 설계함으로써, 광전 변환 소자의 선형 동작 영역을 증가시킨다.
도 20은 도 19에 도시된 광전 변환 소자의 한 픽셀의 특정 배열예를 도시하는 평면도이다. 도 20을 참조하면, 전송 스위치(911)의 채널 길이는 0.6μm, 부동 확산 유닛을 리셋하기 위한 리셋 스위치(902)의 채널 길이는 0.6μm, MOS 트랜지스터(903)의 채널 길이는 1.0μm이고 선택 스위치(904)의 채널 길이는 1.0μm이다.
따라서, 트랜지스터의 제조시 편차로 인한 동적 범위의 편차를 감소시킬뿐만 아니라 소스 폴로워(follower)의 입력 동적 범위를 넓히는 것이 가능하다.
본 발명의 제9 내지 제11 실시예에 따른 광전 변환 소자는, 이 디바이스가 광다이오드를 사용한다 해도, 주사 회로로 동작하는 쉬프트 레지스터(shift register)와 같이 CMOS 제조 공정에서 제조될 수 있다. 그러므로, 광전 변환 소자의 동적 범위 및 선형성을 개량시키고 광전 변환 소자의 동적 범위의 편차를 감소시킴으로써, 소위 CMOS 센서와 같은 광전 변환 소자를 일반적으로 사용하는 것이 가눙하다.
본 발명의 완전하고 명료한 공개를 위하여 구체적인 실시예를 들어 설명되었지만, 첨부된 청구 범위는 이에 제한되는 것이 아니라, 본 기술 분야에서 숙련된 자가 여기에 설명된 기본적 지식의 범위 안에서 실시할 수 있는 모든 수정 및 대안 실시예를 포함하는 것으로 이해되어야 한다.
상술한 바와 같이 본 발명에 따르면, 항상 선형 동작 영역에서 동작하는 소스 폴로워를 사용하여 우수한 입출력 선형성을 가진 광전 변환 소자를 구성할 수 있고, 광전 변환 소자의 동적 범위를 확대할 수 있으며 또 각 소자의 동적 범위의 편차를 감소시킴으로써, CCD 광전 변환 소자를 대신하여 소위 CMOS 광전 변환 소자와 같은 광전 변환 소자를 일반적으로 사용하는 것이 가눙하다.

Claims (32)

  1. 각각이 광전 변환 소자(1), 상기 광전 변환 소자에 의하여 생성된 신호 전하를 저장하기 위한 게이트 영역 및 상기 게이트에 저장된 상기 신호 전하에 대응하는 신호를 출력하기 위한 소스-드레인 경로를 구비하고 있는 전계 효과 트랜지스터(102), 상기 전계 효과 트랜지스터에 전력을 공급하기 위한 제1 전원선(4, 5) 및 상기 전계 효과 트랜지스터와 상기 제1 전원선 사이에 접속되어 있는 제1 스위치(103)를 포함하는 복수의 픽셀 셀을 구비한 광전 변환 장치에 있어서,
    상기 전계 효과 트래지스터의 게이트를 리셋(reset)하기 위한 리셋 전압이 Vsig0, 상기 전계 효과 트랜지스터의 임계 전압이 Vth, 상기 전계 효과 트랜지스터를 통하여 흐르는 전류가 Ia, 상기 제1 전원선을 통하여 인가되는 전압이 Vc1및 상기 제1 스위치의 직렬 저항이 Ron일 때, 각 픽셀 셀은
    Vc1- Ron× IaVsig0- Vth
    에 의하여 결정되는 조건을 만족시키는 장치.
  2. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114)를 더 포함하고, 상기 제1 스위치(103) 및 상기 제2 스위치는 서로 다른 임계 전압을 가지는 전계 효과 트랜지스터인 장치.
  3. 제2항에 있어서,
    상기 제1 스위치(103) 및 상기 제2 스위치(114)가, 상기 제1 스위치 및 상기 제2 스위치의 채널 영역(401, 404)이 서로 다른 불순물 농도를 가지게 함으로써 서로 다른 임계 전압을 가지도록 만들어지는 장치.
  4. 제2항에 있어서,
    상기 제1 스위치(103) 및 상기 제2 스위치(114)가, 상기 제1 스위치 및 상기 제2 스위치의 우물(well) 영역(401, 501)이 서로 다른 불순물 농도를 가지게 함으로써 서로 다른 임계 전압을 가지도록 만들어지는 장치.
  5. 제2항에 있어서,
    상기 제1 스위치(103) 및 상기 제2 스위치(114)가, 상기 제1 스위치 및 상기 제2 스위치의 게이트 유전막(601, 602)이 서로 다른 두께를 가지게 함으로써 서로 다른 임계 전압을 가지도록 만들어지는 장치.
  6. 제2항에 있어서,
    상기 제1 스위치(103) 및 상기 제2 스위치(114)가, 상기 제1 스위치 및 상기 제2 스위치의 게이트 유전막이 서로 다른 유전 상수를 가지게 함으로써 서로 다른 임계 전압을 가지도록 만들어지는 장치.
  7. 제2항에 있어서,
    상기 제1 스위치(103) 및 상기 제2 스위치(114)는 서로 분리되어 있는 서로 다른 우물 영역 위에 형성되고, 상기 제1 스위치(103) 및 상기 제2 스위치(114)는 상기 각각의 우물 영역에 서로 다른 전압을 인가함으로써 서로 다른 임계 전압을 가지도록 만들어지는 장치.
  8. 제2항에 있어서,
    상기 제1 스위치(103) 및 상기 제2 스위치(114)는 절연-게이트(isolated-gate) 전계 효과 트랜지스터이고, 상기 제1 스위치 및 상기 제2 스위치가, 상기 제1 스위치 및 상기 제2 스위치가 서로 다른 게이트 길이(801, 802)를 가지게 함으로써 서로 다른 임계 전압을 가지도록 만들어지는 장치.
  9. 제2항에 있어서,
    상기 제1 스위치(103) 및 상기 제2 스위치(114)는 절연-게이트 전계 효과 트랜지스터이고, 상기 제1 스위치 및 상기 제2 스위치가, 상기 제1 스위치 및 상기 제2 스위치가 서로 다른 게이트 폭(803, 804)을 가지게 함으로써 서로 다른 임계 전압을 가지도록 만들어지는 장치.
  10. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114)를 더 포함하고, 상기 제1 스위치(103) 및 상기 제2 스위치는 전계 효과 트랜지스터이며, 서로 다른 전압(V2, V3)이 상기 제1 스위치 및 제2 스위치의 게이트들에 인가되는 장치.
  11. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114) 및 상기 제1 전원선(4)을 통하여 인가되는 상기 전압(Vc1)과는 다른 전압(Vc2)의 전력을 상기 제2 스위치(114)에 공급하기 위한 제2 전원선(1001)을 더 포함하고, 상기 제1 스위치(103) 및 상기 제2 스위치는 전계 효과 트랜지스터인 장치.
  12. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114) 및 상기 제2 스위치와 상기 전계 효과 트랜지스터의 상기 게이트 영역 사이에 형성되는 커패시터(1101)를 더 포함하고, 상기 전계 효과 트랜지스터의 게이트 전압은 상기 커패시터에 의하여 제어되는 장치.
  13. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114)를 더 포함하고, 상기 제2 스위치와 상기 전계 효과 트랜지스터의 상기 게이트 영역의 교차부와 상기 광전 변환 소자(1)의 사이에 접속된 제3 스위치(1201)을 더 포함하며, 상기 전계 효과 트랜지스터의 상기 게이트 영역의 캐패시턴스가 상기 광전 변환 소자의 캐패시턴스보다 작게 설정되어 있는 장치.
  14. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114)를 더 포함하고, 상기 제1 스위치(103) 및 상기 제2 스위치는 전계 효과 트랜지스터이며, 이동도(mobility)는 μ, 단위 영역당 게이트 산화물(oxide)의 캐패시턴스는 Cox, 게이트 폭은 W, 상기 제1 스위치의 게이트 길이는 L, K = 1/2 × μ × Cox × W/L, 상기 제2 스위치의 임계 전압은 Vth0, 상기 제1 스위치의 임계 전압은 Vth1, 상기 제2 스위치의 게이트 전압은 V2, 및 상기 제1 스위치의 게이트 전압은 V3일 때, 각 픽셀 셀은
    V3 - Vth1- (Ia/K)1/2V2 - Vth0- Vth
    에 의하여 결정되는 조건을 만족시키는 장치.
  15. 제14항에 있어서,
    상기 제2 스위치(114)의 상기 게이트 전압 V2 및 상기 제1 스위치(103)의 상기 게이트 전압 V3은 동일하게 제어되고, 상기 전계 효과 트랜지스터(102)의 상기 임계 전압 Vth, 상기 제2 스위치의 상기 임계 전압 Vth0및 상기 제1 스위치의 상기 임계 전압 Vth1은 동일하게 설정되는 장치.
  16. 제14항에 있어서,
    상기 제2 스위치(114)의 상기 게이트 전압 V2 및 상기 제1 스위치(103)의 상기 게이트 전압 V3은 동일하게 제어되고, 상기 제2 스위치의 상기 임계 전압 Vth0은 상기 제1 스위치의 상기 임계 전압 Vth1과 다르게 설정되는 장치.
  17. 제14항에 있어서,
    상기 제2 스위치(114)의 상기 게이트 전압 V2은 상기 제1 스위치(103)의 상기 게이트 전압 V3과 다르게 제어되고, 상기 제2 스위치의 상기 임계 전압Vth0은 상기 제1 스위치의 상기 임계 전압 Vth1과 다르게 설정되는 장치.
  18. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114)를 더 포함하고, 상기 제1 스위치(103) 및 상기 제2 스위치는 전계 효과 트랜지스터이며, 이동도는 μ, 단위 영역당 게이트 산화물(oxide)의 캐패시턴스는 Cox, 게이트 폭은 W, 상기 제1 스위치의 게이트 길이는 L, K = 1/2 × μ × Cox × W/L, 상기 제2 스위치의 임계 전압은 Vth0, 상기 제1 스위치의 임계 전압은 Vth1, 상기 제2 스위치의 게이트 전압은 V2, 및 상기 제1 스위치의 게이트 전압은 V3일 때, 각 픽셀 셀은
    V3 - Vth1- (Ia/K + (V3 - Vc1- Vth1)2)1/2V2 - Vth0- Vth
    에 의하여 결정되는 조건을 만족시키는 장치.
  19. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114) 및 상기 제1 전원선(4)을 통하여 인가되는 상기 전압(Vc1)과는 다른 전압의 전력을 공급하기 위한 제2 전원선(1001)을 더 포함하고, 상기 제1 스위치(103) 및 상기 제2 스위치는 전계 효과 트랜지스터이며, 이동도(mobility)는 μ, 단위 영역당 게이트 산화물(oxide)의 캐패시턴스는 Cox, 게이트 폭은 W, 상기 제1 스위치의 게이트 길이는 L, K = 1/2 × μ × Cox × W/L, 상기 제2 스위치의 임계 전압은 Vth0, 상기 제1 스위치의 임계 전압은 Vth1, 상기 제2 스위치의 게이트 전압은 V2, 상기 제1 스위치의 게이트 전압은 V3 및 상기 제2 전원선을 통하여 인가되는 전압이 Vc2일 때, 각 픽셀 셀은
    V3 - Vth1- (Ia/K)1/2Vc2- Vth단, Vc2≤ V2 - Vth0
    에 의하여 결정되는 조건을 만족시키는 장치.
  20. 제1항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(102)의 상기 게이트 영역을 리셋하기 위한 제2 스위치(114) 및 상기 제1 전원선(4)을 통하여 인가되는 상기 전압(Vc1)과는 다른 전압의 전력을 공급하기 위한 제2 전원선(1001)을 더 포함하고, 상기 제1 스위치(103) 및 상기 제2 스위치는 전계 효과 트랜지스터이며, 이동도(mobility)는 μ, 단위 영역당 게이트 산화물(oxide)의 캐패시턴스는 Cox, 게이트 폭은 W, 상기 제1 스위치의 게이트 길이는 L, K = 1/2 × μ × Cox × W/L, 상기 제2 스위치의 임계 전압은 Vth0, 상기 제1 스위치의 임계 전압은 Vth1, 상기 제2 스위치의 게이트 전압은 V2, 상기 제1 스위치의 게이트 전압은 V3 및 상기 제2 전원선을 통하여 인가되는 전압이 Vc2일 때, 각 픽셀 셀은
    V3 - Vth1- (Ia/K + (V3 - Vc1- Vth1)2)1/2Vc2- Vth
    단, Vc2≤ V2 - Vth0
    에 의하여 결정되는 조건을 만족시키는 장치.
  21. 각각이 광전 변환 소자(901), 상기 광전 변환 소자에 의하여 생성된 전하를 전송하기 위한 제1 스위치(911), 상기 전송되는 전하를 수신하기 위한 게이트 영역을 구비하고 상기 게이트 영역에 저장된 상기 전하에 대응하는 신호를 출력하기 위한 전계 효과 트랜지스터(903) 및 상기 전계 효과 트랜지스터의 게이트 영역을 리셋하기 위한 제2 스위치(902)를 포함하는 복수의 픽셀 셀을 구비한 광전 변환 장치에 있어서,
    상기 제1 스위치 및 상기 제2 스위치의 임계 전압이 상기 전계 효과 트랜지스터의 임계 전압과 서로 다르게 만들어지는 것을 특징으로 하는 장치.
  22. 제21항에 있어서,
    상기 전계 효과 트랜지스터(903)의 상기 임계 전압은 상기 제1 스위치(911) 및 상기 제2 스위치(902)의 임계 전압보다 큰 장치.
  23. 제21항에 있어서,
    상기 픽셀 셀의 각각은 상기 전계 효과 트랜지스터(903)과 상기 전계 효과 트랜지스터에 전력을 공급하기 위한 전원 사이에 접속되는 제3 스위치(904)를 더 포함하는 장치.
  24. 제21항에 있어서,
    상기 제2 스위치(902) 및 상기 제3 스위치(904)는 서로 다른 임계 전압을 가진 전계 효과 트랜지스터인 장치.
  25. 제21항 내지 제24항중 어느 한 항에 있어서,
    상기 제1 스위치(911) 및 상기 제2 스위치(902)는 전계 효과 트랜지스터이고, 신호를 출력하기 위한 상기 전계 효과 트랜지스터(903)의 상기 임계 전압이, 상기 전계 효과 트랜지스터의 채널 영역의 불순물 농도를 상기 제1 스위치 및 상기 제2 스위치의 채널 영역들의 불순물 농도와 다르게 함으로써 상기 제1 스위치 및 상기 제2 스위치의 상기 임계 전압과 다르게 만들어지는 장치.
  26. 제25항에 있어서,
    신호를 출력하기 위한 상기 전계 효과 트랜지스터(903)의 상기 임계 전압이, 신호를 출력하기 위한 상기 전계 효과 트랜지스터, 상기 제1 스위치(911) 및 상기 제2 스위치(902)의 모든 채널 영역을 선정된 불순물 농도의 도펀트(dopant)로 도핑한 다음에, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 채널 영역을 더 도핑함으로써 상기 제1 스위치 및 상기 제2 스위치의 상기 임계 전압과 다르게 만들어지는 장치.
  27. 제21항 내지 제24항중 어느 한 항에 있어서,
    상기 제1 스위치(911) 및 상기 제2 스위치(902)는 전계 효과 트랜지스터이고, 신호를 출력하기 위한 상기 전계 효과 트랜지스터(903)의 상기 임계 전압이, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 우물 영역이 상기 제1 스위치 및 상기 제2 스위치의 우물 영역과 다른 불순물 농도를 가지게 함으로써 상기 제1 스위치 및 상기 제2 스위치의 상기 임계 전압과 다르게 만들어지는 장치.
  28. 제21항 내지 제24항중 어느 한 항에 있어서,
    상기 제1 스위치(911) 및 상기 제2 스위치(902)는 전계 효과 트랜지스터이고, 신호를 출력하기 위한 상기 전계 효과 트랜지스터(903)의 상기 임계 전압이, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 상기 게이트 유전막이 상기 제1 스위치 및 상기 제2 스위치의 게이트 유전막의 두께와 다른 두께를 가지게 함으로써 상기 제1 스위치 및 상기 제2 스위치의 상기 임계 전압과 다르게 만들어지는 장치.
  29. 제21항 내지 제24항중 어느 한 항에 있어서,
    상기 제1 스위치(911) 및 상기 제2 스위치(902)는 전계 효과 트랜지스터이고, 신호를 출력하기 위한 상기 전계 효과 트랜지스터(903)의 상기 임계 전압이, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 상기 게이트 유전막이 상기 제1 스위치 및 상기 제2 스위치의 게이트 유전막의 유전 상수와 다른 유전 상수를 가지게 함으로써 상기 제1 스위치 및 상기 제2 스위치의 상기 임계 전압과 다르게 만들어지는 장치.
  30. 제21항 내지 제24항중 어느 한 항에 있어서,
    상기 제1 스위치(911) 및 상기 제2 스위치(902)는 전계 효과 트랜지스터이고, 신호를 출력하기 위한 상기 전계 효과 트랜지스터(903), 상기 제1 스위치 및 상기 제2 스위치는 서로 분리되어 있는 서로 다른 우물 영역 위에 형성되며, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 임계 전압이, 상기 제1 스위치 및 상기 제2 스위치의 우물 영역에 인가되는 전압과 다른 전압을 신호를 출력하기 위한 상기 전계 효과 트랜지스터에 인가함으로써 상기 제1 스위치 및 상기 제2 스위치의 임계 전압과 다르게 만들어지는 장치.
  31. 제21항 내지 제24항중 어느 한 항에 있어서,
    상기 제1 스위치(911) 및 상기 제2 스위치(902)는 전계 효과 트랜지스터이고, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 임계 전압이, 신호를 출력하기 위한 상기 전계 효과 트랜지스터(903)가 상기 제1 스위치 및 상기 제2 스위치의 게이트 길이와 다른 게이트 길이를 가지게 함으로써 상기 제1 스위치 및 상기 제2 스위치의 임계 전압과 다르게 만들어지는 장치.
  32. 제21항 내지 제24항중 어느 한 항에 있어서,
    상기 제1 스위치(911) 및 상기 제2 스위치(902)는 전계 효과 트랜지스터이고, 신호를 출력하기 위한 상기 전계 효과 트랜지스터의 임계 전압이, 신호를 출력하기 위한 상기 전계 효과 트랜지스터(903)가 상기 제1 스위치 및 상기 제2 스위치의 게이트 폭과 다른 게이트 폭을 가지게 함으로써 상기 제1 스위치 및 상기 제2 스위치의 임계 전압과 다르게 만들어지는 장치.
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