JP3673620B2 - 光電変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は光電変換装置に関し、例えば、ビデオカメラ、ディジタルカメラ、ファクシミリ、イメージスキャナ、ディジタル複写機、あるいはＸ線撮像装置等の画像読み取りを行う１次元及び２次元の光電変換装置に関し、特に、増幅型の光電変換装置における固定パターンノイズ（ＦＰＮ：Fixed Pattern Noise ）を除去する光電変換装置に関するものである。
【０００２】
【従来技術】
近年、光電変換装置の分野においては、ＣＣＤの他に各画素にバイポーラトランジスタを増幅素子として設けたＢＡＳＩＳ、各画素にＭＯＳトランジスタを増幅素子として設けた増幅型の光電変換装置（例えば、特開平１−１５４６７８号公報）等が提案されている。このような増幅型の光電変換装置においては、各画素に用いている増幅素子のバラツキが固定パターンノイズ（ＦＰＮ）となるため、従来、このＦＰＮ除去方法に関して、さまざまな提案がなされている。このＦＰＮ除去方法の１つとして、光信号（Ｓ信号）と暗状態の信号（Ｎ信号）の差分をとることにより、増幅素子のバラツキを補正する方法が提案されている。このＦＰＮ補正手法の例を図１０、図１１に示す。図１０は光電変換装置を各画素に有する１次元の光電変換装置の１ｂｉｔ分の回路図、図１１はそのタイミングチャートである。（テレビジョン学会誌 Vol.47、No9(1993)pp.1180）
この回路動作、及びＦＰＮ除去について以下に説明する。まず、制御パルスφＣＲをオンして保持容量ＣＴ１，２をリセットし、次に、センサであるバイポーラトランジスタ９のベースに光量に応じ電荷を受光・蓄積が終了した後、制御パルスφＴＳをオンしてノイズを含む光信号を光信号保持容量ＣＴＳ１に転送する。続いて、制御パルスφＢＲＳをオンして、センサのリセット動作を行い、制御パルスφＴＮをオンしてセンサのノイズ信号をノイズ信号保持容量ＣＴＮ２に転送し、再度、制御パルスφＢＲＳをオンして、センサのリセット動作を行って蓄積動作にはいる。
【０００３】
一方、蓄積動作中にシフトレジスタＳＲが走査を開始する。まず最初に、光信号共通出力線３、及びノイズ信号共通出力線４をリセットＭＯＳ５，６を用いてリセットした後、光信号保持容量ＣＴＳ，ノイズ信号保持容量ＣＴＮのデータを共通出力線３，４にそれぞれ共通出力線容量７，８による容量分割にて出力する。ここで、出力線容量ＣＨＳ７，ＣＨＮ８は各共通出力線３，４の容量であるが、以後、光信号共通出力線３を出力線容量ＣＨＳ７、ノイズ信号共通出力線を出力線容量ＣＨＮ８と定義する。その後、再び出力線容量ＣＨＳ７，ＣＨＮ８をリセットして、不図示の次のｂｉｔのＣＴＳ，ＣＴＮのデータを読み出す。
【０００４】
この動作を繰り返してすべてのｂｉｔの信号を出力する。出力された信号はそれぞれボルテージホロア１３，１４を介して差動アンプに入力されＩＣの出力となる。ここで、チップ内のＦＰＮは主に各画素のバイポーラトランジスタ９のｈＦＥ等のバラツキに起因するものが主であり、上記のＳ−Ｎ方式により、画素ごとのｈＦＥバラツキに起因するＦＰＮを除去することが可能となる。
【０００５】
尚、ここでいうＦＰＮは暗時の固定パターンノイズのことであり、以降、ＦＰＮは暗時の固定パターンノイズと定義する。
【０００６】
以下に、従来技術のＦＰＮ除去について説明する。図１０において、光信号共通出力線の信号（Ｓｏｕｔ）、およびノイズ信号共通出力線の信号（Ｎｏｕｔ）は次式であらわされる。
ここで、
ＶＳ：光信号読み出し時の光信号蓄積容量ＣＴＳの電圧、
ＶＮ：ノイズ信号読み出し時のノイズ信号蓄積容量ＣＴＳの電圧、
である。
【０００７】
（１），（２）式において、
ＣＨＳ＝ＣＨＮ＝ＣＨ
ＶＳ＝ＶＮ＝ＶＣＴ（暗時）
ＣＴＳ＝ＣＴＮ＝ＣＴ
であるならば、上記の差分信号は
Ｓｏｕｔ−Ｎｏｕｔ＝０
となる。
【０００８】
従って、仮にＶＣＴが画素ごとにばらついていたとしても、（１），（２）式の差分信号は０となるためＦＰＮが除去できることになる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のＳ−Ｎ方式においては、光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値が完全に一致している場合はＦＰＮが除去できる。
【００１０】
しかしながら、実際には、光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値は集積回路の製造上のプロセス加工精度に起因するアンバランス量が生じており、そのアンバランス量のバラツキがＦＰＮの要因となることが、本発明者らによって明らかになった。
【００１１】
光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値にΔＣＴなるアンバランス量が生じている場合、すなわち
ＣＴＳ＝ＣＴ＋ΔＣＴ
ＣＴＮ＝ＣＴ
である場合、上記の差分信号は
であらわされる。
【００１２】
すなわち、ＦＰＮが信号読み出し時の光信号蓄積容量ＣＴＳ、ノイズ信号読み出し時のノイズ信号蓄積容量ＣＴＳにアンバランス量のバラツキに比例することになる。
【００１３】
また、ある一定のアンバランス量が存在しても、保持容量ＣＴ上の電圧ＶＣＴと出力線容量ＣＨのリセット電圧ＶＣＨＲの差分を小さくすることによりＦＰＮを極小にすることが可能となる。
【００１４】
ただし，保持容量ＣＴ上の電圧ＶＣＴがプロセスばらつきや動作条件（例えば電源電圧や動作周波数）によって変動すると、それに伴って保持容量ＣＴ上の電圧ＶＣＴと出力線容量ＣＨのリセット電圧ＶＣＨＲの差分も変動するため、ＦＰＮのプロセスバラツキや動作条件によるバラツキが発生することになり、実使用上好ましくない。
【００１５】
例えば、図１０に示した従来例の場合、保持容量ＣＴ上の電圧ＶＣＴは主として画素のバイポーラトランジスタのｈＦＥおよびベース／コレクタ間容量Ｃｂｃ、保持容量ＣＴ、保持容量ＣＴへの読み出し時間、等によって決定され、また、出力線容量ＣＨのリセット電圧はＧＮＤに固定されている。従って、バイポーラトランジスタのｈＦＥやベース／コレクタ間容量Ｃｂｃがプロセスによって変動する場合や動作周波数の変更に伴って保持容量ＣＴへの読み出し時間が変化する場合は保持容量ＣＴ上の電圧ＶＣＴが変動し、ＦＰＮのプロセスバラツキや動作周波数依存が発生することになる。
【００１６】
また、ホトダイオードとＭＯＳアンプを各画素に備えた増幅型光電変換装置の場合では、保持容量ＣＴ上の電圧ＶＣＴはＭＯＳアンプの閾値電圧Ｖthやホトダイオードのリセット電位によって決定されるため、ＭＯＳのＶthやホトダイオードのリセット電圧がプロセスによって変動する場合には、同様にＦＰＮのプロセスバラツキが発生することになる。
【００１７】
すなわち、従来のＦＰＮ除去技術では、ＦＰＮのプロセスバラツキや動作条件によるＦＰＮの変動という問題があり、光電変換装置のＳ／Ｎ改善に大きな支障をきたしている。
【００１８】
［発明の目的］
本発明の目的は、光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値にアンバランス量が生じている場合においてもＦＰＮを極力低減できる構成、および、ＦＰＮのプロセスや動作条件による変動を極力低減できる構成を提案し、高性能の光電変換装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、複数の光電変換手段と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を有する光電変換装置において、
前記リセット電圧源に電圧可変手段を設け、前記ノイズ信号保持手段に保持される電圧値と、前記リセット手段によりリセットされた該ノイズ信号共通出力線及び該光信号共通出力線の電圧値とがほぼ等しくなるような電圧を供給するとともに、
前記複数の光電変換手段、前記ノイズ信号保持手段、前記光信号保持手段、前記ノイズ信号共通出力線、前記光信号共通出力線、前記リセット手段、及び前記読み出し手段は、ＩＣ内部に設けられており、前記電圧可変手段は、前記ＩＣ外部に設けられ、ボンディングパッドを介して前記リセット手段に接続されることを特徴とする。
【００２０】
また、本発明は、複数の光電変換手段と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を有する光電変換装置において、
前記リセット電圧源の電圧値にダミー画素、またはオプティカルブラック画素の出力値を用いることを特徴とする。
【００２１】
また、本発明は、複数の光電変換手段と、該光電変換手段をリセットするセンサリセット手段と、該センサリセット手段に接続されたセンサリセット電圧源と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を同一半導体基板上に有する光電変換装置において、
前記リセット電圧源は、前記センサリセット電圧源の回路構成と同じ回路構成部を有することを特徴とする。
また、本発明は、複数の光電変換手段と、該光電変換手段をリセットするセンサリセット手段と、該センサリセット手段に接続されたセンサリセット電圧源と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を同一半導体基板上に有する光電変換装置において、
前記光電変換手段からの前記ノイズ信号及び前記光信号は増幅手段を介して前記ノイズ信号保持手段及び前記光信号保持手段に読み出され、前記センサリセット電圧源は前記センサリセット手段を介して前記増幅手段に接続されており、
前記リセット電圧源は、前記ノイズ信号保持手段に保持される電圧値と、前記リセット手段によりリセットされた該ノイズ信号共通出力線及び該光信号共通出力線の電圧値とがほぼ等しくなるような電圧を供給できるように、前記センサリセット電圧源及び増幅手段の回路構成と同じような出力電圧特性を有する回路構成部を備えていることを特徴とする。
【００２３】
以下、実施形態を用いて本発明の構成、および作用効果について説明する。
【００２４】
【発明の実施の形態】
（実施形態１）
図１は本発明の第１の実施形態における回路図である。本実施形態は、ホトダイオード（２０，２０′，２０″）、リセットスイッチ（２１，２１′，２１″）、転送スイッチ（２２，２２′，２２″）、ＮＭＯＳソースホロア（１０，１０′，１０″）、および光信号保持容量ＣＴＳ（１，１′，１″）およびノイズ信号保持容量ＣＴＮ（２，２′，２″）を画素ごとに設けた構成となっている。さらに、スイッチングＭＯＳ（３１，３１′，３１″，３２，３２′，３２″）及び転送用ＭＯＳ（３３，３３′，３３″，３４，３４′，３４″）と電流源（３５，３５′，３５″）が適宜設けられている。
【００２５】
図１において光信号保持容量ＣＴＳ（１，１′，１″）、およびノイズ信号保持容量ＣＴＮ（２，２′，２″）の電位は各ビットのＮＭＯＳソースホロア（１０，１０′，１０″）の出力電位となる。ここで、各ビットごとの光信号保持容量ＣＴＳ（１，１′，１″）およびノイズ信号保持容量ＣＴＮ（２，２′，２″）の電位は、ＮＭＯＳソースホロア（１０，１０′，１０″）の閾値電圧Ｖthのバラツキ分の電位差が生じる。ここで、光信号共通出力線３、及びノイズ信号共通出力線４をリセットＭＯＳ５，６を用いてリセットした後、保持容量ＣＴＳ，ＣＴＮのデータを共通出力線３，４にそれぞれ容量分割にて出力する。ここで、出力線容量ＣＨＳ７，ＣＨＮ８は各共通出力線の容量であるが、以後、光信号共通出力線を出力線容量ＣＨＳ、ノイズ信号共通出力線を出力線容量ＣＨＮと定義する。その後、再び出力線容量ＣＨＳ７，ＣＨＮ８をリセットして、次のｂｉｔの保持容量ＣＴＳ，ＣＴＮのデータを読み出す。そして共通出力線の信号はボルテージホロア１３，１４、および差動アンプ１５を介してＳ−Ｎ出力が得られる。
【００２６】
本実施形態の最も特徴的なことは、出力線容量ＣＨリセット電源１１の電圧に可変手段を設けたことである。以下にその効果を説明する。
【００２７】
図２に本実施形態におけるＦＰＮと出力線容量ＣＨリセット電源１１の電圧と保持容量ＣＴ上の電圧の平均値の差分の関係を示す。
【００２８】
上述の（３）式であらわされるように、出力線容量ＣＨリセット電源１１の電圧と保持容量ＣＴ上の電圧の差分が大きくなるほどＦＰＮが大きくなっていることがわかる。
【００２９】
この結果から、光信号保持容量ＣＴＳ（１，１′，１″）とノイズ信号保持容量ＣＴＮ（２，２′，２″）の電位がほぼ等しいにもかかわらず、実際には容量値のアンバランス量をゼロにはできないため、ＦＰＮが発生し、かつ、そのＦＰＮが出力線容量ＣＨリセット電圧１１と保持容量ＣＴ上の電圧の差分に比例するということがわかる。
【００３０】
従って、本発明の構成を用いることにより、リセット電位を調整することにより光電変換素子のＦＰＮ除去効果を最大限に引き出すことが可能になる。
【００３１】
尚、本実施形態では便宜上３ビットのみを図示しているが、言うまでもなく、本発明はビット数に制限されるものではない。
【００３２】
また、本実施形態においては１次元の光電変換装置を示しているが、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００３３】
（実施形態２）
図３は本発明の第２の実施形態における回路図である。本実施形態においては、出力線容量ＣＨＳ７，ＣＨＮ８のリセット電源を可変抵抗１０２、およびボルテージホロア１０１で構成し、パッド（ＰＡＤ）１００を介してＩＣ内部にリセット電圧を供給する構成を示しており、その他の部分に関しては第１の実施形態と同様である。ボルテージホロア１０１はゲインが１のインピーダンス変換素子であり、可変抵抗は外部からの操作で抵抗値を変化してその分圧電位を変化するものである。
【００３４】
ここで、本実施形態の特徴的なことは、ＩＣの外部にリセット電源の可変手段を設けたことである。これにより、例えばプロセスのＶthバラツキ等により保持容量ＣＴ上の電圧が変動しても、ＩＣ外部でリセット電位を調整することにより光電変換素子のＦＰＮを最小にすることが可能になる。
【００３５】
本実施形態においては、可変抵抗１０２、およびボルテージホロア１０１で構成されたリセット電源から、パッド１００を介して出力線容量ＣＨをリセットする例を示したが、例えばボルテージホロアはＩＣ内部に設けても、また、設けなくても良い。更に、可変抵抗１０２以外の手段、例えば電子的にゲート電位を変化してＭＯＳトランジスタのソース・ドレイン間の抵抗値を変化する手段を用いて電圧を可変させても構わない。
【００３６】
また、本実施形態でも便宜上３ビットのみを図示しているが、言うまでもなく、本発明はビット数に制限されるものではない。さらに、本実施形態においても１次元の光電変換装置を示しているが、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００３７】
（実施形態３）
図４は本発明の第３の実施形態における回路図である。本実施形態においては、出力線容量ＣＨＳ７，ＣＨＮ８のリセット電圧源をダミー画素２００とボルテージホロア１０１で構成した例であり、その他の部分に関しては基本的には図１に示した第１実施形態と同様である。ただし、図上、保持容量ＣＴ１，２をリセットするリセットＭＯＳ４０，４１と、１つの光電変換素子を示しているが、リセットＭＯＳは別な手段でリセットしてもよいし、また複数の光電変換素子であってもよいのは勿論である。
【００３８】
本実施形態では、ノイズ成分の抽出と同様な構成のリセットＭＯＳ３６′，バイポーラトランジスタ９′，リセットＭＯＳ２２′，スイッチングＭＯＳ３２′，保持容量２′，リセットＭＯＳ４１′とからなるダミー画素２００を備え、ダミー画素２００の出力をボルテージホロワ１０１をへて、リセットＭＯＳ５，６のソース電源としているので、出力線３，４の電位をノイズ読み出し電源と一致させることができる。
【００３９】
本実施形態においては、ダミー画素２００は開口されていても、遮光されていても構わない。また、ダミー画素２００を形成するバイポーラトランジスタ９′、およびノイズ信号保持容量ＣＴＮ２′に関しては必ずしも有効画素と同一形状である必要はないが、同一形状とした方が好ましい。
【００４０】
さらに、ノイズ信号保持容量ＣＴＮ２′に関しては、例えばボルテージホロア１０１の入力容量やその他の寄生容量も考慮して、有効画素のノイズ信号保持容量ＣＴＮ２と同一の値とするのが好ましい。
【００４１】
本実施形態においては、有効画素のノイズ信号保持容量ＣＴＮ２の電位は上述のように画素のバイポーラトランジスタ９のｈＦＥやベース−コレクタ間容量、ノイズ信号保持容量ＣＴＮ２の容量値、ノイズ信号保持容量ＣＴＮ２への読み出し時間に依存するが、本実施形態の構成を用いることにより、上記のパラメータが変動しても常に出力線容量ＣＨのリセット電位と保持容量ＣＴ上の電位をほぼ等しくすることが可能になるため、ＦＰＮの変動を抑制することが可能となる。
【００４２】
本実施形態においては１ビットのダミー画素を用いて、出力線容量ＣＨのリセット電圧を形成しているが、複数のダミー画素から出力線容量ＣＨのリセット電圧を形成しても良い。さらに、本実施形態においても１次元の光電変換装置を示しているが、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００４３】
（実施形態４）
図５は本発明の第４の実施形態における回路図である。本実施形態も上記の実施形態と同様に、出力線容量ＣＨＳ７，ＣＨＮ８のリセット電圧源をダミー画素２０１とボルテージホロア（１０１，１０１′）で構成した例である。尚、図５では有効画素は１ｂｉｔのみ図示しているが、実際には複数の有効画素から形成されている。本実施形態においては、画素はホトダイオード２０とＰＭＯＳソースホロア７０，７１の２段から構成されており、保持容量ＣＴ１，２の電位はホトダイオード２０のリセット電位Ｖｒｅｓ、および画素のＰＭＯＳソースホロア７０，７１のＶthで決定され、保持容量ＣＴ１，２の大きさにはほとんど依存しないため、ダミー画素２０１は保持容量ＣＴを省略した形式となっている。また、出力線容量ＣＨのリセットにはアナログスイッチ５０，５１を用いており、出力線容量ＣＨリセット時のふられが低減されている。なお、電流源３７，３８は制御パルスφＴの電圧でオン・オフ制御される。
【００４４】
本実施形態において特徴的なことは、出力線容量ＣＨのリセット電源の電圧値はダミー画素２０１で決定し、その電圧をパッド１００を介して、ＩＣ外部のボルテージホロア１０１′でインピーダンスを低下させて、再びパッド１００′を介して出力線容量ＣＨリセットスイッチ５０，５１に接続されていることである。このような構成を用いることで、所望の出力線容量ＣＨリセット電源のインピーダンスを得ることができ、かつ、そのリセット電圧は画素上の保持容量ＣＴ上の電位に設定することができる。従って、ＰＭＯＳソースホロアの閾値Ｖthがばらついても、常に保持容量ＣＴ上の電位と出力線容量ＣＨのリセット電位の差分を０に近い値に維持することが可能である。
【００４５】
本実施形態においても実施形態３同様にダミー画素２０１は開口されていても遮光されていても構わない。また、ダミー画素を形成するホトダイオード２０′、およびソースホロア７０′，７１′に関しても、必ずしも有効画素と同一形状である必要はないが、同一形状／パラメータとした方が好ましい。さらに、ボルテージホロア１０１に関しては、省略することも可能である。また、ダミー画素２０１にダミーの保持容量ＣＴを加えても構わない。本実施形態においては１ビットのダミー画素を用いて出力線容量ＣＨのリセット電圧を形成しているが、複数のダミー画素から出力線容量ＣＨのリセット電圧を形成しても良い。
【００４６】
（実施形態５）
図６は本発明の第５の実施形態における回路図である。本実施形態においては２次元光電変換装置のオプティカルブラック（ＯＢ）の出力を用いて出力線容量ＣＨのリセット電圧を決定する例である。
【００４７】
本実施形態における画素構成は、図３に示した第２実施形態とほぼ同様であるが、２次元の光電変換装置であるため、垂直の選択スイッチ２７が付加されている。また、ＯＢ画素（２０３，２０３′，２０３″）は受光部が遮光されている以外は有効画素と同一構成となっている。
【００４８】
本実施形態において特徴的なことは、複数のＯＢ画素の平均値で出力線容量ＣＨリセット電圧を決定していることである。出力線容量ＣＨリセット電圧は以下の動作により決定される。
【００４９】
まず、ＯＢ画素を選択し、光量電荷信号Ｓをフォトダイオード２０で検出して保持容量ＣＴＳ（１，１′，１″）、Ｎ信号を保持容量ＣＴＮ（２，２′，２″）に読み込む。続いて水平シフトレジスタを動作させ、順次、転送スイッチＭＯＳ３３，３４等をオン・オフして出力線容量ＣＨ（７，８）に容量分割にて読み出す。このとき、出力線容量ＣＨリセットスイッチ（５，６）はオフ状態にしておくと、出力線容量ＣＨの電位はＯＢ画素の出力の平均電圧となる。
【００５０】
続いて、スイッチ１１０をオン・オフして、ＯＢ画素の出力平均電圧である出力線４のアンプ１３の出力電圧を容量１１１にホールドし、ボルテージホロア１０１を介して、出力線容量ＣＨのリセット電圧を決定し、有効画素を通常の動作にて読み出す。
【００５１】
本実施形態においては、複数のＯＢ画素の平均値を出力線容量ＣＨリセット電圧値に用いているため、画素のソースホロアのＶthがばらついていても、その平均値に近い出力線容量ＣＨリセット電圧を形成することが可能となる。尚、他の動作、例えば、ＯＢ画素を順次読み出すのではなく、一括して出力線容量ＣＨ上に読み出すという動作でＯＢ画素の出力を平均化しても良く、さらに、図６ではノイズ信号Ｎの出力を用いているが、信号Ｓの出力、または両方を用いても良い。すなわち、本実施形態においてはＯＢ画素の平均値を出力線容量ＣＨリセット電圧値として用いることが特徴であり、他の手段および動作を用いて同様の効果を実現しても構わない。
【００５２】
また、本実施形態においては３×３の有効画素１×３のＯＢ画素を図示しているが、有効画素、ＯＢ画素ともにこの画素数に限定されるものではない。
【００５３】
（実施形態６）
図７は本発明の第６の実施形態における回路図である。本実施形態は有効画素のノイズ出力Ｎの平均値で出力線容量ＣＨリセット電圧を決定する例である。
【００５４】
本実施の画素構成においては隣接するノイズ信号保持容量ＣＴＳ（１，１′，１″）を接続するスイッチ（９０，９０′，９０″）および光信号保持容量ＣＴＮ（２，２′，２″）を接続するスイッチ（９１，９１′，９１″）が設けられていること以外は、図５に示した第４実施形態とほぼ同様である。
【００５５】
本実施形態の動作を以下に説明する。最初にノイズ信号を保持容量ＣＴＮ（２，２′，２″）に読み出した後にスイッチ（９０，９０′，９０″）をＯＮする。この動作により、容量１１１は有効画素のノイズ信号Ｎのおおよその出力平均値の電位となる。その後、スイッチ（９０，９０′，９０″）をＯＦＦし、再びＮ信号をノイズ信号保持容量ＣＴＮ（２，２′，２″）に読み出す。すなわち、最初のＮ信号読み出しは、出力線容量ＣＨリセット電圧値を決定する動作であり、その後に実際の出力信号となるノイズ信号Ｎを読み出す動作となる。
【００５６】
本実施形態においては、リセットＭＯＳ４３によって、容量１１１をある初期電位Ｖinitにリセットする手段を設けてあるが、この電位はおおよそノイズ信号Ｎの電位にすることが好ましい。しかしながら、容量１１１と全ビットの保持容量ＣＴＮ（２，２′，２″）の和の分割比が十分大きければ、容量１１１をリセットする手段は省略しても構わない。また、保持容量ＣＴＳ間に接続されているスイッチ（９１，９１′，９１″）は、保持容量ＣＴＳとＣＴＮのペア性を確保するために設けてあり、実際にはこのスイッチ（９１，９１′，９１″）は常時オフ状態に設定している。
【００５７】
本実施形態の最も特徴的なことは有効画素のＮ信号の平均値出力を用いて出力線容量ＣＨリセット電圧を決定していることであり、ダミー画素やＯＢ画素を設けることができない光電変換装置、例えばマルチチップ型の密着型イメージセンサ用の光電変換装置や、ダミー画素やＯＢ画素を設ける必要のない光電変換装置として好適であるが、言うまでもなく通常の光電変換装置においてもＦＰＮ低減効果が得られる。
【００５８】
（実施形態７）
図８は本発明の第７の実施形態における回路図である。本実施形態は保持容量ＣＴ上の電圧と出力線容量ＣＨのリセット電圧のプロセスバラツキによる変動方向が同一になるように、出力線容量ＣＨリセット電圧源を構成した例である。図８において、ノイズ保持容量ＣＴＮ２の電位は主としてホトダイオード２０のリセット電源２０５の電圧値、および、画素のＮＭＯＳソースホロア１０のＶthによって決定される。ここでリセット電源２０５はＮＭＯＳダイオード４６，４７の２段で構成されている。従って、出力線容量ＣＨリセット電圧源２０６をＮＭＯＳダイオード４３，４４の２段とＮＭＯＳソースホロア４５、電流源４９，およびボルテージホロア（１０１）で構成することにより、例えば、プロセス変動でＮＭＯＳのＶthがばらついても、常に、保持容量ＣＴ１，２上の電位と出力線容量ＣＨリセット電位の差分をゼロ近傍で一定にでき、ＦＰＮのプロセス変動を抑制することが可能となる。
【００５９】
本実施形態においては、リセット電源２０５およびＮＭＯＳソースホロア４５に用いている素子パラメータ、すなわちＮＭＯＳのゲート長、ゲート幅、ソースホロア電流値等を完全に一致させなくとも、ＦＰＮのプロセス変動を抑制するという効果を十分に得ることができる。
【００６０】
本実施形態の特徴とするところは、保持容量ＣＴ上の電位を決定するデバイスと同種類のデバイスを用いて、出力線容量ＣＨリセット電源を構成することにより、ＦＰＮのプロセス変動を抑制することである。従って、本実施形態においてはＮＭＯＳを主体とした構成を示したが、ＮＭＯＳを用いた場合に限らず、例えば、ＰＭＯＳや抵抗といったあらゆる半導体素子を用いた場合でも、本発明の構成によりＦＰＮのプロセス変動を抑制できるという効果を得ることができる。また、本実施形態も第６実施形態同様にダミー画素やＯＢ画素を設けることができない光電変換装置、例えばマルチチップ型の密着型イメージセンサ用の光電変換装置として特に好適である。
【００６１】
（実施形態８）
図９は本発明の第８の実施形態における回路図である。本実施形態も第７実施形態と同様に保持容量ＣＴ上の電圧と出力線容量ＣＨのリセット電圧のプロセスバラツキによる変動方向が同一になるように、出力線容量ＣＨリセット電圧源を構成した一例である。
【００６２】
図９において、ノイズ保持容量ＣＴＮ２の電位は主としてホトダイオード２０のリセット電源２０７の電圧値、および、画素のＰＭＯＳソースホロア（７０，７１）の閾値Ｖthによって決定される。ここでリセット電源２０５は定電流源５１〜５５と抵抗５６，５７を用いて構成されているため、リセット電圧は抵抗値のバラツキによって変動する。従って、保持容量ＣＴＮ２の電位は、ＰＭＯＳの閾値Ｖth、および抵抗のバラツキにより変動することになる。本実施形態においては、出力線容量ＣＨリセット電圧源２０８はＰＭＯＳダイオード７３，７４の２段と抵抗で構成しているが、出力線容量ＣＨリセット電圧源２０８の電源インピーダンスを低減させるため、出力線容量ＣＨリセット電圧源２０８のＰＭＯＳ７３，７４のサイズと、画素ソースホロア７０，７１に用いているＰＭＯＳのサイズは異なっている。
【００６３】
本実施形態において、ＰＭＯＳの閾値Ｖthが±０．３Ｖ、抵抗が±３０％、電源電圧が±１０％の変動に対して、保持容量ＣＴ上の電位と出力線容量ＣＨリセット電位の差分は０．３Ｖ以内であり、ＦＰＮのプロセス変動は実使用上問題にならなかった。また、本実施形態も第６実施形態同様にダミー画素やＯＢ画素を設けることができない光電変換装置、例えばマルチチップ型の密着型イメージセンサ用の光電変換装置として特に好適である。
【００６４】
また、上述の実施形態においては、１ビット或いは３ビットの光電変換素子を用いて説明したが、さらに、複数の画素ビットを有して１次元の光電変換装置であってもよく、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００６５】
【発明の効果】
以上説明したように、本発明の構成を用いることにより、従来技術では除去しきれなかった光電変換装置のＦＰＮ、およびＦＰＮのプロセス変動を抑制することが可能となり、光電変換装置の高Ｓ／Ｎ化が実現できる。
【００６６】
特に、時系列的に画素ビットを読み出す最終段においてＦＰＮを抑制しているので、光電変換素子そのもののばらつきばかりでなく、スイッチングＭＯＳ等のばらつきについても抑制することができ、ＦＰＮを十分小さくできる。
【図面の簡単な説明】
【図１】本発明の実施形態１の等価回路図である。
【図２】本発明の実施形態１におけるＦＰＮ特性図である。
【図３】本発明の実施形態２の等価回路図である。
【図４】本発明の実施形態３の等価回路図である。
【図５】本発明の実施形態４の等価回路図である。
【図６】本発明の実施形態５の等価回路図である。
【図７】本発明の実施形態６の等価回路図である。
【図８】本発明の実施形態７の等価回路図である。
【図９】本発明の実施形態８の等価回路図である。
【図１０】従来例の等価回路図である。
【図１１】従来例のタイミングチャートである。
【符号の説明】
１，１′，１″ 信号保持容量ＣＴＳ
２，２′，２″ ノイズ保持容量ＣＴＮ
３ 光信号共通出力線
４ ノイズ共通出力線
５ 光信号共通出力線リセットＭＯＳ
６ ノイズ信号共通出力線リセットＭＯＳ
７ ＣＨＳ＝光信号共通出力線容量
８ ＣＨＮ＝ノイズ信号共通出力線容量
９，９′ バイポーラトランジスタ
１０，１０′，１０″ ＮＭＯＳソースホロア
１１ ＣＨリセット電圧源
１３，１４ ボルテージホロア
１５ 差動アンプ
２０，２０′，２０″ ホトダイオード
２１，２１′，２１″ リセットスイッチ
２２，２２′，２２″ 転送スイッチ
２７ 垂直選択スイッチ
５０，５１ 共通出力線リセットアナログスイッチ
７０，７０′，７１，７１′ ＰＭＯＳソースホロア
７３，７４ ＰＭＯＳ
９０，９０′，９０″，９１，９１′，９１″ スイッチ
１００ パッド
１０１，１０１′ ボルテージホロア
１０２ 可変抵抗
１１０ スイッチ
１１１ 容量
２００，２０１ ダミー画素
２０３，２０３′，２０３″ オプティカルブラック（ＯＢ）画素
２０５，２０７ ホトダイオードリセット電圧源
２０６，２０８ ＣＨリセット電圧源
【発明の属する技術分野】
本発明は光電変換装置に関し、例えば、ビデオカメラ、ディジタルカメラ、ファクシミリ、イメージスキャナ、ディジタル複写機、あるいはＸ線撮像装置等の画像読み取りを行う１次元及び２次元の光電変換装置に関し、特に、増幅型の光電変換装置における固定パターンノイズ（ＦＰＮ：Fixed Pattern Noise ）を除去する光電変換装置に関するものである。
【０００２】
【従来技術】
近年、光電変換装置の分野においては、ＣＣＤの他に各画素にバイポーラトランジスタを増幅素子として設けたＢＡＳＩＳ、各画素にＭＯＳトランジスタを増幅素子として設けた増幅型の光電変換装置（例えば、特開平１−１５４６７８号公報）等が提案されている。このような増幅型の光電変換装置においては、各画素に用いている増幅素子のバラツキが固定パターンノイズ（ＦＰＮ）となるため、従来、このＦＰＮ除去方法に関して、さまざまな提案がなされている。このＦＰＮ除去方法の１つとして、光信号（Ｓ信号）と暗状態の信号（Ｎ信号）の差分をとることにより、増幅素子のバラツキを補正する方法が提案されている。このＦＰＮ補正手法の例を図１０、図１１に示す。図１０は光電変換装置を各画素に有する１次元の光電変換装置の１ｂｉｔ分の回路図、図１１はそのタイミングチャートである。（テレビジョン学会誌 Vol.47、No9(1993)pp.1180）
この回路動作、及びＦＰＮ除去について以下に説明する。まず、制御パルスφＣＲをオンして保持容量ＣＴ１，２をリセットし、次に、センサであるバイポーラトランジスタ９のベースに光量に応じ電荷を受光・蓄積が終了した後、制御パルスφＴＳをオンしてノイズを含む光信号を光信号保持容量ＣＴＳ１に転送する。続いて、制御パルスφＢＲＳをオンして、センサのリセット動作を行い、制御パルスφＴＮをオンしてセンサのノイズ信号をノイズ信号保持容量ＣＴＮ２に転送し、再度、制御パルスφＢＲＳをオンして、センサのリセット動作を行って蓄積動作にはいる。
【０００３】
一方、蓄積動作中にシフトレジスタＳＲが走査を開始する。まず最初に、光信号共通出力線３、及びノイズ信号共通出力線４をリセットＭＯＳ５，６を用いてリセットした後、光信号保持容量ＣＴＳ，ノイズ信号保持容量ＣＴＮのデータを共通出力線３，４にそれぞれ共通出力線容量７，８による容量分割にて出力する。ここで、出力線容量ＣＨＳ７，ＣＨＮ８は各共通出力線３，４の容量であるが、以後、光信号共通出力線３を出力線容量ＣＨＳ７、ノイズ信号共通出力線を出力線容量ＣＨＮ８と定義する。その後、再び出力線容量ＣＨＳ７，ＣＨＮ８をリセットして、不図示の次のｂｉｔのＣＴＳ，ＣＴＮのデータを読み出す。
【０００４】
この動作を繰り返してすべてのｂｉｔの信号を出力する。出力された信号はそれぞれボルテージホロア１３，１４を介して差動アンプに入力されＩＣの出力となる。ここで、チップ内のＦＰＮは主に各画素のバイポーラトランジスタ９のｈＦＥ等のバラツキに起因するものが主であり、上記のＳ−Ｎ方式により、画素ごとのｈＦＥバラツキに起因するＦＰＮを除去することが可能となる。
【０００５】
尚、ここでいうＦＰＮは暗時の固定パターンノイズのことであり、以降、ＦＰＮは暗時の固定パターンノイズと定義する。
【０００６】
以下に、従来技術のＦＰＮ除去について説明する。図１０において、光信号共通出力線の信号（Ｓｏｕｔ）、およびノイズ信号共通出力線の信号（Ｎｏｕｔ）は次式であらわされる。
ＶＳ：光信号読み出し時の光信号蓄積容量ＣＴＳの電圧、
ＶＮ：ノイズ信号読み出し時のノイズ信号蓄積容量ＣＴＳの電圧、
である。
【０００７】
（１），（２）式において、
ＣＨＳ＝ＣＨＮ＝ＣＨ
ＶＳ＝ＶＮ＝ＶＣＴ（暗時）
ＣＴＳ＝ＣＴＮ＝ＣＴ
であるならば、上記の差分信号は
Ｓｏｕｔ−Ｎｏｕｔ＝０
となる。
【０００８】
従って、仮にＶＣＴが画素ごとにばらついていたとしても、（１），（２）式の差分信号は０となるためＦＰＮが除去できることになる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のＳ−Ｎ方式においては、光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値が完全に一致している場合はＦＰＮが除去できる。
【００１０】
しかしながら、実際には、光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値は集積回路の製造上のプロセス加工精度に起因するアンバランス量が生じており、そのアンバランス量のバラツキがＦＰＮの要因となることが、本発明者らによって明らかになった。
【００１１】
光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値にΔＣＴなるアンバランス量が生じている場合、すなわち
ＣＴＳ＝ＣＴ＋ΔＣＴ
ＣＴＮ＝ＣＴ
である場合、上記の差分信号は
【００１２】
すなわち、ＦＰＮが信号読み出し時の光信号蓄積容量ＣＴＳ、ノイズ信号読み出し時のノイズ信号蓄積容量ＣＴＳにアンバランス量のバラツキに比例することになる。
【００１３】
また、ある一定のアンバランス量が存在しても、保持容量ＣＴ上の電圧ＶＣＴと出力線容量ＣＨのリセット電圧ＶＣＨＲの差分を小さくすることによりＦＰＮを極小にすることが可能となる。
【００１４】
ただし，保持容量ＣＴ上の電圧ＶＣＴがプロセスばらつきや動作条件（例えば電源電圧や動作周波数）によって変動すると、それに伴って保持容量ＣＴ上の電圧ＶＣＴと出力線容量ＣＨのリセット電圧ＶＣＨＲの差分も変動するため、ＦＰＮのプロセスバラツキや動作条件によるバラツキが発生することになり、実使用上好ましくない。
【００１５】
例えば、図１０に示した従来例の場合、保持容量ＣＴ上の電圧ＶＣＴは主として画素のバイポーラトランジスタのｈＦＥおよびベース／コレクタ間容量Ｃｂｃ、保持容量ＣＴ、保持容量ＣＴへの読み出し時間、等によって決定され、また、出力線容量ＣＨのリセット電圧はＧＮＤに固定されている。従って、バイポーラトランジスタのｈＦＥやベース／コレクタ間容量Ｃｂｃがプロセスによって変動する場合や動作周波数の変更に伴って保持容量ＣＴへの読み出し時間が変化する場合は保持容量ＣＴ上の電圧ＶＣＴが変動し、ＦＰＮのプロセスバラツキや動作周波数依存が発生することになる。
【００１６】
また、ホトダイオードとＭＯＳアンプを各画素に備えた増幅型光電変換装置の場合では、保持容量ＣＴ上の電圧ＶＣＴはＭＯＳアンプの閾値電圧Ｖthやホトダイオードのリセット電位によって決定されるため、ＭＯＳのＶthやホトダイオードのリセット電圧がプロセスによって変動する場合には、同様にＦＰＮのプロセスバラツキが発生することになる。
【００１７】
すなわち、従来のＦＰＮ除去技術では、ＦＰＮのプロセスバラツキや動作条件によるＦＰＮの変動という問題があり、光電変換装置のＳ／Ｎ改善に大きな支障をきたしている。
【００１８】
［発明の目的］
本発明の目的は、光信号保持容量ＣＴＳとノイズ信号保持容量ＣＴＮの容量値にアンバランス量が生じている場合においてもＦＰＮを極力低減できる構成、および、ＦＰＮのプロセスや動作条件による変動を極力低減できる構成を提案し、高性能の光電変換装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、複数の光電変換手段と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を有する光電変換装置において、
前記リセット電圧源に電圧可変手段を設け、前記ノイズ信号保持手段に保持される電圧値と、前記リセット手段によりリセットされた該ノイズ信号共通出力線及び該光信号共通出力線の電圧値とがほぼ等しくなるような電圧を供給するとともに、
前記複数の光電変換手段、前記ノイズ信号保持手段、前記光信号保持手段、前記ノイズ信号共通出力線、前記光信号共通出力線、前記リセット手段、及び前記読み出し手段は、ＩＣ内部に設けられており、前記電圧可変手段は、前記ＩＣ外部に設けられ、ボンディングパッドを介して前記リセット手段に接続されることを特徴とする。
【００２０】
また、本発明は、複数の光電変換手段と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を有する光電変換装置において、
前記リセット電圧源の電圧値にダミー画素、またはオプティカルブラック画素の出力値を用いることを特徴とする。
【００２１】
また、本発明は、複数の光電変換手段と、該光電変換手段をリセットするセンサリセット手段と、該センサリセット手段に接続されたセンサリセット電圧源と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を同一半導体基板上に有する光電変換装置において、
前記リセット電圧源は、前記センサリセット電圧源の回路構成と同じ回路構成部を有することを特徴とする。
また、本発明は、複数の光電変換手段と、該光電変換手段をリセットするセンサリセット手段と、該センサリセット手段に接続されたセンサリセット電圧源と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を同一半導体基板上に有する光電変換装置において、
前記光電変換手段からの前記ノイズ信号及び前記光信号は増幅手段を介して前記ノイズ信号保持手段及び前記光信号保持手段に読み出され、前記センサリセット電圧源は前記センサリセット手段を介して前記増幅手段に接続されており、
前記リセット電圧源は、前記ノイズ信号保持手段に保持される電圧値と、前記リセット手段によりリセットされた該ノイズ信号共通出力線及び該光信号共通出力線の電圧値とがほぼ等しくなるような電圧を供給できるように、前記センサリセット電圧源及び増幅手段の回路構成と同じような出力電圧特性を有する回路構成部を備えていることを特徴とする。
【００２３】
以下、実施形態を用いて本発明の構成、および作用効果について説明する。
【００２４】
【発明の実施の形態】
（実施形態１）
図１は本発明の第１の実施形態における回路図である。本実施形態は、ホトダイオード（２０，２０′，２０″）、リセットスイッチ（２１，２１′，２１″）、転送スイッチ（２２，２２′，２２″）、ＮＭＯＳソースホロア（１０，１０′，１０″）、および光信号保持容量ＣＴＳ（１，１′，１″）およびノイズ信号保持容量ＣＴＮ（２，２′，２″）を画素ごとに設けた構成となっている。さらに、スイッチングＭＯＳ（３１，３１′，３１″，３２，３２′，３２″）及び転送用ＭＯＳ（３３，３３′，３３″，３４，３４′，３４″）と電流源（３５，３５′，３５″）が適宜設けられている。
【００２５】
図１において光信号保持容量ＣＴＳ（１，１′，１″）、およびノイズ信号保持容量ＣＴＮ（２，２′，２″）の電位は各ビットのＮＭＯＳソースホロア（１０，１０′，１０″）の出力電位となる。ここで、各ビットごとの光信号保持容量ＣＴＳ（１，１′，１″）およびノイズ信号保持容量ＣＴＮ（２，２′，２″）の電位は、ＮＭＯＳソースホロア（１０，１０′，１０″）の閾値電圧Ｖthのバラツキ分の電位差が生じる。ここで、光信号共通出力線３、及びノイズ信号共通出力線４をリセットＭＯＳ５，６を用いてリセットした後、保持容量ＣＴＳ，ＣＴＮのデータを共通出力線３，４にそれぞれ容量分割にて出力する。ここで、出力線容量ＣＨＳ７，ＣＨＮ８は各共通出力線の容量であるが、以後、光信号共通出力線を出力線容量ＣＨＳ、ノイズ信号共通出力線を出力線容量ＣＨＮと定義する。その後、再び出力線容量ＣＨＳ７，ＣＨＮ８をリセットして、次のｂｉｔの保持容量ＣＴＳ，ＣＴＮのデータを読み出す。そして共通出力線の信号はボルテージホロア１３，１４、および差動アンプ１５を介してＳ−Ｎ出力が得られる。
【００２６】
本実施形態の最も特徴的なことは、出力線容量ＣＨリセット電源１１の電圧に可変手段を設けたことである。以下にその効果を説明する。
【００２７】
図２に本実施形態におけるＦＰＮと出力線容量ＣＨリセット電源１１の電圧と保持容量ＣＴ上の電圧の平均値の差分の関係を示す。
【００２８】
上述の（３）式であらわされるように、出力線容量ＣＨリセット電源１１の電圧と保持容量ＣＴ上の電圧の差分が大きくなるほどＦＰＮが大きくなっていることがわかる。
【００２９】
この結果から、光信号保持容量ＣＴＳ（１，１′，１″）とノイズ信号保持容量ＣＴＮ（２，２′，２″）の電位がほぼ等しいにもかかわらず、実際には容量値のアンバランス量をゼロにはできないため、ＦＰＮが発生し、かつ、そのＦＰＮが出力線容量ＣＨリセット電圧１１と保持容量ＣＴ上の電圧の差分に比例するということがわかる。
【００３０】
従って、本発明の構成を用いることにより、リセット電位を調整することにより光電変換素子のＦＰＮ除去効果を最大限に引き出すことが可能になる。
【００３１】
尚、本実施形態では便宜上３ビットのみを図示しているが、言うまでもなく、本発明はビット数に制限されるものではない。
【００３２】
また、本実施形態においては１次元の光電変換装置を示しているが、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００３３】
（実施形態２）
図３は本発明の第２の実施形態における回路図である。本実施形態においては、出力線容量ＣＨＳ７，ＣＨＮ８のリセット電源を可変抵抗１０２、およびボルテージホロア１０１で構成し、パッド（ＰＡＤ）１００を介してＩＣ内部にリセット電圧を供給する構成を示しており、その他の部分に関しては第１の実施形態と同様である。ボルテージホロア１０１はゲインが１のインピーダンス変換素子であり、可変抵抗は外部からの操作で抵抗値を変化してその分圧電位を変化するものである。
【００３４】
ここで、本実施形態の特徴的なことは、ＩＣの外部にリセット電源の可変手段を設けたことである。これにより、例えばプロセスのＶthバラツキ等により保持容量ＣＴ上の電圧が変動しても、ＩＣ外部でリセット電位を調整することにより光電変換素子のＦＰＮを最小にすることが可能になる。
【００３５】
本実施形態においては、可変抵抗１０２、およびボルテージホロア１０１で構成されたリセット電源から、パッド１００を介して出力線容量ＣＨをリセットする例を示したが、例えばボルテージホロアはＩＣ内部に設けても、また、設けなくても良い。更に、可変抵抗１０２以外の手段、例えば電子的にゲート電位を変化してＭＯＳトランジスタのソース・ドレイン間の抵抗値を変化する手段を用いて電圧を可変させても構わない。
【００３６】
また、本実施形態でも便宜上３ビットのみを図示しているが、言うまでもなく、本発明はビット数に制限されるものではない。さらに、本実施形態においても１次元の光電変換装置を示しているが、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００３７】
（実施形態３）
図４は本発明の第３の実施形態における回路図である。本実施形態においては、出力線容量ＣＨＳ７，ＣＨＮ８のリセット電圧源をダミー画素２００とボルテージホロア１０１で構成した例であり、その他の部分に関しては基本的には図１に示した第１実施形態と同様である。ただし、図上、保持容量ＣＴ１，２をリセットするリセットＭＯＳ４０，４１と、１つの光電変換素子を示しているが、リセットＭＯＳは別な手段でリセットしてもよいし、また複数の光電変換素子であってもよいのは勿論である。
【００３８】
本実施形態では、ノイズ成分の抽出と同様な構成のリセットＭＯＳ３６′，バイポーラトランジスタ９′，リセットＭＯＳ２２′，スイッチングＭＯＳ３２′，保持容量２′，リセットＭＯＳ４１′とからなるダミー画素２００を備え、ダミー画素２００の出力をボルテージホロワ１０１をへて、リセットＭＯＳ５，６のソース電源としているので、出力線３，４の電位をノイズ読み出し電源と一致させることができる。
【００３９】
本実施形態においては、ダミー画素２００は開口されていても、遮光されていても構わない。また、ダミー画素２００を形成するバイポーラトランジスタ９′、およびノイズ信号保持容量ＣＴＮ２′に関しては必ずしも有効画素と同一形状である必要はないが、同一形状とした方が好ましい。
【００４０】
さらに、ノイズ信号保持容量ＣＴＮ２′に関しては、例えばボルテージホロア１０１の入力容量やその他の寄生容量も考慮して、有効画素のノイズ信号保持容量ＣＴＮ２と同一の値とするのが好ましい。
【００４１】
本実施形態においては、有効画素のノイズ信号保持容量ＣＴＮ２の電位は上述のように画素のバイポーラトランジスタ９のｈＦＥやベース−コレクタ間容量、ノイズ信号保持容量ＣＴＮ２の容量値、ノイズ信号保持容量ＣＴＮ２への読み出し時間に依存するが、本実施形態の構成を用いることにより、上記のパラメータが変動しても常に出力線容量ＣＨのリセット電位と保持容量ＣＴ上の電位をほぼ等しくすることが可能になるため、ＦＰＮの変動を抑制することが可能となる。
【００４２】
本実施形態においては１ビットのダミー画素を用いて、出力線容量ＣＨのリセット電圧を形成しているが、複数のダミー画素から出力線容量ＣＨのリセット電圧を形成しても良い。さらに、本実施形態においても１次元の光電変換装置を示しているが、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００４３】
（実施形態４）
図５は本発明の第４の実施形態における回路図である。本実施形態も上記の実施形態と同様に、出力線容量ＣＨＳ７，ＣＨＮ８のリセット電圧源をダミー画素２０１とボルテージホロア（１０１，１０１′）で構成した例である。尚、図５では有効画素は１ｂｉｔのみ図示しているが、実際には複数の有効画素から形成されている。本実施形態においては、画素はホトダイオード２０とＰＭＯＳソースホロア７０，７１の２段から構成されており、保持容量ＣＴ１，２の電位はホトダイオード２０のリセット電位Ｖｒｅｓ、および画素のＰＭＯＳソースホロア７０，７１のＶthで決定され、保持容量ＣＴ１，２の大きさにはほとんど依存しないため、ダミー画素２０１は保持容量ＣＴを省略した形式となっている。また、出力線容量ＣＨのリセットにはアナログスイッチ５０，５１を用いており、出力線容量ＣＨリセット時のふられが低減されている。なお、電流源３７，３８は制御パルスφＴの電圧でオン・オフ制御される。
【００４４】
本実施形態において特徴的なことは、出力線容量ＣＨのリセット電源の電圧値はダミー画素２０１で決定し、その電圧をパッド１００を介して、ＩＣ外部のボルテージホロア１０１′でインピーダンスを低下させて、再びパッド１００′を介して出力線容量ＣＨリセットスイッチ５０，５１に接続されていることである。このような構成を用いることで、所望の出力線容量ＣＨリセット電源のインピーダンスを得ることができ、かつ、そのリセット電圧は画素上の保持容量ＣＴ上の電位に設定することができる。従って、ＰＭＯＳソースホロアの閾値Ｖthがばらついても、常に保持容量ＣＴ上の電位と出力線容量ＣＨのリセット電位の差分を０に近い値に維持することが可能である。
【００４５】
本実施形態においても実施形態３同様にダミー画素２０１は開口されていても遮光されていても構わない。また、ダミー画素を形成するホトダイオード２０′、およびソースホロア７０′，７１′に関しても、必ずしも有効画素と同一形状である必要はないが、同一形状／パラメータとした方が好ましい。さらに、ボルテージホロア１０１に関しては、省略することも可能である。また、ダミー画素２０１にダミーの保持容量ＣＴを加えても構わない。本実施形態においては１ビットのダミー画素を用いて出力線容量ＣＨのリセット電圧を形成しているが、複数のダミー画素から出力線容量ＣＨのリセット電圧を形成しても良い。
【００４６】
（実施形態５）
図６は本発明の第５の実施形態における回路図である。本実施形態においては２次元光電変換装置のオプティカルブラック（ＯＢ）の出力を用いて出力線容量ＣＨのリセット電圧を決定する例である。
【００４７】
本実施形態における画素構成は、図３に示した第２実施形態とほぼ同様であるが、２次元の光電変換装置であるため、垂直の選択スイッチ２７が付加されている。また、ＯＢ画素（２０３，２０３′，２０３″）は受光部が遮光されている以外は有効画素と同一構成となっている。
【００４８】
本実施形態において特徴的なことは、複数のＯＢ画素の平均値で出力線容量ＣＨリセット電圧を決定していることである。出力線容量ＣＨリセット電圧は以下の動作により決定される。
【００４９】
まず、ＯＢ画素を選択し、光量電荷信号Ｓをフォトダイオード２０で検出して保持容量ＣＴＳ（１，１′，１″）、Ｎ信号を保持容量ＣＴＮ（２，２′，２″）に読み込む。続いて水平シフトレジスタを動作させ、順次、転送スイッチＭＯＳ３３，３４等をオン・オフして出力線容量ＣＨ（７，８）に容量分割にて読み出す。このとき、出力線容量ＣＨリセットスイッチ（５，６）はオフ状態にしておくと、出力線容量ＣＨの電位はＯＢ画素の出力の平均電圧となる。
【００５０】
続いて、スイッチ１１０をオン・オフして、ＯＢ画素の出力平均電圧である出力線４のアンプ１３の出力電圧を容量１１１にホールドし、ボルテージホロア１０１を介して、出力線容量ＣＨのリセット電圧を決定し、有効画素を通常の動作にて読み出す。
【００５１】
本実施形態においては、複数のＯＢ画素の平均値を出力線容量ＣＨリセット電圧値に用いているため、画素のソースホロアのＶthがばらついていても、その平均値に近い出力線容量ＣＨリセット電圧を形成することが可能となる。尚、他の動作、例えば、ＯＢ画素を順次読み出すのではなく、一括して出力線容量ＣＨ上に読み出すという動作でＯＢ画素の出力を平均化しても良く、さらに、図６ではノイズ信号Ｎの出力を用いているが、信号Ｓの出力、または両方を用いても良い。すなわち、本実施形態においてはＯＢ画素の平均値を出力線容量ＣＨリセット電圧値として用いることが特徴であり、他の手段および動作を用いて同様の効果を実現しても構わない。
【００５２】
また、本実施形態においては３×３の有効画素１×３のＯＢ画素を図示しているが、有効画素、ＯＢ画素ともにこの画素数に限定されるものではない。
【００５３】
（実施形態６）
図７は本発明の第６の実施形態における回路図である。本実施形態は有効画素のノイズ出力Ｎの平均値で出力線容量ＣＨリセット電圧を決定する例である。
【００５４】
本実施の画素構成においては隣接するノイズ信号保持容量ＣＴＳ（１，１′，１″）を接続するスイッチ（９０，９０′，９０″）および光信号保持容量ＣＴＮ（２，２′，２″）を接続するスイッチ（９１，９１′，９１″）が設けられていること以外は、図５に示した第４実施形態とほぼ同様である。
【００５５】
本実施形態の動作を以下に説明する。最初にノイズ信号を保持容量ＣＴＮ（２，２′，２″）に読み出した後にスイッチ（９０，９０′，９０″）をＯＮする。この動作により、容量１１１は有効画素のノイズ信号Ｎのおおよその出力平均値の電位となる。その後、スイッチ（９０，９０′，９０″）をＯＦＦし、再びＮ信号をノイズ信号保持容量ＣＴＮ（２，２′，２″）に読み出す。すなわち、最初のＮ信号読み出しは、出力線容量ＣＨリセット電圧値を決定する動作であり、その後に実際の出力信号となるノイズ信号Ｎを読み出す動作となる。
【００５６】
本実施形態においては、リセットＭＯＳ４３によって、容量１１１をある初期電位Ｖinitにリセットする手段を設けてあるが、この電位はおおよそノイズ信号Ｎの電位にすることが好ましい。しかしながら、容量１１１と全ビットの保持容量ＣＴＮ（２，２′，２″）の和の分割比が十分大きければ、容量１１１をリセットする手段は省略しても構わない。また、保持容量ＣＴＳ間に接続されているスイッチ（９１，９１′，９１″）は、保持容量ＣＴＳとＣＴＮのペア性を確保するために設けてあり、実際にはこのスイッチ（９１，９１′，９１″）は常時オフ状態に設定している。
【００５７】
本実施形態の最も特徴的なことは有効画素のＮ信号の平均値出力を用いて出力線容量ＣＨリセット電圧を決定していることであり、ダミー画素やＯＢ画素を設けることができない光電変換装置、例えばマルチチップ型の密着型イメージセンサ用の光電変換装置や、ダミー画素やＯＢ画素を設ける必要のない光電変換装置として好適であるが、言うまでもなく通常の光電変換装置においてもＦＰＮ低減効果が得られる。
【００５８】
（実施形態７）
図８は本発明の第７の実施形態における回路図である。本実施形態は保持容量ＣＴ上の電圧と出力線容量ＣＨのリセット電圧のプロセスバラツキによる変動方向が同一になるように、出力線容量ＣＨリセット電圧源を構成した例である。図８において、ノイズ保持容量ＣＴＮ２の電位は主としてホトダイオード２０のリセット電源２０５の電圧値、および、画素のＮＭＯＳソースホロア１０のＶthによって決定される。ここでリセット電源２０５はＮＭＯＳダイオード４６，４７の２段で構成されている。従って、出力線容量ＣＨリセット電圧源２０６をＮＭＯＳダイオード４３，４４の２段とＮＭＯＳソースホロア４５、電流源４９，およびボルテージホロア（１０１）で構成することにより、例えば、プロセス変動でＮＭＯＳのＶthがばらついても、常に、保持容量ＣＴ１，２上の電位と出力線容量ＣＨリセット電位の差分をゼロ近傍で一定にでき、ＦＰＮのプロセス変動を抑制することが可能となる。
【００５９】
本実施形態においては、リセット電源２０５およびＮＭＯＳソースホロア４５に用いている素子パラメータ、すなわちＮＭＯＳのゲート長、ゲート幅、ソースホロア電流値等を完全に一致させなくとも、ＦＰＮのプロセス変動を抑制するという効果を十分に得ることができる。
【００６０】
本実施形態の特徴とするところは、保持容量ＣＴ上の電位を決定するデバイスと同種類のデバイスを用いて、出力線容量ＣＨリセット電源を構成することにより、ＦＰＮのプロセス変動を抑制することである。従って、本実施形態においてはＮＭＯＳを主体とした構成を示したが、ＮＭＯＳを用いた場合に限らず、例えば、ＰＭＯＳや抵抗といったあらゆる半導体素子を用いた場合でも、本発明の構成によりＦＰＮのプロセス変動を抑制できるという効果を得ることができる。また、本実施形態も第６実施形態同様にダミー画素やＯＢ画素を設けることができない光電変換装置、例えばマルチチップ型の密着型イメージセンサ用の光電変換装置として特に好適である。
【００６１】
（実施形態８）
図９は本発明の第８の実施形態における回路図である。本実施形態も第７実施形態と同様に保持容量ＣＴ上の電圧と出力線容量ＣＨのリセット電圧のプロセスバラツキによる変動方向が同一になるように、出力線容量ＣＨリセット電圧源を構成した一例である。
【００６２】
図９において、ノイズ保持容量ＣＴＮ２の電位は主としてホトダイオード２０のリセット電源２０７の電圧値、および、画素のＰＭＯＳソースホロア（７０，７１）の閾値Ｖthによって決定される。ここでリセット電源２０５は定電流源５１〜５５と抵抗５６，５７を用いて構成されているため、リセット電圧は抵抗値のバラツキによって変動する。従って、保持容量ＣＴＮ２の電位は、ＰＭＯＳの閾値Ｖth、および抵抗のバラツキにより変動することになる。本実施形態においては、出力線容量ＣＨリセット電圧源２０８はＰＭＯＳダイオード７３，７４の２段と抵抗で構成しているが、出力線容量ＣＨリセット電圧源２０８の電源インピーダンスを低減させるため、出力線容量ＣＨリセット電圧源２０８のＰＭＯＳ７３，７４のサイズと、画素ソースホロア７０，７１に用いているＰＭＯＳのサイズは異なっている。
【００６３】
本実施形態において、ＰＭＯＳの閾値Ｖthが±０．３Ｖ、抵抗が±３０％、電源電圧が±１０％の変動に対して、保持容量ＣＴ上の電位と出力線容量ＣＨリセット電位の差分は０．３Ｖ以内であり、ＦＰＮのプロセス変動は実使用上問題にならなかった。また、本実施形態も第６実施形態同様にダミー画素やＯＢ画素を設けることができない光電変換装置、例えばマルチチップ型の密着型イメージセンサ用の光電変換装置として特に好適である。
【００６４】
また、上述の実施形態においては、１ビット或いは３ビットの光電変換素子を用いて説明したが、さらに、複数の画素ビットを有して１次元の光電変換装置であってもよく、垂直走査用のシフトレジスタによって順次各ライン毎に光電電荷を読み出すことで、２次元の光電変換装置の場合においても、同様の効果を得ることができる。
【００６５】
【発明の効果】
以上説明したように、本発明の構成を用いることにより、従来技術では除去しきれなかった光電変換装置のＦＰＮ、およびＦＰＮのプロセス変動を抑制することが可能となり、光電変換装置の高Ｓ／Ｎ化が実現できる。
【００６６】
特に、時系列的に画素ビットを読み出す最終段においてＦＰＮを抑制しているので、光電変換素子そのもののばらつきばかりでなく、スイッチングＭＯＳ等のばらつきについても抑制することができ、ＦＰＮを十分小さくできる。
【図面の簡単な説明】
【図１】本発明の実施形態１の等価回路図である。
【図２】本発明の実施形態１におけるＦＰＮ特性図である。
【図３】本発明の実施形態２の等価回路図である。
【図４】本発明の実施形態３の等価回路図である。
【図５】本発明の実施形態４の等価回路図である。
【図６】本発明の実施形態５の等価回路図である。
【図７】本発明の実施形態６の等価回路図である。
【図８】本発明の実施形態７の等価回路図である。
【図９】本発明の実施形態８の等価回路図である。
【図１０】従来例の等価回路図である。
【図１１】従来例のタイミングチャートである。
【符号の説明】
１，１′，１″ 信号保持容量ＣＴＳ
２，２′，２″ ノイズ保持容量ＣＴＮ
３ 光信号共通出力線
４ ノイズ共通出力線
５ 光信号共通出力線リセットＭＯＳ
６ ノイズ信号共通出力線リセットＭＯＳ
７ ＣＨＳ＝光信号共通出力線容量
８ ＣＨＮ＝ノイズ信号共通出力線容量
９，９′ バイポーラトランジスタ
１０，１０′，１０″ ＮＭＯＳソースホロア
１１ ＣＨリセット電圧源
１３，１４ ボルテージホロア
１５ 差動アンプ
２０，２０′，２０″ ホトダイオード
２１，２１′，２１″ リセットスイッチ
２２，２２′，２２″ 転送スイッチ
２７ 垂直選択スイッチ
５０，５１ 共通出力線リセットアナログスイッチ
７０，７０′，７１，７１′ ＰＭＯＳソースホロア
７３，７４ ＰＭＯＳ
９０，９０′，９０″，９１，９１′，９１″ スイッチ
１００ パッド
１０１，１０１′ ボルテージホロア
１０２ 可変抵抗
１１０ スイッチ
１１１ 容量
２００，２０１ ダミー画素
２０３，２０３′，２０３″ オプティカルブラック（ＯＢ）画素
２０５，２０７ ホトダイオードリセット電圧源
２０６，２０８ ＣＨリセット電圧源
Claims (7)
- 複数の光電変換手段と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を有する光電変換装置において、
前記リセット電圧源に電圧可変手段を設け、前記ノイズ信号保持手段に保持される電圧値と、前記リセット手段によりリセットされた該ノイズ信号共通出力線及び該光信号共通出力線の電圧値とがほぼ等しくなるような電圧を供給するとともに、
前記複数の光電変換手段、前記ノイズ信号保持手段、前記光信号保持手段、前記ノイズ信号共通出力線、前記光信号共通出力線、前記リセット手段、及び前記読み出し手段は、ＩＣ内部に設けられており、前記電圧可変手段は、前記ＩＣ外部に設けられ、ボンディングパッドを介して前記リセット手段に接続されることを特徴とする光電変換装置。 - 複数の光電変換手段と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を有する光電変換装置において、
前記リセット電圧源の電圧値に、ダミー画素、またはオプティカルブラック画素の出力値を用いることを特徴とする光電変換装置。 - 前記リセット電圧源はボルテージホロアを含むことを特徴とする請求項２記載の光電変換装置。
- 前記ダミー画素、またはオプティカルブラック画素の出力値は複数のダミー画素、またはオプティカルブラック画素の出力の平均値であることを特徴とする請求項２または請求項３記載の光電変換装置。
- 複数の光電変換手段と、該光電変換手段をリセットするセンサリセット手段と、該センサリセット手段に接続されたセンサリセット電圧源と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を同一半導体基板上に有する光電変換装置において、
前記リセット電圧源は、前記センサリセット電圧源の回路構成と同じ回路構成部を有することを特徴とする光電変換装置。 - 複数の光電変換手段と、該光電変換手段をリセットするセンサリセット手段と、該センサリセット手段に接続されたセンサリセット電圧源と、該光電変換手段からノイズ信号を読み出して保持するノイズ信号保持手段と、該光電変換手段から光信号を読み出して保持する光信号保持手段と、ノイズ信号共通出力線と、光信号共通出力線と、該ノイズ信号共通出力線及び該光信号共通出力線をリセットするリセット手段と、該リセット手段に接続されたリセット電圧源と、該ノイズ信号保持手段の信号を該ノイズ信号共通出力線に、該光信号保持手段の信号を該光信号共通出力線に、それぞれ容量分割で読み出す読み出し手段と、を同一半導体基板上に有する光電変換装置において、
前記光電変換手段からの前記ノイズ信号及び前記光信号は増幅手段を介して前記ノイズ信号保持手段及び前記光信号保持手段に読み出され、前記センサリセット電圧源は前記センサリセット手段を介して前記増幅手段に接続されており、
前記リセット電圧源は、前記ノイズ信号保持手段に保持される電圧値と、前記リセット手段によりリセットされた該ノイズ信号共通出力線及び該光信号共通出力線の電圧値とがほぼ等しくなるような電圧を供給できるように、前記センサリセット電圧源及び増幅手段の回路構成と同じような出力電圧特性を有する回路構成部を備えていることを特徴とする光電変換装置。 - 前記センサリセット電圧源及び増幅手段の回路構成と前記回路構成部の回路構成とは同じであることを特徴とする請求項６記載の光電変換装置。
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