JP2017017356A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017017356A
JP2017017356A JP2016202481A JP2016202481A JP2017017356A JP 2017017356 A JP2017017356 A JP 2017017356A JP 2016202481 A JP2016202481 A JP 2016202481A JP 2016202481 A JP2016202481 A JP 2016202481A JP 2017017356 A JP2017017356 A JP 2017017356A
Authority
JP
Japan
Prior art keywords
layer
oxide semiconductor
insulating layer
film
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2016202481A
Other languages
English (en)
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
小山　潤
Jun Koyama
潤 小山
三宅　博之
Hiroyuki Miyake
博之 三宅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017017356A publication Critical patent/JP2017017356A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2003—Display of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Abstract

【課題】消費電力が抑制された表示装置を提供することを課題の一とする。また、消費電
力が抑制された自発光型の表示装置を提供することを課題の一とする。また、暗所でも長
時間の利用が可能な、消費電力が抑制された自発光型の表示装置を提供することを課題の
一とする。
【解決手段】高純度化された酸化物半導体を用いた薄膜トランジスタで回路を構成し、画
素が一定の状態（映像信号が書き込まれた状態）を保持することを可能とする。その結果
、静止画を表示する場合にも安定した動作が容易になる。また、駆動回路の動作間隔を長
くできるため、表示装置の消費電力を低減できる。また、自発光型の表示装置の画素部に
蓄光材料を適用し、発光素子の光を蓄えれば、暗所でも長時間の利用が可能になる。
【選択図】図１５

Description

本発明の一形態は、表示装置及び表示装置を有する電子機器に関する。特に、酸化物半導
体を用いた電界効果型トランジスタと発光素子により構成される表示装置及び表示装置を
有する電子機器に関する。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を
構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示
装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導
体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。
そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）
なるもので形成された薄膜トランジスタが開示されている（特許文献１乃至３）。
酸化物半導体を用いた電界効果型トランジスタは例えば表示装置に適用できる。表示装置
には、光を発して画像を表示する自発光型の表示装置と、バックライトからの光を選択的
に一部透過して画像を表示する透過型の表示装置と、外光を反射して画像を表示する反射
型の表示装置がある。
自発光型の表示装置及び透過型の表示装置の特徴は外光の影響を受けにくく、発色が鮮や
かであり、映像の表現能力に長けている。
反射型の表示装置の特徴は、光源を内蔵する必要がないため消費電力を抑制し易い点であ
る。もちろん表示画像を書き換えることができるため、印刷媒体を代替する電子ペーパー
として、省資源化を目指す社会において注目を集めている。
しかし、外光が少ない環境において、反射型の表示装置は視認性が低下するため、その利
用には照明が必要となる。照明を利用すると、消費電力が少ないという反射型の表示装置
の特徴が損なわれてしまう。そこで、消費電力を抑制しつつ、暗所における視認性を高め
るために、蓄光性蛍光材料や蓄光材料など、外光を蓄える物質を反射型の表示装置に適用
する発明が開示されている（特許文献４、及び特許文献５）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報 特開２００６−３９２４号公報 特開２００８−１１６８５５号公報
酸化物半導体は薄膜形成工程において化学量論的組成からのずれが生じてしまう。例えば
、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。また、酸化物半導
体の薄膜形成中に混入する水素が酸素（Ｏ）−水素（Ｈ）結合を形成して電子供与体とな
り、電気伝導度を変化させる要因となる。さらにＯ−Ｈは極性分子なので、酸化物半導体
によって作製される薄膜トランジスタのような能動デバイスに対して特性の変動要因とな
る。
電子キャリア濃度が１０１８／ｃｍ３未満としても、酸化物半導体においては実質的には
ｎ型であり、前記特許文献に開示される薄膜トランジスタのオン・オフ比は１０３しか得
られていない。このような薄膜トランジスタのオン・オフ比が低い理由はオフ電流が高い
ことによるものである。
オフ電流が高い薄膜トランジスタを表示装置の画素部に用いた場合、画素に印加した信号
電圧を保持するために容量を付加的に設ける必要が生じる。画素に容量を設けると画素の
開口率が低下し、表示装置の消費電力が大きくなるという課題がある。
また、自発光型や透過型の表示装置の消費電力を低減するために、当該表示装置が有する
発光素子に供給するエネルギーを減らすと、表示が暗くなる、もしくは消えてしまう等、
表示品位に与える影響が著しい。
また、前記特許文献に開示される蓄光材料を適用した反射型の表示装置は外光が少ない環
境でも低い消費電力で表示が可能であるが、あらかじめ外光を蓄光材料に照射して、蓄光
材料に光を蓄えておく必要があり、暗所での長期間の利用には適していない。
本発明は、このような技術的背景のもとでなされたものである。したがってその目的は、
消費電力が抑制された表示装置を提供することを課題の一とする。また、消費電力が抑制
された自発光型の表示装置を提供することを課題の一とする。また、暗所でも長時間の利
用が可能な、消費電力が抑制された自発光型の表示装置を提供することを課題の一とする
。
本発明の一形態は、安定した電気的特性（例えば、オフ電流がきわめて低減されている）
を有する薄膜トランジスタを適用した自発光型の表示装置である。具体的には、酸化物半
導体中で電子供与体（ドナー）となる不純物を除去することで、真性又は実質的に真性な
半導体であって、シリコン半導体よりもエネルギーギャップが大きい酸化物半導体でチャ
ネル領域が形成される薄膜トランジスタによって発光素子の駆動回路を構成するものであ
る。
すなわち、本発明の一形態は、酸化物半導体に含まれる水素が５×１０１９／ｃｍ３以下
、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下とし
て、酸化物半導体に含まれる水素若しくはＯＨ結合を除去し、キャリア濃度を１×１０１
４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下とした酸化物半導体膜でチャネル
領域が形成される薄膜トランジスタによって発光素子の駆動回路を構成するものである。
エネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以
上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度を１×１０１４
／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下となるようにする。
このように高純度化された酸化物半導体は、薄膜トランジスタのチャネル形成領域に用い
ることで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖの場合
において、ゲート電圧が−５Ｖから−２０Ｖの範囲において、ドレイン電流は１×１０−
１３Ａ以下となるように作用する。
また、本発明の一態様は自発光型の表示装置が有する駆動回路が消費する電力に着目した
。すなわち、当該駆動回路が動作する頻度を減らして、当該表示装置が消費する電力を抑
制すればよい。また、自発光型の表示装置の画素部に蓄光層を設け、蓄光層に発光素子が
発する光を蓄え、蓄光層が発する光が画像を表示している間、発光素子に供給するエネル
ギーを抑制し、表示装置の消費電力を抑制すればよい。
すなわち、本発明の一態様は、画素にパルス状の直流電力を供給する電源線と、電源線か
ら電力が供給される発光素子と、電源線と発光素子を接続する回路の開閉を制御する第１
の薄膜トランジスタを有する。また、映像信号を供給する信号線と、信号線と第１の薄膜
トランジスタを接続する回路の開閉を制御する第２の薄膜トランジスタとを有する。前記
第２の薄膜トランジスタのチャネル形成領域は、バンドギャップが２ｅＶ以上であり、水
素濃度が５×１０１９／ｃｍ３以下である酸化物半導体で形成されている。チャネル幅１
μｍあたりのオフ電流が１×１０−１６Ａ／μｍ以下に抑制された第２の薄膜トランジス
タが第１の薄膜トランジスタのオン状態を保持し、前記電源線と前記発光素子を接続して
静止画像を表示する表示装置である。
また、本発明の一態様は、酸化物半導体層のキャリア濃度が１×１０１４／ｃｍ３未満で
ある上記の表示装置である。
また、本発明の一態様は、静止画像の表示期間中に、走査線信号の出力が停止する期間を
有する上記の表示装置である。
また、本発明の一態様は、発光素子が一対の電極と、一対の電極間に発光性の有機物質を
含む層を有する上記の表示装置である。
また、本発明の一態様は、画素に蓄光層を有する上記の表示装置である。
また、本発明の一態様は、上記表示装置を具備する電子機器である。
なお、本明細書において、蓄光材料とは外光などの外部からのエネルギーを吸収して、比
較的安定であって寿命の長い励起子を生成する材料であって、当該励起子が比較的長い期
間に渡って発光を伴って失活する材料全般をいう。寿命が長い励起子が蓄えられた蓄光材
料は、外部からのエネルギーが途絶えた後も発光を継続する。
なお、本明細書において、画素とは、表示装置の各画素に設けられた各素子、例えば薄膜
トランジスタ、画素電極として機能する電極、及び配線等の電気的な信号により表示を制
御するための素子で構成される素子群、のことをいう。なお画素は、カラーフィルタ等を
含むものであっても良く、一画素によって、明るさを制御できる色要素一つ分としてもよ
い。よって、一例として、ＲＧＢの色要素からなるカラー表示装置の場合には、画像の最
小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとなり、複数の
画素によって画像を得ることができるものとなる。
なお、本明細書において、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電
気的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
なお、本明細書において、ＥＬ層とは発光素子の一対の電極間に設けられた層を示すもの
とする。従って、電極間に挟まれた発光物質である有機化合物を含む発光層はＥＬ層の一
態様である。
また、本明細書において、物質Ａを他の物質Ｂからなるマトリクス中に分散する場合、マ
トリクスを構成する物質Ｂをホスト材料と呼び、マトリクス中に分散される物質Ａをゲス
ト材料と呼ぶものとする。なお、物質Ａ並びに物質Ｂは、それぞれ単一の物質であっても
良いし、２種類以上の物質の混合物であっても良いものとする。
なお、本明細書中において、発光装置とは画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、発光装置にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂ
ｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅ
ｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇ
ｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けら
れたモジュール、または発光素子が形成された基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓ
ｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て発光装置に含むもの
とする。
本発明の一形態によれば、高純度化された酸化物半導体を用いた薄膜トランジスタで回路
を構成することで、表示装置が有する回路の動作を安定化させることができる。また、オ
フ電流が１×１０−１３Ａ以下に低減されていることで、表示装置の画素に印加した信号
電圧を保持する容量を付加的に設ける必要がなくなる。すなわち、各画素に保持容量を設
けなくて済むので、開口率を向上させることができる。開口率が高まることで、発光素子
の駆動電圧が抑制され、表示装置の消費電力が低減される。
また、本発明の一形態に係る薄膜トランジスタを用いた画素は、一定の状態（映像信号が
書き込まれた状態）を保持することが可能となるので、静止画を表示する場合にも安定し
た動作をすることができる。また、駆動回路の動作間隔を長くできるため、表示装置の消
費電力を低減できる。
また、本発明の一形態によれば、外光が弱い環境下でも利用可能な表示装置を提供できる
。また、消費電力を抑制して画像を表示できる表示装置を提供できる。
実施の形態に係わる画素の上面図及び断面図。 実施の形態に係わる表示装置の構成を説明する図。 実施の形態に係わる画素への書き込み期間と保持期間を説明する図。 実施の形態に係わる画素の上面図及び断面図。 実施の形態に係わる薄膜トランジスタの上面図及び断面図。 実施の形態に係わる薄膜トランジスタの作製工程を説明する図。 実施の形態に係わる薄膜トランジスタの上面図及び断面図。 実施の形態に係わる薄膜トランジスタの作製工程を説明する図。 実施の形態に係わる薄膜トランジスタの断面図。 実施の形態に係わる薄膜トランジスタの作製工程を説明する図。 実施の形態に係わる薄膜トランジスタの作製工程を説明する図。 実施の形態に係わる薄膜トランジスタの作製工程を説明する図。 実施の形態に係わる薄膜トランジスタの作製工程を説明する図。 実施の形態に係わる薄膜トランジスタの断面図。 実施の形態に係わる画素の等価回路を説明する図。 実施の形態に係わる画素の断面図。 実施の形態に係わる発光装置の断面図。 実施の形態に係わる画素の断面図。 実施の形態に係わる電子機器を説明する図。 実施の形態に係わる電子機器を説明する図。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。 図２１に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 実施の形態に係わる表示装置の構成を説明するブロック図。 実施の形態に係わる駆動回路、及びシフトレジスタの構成を説明する図。 シフトレジスタの動作を説明するタイミングチャート。 シフトレジスタの動作を説明するタイミングチャート。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し
得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の
記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において
、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、
その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、高純度化された酸化物半導体を用いた薄膜トランジスタと画素電極で
構成する画素の例を、図１及び図４を用いて以下に説明する。
まず、画素の上面図について図１（Ａ）に示す。なお図１（Ａ）に示すＴＦＴの構造は、
一例として、ボトムゲート型構造について示しており、ゲートとなる配線から見てチャネ
ル領域となる酸化物半導体層反対側に、ＴＦＴのソース電極及びドレイン電極となる配線
層を有する、いわゆる逆スタガ型の構成について示している。図１（Ａ）に示す画素１０
０は、走査線として機能する第１の配線１０１、信号線として機能する第２の配線１０２
Ａ、酸化物半導体層１０３、容量線１０４、画素電極１０５を有する。また、酸化物半導
体層１０３と画素電極１０５とを電気的に接続するための第３の配線１０２Ｂを有し、薄
膜トランジスタ１０６が構成される。
第１の配線１０１は薄膜トランジスタ１０６のゲートとして機能する配線でもある。第２
の配線１０２Ａは、ソース電極またはドレイン電極の一方及び保持容量の一方の電極とし
て機能する配線でもある。第３の配線１０２Ｂは、ソース電極またはドレイン電極の他方
として機能する配線でもある。容量線１０４は、保持容量の他方の電極として機能する配
線である。なお第１の配線１０１と、容量線１０４とが同層に設けられ、第２の配線１０
２Ａと、第３の配線１０２Ｂとが同層に設けられる。また第３の配線１０２Ｂと容量線１
０４とは、一部重畳して設けられており、発光素子の保持容量を形成している。なお、薄
膜トランジスタ１０６が有する酸化物半導体層１０３は、第１の配線１０１より分岐した
配線上にゲート絶縁膜（図示せず）を介して設けられている。
また図１（Ｂ）には、図１（Ａ）における一点鎖線Ａ１−Ａ２間の断面構造について示し
ている。図１（Ｂ）に示す断面構造で、基板１１１上には、下地膜１１２を介して、ゲー
トである第１の配線１０１、容量線１０４が設けられている。第１の配線１０１及び容量
線１０４を覆うように、ゲート絶縁膜１１３が設けられている。ゲート絶縁膜１１３上に
は、酸化物半導体層１０３が設けられている。酸化物半導体層１０３上には、第２の配線
１０２Ａ、第３の配線１０２Ｂが設けられている。また、酸化物半導体層１０３、第２の
配線１０２Ａ、及び第３の配線１０２Ｂの上には、パッシベーション膜として機能する酸
化物絶縁層１１４が設けられている。酸化物絶縁層１１４には開口部が形成されており、
開口部において画素電極１０５と第３の配線１０２Ｂとの接続がなされる。また、第３の
配線１０２Ｂと容量線１０４とは、ゲート絶縁膜１１３を誘電体として容量素子を形成し
ている。
また図１（Ｃ）には、図１（Ａ）の一点鎖線Ｂ１−Ｂ２の断面図について示しており、容
量線１０４と第２の配線１０２Ａとの間に絶縁層１２１を有する構成について示している
。
第１の配線１０１及び容量線１０４上に第２の配線１０２Ａを設ける場合、ゲート絶縁膜
１１３の膜厚によっては、第１の配線１０１と第２の配線１０２Ａ、及び容量線１０４と
第２の配線１０２Ａ、の間に寄生容量が生じることとなる。そのため、図１（Ｃ）に示す
ように、絶縁層１２１を設けることで寄生容量を低減し、誤動作等の不良を低減すること
ができる。
なお、図１（Ａ）乃至（Ｃ）に示す画素は、図２に示すように、基板２００上に複数の画
素２０１がマトリクス状に配置されるものである。図２では、基板２００上には、画素部
２０２、走査線駆動回路２０３、及び信号線駆動回路２０４を有する構成について示して
いる。画素２０１は、走査線駆動回路２０３に接続された第１の配線１０１によって供給
される走査信号により、各行ごとに選択状態か、非選択状態かが決定される。また走査信
号によって選択されている画素２０１は、信号線駆動回路２０４に接続された第２の配線
１０２Ａによって、第２の配線１０２Ａからビデオ電圧（映像信号、画像信号、ビデオ信
号、ビデオデータともいう）が供給される。
図２では、走査線駆動回路２０３、信号線駆動回路２０４が基板２００上に設けられる構
成について示したが、走査線駆動回路２０３または信号線駆動回路２０４のいずれか一が
基板２００上に設けられる構成としてもよい。また画素部２０２のみを基板２００上に設
ける構成としても良い。
図２で画素部２０２には、複数の画素２０１がマトリクス上に配置（ストライプ配置）す
る例について示している。なお、画素２０１は必ずしもマトリクス上に配置されている必
要はなく、例えば、画素２０１をデルタ配置、またはベイヤー配置してもよい。また画素
部２０２における表示方式はプログレッシブ方式、インターレース方式のいずれかを用い
ることができる。なお、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青）の三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗ
は白）、又はＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどが
ある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。
図２において、第１の配線１０１及び第２の配線１０２Ａは画素の行方向及び列方向の数
に応じて示している。また画素間で第１の配線１０１及び第２の配線１０２Ａを共有して
画素２０１を駆動する構成としても良い。
なお、図１（Ａ）ではＴＦＴの第２の配線１０２Ａの形状を矩形状であるものとして示し
ているが、第３の配線１０２Ｂを囲む形状（具体的には、Ｕ字型またはＣ字型）とし、キ
ャリアが移動する領域の面積を増加させ、薄膜トランジスタの導通時に流れる電流（オン
電流ともいう）の量を増やす構成としてもよい。
なお本明細書で説明するオン電流とは、薄膜トランジスタがオン状態（導通状態ともいう
）のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型の薄膜トランジス
タでは、ゲートとソースとの間に印加される電圧が閾値電圧（Ｖｔｈ）よりも大きい場合
に、ソースとドレインとの間を流れる電流のことをいう。
なお開口率とは、単位面積に対し、光が通過する領域の面積の比率について表したもので
あり、光を透過しない部材が占める領域が広くなると、開口率が低下し、光を透過する部
材が占める領域が広くなると開口率が向上することとなる。表示装置では、画素電極に重
畳する配線、容量線の占める面積、及び薄膜トランジスタのサイズを小さくすることで開
口率が向上することとなる。
特に自発光型の表示装置においては、観察者が表示装置の表示に対峙した位置から観察し
うる発光素子の発光面積が、画素面積に占める割合を開口率という。
なお、薄膜トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端
子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ド
レイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソ
ースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソ
ースまたはドレインであるかを限定することが困難である。そこで、ソース及びドレイン
として機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例
としては、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを
第１電極、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場
合がある。
次いで、酸化物半導体層１０３について説明する。
本実施の形態で用いる酸化物半導体は水素若しくはＯＨ結合が除去され、当該酸化物半導
体に含まれる水素は５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、
より好ましくは５×１０１７／ｃｍ３以下である。そして、キャリア濃度を１×１０１４
／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下とした酸化物半導体膜をチャネル形
成領域に適用して、薄膜トランジスタを構成する。なお、酸化物半導体層中の水素濃度測
定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）で行えばよい。
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度
を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３以下となるようにする。
即ち、酸化物半導体層のキャリア濃度は、限りなくゼロにする。
このように酸化物半導体層に含まれる水素を徹底的に除去することにより高純度化された
酸化物半導体層を、薄膜トランジスタのチャネル形成領域に用いることで、オフ電流値が
極めて小さい薄膜トランジスタを提供できる。
例えば、高純度化された酸化物半導体層を用いた薄膜トランジスタのチャネル長が３μｍ
、チャネル幅が１０ｍｍの場合であっても、ドレイン電圧が１Ｖ及び１０Ｖの場合におい
て、ゲート電圧が−５Ｖから−２０Ｖの範囲（オフ状態）において、ドレイン電流は１×
１０−１３Ａ以下となるように作用する。
高純度化された酸化物半導体層を用いた薄膜トランジスタの特性について、図２１乃至図
２４を用いて説明する。図２１は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタ
の縦断面図を示す。ゲート電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導
体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられ
ている。
図２２は、図２１に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図
２２（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図
２２（Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０Ｖ）を加えた場合を示す。
図２３は、図２１におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である
。図２３（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソース
とドレインの間にキャリア（電子）が流れるオン状態を示している。また、図２３（Ｂ）
は、ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャ
リアは流れない）である場合を示す。
図２４は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギ
ャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している
。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する一つの要因となり
うることが知られている。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除
去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによ
り真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、水素や水等の不純
物を極力除去したことにより、高純度化されたｉ型（真性半導体）又はそれに近づけるこ
とを特徴としている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（
Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導
体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）がほぼ等しい場合
、両者が接触すると図２２（Ａ）で示すようなエネルギーバンド図（模式図）が示される
。
図２２（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電
子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図２２（Ａ）のバリアの高さすなわちバ
ンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
このとき電子は、図２３（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体
との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図２３（Ｂ）において、ゲート電極（Ｇ１）に負の電位が印加されると、少数キャ
リアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子
であっても、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値
）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が得られる。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とにより、薄膜トランジスタの動作を良好なものとすることができる。
このように、オフ状態における電流値（オフ電流値）が極めて小さい薄膜トランジスタを
用いて、記憶回路（記憶素子）などを作製した場合、オフ電流値が小さくほとんどリーク
がないため、映像信号等の電気信号を保持する時間を長くすることができる。
具体的には、上述の酸化物半導体層を具備する薄膜トランジスタは、チャネル幅１μｍあ
たりのオフ電流を１×１０−１６Ａ／μｍ以下とすること、さらには１ａＡ／μｍ（１×
１０−１８Ａ／μｍ）以下にすることが可能である。
オフ状態における電流値（オフ電流値）が極めて小さいトランジスタを画素部のスイッチ
ング用トランジスタ（例えば図１５のスイッチング用トランジスタ６４０１）として用い
ることにより、映像信号等の電気信号の保持時間を長くすることができる。保持時間を長
くすることができるため、例えば、書き込みの間隔は１０秒以上、好ましくは３０秒以上
、さらに好ましくは１分以上１０分未満とすることができる。書き込む間隔を長くすると
、消費電力を抑制する効果を高くできる。
なお、トランジスタのオフ電流の流れ難さをオフ抵抗率として表すことができる。オフ抵
抗率とは、トランジスタがオフのときのチャネル形成領域の抵抗率であり、オフ抵抗率は
オフ電流から算出することができる。
具体的には、オフ電流とドレイン電圧との値が分かればオームの法則からトランジスタが
オフのときの抵抗値（オフ抵抗Ｒ）を算出することができる。そして、チャネル形成領域
の断面積Ａとチャネル形成領域の長さ（ソースドレイン電極間の距離に相当する）Ｌが分
かればρ＝ＲＡ／Ｌの式（Ｒはオフ抵抗）からオフ抵抗率ρを算出することができる。
ここで、断面積Ａは、チャネル形成領域の膜厚をｄとし、チャネル幅をＷとするとき、Ａ
＝ｄＷから算出することができる。また、チャネル形成領域の長さＬはチャネル長Ｌであ
る。以上のように、オフ電流からオフ抵抗率を算出することができる。
本実施の形態の酸化物半導体層を具備するトランジスタのオフ抵抗率は１×１０９Ω・ｍ
以上が好ましく、さらに１×１０１０Ω・ｍ以上がより好ましい。
なお図１５に示す画素構成は本実施の形態の一態様であり、例えば保持容量を駆動用トラ
ンジスタ６４０２のゲートと電源線６４０７の間に設けることもできる。該保持容量は、
一対の電極間に絶縁層を誘電体として挟んで構成すればよい。保持容量の大きさは、スイ
ッチング用トランジスタ６４０１のオフ電流等を考慮し、所定の期間の間電荷を保持でき
るように設定する。
例えば低温ポリシリコンを具備する薄膜トランジスタでは、オフ電流が１×１０−１２Ａ
相当であると見積もって設計等行うこととなっている。そのため、酸化物半導体を有する
薄膜トランジスタでは、低温ポリシリコンを具備する薄膜トランジスタに比べて、保持容
量が同等（０．１ｐＦ程度）である際、電圧の保持期間を１０５倍程度に引き延ばすこと
ができる。また、アモルファスシリコンを具備するトランジスタの場合、チャネル幅１μ
ｍあたりのオフ電流は、１×１０−１３Ａ／μｍ以上である。したがって、保持容量が同
等（０．１ｐＦ程度）である際、高純度の酸化物半導体を用いたトランジスタの方がアモ
ルファスシリコンを用いたトランジスタに比較して、電圧の保持期間を１０４倍以上に引
き延ばすことができる。
一例として、通常、低温ポリシリコンを用いたトランジスタを有する画素では表示を６０
フレーム／秒（１フレームあたり１６ｍｓｅｃ）で行っている。これは静止画であっても
同じで、レートを低下させる（書き込みの間隔を伸ばす）と、画素の電圧が低下して表示
に支障をきたすためである。一方、上述の酸化物半導体層を具備するトランジスタを用い
た場合、オフ電流が小さいため、１回の信号書き込みによる保持期間を１０５倍の１６０
０秒程度とすることができる。
以上のように本実施の形態の表示装置は少ない画像信号の書き込み回数で静止画の表示を
行うことができる。保持期間を長くとれるため、特に静止画の表示を行う際に、信号の書
き込みを行う頻度を低減することができる。そのため、低消費電力化を図ることができる
。例えば、一つの静止画像の表示期間に画素に書き込む回数は、１回またはｎ回とするこ
とができる。なお、ｎは２以上１０３回以下とする。こうして、表示装置の低消費電力化
を図ることができる。
さらに、本実施の形態においては、静止画表示を行う際に、信号線や走査線に供給される
信号の出力を停止するように駆動回路部を動作させることにより、画素部だけでなく駆動
回路部の消費電力も抑制することができる。
図３では、書き込み期間と保持期間（１フレーム期間ともいう）の関係について示してい
る。図３において、期間２５１、２５２が保持期間に相当し、期間２６１、２６２が書き
込み期間に相当する。前述の高純度化された酸化物半導体層を具備する薄膜トランジスタ
は、保持期間（期間２５１、期間２５２）を長く取ることができるため、特に静止画の表
示を行う際に、信号の書き込みを行う頻度を著しく低減することができる。このため、表
示の切り替えが少ない静止画等の表示では、画素への信号の書き込み回数を低減すること
ができるため、低消費電力化を図ることができる。
なお、ＥＬ素子に接続された駆動トランジスタのゲートに印加されている電圧は、静止画
を表示している間に減衰するため、駆動トランジスタのゲートに印加されている電圧が保
持されている割合を考慮して、適宜リフレッシュ動作してもよい。例えば、駆動トランジ
スタのゲートに信号を書き込んだ直後における電圧の値（初期値）に対して所定のレベル
まで電圧が下がったタイミングでリフレッシュ動作を行えばよい。所定のレベルとする電
圧は、初期値に対してチラツキを感じない程度に設定することが好ましい。具体的には、
表示対象が映像の場合、初期値に対して１．０％低い状態、好ましくは０．３％低い状態
となる毎に、リフレッシュ動作（再度の書き込み）を行うのが好ましい。また、表示対象
が文字の場合、初期値に対して１０％低い状態、好ましくは３％低い状態となる毎に、リ
フレッシュ動作（再度の書き込み）を行うのが好ましい。
なお、保持容量を形成しない場合の画素の上面図及びその断面図の構成について図４（Ａ
）、（Ｂ）に示す。図４（Ａ）、（Ｂ）に示す構成は、図１（Ａ）及び（Ｂ）における容
量線を省略した図に相当する。図４（Ａ）に示す上面図、図４（Ｂ）に示す断面図からも
わかるように、酸化物半導体層を有する薄膜トランジスタを用いることで、画素電極１０
５が占める領域、すなわち開口率を向上することができる。また図４（Ｂ）に示す断面図
からもわかるように、酸化物半導体層を有する薄膜トランジスタを用いることで、容量線
を削減し、そして画素電極１０５が占める領域を広げることができるため、すなわち開口
率を向上することができる。
本実施の形態にように、高純度化された酸化物半導体層を用いた、オフ電流値が極めて小
さい薄膜トランジスタを画素部に適用することにより、画素部に保持容量を設けずとも画
像（特に動画）の表示が可能な表示装置を提供できる。また保持容量を設ける場合におい
ても、保持容量で電圧を保持できる期間を長く取ることができ、静止画等を表示する際の
消費電力が低減された表示装置を提供できる。さらに、開口率の向上を図ることによって
、高精細な表示部を有する表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの例を示す
。本実施の形態で示す薄膜トランジスタ４１０は、実施の形態１の薄膜トランジスタ１０
６として用いることができる。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図５及び
図６を用いて説明する。
図５（Ａ）（Ｂ）に薄膜トランジスタの上面及び断面構造の一例を示す。図５（Ａ）（Ｂ
）に示す薄膜トランジスタ４１０は、トップゲート構造の薄膜トランジスタの一つである
。
図５（Ａ）はトップゲート構造の薄膜トランジスタ４１０の上面図であり、図５（Ｂ）は
図５（Ａ）の線Ｃ１−Ｃ２における断面図である。
薄膜トランジスタ４１０は、絶縁表面を有する基板４００上に、絶縁層４０７、酸化物半
導体層４１２、ソース電極層又はドレイン電極層４１５ａ、及びソース電極層又はドレイ
ン電極層４１５ｂ、ゲート絶縁層４０２、ゲート電極層４１１を含み、ソース電極層又は
ドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂにそれぞれ配線層４
１４ａ、配線層４１４ｂが接して設けられ電気的に接続している。
また、薄膜トランジスタ４１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図６（Ａ）乃至（Ｅ）を用い、基板４００上に薄膜トランジスタ４１０を作製する
工程を説明する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用
的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用い
ることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また
、プラスチック基板等も適宜用いることができる。
まず、絶縁表面を有する基板４００上に下地膜となる絶縁層４０７を形成する。酸化物半
導体層と接する絶縁層４０７は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウ
ム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層４
０７の形成方法としては、プラズマＣＶＤ法又はスパッタリング法等を用いることができ
るが、絶縁層４０７中に水素が多量に含まれないようにするためには、スパッタリング法
で絶縁層４０７を成膜することが好ましい。
本実施の形態では、絶縁層４０７として、スパッタリング法により酸化シリコン層を形成
する。基板４００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッ
タガスを導入しシリコン半導体のターゲットを用いて、基板４００に絶縁層４０７として
、酸化シリコン層を成膜する。また基板４００は室温でもよいし、加熱されていてもよい
。
例えば、石英（好ましくは合成石英）を用い、基板温度１０８℃、基板とターゲットの間
との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及
びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲ
Ｆスパッタリング法により酸化シリコン膜を成膜する。膜厚は１００ｎｍとする。なお、
酸化シリコン膜を成膜するためのターゲットとして、石英（好ましくは合成石英）に代え
てシリコンターゲットを用いることができる。なお、スパッタガスとして酸素又は、酸素
及びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することが好ま
しい。絶縁層４０７に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜し絶
縁層４０７に含まれる不純物の濃度を低減できる。
絶縁層４０７を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が、濃度ｐｐｍ程度、好ましくは濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが望ましい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、直
流電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣス
パッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、
ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁層４０７は積層構造でもよく、例えば、基板４００側から窒化シリコン層、窒
化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などの窒化物絶縁
層と、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
絶縁層４０７として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層
と酸化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜するこ
とができる。先に窒素を含むガスを導入して、処理室内に装着されたシリコンターゲット
を用いて窒化シリコン層を形成し、次に酸素を含むガスに切り替えて同じシリコンターゲ
ットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸化シリコン層とを大気に曝
露せずに連続して形成することができるため、窒化シリコン層表面に水素や水分などの不
純物が吸着することを防止することができる。
次いで、絶縁層４０７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する
。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層４０７が形成された基板
４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排気するこ
とが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、
この予備加熱の処理は省略することもできる。またこの予備加熱は、後に形成するゲート
絶縁層４０２の成膜前の基板４００に行ってもよいし、後に形成するソース電極層又はド
レイン電極層４１５ａ及びソース電極層又はドレイン電極層４１５ｂまで形成した基板４
００にも同様に行ってもよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、絶縁層４０７の表面に付着しているゴミを除去
することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲
気下で基板側に高周波電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を
改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いて
もよい。
酸化物半導体膜はスパッタリング法により成膜する。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−
Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉ
ｎ−Ｓｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ
−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚ
ｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリング法により成膜する。また
、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガ
ス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成するこ
とができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％
以下含むターゲットを用いて成膜を行ってもよい。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、酸化亜鉛を主成
分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のターゲット
の他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比
として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ：Ｚｎ
＝１：１：０．５［ａｔｏｍｉｃ比］）を用いることができる。また、Ｉｎ、Ｇａ、及び
Ｚｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔ
ｏｍｉｃ比］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍｉｃ比］の組成比を有する
ターゲットを用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０％以上
１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体
成膜用ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲット
として基板４００上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、
ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて
排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好
ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半
導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱
してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜を第１のフォトリソグラフィ工程により島状の酸化物半導体層４
１２に加工する（図６（Ａ）参照。）。また、島状の酸化物半導体層４１２を形成するた
めのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェ
ット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチン
グでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層４１２に加工する。
本実施の形態では、酸化物半導体層４１２に、第１の加熱処理を行う。第１の加熱処理の
温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒
素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化
物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理に
よって酸化物半導体層４１２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体膜
が結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体膜となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上
２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場
合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。導電膜をスパ
ッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ
、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上
述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジル
コニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いても
よい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造
、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成
膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）、
タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカン
ジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒
化膜を用いてもよい。
第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン電
極層４１５ｂを形成した後、レジストマスクを除去する（図６（Ｂ）参照。）。なお、形
成されたソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲー
ト絶縁層の被覆性が向上するため好ましい。
本実施の形態ではソース電極層又はドレイン電極層４１５ａ、ソース電極層又はドレイン
電極層４１５ｂとしてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
なお、導電膜のエッチングの際に、酸化物半導体層４１２は酸化物半導体層４１２が除去
されて、その下の絶縁層４０７が露出しないようにそれぞれの材料及びエッチング条件を
適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４１２にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（３１重量％過
酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いる。
なお、第２のフォトリソグラフィ工程では、酸化物半導体層４１２は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又
はドレイン電極層４１５ａ、ソース電極層又はドレイン電極層４１５ｂを形成するための
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層４１２上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。
次いで、絶縁層４０７、酸化物半導体層４１２、ソース電極層又はドレイン電極層４１５
ａ、ソース電極層又はドレイン電極層４１５ｂ上にゲート絶縁層４０２を形成する（図６
（Ｃ）参照。）。
ここで、不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲー
ト絶縁膜との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶
縁膜（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲー
ト絶縁膜とが密接することにより、界面準位密度を低減して界面特性を良好なものとする
ことができるからである。
また、高密度プラズマＣＶＤ装置により得られた絶縁膜は、一定した厚さの膜形成ができ
るため段差被覆性に優れている。また、高密度プラズマＣＶＤ装置により得られる絶縁膜
は、薄い膜の厚みを精密に制御することができる。
もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング
法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理
によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であっても
良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化
物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対
して、本発明は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のようにゲ
ート絶縁膜との界面特性を良好にすることにより、ＢＴ試験に対しても安定な薄膜トラン
ジスタを得ることを可能としている。
また、ゲート絶縁層は、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸
化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができる。
ゲート絶縁層の形成は、高密度プラズマＣＶＤ装置により行う。ここでは、高密度プラズ
マＣＶＤ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指してい
る。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜
の成膜を行う。
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガ
スを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁
表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を停止し、大気
に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプラズマ処理を
行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面に行わ
れるプラズマ処理は、絶縁膜の成膜より後に行う。上記プロセス順序を経た絶縁膜は、膜
厚が薄く、例えば１００ｎｍ未満であっても信頼性を確保することができる絶縁膜である
。
チャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は
、１：１０から１：２００の範囲とする。また、チャンバーに導入する希ガスとしては、
ヘリウム、アルゴン、クリプトン、キセノンなどを用いることができるが、中でも安価で
あるアルゴンを用いることが好ましい。
上記プロセス順序を経た絶縁膜は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁膜と
は大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合におい
て、平行平板型のＰＣＶＤ装置で得られる絶縁膜の１０％以上または２０％以上遅く、高
密度プラズマＣＶＤ装置で得られる絶縁膜は緻密な膜と言える。
本実施の形態では、ゲート絶縁層４０２として膜厚１００ｎｍの酸化窒化珪素膜（ＳｉＯ
ｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。ゲート絶縁層４０２は、高密度プラズ
マＣＶＤ装置に成膜ガスとしてモノシラン（ＳｉＨ４）、亜酸化窒素（Ｎ２Ｏ）、及びア
ルゴン（Ａｒ）を用い、それぞれの流量をＳｉＨ４／Ｎ２Ｏ／Ａｒ＝２５０／２５００／
２５００（ｓｃｃｍ）とし、成膜圧力３０Ｐａ、成膜温度３２５℃にて、５ｋＷのマイク
ロ波電力を印加してプラズマを発生させて、成膜を行う。
また、スパッタリング法でゲート絶縁層４０２を成膜してもよい。スパッタリング法によ
り酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英タ
ーゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行
う。スパッタリング法を用いるとゲート絶縁層４０２中に水素が多量に含まれないように
できる。
また、ゲート絶縁層４０２は、ソース電極層又はドレイン電極層４１５ａ、ソース電極層
又はドレイン電極層４１５ｂ側から酸化シリコン層と窒化シリコン層を積層した構造とす
ることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸
化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶
縁層としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（
ＳｉＮｙ（ｙ＞０））を積層してもよい。例えば、圧力０．４Ｐａ、高周波電源１．５ｋ
Ｗ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰
囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成できる。
次いで、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４０２の一部を除去して、ソース電極層又はドレイン電極層４
１５ａ、ソース電極層又はドレイン電極層４１５ｂに達する開口４２１ａ、４２１ｂを形
成する（図６（Ｄ）参照。）。
次に、ゲート絶縁層４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４
のフォトリソグラフィ工程によりゲート電極層４１１、配線層４１４ａ、４１４ｂを形成
する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイ
ンクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４１１、配線層４１４ａ、４１４ｂの材料は、モリブデン、チタン、
クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属
材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することがで
きる。
例えば、ゲート電極層４１１、配線層４１４ａ、４１４ｂの２層の積層構造としては、ア
ルミニウム層上にモリブデン層が積層された２層の積層構造、または銅層上にモリブデン
層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した
２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。３
層の積層構造としては、タングステン層または窒化タングステンと、アルミニウムとシリ
コンの合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層し
た積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成
することもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙
げることができる。
本実施の形態ではゲート電極層４１１、配線層４１４ａ、４１４ｂとしてスパッタリング
法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
薄膜トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえ
して行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行っても
よい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４１
２を有する薄膜トランジスタ４１０を形成することができる（図６（Ｅ）参照。）。薄膜
トランジスタ４１０は実施の形態１における薄膜トランジスタ１０６として適用すること
ができる。
また、薄膜トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けて
もよい。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン
層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することが
できる。
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド
、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他
に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶
縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、
スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印
刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフ
コーター等を用いることができる。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体膜の安定化を図ることができる。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの例を示す
。なお、実施の形態２と同一部分又は同様な機能を有する部分、及び工程は、実施の形態
２と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳細な説明も省
略する。本実施の形態で示す薄膜トランジスタ４６０は、実施の形態１の薄膜トランジス
タ１０６として用いることができる。
本実施の形態の薄膜トランジスタ及び薄膜トランジスタの作製方法の一形態を、図７及び
図８を用いて説明する。
図７（Ａ）（Ｂ）に薄膜トランジスタの上面及び断面構造の一例を示す。図７（Ａ）（Ｂ
）に示す薄膜トランジスタ４６０は、トップゲート構造の薄膜トランジスタの一つである
。
図７（Ａ）はトップゲート構造の薄膜トランジスタ４６０の上面図であり、図７（Ｂ）は
図７（Ａ）の線Ｄ１−Ｄ２における断面図である。
薄膜トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース電
極層又はドレイン電極層４６５ａ（４６５ａ１、４６５ａ２）、酸化物半導体層４６２、
ソース電極層又はドレイン電極層４６５ｂ、配線層４６８、ゲート絶縁層４５２、ゲート
電極層４６１（４６１ａ、４６１ｂ）を含み、ソース電極層又はドレイン電極層４６５ａ
（４６５ａ１、４６５ａ２）は配線層４６８を介して配線層４６４と電気的に接続してい
る。また、図示していないが、ソース電極層又はドレイン電極層４６５ｂもゲート絶縁層
４５２に設けられた開口において配線層と電気的に接続する。
以下、図８（Ａ）乃至（Ｅ）を用い、基板４５０上に薄膜トランジスタ４６０を作製する
工程を説明する。
まず、絶縁表面を有する基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、絶縁層４５７として、スパッタリング法により酸化シリコン層を形成
する。基板４５０を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッ
タガスを導入しシリコンターゲット又は石英（好ましくは合成石英）を用いて、基板４５
０に絶縁層４５７として、酸化シリコン層を成膜する。なお、スパッタガスとして酸素又
は、酸素及びアルゴンの混合ガスを用いて行う。
例えば、純度が６Ｎであり、石英（好ましくは合成石英）を用い、基板温度１０８℃、基
板とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源
１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１
：１）雰囲気下でＲＦスパッタリング法により酸化シリコン膜を成膜する。膜厚は１００
ｎｍとする。なお、酸化シリコン膜を成膜するためのターゲットとして、石英（好ましく
は合成石英）に代えてシリコンターゲットを用いることができる。
この場合において、処理室内の残留水分を除去しつつ絶縁層４５７を成膜することが好ま
しい。絶縁層４５７に水素、水酸基又は水分が含まれないようにするためである。クライ
オポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を
含む化合物を含む化合物等が排気されるため、当該処理室で成膜し絶縁層４５７に含まれ
る不純物の濃度を低減できる。
絶縁層４５７を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物など
の不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが
好ましい。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化シリコン層、窒
化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニウム層などの窒化物絶縁層と
、上記酸化物絶縁層との積層構造としてもよい。
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
次いで、絶縁層４５７上に、導電膜を形成し、第１のフォトリソグラフィ工程により導電
膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層又はドレイン
電極層４６５ａ１、４６５ａ２を形成した後、レジストマスクを除去する（図８（Ａ）参
照。）。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２は断面図では分断され
て示されているが、連続した膜である。なお、形成されたソース電極層、ドレイン電極層
の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好まし
い。
ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２の材料としては、Ａｌ、Ｃｒ、
Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か
、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、
ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用い
てもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、
シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層
構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜
を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ
）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、ス
カンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしく
は窒化膜を用いてもよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ａ１、４６５ａ２としてスパッ
タリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層４６２を形成する。
形成した酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層４
６２に加工する（図８（Ｂ）参照。）。本実施の形態では、酸化物半導体膜としてＩｎ−
Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリング法により成膜す
る。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲット
として基板４５０上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、
ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて
排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好
ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半
導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱
してもよい。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層４６２に加工する。
本実施の形態では、酸化物半導体層４６２に、第１の加熱処理を行う。第１の加熱処理の
温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒
素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化
物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理に
よって酸化物半導体層４６２の脱水化または脱水素化を行うことができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。例えば、第１の加熱処理として、６５０℃〜７０
０℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を
移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用
いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体膜
が結晶化し、微結晶膜または多結晶膜となる場合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にさらにソース電極及びドレイン電極を積層させた後、ソース電
極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
次いで、絶縁層４５７及び酸化物半導体層４６２上に、導電膜を形成し、第３のフォトリ
ソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って
ソース電極層又はドレイン電極層４６５ｂ、配線層４６８を形成した後、レジストマスク
を除去する（図８（Ｃ）参照。）。ソース電極層又はドレイン電極層４６５ｂ、配線層４
６８はソース電極層又はドレイン電極層４６５ａ１、４６５ａ２と同様な材料及び工程で
形成すればよい。
本実施の形態ではソース電極層又はドレイン電極層４６５ｂ、配線層４６８としてスパッ
タリング法により膜厚１５０ｎｍのチタン膜を形成する。本実施の形態では、ソース電極
層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又はドレイン電極層４６５
ｂに同じチタン膜を用いる例のため、ソース電極層又はドレイン電極層４６５ａ１、４６
５ａ２とソース電極層又はドレイン電極層４６５ｂとはエッチングにおいて選択比がとれ
ない。よって、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２が、ソース電極
層又はドレイン電極層４６５ｂのエッチング時にエッチングされないように、酸化物半導
体層４６２に覆われないソース電極層又はドレイン電極層４６５ａ２上に配線層４６８を
設けている。ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２とソース電極層又
はドレイン電極層４６５ｂとにエッチング工程において高い選択比を有する異なる材料を
用いる場合には、エッチング時にソース電極層又はドレイン電極層４６５ａ２を保護する
配線層４６８は必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層４６２にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（３１重量％過
酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層又
はドレイン電極層４６５ｂ、配線層４６８を形成するためのレジストマスクをインクジェ
ット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスク
を使用しないため、製造コストを低減できる。
次いで、絶縁層４５７、酸化物半導体層４６２、ソース電極層又はドレイン電極層４６５
ａ１、４６５ａ２、ソース電極層又はドレイン電極層４６５ｂ上にゲート絶縁層４５２を
形成する。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４５２中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４５２を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は
、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層４５２は、ソース電極層又はドレイン電極層４６５ａ１、４６５ａ２、ソー
ス電極層又はドレイン電極層４６５ｂ側から酸化シリコン層と窒化シリコン層を積層した
構造とすることもできる。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、
酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気
下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層４５２の一部を除去して、配線層４６８に達する開口４２３を
形成する（図８（Ｄ）参照。）。図示しないが開口４２３の形成時にソース電極層又はド
レイン電極層４６５ｂに達する開口を形成してもよい。本実施の形態では、ソース電極層
又はドレイン電極層４６５ｂへの開口はさらに層間絶縁層を積層した後に形成し、電気的
に接続する配線層を開口に形成する例とする。
次に、ゲート絶縁層４５２、及び開口４２３上に導電膜を形成した後、第５のフォトリソ
グラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成す
る。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４の材料は、モリブデン
、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウ
ム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成す
ることができる。
本実施の形態ではゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４としてスパ
ッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
薄膜トランジスタ４６０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえ
して行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行っても
よい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４６
２を有する薄膜トランジスタ４６０を形成することができる（図８（Ｅ）参照。）。薄膜
トランジスタ４６０は、実施の形態１の画素部２０２の各画素に用いる薄膜トランジスタ
に用いることができる。
また、薄膜トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けて
もよい。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層にソース
電極層又はドレイン電極層４６５ｂに達する開口を形成し、その開口に、ソース電極層又
はドレイン電極層４６５ｂと電気的に接続する配線層を形成する。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体膜の安定化を図ることができる。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの他の例を
示す。なお、実施の形態２と同一部分又は同様な機能を有する部分、及び工程は、実施の
形態２と同様とすればよく、その繰り返しの説明は省略する。また同じ箇所の詳細な説明
も省略する。本実施の形態で示す薄膜トランジスタ４２５、４２６は、実施の形態１の薄
膜トランジスタ１０６として用いることができる。
本実施の形態の薄膜トランジスタを、図９を用いて説明する。
図９（Ａ）（Ｂ）に薄膜トランジスタの断面構造の一例を示す。図９（Ａ）（Ｂ）に示す
薄膜トランジスタ４２５、４２６は、酸化物半導体層を導電層とゲート電極層とで挟んだ
構造の薄膜トランジスタの一つである。
また、図９（Ａ）（Ｂ）において、基板はシリコン基板を用いており、シリコン基板４２
０上に設けられた絶縁層４２２上に薄膜トランジスタ４２５、４２６がそれぞれ設けられ
ている。
図９（Ａ）において、シリコン基板４２０に設けられた絶縁層４２２と絶縁層４０７との
間に少なくとも酸化物半導体層４１２全体と重なるように導電層４２７が設けられている
。
なお、図９（Ｂ）は、絶縁層４２２と絶縁層４０７との間の導電層が、導電層４２４のよ
うにエッチングにより加工され、酸化物半導体層４１２の少なくともチャネル領域を含む
一部と重なる例である。
導電層４２７、４２４は後工程で行われる加熱処理温度に耐えられる金属材料であればよ
く、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ク
ロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた元素、または上述
した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素
を成分とする窒化物などを用いることができる。また、単層構造でも積層構造でもよく、
例えばタングステン層単層、又は窒化タングステン層とタングステン層との積層構造など
を用いることができる。
また、導電層４２７、４２４は、電位が薄膜トランジスタ４２５、４２６のゲート電極層
４１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させるこ
ともできる。また、導電層４２７、４２４の電位がＧＮＤ、０Ｖという固定電位であって
もよい。
導電層４２７、４２４によって、薄膜トランジスタ４２５、４２６の電気特性を制御する
ことができる。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの他の例を
示す。本実施の形態で示す薄膜トランジスタ３９０は、実施の形態１の薄膜トランジスタ
１０６として用いることができる。
本実施の形態の薄膜トランジスタの断面構造の一例を図１０（Ａ）乃至（Ｅ）に示す。図
１０（Ａ）乃至（Ｅ）に示す薄膜トランジスタ３９０は、ボトムゲート構造の一つであり
逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３９０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１０（Ａ）乃至（Ｅ）を用い、基板３９４上に薄膜トランジスタ３９０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３９１を形成する。形成されたゲート電極層の端部はテーパ形状
であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジスト
マスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成
するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板３９４に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用
的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用い
ることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また
、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板３９４とゲート電極層３９１との間に設けてもよい。下地膜は
、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
また、ゲート電極層３９１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３９１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層構造、銅層上に窒
化チタン層若しくは窒化タンタル層を積層した２層構造、窒化チタン層とモリブデン層と
を積層した２層構造、又は窒化タングステン層とタングステン層とを積層した２層構造と
することが好ましい。３層の積層構造としては、タングステン層または窒化タングステン
層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン
層またはチタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電膜
を用いてゲート電極層を形成することもできる。透光性を有する導電膜としては、透光性
導電性酸化物等をその例に挙げることができる。
次いで、ゲート電極層３９１上にゲート絶縁層３９７を形成する。
ゲート絶縁層３９７は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウ
ム層を単層で又は積層して形成することができる。なお、ゲート絶縁層３９７中に水素が
多量に含まれないようにするためには、スパッタリング法でゲート絶縁層３９７を成膜す
ることが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲ
ットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は
、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層３９７は、ゲート電極層３９１側から窒化シリコン層と酸化シリコン層を積
層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法に
より膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し
、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸
化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする
。
また、ゲート絶縁層３９７、酸化物半導体膜３９３に水素、水酸基及び水分がなるべく含
まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲ
ート電極層３９１が形成された基板３９４、又はゲート絶縁層３９７までが形成された基
板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離し排気する
ことが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下好ましくは
１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプ
が好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、
酸化物絶縁層３９６の成膜前に、ソース電極層３９５ａ及びドレイン電極層３９５ｂまで
形成した基板３９４にも同様に行ってもよい。
次いで、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３９
３を形成する（図１０（Ａ）参照。）。
なお、酸化物半導体膜３９３をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着してい
るゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素な
どを用いてもよい。
酸化物半導体膜３９３はスパッタリング法により成膜する。酸化物半導体膜３９３は、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、
Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓ
ｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ
−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体膜３９
３をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタリング法に
より成膜する。また、酸化物半導体膜３９３は、希ガス（代表的にはアルゴン）雰囲気下
、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ
リング法により形成することができる。また、スパッタリング法を用いる場合、ＳｉＯ２
を２重量％以上１０重量％以下含むターゲットを用いて成膜を行いてもよい。
酸化物半導体膜３９３をスパッタリング法で作製するためのターゲットとして、酸化亜鉛
を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のター
ゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（
組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：０．５［ａｔｏｍｉｃ比］）を用いることができる。また、Ｉｎ、Ｇａ
、及びＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［ａｔｏｍｉｃ比］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍｉｃ比］の組成比を
有するターゲットを用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０
％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物
半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる
。
減圧状態に保持された処理室内に基板を保持し、基板を室温又は４００℃未満の温度に加
熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガ
スを導入し、金属酸化物をターゲットとして基板３９４上に酸化物半導体膜３９３を成膜
する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ま
しい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いる
ことが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたも
のであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（
Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気
されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる
。また、クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行
うことで、酸化物半導体膜３９３を成膜する際の基板温度は室温又は４００℃未満とする
ことができる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流
電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパ
ッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、Ｄ
Ｃスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法
や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層３
９９に加工する（図１０（Ｂ）参照。）。また、島状の酸化物半導体層３９９を形成する
ためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層３９７にコンタクトホールを形成する場合、その工程は酸化物半導体
層３９９の形成時に行うことができる。
なお、ここでの酸化物半導体膜３９３のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用し低コスト化することができる
。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層３９９及びゲー
ト絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、ゲート絶縁層３９７、及び酸化物半導体層３９９上に、導電膜を形成する。導電
膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃ
ｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合
金か、上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウ
ム、ジルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を
用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例え
ば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する
２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴ
ｉ膜を成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）
、スカンジウム（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、も
しくは窒化膜を用いてもよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３９５ａ、ドレイン電極層３９５ｂを形成した後、レジスト
マスクを除去する（図１０（Ｃ）参照。）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３９９上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。
なお、導電膜のエッチングの際に、酸化物半導体層３９９は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層３９９にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（３１重量％過
酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３９９は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３
９５ａ、ドレイン電極層３９５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物
半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガ
スを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護
絶縁膜となる酸化物絶縁層として酸化物絶縁層３９６を形成する（図１０（Ｄ）参照。）
。本実施の形態では、酸化物半導体層３９９がソース電極層３９５ａ、ドレイン電極層３
９５ｂと重ならない領域において、酸化物半導体層３９９と酸化物絶縁層３９６とが接す
るように形成する。
本実施の形態では、酸化物絶縁層３９６として、島状の酸化物半導体層３９９、ソース電
極層３９５ａ、ドレイン電極層３９５ｂまで形成された基板３９４を室温又は１００℃未
満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシ
リコン半導体のターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１
Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．
４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣ
スパッタリング法により酸化シリコン膜を成膜する。膜厚は３００ｎｍとする。なお、酸
化シリコン膜を成膜するためのターゲットとして、シリコンターゲットに代えて石英（好
ましくは合成石英）を用いることができる。なお、スパッタガスとして酸素又は、酸素及
びアルゴンの混合ガスを用いて行う。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３９６を成膜すること
が好ましい。酸化物半導体層３９９及び酸化物絶縁層３９６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物絶縁層３９６に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁層３９６として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化
アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁層３９６と酸化物半導体層３９９とを接した状態で１００℃乃至４０
０℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層３９６は欠陥を多く
含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸基
又は水素化物などの不純物を酸化物絶縁層３９６に拡散させ、酸化物半導体層３９９中に
含まれる該不純物をより低減させることができる。
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層３９
２を有する薄膜トランジスタ３９０を形成することができる（図１０（Ｅ）参照。）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより
酸化物半導体膜の安定化を図ることができる。
酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層３９８を酸
化物絶縁層３９６上に形成する。保護絶縁層３９８としては、窒化シリコン膜、窒化酸化
シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いる。
保護絶縁層３９８として、酸化物絶縁層３９６まで形成された基板３９４を１００℃〜４
００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入
しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても
、酸化物絶縁層３９６と同様に、処理室内の残留水分を除去しつつ保護絶縁層３９８を成
膜することが好ましい。
保護絶縁層３９８を形成する場合、保護絶縁層３９８の成膜時に１００℃〜４００℃に基
板３９４を加熱することで、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁
層に拡散させることができる。この場合上記酸化物絶縁層３９６の形成後に加熱処理を行
わなくてもよい。
酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化シリコ
ン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシ
リコンターゲットを用いて成膜することができる。先に酸素を含むガスを導入して、処理
室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次に窒素を含む
ガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリ
コン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化
シリコン層表面に水素や水分などの不純物が吸着することを防止することができる。この
場合、酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化
シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層
に拡散させるための加熱処理（温度１００℃乃至４００℃）を行うとよい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以
下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよ
いし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの
降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前
に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができ
る。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることができる
。よって表示装置の信頼性を向上できる。
また、ゲート絶縁層上にチャネル形成領域とする酸化物半導体層を成膜するに際し、反応
雰囲気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を
低減することができる。
上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを
超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処
理温度で全ての工程を行うことができるので、表示パネルを製造するために多大なエネル
ギーを消費しないで済む。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの他の例を
示す。本実施の形態で示す薄膜トランジスタ３１０は、実施の形態１の薄膜トランジスタ
１０６として用いることができる。
本実施の形態の薄膜トランジスタの断面構造の一例を図１１（Ａ）乃至（Ｅ）に示す。図
１１（Ａ）乃至（Ｅ）に示す薄膜トランジスタ３１０は、ボトムゲート構造の一つであり
逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１１（Ａ）乃至（Ｅ）を用い、基板３００上に薄膜トランジスタ３１０を作製す
る工程を説明する。なお、図１１（Ｅ）では、薄膜トランジスタ３１０上に保護絶縁層を
形成した構造についてを示す。
まず、絶縁表面を有する基板３００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３１１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
絶縁表面を有する基板３００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。なお、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用
的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用い
ることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
下地膜となる絶縁膜を基板３００とゲート電極層３１１との間に設けてもよい。下地膜は
、基板３００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、
窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により
形成することができる。
また、ゲート電極層３１１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３１１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層
上に窒化チタン層若しくは窒化タンタルを積層した２層の積層構造、窒化チタン層とモリ
ブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との２
層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層または窒
化タングステン層と、アルミニウムと珪素の合金またはアルミニウムとチタンの合金と、
窒化チタン層またはチタン層とを積層した積層とすることが好ましい。
次いで、ゲート電極層３１１上にゲート絶縁層３０２を形成する。
ゲート絶縁層３０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層
、窒化珪素層、酸化窒化珪素層、窒化酸化珪素層、又は酸化アルミニウム層を単層で又は
積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用
いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。ゲート絶縁層３０２の膜
厚は、１００ｎｍ以上５００ｎｍ以下とし、積層の場合は、例えば、膜厚５０ｎｍ以上２
００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上に膜厚５ｎｍ以上３００ｎ
ｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、ゲート絶縁層３０２としてプラズマＣＶＤ法により膜厚１００ｎｍ以
下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３３
０を形成する。
なお、酸化物半導体膜３３０をスパッタ法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁層３０２の表面に付着しているゴミ
を除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを
用いてもよい。
酸化物半導体膜３３０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚ
ｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形
態では、酸化物半導体膜３３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲ
ットを用いてスパッタ法により成膜する。この段階での断面図が図１１（Ａ）に相当する
。また、酸化物半導体膜３３０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気
下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成
することができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０
重量％以下含むターゲットを用いて成膜を行いてもよい。
酸化物半導体膜３３０をスパッタリング法で作製するためのターゲットとして、酸化亜鉛
を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のター
ゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（
組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：０．５［ａｔｏｍｉｃ比］）を用いることができる。また、Ｉｎ、Ｇａ
、及びＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［ａｔｏｍｉｃ比］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍｉｃ比］の組成比を
有するターゲットを用いることもできる。酸化物半導体成膜用ターゲットの充填率は９０
％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物
半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる
。
酸化物半導体膜３３０を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用い
ることが好ましい。
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタガスを導入し、金属酸化物をターゲットとしてゲート絶縁層３０２上
に酸化物半導体膜３３０を成膜する。処理室内の残留水分を除去するためには、吸着型の
真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサ
ブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプ
にコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理
室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素
原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含ま
れる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜３３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃
以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処
理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０
℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水
や水素の再混入を防ぎ、酸化物半導体層３３１を得る（図１１（Ｂ）参照。）。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体膜
が結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体膜となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上
２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場
合もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜３３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上に保護絶縁膜を形成した後、のいずれで行っても良い。
また、ゲート絶縁層３０２にコンタクトホールを形成する場合、その工程は酸化物半導体
膜３３０に脱水化または脱水素化処理を行う前でも行った後に行ってもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
次いで、ゲート絶縁層３０２、及び酸化物半導体層３３１上に、導電膜を形成する。導電
膜をスパッタ法や真空蒸着法で形成すればよい。導電膜の材料としては、Ａｌ、Ｃｒ、Ｃ
ｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、
上述した元素を組み合わせた合金膜等が挙げられる。また、マンガン、マグネシウム、ジ
ルコニウム、ベリリウム、トリウムのいずれか一または複数から選択された材料を用いて
もよい。また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シ
リコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構
造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を
成膜する３層構造などが挙げられる。また、Ａｌに、チタン（Ｔｉ）、タンタル（Ｔａ）
、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ
（スカンジウム）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは
窒化膜を用いてもよい。
導電膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせるこ
とが好ましい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３１５ａ、ドレイン電極層３１５ｂを形成した後、レジスト
マスクを除去する（図１１（Ｃ）参照。）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３３１上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。
なお、導電膜のエッチングの際に、酸化物半導体層３３１は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層３３１にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（３１重量％過
酸化水素水：２８重量％アンモニア水：水＝５：２：２）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３３１は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３
１５ａ、ドレイン電極層３１５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成し
てもよい。酸化物導電層とソース電極層及びドレイン電極層を形成するための金属層は、
連続成膜が可能である。酸化物導電層はソース領域及びドレイン領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作をすることができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶
縁膜となる酸化物絶縁層３１６を形成する。
酸化物絶縁層３１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁
層３１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。
酸化物絶縁層３１６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素
が酸化物半導体層中の酸素を引き抜き、酸化物半導体層のチャネルが形成される領域とは
反対側の面（所謂バックチャネル側）が低抵抗化（Ｎ型化）してしまい、寄生チャネルが
形成されるおそれがある。よって、酸化物絶縁層３１６はできるだけ水素を含まない膜に
なるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、スパッタ法を用いて酸化物絶縁層３１６として膜厚２００ｎｍの酸化
珪素膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気
下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素タ
ーゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲
気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層
に接して形成する酸化物絶縁層３１６は、水分や、水素イオンや、ＯＨ−などの不純物を
含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸
化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム
膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３１６を成膜すること
が好ましい。酸化物半導体層３３１及び酸化物絶縁層３１６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物絶縁層３１６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３１６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いる
ことが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層の一部（チャネル形成領域）が酸化物絶縁層３１６と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な
状態とする。その結果、ゲート電極層３１１と重なるチャネル形成領域３１３はｉ型とな
り、ソース電極層３１５ａに重なる高抵抗ソース領域３１４ａと、ドレイン電極層３１５
ｂに重なる高抵抗ドレイン領域３１４ｂとが自己整合的に形成される。以上の工程で薄膜
トランジスタ３１０が形成される（図１１（Ｄ）参照。）。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への
昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加
熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと
、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜
トランジスタを得ることができる。よって表示装置の信頼性を向上できる。
なお、ドレイン電極層３１５ｂ（及びソース電極層３１５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域３１４ｂ（又は高抵抗ソース領域３１４ａ）を形成すること
により、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレ
イン領域３１４ｂを形成することで、ドレイン電極層３１５ｂから高抵抗ドレイン領域３
１４ｂ、チャネル形成領域３１３にかけて、導電性を段階的に変化させうるような構造と
することができる。そのため、ドレイン電極層３１５ｂに高電源電位Ｖｄｄを供給する配
線に接続して動作させる場合、ゲート電極層３１１とドレイン電極層３１５ｂとの間に高
電圧が印加されても高抵抗ドレイン領域がバッファとなり局所的な電界集中が生じにくく
、トランジスタの耐圧を向上させた構成とすることができる。
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導
体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半
導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソ
ース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化し高抵抗ソース領域
又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁膜に近い領域は
ｉ型とすることもできる。
酸化物絶縁層３１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ法を
用いて窒化珪素膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜
方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純物を含ま
ず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、
窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを用いる。本実
施の形態では、保護絶縁層として保護絶縁層３０３を、窒化シリコン膜を用いて形成する
（図１１（Ｅ）参照。）。
本実施の形態では、保護絶縁層３０３として、酸化物絶縁層３１６まで形成された基板３
００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含む
スパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。
この場合においても、酸化物絶縁層３１６と同様に、処理室内の残留水分を除去しつつ保
護絶縁層３０３を成膜することが好ましい。
保護絶縁層３０３上に平坦化のための平坦化絶縁層を設けてもよい。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの他の例を
示す。本実施の形態で示す薄膜トランジスタ３６０は、実施の形態１の薄膜トランジスタ
１０６として用いることができる。
本実施の形態の薄膜トランジスタの断面構造の一例を図１２（Ａ）乃至（Ｄ）に示す。図
１２（Ａ）乃至（Ｄ）に示す薄膜トランジスタ３６０は、チャネル保護型（チャネルスト
ップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタ
ともいう。
また、薄膜トランジスタ３６０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１２（Ａ）乃至（Ｄ）を用い、基板３２０上に薄膜トランジスタ３６０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、ゲート電極層３６１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍ以
下の酸化窒化珪素層を形成する。
次いで、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形
成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の
形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲット
を用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み
点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導
体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れる
ことなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３３２を得る（
図１２（Ａ）参照。）。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成した
後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチング
を行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６としてスパッタ法を用いて膜厚２００ｎｍの酸化
珪素膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気
下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素タ
ーゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲
気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層
に接して形成する酸化物絶縁層３６６は、水分や、水素イオンや、ＯＨ−などの不純物を
含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸
化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム
膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜すること
が好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物絶縁層３６６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３６６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いる
ことが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、
窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸
化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加熱され
る。
本実施の形態は、さらに酸化物絶縁層３６６が設けられ一部が露出している酸化物半導体
層３３２を、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶縁層３
６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素、不活性ガ
ス雰囲気下、又は減圧下で加熱処理を行うと、低抵抗化することができる。例えば、窒素
雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６６が設けられた酸化物半導体層３３２に対する窒素雰囲気下の加熱処理
によって、酸化物半導体層３３２の露出領域は低抵抗化し、抵抗の異なる領域（図１２（
Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
次いで、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、導
電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択
的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後、
レジストマスクを除去する（図１２（Ｃ）参照。）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述し
た元素を組み合わせた合金膜等が挙げられる。また、導電膜は、単層構造でも、２層以上
の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な
状態とする。その結果、酸化物絶縁層３６６と重なるチャネル形成領域３６３は、ｉ型と
なり、ソース電極層３６５ａに重なる高抵抗ソース領域３６４ａと、ドレイン電極層３６
５ｂに重なる高抵抗ドレイン領域３６４ｂとが自己整合的に形成される。以上の工程で薄
膜トランジスタ３６０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への
昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加
熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと
、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜
トランジスタを得ることができる。よって表示装置の信頼性を向上できる。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重なる酸化物半導体層に
おいて高抵抗ドレイン領域３６４ｂ（又は高抵抗ソース領域３６４ａ）を形成することに
より、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレイ
ン領域３６４ｂを形成することで、ドレイン電極層から高抵抗ドレイン領域３６４ｂ、チ
ャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすることが
できる。そのため、ドレイン電極層３６５ｂに高電源電位Ｖｄｄを供給する配線に接続し
て動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に高電圧が印加
されても高抵抗ドレイン領域３６４ｂがバッファとなり局所的な電界集中が生じにくく、
トランジスタの耐圧を向上させた構成とすることができる。
次に、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶
縁層３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形
成する（図１２（Ｄ）参照。）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさらに
酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態８）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの他の例を
示す。本実施の形態で示す薄膜トランジスタ３５０は、実施の形態１の薄膜トランジスタ
１０６として用いることができる。
本実施の形態の薄膜トランジスタの断面構造の一例を図１３（Ａ）乃至（Ｄ）に示す。
また、薄膜トランジスタ３５０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１３（Ａ）乃至（Ｄ）を用い、基板３４０上に薄膜トランジスタ３５０を作製す
る工程を説明する。
まず、絶縁表面を有する基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３５１を形成する。本実施の形態では、ゲート電極層３５１とし
て、膜厚１５０ｎｍのタングステン膜を、スパッタ法を用いて形成する。
次いで、ゲート電極層３５１上にゲート絶縁層３４２を形成する。本実施の形態では、ゲ
ート絶縁層３４２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を
形成する。
次いで、ゲート絶縁層３４２に、導電膜を形成し、第２のフォトリソグラフィ工程により
導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３５５ａ
、ドレイン電極層３５５ｂを形成した後、レジストマスクを除去する（図１３（Ａ）参照
。）。
次に酸化物半導体膜３４５を形成する（図１３（Ｂ）参照。）。本実施の形態では、酸化
物半導体膜３４５としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体成膜用ターゲットを用いて
スパッタ法により成膜する。酸化物半導体膜３４５を第３のフォトリソグラフィ工程によ
り島状の酸化物半導体層に加工する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜３４５を成膜するこ
とが好ましい。酸化物半導体膜３４５に水素、水酸基又は水分が含まれないようにするた
めである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物半導体膜３４５に含まれる不純物の濃度を低減できる。
酸化物半導体膜３４５を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用い
ることが好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み
点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導
体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れる
ことなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３４６を得る（
図１３（Ｃ）参照。）。
また、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中か
ら出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能とな
る。
次に、酸化物半導体層３４６に接する保護絶縁膜となる酸化物絶縁層３５６を形成する。
酸化物絶縁層３５６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、酸化物絶縁
層３５６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。
酸化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素
が酸化物半導体層中の酸素を引き抜き、酸化物半導体層のチャネルが形成される領域とは
反対側の面（所謂バックチャネル側）が低抵抗化（Ｎ型化）してしまい、寄生チャネルが
形成されるおそれがある。よって、酸化物絶縁層３５６はできるだけ水素を含まない膜に
なるように、成膜方法に水素を用いないことが重要である。
本実施の形態では、酸化物絶縁層３５６としてスパッタ法を用いて膜厚２００ｎｍの酸化
珪素膜を成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。酸化珪素膜のスパッタ法による成膜は、希ガス（代表的にはア
ルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気
下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは珪素タ
ーゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び窒素雰囲
気下でスパッタ法により酸化珪素を形成することができる。低抵抗化した酸化物半導体層
に接して形成する酸化物絶縁層３５６は、水分や、水素イオンや、ＯＨ−などの不純物を
含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸
化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム
膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３５６を成膜すること
が好ましい。酸化物半導体層３４６及び酸化物絶縁層３５６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物絶縁層３５６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３５６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いる
ことが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層が酸化物絶縁層３５６と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化した後、酸化物半導体膜を酸素過剰な状態とする。そ
の結果、ｉ型の酸化物半導体層３５２が形成される。以上の工程で薄膜トランジスタ３５
０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への
昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加
熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと
、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜
トランジスタを得ることができる。よって表示装置の信頼性を向上できる。
なお、酸化物絶縁層３５６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッ
タ法を用いて窒化珪素膜を形成する。本実施の形態では、保護絶縁層として保護絶縁層３
４３を、窒化珪素膜を用いて形成する（図１３（Ｄ）参照。）。
また、保護絶縁層３４３上に平坦化のための平坦化絶縁層を設けてもよい。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態９）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの他の例を
示す。本実施の形態で示す薄膜トランジスタ３８０は、実施の形態１の薄膜トランジスタ
１０６として用いることができる。
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態６と異なる例を図１
４に示す。図１４は、図１１と工程が一部異なる点以外は同じであるため、同じ箇所には
同じ符号を用い、同じ箇所の詳細な説明は省略する。
実施の形態６に従って、基板３７０上にゲート電極層３８１を形成し、第１のゲート絶縁
層３７２ａ、第２のゲート絶縁層３７２ｂを積層する。本実施の形態では、ゲート絶縁層
を２層構造とし、第１のゲート絶縁層３７２ａに窒化物絶縁層を、第２のゲート絶縁層３
７２ｂに酸化物絶縁層を用いる。
酸化絶縁層としては、酸化シリコン層、酸化窒化シリコン層、または酸化アルミニウム層
、又は酸化窒化アルミニウム層などを用いることができる。また、窒化絶縁層としては、
窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム
層などを用いることができる。
本実施の形態では、ゲート電極層３８１側から窒化シリコン層と酸化シリコン層とを積層
した構造とする。第１のゲート絶縁層３７２ａとしてスパッタリング法により膜厚５０ｎ
ｍ以上２００ｎｍ以下（本実施の形態では５０ｎｍ）の窒化シリコン層（ＳｉＮｙ（ｙ＞
０））を形成し、第１のゲート絶縁層３７２ａ上に第２のゲート絶縁層３７２ｂとして膜
厚５ｎｍ以上３００ｎｍ以下（本実施の形態では１００ｎｍ）の酸化シリコン層（ＳｉＯ
ｘ（ｘ＞０））を積層して、膜厚１５０ｎｍのゲート絶縁層とする。
次に酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により島状
の酸化物半導体層に加工する。本実施の形態では、酸化物半導体膜としてＩｎ−Ｇａ−Ｚ
ｎ−Ｏ系酸化物半導体成膜用ターゲットを用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上基板の７５０℃以下、好ましくは４２５℃以上とす
る。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であ
れば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理
を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化
物半導体層を得る。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾
燥エア（露点が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガ
スまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装
置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃
度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのラ
ンプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲ
ＴＡ装置、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によっ
て、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加熱
処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱処
理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００℃
〜７５０℃で数分間加熱処理を行ってもよい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処
理を行ってもよい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とすることで、高抵
抗化、即ちｉ型化させる。よって、全体がｉ型化した酸化物半導体層３８２を得る。
次いで、ゲート絶縁層３７２ｂ、及び酸化物半導体層３８２上に、導電膜を形成する。さ
らに、導電膜上にフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３８５ａ、ドレイン電極層３８５ｂを形成し、スパッタ法で
酸化物絶縁層３８６を形成する。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３８６を成膜すること
が好ましい。酸化物半導体層３８２及び酸化物絶縁層３８６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物を含む化合物等が排気されるため、当該処理室で成膜した
酸化物絶縁層３８６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３８６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いる
ことが好ましい。
以上の工程で、薄膜トランジスタ３８０を形成することができる。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行って
もよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への
昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加
熱処理を、酸化物絶縁膜の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと
、加熱時間を短縮することができる。この加熱処理によって、ノーマリーオフとなる薄膜
トランジスタを得ることができる。よって表示装置の信頼性を向上できる。
次に、酸化物絶縁層３８６上に保護絶縁層３７３を形成する。本実施の形態では、保護絶
縁層３７３として、スパッタリング法を用いて膜厚１００ｎｍの窒化珪素膜を形成する。
窒化物絶縁層からなる保護絶縁層３７３及び第１のゲート絶縁層３７２ａは、水分や、水
素や、水素化物、水酸化物などの不純物を含まず、これらが外部から侵入することをブロ
ックする効果がある。
従って、保護絶縁層３７３形成後の製造プロセスにおいて、外部からの水分などの不純物
の侵入を防ぐことができる。また、表示装置としてデバイスが完成した後にも長期的に、
外部からの水分などの不純物の侵入を防ぐことができデバイスの長期信頼性を向上するこ
とができる。
また、窒化物絶縁層からなる保護絶縁層３７３と、第１のゲート絶縁層３７２ａとの間に
設けられる絶縁層を除去し、保護絶縁層３７３と、第１のゲート絶縁層３７２ａとが接す
る構造としてもよい。
従って、酸化物半導体層中の水分や、水素や、水素化物、水酸化物などの不純物を究極に
まで低減し、かつ該不純物の再混入を防止し、酸化物半導体層中の不純物濃度を低く維持
することができる。
なお、保護絶縁層３７３上に平坦化のための平坦化絶縁層を設けてもよい。
以上のように、高純度化された酸化物半導体層を薄膜トランジスタに適用することによっ
て、オフ電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態
で説明したオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによ
って、画素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等
を表示する際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１０）
本実施の形態は、本明細書で開示する表示装置に適用できる薄膜トランジスタの他の例を
示す。本実施の形態で示す薄膜トランジスタは、実施の形態２乃至８の薄膜トランジスタ
に適用することができる。
本実施の形態では、ゲート電極層、ソース電極層及びドレイン電極層に透光性を有する導
電材料を用いる例を示す。従って、他は上記実施の形態と同様に行うことができ、上記実
施の形態と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する
。また同じ箇所の詳細な説明は省略する。
例えば、ゲート電極層、ソース電極層、ドレイン電極層の材料として、可視光に対して透
光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ
−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ
系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、膜厚は５０ｎｍ以上３００ｎｍ以下
の範囲内で適宜選択する。ゲート電極層、ソース電極層、ドレイン電極層に用いる金属酸
化物の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク
放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる
場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光
性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませ、後の工程で行う加熱
処理の際に結晶化してしまうのを抑制することが好ましい。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
また、薄膜トランジスタが配置される画素には、画素電極層、またはその他の電極層（容
量電極層など）や、その他の配線層（容量配線層など）に可視光に対して透光性を有する
導電膜を用いると、高開口率を有する表示装置を実現することができる。勿論、画素に存
在するゲート絶縁層、酸化物絶縁層、保護絶縁層、平坦化絶縁層も可視光に対して透光性
を有する膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００
％である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用
いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す
。
以上のように、薄膜トランジスタに透光性を持たせると、開口率を向上させることができ
る。特に１０インチ以下の小型の表示パネルにおいて、ゲート配線の本数を増やすなどし
て表示画像の高精細化を図るため、画素寸法を微細化しても、高い開口率を実現すること
ができる。また、薄膜トランジスタの構成部材に透光性を有する膜を用いることで、高密
度の薄膜トランジスタ群を配置しても開口率を大きくとることができ、表示領域の面積を
十分に確保することができる。また、薄膜トランジスタの構成部材と同工程で同材料を用
いて保持容量を形成すると、保持容量も透光性とすることができるため、さらに開口率を
向上させることができる。
また、高純度化された酸化物半導体層を薄膜トランジスタに適用することによって、オフ
電流を低減した薄膜トランジスタを提供することができる。また、本実施の形態で説明し
たオフ電流を低減した薄膜トランジスタを、表示装置の画素に適用することによって、画
素に設けた保持容量が電圧を保持できる期間を長くできる。そのため、静止画等を表示す
る際の消費電力が少ない表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１１）
本実施の形態は、本明細書で開示する表示装置に適用できる発光素子の例を図１５、乃至
図１７を用いて以下に説明する。
表示装置の画素が有する表示素子として、本実施の形態ではエレクトロルミネッセンスを
利用する発光素子を例示する。エレクトロルミネッセンスを利用する発光素子は、発光材
料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機
ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、陽極と陰極とその間に有機化合物を含む層を有する。陽極の電位を陰極
の電位より高くして、有機化合物を含む層に陽極から正孔を、陰極から電子を注入する。
電子および正孔（キャリア）が有機化合物を含む層にて再結合するとエネルギーを生じ、
生じたエネルギーによって、発光性の有機化合物が励起され、励起された有機化合物が基
底状態に戻る際に発光する。このようなメカニズムから、有機ＥＬ素子は電流励起型の発
光素子の一例である。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１５は画素構成の一例を示す等価回路図である。
画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領
域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
及び発光素子６４０４を有している。スイッチング用トランジスタ６４０１はゲートが走
査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線６４
０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ
６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、ゲートがスイッチ
ング用トランジスタ６４０１の第２電極（ソース電極及びドレイン電極の他方）に接続さ
れ、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画
素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する
。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
また、電源線６４０７には直流電力を供給する。特にパルス状の直流電力を電源線６４０
７に供給して、発光素子６４０４をパルス状に発光させることができる。間隔をあけてパ
ルス状の映像を表示すれば、複数の静止画像を順番に切り替えて表示することができる。
このような表示は、例えば秒を刻む時計の表示に用いることができる。なお、電圧変動の
ない直流電力を供給してもよい。
本実施の形態では、高純度化された酸化物半導体層を有し、オフ電流が抑制された薄膜ト
ランジスタが画素部に適用されているため、スイッチング用トランジスタ６４０１がオフ
状態の期間は、駆動用トランジスタ６４０２のゲートに書き込まれた電位が保持される。
なお、駆動用トランジスタ６４０２のゲートと電源線６４０７の間に容量素子を設けても
よい。
発光素子６４０４の駆動方法の一例として、アナログ階調駆動を行う方法を説明する。駆
動用トランジスタ６４０２のゲートに発光素子６４０４の順方向電圧＋駆動用トランジス
タ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝
度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用
トランジスタ６４０２が飽和領域で動作するようなビデオ信号（映像信号）を入力するこ
とで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和
領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート
電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信
号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、レーザ結晶化を行わない酸化物半導体層は、基板面内の特性のバラツキが少ない。
従って、当該酸化物半導体層を用いて表示領域に複数配置された薄膜トランジスタの特性
も均質である。駆動用トランジスタ６４０２は特性にバラツキが少なく、発光素子６４０
４に流れる電流を書き込まれたゲート電圧に応じて精度よく制御できる。その結果、本発
明の一態様の表示装置は表示ムラの少ない高品位な表示が可能である。
また、電圧入力電圧駆動方式によれば、複数の画素を用いた面積階調表示や、発光色が異
なる複数の画素（例えばＲ、Ｇ、Ｂ）の組み合わせによる色表現、（例えば、Ｒ＋Ｇ、Ｇ
＋Ｂ、Ｒ＋Ｂ、Ｒ＋Ｇ＋Ｂ）等が可能である。電圧入力電圧駆動方式の場合には、駆動用
トランジスタ６４０２のゲートには、駆動用トランジスタ６４０２が十分にオンするか、
オフするかの二つの状態となるような信号を入力する。つまり、駆動用トランジスタ６４
０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため
、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける
。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以
上の電圧をかける。
なお、発光素子６４０４をアナログ階調駆動する場合も、電圧入力電圧駆動する場合も、
スイッチング用トランジスタ６４０１のチャネル幅１μｍあたりのオフ電流が例えば１×
１０−１６Ａ／μｍ以下に抑制されているため、駆動用トランジスタ６４０２のゲート電
位の保持期間が長い。したがって、少ない画像信号の書き込み回数でも、表示部での静止
画の表示を行うことができる。信号の書き込みを行う頻度を低減することができるため、
低消費電力化を図ることができる。また、図１５に示す画素構成は、これに限定されない
。例えば、図１５に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は
論理回路などを追加してもよい。
次に、画素の断面構造について図１６を用いて説明する。なお、図１６（Ａ）、（Ｂ）、
（Ｃ）に例示された駆動用ＴＦＴ７０１１、７０２１、７００１には、高純度化された酸
化物半導体層を有する薄膜トランジスタを適用すればよく、例えば実施の形態２乃至実施
の形態１０で説明した薄膜トランジスタを用いることができる。
本実施の形態で例示する発光素子は第１の電極と第２の電極の間にＥＬ層を挟んだ構成を
有する。
発光素子の第１の電極と第２の電極としては、陰極となる電極は、仕事関数が小さい材料
、例えば、具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアル
カリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥ
ｒ等の希土類金属等が好ましい。また、陽極となる電極は、仕事関数が大きい材料、例え
ば、窒化チタン、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ（酸化イン
ジウム酸化亜鉛）、ＺｎＯなどの透明導電性材料が好ましい。なお、電子注入層を陰極に
接して形成する場合や、正孔注入層を陽極に接して形成する場合は、電極材料の仕事関数
の影響を小さくできる。電子注入層、及び正孔注入層としては、例えば有機化合物と金属
酸化物の複合材料、金属酸化物、有機化合物とアルカリ金属、アルカリ土類金属、または
これらの化合物との複合材料の他、これらを適宜組み合わせて形成することができる。
また、第１の電極上に形成するＥＬ層は、単数の層で構成しても、複数の層を積層して構
成してもどちらでも良い。ＥＬ層が複数の層で構成されている場合、陽極、正孔注入層、
正孔輸送層、発光層、電子輸送層、電子注入層、及び陰極がこの順に互いに接して積層さ
れた構成を一例として挙げることができる。なお、これらの層を全て設ける必要はない。
また、電荷発生層として機能する中間層で区切られた複数のＥＬ層を、第１の電極と第２
の電極の間に設けた構成であってもよい。
また、発光素子から発光を取り出すために、第１の電極又は第２の電極の少なくとも一方
が透光性を有する導電膜で形成する。基板上に形成された発光素子が発する光を取り出す
方向により発光素子を分類すると、基板の発光素子が形成された側の面から取り出す上面
射出や、基板側の面から取り出す下面射出や、基板側及び基板とは反対側の面から取り出
す両面射出の３つの代表的な構造の発光素子があり、画素構成はどの射出構造の発光素子
にも適用することができる。
また、第１の電極上にＥＬ層を積層する場合、第１の電極の周縁部を隔壁で覆う。隔壁は
、例えばポリイミド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜また
は有機ポリシロキサンを用いて形成する。また、感光性の樹脂材料を用いて隔壁を形成す
ることが好ましい。第１の電極の周縁部に隔壁を残しながら、第１の電極を覆っている感
光性の樹脂材料に開口部を形成すると、隔壁から開口部にかけての側壁が連続した曲率を
持った傾斜面となる上、レジストマスクを形成する工程を省略できるためである。
なお、基板と発光素子の間にカラーフィルタを形成することもできる。カラーフィルタは
インクジェット法などの液滴吐出法や、印刷法、フォトリソグラフィ技術を用いたエッチ
ング方法などで形成すればよい。
また、カラーフィルタ上にオーバーコート層を形成し、さらに保護絶縁層を形成するとよ
い。オーバーコート層を設けると、カラーフィルタに起因する凹凸を平坦にできる。保護
絶縁膜を形成すると、不純物がカラーフィルタから発光素子に拡散する現象を防止できる
。
なお、薄膜トランジスタ上の保護絶縁層、オーバーコート層及び絶縁層の上に発光素子を
形成する場合、保護絶縁層、オーバーコート層及び絶縁層を貫通し、薄膜トランジスタの
ソース電極層またはドレイン電極層に達するコンタクトホールを形成する。特に、当該コ
ンタクトホールを上述の隔壁と重なる位置にレイアウトして形成すると、開口率の低減を
抑制できるため好ましい。
下面射出構造の発光素子を有する画素の構成について説明する。画素に設けた駆動用ＴＦ
Ｔ７０１１と、発光素子７０１２を含む切断面の断面図を図１６（Ａ）に示す。
駆動用ＴＦＴ７０１１は、基板上に、絶縁層、酸化物半導体層、ソース電極層及びドレイ
ン電極層、ゲート絶縁層、ゲート電極層を有し、ソース電極層及びドレイン電極層にそれ
ぞれ配線層が電気的に接続して設けられている。
また、駆動用ＴＦＴ７０１１を覆って絶縁層７０３１が形成され、絶縁層７０３１上に開
口部を有するカラーフィルタ７０３３が設けられている。透光性を有する導電膜７０１７
は、カラーフィルタ７０３３を覆って形成されたオーバーコート層７０３４及び絶縁層７
０３５上に形成されている。なお、駆動用ＴＦＴ７０１１のドレイン電極と導電膜７０１
７は、オーバーコート層７０３４、絶縁層７０３５、及び絶縁層７０３１に形成された開
口部を介して電気的に接続している。なお、導電膜７０１７上に発光素子７０１２の第１
の電極７０１３が接して設けられている。
発光素子７０１２は、ＥＬ層７０１４を第１の電極７０１３と第２の電極７０１５の間に
挟んで有する。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イン
ジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電
性導電膜を用いることができる。
ここでは、発光素子７０１２の第１の電極７０１３を陰極として用いる場合について説明
する。第１の電極７０１３を陰極として用いる場合は仕事関数が小さい金属が好適である
。図１６（Ａ）では、第１の電極７０１３の膜厚は、光を透過する程度（好ましくは、５
ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜もしくはＭ
ｇ−Ａｇ合金膜を第１の電極７０１３に用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と第１の電極７０１３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができ、好ましい。
また、ＥＬ層７０１４上に形成する第２の電極７０１５としては、仕事関数が大きい材料
が好ましい。また、第２の電極７０１５上に遮蔽膜７０１６、例えば光を遮光する金属、
光を反射する金属等を用いる。本実施の形態では、第２の電極７０１５としてＩＴＯ膜を
用い、遮蔽膜７０１６としてＴｉ膜を用いる。
また、カラーフィルタ７０３３をオーバーコート層７０３４で覆い、さらに保護絶縁層７
０３５で覆う。なお、図１６（Ａ）ではオーバーコート層７０３４は薄い膜厚で図示した
が、オーバーコート層７０３４は、カラーフィルタ７０３３に起因する凹凸を平坦化して
いる。
また、オーバーコート層７０３４及び保護絶縁層７０３５に形成され、且つ、ドレイン電
極層７０３０に達するコンタクトホールは、隔壁７０１９と重なる位置に配置されている
。
図１６（Ａ）に示した画素構造の場合、発光素子７０１２が発した光は、矢印で示すよう
に第１の電極７０１３側に射出し、カラーフィルタ７０３３を透過して表示装置の外にで
る。
なお、図１６（Ａ）ではゲート電極層、ソース電極層、及びドレイン電極層として透光性
を有する導電膜を用いて駆動用ＴＦＴ７０１１を構成する例を示している。従って、発光
素子７０１２から発せられる光の一部は、カラーフィルタ７０３３と駆動用ＴＦＴ７０１
１を通過して射出する。
次に、両面射出構造の発光素子を有する画素の構成について説明する。画素に設けた駆動
用ＴＦＴ７０２１と、発光素子７０２２を含む切断面の断面図を図１６（Ｂ）に示す。
駆動用ＴＦＴ７０２１は、基板上に、絶縁層、酸化物半導体層、ソース電極層及びドレイ
ン電極層、ゲート絶縁層、ゲート電極層を有し、ソース電極層及びドレイン電極層にそれ
ぞれ配線層が電気的に接続して設けられている。
また、駆動用ＴＦＴ７０２１を覆って絶縁層７０４１が形成され、絶縁層７０４１上に開
口部を有するカラーフィルタ７０４３が設けられている。透光性を有する導電膜７０２７
は、カラーフィルタ７０４３を覆って形成されたオーバーコート層７０４４及び絶縁層７
０４５上に形成されている。なお、駆動用ＴＦＴ７０２１のドレイン電極と導電膜７０２
７は、オーバーコート層７０４４、絶縁層７０４５、及び絶縁層７０４１に形成された開
口部を介して電気的に接続している。なお、導電膜７０２７上に発光素子７０２２の第１
の電極７０２３が接して設けられている。
発光素子７０２２は、ＥＬ層７０２４を第１の電極７０２３と第２の電極７０２５の間に
挟んで有する。
ここでは、発光素子７０２２の第１の電極７０２３を陰極として用いる場合について説明
する。なお、透光性を有する導電膜７０２７は図１６（Ａ）に示す導電膜７０１７と同様
に形成すればよく、また、第１の電極７０２３は図１６（Ａ）に示す第１の電極７０１３
と同様に形成すればよく、また、ＥＬ層７０２４は図１６（Ａ）に示すＥＬ層７０１４と
同様に形成すればよいため、ここでは詳細な説明を割愛する。
ＥＬ層７０２４上に形成する第２の電極７０２５は、ここでは陽極として機能するため、
仕事関数が大きい材料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料が好まし
い。本実施の形態では、第２の電極７０２５としてＩＴＯを形成する。
また、カラーフィルタ７０４３、オーバーコート層７０４４及び保護絶縁層７０４５は、
図１６（Ａ）で例示した画素が有するカラーフィルタ７０３３、オーバーコート層７０３
４及び保護絶縁層７０３５とそれぞれ同様に形成すればよい。
図１６（Ｂ）に示した画素構造の場合、発光素子７０２２から発せられる光は、矢印で示
すように第１の電極７０２３側と第２の電極７０２５側の両方に射出し、第１の電極７０
２３側の光はカラーフィルタ７０４３を透過して表示装置の外にでる。
なお、図１６（Ｂ）ではゲート電極層、ソース電極層、及びドレイン電極層として透光性
を有する導電膜を用いて駆動用ＴＦＴ７０２１を構成する例を示している。従って、発光
素子７０２２から発せられる光の一部は、カラーフィルタ７０４３と駆動用ＴＦＴ７０２
１を通過して射出する。
また、オーバーコート層７０４４及び絶縁層７０４５に形成され、且つ、ドレイン電極層
７０４０に達するコンタクトホールは、隔壁７０２９と重なる位置に配置されている。ド
レイン電極層に達するコンタクトホールと、隔壁７０２９とを重ねるレイアウトとするこ
とで第２の電極７０２５側の開口率と第１の電極７０２３側の開口率をほぼ同一とするこ
とができる。
ただし、両面射出構造の発光素子のどちらの表示面もフルカラー表示とする場合、第２の
電極７０２５側からの光はカラーフィルタ７０４３を通過しないため、別途カラーフィル
タを備えた封止基板を第２の電極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子を有する画素の構成について説明する。画素に設けた駆動
用ＴＦＴ７００１と、発光素子７００２を含む切断面の断面図を図１６（Ｃ）に示す。
駆動用ＴＦＴ７００１は、基板上に、絶縁層、酸化物半導体層、ソース電極層及びドレイ
ン電極層、ゲート絶縁層、ゲート電極層を有し、ソース電極層及びドレイン電極層にそれ
ぞれ配線層が電気的に接続して設けられている。
また、駆動用ＴＦＴ７００１を覆って絶縁層７０５１が形成され、絶縁層７０５１上に開
口部を有する絶縁層７０５３が設けられている。第１の電極７００３は、絶縁層７０５３
を覆って形成された絶縁層７０５５上に形成されている。なお、駆動用ＴＦＴ７００１の
ドレイン電極と第１の電極７００３は、絶縁層７０５５、及び絶縁層７０５１に形成され
た開口部を介して電気的に接続している。
なお、絶縁層７０５３は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エ
ポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌ
ｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラ
ス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させる
ことで、絶縁層７０５３を形成してもよい。絶縁層７０５３の形成法は、特に限定されず
、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、
液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ
、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層
７０５３を形成することで、例えば駆動用ＴＦＴに起因する凹凸を平坦にできる。
発光素子７００２は、ＥＬ層７００４を第１の電極７００３と第２の電極７００５の間に
挟んで有する。図１６（Ｃ）に例示する発光素子７００２においては、第１の電極７００
３を陰極として用いる場合について説明する。
第１の電極７００３は図１６（Ａ）に示す第１の電極７０１３と同様の材料を適用すれば
よいが、図１６（Ｃ）に示す上面射出構造の発光素子においては、第１の電極７００３は
透光性を有さず、むしろ高い反射率を有する電極であることが好ましい。高い反射率を有
する電極を用いることで、発光の取り出し効率を高めることができる。
第１の電極７００３としては、例えばアルミニウム膜もしくはアルミニウムを主成分とす
る合金膜、またはアルミニウム膜にチタン膜を積層したものが好ましい。図１６（Ｃ）で
は、Ｔｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜を第１の電極７００３に用い
る。
また、ＥＬ層７００４は図１６（Ａ）に示すＥＬ層７０１４と同様に形成すればよく、ま
た、第２の電極７００５は図１６（Ｂ）に示す第２の電極７０２５と同様に形成すればよ
いため、ここでは詳細な説明を割愛する。
図１６（Ｃ）に示した画素構造の場合、発光素子７００２から発せられる光は、矢印で示
すように第２の電極７００５側に射出する。
図１６（Ｃ）の構造を用いてフルカラー表示を行う場合、例えば発光素子７００２を緑色
発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の発光素子を青色
発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４種類の発光素子
でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１６（Ｃ）の構造に配置する複数の発光素子を全て白色発光素子として、発光素
子７００２を含むそれぞれの発光素子の上方にカラーフィルタなどを有する封止基板を配
置する構成とし、フルカラー表示ができる発光表示装置を作製してもよい。白色などの単
色の発光を示す素子を形成し、カラーフィルタや色変換層を組み合わせることによりフル
カラー表示を行うことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
次に、表示装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断
面について、図１７を用いて説明する。図１７（Ａ）は、第１の基板上に形成された薄膜
トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの
上面図であり、図１７（Ｂ）は、図１７（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１７（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。薄膜ト
ランジスタ４５０９、４５１０上には絶縁層４５４２が設けられている。また、絶縁層４
５４２に設けられたコンタクトホールを介して、薄膜トランジスタ４５１０のソース電極
層またはドレイン電極層と発光素子４５１１の第１の電極層４５１７が電気的に接続され
ている。
薄膜トランジスタ４５０９、４５１０に、実施の形態１乃至実施の形態１０で説明した高
純度化された酸化物半導体層を有する薄膜トランジスタを用いる。
絶縁層４５４２上において、駆動回路用の薄膜トランジスタ４５０９の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴストレス試験
（バイアス・温度ストレス試験）前後における薄膜トランジスタ４５０９のしきい値電圧
の変化量を低減することができる。なお、本明細書中で、ＢＴストレス試験（バイアス・
温度ストレス試験）とは、薄膜トランジスタに高温雰囲気下で、高ゲート電圧を印加する
試験のことを指す。また、導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート
電極層と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させるこ
ともできる。また、導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態で
あってもよい。
発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層
４５１３の積層構造であるが、示した構成に限定されない。発光素子４５１１から取り出
す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５は、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜
から形成されている。また、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０
が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は透光性でなければならない。
その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィル
ムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１７の構成に限定されない。
以上の構成により、高純度化された酸化物半導体層を有し、オフ電流が低減した薄膜トラ
ンジスタが適用された表示装置を提供できる。オフ電流が低減した薄膜トランジスタを画
素に適用しているため、画素に設けた保持容量が電圧を保持できる期間を長くできる。そ
の結果、静止画等を表示する際の動作が安定し、消費電力が少ない表示装置を提供できる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１２）
本実施の形態では、画素部に蓄光層を設けた表示装置の一態様について、図１８を用いて
説明する。
図１８は下面射出構造の画素部の断面図であり、画素に設けた駆動用ＴＦＴ７２１１と、
発光素子７２１２を含む切断面の断面図である。
駆動用ＴＦＴ７２１１は、基板上に、絶縁層、酸化物半導体層、ソース電極層及びドレイ
ン電極層、ゲート絶縁層、ゲート電極層を有し、ソース電極層及びドレイン電極層にそれ
ぞれ配線層が電気的に接続して設けられている。
また、駆動用ＴＦＴ７２１１を覆って絶縁層７２３１が形成され、絶縁層７２３１上に開
口部を有する蓄光層７２３３が設けられている。透光性を有する導電膜７２１７は、蓄光
層７２３３を覆って形成されたオーバーコート層７２３４及び絶縁層７２３５上に形成さ
れている。なお、駆動用ＴＦＴ７２１１のドレイン電極７２３０と導電膜７２１７は、オ
ーバーコート層７２３４、絶縁層７２３５、及び絶縁層７２３１に形成された開口部を介
して電気的に接続している。なお、導電膜７２１７上に発光素子７２１２の第１の電極７
２１３が接して設けられている。
駆動用ＴＦＴ７２１１、及び発光素子７２１２は実施の形態１１にて説明した方法で作製
することができるため、ここでは詳細な説明は省略する。
蓄光層７２３３は蓄光材料を含み、隣接する発光素子が発する光を蓄える。発光素子が発
光を中断した後も、蓄光層７２３３に含まれる蓄光材料が発光を継続する。本実施の形態
では蓄光材料として銅付活硫化亜鉛（ＺｎＳ：Ｃｕ）を用いる。また、硫化ストロンチウ
ム（ＳｒＳ）等の硫化物を母体として付活剤を添加した蛍光体や、希土類を付活したアル
カリ土類アルミン酸塩であるＣａＡｌ２Ｏ４：Ｅｕ、ＣａＡｌ２Ｏ４：Ｎｄ、Ｓｒ４Ａｌ
１４Ｏ２５：Ｅｕ、Ｓｒ４Ａｌ１４Ｏ２５：Ｄｙ、ＳｒＡｌ２Ｏ４：Ｅｕ、及びＳｒＡｌ
２Ｏ４：Ｄｙなどを用いてもよい。
蓄光層７２３３が発光を継続する時間は、用いる蓄光材料の種類によって変えることがで
きる。蓄光材料の種類によって発光を継続する時間、所謂残光時間が異なるため、用途に
応じて材料を選択する。例えば、表示内容を頻繁に書き換える必要が無い用途に用いる表
示装置には、残光時間が長い蓄光材料を選択して用いればよい。また、比較的頻繁に表示
を書き換える場合は、残光時間の短い蓄光材料を選択して用いればよい。なお、蓄光材料
が無機粒子である場合、粒径は１ｎｍ以上１０μｍ以下、好ましくは１０ｎｍ以上５μｍ
以下である。粒径が１ｎｍ以下である場合は、蓄光性が失われてしまい、粒径が１０μｍ
以上ある場合は、蓄光層の平坦性が損なわれてしまい、発光素子の作製が困難になるため
である。
また、本実施の形態では、蓄光層７２３３はバインダポリマーを含み、蓄光材料を分散し
た分散液をインクジェット法などの液滴吐出法、印刷法、スピンコート法、及びフォトリ
ソグラフィ技術を用いたエッチング方法など適宜選択して形成する。
また、蓄光層７２３３はオーバーコート層７２３４で覆い、オーバーコート層７２３４を
絶縁層７２３５で覆う。なお、図１８ではオーバーコート層７２３４は薄い膜厚で図示し
たが、オーバーコート層７２３４は、蓄光層７２３３の凹凸を平坦化する機能を有してい
る。
なお、蓄光層を設ける位置は、表示装置の使用者と発光素子の間に限定されない。例えば
、透光性を有する一対の電極間にＥＬ層を挟んだ両面射出構造の発光素子は透光性を有す
る。このように発光素子が透光性を有する場合は、蓄光層を表示装置の使用者からみて発
光層の背面側に配置することができる。言い換えると、蓄光層と表示装置の使用者の間に
発光素子を配置することができる。発光素子を表示装置の使用者と蓄光層の間に配置すれ
ば、蓄光層は必ずしも透光性を有する必要はないため、蓄光材料の選定の幅が広がる。具
体的には、粒径が１００μｍ以下の蓄光材料を利用できるようになる。
以上の構成により、画素部に蓄光層と、高純度化された酸化物半導体層を有する薄膜トラ
ンジスタが適用された表示装置を提供できる。当該表示装置は、オフ電流が低減した薄膜
トランジスタを画素に適用しているため、画素に設けた保持容量が電圧を保持できる期間
を長くできる。その結果、静止画等を表示する際の動作が安定し、消費電力が少ない表示
装置を提供できる。
また、本発明の一形態は、外光が弱い環境下でも視認性に優れた画像を表示できる自発光
型の表示装置を提供できる。また、蓄光材料を適用した蓄光層を画素部に有するため、発
光素子の発光間隔が長くてもちらつき（フリッカー）が目立たない表示装置を提供できる
。また、外光が弱い環境下であっても発光素子を駆動して蓄光材料にエネルギーを与える
ことができるため、長時間継続して使用できる表示装置を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる
。
（実施の形態１３）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例に
ついて説明する。
図１９（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することがで
きる。図１９（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデ
ータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共
有する機能、等を有することができる。なお、図１９（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図１９（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７
、等を有することができる。図１９（Ｂ）に示すテレビ受像機能付きデジタルカメラは、
静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する
機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得し
た情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示す
る機能、等を有することができる。なお、図１９（Ｂ）に示すテレビ受像機能付きデジタ
ルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
図１９（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、等を有することができる。図１９（Ｃ）に示す
テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して
表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有す
ることができる。なお、図１９（Ｃ）に示すテレビ受像機が有する機能はこれに限定され
ず、様々な機能を有することができる。
図２０（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポ
ート９６８０等を有することができる。図２０（Ａ）に示すコンピュータは、様々な情報
（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機
能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデ
ータの送信又は受信を行う機能、等を有することができる。なお、図２０（Ａ）に示すコ
ンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
次に、図２０（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、マイクロフォン９６３８等を有することができる。図２０（Ｂ）
に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、
カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又
は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を
有することができる。なお、図２０（Ｂ）に示した携帯電話が有する機能はこれに限定さ
れず、様々な機能を有することができる。
次に、図２０（Ｃ）は電子ペーパー（Ｅ−ｂｏｏｋともいう）であり、筐体９６３０、表
示部９６３１、操作キー９６３５等を有することができる。図２０（Ｃ）に示した電子ペ
ーパーは、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー
、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する
機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有すること
ができる。なお、図２０（Ｃ）に示した電子ペーパーが有する機能はこれに限定されず、
様々な機能を有することができる。
本実施の形態において述べた電子機器は、表示部を構成する複数の画素において、オフ電
流を低減することができる。そのため、保持容量で電圧を保持できる期間を長く取ること
ができ、静止画等を表示する際の低消費電力化を図ることができる表示装置を具備する電
子機器とすることができる。また開口率の向上を図ることによって、高精細な表示部を有
する表示装置とすることができる。
また、本発明の一形態は、外光が弱い環境下でも視認性に優れた画像を表示できる自発光
型の表示装置を提供できる。また、蓄光材料を適用した蓄光層を画素部に適用した場合、
発光素子の発光間隔が長くてもちらつき（フリッカー）が目立たない表示装置を提供でき
る。また、外光が弱い環境下であっても発光素子を駆動して蓄光材料にエネルギーを与え
ることができるため、長時間継続して使用できる表示装置を提供できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態１４）
本実施の形態では、表示装置のブロック図、及び駆動回路における動作の停止手順及び開
始手順について示す。まず図２５では、表示装置のブロック図について説明を行う。
本実施の形態で示す表示装置１０００は、表示パネル１００１、信号生成回路１００２、
記憶回路１００３、比較回路１００４、選択回路１００５、表示制御回路１００６を有す
る。
表示パネル１００１は、一例として、駆動回路部１００７及び画素部１００８を有する。
ゲート線駆動回路１００９Ａ、信号線駆動回路１００９Ｂを有する。ゲート線駆動回路１
００９Ａ、信号線駆動回路１００９Ｂは、複数の画素を有する画素部１００８を駆動する
ための駆動回路である。また、ゲート線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ
、及び画素部１００８は、同じ基板に形成される薄膜トランジスタにより回路が構成され
るものでもよい。
なおゲート線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ、及び画素部１００８を構
成する薄膜トランジスタの一部または全部には、半導体層を酸化物半導体としたｎチャネ
ル型の薄膜トランジスタを用いる。なお駆動回路部１００７にあるゲート線駆動回路１０
０９Ａまたは信号線駆動回路１００９Ｂは、同じ基板上に形成される構成としてもよいし
、別の基板上に設ける構成としてもよい。
また、信号生成回路１００２は、ゲート線駆動回路１００９Ａ、及び信号線駆動回路１０
０９Ｂより、画素部１００８で表示を行うための信号を出力するためのパルス信号を生成
する回路である。また信号生成回路１００２は、配線を介して駆動回路部１００７に出力
するための回路、及び画像信号（ビデオ電圧、ビデオ信号、ビデオデータともいう）を、
配線を介して記憶回路１００３に出力するための回路である。換言すれば、駆動回路部１
００７を駆動するための制御信号、及び画素部に供給する画像信号を生成し出力するため
の回路である。

信号生成回路１００２は、具体的には、制御信号として、ゲート線駆動回路１００９Ａ、
及び信号線駆動回路１００９Ｂに電源電圧である高電源電位Ｖｄｄ、低電源電位Ｖｓｓを
供給する。また、ゲート線駆動回路１００９Ａに、ゲート線駆動回路用のスタートパルス
ＳＰ、クロック信号ＣＫを生成して出力し、信号線駆動回路１００９Ｂに、信号線駆動回
路用のスタートパルスＳＰ、クロック信号ＣＫを生成して出力する。また信号生成回路１
００２は、動画像または静止画を表示するための画像信号データを記憶回路１００３に出
力する。
なお動画像は、複数のフレーム期間に時分割した複数の画像を高速に切り替えることで人
間の目に動画像として認識される画像のことをいう。具体的には、１秒間に６０回（６０
フレーム）以上画像を切り替えることで、人間の目にはちらつきが少なく動画像と認識さ
れる、連続する画像信号のことである。一方静止画は、動画像と異なり、複数のフレーム
期間に時分割した複数の画像を高速に切り替えて動作させるものの、連続するフレーム期
間、例えばｎフレーム目と、（ｎ＋１）フレーム目とで画像信号が変化しない画像信号の
ことをいう。
なお信号生成回路１００２は、他にも画像信号、ラッチ信号等の信号を生成する回路であ
ってもよい。また信号生成回路１００２は、ゲート線駆動回路１００９Ａ及び／または信
号線駆動回路１００９Ｂには、各駆動回路のパルス信号の出力を停止するためリセット信
号Ｒｅｓを出力する構成としてもよい。なお各信号は第１のクロック信号、第２のクロッ
ク信号といったように複数の信号で構成される信号であってもよい。
なお高電源電位Ｖｄｄとは、基準電位より高い電位のことであり、低電源電位とは基準電
位以下の電位のことをいう。なお高電源電位及び低電源電位ともに、トランジスタが動作
できる程度の電位であることが望ましい。
なお、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを
示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換え
ることが可能である。
なお信号生成回路１００２から記憶回路１００３への画像信号の出力がアナログの信号の
場合には、Ａ／Ｄコンバータ等を介してデジタルの信号に変換して、記憶回路１００３に
出力する構成とすればよい。
記憶回路１００３は、複数のフレーム期間に関する画像信号を記憶するための複数のフレ
ームメモリ１０１０を有する。記憶回路１００３が有するフレームメモリの数は特に限定
されるものではなく、複数のフレーム期間に関する画像信号を記憶できる素子であればよ
い。なおフレームメモリは、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍ
ｏｒｙ）等の記憶素子を用いて構成すればよい。
なおフレームメモリ１０１０は、フレーム期間毎に画像信号を記憶する構成であればよく
、フレームメモリの数について特に限定されるものではない。またフレームメモリ１０１
０の画像信号は、比較回路１００４及び選択回路１００５により選択的に読み出されるも
のである。
比較回路１００４は、記憶回路１００３に記憶された連続するフレーム期間の画像信号を
選択的に読み出して、当該画像信号の比較を行い、差分を検出するための回路である。当
該比較回路１００４での画像信号の比較により、差分が検出された際に当該差分を検出し
た連続するフレーム期間では動画像であると判断される。一方比較回路１００４での画像
信号の比較により、差分が検出されない際に当該差分を検出しなかった連続するフレーム
期間では静止画であると判断される。すなわち、比較回路１００４での差分の検出によっ
て連続するフレーム期間の画像信号が、動画像を表示するための画像信号であるか、また
は静止画を表示するための画像信号であるか、の判断がなされるものである。なお、当該
比較により得られる差分は、一定のレベルを超えたときに、差分を検出したと判断される
ように設定してもよい。
選択回路１００５は、複数のスイッチ、例えば薄膜トランジスタで形成されるスイッチを
設け、動画像を表示するための画像信号が比較回路での差分の検出により判断された際に
、当該画像信号が記憶されたフレームメモリ１０１０より画像信号を選択して表示制御回
路１００６に出力するための回路である。なお比較回路１００４で比較したフレーム間の
画像信号の差分が検出されなければ、当該フレーム間で表示される画像は静止画であり、
この場合、当該フレーム期間の画像信号について表示制御回路１００６に出力しない構成
とすればよい。
表示制御回路１００６は、画像信号、高電源電位Ｖｄｄ、低電源電位Ｖｓｓ、スタートパ
ルスＳＰ、クロック信号ＣＫ、及びリセット信号Ｒｅｓの制御信号に関して、駆動回路部
１００７への供給または停止を切り替える為の回路である。具体的には、比較回路１００
４により動画像と判断、すなわち連続フレーム期間の画像信号の差分が抽出された場合に
は、画像信号が選択回路１００５より供給されて表示制御回路１００６を介して駆動回路
部１００７に供給され、制御信号が、表示制御回路１００６を介して駆動回路部１００７
に供給されることとなる。一方、比較回路１００４により静止画と判断、すなわち連続フ
レーム期間の画像信号の差分を抽出しない場合には、画像信号が選択回路１００５より供
給されないため表示制御回路１００６より駆動回路部１００７に画像信号が供給されず、
制御信号の駆動回路部１００７への供給を表示制御回路１００６が停止することとなる。
なお、静止画と判断される場合において、静止画と判断される期間が短い場合には、制御
信号のうち、高電源電位Ｖｄｄ、低電源電位Ｖｓｓの停止を行わない構成としてもよい。
頻繁に高電源電位Ｖｄｄ、低電源電位Ｖｓｓの停止及び再開を行うことによる消費電力の
増大を低減することができ、好適である。
なお画像信号及び制御信号の停止は、画素部１００８の各画素で画像信号を保持できる期
間にわたって行うことが望ましく、各画素での保持期間の後に再度画像信号を供給するよ
う、表示制御回路１００５が先に供給した画像信号及び制御信号を再度供給するようにす
る構成とすればよい。
なお信号の供給とは、配線に所定の電位を供給することをいう。信号の停止とは、配線へ
の所定の電位の供給を停止し、所定の固定電位が供給される配線、例えば低電源電位Ｖｓ
ｓが供給された配線、に接続することをいう。また信号の停止とは、所定の電位を供給さ
れている配線との電気的な接続を切断し、浮遊状態とすることをいう。
上述のように酸化物半導体層を具備する薄膜トランジスタは、チャネル長１０μｍの場合
において、チャネル幅１μｍ当たりのオフ電流が１ａＡ（１×１０−１８Ａ）以下（これ
を１ａＡ／μｍと表す）とすることができるため、保持期間を大きくとることができる。
そのため、本実施の形態における静止画の表示を行う際に低消費電力化を図るうえでの相
乗効果が見込めることとなる。
上述のように映像信号を比較して動画像か静止画かを判定し、クロック信号やスタートパ
ルス等の制御信号の駆動回路部への供給の再開または停止を選択的に行うことで、低消費
電力化を図ることができる。
次いで、駆動回路部１００７のゲート線駆動回路１００９Ａ、信号線駆動回路１００９Ｂ
を構成するシフトレジスタの構成について図２６に一例を示す。
図２６（Ａ）に示すシフトレジスタは、第１のパルス出力回路１０＿１乃至第Ｎのパルス
出力回路１０＿Ｎ（Ｎ≧３の自然数）を有している。図２６（Ａ）に示すシフトレジスタ
の第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎには、第１の配線１
１より第１のクロック信号ＣＫ１、第２の配線１２より第２のクロック信号ＣＫ２、第３
の配線１３より第３のクロック信号ＣＫ３、第４の配線１４より第４のクロック信号ＣＫ
４が供給される。また第１のパルス出力回路１０＿１では、第５の配線１５からのスター
トパルスＳＰ１（第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス
出力回路１０＿ｎ（ｎは、２≦ｎ≦Ｎの自然数）では、一段前段のパルス出力回路からの
信号（前段信号ＯＵＴ（ｎ−１）という）（ｎ≧２の自然数）が入力される。また第１の
パルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３からの信号が入
力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後段の第（ｎ
＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋２）という
）が入力される。従って、各段のパルス出力回路からは、後段及び／または二つ前段のパ
ルス出力回路に入力するための第１の出力信号（ＯＵＴ（１）（ＳＲ）〜ＯＵＴ（Ｎ）（
ＳＲ））、別の回路等に入力される第２の出力信号（ＯＵＴ（１）〜ＯＵＴ（Ｎ））が出
力される。なお、図２６（Ａ）に示すように、シフトレジスタの最終段の２つの段には、
後段信号ＯＵＴ（ｎ＋２）が入力されないため、一例としては、別途第６の配線１７より
第２のスタートパルスＳＰ２、第７の配線１８より第３のスタートパルスＳＰ３をそれぞ
れ入力する構成でもよい。または、別途シフトレジスタの内部で生成された信号であって
もよい。例えば、画素部へのパルス出力に寄与しない第（Ｎ＋１）のパルス出力回路１０
＿（Ｎ＋１）、第（Ｎ＋２）のパルス出力回路１０＿（Ｎ＋２）を設け（ダミー段ともい
う）、当該ダミー段より第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（Ｓ
Ｐ３）に相当する信号を生成する構成としてもよい。
なお、第１のクロック信号（ＣＫ１）乃至第４のクロック信号（ＣＫ４）は、一定の間隔
でＨ信号とＬ信号を繰り返す信号である。また、第１のクロック信号（ＣＫ１）乃至第４
のクロック信号（ＣＫ４）は、順に１／４周期分遅延している。本実施の形態では、第１
のクロック信号（ＣＫ１）乃至第４のクロック信号（ＣＫ４）を利用して、パルス出力回
路の駆動の制御等を行う。なお、クロック信号ＣＫは、入力される駆動回路に応じて、Ｇ
ＣＫ、ＳＣＫということもあるが、ここではＣＫとして説明を行う。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続
されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続され
ている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路
、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、
例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関
係以外のものも含むものとする。
第１のパルス出力回路１０＿第１乃至第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入
力端子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入
力端子２５、第１の出力端子２６、第２の出力端子２７を有している（図２６（Ｂ）参照
）。
第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、第１の配線１１乃
至第４の配線１４のいずれかと電気的に接続されている。例えば、図２６（Ａ）、（Ｂ）
において、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１と電
気的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の入力
端子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路１０
＿２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子２２
が第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気的に
接続されている。
また図２６（Ａ）、（Ｂ）において、第１のパルス出力回路１０＿１は、第４の入力端子
２４にスタートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力さ
れ、第１の出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出
力端子２７より第２の出力信号ＯＵＴ（１）が出力されていることとなる。
次に、パルス出力回路の具体的な回路構成の一例について、図２６（Ｃ）で説明する。
図２６（Ｃ）において第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続
され、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が
第４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が
電源線５２に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的
に接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されてい
る。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第
２端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第
１端子が電源線５２に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続
されている。第５のトランジスタ３５は、第１端子が電源線５２に電気的に接続され、第
２端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極
に電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６
のトランジスタ３６は、第１端子が電源線５１に電気的に接続され、第２端子が第２のト
ランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続さ
れ、ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３
７は、第１端子が電源線５１に電気的に接続され、第２端子が第８のトランジスタ３８の
第２端子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されてい
る。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第
４のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子２
２に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジス
タ３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子
が第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電
気的に接続され、ゲート電極が電源線５１に電気的に接続されている。第１０のトランジ
スタ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力
端子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的
に接続されている。第１１のトランジスタ４１は、第１端子が電源線５２に電気的に接続
され、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジ
スタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されてい
る。
図２６（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジスタ４
０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＮＡとする
。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極、
第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトラン
ジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノード
ＮＢとする。
図２６（Ｃ）におけるパルス出力回路が第１のパルス出力回路１０＿１の場合、第１の入
力端子２１には第１のクロック信号ＣＫ１が入力され、第２の入力端子２２には第２のク
ロック信号ＣＫ２が入力され、第３の入力端子２３には第３のクロック信号ＣＫ３が入力
され、第４の入力端子２４にはスタートパルスＳＰが入力され、第５の入力端子２５には
後段信号ＯＵＴ（３）が入力され、第１の出力端子２６からは第１の出力信号ＯＵＴ（１
）（ＳＲ）が出力され、第２の出力端子２７からは第２の出力信号ＯＵＴ（１）が出力さ
れることとなる。
ここで、図２６（Ｃ）に示したパルス出力回路を複数具備するシフトレジスタのタイミン
グチャートについて図２７に示す。なおシフトレジスタがゲート線駆動回路である場合、
図２７中の期間６１は垂直帰線期間であり、期間６２はゲート選択期間に相当する。
図２６、図２７で、一例として示した、ｎチャネル型のトランジスタを複数用いて作製し
た駆動回路において、静止画表示から動画像表示をおこなう動作、または画素部に設けら
れたＥＬ素子の駆動用ＴＦＴに再書き込みを行う動作（以下、リフレッシュ動作ともいう
）の際の、駆動回路部への各配線の電位の供給または停止の手順について、図２８を参照
して説明する。図２８は、シフトレジスタに高電源電位（Ｖｄｄ）を供給する配線、低電
電源電位（Ｖｓｓ）を供給する配線、スタートパルス（ＳＰ）を供給する配線、及び第１
のクロック信号（ＣＫ１）を供給する配線乃至第４のクロック信号（ＣＫ４）を供給する
配線の、期間（Ｔ１）の前後における電位の変化を示す図である。
本実施の形態の表示装置では、動画像の表示と静止画の表示、またはリフレッシュ動作に
より、駆動回路部を常時動作することなく、静止画の表示を行うことができる。そのため
図２８に示すように、シフトレジスタに対し、高電源電位（Ｖｄｄ）、第１のクロック信
号（ＣＫ１）乃至第４のクロック信号（ＣＫ４）、及びスタートパルス等の制御信号が供
給される期間、並びに制御信号が供給されない期間が存在する。なお図２８に示す期間Ｔ
１は、制御信号が供給される期間、すなわち動画像を表示する期間及びリフレッシュ動作
を行う期間に相当する。また図２８に示す期間Ｔ２は、制御信号が供給されない期間、す
なわち静止画を表示する期間に相当する。
図２８において高電源電位（Ｖｄｄ）が供給される期間は、期間Ｔ１に限らず、期間Ｔ１
と期間Ｔ２にわたる期間にかけて設けられている。また図２８において、第１のクロック
信号（ＣＫ１）乃至第４のクロック信号（ＣＫ４）が供給される期間は、高電源電位（Ｖ
ｄｄ）が供給された後から、高電源電位（Ｖｄｄ）が停止する前までにかけて設けられて
いる。
また図２８に示すように、第１のクロック信号（ＣＫ１）乃至第４のクロック信号（ＣＫ
４）は、期間Ｔ１が始まる前には一旦高電位の信号としてから一定周期のクロック信号の
発振を開始し、期間Ｔ１が終わった後には低電位の信号としてからクロック信号の発振を
終了する構成とすればよい。
上述したように、本実施の形態の表示装置では、期間Ｔ２ではシフトレジスタに高電源電
位（Ｖｄｄ）、第１のクロック信号（ＣＫ１）乃至第４のクロック信号（ＣＫ４）、及び
スタートパルス等の制御信号の供給を停止する。そして、制御信号の供給が停止する期間
においては、各トランジスタの導通または非導通を制御して動作しシフトレジスタより出
力されるパルス信号も停止する。そのため、シフトレジスタにおいて消費される電力及び
当該シフトレジスタによって駆動される画素部において消費される電力を低減することが
可能になる。
なお上述のリフレッシュ動作は、表示される静止画の画質の劣化を生じる可能性があるた
め、定期的に行う必要がある。本実施の形態の表示装置は、各画素に設けられたＥＬ素子
の駆動用ＴＦＴに印加する電圧を制御するスイッチング素子として、上述した酸化物半導
体を具備するトランジスタを適用している。これにより、オフ電流を極端に低減すること
ができるため、各画素に設けられたＥＬ素子の駆動用ＴＦＴに印加される電圧の変動を低
減することが可能である。つまり静止画の表示により、シフトレジスタの動作が停止する
期間が長期間に渡っても、画質の劣化を低減することができる。一例としては、当該期間
が３分であったとしても表示される静止画の品質を維持することが可能である。例えば、
１秒間に６０回の再書き込みを行う表示装置と、３分間に１回のリフレッシュ動作を行う
表示装置とを比較すると約１／１００００にまで消費電力を低減することが可能である。
なお、上述の高電源電位（Ｖｄｄ）の停止とは、図２８に示すように、低電位電源（Ｖｓ
ｓ）と等電位とすることである、なお、高電源電位（Ｖｄｄ）の停止は、高電源電位が供
給される配線の電位を浮遊状態とすることであってもよい。
なお、高電源電位（Ｖｄｄ）が供給される配線の電位を増加させる、すなわち期間Ｔ１の
前に低電源電位（Ｖｓｓ）より高電源電位（Ｖｄｄ）に増加させる際には、当該配線の電
位の変化が緩やかになるように制御することが好ましい。当該配線の電位の変化の勾配が
急峻であると、当該電位の変化がノイズとなり、シフトレジスタから不正パルスが出力さ
れる可能性がある。当該シフトレジスタが、ゲート線駆動回路が有するシフトレジスタで
ある場合、不正パルスは、トランジスタをオンさせる信号となる。そのため、当該不正パ
ルスによって、ＥＬ素子の駆動用ＴＦＴに印加される電圧が変化し、静止画の画像が変化
する可能性があるためである。上述した内容を鑑み、図２８では、高電源電位（Ｖｄｄ）
となる信号の立ち上がりが立ち下がりよりも緩やかになる例について図示している。特に
、本実施の形態の表示装置においては、画素部において静止画を表示している際に、シフ
トレジスタに対する高電源電位（Ｖｄｄ）の供給の停止及び再供給が適宜行われる構成と
なる。つまり、高電源電位（Ｖｄｄ）を供給する配線の電位の変化が、ノイズとして画素
部に影響した場合、当該ノイズは表示画像の劣化に直結する。そのため、本実施の形態の
表示装置においては、当該配線の電位の変化（特に、電位の増加）がノイズとして画素部
に侵入しないよう制御することが重要となる。
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１７ 配線
１８ 配線
５１ 電源線
５２ 電源線
６１ 期間
６２ 期間
１００ 画素
１０１ 配線
１０２ 配線
１０２Ａ 配線
１０２Ｂ 配線
１０３ 酸化物半導体層
１０４ 容量線
１０５ 画素電極
１０６ 薄膜トランジスタ
１０８ 基板温度
１１１ 基板
１１２ 下地膜
１１３ ゲート絶縁膜
１１４ 酸化物絶縁層
１２１ 絶縁層
２００ 基板
２０１ 画素
２０２ 画素部
２０３ 走査線駆動回路
２０４ 信号線駆動回路
２５１ 期間
２５２ 期間
２６１ 期間
３００ 基板
３０２ ゲート絶縁層
３０３ 保護絶縁層
３１０ 薄膜トランジスタ
３１１ ゲート電極層
３１３ チャネル形成領域
３１４ａ 高抵抗ソース領域
３１４ｂ 高抵抗ドレイン領域
３１５ａ ソース電極層
３１５ｂ ドレイン電極層
３１６ 酸化物絶縁層
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層

３３０ 酸化物半導体膜
３３１ 酸化物半導体層
３３２ 酸化物半導体層
３４０ 基板
３４２ ゲート絶縁層
３４３ 保護絶縁層
３４５ 酸化物半導体膜
３４６ 酸化物半導体層
３５０ 薄膜トランジスタ
３５１ ゲート電極層
３５２ 酸化物半導体層
３５５ａ ソース電極層
３５５ｂ ドレイン電極層
３５６ 酸化物絶縁層
３６０ 薄膜トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ 高抵抗ソース領域
３６４ｂ 高抵抗ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３６６ 酸化物絶縁層
３７０ 基板
３７２ａ ゲート絶縁層
３７２ｂ ゲート絶縁層
３７３ 保護絶縁層
３８０ 薄膜トランジスタ
３８１ ゲート電極層
３８２ 酸化物半導体層
３８５ａ ソース電極層
３８５ｂ ドレイン電極層
３８６ 酸化物絶縁層
３９０ 薄膜トランジスタ
３９１ ゲート電極層
３９２ 酸化物半導体層
３９３ 酸化物半導体膜
３９４ 基板
３９５ａ ソース電極層
３９５ｂ ドレイン電極層
３９６ 酸化物絶縁層
３９７ ゲート絶縁層
３９８ 保護絶縁層
３９９ 酸化物半導体層
４００ 基板
４０２ ゲート絶縁層
４０７ 絶縁層
４１０ 薄膜トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１４ａ 配線層
４１４ｂ 配線層
４１５ａ ドレイン電極層
４１５ｂ ドレイン電極層
４２０ シリコン基板
４２２ 絶縁層
４２３ 開口
４２４ 導電層
４２５ 薄膜トランジスタ
４２７ 導電層
４３８ 配線層
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ 薄膜トランジスタ
４６１ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６５ａ ドレイン電極層
４６５ａ１ ドレイン電極層
４６５ａ２ ドレイン電極層
４６５ｂ ドレイン電極層
４６８ 配線層
４７２ａ ゲート絶縁層
１００８ 画素部
１００９Ｂ 信号線駆動回路
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４２ 絶縁層
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 電極
７００４ ＥＬ層
７００５ 電極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 電極
７０１４ ＥＬ層
７０１５ 電極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 電極
７０２４ ＥＬ層
７０２５ 電極
７０２６ 電極
７０２７ 導電膜
７０２９ 隔壁
７０３０ ドレイン電極層
７０３１ 絶縁層
７０３３ カラーフィルタ
７０３４ オーバーコート層
７０３５ 絶縁層
７０４０ ドレイン電極層
７０４１ 絶縁層
７０４３ カラーフィルタ
７０４４ オーバーコート層
７０４５ 絶縁層
７０５１ 絶縁層
７０５３ 絶縁層
７０５５ 絶縁層
７２１１ 駆動用ＴＦＴ
７２１２ 発光素子
７２１７ 導電膜
７２３０ ドレイン電極
７２３１ 絶縁層
７２３３ 蓄光層
７２３４ オーバーコート層
７２３５ 絶縁層
９６３０ 筐体
９６３１ 表示部
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス

Claims (2)

  1. トランジスタと、有機ＥＬ素子と、を有する画素を有し、
    前記トランジスタは、第１のゲート電極と、前記第１のゲート電極上の第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極の間に位置する酸化物半導体層と、前記酸化物半導体層と接する領域を有するソース電極と、前記酸化物半導体層と接する領域を有するドレイン電極と、を有し、
    前記有機ＥＬ素子は、第１の電極と、前記第１の電極上の有機化合物を含む層と、前記有機化合物を含む層上の第２の電極と、を有し、
    前記ソース電極又は前記ドレイン電極の一方は、前記第１の電極に電気的に接続され、
    前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記第１のゲート電極のチャネル長方向の長さは、前記第２のゲート電極のチャネル長方向の長さよりも長いことを特徴とする半導体装置。
  2. トランジスタと、有機ＥＬ素子と、を有する画素を有し、
    前記トランジスタは、第１のゲート電極と、前記第１のゲート電極上の第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極の間に位置する酸化物半導体層と、前記酸化物半導体層と接する領域を有するソース電極と、前記酸化物半導体層と接する領域を有するドレイン電極と、を有し、
    前記有機ＥＬ素子は、第１の電極と、前記第１の電極上の有機化合物を含む層と、前記有機化合物を含む層上の第２の電極と、を有し、
    前記ソース電極又は前記ドレイン電極の一方は、前記第１の電極に電気的に接続され、
    前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛とを有し、
    前記第１のゲート電極のチャネル長方向の長さは、前記第２のゲート電極のチャネル長方向の長さよりも長く、
    前記酸化物半導体層のチャネル長方向の長さは、前記第２のゲート電極のチャネル長方向の長さよりも長いことを特徴とする半導体装置。
JP2016202481A 2009-10-21 2016-10-14 半導体装置 Withdrawn JP2017017356A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009242757 2009-10-21
JP2009242757 2009-10-21
JP2009278997 2009-12-08
JP2009278997 2009-12-08

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2016009736A Division JP2016128913A (ja) 2009-10-21 2016-01-21 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2018114892A Division JP6639568B2 (ja) 2009-10-21 2018-06-15 半導体装置

Publications (1)

Publication Number Publication Date
JP2017017356A true JP2017017356A (ja) 2017-01-19

Family

ID=43878933

Family Applications (11)

Application Number Title Priority Date Filing Date
JP2010232988A Expired - Fee Related JP5154627B2 (ja) 2009-10-21 2010-10-15 表示装置
JP2012265923A Withdrawn JP2013092783A (ja) 2009-10-21 2012-12-05 表示装置
JP2014235796A Expired - Fee Related JP5947864B2 (ja) 2009-10-21 2014-11-20 半導体装置の作製方法
JP2016009736A Withdrawn JP2016128913A (ja) 2009-10-21 2016-01-21 半導体装置
JP2016202481A Withdrawn JP2017017356A (ja) 2009-10-21 2016-10-14 半導体装置
JP2018114892A Active JP6639568B2 (ja) 2009-10-21 2018-06-15 半導体装置
JP2019233311A Active JP6853338B2 (ja) 2009-10-21 2019-12-24 半導体装置
JP2021039160A Active JP7090193B2 (ja) 2009-10-21 2021-03-11 トランジスタ
JP2022094832A Active JP7337230B2 (ja) 2009-10-21 2022-06-13 表示装置
JP2023134578A Pending JP2023164438A (ja) 2009-10-21 2023-08-22 表示装置
JP2023168649A Pending JP2023174719A (ja) 2009-10-21 2023-09-28 表示装置

Family Applications Before (4)

Application Number Title Priority Date Filing Date
JP2010232988A Expired - Fee Related JP5154627B2 (ja) 2009-10-21 2010-10-15 表示装置
JP2012265923A Withdrawn JP2013092783A (ja) 2009-10-21 2012-12-05 表示装置
JP2014235796A Expired - Fee Related JP5947864B2 (ja) 2009-10-21 2014-11-20 半導体装置の作製方法
JP2016009736A Withdrawn JP2016128913A (ja) 2009-10-21 2016-01-21 半導体装置

Family Applications After (6)

Application Number Title Priority Date Filing Date
JP2018114892A Active JP6639568B2 (ja) 2009-10-21 2018-06-15 半導体装置
JP2019233311A Active JP6853338B2 (ja) 2009-10-21 2019-12-24 半導体装置
JP2021039160A Active JP7090193B2 (ja) 2009-10-21 2021-03-11 トランジスタ
JP2022094832A Active JP7337230B2 (ja) 2009-10-21 2022-06-13 表示装置
JP2023134578A Pending JP2023164438A (ja) 2009-10-21 2023-08-22 表示装置
JP2023168649A Pending JP2023174719A (ja) 2009-10-21 2023-09-28 表示装置

Country Status (9)

Country Link
US (6) US8890781B2 (ja)
EP (1) EP2491594A4 (ja)
JP (11) JP5154627B2 (ja)
KR (4) KR101875794B1 (ja)
CN (4) CN107731931B (ja)
MY (1) MY166003A (ja)
SG (1) SG178058A1 (ja)
TW (4) TWI621114B (ja)
WO (1) WO2011048924A1 (ja)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101710586B (zh) * 2009-01-09 2011-12-28 深超光电（深圳）有限公司 提高开口率的储存电容及其制作方法
KR20170130641A (ko) 2009-10-21 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 액정 표시 장치를 구비하는 전자기기
KR101875794B1 (ko) 2009-10-21 2018-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 갖는 전자 기기
KR101900662B1 (ko) 2009-12-18 2018-11-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 구동 방법
KR101842860B1 (ko) 2010-01-20 2018-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법
CN107045235A (zh) 2010-02-26 2017-08-15 株式会社半导体能源研究所 液晶显示装置
US8698852B2 (en) 2010-05-20 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
US8446171B2 (en) * 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
WO2013052298A1 (en) * 2011-10-07 2013-04-11 Applied Materials, Inc. Methods for depositing a silicon containing layer with argon gas dilution
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
TWI463663B (zh) * 2011-12-30 2014-12-01 Ind Tech Res Inst 半導體元件及其製造方法
TWI485585B (zh) * 2012-02-17 2015-05-21 Innocom Tech Shenzhen Co Ltd 複合層結構及具有其之觸控顯示裝置
KR102082794B1 (ko) * 2012-06-29 2020-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치의 구동 방법, 및 표시 장치
KR20140026257A (ko) 2012-08-23 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US9379169B2 (en) * 2012-09-14 2016-06-28 Universal Display Corporation Very high resolution AMOLED display
JP2014130336A (ja) 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 表示装置
JP6046592B2 (ja) * 2013-03-26 2016-12-21 株式会社ジャパンディスプレイ 表示装置及び電子機器
US9583063B2 (en) * 2013-09-12 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2015097894A1 (ja) * 2013-12-27 2015-07-02 パイオニア株式会社 発光素子及び発光素子の製造方法
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9691799B2 (en) 2014-02-24 2017-06-27 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
EP2911200B1 (en) 2014-02-24 2020-06-03 LG Display Co., Ltd. Thin film transistor substrate and display using the same
EP2911195B1 (en) 2014-02-24 2020-05-27 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10073572B2 (en) 2014-05-12 2018-09-11 Lg Chem, Ltd. Conductive structure and preparation method therefor
JP6633330B2 (ja) * 2014-09-26 2020-01-22 株式会社半導体エネルギー研究所 半導体装置
KR102336004B1 (ko) * 2015-04-28 2021-12-06 삼성디스플레이 주식회사 유기 발광 표시 장치
US10529743B2 (en) 2015-07-09 2020-01-07 Sharp Kabushiki Kaisha Active matrix substrate, display device, and manufacturing method
CN105390451B (zh) * 2015-12-03 2018-03-30 深圳市华星光电技术有限公司 低温多晶硅tft基板的制作方法
KR20170090357A (ko) * 2016-01-28 2017-08-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 동작 방법
JP6677386B2 (ja) * 2016-02-16 2020-04-08 天馬微電子有限公司 表示装置および表示装置の製造方法
CN113470589B (zh) * 2016-04-04 2022-12-30 株式会社半导体能源研究所 显示装置、显示模块以及电子设备
KR102568632B1 (ko) * 2016-04-07 2023-08-21 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
TWI743115B (zh) 2016-05-17 2021-10-21 日商半導體能源硏究所股份有限公司 顯示裝置及其工作方法
TWI753908B (zh) 2016-05-20 2022-02-01 日商半導體能源硏究所股份有限公司 半導體裝置、顯示裝置及電子裝置
JP2017219572A (ja) * 2016-06-03 2017-12-14 株式会社半導体エネルギー研究所 情報端末および学習支援システム
KR102365543B1 (ko) 2016-06-10 2022-02-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 정보 단말
TWI780504B (zh) 2016-06-30 2022-10-11 日商半導體能源研究所股份有限公司 資訊終端
US10120470B2 (en) 2016-07-22 2018-11-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device
JP7044495B2 (ja) 2016-07-27 2022-03-30 株式会社半導体エネルギー研究所 半導体装置
JP6998690B2 (ja) 2016-07-28 2022-01-18 株式会社半導体エネルギー研究所 情報端末
CN109643514B (zh) 2016-08-26 2023-04-04 株式会社半导体能源研究所 显示装置及电子设备
TWI729030B (zh) 2016-08-29 2021-06-01 日商半導體能源研究所股份有限公司 顯示裝置及控制程式
KR102403389B1 (ko) 2016-09-12 2022-06-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP6698486B2 (ja) * 2016-09-26 2020-05-27 株式会社ジャパンディスプレイ 表示装置
US10540944B2 (en) 2016-09-29 2020-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising register
JP6864453B2 (ja) * 2016-10-03 2021-04-28 キヤノン株式会社 読取装置および制御方法
KR20180038987A (ko) 2016-10-07 2018-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102393567B1 (ko) 2016-10-21 2022-05-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 그 동작 방법
JP2018072821A (ja) 2016-10-26 2018-05-10 株式会社半導体エネルギー研究所 表示装置およびその動作方法
TWI607425B (zh) * 2016-11-17 2017-12-01 元太科技工業股份有限公司 畫素結構與驅動方法
CN108074514B (zh) 2016-11-17 2020-11-13 元太科技工业股份有限公司 像素结构与驱动方法
CN114115609A (zh) 2016-11-25 2022-03-01 株式会社半导体能源研究所 显示装置及其工作方法
WO2018104831A1 (en) 2016-12-09 2018-06-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for operating the same
CN106597715B (zh) * 2017-02-06 2019-08-06 京东方科技集团股份有限公司 一种亚像素单元、显示装置以及该显示装置的驱动方法
US10490130B2 (en) 2017-02-10 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Display system comprising controller which process data
CN107871752B (zh) * 2017-10-17 2019-11-15 深圳市华星光电技术有限公司 微型led显示面板及微型led显示器
US10461121B2 (en) 2017-10-17 2019-10-29 Shenzhen China Star Optoelectronics Technology Co., Ltd. Miniature led display panel and miniature led display
JP6872571B2 (ja) * 2018-02-20 2021-05-19 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2020053475A (ja) * 2018-09-25 2020-04-02 株式会社ジャパンディスプレイ 薄膜トランジスタ及び表示装置
CN109742130B (zh) * 2019-01-30 2021-01-26 京东方科技集团股份有限公司 有机电致发光显示器件及控制方法
JP7284986B2 (ja) * 2019-04-08 2023-06-01 株式会社Joled 半導体装置および表示装置
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
CN113889041B (zh) * 2021-09-30 2022-09-27 晟合微电子(肇庆)有限公司 像素电路及显示装置
WO2024033742A1 (ja) * 2022-08-10 2024-02-15 株式会社半導体エネルギー研究所 シフトレジスタ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2008276211A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
JP2009043748A (ja) * 2007-08-06 2009-02-26 Seiko Epson Corp 半導体装置および電気光学装置

Family Cites Families (211)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5154627A (ja) 1974-11-07 1976-05-13 Einosuke Hosaka Funtaioryoshitabutsutaino setsuchakuhoho
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63205963A (ja) * 1987-02-23 1988-08-25 Mitsubishi Electric Corp 薄膜トランジスタ
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0384963A (ja) * 1989-08-29 1991-04-10 Casio Comput Co Ltd 薄膜トランジスタ
JP2638237B2 (ja) * 1989-12-28 1997-08-06 カシオ計算機株式会社 液晶素子
JP2784615B2 (ja) 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06268220A (ja) * 1993-03-17 1994-09-22 Fujitsu Ltd 薄膜トランジスタ
JP2734962B2 (ja) 1993-12-27 1998-04-02 日本電気株式会社 薄膜トランジスタ及びその製造方法
JP4293434B2 (ja) * 1994-08-31 2009-07-08 株式会社半導体エネルギー研究所 液晶表示装置
US5847413A (en) * 1994-08-31 1998-12-08 Semiconductor Energy Laboratory Co., Ltd. Differential amplifier circuit and analog buffer
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3286152B2 (ja) 1995-06-29 2002-05-27 シャープ株式会社 薄膜トランジスタ回路および画像表示装置
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH1020304A (ja) 1996-07-01 1998-01-23 Mitsubishi Electric Corp 反射型液晶表示装置
JP3496431B2 (ja) * 1997-02-03 2004-02-09 カシオ計算機株式会社 表示装置及びその駆動方法
JP2001051292A (ja) 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
TW518650B (en) 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US8853696B1 (en) * 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4712198B2 (ja) * 2000-02-01 2011-06-29 株式会社半導体エネルギー研究所 表示装置の作製方法
TW494447B (en) 2000-02-01 2002-07-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP3701832B2 (ja) * 2000-02-04 2005-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 薄膜トランジスタ、液晶表示パネル、および薄膜トランジスタの製造方法
JP2001296553A (ja) * 2000-04-14 2001-10-26 Advanced Display Inc 表示装置および表示装置の製造方法
EP1296174B1 (en) * 2000-04-28 2016-03-09 Sharp Kabushiki Kaisha Display unit, drive method for display unit, electronic apparatus mounting display unit thereon
JP2002140052A (ja) 2000-08-23 2002-05-17 Semiconductor Energy Lab Co Ltd 携帯情報装置及びその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP2002169499A (ja) * 2000-11-30 2002-06-14 Sanyo Electric Co Ltd 表示パネルの駆動方法及び表示パネルの駆動制御装置
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP5028723B2 (ja) 2001-08-16 2012-09-19 奇美電子股▲ふん▼有限公司 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
TW574529B (en) * 2001-09-28 2004-02-01 Tokyo Shibaura Electric Co Organic electro-luminescence display device
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003338628A (ja) 2002-05-20 2003-11-28 Seiko Epson Corp 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、電気光学装置の製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004087682A (ja) 2002-08-26 2004-03-18 Chi Mei Electronics Corp 薄膜トランジスタ、画像表示素子および画像表示装置
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
TW594635B (en) 2003-03-06 2004-06-21 Toppoly Optoelectronics Corp Pixel driving circuit of display device
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4482790B2 (ja) 2003-07-23 2010-06-16 東芝ライテック株式会社 自発光装置
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4504645B2 (ja) * 2003-08-27 2010-07-14 明義 三上 複合発光装置
WO2005048222A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device, method for manufacturing the same, and tv set
JP2005190797A (ja) * 2003-12-25 2005-07-14 Seiko Epson Corp 有機ｅｌ装置および電子機器
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4036838B2 (ja) * 2004-03-12 2008-01-23 インターナショナル・ビジネス・マシーンズ・コーポレーション セキュリティ装置、情報処理装置、セキュリティ装置が実行する方法、情報処理装置が実行する方法、該方法を実行させるための装置実行可能なプログラムおよびチケット・システム
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4245158B2 (ja) * 2004-04-19 2009-03-25 パナソニック株式会社 Ｆｅｔ型強誘電体メモリセルおよびｆｅｔ型強誘電体メモリ
KR101054341B1 (ko) * 2004-04-30 2011-08-04 삼성전자주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP2005327966A (ja) 2004-05-17 2005-11-24 Seiko Epson Corp 半導体装置、電気光学装置、集積回路及び電子機器
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
JP2006084758A (ja) * 2004-09-16 2006-03-30 Seiko Epson Corp 電気光学装置用駆動回路及び方法、電気光学装置、並びに電子機器
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
TWI278800B (en) 2004-10-28 2007-04-11 Au Optronics Corp Current-driven OLED panel and related pixel structure
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118810B2 (ja) * 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
RU2399989C2 (ru) * 2004-11-10 2010-09-20 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7868326B2 (en) * 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
WO2006051994A2 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US20060118869A1 (en) 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
KR101142996B1 (ko) * 2004-12-31 2012-05-08 재단법인서울대학교산학협력재단 표시 장치 및 그 구동 방법
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5116251B2 (ja) * 2005-05-20 2013-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7537976B2 (en) * 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2006003924A (ja) 2005-08-31 2006-01-05 Kenji Sato 蛍光電子ペーパ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
CN101278403B (zh) 2005-10-14 2010-12-01 株式会社半导体能源研究所 半导体器件及其制造方法
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577282A (zh) * 2005-11-15 2009-11-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI311737B (en) * 2005-11-17 2009-07-01 Chi Mei El Corporatio Structure of display panel
CN101309864B (zh) 2005-11-18 2012-06-27 出光兴产株式会社 半导体薄膜及其制造方法以及薄膜晶体管
TWI328213B (en) 2005-12-16 2010-08-01 Chi Mei El Corp Plate display and pixel circuitry
TWI404227B (zh) * 2005-12-20 2013-08-01 Semiconductor Energy Lab 半導體裝置及其製造方法、以及顯示裝置和電子設備
US7314801B2 (en) 2005-12-20 2008-01-01 Palo Alto Research Center Incorporated Semiconductor device having a surface conducting channel and method of forming
WO2007075965A2 (en) * 2005-12-20 2007-07-05 Northwestern University Inorganic-organic hybrid thin-film transistors using inorganic semiconducting films
JP2007194194A (ja) 2005-12-22 2007-08-02 Matsushita Electric Ind Co Ltd エレクトロルミネッセンス素子およびこれを用いた表示装置、露光装置、照明装置
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4946601B2 (ja) * 2006-05-15 2012-06-06 ソニー株式会社 撮像装置およびその駆動方法、表示装置、並びに、電子機器
EP2025004A1 (en) * 2006-06-02 2009-02-18 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7586423B2 (en) * 2006-06-30 2009-09-08 Research In Motion Limited Handheld electronic device and method for dual-mode disambiguation of text input
JP2008033066A (ja) 2006-07-28 2008-02-14 Sony Corp 表示動作制御装置、表示装置、電子機器、表示動作制御方法及びコンピュータプログラム
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
TWI651701B (zh) 2006-09-29 2019-02-21 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008116855A (ja) 2006-11-08 2008-05-22 Nippon Kayaku Co Ltd 発光電気泳動セル、発光電子ペーパー及び発光表示装置
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US7782278B2 (en) 2006-12-14 2010-08-24 Himax Technologies Limited Intra-pixel convolution for AMOLED
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
WO2008105347A1 (en) 2007-02-20 2008-09-04 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
US8436349B2 (en) * 2007-02-20 2013-05-07 Canon Kabushiki Kaisha Thin-film transistor fabrication process and display device
JP4300491B2 (ja) 2007-03-13 2009-07-22 ソニー株式会社 ディスプレイ装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
TWI360088B (en) * 2007-04-20 2012-03-11 Chi Mei El Corp Pixel circuit and display device having the pixel
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR20080099084A (ko) 2007-05-08 2008-11-12 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP5164427B2 (ja) * 2007-05-11 2013-03-21 株式会社ジャパンディスプレイウェスト 半導体装置およびその駆動方法、表示装置およびその駆動方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
JP5241143B2 (ja) * 2007-05-30 2013-07-17 キヤノン株式会社 電界効果型トランジスタ
KR100848341B1 (ko) * 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100873705B1 (ko) 2007-06-22 2008-12-12 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
JP5133616B2 (ja) * 2007-06-28 2013-01-30 本田技研工業株式会社 燃料電池
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
KR101392276B1 (ko) * 2007-10-31 2014-05-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
JP5489445B2 (ja) 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5489446B2 (ja) * 2007-11-15 2014-05-14 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP2010103451A (ja) * 2007-11-26 2010-05-06 Fujifilm Corp 薄膜電界効果型トランジスタおよびそれを用いた電界発光装置
US20110006297A1 (en) * 2007-12-12 2011-01-13 Idemitsu Kosan Co., Ltd. Patterned crystalline semiconductor thin film, method for producing thin film transistor and field effect transistor
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI372379B (en) 2007-12-31 2012-09-11 Au Optronics Corp Liquid crystal display apparatus and bandgap reference circuit thereof
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5511139B2 (ja) 2008-01-10 2014-06-04 シチズンホールディングス株式会社 表示装置
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP5325446B2 (ja) 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5207885B2 (ja) * 2008-09-03 2013-06-12 キヤノン株式会社 画素回路、発光表示装置及びそれらの駆動方法
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR20220110330A (ko) * 2008-09-19 2022-08-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20180137606A (ko) 2008-10-24 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101671660B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
KR102246529B1 (ko) * 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102065330B1 (ko) 2009-10-16 2020-01-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 제작 방법
CN113903796A (zh) 2009-10-16 2022-01-07 株式会社半导体能源研究所 逻辑电路和半导体器件
KR101875794B1 (ko) 2009-10-21 2018-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 갖는 전자 기기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275038A1 (en) * 2004-06-14 2005-12-15 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2008276211A (ja) * 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置およびパターニング方法
JP2009043748A (ja) * 2007-08-06 2009-02-26 Seiko Epson Corp 半導体装置および電気光学装置

Also Published As

Publication number Publication date
TW201638919A (zh) 2016-11-01
JP5947864B2 (ja) 2016-07-06
KR101875794B1 (ko) 2018-08-09
US20150070254A1 (en) 2015-03-12
KR20120079830A (ko) 2012-07-13
EP2491594A4 (en) 2015-09-16
JP6639568B2 (ja) 2020-02-05
KR20140026659A (ko) 2014-03-05
JP2022130464A (ja) 2022-09-06
JP6853338B2 (ja) 2021-03-31
TW201543440A (zh) 2015-11-16
TWI588802B (zh) 2017-06-21
SG178058A1 (en) 2012-03-29
KR20120096463A (ko) 2012-08-30
JP2015092575A (ja) 2015-05-14
JP2020074410A (ja) 2020-05-14
JP2011141524A (ja) 2011-07-21
US20210383750A1 (en) 2021-12-09
JP7337230B2 (ja) 2023-09-01
TWI621114B (zh) 2018-04-11
JP2016128913A (ja) 2016-07-14
US20160035275A1 (en) 2016-02-04
CN107731931A (zh) 2018-02-23
CN102576734A (zh) 2012-07-11
JP2021106276A (ja) 2021-07-26
US20190012960A1 (en) 2019-01-10
EP2491594A1 (en) 2012-08-29
US20200258449A1 (en) 2020-08-13
CN107731931B (zh) 2021-03-23
KR101582636B1 (ko) 2016-01-07
TW201727611A (zh) 2017-08-01
TWI506611B (zh) 2015-11-01
US11107396B2 (en) 2021-08-31
JP5154627B2 (ja) 2013-02-27
US8890781B2 (en) 2014-11-18
CN112447130A (zh) 2021-03-05
US20110090207A1 (en) 2011-04-21
US9165502B2 (en) 2015-10-20
WO2011048924A1 (en) 2011-04-28
US10657882B2 (en) 2020-05-19
JP7090193B2 (ja) 2022-06-23
TWI553607B (zh) 2016-10-11
JP2023174719A (ja) 2023-12-08
CN104681568B (zh) 2017-11-21
KR20170102395A (ko) 2017-09-08
TW201207815A (en) 2012-02-16
JP2013092783A (ja) 2013-05-16
US10083651B2 (en) 2018-09-25
JP2018157226A (ja) 2018-10-04
MY166003A (en) 2018-05-21
JP2023164438A (ja) 2023-11-10
CN104681568A (zh) 2015-06-03
CN102576734B (zh) 2015-04-22
KR101293261B1 (ko) 2013-08-09

Similar Documents

Publication Publication Date Title
JP7337230B2 (ja) 表示装置
JP6313357B2 (ja) 表示装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161014

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170822

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180320

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20180618