JP2007520051A5 - - Google Patents

Claims (69)

1. 半導体構成部品に導電性ビアを形成するための方法であって、
   第１の表面及び対向する第２の表面を有する基板を設けるステップと、
   側壁によって規定され、前記基板の前記第１の表面から前記基板の前記対向する第２の表面まで延びる、前記基板を貫通する少なくとも１つの穴を、選択された位置に形成するステップと、
   前記基板の前記第１の表面、前記基板の前記対向する第２の表面及び前記少なくとも１つの穴の前記側壁にシード層を付着させるステップと、
   前記基板の前記第１の表面及び前記対向する第２の表面の上にある前記シード層を除去するステップと、
   前記少なくとも１つの穴の前記側壁の前記シード層を導電層でコーティングするステップと、
   前記少なくとも１つの穴の内部の残りの空間に充てん材料を導入するステップと、
   を含む方法。
2. 前記基板を貫通した前記少なくとも１つの穴を形成するステップが、レーザ・アブレーション、ドライエッチング及びウェットエッチングのうちの少なくとも１つによって実施される、請求項１に記載の方法。
3. 前記シード層を付着させるステップの前に、前記少なくとも１つの穴を規定する前記側壁を洗浄するステップをさらに含む、請求項１に記載の方法。
4. 前記シード層を付着させるステップの前に、前記第１の表面、前記対向する第２の表面及び前記少なくとも１つの穴を規定する前記側壁に絶縁層を形成するステップをさらに含む、請求項１に記載の方法。
5. 前記充てん材料を導入するステップの後に、前記導電性ビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に形成するステップをさらに含む、請求項１に記載の方法。
6. 前記シード層を付着させるステップが、化学蒸着プロセス、物理蒸着プロセス、原子層付着プロセス、プラズマ化学蒸着プロセス、真空蒸着又はスパッタリングを使用して導電材料を付着させるステップを含む、請求項１に記載の方法。
7. 前記基板の前記第１の表面及び前記対向する第２の表面の上にある前記シード層を除去するステップが、研磨平坦化によって実施される、請求項１に記載の方法。
8. 前記シード層を前記導電層でコーティングするステップが、前記シード層を金属材料で無電解めっきするステップを含む、請求項１に記載の方法。
9. 前記少なくとも１つの穴の前記残りの空間に前記充てん材料を導入するステップが、前記残りの空間の中にスピン・オン・ガラスをスピンコーティングするステップ、拡散プロセスを使用して前記残りの空間の中にポリシリコンを付着させるステップ、及び、前記残りの空間の中に半田ペースト又は半田合金を付着させるステップのうちの１つを含む、請求項１に記載の方法。
10. 前記充てん材料を導入するステップが、導電性充てん材料又は非導電性充てん材料を導入するステップを含む、請求項１に記載の方法。
11. 前記シード層の上に重なるレジスト層を塗布するステップと、前記シード層の除去の後に前記レジスト層を除去するステップとをさらに含む、請求項１に記載の方法。
12. 基板に導電性ビアを形成するための方法であって、
    第１の表面及び対向する第２の表面を有する基板を設けるステップと、
    前記基板の前記第１の表面の選択された位置に少なくとも１つの空洞を形成するステップと、
    前記少なくとも１つの空胴内において前記基板の露出された領域上に且つ前記少なくとも１つの空胴に、溶けた半田を導入するステップと、
    前記少なくとも１つの空胴に導入された半田を露出させるのに十分な深さまで、前記基板の前記対向する第２の表面から前記基板の材料を除去するステップと、
    を含む方法。
13. 前記第１の表面に前記少なくとも１つの空胴を形成するステップが、レーザ・アブレーション、ドライエッチング及びウェットエッチングのうちの少なくとも１つによって実施される、請求項１２に記載の方法。
14. 半田を導入する前記ステップの前に、前記少なくとも１つの空胴を規定する前記基板の前記露出領域を洗浄するステップをさらに含む、請求項１２に記載の方法。
15. 少なくとも前記露出された領域に絶縁層を形成するステップをさらに含む、請求項１２に記載の方法。
16. 前記導電性ビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記基板の前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に形成するステップをさらに含む、請求項１２に記載の方法。
17. 前記露出された領域に導電層を付着させるステップであって、
    前記基板の前記第１の表面及び前記少なくとも１つの空胴を規定する前記基板の前記露出領域にシード層を付着させるステップと、
    前記基板の前記第１の表面の上にある前記シード層を除去するステップと、
    前記少なくとも１つの空胴を規定する前記露出領域の前記シード層を前記導電層でコーティングするステップと、
    を含むステップを更に含む、請求項１２に記載の方法。
18. 前記シード層を付着させるステップが、化学蒸着プロセス、物理蒸着プロセス、原子層付着プロセス、プラズマ化学蒸着プロセス、真空蒸着又はスパッタリングを使用して導電材料を付着させるステップを含む、請求項１７に記載の方法。
19. 前記基板の前記第１の表面の上にある前記シード層を除去するステップが、研磨平坦化によって実施される、請求項１７に記載の方法。
20. 前記シード層を前記導電層でコーティングするステップが、前記シード層を金属材料で無電解めっきするステップを含む、請求項１７に記載の方法。
21. 前記充てん材料を導入するステップが、前記残りの空間の中にスピン・オン・ガラスをスピンコーティングするステップ、拡散プロセスを使用して前記残りの空間の中にポリシリコンを付着させるステップ、又は前記残りの空間の中に半田ペースト又は半田合金を付着させるステップを含む、請求項１２に記載の方法。
22. 前記対向する第２の表面から前記基板の前記材料を除去するステップが、研磨平坦化によって実施される、請求項１２に記載の方法。
23. 前記充てん材料を導入するステップが、導電性充てん材料又は非導電性充てん材料を導入するステップを含む、請求項１２に記載の方法。
24. 前記少なくとも１つの空胴を形成するステップの前に前記基板の前記第１の表面をバリア層で覆うステップをさらに含み、
    前記導電層を付着させるステップが、
    前記少なくとも１つの空胴を規定する前記基板の前記露出領域にだけシード層を付着させるステップと、
    前記少なくとも１つの空胴を規定する前記露出領域の前記シード層を前記導電層でコーティングするステップと、
    を含む、請求項１２に記載の方法。
25. 第１の表面と、対向する第２の表面とを有する基板であって、前記第１の表面と連通し且つ前記基板を貫通する開口とを有する基板と、
    前記基板の前記第１の表面中へ延び、前記対向する第２の表面に達する前に止まる少なくとも１つのビアであって、前記開口の面の少なくとも一部分又は前記開口をコーティングする誘電層の面と接触する導電材料を含むシード層と、前記シード層と接触する環状導電層と、前記ビアの残りの部分を占め、前記環状導電層によって囲まれ且つ前記環状導電層と接触する充填材料とを含むビアと、
    を含む中間半導体構成部品。
26. 前記環状導電層がシード層上に形成された金属層を含む、請求項２５に記載の中間半導体構成部品。
27. 前記充てん材料が、スピン・オン・ガラス、ポリシリコン、半田ペースト及び半田合金からなるグループから選択される、請求項２５に記載の中間半導体構成部品。
28. 前記充てん材料が導電性充てん材料又は非導電性充てん材料である、請求項２５に記載の中間半導体構成部品。
29. 前記シード層が、窒化チタン、チタン、窒化タンタル、銅、窒化シリコン及びポリシリコンからなるグループから選択される、請求項２６に記載の中間半導体構成部品。
30. 前記金属層が、ニッケル、コバルト、銅、銀、チタン、イリジウム、金、タングステン、タンタル、モリブデン、白金、パラジウム、ニッケル−リン、パラジウム−リン、コバルト−リン、Ｃｏ−Ｗ−Ｐ合金、上記金属の合金、ならびに上記の任意の金属及び合金の混合物からなるグループから選択される、請求項２６に記載の中間半導体構成部品。
31. 前記環状導電層と前記基板の間に位置する絶縁層をさらに含む、請求項２５に記載の中間半導体構成部品。
32. さらに前記第１の表面にバリア層を含む、請求項２５に記載の中間半導体構成部品。
33. 第１の表面及び対向する第２の表面を有する基板と、
    前記基板の前記第１の表面から前記基板の前記対向する第２の表面まで延びる環状の導電層と、前記環状導電層によって囲まれ、スピン・オン・ガラス、ポリシリコン又は半田を含む充てん材料とを含む少なくとも１つのビアと、
    を含む半導体構成部品。
34. さらに、前記少なくとも１つのビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記基板の前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に含む、請求項３３に記載の半導体構成部品。
35. 前記環状導電層が金属である、請求項３３に記載の半導体デバイス。
36. 前記環状導電層が無電解めっきされた金属層とシード層とを含み、前記シード層が、前記無電解めっきされた金属層と前記基板との間に位置する、請求項３３に記載の半導体構成部品。
37. 前記シード層が、窒化チタン、チタン、窒化タンタル、銅及び窒化シリコンからなる導電材料のグループから選択された導電材料を含む、請求項３６に記載の半導体構成部品。
38. 前記無電解めっきされた金属層が、ニッケル、コバルト、銅、銀、チタン、イリジウム、金、タングステン、タンタル、白金、パラジウム、モリブデン、ニッケル−リン、パラジウム−リン、コバルト−リン、Ｃｏ−Ｗ−Ｐ合金、上記金属の合金、ならびに上記の任意の金属及び合金の混合物からなるグループから選択される、請求項３６に記載の半導体デバイス。
39. 前記環状導電層と前記基板の間に位置する絶縁層をさらに含む、請求項３３に記載の半導体構成部品。
40. マイクロプロセッサと、該マイクロプロセッサと通信する少なくとも１つのメモリ・デバイスとを含むシステムであって、
    前記少なくとも１つのメモリ・デバイスが、第１の表面及び対向する第２の表面を有する基板と、少なくとも１つのビアとを含み、
    前記少なくとも１つのビアが、
    前記基板の前記第１の表面から前記基板の前記対向する第２の表面まで延びる導電材料の環状層と、
    前記導電材料の前記環状層によって囲まれ、スピン・オン・ガラス、ポリシリコン又は半田を含む充てん材料であって、前記基板の前記第１の表面から前記基板の前記対向する第２の表面まで延びる充てん材料と、
    を含むシステム。
41. 前記少なくとも１つのメモリ・デバイスがさらに、前記少なくとも１つのビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記基板の前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に含む、請求項４０に記載のシステム。
42. 前記導電材料の前記環状層が金属である、請求項４０に記載のシステム。
43. 前記シリコン含有充てん材料がスピン・オン・ガラス又はポリシリコンである、請求項４０に記載のシステム。
44. 前記導電材料の前記環状層が無電解めっきされた金属層とシード層とを含む、請求項４０に記載のシステム。
45. 前記シード層が、窒化チタン、チタン、窒化タンタル、銅及び窒化シリコンからなる導電材料のグループから選択された導電材料を含む、請求項４４に記載のシステム。
46. 前記無電解めっきされた金属層が、ニッケル、コバルト、銅、銀、チタン、イリジウム、金、タングステン、タンタル、モリブデン、白金、パラジウム、ニッケル−リン、パラジウム−リン、コバルト−リン、Ｃｏ−Ｗ−Ｐ合金、上記金属の合金、ならびに上記の任意の金属及び合金の混合物からなるグループから選択される、請求項４４に記載のシステム。
47. 前記環状層と前記基板との間に位置するパッシベーション層をさらに含む、請求項４０に記載のシステム。
48. 半導体構成部品に導電性ビアを形成するための方法であって、
    第１の表面及び対向する第２の表面を有する半導体基板を設けるステップと、
    側壁によって規定され、前記基板の前記第１の表面から前記基板の前記対向する第２の表面まで延びる少なくとも１つの穴を、前記半導体基板の選択された位置に形成するステップと、
    前記少なくとも１つの穴の面にシード層を形成するステップと、
    前記少なくとも１つの穴の面に且つ前記シード層の導電コーティングを形成するステップと、
    前記少なくとも１つの穴に、半田合金を含む導電性充てん材料を導入するステップと、
    を含む方法。
49. 前記少なくとも１つのビアに、前記半田合金を溶融状態で流すことによって導入する、請求項４８に記載の方法。
50. 前記少なくとも１つのビアに、前記半田合金をスクリーン印刷によって導入する、請求項４８に記載の方法。
51. 前記基板を貫通した前記少なくとも１つの穴を形成するステップが、レーザ・アブレーション、ドライエッチング及びウェットエッチングのうちの少なくとも１つによって実施される、請求項４８に記載の方法。
52. 前記導電性充てん材料を導入するステップの前に、前記少なくとも１つの穴を規定する前記側壁を洗浄するステップをさらに含む、請求項４８に記載の方法。
53. 前記導電性充てん材料を導入するステップの前に、前記第１の表面、前記対向する第２の表面及び前記少なくとも１つの穴を規定する前記側壁に絶縁層を形成するステップをさらに含む、請求項４８に記載の方法。
54. 前記導電性充てん材料を導入するステップの後に、前記導電性ビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に形成するステップをさらに含む、請求項４８に記載の方法。
55. 基板に導電性ビアを形成するための方法であって、
    第１の表面及び対向する第２の表面を有する基板を設けるステップと、
    前記基板の前記第１の表面に少なくとも１つの空洞を形成するステップと、
    前記少なくとも１つの空胴の残りの空間に、溶けた半田を導入するステップと、
    前記少なくとも１つの空胴内の半田を露出させるのに足る深さまで、前記基板の前記対向する第２の表面から前記基板の材料を除去するステップと、
    を含む方法。
56. 前記第１の表面に前記少なくとも１つの空胴を形成するステップが、レーザ・アブレーション、ドライエッチング及びウェットエッチングのうちの少なくとも１つによって実施される、請求項５５に記載の方法。
57. 前記導電性充てん材料を導入するステップの前に、前記少なくとも１つの空胴を規定する前記基板の露出領域を洗浄するステップをさらに含む、請求項５５に記載の方法。
58. 前記導電性充てん材料を導入するステップの前に、前記第１の表面及び前記少なくとも１つの空胴を規定する露出領域に絶縁層を形成するステップをさらに含む、請求項５５に記載の方法。
59. 前記導電性ビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記基板の前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に形成するステップをさらに含む、請求項５５に記載の方法。
60. 前記対向する第２の表面から前記基板の前記材料を除去するステップが、研磨平坦化によって実施される、請求項５５に記載の方法。
61. 第１の表面及び対向する第２の表面を有する基板と、
    前記基板の前記第１の表面中へ延び、前記対向する第２の表面に達する前に止まる少なくとも１つのビアであって、前記第１の表面から延びる逆流半田を含むビアと、
    を含む中間半導体構成部品。
62. 前記導電性充てん材料と前記基板の間に位置する絶縁層をさらに含む、請求項６１に記載の中間半導体構成部品。
63. さらに前記第１の表面にバリア層を含む、請求項６１に記載の中間半導体構成部品。
64. 第１の表面及び対向する第２の表面を有する半導体基板と、少なくとも１つのビアとを含み、
    前記少なくとも１つのビアが、
    少なくとも１つの穴の表面上のシード層と、
    前記少なくとも１つの穴の面上で且つ前記シード層上の導電コーティングと、
    前記基板の前記第１の表面から前記基板の前記対向する第２の表面まで延びる半田を含む導電性充てん材料と、
    を含む半導体構成部品。
65. さらに、前記少なくとも１つのビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記基板の前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に含む、請求項６４に記載の半導体構成部品。
66. 前記導電性充てん材料と前記基板の間に位置する絶縁層をさらに含む、請求項６４に記載の半導体構成部品。
67. マイクロプロセッサと、該マイクロプロセッサと通信する少なくとも１つのメモリ・デバイスとを含むシステムであって、
    前記少なくとも１つのメモリ・デバイスが、第１の表面及び対向する第２の表面を有する基板と、少なくとも１つのビアとを含み、
    前記少なくとも１つビアが、
    少なくとも１つの穴の表面上のシード層と、
    前記少なくとも１つの穴の面上で且つ前記シード層上の導電コーティングと、
    前記基板の前記第１の表面から前記基板の前記対向する第２の表面まで延びる、半田を含む導電性充てん材料を含む、
    システム。
68. 前記少なくとも１つのメモリ・デバイスがさらに、前記少なくとも１つのビアの少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記基板の前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に含む、請求項６７に記載のシステム。
69. 前記導電性充てん材料と前記基板の間に位置するパッシベーション層をさらに含む、請求項６７に記載のシステム。