TWI541937B - 半導體基板中通道及導電路由層 - Google Patents

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TWI541937B TW099126998A TW99126998A TWI541937B TW I541937 B TWI541937 B TW I541937B TW 099126998 A TW099126998 A TW 099126998A TW 99126998 A TW99126998 A TW 99126998A TW I541937 B TWI541937 B TW I541937B
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Description

半導體基板中通道及導電路由層
本發明一般而言係針對半導體基板中通孔及導電路由層以及相關聯之系統及裝置。
包含記憶體晶片、微處理器晶片及成像器晶片之經封裝半導體晶粒通常包含安裝至一基板且裝納於一塑膠保護覆蓋物中之一半導體晶粒。該晶粒包含數個功能性特徵，例如，記憶體胞、處理器電路、成像器裝置及互連電路。該晶粒通常亦包含電耦合至該等功能性特徵之接合墊。該等接合墊係電連接至在該保護覆蓋物外面延伸之接針或其他類型之端子以用於連接至匯流排、電路及/或其他微電子總成。
市場壓力不斷地迫使製造商減小半導體晶粒封裝之大小且增加此等封裝之功能性能力。一種用於達成此等結果之方法係在一單一封裝中堆疊多個半導體晶粒。在此等封裝中，可使用延伸穿過該等晶粒之整個厚度之導電通孔將該等堆疊晶粒電耦合在一起。該等導電通孔一般而言稱為穿矽通孔或TSV。
用於形成TSV之習用製程包含圖案化一半導體基板，蝕刻該半導體基板以形成一孔口，且以一導電材料電鍍該孔口。電鍍該孔口可包含具有一抗蝕劑遮罩之圖案電鍍或不具有一抗蝕劑遮罩之毯覆電鍍。兩種電鍍技術皆具有某些缺點。舉例而言，除其他TSV製程外，圖案電鍍包含形成一抗蝕劑層，圖案化該抗蝕劑層，且在電鍍及/或其他額外處理階段之後移除該抗蝕劑層。另一方面，即使毯覆電鍍不需要如圖案電鍍一樣多之步驟，但毯覆電鍍仍在半導體基板之表面上形成大量過剩導電材料。在後續處理階段之前必須移除該過剩導電材料，此耗費時間且浪費導電材料。因此，仍需要用於在半導體基板中形成TSV之經改良技術。
下文參考用於在半導體基板中形成導通孔及導電路由層之製程闡述本發明技術之數個實施例。下文參考半導體晶粒闡述某些實施例之諸多細節。全文中，術語「半導體基板」用以包含各種製品，舉例而言，包含個別積體電路晶粒、成像器晶粒、感測器晶粒及/或具有其他半導體特徵之晶粒。下文所闡述之製程中之數個製程可用以在一個別晶粒中或在複數個晶粒中、在一晶圓上或在一晶圓之部分上形成導通孔及導電路由層。該晶圓或晶圓部分(例如，晶圓形式)可包含一未經單個化之晶圓或晶圓部分或一經重組之載體晶圓。該經重組之載體晶圓可包含一黏合劑材料(例如，一撓性黏合劑)，其由具有與一未經單個化之晶圓之形狀相當之一周邊形狀之一(一般而言)剛性框圍繞，且經單個化之元件(例如，晶粒)由該黏合劑圍繞。
圖1A至圖3中陳述某些實施例之諸多具體細節且以下文字用以提供對此等實施例之一透徹瞭解。數個其他實施例可具有不同於本發明中所闡述之組態、組件及/或製程之組態、組件及/或製程。因此，熟習此項技術者將瞭解可在無圖1A至圖3中所示之實施例之數個細節之情況下實踐額外實施例。
圖1A係根據本技術之實施例所處理之一半導體晶粒100之一部分之一示意性側面剖視圖。如圖1A中所示，半導體晶粒100可包含一基板102及一路由結構104。在所圖解說明之實施例中，半導體晶粒100亦包含在路由結構104頂部上之一可選第一鈍化材料106及在基板102底部上之一可選第二鈍化材料113。第一鈍化材料106及第二鈍化材料113可包含氧化矽、氮化矽及/或其他適合之電介質材料。在其他實施例中，可省略第一鈍化材料106及/或第二鈍化材料113。
基板102具有一第一基板表面102a及一第二基板表面102b。基板102可包含經摻雜或未經摻雜矽、TEOS、玻璃、陶瓷及/或其他適合材料。路由結構104可包含具有一第一電介質表面105a及一第二電介質表面105b之一電介質105。第一電介質表面105a係接近可選第一鈍化材料106，且第二電介質表面105b係接近基板102之第一基板表面102a。
路由結構104亦可在電介質105中包含至少一條導電跡線107(出於圖解說明目的，顯示兩條跡線107)。舉例而言，電介質105可包含一個或多個凹部109，且跡線107可包含至少部分地填充凹部109之一第一導電材料部分112a。在所圖解說明之實施例中，個別凹部109具有自第一電介質表面105a延伸至第二電介質表面105b之一大體矩形橫截面積。在其他實施例中，凹部109可具有自第一電介質表面105a延伸至電介質105中之一中間深度(未顯示)之橢圓、扇形及/或其他橫截面積。即使在圖1A中僅顯示一個路由結構104，但在其他實施例中，半導體晶粒100亦可包含兩個、三個或任何其他所期望數目個路由結構及電耦合導電路由結構中之至少某些導電路由結構之導電通孔(未顯示)。
半導體晶粒100亦可包含一積體電路103，其電耦合至延伸穿過電介質105及基板102之至少一個導電導通孔108。積體電路103可包含一處理器電路、一RAM電路、一ASIC電路及/或其他適合電路。導通孔108可包含至少部分填充半導體晶粒100中一孔口110之一第二導電材料部分112b。在所圖解說明之實施例中，孔口110自電介質105之第一電介質表面105a延伸至基板102之第二基板表面102b。在其他實施例中，孔口110亦可自電介質105中之其他位置延伸至基板102之第二基板表面102b。在進一步實施例中，孔口110可完整包含於基板102中。
如圖1A中所示，導通孔108具有朝第一電介質表面105a敞開之一第一端108a及接近基板102之第二基板表面102b之一第二端108b。在某些實施例中，第一端108a可形成穿過可選第一鈍化材料106中之一開口之一第一接合位點119，且第二端108b可形成穿過可選第二鈍化材料113中之一開口之一第二接合位點121。第一接合位點119與第二接合位點121可經組態以藉助一互連組件114與其他晶粒、基板及/或外部裝置(未顯示)互連。在所圖解說明之實施例中，互連組件114包含接近一潤濕材料117(例如，一焊料材料)之一導電柱(例如，一銅柱)。互連組件114將半導體晶粒100之第二端108b連接至另一半導體晶粒101(為清楚起見以幻線顯示)之一接合位點123。半導體晶粒101可在結構上及/或功能上類似於或不同於半導體晶粒100。在其他實施例中，互連組件114亦可包含一焊料球、一再分佈層，一穿矽通孔螺柱及/或其他適合之互連裝置組件。
半導體晶粒100之數個實施例之一個特徵係在無介入處理階段之情況下同時形成跡線107之第一導電材料部分112a及導通孔108之第二導電材料部分112b(統稱為導電材料112)。因此，第一導電材料部分112a與第二導電材料部分112b可係大體同質的。據信導電材料112之同質性質增強跡線107及導通孔108之可靠性，且因此增強半導體晶粒100之可靠性，此乃因第一導電材料部分112a及第二導電材料部分112b可隨後一起處理(例如，在一退火階段中)。如下文參考圖2A至圖3D之更詳細闡述，由於可消除某些處理階段因此當與習用製程相比時，半導體晶粒100之數個實施例亦可減少製造成本。
即使在圖1A中跡線107與導通孔108彼此隔離，但圖1B顯示其中跡線107中之至少一者可與導通孔108連接之另一實施例。在其他實施例中，如在圖1C中所示，路由結構104可視情況在跡線107中之至少一者與導通孔108之間包含一導電電線、跡線及/或另一適合之互連結構111。在進一步實施例中，如在圖1D中所示，跡線107中之至少一者可直接形成於導通孔108頂部上。在此等實施例中之任一者中，跡線107、導通孔108及可選互連結構111之導電材料112可在一單一處理階段中形成。因此，此等特徵中之導電材料112之若干個部分可係同質的且彼此之間無任何實體邊界(在圖1B至圖1D顯示為虛線，此僅出於虛擬分界目的)。
圖2A至圖2H係根據本技術之實施例經受對形成圖1A之半導體晶粒100之數個實施例有用之一製程之一半導體基板200之一部分之示意性側面剖視圖。如在圖2A中所示，該製程可包含在基板102頂部上形成電介質105。在某些實施例中，可藉由使用化學氣相沈積(CVD)、原子層沈積(ALD)、濺鍍及/或其他適合技術在基板102上沈積一電介質材料(例如，氧化矽)來形成電介質105。在其他實施例中，可藉由熱氧化基板102來形成電介質105。即使圖2A中所示之電介質105係一單一同質層，但在某些實施例中，半導體基板200亦可包含之間具有一實體邊界之多個電介質材料層(未顯示)。在進一步實施例中，半導體基板200亦可包含一鈍化材料(例如，氮化矽)，一障壁材料(例如，鉭)，及/或形成於電介質105上及/或其中之其他適合結構。
如在圖2B中所示，經由旋塗或另一適合之沈積技術將一第一光阻劑材料202沈積於電介質105上。隨後，可圖案化第一光阻劑材料202以在該第一光阻劑材料202中形成第一開口204。一般而言，第一開口204可對應於圖1A至圖1C之凹部109之圖案。下文所使用之術語「圖案化」一般而言係指使用光微影及/或其他適合技術在一光阻劑材料上印刷一期望圖案且隨後移除該光阻劑材料之某些部分以在該光阻劑材料中形成該期望圖案。
圖2C圖解說明該製程之一第一材料移除階段，其中在移除第一光阻劑材料202之前至少部分地移除電介質105之暴露部分以形成凹部109(圖解說明為一第一凹部109a與一第二凹部109b)。用於移除電介質105之曝露部分之技術可包含濕式蝕刻、幹式蝕刻、反應性離子蝕刻及/或其他適合技術。在一個實施例中，電介質105之移除可在基板102之第一基板表面102a被曝露時停止。在其他實施例中，可藉由調整一移除持續時間(例如，在一濕式蝕刻製程期間之一蝕刻週期)、一移除強度(例如，在一電漿蝕刻製程期間之一電漿濃度)及/或其他適合材料移除參數而使電介質105之移除停止於到達基板102之第一基板表面102a之前的一中間深度處(未顯示)。在某些實施例中，第一凹部109a及第二凹部109b可具有自約0.3微米至約0.5微米之一深度。在其他實施例中，第一凹部109a及第二凹部109b可具有其他適合之深度。
如在圖2D中所示，在形成凹部109之後，該製程可包含以一第二光阻劑材料208至少部分地覆蓋半導體基板200。該製程亦可包含隨後使用光微影及/或其他適合技術來圖案化第二光阻劑材料208以形成大體上對應於導通孔108(圖1A至圖1C)之孔口110之一第二開口210。在某些實施例中，第二光阻劑材料208可具有大體上類似於第一光阻劑材料202之組成之一組成。在其他實施例中，第二光阻劑材料208可具有不同於第一光阻劑材料202之組成及/或特性之組成及/或特性。
圖2E圖解說明一第二材料移除階段，其中使用各向異性蝕刻、反應性離子蝕刻及/或其他適合技術將曝露在第二開口210中之電介質105及基板102之一部分移除以形成孔口110。在某些實施例中，孔口110可具有自約5:1至約20:1之一縱橫比且可延伸至基板102中於約50微米至約200微米之一深度處。在其他實施例中，孔口110可具有約10:1之一縱橫比且可延伸至基板材料中於約100微米之一深度處。隨後，該製程可包含自半導體基板200移除第二光阻劑材料208。視情況，該製程亦可包含在在移除第二光阻劑材料208之前在孔口110中沈積大體保形絕緣材料(例如，氧化矽，未顯示)。在其他實施例中，如以上參考圖2D所論述，該第二材料移除階段可包含在未藉助第二光阻劑材料208圖案化半導體基板200之情況下經由雷射鑽孔及/或其他適合鑽孔技來移除電介質105及基板102之一部分。
如在圖2F中所示，該製程可包含以一導電材料212同時地填充孔口110及凹部109。導電材料212包含在孔口110中之一第一部分212a、在凹部109中之一第二部分212b及延伸超過電介質105之第一電介質表面105a之一第三(或犧牲)部分212c。用於將導電材料212引入至孔口110及凹部109中之適合技術可包含脈衝式化學氣相沈積(pCVD)、離子物理氣相沈積(iPVD)、原子層沈積(ALD)、電接枝、自下而上ECD電鍍、無電電鍍及/或其他適合技術。導電材料212可包含銅、鋁、鎢、金及/或前述成分之合金。在特定實施例中，導電材料212包含引入至襯有一障壁材料(例如，鉭)之孔口110及/或凹部109中之電解銅。當與無電部署材料相比且當與焊料相比時，該電解銅具有一增強之純度。舉例而言，導電材料可係至少90%銅且在某些情況下係99%銅。
如在圖2G中所示，可隨後移除導電材料212之第三部分212c以使得導電材料212之第一部分212a及第二部分212b與第一電介質表面105a大體平齊。用於移除導電材料212之第三部分212c之技術可包含化學-機械拋光、電化學-機械拋光及/或其他適合技術。
該製程亦可包含隨後處理半導體基板200以在半導體基板200中及/或其上形成額外特徵。舉例而言，如在圖2H中所示，可使用一機械或化學-機械技術自第二基板表面102b移除基板102之一部分以曝露導通孔108之第二端108b。然後可將一互連組件114(例如，一導電柱、一焊料球、一焊料凸塊、一再分佈層、一穿矽通孔螺柱及/或其他適合互連裝置)附接至第二端108b用於與一外部組件(未顯示)互連。可將可選第一鈍化材料106及/或可選第二鈍化材料113沈積至電介質105上用於絕緣跡線107與導通孔108。在其他實例中，可在路由結構104及/或可選第一鈍化材料106及可選第二鈍化材料113頂部上形成額外電介質材料及/或導電跡線。
該製程之數個實施例可藉由減少數個處理階段而比習用技術更有效率。用於在一半導體基板中形成導通孔及跡線之習用技術通常包含兩個導電材料沈積階段。在一第一沈積階段中，最初形成導通孔，且在一第二沈積階段中，形成跡線。藉由將導電材料212同時地沈積至凹部109及孔口110兩者中，僅需要一個沈積階段。因此，可消除該第二沈積階段及任何相關聯之處理階段(例如，拋光、清潔等等)，因此改良該製造製程之效率及成本效率。
該製程之數個實施例亦可減少導通孔108及/或跡線107中之拋光缺陷(例如，碟形凹陷)之風險。通常，導通孔108中之導電材料212之曝露表面僅佔據半導體基板200之總表面積之一小部分。若不存在跡線107，且僅將半導體基板200與導通孔108中之導電材料212一起拋光，則半導體基板200上之拋光壓力將趨向於在該基板之整個表面積上不均勻。據信此不均勻導致碟形凹陷、碎裂及/或其他拋光缺陷。相反地，在該製程之數個實施例中，導電材料212佔據半導體基板200之總表面積之更多部分，此乃因導電材料212既在導通孔108中亦在跡線107中。在不受理論約束情況下，據信導電材料212之增加之表面積可減少拋光壓力之不均勻性，且因此減少拋光缺陷之風險。
即使參考圖2A至圖2H所論述之前述製程包含在形成孔口110之前形成凹部109，但圖3A至圖3D闡述包含在形成凹部109之前形成孔口110之一製程。如在圖3A中所示，該製程包含將一第一光阻劑材料302沈積至電介質105上。該製程亦包含圖案化第一光阻劑材料302以形成大體上對應於孔口110(圖1A至圖1C)之一第一開口304。
如在圖3B中所示，該製程可包含一第一材料移除階段，其中使用以上論述之適合技術中之任一者將曝露在第一開口304中之電介質105及基板102之一部分移除以形成孔口110。隨後，該製程可包含自半導體基板200移除第一光阻劑材料302。
該製程亦可包含將一層絕緣材料306沈積在孔口110中及電介質105之第一電介質表面105a上。絕緣材料306可包含氧化矽、氮化矽及/或其他適合材料。用於沈積絕緣材料306之適合技術可包含但不限於化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、熱氧化及/或其他適合技術。
如在圖3C中所示，該製程包含將一第二光阻劑材料308沈積至絕緣材料306上。該製程亦可包含圖案化第二光阻劑材料308以形成大體上對應於凹部109(圖1A至圖1C)之第二開口310。
如在圖3D中所示，該製程可包含一第二材料移除階段，其中將大體上對應於第二開口310之絕緣材料306及電介質105之一部分移除以形成凹部109。隨後，該製程可包含自半導體基板200移除第二光阻劑材料308。然後該製程可包含如以上參考圖2F至圖2H所論述之處理階段以形成圖1A至圖1C之半導體晶粒100。
該製程之數個實施例在於孔口110中形成絕緣材料306時可比習用技術更有效率。根據習用技術，可需要借助一填充材料將凹部109與絕緣材料306屏蔽(在凹部109係在形成孔口110之前形成之情形下)或必須經由高成本之拋光來移除孔口110外部之絕緣材料306之一部分(在凹部109係在形成孔口110之後形成之情形下)。相反地，以上所論述之製程之數個實施例可消除此等處理階段，此乃因在第二材料移除階段期間僅移除對應於凹部109之絕緣材料306之部分。
以上參考圖2A至圖3D所闡述之處理階段係出於圖解說明目的。熟習此項技術者將認識到為清楚起見而省略某些處理階段。舉例而言，在某些實施例中，在以導電材料212填充凹部109及孔口110之前，可在孔口110及/或凹部109中形成一障壁材料、一種子材料及/或其他適合結構。熟習此項技術者亦將認識到前述處理階段可經修改用以分別形成圖1B及圖1C中之半導體晶粒100'及半導體晶粒100"之數個實施例。舉例而言，如在圖1B中所示，可將凹部109及孔口110圖案化為一單一連續凹部，或如在圖1C中所示，可將互連結構111與凹部109及/或孔口110一起圖案化。在前述實施例中之任一者中，該製程可進一步包含清潔、乾燥、冷卻、退火及/或其他適合階段中之至少一個階段。
依據前文所述，將瞭解，本文已出於圖解說明之目的闡述了本技術之具體實施例，但可在不背離本發明之前提下作出各種修改。舉例而言，即使上文係參考形成一半導體晶粒闡述該等製程之數個實施例，但該等製程之某些實施例亦可應用於其中可形成複數個半導體晶粒之一半導體晶圓。一個實施例中之元件中之諸多元件可與其他實施例結合，以添加或替代其他實施例中之元件。舉例而言，即使圖1A至圖3D中之凹部109及孔口110係顯示為以兩個材料移除階段而形成，但在某些實施例中，可使用相移遮罩及/或其他適合技術以一個單一處理階段來圖案化及形成此等特徵。因此，本發明僅由隨附申請專利範圍限定。
100．．．半導體晶粒
100'．．．半導體晶粒
100"．．．半導體晶粒
101．．．半導體晶粒
102．．．基板
102a．．．第一基板表面
102b．．．第二基板表面
103．．．積體電路
104．．．路由結構
105．．．電介質
105a．．．第一電介質表面
105b．．．第二電介質表面
106．．．鈍化材料
107．．．跡線
108．．．導通孔
108a．．．第一端
108b．．．第二端
109．．．凹部
109a．．．第一凹部
109b．．．第二凹部
110．．．孔口
111．．．互連結構
112a．．．第一導電材料部分
112b．．．第二導電材料部分
113．．．第二鈍化材料
114．．．互連組件
117．．．潤濕材料
119．．．第一接合位點
121．．．第二接合位點
123．．．接合位點
200．．．半導體基板
202．．．鈍化材料
204．．．第一開口
208．．．光阻劑材料
210．．．第二開口
212．．．導電材料
212a．．．導電材料之第一部分
212b．．．導電材料之第二部分
212c．．．導電材料之第三部分
302．．．第一光阻劑材料
304．．．第一開口
306．．．絕緣材料
308．．．第二光阻劑材料
310．．．第二開口
圖1A至圖1D係根據本技術之實施例之一半導體晶粒之一部分之示意性側面剖視圖。
圖2A至圖2H係根據本技術之實施例經受對形成圖1A之半導體晶粒100之數個實施例有用之一製程之一半導體基板之一部分之示意性側面剖視圖。
圖3A至圖3D係根據本技術之額外實施例經受對形成圖1A之半導體晶粒100之數個實施例有用之一製程之一半導體基板之一部分之示意性側面剖視圖。
100．．．半導體晶粒
101．．．半導體晶粒
102．．．基板
102a．．．第一基板表面
102b．．．第二基板表面
103．．．積體電路
104．．．路由結構
105．．．電介質
105a．．．第一電介質表面
105b．．．第二電介質表面
106．．．鈍化材料
107．．．跡線
108．．．導通孔
108a．．．第一端
108b．．．第二端
109．．．凹部
110．．．孔口
112a．．．第一導電材料部分
112b．．．第二導電材料部分
113．．．第二鈍化材料
114．．．互連組件
117．．．潤濕材料
119．．．第一接合位點
121．．．第二接合位點
123．．．接合位點

Claims (19)

  1. 一種用於處理一半導體基板之方法，其包括：在一半導體基板中且穿過該半導體基板上之一電介質形成一孔口，該孔口具有在該電介質處敞開之一第一端及在該半導體基板之半導體材料中之一第二端，使得該孔口穿過該半導體基板之一厚度的至少一部分，其中該孔口位於該第一端之一橫截面積大體上與該孔口位於該第二端之一橫截面積相同；在該電介質中形成複數個凹部，該複數個凹部與該孔口間隔開；同時地將一導電材料沈積至該孔口及該複數個凹部中之至少某些凹部中；曝露該孔口之該第二端處之該導電材料；及將一焊料球附接至在該孔口之該第二端處之該所曝露導電材料。
  2. 如請求項1之方法，其中該半導體基板具有一第一基板表面與一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；形成該孔口包含形成在該第一電介質表面處敞開且延伸穿過該電介質並延伸至該半導體基板中之一孔口，該孔口具有距該第一電介質表面至少50微米之一深度及至少5：1之一縱橫比； 形成複數個凹部包含形成自該第一電介質表面延伸至該電介質中之複數個凹部，該複數個凹部具有距該第一電介質表面約0.3微米至約0.5微米之一深度；同時地沈積該導電材料包含將該導電材料沈積至該孔口中及該複數個凹部中之至少某些凹部中，該導電材料具有在該孔口中之一第一部分、在該等凹部中之一第二部分及延伸超過該第一電介質表面之一第三部分；且該方法進一步包含經由化學-機械拋光及/或電化學-機械拋光來移除該導電材料中之至少該第三部分。
  3. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；形成該孔口包含形成在該第一電介質表面處敞開且延伸穿過該電介質並延伸至該半導體基板中之一孔口，該孔口具有距該第一電介質表面至少50微米之一深度及至少5：1之一縱橫比；形成該複數個凹部包含形成自該第一電介質表面延伸至該電介質中之複數個凹部，該複數個凹部具有距該第一電介質表面約0.3微米至約0.5微米之一深度；同時地沈積該導電材料包含將銅電鍍至該孔口中及該複數個凹部中之至少某些凹部中，該銅具有在該孔口中之一第一部分、在該等凹部中之一第二部分及延伸超過 該第一電介質表面之一第三部分；且該方法進一步包含經由化學-機械拋光及/或電化學-機械拋光來移除所引入之銅之至少該第三部分。
  4. 如請求項1之方法，其中形成該孔口包含在形成該複數個凹部之前形成該孔口。
  5. 如請求項1之方法，其中形成該孔口包含在形成複數個凹部之後形成該孔口。
  6. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；形成該複數個凹部包含形成朝該孔口敞開之至少一個凹部；同時地沈積該導電材料包含將該導電材料沈積至該孔口及該至少一個凹部中，所引入之導電材料具有在該孔口中之一第一部分及在該至少一個凹部中之一第二部分；且該導電材料之該第一部分及該第二部分係大體同質的。
  7. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面 直接接觸之一第二電介質表面；形成該複數個凹部包含形成朝該孔口敞開之至少一個凹部；同時地沈積該導電材料包含將該導電材料沈積至該孔口及該至少一個凹部中，該所引入之導電材料具有在該孔口中之一第一部分及在該至少一個凹部中之一第二部分；且該導電材料之該第一部分與該第二部分係大體連續的。
  8. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；形成該複數個凹部包含形成朝該孔口敞開之至少一個凹部；同時地沈積該導電材料包含將該導電材料沈積至該孔口及該至少一個凹部中，該所引入導電材料具有在該孔口中之一第一部分及在該至少一個凹部中之一第二部分；且該導電材料之該第一部分與該第二部分彼此之間不包含一實體邊界。
  9. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表 面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；該方法進一步包含形成朝該等凹部中之至少一者及該孔口兩者敞開之一互連結構；同時地沈積該導電材料包含將該導電材料沈積至該孔口、該複數個凹部中之一些凹部及該互連結構中，該所引入之導電材料具有在該孔口中之一第一部分、在至少一個凹部中之一第二部分及在該互連結構中之一第三部分；且該導電材料之該第一部分、該第二部分及該第三部分彼此之間不包含一實體邊界。
  10. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；該方法進一步包含形成朝該等凹部中之至少一者及該孔口兩者敞開之一互連結構；同時地沈積該導電材料包含將該導電材料沈積至該孔口、該至少一個凹部及該互連結構中，該所引入之導電材料具有在該孔口中之一第一部分、在該至少一個凹部中之一第二部分及在該互連結構中之一第三部分；且該導電材料之該第一部分、該第二部分及該第三部分 係連續的。
  11. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；同時地沈積該導電材料包含將該導電材料沈積至該孔口及該複數個凹部中之至少某些凹部中，該所引入之導電材料具有在該孔口中之一第一部分、在該等凹部中之一第二部分及延伸超過該第一電介質表面之一第三部分；且該方法進一步包含：拋光該半導體基板；及移除該所引入之導電材料之該第三部分直至曝露該第一電介質表面。
  12. 如請求項1之方法，其中該半導體基板具有一第一基板表面及一第二基板表面；該電介質具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面；同時地沈積該導電材料包含同時地將該導電材料沈積至該孔口及該複數個凹部中之至少某些凹部中，該所引入之導電材料具有在該孔口中之一第一部分、在該等凹部中之一第二部分及延伸超過該第一電介質表面之一第 三部分；且該方法進一步包含：拋光該半導體基板；移除該所引入之導電材料之該第三部分直至曝露該第一電介質表面；及減少使該孔口中之該導電材料之該第一部分形成碟形凹陷之一風險。
  13. 一種用於處理一半導體晶圓之方法，該半導體晶圓包含具有一第一基板表面及一第二基板表面之一基板，該半導體晶圓亦包含具有一第一電介質表面及與該第一基板表面直接接觸之一第二電介質表面之一電介質，該方法包括：形成一孔口，其具有在該第一電介質表面處之一敞開端及在該基板中朝向該第二基板表面之一封閉端，使得該孔口穿過該基板之一厚度的至少一部分，其中該孔口位於該敞開端之一橫截面積大體上與該孔口位於該封閉端之一橫截面積相同；在該電介質中形成複數個凹部，該等凹部延伸於該第一電介質表面與該第二電介質表面之間並與該孔口間隔開；在一單一處理階段中以一導電材料填充該等凹部及該孔口之至少一部分；及自該基板之該第二基板表面移除材料且藉此曝露接近該孔口之該封閉端之該導電材料之一部分。
  14. 如請求項13之方法，其中形成該孔口包含：藉助一第一光阻劑材料圖案化該半導體晶圓；自該經圖案化半導體晶圓移除材料；移除該第一光阻劑材料；及將一絕緣材料沈積至該孔口中及該電介質之該第一電介質表面上。
  15. 如請求項13之方法，其中：形成該孔口包含將一絕緣材料沈積至該半導體晶圓上，該絕緣材料具有在該孔口中之一第一部分及在該電介質之該第一電介質表面上之一第二部分。
  16. 如請求項13之方法，其中形成該等凹部包含形成複數個凹部，至少部分該等凹部自該第一電介質表面延伸至該電介質中至距該第一電介質表面約0.3微米至約0.5微米之一深度。
  17. 如請求項13之方法，其中以該導電材料填充該等凹部及該孔口包含在無介入處理階段之情況下將該導電材料電鍍至該等凹部及該孔口中。
  18. 如請求項13之方法，其中：以該導電材料填充該等凹部及該孔口包含在無介入處理階段之情況下將該導電材料電鍍至該等凹部及該孔口中，該導電材料包含延伸超過該第一電介質表面之一部分；且移除延伸超過該第一電介質表面之該導電材料之該部分。
  19. 如請求項13之方法，其進一步包括將一焊料球附接至接近該孔口之該封閉端之該所曝露導電材料。
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