CN1162841A - 半导体集成电路器件及其制造方法 - Google Patents

半导体集成电路器件及其制造方法 Download PDF

Info

Publication number
CN1162841A
CN1162841A CN97104876A CN97104876A CN1162841A CN 1162841 A CN1162841 A CN 1162841A CN 97104876 A CN97104876 A CN 97104876A CN 97104876 A CN97104876 A CN 97104876A CN 1162841 A CN1162841 A CN 1162841A
Authority
CN
China
Prior art keywords
mentioned
wiring
circuit board
semiconductor chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97104876A
Other languages
English (en)
Other versions
CN1218392C (zh
Inventor
宫崎忠一
秋山雪治
柴本正训
下石智明
安生一郎
西邦彦
西村朝雄
田中英树
木本良辅
坪崎邦宏
长谷部昭男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HITACHI SUPER AIR AIS AI ENGINEERING Co.,Ltd.
Hitachi Ltd
Renesas Electronics Corp
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Super - Ireland - Love Ace Engineering Ltd By Share Ltd
Hitachi Microcomputer System Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Super - Ireland - Love Ace Engineering Ltd By Share Ltd, Hitachi Microcomputer System Ltd, Hitachi Ltd filed Critical Hitachi Super - Ireland - Love Ace Engineering Ltd By Share Ltd
Publication of CN1162841A publication Critical patent/CN1162841A/zh
Application granted granted Critical
Publication of CN1218392C publication Critical patent/CN1218392C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

把弹性体高精度稳定搭载到布线基板，并使半导体芯片的粘接工艺稳定而进行高成品率组装的半导体集成电路器件。这是一种焊球网格阵列形式的半导体封装，由芯片、粘接到芯片上的弹性体、粘接到弹性体上并形成了连接芯片压焊焊盘上的引线的布线的挠性布线基板、形成在基板主面上的阻焊层、连接布线的凸出电极基面的焊锡凸出电极构成，基板基材的芯片一侧粘接弹性体，而且在布线的焊锡凸出电极一侧形成阻焊层这样的表面布线构造。

Description

半导体集成电路器件及其制造方法
本发明涉及半导体集成电路技术，特别是涉及在体积小、重量轻、薄型化的方向一直很活跃的携带电话机和便携式个人计算机等的携带式机器中应用且有效的技术。
近年来，随着电子机器的高功能化、高性能化、体积小、重量轻、薄型化的方向一直很活跃。这一点上，最近的携带电话机和便携式个人计算机之类的携带机器的急增起着很大的作用。此外，个人操作的机器的人机接口的功能增大，处理的容易性和操作性日益受到重视。人们认为今后，随着真正的多媒体时代的到来，这种倾向将会更加强。
在这样的状况中，半导体芯片的高密度化、高集成化的进展没有止境，半导体芯片的大型化和多电极化日益前进，封装急剧地向大型化发展。因此，在另一方面，为了使封装向小型化前进，端子引线的窄步距化也加速了，同时，封装的装配也急速地变得难了起来。
于是，近年来人们提出了与半导体芯片同面积的超多管腿、高密度封装的方案，比如可以举出叙述于下述文献中的封装技术，它们是：  日经BP社1994年5月1日发行的“日经微型器件(日经マイクロデバイス)”P98-P102；同上公司1995年2月1日发行的“日经微型器件”P96-P97；工业调查会平成7年4月1日发行的“电子材料”P22-P28，等等。
这些封装技术中的构造的一例，比如说在半导体芯片的表面上介以弹性体设置挠性布线基板、把作为上述挠性布线基板的布线一端一侧的引线电连到上述半导体芯片的表面上的压焊区上，且把作为上述挠性布线基板的布线另一端一侧的凸出电极基面(Land)与焊锡凸出电极电连的封装构造。
该封装构造的外形尺寸与半导体芯片相同，或者仅大一个根据需要加上的保护框那么大，并应用已形成了焊锡凸出电极的挠性布线基板。该布线基板的布线图形用镀金铜箔形成，顶端部分的铜(Cu)被腐蚀后已变成了金(Au)引线。用弹性体把该挠性布线基板粘接到半导体芯片的表面上之后，就变成了把金引线连到半导体芯片的压焊区上的构造了。
然而，在上述那种构造中，根据本发明者的研究，可以知道下述情况。比如说，上述的封装构造中的挠性布线基板由于采用的是在布线基板的布线面上形成弹性体的所谓的背面布线构造，故挠性布线基板上的布线图形的凹凸成了关键因素，要把弹性体均匀地稳定地搭接是困难的。
就是说，在向挠性布线基板上涂覆或粘贴弹性体之际，或者在布线图形的凸部的两侧形成不能充填弹性体的气孔，或者由于弹性体的尺寸形状不稳定，还会产生使半导体芯片的粘接工序也不能稳定地进行的问题。
于是，本发明的一个目的是提供一种半导体集成电路器件，该器件通过采用表面布线构造可使弹性体高精度地稳定地搭载到布线基板上，使半导体芯片的粘接工序稳定且可进行高成品率的装配。
本发明一个目的是提供一种半导体集成电路器件，该器件通过采用多种布线层构造使得可以在抗噪声性等方面得到杰出的电气特性。
本发明的一个目的是把表面布线构造、多布线层构造应用到种种类型、变形的封装构造中去。
本发明的一个目的是用基板基材的帽檐最佳化来防止弹性体的成分所产生的布线的污染。
本发明的一个目的是借助于封装外形尺寸的最佳化防止半导体芯片的损伤，提高半导体芯片的可靠性，进而防止弹性体与半导体芯片之间的粘接不良，布线基板平坦度的恶化和可靠性的降低。
本发明的一个目的是不需用平面S状布线构造进行了软改造的特殊的金丝压焊机，还可使压焊工具的轨迹进一步简化以得到缩短压焊时的间歇时间的效果。
本发明的一个目的是用悬臂梁布线构造解决切断布线中的问题。
本发明的一个目的是借助于半导体芯片的外部端子周围的钝化物窗口部分的扩大减小对钝化物或其下边的半导体芯片的损伤，进而提高防止布线污染所带来的压焊性。
本发明的一个目的是采用加大布线凹口(notch)终端一侧的布线部分的有效面积的办法增加布线与基板基材间的粘接强度以获得稳定的凹口切断性。
本发明的一个目的是构成用弹性体的扩张构造抑制布线基板的挠曲，进行提高粘接剂的粘接性，具有优良的耐湿性和可靠性的封装。
本发明的一个目的是利用弹性体的埋沟技术提高埋沟性，另外利用把一侧的悬置部分作成多条的办法可以提高金属掩模的强度，再借助于形成密封材料阻流堤堰进一步提高埋沟性。
本发明的一个目的是在内引线的压焊技术中，提高焊接性以防止对半导体芯片的损伤。
本发明的一个目的是借助于已考虑了弯曲应力的布线设计，使之不用压焊工具的返程，仅仅使压焊工具垂直地下压就会形成合适的S形状。
本发明的一个目的是利用导电材料的芯材和镀金的布线构造使布线本身难于产生裂纹，此外还减轻对半导体芯片的压焊损伤。
本发明的一个目的是利用在布线上形成绝缘材料的办法抑制弹性体低分子量成分的漏出(bleed)，再采用使表面平坦化的办法，避免弹性体形成时的气孔的卷入之类的麻烦。
本发明的一个目的是在半导体集成电路器件的制造方法中通过采用表面布线构造来提高对绝缘膜的孔径加工精度。
本发明的一个目的是在半导体集成电路器件的制造方法中，借助于采用表面布线构造，稳定地涂覆薄的绝缘膜，使小的凸出电极可以良好地焊接，而且可以减小凸出电极的排列步距，因而构成有更高密度的输出端子的半导体封装。
本发明的上述和其他的目的和新的特征，从本说明书的叙述和所加附图将会了解清楚。
在本申请中所公布的发明之内，代表性的发明的概要说明如下。
就是说，本发明之一的半导体集成电路器件是这样一种器件：适用于在半导体芯片的主面上边介以弹性体设置布线基板，在已使作为上述布线基板的布线一端一侧的引线部分挠弯了的状态下与上述半导体芯片的主面上的外部端子电连，而且作为上述布线基板的布线的另一端一侧的板面(land)部分与凸出电极电连而构成的半导体集成电路器件，且作成为上述布线基板在基板基材的主面上边形成上述布线，在上述基板基材的背面一侧配置上述弹性体，且在上述布线的主面上形成绝缘膜构成的，所谓采用了表面布线构造的封装构造。特别是把上述布线基板的布线作成为多布线层构造。
此外，把上述半导体芯片的外部端子配置于半导体芯片的中央部分或外周部分上，把介以上述布线基板的布线连到上述半导体芯片的外部端子上的上述凸出电极配置在从上述半导体芯片的外周往内一侧，往外一侧或内外两侧的区域上。
本发明的一种半导体集成电路器件，根据上述弹性体的成分设定上述半导体芯片的外部端子一侧的上述弹性体的端部与上述布线基板的基板基材的端部的尺寸。
本发明的一种半导体集成电路器件，在设上述半导体集成电路器件的外周一侧的上述布线基板的基板基材的端部与上述弹性体的端部之间的距离为M2，上述半导体芯片的端部与上述基板基材的端部之间的距离为M1的情况下，在满足
                        M1＞M2＞0
这一关系的范围内设定上述M2与M1。
本发明的一种半导体集成电路器件，把上述布线基板的布线形成为至少把与上述布线基板的基板基材之间的固定部分和连接到上述半导体芯片的外部端子上的顶端部分已被变位为大于上述布线的宽度的形状。
本发明的一种半导体集成电路器件把上述布线基板的布线形成为一方已固定于上述布线基板的基板基材上的悬壁梁构造。
本发明的一种半导体集成电路器件，把上述半导体芯片上的表面保护膜的窗口部分的端部设定为至少在压下压焊工具的一侧，在上述压焊工具已压下来的时候，上述布线不干涉上述表面保护膜的范围的尺寸。
本发明的一种半导体集成电路器件，把上述布线基板的布线的切口终端一侧的布线部分的有效面积形成得大。特别是使上述凹口终端一侧的布线部分连到相向的布线的板面部分上，或者纵向或横向地延长到布线的空白区域上，或者使之把相邻的布线之间连起来。
本发明的一种半导体集成电路器件，在与上述半导体芯片的外形尺寸相比，至少在将要形成弹性体的外周部分突起宽度的值要大且在整个外周上大的范围内形成上述弹性体。
本发明的一种半导体集成电路器件，在把上述弹性体分割并形成为不粘接到上述半导体芯片的外部端子上边的情况下，把上述分割后的弹性体的相向的空间的各自的端部形成为沟状。特别是把将形成于上述弹性体的各自的端部的沟形成为多条，或者在上述分割后的弹性体的相向的空间的各自的端部的沟中形成在密封工序之际用于阻止密封材料流动的堤堰。
本发明的一种半导体集成电路器件，上述半导体芯片的外部端子与上述布线基板的布线之间的连接构造是先在上述半导体芯片的外部端子上形成柱状(stud)凸出电极，并介以上述柱状凸出电极把上述半导体芯片的外部端子与上述布线基板的布线连接起来。
本发明的一种半导体集成电路器件，上述半导体芯片的外部端子与上述布线基板的布线之间的连接构造是：予先供给焊锡使之把上述布线基板的布线包在里边，然后再介以上述焊锡把上述半导体芯片的外部端子与上述布线基板的布线连接起来。
本发明的一种半导体集成电路器件，上述半导体芯片的外部端子与上述布线基板的布线之间的连接构造是：用把上述布线基板的布线从上部包进去的那样的焊锡或金球的柱状凸出电极，并介以上述柱状凸出电极把上述布线基板的布线和上述半导体芯片的外部端子连起来。
本发明的一种半导体集成电路器件，上述半导体芯片的外部端子和上述布线基板的布线之间的连接构造是：用Al(铝)、焊锡或金丝把上述布线基板的布线与上述半导体芯片的外部端子连接起来。
本发明的一种半导体集成电路器件，把上述布线基板的布线构造形成为：使上述布线的宽度尺寸从上述布线基板的基板基材的端部向着布线顶端逐渐变细，对于在上述基板基材的端部所产生的弯曲应力σ0，在设上述基板基材的端部与布线顶端部分的中间所产生的最大应力为σ1时弯曲应力比α为
                         α＝σ1/σ0
或从特别规定的位置开始变成为恒定的宽度尺寸，并在锥形长为L1、布线长为L2，锥形宽度为b1，布线宽度为b2时的弯曲应力比α可以用
                  α＝b1×(L2-L1)/(b2×L2)
表示的情况下，把上述布线的尺寸和形状设定为使上述弯曲应力比α成为1.2～1.5。
本发明的一种半导体集成电路器件，上述布线基板的布线构造是以导电材料为芯材并在表面上施行镀金。
本发明的一种半导体集成电路器件，上述布线基板在基板基材的背面上边形成上述布线。再在上述布线的背面上边形成绝缘膜，再在上述绝缘膜的背面一侧配置上述弹性体。
此外，本发明的一种半导体集成电路的制造方法，它包括下述工序：在已在上述基板基材上边形成了布线的布线基板的背面上边形成弹性体的工序；在上述弹性构造体的背面上边粘接半导体芯片，使上述布线的引线部分与半导体芯片的外部端子之间的相对位置一致的工序；把上述布线的引线部分连接到上述半导体芯片的外部端子上的工序；树脂密封上述半导体芯片的外部端子和上述布线之间的连接部分的工序；在从半导体芯片外周稍许外侧处，切断上述布线基板的基板基材的工序；在上述布线的主面上边形成绝缘膜的工序；在把上述绝缘膜的上述布线的基面(land)部分与凸出电极连接起来的位置上形成窗口部分的工序；介以上述窗口部分连接上述布线的基面部分以形成凸出电极的工序。
特别是在形成上述绝缘膜的工序中。采用对上述绝缘膜的材料的涂覆范围进行规定的办法形成上述绝缘膜的窗口部分，或者在形成上述绝缘膜的工序中，用规定上述绝缘膜的材料的涂覆条件的办法来设定膜厚。
下面简单说明附图
图1是本发明的实施例1的半导体集成电路器件的平面图。
图2是在本发明的实施例1中图1的A-A’剖开线处的剖面图。
图3是本发明的实施例1的半导体集成电路器件装配到装配基板上去的装配状态的平面图。
图4是本发明的实施例1的半导体集成电路器件装配到装配基板上去的装配状态的剖面图。
图5的流程图示出了本发明的实施例1的半导体集成电路器件的组装工序。
图6的主要部分剖面图示出了本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中的表面布线构造。
图7的主要部分剖面图示出了在本发明的实施例1的半导体集成电路器件与本发明人所探讨过的半导体集成电路器件之间的比较说明中的背面布线构造。
图8的主要部分剖面图示出了在本发明的实施例1的半导体集成电路器件与本发明人所探讨过的半导体集成电路器件之间的比较说明中的两面布线。
图9的平面图示出了在本发明的实施例1的半导体集成电路器件与本发明人所探讨过的半导体集成电路器件之间的比较说明中的窗口部分。
图10的剖面图示出了在本发明的实施例1的半导体集成电路器件与本发明人所探讨过的半导体集成电路器件中图9的窗口部分。
图11是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，用于说明窗口部分和半导体芯片的边沿部分的尺寸的剖面图。
图12是在本发明的实施例1的半导体集成电路器件与本发明人所探讨过的半导体集成电路器件之间的比较说明中，印刷后的弹性体的凹坑的剖面图。
图13是在本发明的实施例1的半导体集成电路器件与本发明人所探讨过的半导体集成电路器件之间的比较说明中，表示贴好半导体芯片后的基板基材的挠曲的剖面图。
图14是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，表明平面S状引线的平面图。
图15是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件的比较说明中，图14的沿B箭头看去的剖面图。
图16是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件的比较说明中，图14的沿A箭头看去的剖面图。
图17是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，表明标准S状引线形成时的压焊工具的轨迹的剖面图。
图18是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，表明平面S状引线形成时的压焊工具的轨迹的剖面图。
图19是在本发明的实施例1的半导体集成电路器件与本发明人所探讨过的半导体集成电路器件之间的比较说明中，用于说明凹口引线和梁式引线的平面图。
图20是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的平导体集成电路器件之间的比较说明中，表示出图19的A部处的凹口引线的平面图。
图21是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，表示出悬臂梁引线的平面图。
图22是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，引线压焊部分的剖面图。
图23是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，引线压焊部分的平面图。
图24是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，把图22的A部处的工具的着地点放大后的剖面图。
图25是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，对钝化物窗口尺寸进行了改良的压焊部分的剖面图。
图26是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，双方向引线的压焊部分的平面图。
图27是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，标准固定器(anchor)布线的平面图。
图28是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，改善固定器布线的平面图。
图29是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，标准弹性体的构造的斜视图。
图30是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，在标准弹性体上的半导体芯片的粘贴状态的斜视图。
图31是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，宽弹性体的构造的斜视图。
图32是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，在宽弹性体上的半导体芯片的粘贴状态的斜视图。
图33是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，在宽弹性体上的半导体芯片的粘贴状态的剖面图。
图34是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，在标准弹性体上的半导体芯片的粘贴后的构造的斜视图。
图35是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，在标准弹性体上的半导体芯片的粘贴后的构造的剖面图。
图36是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，在宽弹性体上的半导体芯片粘贴后的构造的斜视图。
图37是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，在宽弹性体上的半导体芯片粘贴后的构造的剖面图。
图38是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，金属掩模印刷概念的剖面图。
图39是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，标准弹性体的金属掩模的平面图。
图40是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，宽弹性体的金属掩模的平面图。
图41是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，多条悬臂的宽弹性体的印刷形状的平面图。
图42是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，宽弹性体的埋沟所用的罐状物(potting)位置的平面图。
图43是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，采用标准引线压焊法的压焊部分的剖面图。
图44是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，应用了柱状凸出电极的压焊部分的剖面图。
图45是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，应用了焊锡的引线连接的剖面图。
图46是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，应用了焊锡的引线连接的平面图。
图47是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，应用了焊锡或金球的引线连接的剖面图。
图48是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，应用了焊锡或金球的引线连接的斜视图。
图49是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，应用了铝或焊锡丝的连接的剖面图。
图50是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，应用了金丝的连接的剖面图。
图51是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，用于说明引线设计的斜视图。
图52是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，压焊后的引线变形的斜视图。
图53是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，引线尺寸与弯曲应力之间的关系的说明图。
图54是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，引线连接的连接部分的剖面图。
图55是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，引线弯曲部分的放大剖面图。
图56是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，未镀镍的引线的弯曲部分的放大剖面图。
图57是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，引线的压焊部分的放大剖面图。
图58是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，未镀镍的引线压焊部分的放大剖面图。
图59是在作为本发明的实施例2的半导体集成电路器件中，背面布线阻焊构造的剖面图。
图60是在作为本发明的实施例2的半导体集成电路器件中，背面布线阻焊构造的斜视图。
图61是从半导体芯片背面看的本发明的实施例3的半导体集成电路器件的平面图。
图62是作为本发明的实施例3的半导体集成电路器件的平面图。
图63是作为本发明的实施例3的半导体集成电路器件的剖面图。
图64是在本发明的实施例3的半导体集成电路中，图63的A部分的放大剖面图。
图65是在本发明的实施例3的半导体集成电路器件中，用于说明布线基板的布线构造的平面图。
图66是从半导体芯片背面看作为本发明的实施例4的半导体集成电路器件的平面图。
图67是作为本发明的实施例4的半导体集成电路器件的平面图。
图68是作为本发明的实施例4的半导体集成电路器件的剖面图。
图69是在本发明的实施例4的半导体集成电路器件中，图68的A部分的扩大剖面图。
图70是在本发明的实施例4的半导体集成电路器件中，用于说明布线基板的布线构造的平面图。
图71是从半导体芯片背面看作为本发明的实施例5的半导体集成电路器件的平面图。
图72是作为本发明的实施例5的半导体集成电路器件的平面图。
图73是作为本发明的实施例5的半导体集成电路器件的剖面图。
图74是在本发明的实施例5的半导体集成电路器件中，图73的A部分的放大剖面图。
图75是在本发明的实施例5的半导体集成电路器件中，用于说明布线基板的布线构造的平面图。
图76是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，与弯曲应力对应的引线变形形状的剖面图。
图77是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，与弯曲应力对应的引线变形形状的剖面图。
图78是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，与弯曲应力对应的引线变形形状的剖面图。
图79是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，与弯曲应力对应的引线变形形状的剖面图。
图80是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，与弯曲应力对应的引线变形形状的剖面图。
图81是在本发明的实施例1的半导体集成电路器件和本发明人所探讨过的半导体集成电路器件之间的比较说明中，封装构造的变形例的剖面图。
以下，简单地说明本申请所公布的发明中，由代表性的发明所得到的效果。
(1)通过采用把弹性构造体配置在布线基板的基板基材的背面一侧，且采用在已形成于基板基材的主面上边的布线的主面上边形成绝缘膜的表面布线构造的办法，把弹性体配置于基板基材背面的平坦的面上，故可以把弹性体以更高的精度稳定地、无气孔地搭载到基板基材上，此外，由于弹性体的尺寸形状稳定，故半导体芯片的焊接工序也稳定，且可以进行高成品率的组装。
(2)通过使布线基板的布线形成多布线层构造，可以把信号布线层和电源、地线布线层分离为不同的层，故在抗噪声性等方面可以得到优良的电气性能。
(3)由于可以把半导体芯片的外部端子配置于中央部分或周边部分，且可以把连到该外部端子上的凸出电极配置在从半导体芯片的外周往里一侧，往外一侧，或者两方的区域上，故可以应用于各种类型、各种变形的封装构造上去。
(4)通过根据弹性体的成分来设定半导体芯片的外部端子一侧的弹性体的端部和布线基板的基板基材的端部的尺寸的办法，可以使对弹性体的基板基材的帽檐最佳化，故可以防止弹性体的漏出成分或挥发成分所形成的对布线的污染而不会使凸出电极的高度均一性恶化或者因弹性体的窗口部分密封区域变宽而产生的密封材料难于埋入。
(5)采用把半导体集成电路器件的外周一侧的布线基板的基板基材的端部和弹性体的端部之间的距离M2、半导体芯片的端部与基板基材的端部之间的距离M1的关系设定于M1＞M2＞0的范围内的办法，可以使封装的外形尺寸最佳化，故封装的最外周不会成为半导体芯片，因此在组装工序、插座拔插、料盘搬运途中等等中诱发芯片裂纹的可能性减小，由于半导体芯片的电路面不会落到外边来，故可提高可靠性；另外，由于印刷后的弹性体的周边突起不会碰到半导体芯片的粘结部分上，故可以防止粘贴时的粘结不良，布线基板的平坦度的恶化和可靠性的降低。
(6)采用把布线基板的布线形成为使与基板基材之间的固定部分和要连到半导体芯片的外部端子上的顶端部分至少变位为超过布线宽度的形状的办法，由于可以把它作成为平面式地S状布线，由于利用用一般的丝焊机进行的下压轨迹将产生因原来的平面S形状而形成的下垂，故可以形成稳定的令人满意的S形状的引线；可以形成稳定的引线的S形状而不需软改造后的特殊的金丝压焊机；由于可以使压焊工具的轨迹也简化，故可以缩短压焊时的间歇时间。
(7)由于采用把布线基板的布线形成为已把一方固定于基板基材上的悬臂梁构造的办法可把它作成为悬臂布线，所以可以解决下述问题：像带凹口的布线那样，改变凹口的宽度它在压焊时不能切断的问题；即使可以切断也会在与所希望的凹口不同的部分上切凹口的问题；或者切的过细，使得在布线基板的电镀工序前就完全切断而不能电镀等等的问题。
(8)采用把半导体芯片上的表面保护膜的窗口部分的端部设定为在压焊工具已下压后的时候布线不干涉表面保护膜的范围内的尺寸的办法，就可以解决因下压而使半导体芯片上的表面保护膜或半导体芯片受损伤，或者使引线下面的压焊部分因附着表面保护膜的成分而污染从而恶化压焊性等等的问题。
(9)由于采用使布线基板的布线的凹口终端一侧的布线与相向的布线的基面(land)部分连接，或使之纵向或横向地向布线的空白区域延长，或使相邻的布线之间相连的办法，可以加大布线部分的有效面积，故可以增加布线与基板基材间的粘结强度，可以得到稳定的凹口切断性。
(10)由于采用使弹性体在比半导体芯片的外形尺寸至少在将形成于弹性体上的外周部分突起宽度的值以上且在整个外周上大范围中形成，可使之成为宽弹性体，故在粘贴半导体芯片后，弹性体周围的突起将伸出半导体芯片之外，实质上与弹性体的平坦的部分粘结，故可以把布线基板的挠曲抑制得小；另外，由于粘结材料的涂覆区域变宽，故粘结材料不会遍布各处，难于产生将变成不粘结的部分；由于在半导体芯片的周边无遗漏地渗透出来，故即使不进行周边密封也可以构成耐湿性和可靠性优良的封装。
(11)在把弹性体分割并形成为使之不与半导体芯片的外部端子上边粘结的情况下，采用把进行相对于这一分割后的弹性体的空间的各自端部形成为沟状的办法，在弹性体的埋沟技术中可以把金属掩模悬置部分变细以使弹性体的沟变细，故可以提高弹性体的埋沟性。
(12)采用形成多数条将形成于弹性体各自端部上的沟的办法，可以提高形成该沟的金属掩模的强度。
(13)采用在相对于分割后的弹性体的空间的各自端部的沟上预先形成密封材料阻流用的堤堰的办法。可以进一步提高密封工序中的埋沟性。
(14)采用预先在半导体芯片的外部端子上形成柱状凸出电极，再介以该柱状凸出电极把半导体芯片的外部端子和布线基板的布线连起来的办法，可以解决内部引线的压焊技术中接合性和损伤之类的问题，可以用柱状凸出电极提高接合性，此外还可防止损伤。
(15)采用预先供给焊锡使得把布线基板的布线包在里边，并介以该焊锡把半导体芯片的外部端子与布线基板的布线连接起来的办法，可以提高压焊技术中的接合性和抑制损伤。
(16)通过采用从上部用焊锡、金等的柱状凸出电极把布线基板的布线包进去，并介以该柱状凸出电极把布线基板的布线与半导体芯片的外部端子连起来的办法，可以提高压焊技术中的接合性和抑制损伤。
(17)通过采用铝、焊锡或金丝把布线基板的布线和半导体芯片的外部端子连接起来的办法，可以解决接合性和损伤之类的问题，可以实现一般的金丝压焊的概念下的连接，而不是TAB那样的内引线压焊。
(18)通过采用把布线基板的布线的宽度尺寸形成为从布线基板的基板基材的端部开始朝向布线顶端使之逐渐弯细，且从规定的位置开始变成恒定的宽度，并把布线的尺寸和形状设定为使弯曲应力比α变成为1.2-1.5的办法，由于不需压焊工具的过程，仅仅使压焊工具垂直地下压就可以形成满意的S形状，故不需要经软改造的特殊的丝焊机就可以形成稳定的引线的S形状，此外，由于还可使压焊工具的轨迹简化，故可以缩短压焊时的间歇时间。
(19)通过采用以导电材料为芯材且表面上仅施行镀金的办法，使布线基板的布线构造比如说和在铜等的导电材料的芯材与镀金之间施行镀镍的情况相比，引线的硬度和脆度都会降低。故除了引线本身变得难于产生裂纹之外，还可以减轻对作为压焊面的半导体芯片上的损伤。
(20)通过采用先在布线基板的基材的背面上边形成布线，且在该布线的背面上边形成绝缘膜，再在绝缘膜的背面一侧配置弹性体的办法，作成为背面布线绝缘膜构造，故可以防止弹性体直接与布线接连，且由于还可以防止弹性体向基板基材的粗糙化面的接触，故可以抑制弹性体的低分子量成分的漏出(bleed)，此外，通过采用在有凹凸的布线面上涂敷绝缘膜的办法，可以使表面平坦化，避免弹性体形成时的气孔卷入之类的麻烦。
(21)通过在表面布线构造中，借助于规定绝缘膜材料的涂覆范围来形成绝缘膜的窗口部分的办法，与在背面布线构造的布线基板的基板基材上用机械加工开窗口部分的情况相比，可进一步地提高孔径加工精度。
(22)在表面布线构造中，通过采用借助于规定绝缘膜材料的涂覆条件来设定绝缘膜的厚度的办法，由于可以形成与基板基材相比厚度更薄且稳定地涂覆、直径小且高密度地配置的凸出电极基面(land)，故可以良好地焊接更小的凸出电极。
(23)由于表面布线构造与背面布线构造相比，凸出电极的排列步距可形成得小，故可以构成有更高密度的输出端子的半导体封装。
实施例
以下，根据附图详细地说明本发明的实施例。
实施例1
图1的平面图示出本发明的实施例1的半导体集成电路器件；图2是图1的A-A’剖断线处的剖面图；图3和图4的平面图和剖面图示出了半导体集成电路器件向装配基板上装配的装配状态；图5示出的是半导体集成电路器件的组装工序的流程图；图6-图58，图76-图81是用于对本实施例1的半导体集成电路器件的特征和本发明人所探讨过的比较例的半导体集成电路器件之间进行比较说明的说明图。这些图的说明在后述的各技术项目中将逐项进行说明。
首先用图1和图2说明本实施例1的半导体集成电路器件的构成。
本实施例1的半导体集成电路器件被定为比如说40管腿的焊球网格阵列(ball grid array)形式的半导体封装，由已在主面上边形成了多个压焊焊盘的半导体芯片1、将被粘结到除了压焊焊盘的形成部分之外的半导体芯片1的主面上的弹性体2、粘结到弹性体2的主面上边并已形成了把一端连接到半导体芯片1的压焊焊盘上的布线的挠性布线基板3(布线基板)、被形成于挠性布线基板3的主面上边的阻焊层4(绝缘膜)、形成于阻焊层4的主面上边并介以该阻焊层4的窗口部分连接到布线的另一端上的焊锡凸出电极5(凸出电极)构成并形成为用树脂之类的密封材料6把半导体芯片1的压焊部分覆盖起来的封装构造。
半导体芯片1，例如如图1所示，被作成为中央焊盘构造，在长边方向的中央部分上排成一列地形成多个压焊焊盘7(外部端子)。这些压焊焊盘7以不均一的间隔排列起来。在该半导体芯片1上，比如说在硅等的半导体基板上边形成存储电路，逻辑电路之类的规定的集成电路，作为这些电路的外部端子，设有由Al之类的材料构成的压焊焊盘7。
弹性体2由比如说硅酮树脂之类的弹性材料构成，在长边方向的两头使之避开已形成了压焊焊盘7的部分进行二分割并介以粘接剂8粘结到半导体芯片1的主面上。该弹性体2，被设置为用于缓和在温度特性试验等中，因半导体芯片1和封装装配基板之间的热胀系数不同引起的焊锡凸出电极5的应力集中。
挠性布线基板3，例如如图2所示，由将成为该挠性布线基板3的基材的基板基材9和粘结于该基板基材9的主面上的布线10构成，布线10的一端的引线11被连到半导体芯片1的压焊焊盘7上，另一端的凸出电极基面12则被连到焊锡凸出电极5上。在该挠性布线基板3中，基板基材9的背面一侧被粘结到弹性体2上，而布线10的立面一侧则已形成阻焊区4。
构成该挠性布线基板3的基板基材9由例如聚酰亚胺树脂之类的材料构成，而在布线10中把例如Cu之类的材料用作芯材，该布线10的引线11的部分在芯材的表面和背面上形成了应用Ni之类材料的镀Ni层，再在该镀Ni层的表面上形成由Au之类材料构成的镀Au层。
阻焊层4由比如说用感光性环氧树脂等等的绝缘材料构成，并在挠性布线基板3的布线10的主面上边介以该阻焊层4的窗口部分形成在除去把焊锡凸出电极5连到布线10的凸出电极基面上的连接部分之外的规定的范围。
焊锡凸出电极5由例如Pb-Sn和以Pb-Sn等为主要成分的材料构成并被连到构成挠性布线基板3的布线10的凸出电极基面12上。该焊锡凸出电极5被设置为分开在半导体芯片1的压焊焊盘7的两侧的区域并各排成2列。
以上这样构成的半导体集成电路器件，例如如图3和图4所示，作为DRAM之类的芯片尺寸封装13的半导体集成电路器件，和存储器控制器之类的一般封装14的半导体集成电路器件一起被搭载到存储卡之类的装配基板15上去，并通过外部连接端子16，可插可拔地装设到携带电话机或便携式个人计算机之类的携带机器中去。
其次，先根据图5的工艺流程，就本实施例1的作用，说明半导体封装的组装工序。
首先，在半导体封装组装之前，比如说要先在基板基材9上边形成布线10，然后准备具有对该布线10的一部分进行刻蚀而形成的引线11的挠性布线基板3、弹性体2、已形成了规定的集成电路且已设置了作为外部端子的压焊焊盘7的半导体芯片1、密封材料6、助焊剂、形成焊锡球17的焊锡等等。
该挠性布线基板3，可用下述方法制作：用把薄的金属粘接到由比如说TAB(tape automated bonding：带式自动压焊)带那样的由聚酰亚胺树脂构成的基板基材9上的办法形成，在用照相技术借助于光刻胶在金属上边形成了必要的图形之后，用刻蚀法形成所需的布线(也包括引线11)10，再在其表面上施行镀Ni、镀金处理。
接着，在挠性布线基板3的基板基材9上边用比如说印刷的办法形成弹性体2，厚度为50-150μm，再在该弹性体2的表面上，涂覆并印刷比如说硅酮系列的粘结剂8(步骤501-502)。其中，弹性体2不一定非印刷不可，也可以把预先已形成了薄膜状的弹性体切成规定的形状，再用粘结剂8粘结到基板基材9的背面上。
接着进行位置对准，使得挠性布线基板3的布线10一端的引线11和半导体芯片1的压焊焊盘7之间的相对位置一致，把半导体芯片1粘贴到已印刷到挠性布线基板3的基板基材9上边的弹性体2上(步骤503)。
接着，使半导体芯片1和挠性布线基板3的基板基材9在介以弹性体2粘贴好了的状态下反转过来，在引线压焊工序中，用压焊工具18如图2的剖面图所示，使引线11变形成S形状的同时压下到半导体芯片1的压焊焊盘7上，再用比如超声波热压焊等的方法进行引线11和压焊焊盘7的连接(步骤504)。
接下来，在密封工序中，把半导体芯片1的压焊焊盘7和挠性布线基板3的引线11之间的引线压焊部分上用分配器19涂上例如环氧树脂之类的密封材料6进行树脂密封，以提高半导体芯片1与挠性布线基板3之间的接合部分的可靠性(步骤505)。
之后，在挠性布线基板3的切断工序中，在半导体芯片1的边沿稍稍外侧处切断基板基材9的外缘部分以形成CSP(芯片尺寸封装或芯片规模封装)的封装外形(步骤506)。
在焊锡凸出电极5的凸出电极安装工序中，先使焊锡球17接合到对应的挠性布线基板3的布线14的凸出电极基面12上以形成焊锡凸出电极5，最后进行分选，再经过打标记后，本实施例1的半导体封装的组装工序就结束了(步骤507，508)。
还有，在该半导体封装的组装工序中，基板基材切断工序(步骤506)和装凸出电极工序(步骤507)倒过来也不要紧。
这样一来，在本实施例1的情况下，就变成了被称之为所谓扇入中央焊盘构造的半导体封装构造，这种构造使压焊焊盘7排成一列地集中配置于半导体芯片1的中央部分，并把焊锡凸出电极5设置于从该压焊焊盘7介以挠性布线基极3的布线10进行连接的半导体芯片1的从外周往内一侧的区域上。
其次，用与作为本发明人所探讨过的技术的封装构造进行比较的办法，根据图6-图58对本实施例1的半导体集成电路装置的封装构造的特征，包括构造和工艺等等在内依次进行说明。
1.表面布线构造
在该表面布线构造技术说明中，图6是表面布线构造的主要部位剖面图；图7是背面布线构造的主要部位剖面图，图8是两面布线的主要部分剖面图。
本实施例1的封装构造，如在图6中扩大示出的那样，把弹性体1粘接到挠性布线基板3的基板基材9的背面上(半导体芯片1一侧)边，且在布线10的主面上(焊锡凸出电极5一侧)已形成了阻焊层4，变成为所谓的表面布线构造。对此，在本发明人所探讨过的技术中，如图7所示，反过来，在布线10的背面上边粘结弹性体2，在焊锡凸出电极5一侧形成基板基材9，形成了所谓的背面布线构造。
因此，在所谓探讨过的背面布线构造中，接合焊锡凸出电极5的凸出电极基面(land)12，比如说用穿孔机(punch)等等打通聚酰亚胺树脂之类材料的基板基材9来形成，而在本实施例1的表面布线构造中，则在布线10的主面上先涂上由感光性环氧树脂等材料构成的阻焊层4，再用曝光、显影之类的照相法在所希望的位置上形成所希望大小的凸出电极基面(land)12，故可以期待下述优点。
(1)由于用使光刻胶曝光、显影的办法形成焊锡凸出电极5所用的窗口部分，故与用机械加工在背面布线构造的挠性布线基板3的基板基材9上开窗口部分的情况相比，可以进一步提高孔径加工精度。
(2)基板基材9，作为实用性的厚度50μm左右为最小，对此，由于阻焊原4取决于涂敷条件，在10-20μm左右的厚度范围内可稳定地进行涂敷，故可以良好地结合更小的焊锡球17。
(3)由于表面布线构造与背面布线构造相比，焊锡凸出电极5的排列步距可以更小，故可以构成具有更高密度的焊锡凸出电极5的输出端子的半导体封装。
(4)由于在基板基材9的背面的平坦的面上配置弹性体2，故可以把弹性体2以更高的精度稳定地、无气孔地搭载(涂覆或粘贴)到基板基材9上。另外，由于弹性体2的尺寸形状稳定，故半导体芯片1的粘结工序也稳定，且可进行高成品率的组装。
如上所述，在背面布线构造的技术中，要产生在挠性布线基板3的基板基材9上的窗口部分的形成、挠性布线基板3的布线10与弹性体2之间的粘接性之类的课题，但是在本实施例1中，借助于采用表面布线构造的办法，这些课题都可以解决。
此外，在挠性布线基板3的布线构造中，如图6所示，除一面布线构造之外。还可以使用比如图8的那种两面布线构造，即使用在基板基材9的两面上有2层布线的挠性布线基板3，此外，广泛地应用于三层布线以上的多层布线构造也是可能的。
在该图8的例子中，比如说把第1布线20设为信号线，把第2布线21设为地平面，且第2布线21与焊锡凸出电极5或第1布线20之间的电连介以通孔22进行。在这样的构造中，具有可在抗噪声性等等方面得到优良的电气特性。
2.基板基材对弹性体的帽檐最佳化
在基板基材对该弹性体的帽檐最佳化的技术说明中，图9是窗口开口部分的平面图；图10是图9的窗口开口部分的剖面图；图11是用于说明窗口开口部分和半导体芯片的边沿部分的尺寸的剖面图。
在本实施例1的封装构造中，如图9所示，已变成为在挠性布线基板3的主面上焊锡凸出电极5以矩阵配置排列起来的BGA(焊球网格阵列)构造。在该例子中，如图10所示，半导体芯片是中央焊盘排列，在中央部分纵向设有窗口开口部分23，在最终构造中变成为把该部分和半导体芯片1的周边边沿用密封材料6进行树脂密封因而耐湿性和可靠性高的构造。
然而，在本发明所探讨过的技术中，当使弹性体2的端部(窗口开口部分23一侧)靠近到基板基材9的边沿，即减小图11的半导体芯片1的压焊焊盘7一侧的弹性体2的端部与基板基材9的端部之间的尺寸L1时，就将产生由弹性体2的漏出成分或挥发成分产生的对引线11的污染。
反过来，当加大尺寸L1，即从基板基材9的边沿后退得过一点时，由于弹性体2的端部与焊锡凸出电极5之间的尺寸L2将减小，且最内侧的焊锡凸出电极5的下边弹性体2将消失，故焊锡凸出电极5的高度均一性将恶化，窗口开口部分23的密封区域变宽，认为密封材料6将变得难于填埋。
对此，在本实施例1中，采用选择合适的尺寸L1，并把弹性体2的端部配置于基板基材9的端部与焊锡凸出电极5之间的最佳场所上的办法，就可同时解决这些问题。
就是说，对于窗口开口部分23，由于存在着上边说过的那些问题，故把尺寸规定如下。例如，在本例中，假定弹性体1的印刷精度为约±100μm。这样一来，若尺寸L1小于100μm则由于印刷偏差就会从基板基材9中露出来，故最小也必须大于印刷精度(100μm)。
此外，因弹性体2的漏出成分或挥发成分而产生的对引线11的污染性，从作为实际情况倘离开300μm左右就没问题这一情况来看，比如说最小值定为300μm，但如果使用污染性、漏出性低的弹性体2，或者讲起一些污染清洗之类的对策，最小值近于100μm的设计是可能的。
根据以上情况，如本实施例1所示，通过对尺寸L1进行选择，就可以在防止因弹性体2的漏出成分或挥发成分所带来的对引线11的污染的同时，还可使焊锡凸出电极5的高度均一性稳定且易于填埋窗口开口部分23的密封区域。
3.封装的外形尺寸最佳化
在这一封装外形尺寸最佳化的技术说明中，图11是在前边说明过的用于说明窗口开口部分和半导体芯片的边沿部分的尺寸的剖面图；图12是印刷后的弹性体的凹坑的剖面图；图13是粘贴半导体芯片后的基板基材的挠曲的剖面图。
例如，在本发明人所探讨过的技术中，在图11中，若假定封装的外周部分一侧的半导体芯片1的端部与挠性布线基板3的基板基材9的端部之间的距离为M1，弹性体2的端部与基板基材9的端部之间的距离为M2，则
(1)在M1＜0时，由于封装最外周变成了半导体芯片1，故在组装工序中，在插座插拔、料盘搬运途中等等情况下，诱发半导体芯片1裂纹的可能性大。
(2)在M1＜0，M2＜0的情况下，由于半导体芯片1的电路面将露在外边，故对可靠性存在着问题，另外，为防止这种情况，虽然也可进行密封，但牵连到增加工序。
(3)在M1-M2＜0的情况下，示于图12的印刷后的弹性体2的周边突起，如图13所示，将靠到半导体芯片1的焊结部位上，将成为粘贴时的粘结不良，挠性布线基板3的平坦度的恶化，可靠性降低的理由。
(4)在M2＝0的情况下，将产生必须切断弹性体2又难切断之类的问题。
对此，在本发明的实施例1中，通过把半导体芯片1的端部或弹性体2的端部与基板基材9的端部之间的距离关系定为M1＞M2＞0的办法，就可以解决上述那些问题。即，在图11的封装的边沿部分的尺寸说明图中，由于决定最终外形的基板基材切断工序的切断误差约为100μm，故为使切断夹具不靠到弹性体2上，理想的是确保M2在100μm以上。
然而，用印刷形成弹性体2，并用烘烤使之硬化之后的剖面形状，变成为如图12所示那样，在某种程度触变性高的材料中，印刷后取走版的时候，掩模被拉伸，有使周边部分变高的倾向。比如，在半导体芯片1的端部比弹性体2的端部小，且M1＜M2这样的条件下粘贴半导体芯片时，则如图13所示。将产生基板基材9的表面跟着弹性体2的剖面形状挠曲的问题。
为防止这一现象，令M1＞M2且使弹性体2周边的高的部分从半导体芯片1往外移是有效的，比如，因为突起的宽度在200μm前后，故(M1-M2)为240μm，切断性的距离M2＝100μm，此距离M1约360μm是理想的。
这样一来，采用切断外周的基板基材9的办法，具有外形误差小，而且即便对于半导体芯片1有若干尺寸的变更，也可以不改变插座，料盘等的周边用具的优点。
如上所述，在本实施例1中，可以避免半导体芯片1的裂纹和缺口的发生，可以提高切断工序的切断容限。此外，可以把半导体芯片1的电路面全部地配置在弹性体2的下边，具有提高耐湿性，不必进行对外周的密封等的优点。
4.平面S状引线
在该平面S状引线的技术说明中，图14是平面S状引线的平面图；图15是图14的沿B箭头看去的剖面图；图16是图14的沿A箭头看去的剖面图，图17是标准S状引线形成时的压焊工具的轨迹的剖面图；图18是平面S状引线形成时的压焊工具的轨迹的剖面图。
例如，在本发明人所探讨过的标准S状引线24的形成技术中，在图14中用虚线表示的，是直线状的凹口引线或悬臂梁式引线，为了在压焊后，如图15中用细线表示的那样，形成抗热变形所足够的下垂(S形状)，就要像图17那样，必须使引线11沿着特殊的压焊工具轨迹动作：一下子下压到半导体芯片1的几乎就要碰上的地方，再在横向横移之后在压焊焊盘7上边再次下压以进行接合。这需要用专用的丝焊机。
对此，在本发明的实施例1中，在挠性布线基板3的基板基材9上形成布线10时，布线10的引线11不是直线，而是如图14所示，采用预先作成使布线10的根部和顶端的压焊部分至少偏移超过引线11的适度的S形状的平面S状引线26的方法，就可以解决上述课题。
如果像这样地作成平面S状引线26。则借助于周围18所示的一股的丝焊机的单纯的下压所形成的压焊工具轨迹25，如图15所示，尽管将变成支撑起来的引线形状，但如图16所示，由于可以形成原来的平面S形状所产生的下垂，故可以形成稳定的满意的S形状的平面S形引线26。
这样一来，不需软改造后的压焊机就可以形成稳定的S形状的平面S形引线26，而且还可以简化压焊工具轨迹28，故还可以期待缩短压焊时的间歇时间的效果。
5：悬臂梁式引线
在该悬臂梁式引线的技术说明中，图19是用于说明凹口引线和悬臂梁式引线的平面图；图20是图19的A部分的凹口引线的平面图；图21是悬臂梁式引线的平面图。
比如，在本发明人所探讨过的技术中，如作为图19中的引线11的扩大图的图2D所示，是一种在切断部分处具有V形切口之类的凹口27的引线11，在压焊时，把凹口27的稍稍内侧用压焊工具18下压。在凹口27的部分上切断引线11。但是，由于在挠性布线基板3制造工序中布线10的刻蚀不均匀等原因凹口27的亮度产生变化，  因而会产生压焊时不能切断的情况。
另外，还考虑到即使已经切断，也会产生在与所希望的凹口27不同的部分切断。或者由于变得过细，在挠性布线基板3的电镀工序之前就断了，因而不能进行电镀之类的问题。
对此，在本发明的实施例1中，如图21所示，通过把一端固定到挠性布线基板3的基板基材9上，而作为切断一侧的有凹口27的一方则作成为开放的悬臂梁构造、即作成悬臂梁28的办法，就可以解决上述引线11的切断时的那些问题。
6.压焊焊盘的周边PIQ(钝化物)尺寸
在该压焊焊盘的周边PIQ尺寸的技术说明中，图22是引线压焊部分的剖面图；图23是引线压焊部分的平面图；图24是图22的A部分处的工具着地点的扩大图；图25是对钝化物窗口尺寸改良后的压焊部分的剖面图；图26是双方向引线的压焊部分的平面图。
例如，在本发明人所探讨过的技术中，在图22，图23，图24所示的那种压焊顺序中，如压焊工具轨迹25所示，先一下子把引线11下压到几乎贴到半导体芯片1上的地方之后，在横方向上横移，到达半导体芯片1的压焊焊盘7上适时再次下压以进行接合，故将产生用第1次的下压或者使半导体芯片1上的钝化膜29或者其下边的半导体芯片1受损伤，或者使钝化膜29的成分附着并污染引线11的下面的压焊部分，使压焊性恶化等等的问题。
对此，在本实施例1中，把从已示于上述图22、图23和图24中的压焊焊盘7的窗口部分边沿到钝化膜29的压焊焊盘7一侧的边沿的距离L3如图25所示进行改良，使得至少在压焊工具18下压一侧，把钝化膜窗口部分30扩大到引线11不干涉钝化膜29的范围内，则就可解决上述那样的问题。
就是说，在图24中，比如说在存储器之类的半导体芯片1的例子中。尺寸L3约为25mm。而压焊焊盘7的大小比如说为100μm见方，由于压焊工具18的顶端尺寸与此同等或小于它，故图25中的钝化膜29的后退量L3理想的是比如说在125μm以上。
根据以上情况。可以实现良好的压焊性而不会给半导体芯片1上的钝化膜29或半导体芯片1造成损伤或者使钝化膜29的成分附着到引线11的下面的压焊部分上造成污染。
此外，如图26所示，在引线11从双方向上延伸出去的情况下。通过至少在使压焊工具18下压的一侧。扩大从压焊焊盘7的窗口部分边沿到钝化膜29的压焊焊盘7一侧的边沿为止的距离可同样的进行对应。另外，这种边沿间的扩大，即使是以不露出半导体芯片1的电路面那种程度地应用到相反一侧也不会成为问题。
7.固定器(anchor)布线的改善。
在这种固定器布线的改善的技术说明中，图27是标准固定器布线的平面图；图28是改善固定器布线的平面图。
例如，在本发明人所探讨过的技术中，在图27的那种凹口27的终端一侧的标准固定器布线31的图形中。在凹口27形成得比设计值宽的情况等等中。考虑到会有在凹口27的部分不切断，而是使其前边的标准固定器布线31中的布线10与基板基材9之间的粘结强度下降，使标准固定器布线31的部分从基板基材9上剥离下来之类的麻烦。
对此，在本实施例1中，如图28所示，采用作成为把终端一侧的固定器布线的部分的有效面积加大的扩大固定器布线32的办法，增加布线10与基板基材9间的粘接强度，就可以得到稳定的凹口27的切断性。
就是说在图28中，若示出扩大固定器布线32的改善侧，则有下述一些例子：
(1)把扩大固定器布线32连接到相向的布线11的凸出电极基面12上去。
(2)把扩大固定器布线32纵向延长到布线11的空白空间上去。
(3)把扩大固定器布线32横向延长到布线11的空白空间上去。
(4)使相邻的扩大固定器布线32彼此相连。不论哪一个都采用增加扩大固定器布线32的部分的实质面积的办法，借助于布线10和基板基材9之间的粘接强度的增加，就可以稳定凹口27的切断性。
8.宽弹性体构造
在该宽弹性体构造的技术说明中，图29是标准弹性体的构造的斜视图；图30是标准弹性体上的半导体芯片的粘贴状态的斜视图；图31是宽弹性体的构造的斜视图；图32是在宽弹性体上的半导体芯片的粘贴状态的斜视图；图33是宽弹性体上的半导体芯片的粘贴状态的剖面图。
例如，在本发明人所探讨过的技术中，弹性体2进行二分割并粘接到半导体芯片1的压焊焊盘7的两侧，在示于图29、图30的那种标准弹性体33的构造中，考虑到如上述图13所示，在弹性体2的面积比半导体芯片小的构造中，存在着因受周边突起的影响产生柔性布线基板3的挠曲，而该挠曲在焊锡凸出电极5的形成时和基板装配时等情况下将会成为问题。
对此，在本实施例1中，在用此图31所示的那样的半导体芯片1的外形还大的宽弹性体34形成的构造中，在粘贴半导体芯片后，如图32，图33所示，由于宽弹性体34的周边突起露到半导体芯片1的外边，半导体芯片1实质上被粘结到宽弹性体34的平坦的部分上，故可以把挠性布线基板3的挠曲抑制为较小。
其次，如图33所示，由于粘结剂8的涂覆区变宽，故粘结剂8不会遍及各处，难于发生变为不粘接的部分，而在半导体芯片1的周围，由于粘结剂8无一遗漏地渗了出来形成粘结剂渗出物35，故即使不对周边进行密封也可构成耐湿性和可靠性优良的封装。
就是说，虽然宽弹性体34的周边突起的宽度因材料的物性值而异，比如说约为200-300μm，因此，在本实施例1中，如图33所示。已在比半导体芯片1的芯片尺寸至少大突起宽度的量以上(在整个外周上)的范围内形成了宽弹性体。
此外，如果把宽弹性体34形成得足够宽。则平坦度虽然可以提高，但如果想在紧贴半导体芯片1的外周处切断基板基材9的话，则要在切断线36处，每一宽弹性体34都切断基板基材9，以规定封装外形。
如以上所述，采用比半导体芯片1的外形大的宽弹性体34的办法，可以把挠性布线基板3的挠曲抑制为不大的同时，还可使半导体芯片1的粘结性稳定。可提高封装的耐湿性和可靠性。
9.弹性体的埋沟技术
在该弹性体的埋沟技术的说明中，图31，图32是在前边说明过的宽弹性体的构造和半导体芯片的粘贴状态的斜视图；图34是在标准弹性体上的半导体芯片粘贴后的构造的斜视图；图35是其剖面图；图36是在宽弹性体上的半导体芯片的粘贴后的构造的斜视图；37是其剖面图；图38是金属掩模印刷的概念的剖面图；图39是标准弹性体的金属掩模的平面图；图40是宽弹性体的金属掩模的平面图；图41是多条悬置的宽弹性体的印刷形状的平面图；图42是用于宽弹性体的埋沟的罐状物位置的平面图。
比如，在本发明人所探讨过的技术中，在图34，图35所示的那种标准弹性体33的构造中，在用图38所示的那种金属掩模37进行的印刷构成弹性体2的情况下，由于必然存在图40所示的金属掩模37的印刷区窗口部分38的悬置部分39，故变成了在基板基材悬置部分下边残余被半导体芯片1和弹性体2的壁所围成的沟40(空间)的构造。
因此，当用这样的在半导体芯片1和弹性体2的空间中残余的沟40的构造对窗口开口部分23进行树脂密封时，由于密封剂6将从该沟40中漏出去，故必须先把这一部分用另外的设置罐状物(potting)之类的方法堵住漏洞之后再密封窗口开口部分23。
这样，金属掩模37的印刷的概念是这样一种概念：采用把例如在标准弹性体33的情况下如图39、在宽弹性体34的情况下，如图40所示的那样的仅仅在要进行印刷的部分上把具有印刷区域窗口部分38的金属掩模37在作为被印刷物的挠性布线基板3的规定位置上定位并进行配置，并用涂刷器41把作为印刷物的弹性体2涂上金属掩模37的厚度那么一个量的办法，在所希望的范围内形成所希望的厚度的弹性体2。
这样一来，在本实施例1中，把在上述中示于图31的那种宽弹性体34，用示于图40的那样的金属掩模37进行印刷。在这种情况下，通过采用已把金属掩模37的印刷区域窗口部分38的悬置部分39作得很细的掩模印刷弹性体2，就可以使被半导体芯片1和弹性体2的壁所围起来的沟40变细。例如，由金属掩模37的悬置部分39的强度规定的沟40的宽度的最小值约为200μm左右。
另外，在把粘结剂8涂到该弹性体2的主面上并已粘贴上半导体芯片1的情况下，如在上述图32、图36、图37中所示的那样，若已事先涂上足够量的粘结剂8，则借助于粘结时的压力，多余的粘结剂8就填埋该沟40，就可以把窗口开口部分23变成一个已封闭的空间，所以不用堵漏洞；就可进行窗口开口部分23的密封。
为了提高埋沟性，虽然只要把金属掩模37的悬置部分39弄细使沟40变窄即可，但金属掩模37的强度降低的问题将变成副作用。于是，如图41所示，采用把各自的一侧的悬置部分39作成多条的办法，不改变沟40的宽度，尽管沟40的条数增加了，但却也可提高金属掩模37的强度。
为了提高埋沟性，如图42所示，如在粘贴半导体芯片1之前，向弹性体2的沟40的罐状物位置42中预先浇灌树脂和粘结脂之类的物质以形成密封剂阻流堤堰，则还可进一步提高埋沟性。
另外，如已探讨过的技术那样，在半导体芯片1的粘贴、压焊后，即使已变成为在窗口开口部分23密封之前用罐状物堵上漏洞的情况下，只要预先使沟40的宽度变窄，也可以飞跃性地提高密封性。
根据以上情况。特别是通过采用使金属掩模37的悬置部分39变细以使弹性体2的沟40变细的办法可以提高埋沟性，再采用形成多条的沟40，或者预先在浇灌位置42上形成密封剂阻流堤堰的办法，还可进一步提高埋沟性。
10.内引线压焊技术
在该内引线压焊技术的说明中，图43是应用标准引线压焊技术的压焊部分的剖面图；图44是应用了柱状凸出电极的压焊部分的剖面图；图45和图46是应用了焊锡的引线连接的剖面图和平面图；图47和48是应用了焊锡或金球的引线连接的剖面图和斜视图；图49是应用了铝或焊锡丝的连接的剖面图；图50是应用了金丝的连接的剖面图。
比如说，在本发明人所探讨过的技术中，在如图43所示的那种压焊构造中，把已形成了镀金的引线11直接接触到压焊焊盘7上并进行超声波热压焊。在这种情况下。当压焊条件恶劣或压焊工具18的形状不好时，考虑到将发生压焊强度降低，或压焊焊盘7或其下边将会受到损伤之类的问题。
对此，在本实施例1中，借助于采用下述那样的压焊形态中的方法，就可以解决上述那种以压焊条件、压焊工具18的形状等为原因的接合性和损伤之类的问题。
就是说，图44是使用了柱状凸出电极43的例子。在该例子中，特征是使用具有在半导体芯片1的压焊焊盘7上用预电镀法或球焊法之类的方法形成的柱状凸出电极43的半导体芯片1。而且成为用该柱状凸出电极43提高接合性，进而防止损伤的构造。
另外，图45，图46是应用了焊锡44的引线11的连接例，显示出了用焊锡把引线11包起来的连接形态。该例是把半导体芯片1的由铝等构成的压焊焊盘7和将成为CSP的基板的TAB之类的基板基材9的电极连起来的连接构造的技术。作为这时的焊锡44的供给方法，有应用已经介于中间的基板基材9，使焊锡44把基板基材9的引线11包起来并与半导体芯片1的压焊焊盘7进行连接的方法。
作为这时的连接方法，在使用压焊机并借助于加压加热使之连接的方法中，理想的是把已介在于TAB等的基板基材9中的焊锡44的形状做成为使与半导体芯片1的压焊焊盘7相接连的面尽可能地平坦。另外，在应用了回流炉的连接方法中，使焊膏或助焊剂介在于半导体芯片1的压焊焊盘7的面上使得与基板基材9的焊锡44接连。
其次，在用焊膏供给焊锡44的情况下，用印刷或注射器使焊膏介在于半导体芯片1的压焊焊盘7的面上。这时，TAB等的基板基材9先粘接或后粘接都不要紧，但前提是在把基板基材9已粘结到半导体芯片1上的时候，基板基材9的引线11与焊锡44接连。
图47、图48示出的是一种连接技术，其特征是用焊锡或金球45等的柱状凸出电极以从上边把TAB等的基板基材9的引线11包起来的形式使引线11连到半导体芯片1的压焊焊盘7上。
另外，图49是一个用Al或焊锡丝46把挠性布线基板3的布线10和半导体芯片1的压焊焊盘7连起来的例子。图50是用Au丝47把挠性布线基板3的布线10与半导体芯片1的压焊焊盘7连了起来的例子。在这种连接例子中，可以用一般的丝焊的概念而不是TAB之类的内引线压焊进行连接。
11.在无工具返程下的可形成S形的引线设计技术
在该无工具返程下的可形成S形的引线设计技术的说明中，图17是在前面已说明过的标准S形引线形式时的压焊工具的轨迹的剖面图；图51是用于说明引线设计的斜视图；图52是压焊后的引线变形的斜视图；图53是引线尺寸和弯曲应力比之间的关系的说明图；图76-80是与弯曲应力对应的引线变形形状的剖面图。
例如，在本发明人所探讨过的技术中。就如在上述平面S形引线26的形成技术中也说明过的那样。要想形成上述图17中的那种引线11的S形状，就必须有使压焊工具18横向移动即含有工具返程的特殊的压焊轨迹25。
对此，在本实施例1中，在图51的那种的引线11的尺寸中，比如说假定是图53的那种尺寸，则弯曲应力比α将变成所希望的1.2-1.5的范围，无工具返程，仅仅使压焊工具18垂直地下压，就可以形成图52的那种令人满意的引线11的S形状。在图52中，48表示基板基材边沿，49表示基板基材的拐角，50表示芯片一侧的拐角。
比如，在实施例①的例子中，在锥形长L1＝100μm，布线长L2＝380μm，锥形宽度b1＝65μm，引线宽度b2＝38μm，引线厚度h＝18μm这样的尺寸中，弯曲应力比将变为α＝1.26。同样，在②的例子中为1.25；在③的例子中为1.26；在④的例子中为1.31；在⑤的例子中为1.46。
对此，在已探讨过的技术中，例如在①的例子中，锥形长L1＝100μm，布线长L2＝280μm，锥形宽度b1＝60μm，引线宽度b2＝38μm，引线厚度h＝18μm，在这样的尺寸中，弯曲应力比α将变成1.2-1.5这一范围外的1.02在②的例子中为1.3。
这样一来，由于在弯曲应力比α为1.2-1.5的范围内，在布线动作之际弯曲应力将集中于引线11的中间部分，故将变成缓平地弯曲良好的布线状态。另一方面，像已探讨过的技术那样，在弯曲应力比α不足1.2的情况下，由于弯曲应力将集中于引线11的基板基材边端48上，变成顶住的状态；而在超过1.5的情况下，弯曲应力仅仅集中于引线11的中间部分因而变成曲率半径小的状态，故不能说是良好的布线状态。
在这里，把与弯曲应力比α对应的引线变形形状具体地示于图76～图80中。首先，在对于图76的布线前的初始引线形状仅仅使压焊工具18垂直下压的情况下，比如说在进行α＜0.9的布线动作时，由于弯曲应力集中于引线11的基板基材边沿48上，故变成为图77的那种极端拉紧的布线状态。为此，在布线后的温度循环时，由于给引线11高反复地加以应力，故疲劳寿命将变得极端地短。
此外，如本发明人所探讨过的技术所示，在0.9≤α≤1.2的布线动作之际，由于弯曲应力集中于引线11的基板基材边沿48上，故将变成图78的那种稍许拉紧的布线状态。因此，在布线后的温度循环时，由于给引线11高反复地加上应力，故疲劳寿命变短。
对此，如本实施例1那样，在进行1.2≤α≤1.5的布线动作之际，由于弯曲应力集中于引线11的中间部分，故将变成图79的那样的平缓地弯曲的布线状态。因此，在布线后的温度循环中。由于没有高反复的应力加到引线11上，故疲劳寿命变长。
在把弯曲应力比加大到1.5＜α的布线动作之际，由于弯曲应力仅仅集中于引线11的中间部分、故将变成图80的那种曲率半径小的布线状态。因此，弯曲部分的初始强度降低，故布线后的温度循环时的疲劳寿命将变短。
其结果是，通过把弯曲应力比设定于1.2≤α≤1.5的范围之内(如本实施例1那样)，布线状态将变成缓慢地弯曲的最佳布线状态，而且引线11的温度循环寿命也可增长。
该弯曲应力比α的定义是，在用压焊工具18进行了把引线11压到压焊焊盘7的正上边的动作之际，把引线11的基板基材一侧拐角4a处所产生的应力σ1用在引线11的基板基材边沿48处所产生应力σ0除后的值。即，弯曲应力比α，根据以锥形形状为特征的引线11的尺寸，可用下式表示。
α＝σ1/σ0＝b1×(L2-L1)/(b2×L2)
根据以上情况，采用设计引线11的尺寸和形状使得弯曲应力比α变为1.2-1.5的办法，与上边说过的平面S形引线26的技术一样，借助于用丝焊机进行的单纯压下轨迹就可以形成满意的S形状的布线状态。这样一来，由于不需要经软改造过的特殊的丝焊机中也可以简化压焊工具轨迹25，故可以期待缩短压焊时的间歇时间的效果。
12.不镀Ni引线
在该不镀Ni引线的技术说明中。图54是引线连接的连接部分的剖面图；图55是引线弯曲部分的放大剖面图；图56是不镀Ni引线的弯曲部分的放大剖面图；图57是引线的压焊部分的放大断面图；图58是不镀Ni引线的压焊部分的放大剖面图。
例如，在本发明人所探讨过的技术中，在取代Au无垢引线，作成为铜芯引线并在表面上先施行镀Ni，再在其表面上镀Au的引线11的断面构造的情况下，由于镀Ni层硬而脆，故考虑到如图55所示，在引线11的弯曲部分上将产生裂纹，或者如图57所示，在压焊焊盘7或其下面产生损伤之类的问题。
对此，在本实施例1中，采用使用使镀Ni消失的引线11的办法，由于硬度和脆度部变低了，故除去引线本身的裂纹51变得难于产生之外，还可以减轻对作为压焊面的半导体芯片的损伤52。
即在图54的那样的引线11的连接状态下，如把该图54的A部分扩大后的图55所示，用铜芯53+镀Ni54+镀金55的构成的引线11的话，则如图所示，在弯曲部分的曲率半径变小时易于产生裂纹51；另一方面，如果如图56所示，在引线11的表面上无镀Ni层54、比如说仅有镀金层55。则即使在和图55的情况相同的曲率时在引线11的弯曲部分处也难于产生裂纹51。
另外，即便是在把图54的B部分放大后示出的图57的引线11的压焊部分处，若是用铜芯53+镀Ni54+镀Au55的构成的引线11的话，则如图所示，在压焊焊盘7的周边易于产生损伤52；另一方面，若如图58所示，在引线11的表面上无镀Ni层54，例如只有镀金层55，则即使在相同的引线压焊条件下进行了压焊的情况下也难于产生损伤52。
如上所述，采用把引线11的构成定为仅仅在铜芯53等的芯材上形成镀Au层55之类的镀层的办法，就可以抑制引线11上裂纹51的产生，同时，还可以减轻对半导体芯片1的损伤。
因此，倘采用本实施例1的半导体集成电路器件，则在与半导体芯片1大体上同一尺寸的CSP封装技术中。就如借助于与上边绕过的本发明人所探讨过的封装构造相比较依次说过的那样，可以得出在：1.表面布线构造；2.基板基材对弹性体的帽檐最佳化；3.封装的外形尺寸最佳化；4.平面S形引线；5.悬臂梁式引线；6.压焊焊盘的周边PIQ尺寸；7.固定器(anchor)布线的改善；8.宽弹性体构造；9.弹性体的埋沟技术；10.内引线压焊技术；11.无工具回程下的可形成S形的引线设计技术；12.无镀Ni层引线等等的各个技术项目中优良的效果。
还有，在本实施例1中，虽然已在1中以表面布线构造为前提对图面及其技术内容进行的说明。但对于从2-12的技术项目来说，并不受限于表面布线构造，而是一种像上述图7的那样的背面布线构造等的一般的封装构造也能应用的技术，因此，即使应用于一般的封装构造中去也可得到与上述每一项中所说明过的那种同样的效果。
此外，在本实施例1的封装构造(图1，图2)中，示出的虽然是弹性体2比半导体芯片1的外形还大的情况，但反过来，如图81所示，在弹性体2比半导体芯片1的外形小的情况下，采用形成为用密封剂6把半导体芯片1、弹性体2的侧面部分覆盖住的封装构造的办法，可以提高耐湿性等性能。
实施例2
本实施例2的半导体集成电路器件和上述实施例1一样，被作成为焊球网格阵列式的半导体封装，和上述实施例1之间的不同之处是不是以表面布线构造为前提的技术，而是以背面布线构造为前提并用来对之进行改善的技术，比如说如图59，图60所示，在已粘结到半导体芯片1的主面上边的弹性体2和将被粘结到弹性体2的主面上的挠性布线基板3(布线基板)之间的构造中，在挠性布线基板3的背面上边已形成了阻焊层56(绝缘膜)。
就是说，挠性布线基板3变成了由将成为该挠性布线基板3的基材的基板基材9和将被粘结到该基板基材9的背面上边的布线10构成，且布10的背面一侧已介以阻焊层56粘结到弹性体2上。该阻碍层56比如说与上述实施例1一样由感光性环氧树脂等形成的绝缘材料构成。
在这里，对本实施例2的半导体集成电路器件的封装构造的特征借助于与作为本发明人所探讨过的技术的封装构造之间进行的比较，包括构造和工艺等等在内进行说明。
例如，作为本发明人所探讨过的技术，在上述实施例1中，若用图7的那种背面布线构造，由于在挠性布线基板3的布线10的主面上边直接形成弹性体2、故在弹性体2的低分子量的成分等直接漏出到引线11上并一直渗透到引线11的压焊点的情况下，将产生因该污染使压焊性(布线接合强度)极端降低之类的问题。
此外，和直接的引线11的电镀面相比，在引线11之间，布线10已被刻蚀出来的基板基材9的面还具有提高该基板基材9和布线10之间的粘结性的意义，且由于基板基材9的面已粗糙化，故漏出非常激烈。再加上表面张力的效果，故存在着在引线11的边沿部分漏出最激烈的倾向。
此外，在存在着由有布线10的部分和无布线10的部分形成的布线10的凹凸的面上形成弹性体2的背面布线构造中。考虑到在布线10与布线10之间的缝隙中等处易于剩下气孔，故形成可靠性上的悬念。
对此，在本实施例2中，在挠性布线基板3的制作工序中，未用在布线10形成后在布线10上形成阻焊层56的办法。可以防止弹性体2直接与布线10相连接。同样，也可防止弹性体2向基板基材9的粗糙化面的接触。这样一来，就可以抑制弹性体2的低分子量成分的漏出。
此外，采用在存在着挠性布线基板3的凹凸的布线10的面上涂以阻焊层56的办法，可以使布线10的表面平坦化，还可避光弹性体2形成时的气孔卷入之类的麻烦。
因此，倘采用本实施例2的半导体集成电路器件，在以背面布线构造为前提的CSP的半导体封装技术中，采用在挠性布线基板3的布线10上形成阻焊层56的办法，就可以防止引线11的污染并可抑制压焊性的降低，还可得到无气孔的可靠性高的封装构造。
实施例3
图63是从半导体芯片的背面看作为本发明的实施例3的半导体集成电路器件的平面图；图62是平面图；图63是剖面图；图64是图63的A部分的放大剖面图；图65是用于说明布线基板的布线构造的平面图。
本实施例3的半导体集成电路器件，不用上述实施例1和2的那种所谓扇入中央焊盘构造的半导体封装，而代之以应用如图61-图65所示，周边焊盘构造的半导体芯片1a，再把被连到该半导体芯片1a的压焊焊盘上的焊锡凸出电极5a配置到从半导体芯片1a的外周径内侧的区域上，变成了所谓的扇入周边焊盘的封装构造。还有，即便是在本实施例3中。也成为已采用在上述实施例1中已说明过的从1.表面布线构造到12.无镀Ni层引线为止的技术和在实施例1所说明过的背面布线阻焊层构造的各个技术项目的特征的构造。
就是说，在本实施例3的半导体集成电路器件中，采取了比如说24腿的焊球网格阵列式的半导体封装，变成了在已形成了多个压焊焊盘7a(外部端子)的半导体芯片1a的主面上边，设有弹性体2a，在基板基材9a上边已形成了布线10a的挠性布线基板3a(布线基板)和阻焊层4a(绝缘膜)，在该阻焊层4a的窗口部分处形成焊锡凸出电极5a(凸出电极)，并把压焊焊盘7a的形成部分、弹性体2a和挠性布线基板3a的侧面部分用密封材料6a覆盖起来的封装构造。
半导体芯片1a，比如说如图65所示，被作成为周边焊盘构造，沿着半导体芯片1a的外周部分正方形形状地并排形成了多个压焊焊盘7a。在该平导体芯片1a的压焊焊盘7a上，介以一端连接引线11a的挠性布线基板3a的布线10电连有被接合到该布线10a的另一端的凸出电极基面12a上的焊锡凸出电极5a。该焊锡凸出电极5a被设置为在半导体芯片1a的压焊焊盘7a的排列位置的往内一侧的区域上排列6行×4列。
因此，即使在本实施例3的半导体集成电路芯片中，虽然有作为扇入周边焊盘的半导体封装构造的不同之处，但在上述实施例1和2中所说明过的那种各个技术项目中。仍可得到同样优良的效果。特别是在这种扇入的封装构造中，和上述实施例1、2一样。可以作成和半导休芯片1a几乎同一尺寸的CSP的半导体封装。
实施例4
图66是从半导体芯片背面看作为本发明的实施例4的半导体集成电路器件的平面图；图67是平面图；图68是剖面图；图69是图68的A部分的放大剖面图；图70是用于说明布线电板的布线构造的平面图。
本实施例4的半导体集成电路器件，不用上述实施例1和2的那种所谓的扇入中央焊盘构造的半导体封闭而代之以应用如图67-图70所示的周边焊盘构造的半导体芯片1b，再把与该半导体芯片1b的压焊焊盘相连的焊锡凸出电极56配置在从半导体芯片1b的外周往外一侧的区域上，变成了所谓扇出周边焊盘的封装构造。此外，即使在本实施例4中，也成为采用在上述实施例1中说明过的从1、表面布线构造到12，无镀镍(Ni)层引线为止的那些技术以及在实施例2中说明过的背面布线构造的各个技术项目的特征的构造。
就是说，本实施例4的半导体集成电路器件被作成为比如说80腿的焊球网格阵列式的半导体封装。变成为在已形成多个压焊焊盘7b(外部端子)的半导体芯片1b的主面上没有弹性体2b、在基板基材9b上形成了布线10b的挠性布线基板3b(布线基板)和阻焊层4b(绝缘膜)，在该阻焊层4b的窗口部分上形成焊锡凸出电极5b(凸出电极)，用密封材料6b把压焊焊盘7b的形成部分盖住，在半导体芯片1b的侧面部分上设置了支持环的封装构造。
半导体芯片1b，例如如图70所示，被作成为周边焊盘构造，沿着半导体芯片1b的外周部分正方形形状地并排形成了多个压焊焊盘7b。在该半导体芯片1b的压焊焊盘7b上，介以一端连接引线12b的挠性布线基板3b的布线10b，电连有被接合到该布线10b的另一端的凸出电极基面12b上的焊锡凸出电极5b。该焊锡凸出电极5b被设置为在从压焊焊盘7b的排列位置往外侧的区域以正方形的形状排成2列。
因此，即使在本实施例4的半导体集成电路器件中，尽管存在着作为扇出周边焊盘的半导体封装构造的不同之处，但仍可得到在上述实施例1和2中所说明过的各个技术项目中同样的优秀的效果。特别是在这种扇出的封装构造中。尽管与上述实施例1和2相比半导体封装的尺寸变大了。但仍可作成与多管腿化相对应的封装构造。
实施例5
图71是从半导体芯片背面看的本发明实施例5的半导体集成电路器件的平面图；图72是平面图；图73是剖面图；图74是图73的A部分的放大剖面图；图75是用于说明布线基板的布线构造的平面图。另外，为了明确地进行布线的走线，图75省掉了一部分，简化地示出了压焊焊盘和焊锡凸出电极的数目等等。
本实施例5的半导体集成电路器件，不用上述实施例1和2的那种所谓扇入中央焊盘构造的半导体封装，而代之以(如图7 1-图75所示)周边焊盘构造的半导体芯片1c，再把被连到该半导体芯片1c的压焊焊盘上的焊锡凸出电极5c配置到半导体芯片1c的外周内侧和外侧的两方的区域上，变成了所谓扇入/扇出周边焊盘的封装构造。另外，即便在本实施例5中，成为已采用在上述实施例1中说明过的从1.表面布线构造到12.无镀Ni层引线为止的技术，以及在实施例2中说明过的背面布线阻焊层构造的各个技术项目的特征。
就是说，本实施例5的半导体集成电路器件被作成为比如说110管腿的焊球网格阵列式的半导体封装，并成为下述封装构造：在已形成了多个压焊焊盘7c(外部端子)的半导体芯片1c的主面上边，设以弹性体2c，已在基板基材9上边形成了布线10c的挠性布线基板3c(布线基板)和阻焊层4c(绝缘膜)，并在该阻焊层4c的窗口部分处形成焊锡凸出电板5c(凸出电极)，压焊焊盘7c的形成部分用密封材料6c覆盖起来，在半导体芯片1c的侧面部分上设有支持环57c。
半导体芯片1c，例如如图75(实际的配置是图72)所示，被作成为周边焊盘构造、沿着半导体芯片1c的外周部分排列成正方形形状地形成了多个压焊焊盘7c。在该半导体芯片1c的压焊焊盘7c上，介以一端连接引线11c的挠性布线基板3c的布线10c电连有被接合到该布线10c的另一端的凸出电极基面12c的焊锡凸出电极5c。该焊锡凸出电极5c在从半导体芯片1c的压焊焊盘7c的排列位置往内一侧的区域上排成6行×5行，在外侧的区域上被设置为以正方形的形状排成2列。
因此，即便是在本实施例5的半导体集成电路器件中，尽管有着作为扇入/扇出周边焊盘的半导体封装构造的不同之处，但仍可以得到在上述实施例1和2中说明过的各个技术项目中同样的优良的效果。特别是在这种扇入/扇出的封装构造中。与上述实施例1和2相比尽管半导体封装的尺寸变大了，但仍可作成与多管腿化相对应的封装构造。
以上，根据发明的实施例1-5具体地说明了本发明人所完成的发明，但本发明不限于上述的实施例、在不脱离其宗旨的范围内可以进行种种变更，这是不言而喻的。
例如，在上述实施例中，对所谓中央焊盘扇入，周边焊盘扇入，周边焊盘扇出，周边焊盘扇入/扇出构造的各自的半导体封装进行了说明，但是对于中央焊盘扇出或中央焊盘扇入/扇出构造的半导体封装也可以应用。
此外，对作为半导体封装的外部连接端子的焊锡凸出电极，和本身即是电连到该焊锡凸出电极上的半导体芯片的外部端子的压焊焊盘的个数，并不限定于在上述实施例中所说明过的，相应于要形成于半导体芯片上的集成电路等的封装规格进行适当的变更是可能的。
此外，对于弹性体，关于作为布线基板的挠性布线基板的基板基材、布线和引线的镀膜、作为绝缘膜的阻焊层，作为凸出电极的焊锡凸出电极等等的材料，对于应用已具备各自的特性的其他的材料的情况等等，不言而喻也是可应用的。
比如，作为阻焊层，除去蜜胺(melamine)、丙烯酰基(acryl)、聚苯乙烯、聚酰亚胺之外，还可举出聚氨基甲酸乙酯(polyurethane)、硅酮等等的材料，它们能承受焊接温度，同时必须持有能承受助焊剂和清洗溶剂漂洗的功能。

Claims (31)

1.一种半导体集成电路器件，它是一种介以弹性体把布线基板设于半导体芯片的主面上边，在使作为上述布线基板的布线的一端一侧的引线部分已弯曲的状态下与上述半导体芯片的主面上的外部引线端子电连且把作为上述布线基板的布线的另一端一侧的基面(land)部分与凸出电极电连而构成的半导体集成电路器件，其特征是上述布线基板在基板基材的主面上形成上述布线，在上述基板基材的背面一侧配置上述弹性体且在上述布线的主面上边形成绝缘膜而构成。
2.权利要求1所述的半导体集成电路器件，其特征是：上述布线基板的布线由多个布线层构成。
3.权利要求1所述的半导体集成电路器件，其特征是，把上述半导体芯片的外部端子配置在上述半导体芯片的中央部分而构成。
4.权利要求3所述的半导体集成电路器件，其特征是：把介以上述布线基板的布线连到上述半导体芯片的外部端子上的上述凸出电极配置到从上述半导体芯片的外周往内一侧的区域上而构成。
5.权利要求3所述的半导体集成电路器件，其特征是：把介以上述布线基板的布线连到上述半导体芯片的外部端子上的上述凸出电极配置到从上述半导体芯片的外周往外一侧的区域上而构成。
6.权利要求3所述的半导体集成电路器件，其特征是：把介以上述布线基板的布线连到上述半导体芯片的外部端子上的上述凸出电极配置到上述半导体芯片的外周的内侧和外侧这两个区域上而构成。
7.权利要求1所述的半导体集成电路器件，其特征是：把上述半导体芯片的外部端子配置到上述半导体芯片的周边部分上而构成。
8.权利要求7所述的半导体集成电路器件，其特征是：把介以上述布线基板的布线连到上述半导体芯片的外部端子上的上述凸出电极配置到从上述半导体芯片的外周往内一侧的区域上而构成。
9.权利要求7所述的半导体集成电路器件，其特征是：把介以上述布线基板的布线连到上述半导体芯片的外部端子上的上述凸出电极配置到从上述半导体芯片的外周往外一侧的区域上而构成。
10.权利要求7所述的半导体集成电路器件，其特征是：把介以上述布线基板的布线连到上述半导体芯片的外部端子上的上述凸出电极配置到上述半导体芯片的外周的内侧和外侧这两个区域上而构成。
11.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲了的状态下与上述半导体芯片的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述半导体芯片的外部端子一侧的上述弹性体的端部与上述布线基板的基板基材的端的尺寸根据上述弹性体的成分或物理特性进行设定而构成。
12.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上，把作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极进行电连而构成的半导体集成电路器件，其特征是设上述半导体集成电路器件的外周部分一侧的上述布线基板的基板基材的端部与上述弹性体的端部之间的距离为M2、上述半导体芯片的端部与上述基板基材的端部之间的距离为M1的情况下，在满足
M1＞M2＞0的关系的范围内设定上述M2和M1而构成。
13.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：使上述布线基板的布线形成为使与上述布线基板的基板基材之间的固定部分和将被连到上述半导体芯片的外部端子上的顶端部分至少变位为大于上述布线的宽度的形状而构成。
14.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：使上述布线基板的布线形成为一方已固定于上述布线基板的基板基材上的悬臂梁构造而形成。
15.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述半导体芯片上的表面保护膜的窗口部分的端部的尺寸设定为，至少在下压压焊工具的一侧处。在已把上述压焊工具压了下去的时候，上述布线不干涉上述表面保护膜的范围之内。
16.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件。其特征是：把上述布线基板的布线构成为使上述布线的凹口终端一侧的布线部分的有效面积形成得较大。
17.权利要求16所述的半导体集成电路器件，其特征是：上述凹口终端一侧的布线部分构成为达到相向的布线的基面部分上，或者纵向或横向延长到布线的空白区域处，或者把相邻的布线之间连起来。
18.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述弹性体构成为与上述半导体芯片的外形尺寸相比，在整个外周上至少在上述弹性体上形成的外周突起部分的宽度的值以上的大范围内形成。
19.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端侧的引线部分在已弯曲的状态下与上述半导体芯片上的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件。其特征是：在把上述弹性体分割并形成为使得不粘到上述半导体芯片的外部端子上的情况下。使上述分割后的弹性体的相向空间的各自端部形成为沟状而构成。
20.权利要求19所述的半导体集成电路器件，其特征是：在上述分割后的弹性体的相向的空间的各自端部的沟中，在密封工序时预先形成密封剂阻流所用的堤堰而构成。
21.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述半导体芯片的外部端子与上述布线基板的布线之间的连接构造构成为先在上述半导体芯片的外部端子上形成柱状凸出电极，再介以上述柱状凸出电极把上述半导体芯片的外部端子与上述布线基板的布线连起来。
22.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述半导体芯片的外部端子与上述布线基板的布线之间的连接构造构成为先供给焊锡使之把上述布线基板的布线包进去，再介以焊锡把上述半导体芯片的外部端子与上述布线基板的布线连起来。
23.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述半导体芯片的外部端子与上述布线基板的布线之间的连接构造构成为用从上部把上述布线基板的布线包起来的那样的焊锡或金球的柱状凸出电极，并介以上述柱状凸出电极把上述布线基板的布线与上述半导体芯片的外部端子连起来。
24.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件。其特征是：上述半导体芯片的外部端子与上述布线基板的布线之间的连接构造构成为用铝，焊锡或金丝把上述布线基板的布线与上述半导体芯片的外部端子连起来。
25.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述布线基板的配线构造构成为使上述布线的宽度尺寸从上述布线基板的基板基材的端部开始朝着布线顶端逐渐变细，对于在上述基板基材的端部上产生的弯曲应力σ0，在上述基板基材的端部与布线顶端部分之间所产生的最大应力为σ1时的弯曲应力比α可用
α＝σ1/σ0表示的情况下，设定上述布线的尺寸和外形使得上述弯曲应力比α变为1.2-1.5。
26.权利要求25所述的半导体集成电路器件，其特征是：上述布线基板的布线构造是把上述布线的宽度尺寸形成为使得从上述布线基板的基板基材的端部开始朝向布线的顶端逐渐变细，并从规定的布置开始变成恒定的尺寸，在设锥形长为L1，布线长为L2，锥形宽为b1，布线宽度为b2时的弯曲应力α可用
α＝b1×(L2-L1)/(b2×L2)来表示的情况下，把上述布线的尺寸和形状设定为使上述弯曲应力比α变成为1.2-1.5。
27.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述布线基板的布线构造是以导电材料为芯材并在表面上施行镀金而构成。
28.一种半导体集成电路器件，这是一种介以弹性体把布线基板设于半导体芯片的主面上边，使作为上述布线基板的布线的一端一侧的引线部分在已弯曲的状态下与上述半导体芯片的主面上的外部端子电连，且使作为上述布线基板的布线的另一端一侧的基面部分与凸出电极电连而构成的半导体集成电路器件，其特征是：上述布线基板构成为先在基板基材的背面上边形成上述布线，在上述布线的背面上边形成绝缘膜，再把上述弹性体配置到上述绝缘膜的背面一侧。
29.一种半导体集成电路器件的制造方法，其特征是由下述工序组成：在基板基材上边已形成了布线的布线基板的背面上边形成弹性体的工序；在上述弹性体的背面上边粘结上述半导体芯片使上述布线的引线部分与半导体芯片的外部端子之间的相对位置一致的工序；把上述布线的引线部分连到上述半导体芯片的外部端子上的工序；把上述半导体芯片的外部端子与上述布线之间的连接部分进行树脂密封的工序；在从上述半导体芯片的外周稍稍外侧处切断上述布线基板的基板基材的工序；在上述布线的主面上边形成绝缘膜的工序；在把上述绝缘膜的上述布线的基面部分和凸出电极接合起来的位置上形成窗口部分的工序；介以上述窗口部分与上述布线的基面部分进行接合以形成凸出电极的工序。
30.权利要求29所述的半导体集成电路器件的制造方法，其特征是：上述绝缘膜的窗口部分，采用在形成上述绝缘膜的工序中，对上述绝缘膜的材料的涂敷范围进行规定的办法形成。
31.权利要求29所述的半导体集成电路器件的制造方法，其特征是：上述绝缘膜的厚度，采用在形成上述绝缘膜的工序中对上述绝缘膜的材料的涂敷条件进行规定的办法设定。
CN971048762A 1996-03-22 1997-03-21 半导体器件 Expired - Lifetime CN1218392C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP66637/1996 1996-03-22
JP66637/96 1996-03-22
JP8066637A JP2891665B2 (ja) 1996-03-22 1996-03-22 半導体集積回路装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNA2005100860738A Division CN1728372A (zh) 1996-03-22 1997-03-21 半导体器件

Publications (2)

Publication Number Publication Date
CN1162841A true CN1162841A (zh) 1997-10-22
CN1218392C CN1218392C (zh) 2005-09-07

Family

ID=13321622

Family Applications (2)

Application Number Title Priority Date Filing Date
CNA2005100860738A Pending CN1728372A (zh) 1996-03-22 1997-03-21 半导体器件
CN971048762A Expired - Lifetime CN1218392C (zh) 1996-03-22 1997-03-21 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNA2005100860738A Pending CN1728372A (zh) 1996-03-22 1997-03-21 半导体器件

Country Status (6)

Country Link
US (15) US6342726B2 (zh)
JP (1) JP2891665B2 (zh)
KR (5) KR100559276B1 (zh)
CN (2) CN1728372A (zh)
SG (6) SG90063A1 (zh)
TW (1) TW328643B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1312769C (zh) * 2004-12-17 2007-04-25 江苏长电科技股份有限公司 直接连结式芯片封装结构
CN100419978C (zh) * 1998-06-12 2008-09-17 株式会社瑞萨科技 半导体装置及其制造方法
CN105742267A (zh) * 2014-12-25 2016-07-06 瑞萨电子株式会社 半导体装置
CN107889355A (zh) * 2017-11-10 2018-04-06 广东欧珀移动通信有限公司 一种电路板组件以及电子设备
CN111559164A (zh) * 2020-06-12 2020-08-21 清华大学 柔性电子器件的曲面转印装置和曲面转印方法

Families Citing this family (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7198969B1 (en) * 1990-09-24 2007-04-03 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US20010030370A1 (en) * 1990-09-24 2001-10-18 Khandros Igor Y. Microelectronic assembly having encapsulated wire bonding leads
US20020004320A1 (en) 1995-05-26 2002-01-10 David V. Pedersen Attaratus for socketably receiving interconnection elements of an electronic component
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP3534583B2 (ja) * 1997-01-07 2004-06-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP3639088B2 (ja) 1997-06-06 2005-04-13 株式会社ルネサステクノロジ 半導体装置及び配線テープ
KR100567677B1 (ko) * 1997-06-06 2006-08-11 히다치 덴센 가부시키 가이샤 반도체장치및반도체장치용배선테이프
US6890796B1 (en) 1997-07-16 2005-05-10 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected
JPH1140694A (ja) * 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法
KR100282003B1 (ko) * 1997-10-15 2001-02-15 윤종용 칩 스케일 패키지
US6573609B2 (en) * 1997-11-25 2003-06-03 Tessera, Inc. Microelectronic component with rigid interposer
KR100536886B1 (ko) * 1998-02-11 2006-05-09 삼성전자주식회사 칩 스케일 패키지 및 그 제조방법
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
US6333565B1 (en) * 1998-03-23 2001-12-25 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP3169072B2 (ja) 1998-05-15 2001-05-21 日本電気株式会社 半導体装置
KR100532863B1 (ko) * 1998-06-25 2006-05-17 삼성전자주식회사 탄성 중합체를 사용하는 반도체 패키지
JP3420706B2 (ja) 1998-09-22 2003-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法
WO2000019515A1 (fr) 1998-09-30 2000-04-06 Seiko Epson Corporation Dispositif semi-conducteur et procede de fabrication de celui-ci, carte de circuit imprime et equipement electronique
KR100575853B1 (ko) * 1998-10-31 2007-09-05 주식회사 하이닉스반도체 반도체 마이크로 비지에이 패키지
IT1316283B1 (it) * 1999-01-21 2003-04-10 Hitachi Cable Supporto a nastro per bga e dispositivo a semiconduttore utilizzantelo stesso
JP3424581B2 (ja) * 1999-01-26 2003-07-07 日立電線株式会社 Ｂｇａ用テープキャリアおよびそれを用いた半導体装置
KR100546285B1 (ko) * 1999-03-24 2006-01-26 삼성전자주식회사 칩 스케일 패키지 및 그 제조방법
KR100697623B1 (ko) * 1999-08-18 2007-03-22 삼성전자주식회사 접착테이프 스트립 및 이를 채용한 칩 스케일형 반도체 패키지
KR100604333B1 (ko) * 1999-12-29 2006-07-24 삼성테크윈 주식회사 반도체 장치용 기판 및, 그를 이용한 반도체 장치
KR100324332B1 (ko) * 2000-01-04 2002-02-16 박종섭 솔더 조인트 신뢰성을 향상시킨 비지에이 반도체 패키지및 그 제조 방법
US6468891B2 (en) * 2000-02-24 2002-10-22 Micron Technology, Inc. Stereolithographically fabricated conductive elements, semiconductor device components and assemblies including such conductive elements, and methods
JP3551114B2 (ja) * 2000-02-25 2004-08-04 日本電気株式会社 半導体装置の実装構造およびその方法
JP2001267459A (ja) 2000-03-22 2001-09-28 Mitsubishi Electric Corp 半導体装置
KR100344833B1 (ko) * 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
US6515354B1 (en) * 2000-06-28 2003-02-04 Advanced Micro Devices, Inc. Micro-BGA beam lead connection with cantilevered beam leads
DE10034018A1 (de) * 2000-07-07 2002-01-24 Infineon Technologies Ag Trägermatrix für integrierte Halbleiter und Verfahren zu ihrer Herstellung
JP2002057252A (ja) * 2000-08-07 2002-02-22 Hitachi Ltd 半導体装置及びその製造方法
US7319265B1 (en) * 2000-10-13 2008-01-15 Bridge Semiconductor Corporation Semiconductor chip assembly with precision-formed metal pillar
KR20020041221A (ko) * 2000-11-27 2002-06-01 이진혁 외부저장장치를 이용한 컴퓨터의 환경을 설정하고복구하는 방법 및 컴퓨터 환경 설정/복구 장치
JP4018375B2 (ja) 2000-11-30 2007-12-05 株式会社東芝 半導体装置
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
SG103832A1 (en) * 2001-05-08 2004-05-26 Micron Technology Inc Interposer, packages including the interposer, and methods
JP3476442B2 (ja) * 2001-05-15 2003-12-10 沖電気工業株式会社 半導体装置及びその製造方法
JP4103342B2 (ja) * 2001-05-22 2008-06-18 日立電線株式会社 半導体装置の製造方法
KR100868419B1 (ko) * 2001-06-07 2008-11-11 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
US20030048624A1 (en) * 2001-08-22 2003-03-13 Tessera, Inc. Low-height multi-component assemblies
US7176506B2 (en) 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
JP2005506690A (ja) * 2001-10-09 2005-03-03 テッセラ，インコーポレイテッド 積層パッケージ
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
TWI245395B (en) * 2001-11-20 2005-12-11 Advanced Semiconductor Eng Multi-chip module package device
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US7901995B2 (en) * 2002-02-11 2011-03-08 Gabe Cherian Interconnections resistant to wicking
JP3831279B2 (ja) * 2002-03-18 2006-10-11 三菱電機株式会社 光ピックアップ装置の製造方法および光ピックアップ装置
US7109588B2 (en) * 2002-04-04 2006-09-19 Micron Technology, Inc. Method and apparatus for attaching microelectronic substrates and support members
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
US6646336B1 (en) * 2002-06-28 2003-11-11 Koninkl Philips Electronics Nv Wearable silicon chip
US20040000579A1 (en) * 2002-07-01 2004-01-01 Fuerst Robert M. Forming contact arrays on substrates
US6803303B1 (en) 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
US20040105244A1 (en) * 2002-08-06 2004-06-03 Ilyas Mohammed Lead assemblies with offset portions and microelectronic assemblies with leads having offset portions
AU2003265417A1 (en) * 2002-08-16 2004-03-03 Tessera, Inc. Microelectronic packages with self-aligning features
US7323772B2 (en) * 2002-08-28 2008-01-29 Micron Technology, Inc. Ball grid array structures and tape-based method of manufacturing same
US7294928B2 (en) 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
EP1579477A2 (en) * 2002-10-11 2005-09-28 Tessera, Inc. Components, methods and assemblies for multi-chip packages
JP3856130B2 (ja) * 2002-10-11 2006-12-13 セイコーエプソン株式会社 半導体装置
KR100475740B1 (ko) * 2003-02-25 2005-03-10 삼성전자주식회사 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치
US7754537B2 (en) * 2003-02-25 2010-07-13 Tessera, Inc. Manufacture of mountable capped chips
US6759277B1 (en) * 2003-02-27 2004-07-06 Sharp Laboratories Of America, Inc. Crystalline silicon die array and method for assembling crystalline silicon sheets onto substrates
CA2522410A1 (en) * 2003-05-19 2004-11-25 Japan Science And Technology Agency Micro chamber for cell culture
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US7061121B2 (en) 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US7588963B2 (en) * 2004-06-30 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming overhang support for a stacked semiconductor device
JP4689202B2 (ja) * 2004-07-07 2011-05-25 ルネサスエレクトロニクス株式会社 駆動装置及び表示装置
US7262121B2 (en) * 2004-07-29 2007-08-28 Micron Technology, Inc. Integrated circuit and methods of redistributing bondpad locations
KR100632257B1 (ko) * 2004-11-09 2006-10-11 삼성전자주식회사 액정 디스플레이 구동용 탭 패키지의 배선 패턴 구조
US7183638B2 (en) * 2004-12-30 2007-02-27 Intel Corporation Embedded heat spreader
JP2006210852A (ja) * 2005-01-31 2006-08-10 Toshiba Corp 表面実装型回路部品を実装する回路基板及びその製造方法
US8278751B2 (en) * 2005-02-08 2012-10-02 Micron Technology, Inc. Methods of adhering microfeature workpieces, including a chip, to a support member
US7705445B2 (en) * 2005-02-11 2010-04-27 Rambus Inc. Semiconductor package with low and high-speed signal paths
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
KR100697624B1 (ko) * 2005-07-18 2007-03-22 삼성전자주식회사 접착제 흐름 제어를 위한 표면 구조를 가지는 패키지 기판및 이를 이용한 반도체 패키지
JP2007053121A (ja) * 2005-08-12 2007-03-01 Sharp Corp 半導体装置、積層型半導体装置、及び配線基板
KR100713445B1 (ko) * 2005-09-24 2007-04-30 삼성전자주식회사 다수개의 보드로 구성된 휴대 단말기의 보드간 연결 구조
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US20070187808A1 (en) * 2006-02-16 2007-08-16 Easic Corporation Customizable power and ground pins
US7545029B2 (en) * 2006-08-18 2009-06-09 Tessera, Inc. Stack microelectronic assemblies
KR20080042012A (ko) * 2006-11-08 2008-05-14 산요덴키가부시키가이샤 소자 탑재용 기판, 그 제조 방법, 반도체 모듈 및 휴대기기
US7595553B2 (en) * 2006-11-08 2009-09-29 Sanyo Electric Co., Ltd. Packaging board and manufacturing method therefor, semiconductor module and mobile apparatus
JP5130867B2 (ja) * 2006-12-14 2013-01-30 日立電線株式会社 半導体装置用テープキャリアおよびその製造方法
US7547974B2 (en) * 2006-12-18 2009-06-16 Powertech Technology Inc. Wiring substrate with improvement in tensile strength of traces
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
KR100834441B1 (ko) * 2007-01-11 2008-06-04 삼성전자주식회사 반도체 소자 및 이를 포함하는 패키지
CN100499102C (zh) * 2007-01-18 2009-06-10 南茂科技股份有限公司 增强静电消散能力的半导体封装基板
US20080203553A1 (en) * 2007-02-23 2008-08-28 Powertech Technology Inc. Stackable bare-die package
US8318535B2 (en) * 2007-06-28 2012-11-27 Sandisk Technologies Inc. Method of fabricating a memory card using SiP/SMT hybrid technology
US7772686B2 (en) * 2007-06-28 2010-08-10 Sandisk Corporation Memory card fabricated using SiP/SMT hybrid technology
US8390107B2 (en) 2007-09-28 2013-03-05 Intel Mobile Communications GmbH Semiconductor device and methods of manufacturing semiconductor devices
US7727813B2 (en) * 2007-11-26 2010-06-01 Infineon Technologies Ag Method for making a device including placing a semiconductor chip on a substrate
JP2009231891A (ja) * 2008-03-19 2009-10-08 Nec Electronics Corp 半導体装置
JP2010010249A (ja) * 2008-06-25 2010-01-14 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8472199B2 (en) * 2008-11-13 2013-06-25 Mosaid Technologies Incorporated System including a plurality of encapsulated semiconductor chips
JP5645371B2 (ja) * 2009-05-15 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2010272680A (ja) * 2009-05-21 2010-12-02 Elpida Memory Inc 半導体装置
JP2011014871A (ja) * 2009-06-01 2011-01-20 Elpida Memory Inc 半導体装置
JP5345023B2 (ja) * 2009-08-28 2013-11-20 日東電工株式会社 配線回路基板およびその製造方法
TWI378546B (en) * 2009-09-16 2012-12-01 Powertech Technology Inc Substrate and package for micro bga
KR101630394B1 (ko) * 2010-03-08 2016-06-24 삼성전자주식회사 패키지 기판, 이를 구비한 반도체 패키지 및 반도체 패키지의 제조방법
CN102263350B (zh) * 2010-05-26 2013-11-27 欣兴电子股份有限公司 连接器及其制作方法
US20100263918A1 (en) * 2010-06-29 2010-10-21 Layout Method And Circuit B Layout method and circuit board
US8198739B2 (en) 2010-08-13 2012-06-12 Endicott Interconnect Technologies, Inc. Semi-conductor chip with compressible contact structure and electronic package utilizing same
JP2012069764A (ja) * 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
KR20120036446A (ko) * 2010-10-08 2012-04-18 삼성전자주식회사 보드 온 칩 패키지용 인쇄회로기판, 이를 포함하는 보드 온 칩 패키지 및 이의 제조 방법
US20120199960A1 (en) * 2011-02-07 2012-08-09 Texas Instruments Incorporated Wire bonding for interconnection between interposer and flip chip die
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
KR101894823B1 (ko) 2011-10-03 2018-09-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
KR102215881B1 (ko) * 2014-02-17 2021-02-17 삼성디스플레이 주식회사 테이프 패키지 및 이를 포함하는 표시 장치
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
CN105828521B (zh) * 2015-01-08 2018-10-02 上海和辉光电有限公司 印刷电路板的布局方法及印刷电路板
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US10141353B2 (en) * 2016-05-20 2018-11-27 Qualcomm Incorporated Passive components implemented on a plurality of stacked insulators
US9875958B1 (en) 2016-11-09 2018-01-23 International Business Machines Corporation Trace/via hybrid structure and method of manufacture
KR20180065426A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 저장 장치
CN109300862B (zh) * 2017-07-25 2020-07-10 致伸科技股份有限公司 指纹感测芯片封装结构
US11065021B2 (en) 2018-10-03 2021-07-20 Daniel Ezra Walzman Osteotomy device
CN112956006A (zh) 2018-10-23 2021-06-11 三菱电机株式会社 半导体装置的制造方法、半导体装置、电力转换装置以及移动体
JP1643135S (zh) * 2019-03-15 2019-10-07
CN112994643B (zh) * 2021-05-18 2022-04-19 成都频岢微电子有限公司 一种高隔离度及防进胶saw双工器

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246595A (en) 1977-03-08 1981-01-20 Matsushita Electric Industrial Co., Ltd. Electronics circuit device and method of making the same
US5040052A (en) 1987-12-28 1991-08-13 Texas Instruments Incorporated Compact silicon module for high density integrated circuits
JPH063819B2 (ja) * 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
JPH0357248A (ja) 1989-07-26 1991-03-12 Hitachi Ltd テープキャリア方式による樹脂封止型半導体装置
US5191404A (en) 1989-12-20 1993-03-02 Digital Equipment Corporation High density memory array packaging
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP3151219B2 (ja) 1992-07-24 2001-04-03 テツセラ，インコーポレイテッド 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法
JPH06181236A (ja) * 1992-12-15 1994-06-28 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5272664A (en) 1993-04-21 1993-12-21 Silicon Graphics, Inc. High memory capacity DRAM SIMM
US5398863A (en) * 1993-07-23 1995-03-21 Tessera, Inc. Shaped lead structure and method
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
JP2852178B2 (ja) * 1993-12-28 1999-01-27 日本電気株式会社 フィルムキャリアテープ
TW344109B (en) * 1994-02-10 1998-11-01 Hitachi Ltd Methods of making semiconductor devices
US5663106A (en) * 1994-05-19 1997-09-02 Tessera, Inc. Method of encapsulating die and chip carrier
US5776796A (en) 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
US5834339A (en) * 1996-03-07 1998-11-10 Tessera, Inc. Methods for providing void-free layers for semiconductor assemblies
JP3146849B2 (ja) * 1994-05-27 2001-03-19 松下電器産業株式会社 電子部品および電子部品の製造方法
JPH0870082A (ja) 1994-06-21 1996-03-12 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにリードフレーム
US5706174A (en) 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
JPH0864636A (ja) * 1994-08-25 1996-03-08 Seiko Epson Corp 電子デバイス組立体
JP3104537B2 (ja) 1994-08-30 2000-10-30 松下電器産業株式会社 電子部品
JPH0878574A (ja) 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
JPH08116016A (ja) * 1994-10-15 1996-05-07 Toshiba Corp リードフレーム及び半導体装置
JP2967697B2 (ja) * 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH08236586A (ja) 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
US5801446A (en) * 1995-03-28 1998-09-01 Tessera, Inc. Microelectronic connections with solid core joining units
JP2763020B2 (ja) 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
JP2814966B2 (ja) * 1995-09-29 1998-10-27 日本電気株式会社 半導体装置
US5863970A (en) 1995-12-06 1999-01-26 Polyset Company, Inc. Epoxy resin composition with cycloaliphatic epoxy-functional siloxane
JPH09181209A (ja) 1995-12-26 1997-07-11 Hitachi Ltd 半導体装置およびその製造方法
US5760465A (en) 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
JP3070473B2 (ja) * 1996-02-28 2000-07-31 日本電気株式会社 半導体装置の実装方法及び構造
JPH09246417A (ja) 1996-03-12 1997-09-19 Hitachi Ltd 半導体装置の製造方法及びフレーム構造体
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
SG60102A1 (en) * 1996-08-13 1999-02-22 Sony Corp Lead frame semiconductor package having the same and method for manufacturing the same
JPH1098072A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体装置及びその製造方法
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
JPH1154534A (ja) 1997-08-04 1999-02-26 Hitachi Ltd ポッティング方法および機構ならびにそれを用いたダイボンダ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100419978C (zh) * 1998-06-12 2008-09-17 株式会社瑞萨科技 半导体装置及其制造方法
CN1312769C (zh) * 2004-12-17 2007-04-25 江苏长电科技股份有限公司 直接连结式芯片封装结构
CN105742267A (zh) * 2014-12-25 2016-07-06 瑞萨电子株式会社 半导体装置
CN107889355A (zh) * 2017-11-10 2018-04-06 广东欧珀移动通信有限公司 一种电路板组件以及电子设备
CN111559164A (zh) * 2020-06-12 2020-08-21 清华大学 柔性电子器件的曲面转印装置和曲面转印方法

Also Published As

Publication number Publication date
US20020064901A1 (en) 2002-05-30
CN1218392C (zh) 2005-09-07
KR100659634B1 (ko) 2006-12-20
SG90064A1 (en) 2002-07-23
US20020070461A1 (en) 2002-06-13
US20010002069A1 (en) 2001-05-31
US20010007781A1 (en) 2001-07-12
KR970067805A (ko) 1997-10-13
US6521981B2 (en) 2003-02-18
JP2891665B2 (ja) 1999-05-17
SG87818A1 (en) 2002-04-16
US20010005055A1 (en) 2001-06-28
US6472727B2 (en) 2002-10-29
US20020068380A1 (en) 2002-06-06
US6342728B2 (en) 2002-01-29
JPH09260535A (ja) 1997-10-03
KR100559276B1 (ko) 2006-07-03
KR100576668B1 (ko) 2006-05-08
KR20060086835A (ko) 2006-08-01
SG90062A1 (en) 2002-07-23
US20020066181A1 (en) 2002-06-06
US6670215B2 (en) 2003-12-30
KR100661424B1 (ko) 2006-12-27
US20010008304A1 (en) 2001-07-19
SG94756A1 (en) 2003-03-18
US6353255B2 (en) 2002-03-05
KR20060086834A (ko) 2006-08-01
TW328643B (en) 1998-03-21
US20010002724A1 (en) 2001-06-07
US20010002730A1 (en) 2001-06-07
US20010003048A1 (en) 2001-06-07
SG94757A1 (en) 2003-03-18
US6342726B2 (en) 2002-01-29
US20010035575A1 (en) 2001-11-01
US20010002064A1 (en) 2001-05-31
US6642083B2 (en) 2003-11-04
US6355975B2 (en) 2002-03-12
KR100659635B1 (ko) 2006-12-21
US6365439B2 (en) 2002-04-02
CN1728372A (zh) 2006-02-01
US20010004127A1 (en) 2001-06-21
SG90063A1 (en) 2002-07-23
US20010003059A1 (en) 2001-06-07
KR20060086833A (ko) 2006-08-01
US6664135B2 (en) 2003-12-16
US6355500B2 (en) 2002-03-12

Similar Documents

Publication Publication Date Title
CN1218392C (zh) 半导体器件
CN1145206C (zh) 膜载带、半导体组装体、半导体装置及其制造方法、安装基板
CN1697148A (zh) 半导体器件及制造该半导体器件的方法
CN1210792C (zh) 半导体器件及其制造方法
CN1527370A (zh) 半导体器件的制造方法
CN1237785A (zh) 半导体器件和半导体器件的制作方法
CN100342533C (zh) 半导体器件及其制造方法
CN1110846C (zh) 半导体装置的制造方法
CN1278402C (zh) 电子器件的封装方法及电子器件封装体
CN1248308C (zh) 一种半导体器件及其制造方法与一种半导体器件安装结构
CN1193253C (zh) 平台与光模块及其制造方法和光传输装置
CN1146029C (zh) 电子元件及包含该电子元件的移动体通信装置
CN1187822C (zh) 半导体装置及其制造方法和电子装置
CN1674282A (zh) 半导体装置制造方法、半导体装置和半导体芯片
CN1303677C (zh) 电路基板、带凸块的半导体元件的安装结构和电光装置
CN1568546A (zh) 半导体器件及其制造方法
CN1893051A (zh) 半导体器件
CN1440232A (zh) 布线膜间连接件及其制造方法以及多层布线基板制造方法
CN1320964A (zh) 半导体器件及其制造方法
CN1694248A (zh) 半导体器件及其制造方法
CN1497709A (zh) 电路基板、焊球网格陈列的安装结构和电光装置
CN1234909A (zh) 半导体器件及其制造方法
CN101076884A (zh) 半导体器件及其制造方法、线路板及其制造方法、半导体封装件和电子装置
CN1295346A (zh) 半导体器件
CN1875481A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP03 Change of name, title or address

Address after: Tokyo, Japan

Patentee after: Hitachi, Ltd.

Patentee after: HITACHI ULSI SYSTEMS CO.,LTD.

Patentee after: HITACHI SUPER AIR AIS AI ENGINEERING Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Hitachi, Ltd.

Patentee before: Hitachi Microcomputer Systems Co.

Patentee before: HITACHI SUPER AIR AIS AI ENGINEERING Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20150910

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corp.

Address before: Tokyo, Japan

Patentee before: Hitachi, Ltd.

Patentee before: HITACHI ULSI SYSTEMS CO.,LTD.

Effective date of registration: 20150910

Address after: Tokyo, Japan

Patentee after: Hitachi, Ltd.

Patentee after: HITACHI ULSI SYSTEMS CO.,LTD.

Address before: Tokyo, Japan

Patentee before: Hitachi, Ltd.

Patentee before: HITACHI ULSI SYSTEMS CO.,LTD.

Patentee before: HITACHI SUPER AIR AIS AI ENGINEERING Co.,Ltd.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20050907