TWI570732B - 共支撐電路板和微電子封裝 - Google Patents

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Description

共支撐電路板和微電子封裝
本申請案的主要內容和微電子結構有關，舉例來說，併入主動式電路元件的結構，例如，但是並不受限於，包含至少一半導體晶片或至少一半導體晶片之部分的結構，以及併入微電子結構的組件。
相關申請案交叉參考
本申請案為2012年8月27日提申的美國專利申請案第13/595,486號的部分接續案，本文以引用的方式將其揭示內容併入。因此，本文以引用的方式將下面共同擁有及共同待審的美國專利申請案併入：以Richard Crisp等人為發明人的「共支撐器件和微電子組件(Co-Support Component and Microelectronic Assembly)」(律師檔案編號TIPI 3.12-834 A)；以Richard Crisp等人為發明人的「共支撐模組和微電子組件(Co-Support Module and Microelectronic Assembly)」(律師檔案編號TIPI 3.12-834 B)；以及以Richard Crisp等人為發明人的「共支撐系統和微電子組件(Co-Support System and Microelectronic Assembly)」(律師檔案編號TIPI 3.12-834 C)。每一案的提申日期皆和本案相同。
半導體晶片通常被當作單獨、事先封裝的單元。標準的晶片 具有扁平、矩形的主體，其具有龐大的正面，該正面具有被連接至該晶片之內部電路系統的多個接點。每一個單獨的晶片通常容納於一封裝中，該封裝具有被連接至該晶片之該等接點的多個外部終端。接著，該等終端(也就是，該封裝的外部連接點)會被配置成用以電性連接至一電路板，例如，印刷電路板。於許多習知的設計中，該晶片封裝佔用該電路板的面積明顯大於該晶片本身的面積。如本揭示內容中參考具有一正面的扁平晶片的用法，「晶片的面積」應該被理解為表示該正面的面積。
在晶片的任何實體排列中，尺寸都是重要的考量。隨著可攜式電子裝置的快速發展，對於晶片之更小型實體排列的需求已經愈加強烈。舉例來說，通常稱為「智慧型電話(smart phone)」的裝置會整合蜂巢式電話的功能以及功能強大的資料處理器、記憶體、以及附屬裝置(例如，全球定位系統接收器、電子相機、區域網路連接、以及高解析度顯示器和相關聯的影像處理晶片)。此等裝置提供多項功能，例如，完整的網際網路連接能力、包含完全解析度視訊的娛樂、導航、電子銀行、以及更多功能，全部在口袋尺寸的裝置中。複雜的可攜式裝置需要將眾多晶片封裝至一小型的空間中。又，某些該等晶片有許多輸入和輸出連接，通常稱為「I/O」。此等I/O必須和其它晶片的I/O互連。構成該等互連的器件不應該大幅增加該組件的尺寸。其它應用中有雷同的需求，舉例來說，資料伺服器，例如，需要高效能並且縮減尺寸的網際網路搜尋引擎中所使用的資料伺服器。
微電子元件(例如，含有記憶體儲存陣列的半導體晶片，尤其是動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶片和快閃記憶體晶片)通常被封裝在單晶片或多晶片封裝與組件中。每一個封裝皆 有許多電性連接線，用以在終端和該等微電子元件(舉例來說，位於其中的晶片)之間攜載訊號、電力、以及接地。該等電性連接線可能包含不同種類的導體，例如：，水平導體，舉例來說，線路、樑形導線(beam lead)、…等，它們延伸在相對於一晶片之接點承載表面為水平的方向中；垂直導體，例如，穿孔，它們延伸在相對於該晶片之該表面為垂直的方向中；以及焊線(wire bond)，它們延伸在相對於該晶片之該表面為水平和垂直的方向中。
習知的微電子封裝可能會併入一具有用以定義記憶體儲存陣列的主動式元件的微電子元件。因此，於某些習知的微電子元件中，電晶體或其它主動式元件會構成一有或沒有額外元件的記憶體儲存陣列。於此某些情況中，微電子元件會被配置成以提供記憶體儲存陣列功能為主，也就是，於此情況中，微電子元件為提供記憶體儲存陣列功能而具現的主動式元件的數量可能大於任何其它功能。於某些情況中，一微電子元件可能係或包含一DRAM晶片，或者，可能係或包含一由此等半導體晶片組成的堆疊電性互連組件。一般來說，此封裝的所有終端被放置在相鄰於一鑲嵌著該微電子元件的封裝基板之一或更多個周圍邊緣的多組直行中。
習知的電路板或其它微電子器件通常會被配置成用以耦合至一於其中具有一或更多個第一類型微電子元件的微電子封裝。此等電路板或其它微電子器件通常無法被耦合至一於其中具有一或更多個不同類型或第二類型微電子元件的微電子封裝。
依照前述，可以對電路板或其它微電子器件的設計進行特定改良，以便改良它們的功能靈活性，尤其是在多個封裝會被鑲嵌並且彼此電性互連的電路板或其它微電子器件中。
根據本發明的一項觀點，一種電路板可以包含多個接點，它們曝露在該電路板的主要表面的連接部位處並且被配置成用以耦合至曝露在一具有記憶體儲存陣列的微電子封裝之正表面處的終端。該連接部位會在該主要表面上定義一周圍邊界，包圍被配置成用以耦合至單一微電子封裝的一群接點。該群接點可能包含第一組第一接點、第二組第一接點、第三組第一接點、以及第四組第一接點。第一組第一接點的訊號指派會以一垂直於該主要表面的理論平面為基準對稱於第二組第一接點的訊號指派。第三組第一接點的訊號指派會以該理論平面為基準對稱於第四組第一接點的訊號指派。每一組第一接點皆會被配置成用以攜載相同的訊號。每一組第一接點皆會被配置成用以攜載足以明確指定該記憶體儲存陣列裡面的一位置的位址資訊。
於其中一範例中，該微電子封裝可以係第一類型微電子封裝或第二類型微電子封裝中其中一者。第一類型微電子封裝的終端可以包含：第一終端，被配置成用以耦合至第一組第一接點和第四組第一接點；以及無連接終端，被配置成用以耦合至第二組第一接點和第三組第一接點。該理論平面之第一側中每一個第一終端的位置會以該理論平面為基準對稱於該理論平面之和該第一側反向的第二側中的一無連接終端的位置。第二側中每一個第一終端的位置會以該理論平面為基準對稱於該第一側中的一無連接終端的位置。第二類型微電子封裝的終端可以包含：第一終端，被配置成用以耦合至該等第一組第一接點、第二組第一接點、第三組第一接點、以及第四組第一接點。該理論平面之第一側中的第一終端的訊號指 派可以為第二側中的第一終端的訊號指派的鏡射影像。
於一特殊的實施例中，該群接點可以還包含被設置在該理論平面之個別第一側與第二側中的第一組第二接點與第二組第二接點。第一組第二接點可能會被設置在該周圍邊界的第一邊緣以及該等第一組第一接點和第三組第一接點之間。第二組第二接點可能會被設置在該周圍邊界之和該第一邊緣反向的第二邊緣以及該等第二組第一接點和第四組第一接點之間。該等第一組第二接點和第二組第二接點會一起被配置成用以攜載資料匯流排訊號和資料選通訊號。於一示範性實施例中，該電路板可以還包含具有複數條訊號線的至少一匯流排，該等訊號線被配置成用以攜載傳輸至該群接點的所有位址資訊。該等第一接點會電性連接該至少一匯流排。
於一特殊的範例中，該至少一匯流排可能會被配置成用以攜載傳輸至該群接點的所有命令資訊，該等命令訊號為寫入致能訊號、列位址選通訊號、以及行位址選通訊號。於其中一實施例中，該電路板可以還包含一第一匯流排與一第二匯流排。該第一匯流排會電性連接至少某些該等第一接點並且可以具有複數條訊號線，該等訊號線被配置成用以攜載傳輸至該群接點的所有位址資訊。該第二匯流排會電性連接至少某些該等第二接點並且可以具有複數條訊號線，該等訊號線被配置成用以攜載位址資訊以外的資訊。於一特殊的實施例中，該等接點組中每一組中的接點會被排列在延伸在平行於該理論平面之方向中的至少一個別行之中。
於其中一範例中，該連接部位可以係一第一連接部位，而該微電子封裝可以係一第一微電子封裝。該電路板可以還包含曝露在該電路板之和該主要表面反向的第二表面的第二連接部位處的多個接點，而且該 等接點被配置成用以耦合至曝露在一具有記憶體儲存陣列的第二微電子封裝之正表面處的終端。該第二連接部位的該等接點可以包含第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點。第五組第一接點的訊號指派會以該理論平面為基準對稱於第六組第一接點的訊號指派。第七組第一接點的訊號指派會以該理論平面為基準對稱於第八組第一接點的訊號指派。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載相同的訊號。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載足以明確指定該第二微電子封裝之記憶體儲存陣列裡面的一位置的位址資訊。
於一特殊的實施例中，該等第一微電子封裝與第二微電子封裝可以每一者皆為第一類型微電子封裝。第一微電子封裝的終端可以包含：第一終端，被配置成用以耦合至第一組第一接點和第四組第一接點；以及無連接終端，被配置成用以耦合至第二組第一接點和第三組第一接點。第二微電子封裝的終端可以包含：第一終端，被配置成用以耦合至第六組第一接點和第七組第一接點；以及無連接終端，被配置成用以耦合至第五組第一接點和第八組第一接點。該理論平面之第一側中每一個第一終端的位置會以該理論平面為基準對稱於該理論平面之和該第一側反向的第二側中的一無連接終端的位置。第二側中每一個第一終端的位置會以該理論平面為基準對稱於該第一側中的一無連接終端的位置。
該等第一組接點、第二組接點、第三組接點、以及第四組接點會在平行於該電路板之主要表面的x與y正交方向中對齊該等個別的第 五組接點、第六組接點、第七組接點、以及第八組接點。該等對齊排列可以係在等於該等接點之相鄰接點之間的最小間距的距離內。於一示範性實施例中，該理論平面可以同樣包含具有複數條訊號線的至少一匯流排，該等訊號線被配置成用以攜載傳輸至該等第一部位與第二部位之接點的所有位址資訊。該等第一部位與第二部位的接點會電性連接該至少一匯流排。
於一特殊的範例中，該連接部位可以係一第一連接部位，該微電子封裝可以係一第一微電子封裝，而該理論平面可以係一第一理論平面。該電路板可以還包含曝露在該主要表面的第二連接部位處的多個接點，而且該等接點被配置成用以耦合至曝露在一具有記憶體儲存陣列的第二微電子封裝之正表面處的終端。該第二連接部位的該等接點可以包含第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點。第五組第一接點的訊號指派會以該第二理論平面為基準對稱於第六組第一接點的訊號指派。第七組第一接點的訊號指派會以該第二理論平面為基準對稱於第八組第一接點的訊號指派。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載相同的訊號。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載足以明確指定該第二微電子封裝之記憶體儲存陣列裡面的一位置的位址資訊。
於其中一實施例中，該電路板可以還包含一被電性耦合至該等第一接點的裝置，該裝置可操作用以驅動該位置資訊至該等第一接點。於其中一範例中，該裝置可能會被配置成用以操作在第一模式與第二模式的每一者之中，用以將該電路板分別連接至第一類型微電子封裝與第二類 型微電子封裝。於一特殊的實施例中，該電路板可以係一模組卡，其具有和該主要表面反向的第二表面。該電路板可以還包含複數個模組接點，它們被耦合至該群接點。該等模組接點會被配置成用以攜載要傳輸至該群接點及從該群接點處傳輸出來的資訊。該等模組接點會被配置成用以連接一位於該模組外部的器件。
根據本發明的另一項觀點，一種電路板可以包含多個接點，它們曝露在該電路板的主要表面的連接部位處並且被配置成用以耦合至曝露在一具有記憶體儲存陣列的微電子封裝之正表面處的終端。該連接部位會在該主要表面上定義一周圍邊界，包圍被配置成用以耦合至單一微電子封裝的一群接點。該群接點可以包含第一組與第二組第一接點。該等第一組與第二組第一接點中的每一者皆會被配置成用以攜載相同的訊號。該等第一組與第二組第一接點中的每一者皆會被配置成用以攜載足以明確指定該記憶體儲存陣列裡面的一位置的位址資訊。第一組第一接點的訊號指派會以一垂直於該主要表面的理論平面為基準對稱於第二組第一接點的訊號指派。
該群接點可以還包含被設置在該理論平面之個別第一側與第二側中的第一組第二接點與第二組第二接點。第一組第二接點可以會被設置在該第一組第一接點和該周圍邊界的第一邊緣之間。第二組第二接點可能會被設置在該第二組第一接點和該周圍邊界之和該第一邊緣反向的第二邊緣之間。該等第一組第二接點和第二組第二接點會一起被配置成用以攜載資料匯流排訊號和資料選通訊號。
於其中一範例中，該微電子封裝可以係第一類型微電子封裝 或第二類型微電子封裝中其中一者。第一類型微電子封裝的終端可以包含：第一終端；以及無連接終端，被配置成用以耦合至該等第一接點。第一類型微電子封裝的終端可以還包含第二終端，被配置成用以耦合至該等第二接點。該理論平面之第一側中每一個第一終端的位置會以該理論平面為基準對稱於第二側中的一無連接終端的位置。第二側中每一個第一終端的位置會以該理論平面為基準對稱於該第一側中的一無連接終端的位置。第二類型微電子封裝的終端可以包含：第一終端，被配置成用以耦合至該等第一接點；以及第二終端，被配置成用以耦合至該等第二接點。該理論平面之第一側中的第一終端的訊號指派可以為第二側中的第一終端的訊號指派的鏡射影像。
於一特殊的實施例中，一種系統可以包含：一如上所述的電路板；以及一或更多個其它電子器件，被電性連接至該電路板。於一示範性實施例中，該系統可以還包含一外殼，該電路板及該等一或更多個其它電子器件會與該外殼組裝在一起。
根據本發明的又一項觀點，一種微電子組件可以包含一具有多個接點的電路板，該等接點曝露在該電路板的主要表面的連接部位處。該等接點可以包含第一組第一接點、第二組第一接點、第三組第一接點、以及第四組第一接點。第一組第一接點的訊號指派會以一垂直於該主要表面的理論平面為基準對稱於第二組第一接點的訊號指派。第三組第一接點的訊號指派會以該理論平面為基準對稱於第四組第一接點的訊號指派。每一組第一接點皆會被配置成用以攜載相同的訊號。
該微電子組件可以還包含一微電子封裝，其具有一記憶體儲 存陣列以及曝露在該微電子封裝的一正表面處的多個終端。該等終端會面向並且會被耦合至該電路板的該等接點，俾使得該微電子封裝的該正表面會垂直於該理論平面。該等終端可以包含：第一終端，被耦合至該等第一組第一接點和第四組第一接點；以及無連接終端，被耦合至該等第二組第一接點和第三組第一接點。該理論平面之第一側中每一個第一終端的位置會以該理論平面為基準對稱於該理論平面之和該第一側反向的第二側中的一無連接終端的位置。該第二側中每一個第一終端的位置會以該理論平面為基準對稱於該第一側中的一無連接終端的位置。每一組第一接點皆會被配置成用以攜載足以明確指定該記憶體儲存陣列裡面的一位置的位址資訊。
於其中一範例中，曝露在該連接部位處的接點可以還包含被設置在該理論平面之個別第一側與第二側中的第一組第二接點與第二組第二接點。該等終端可以還包含多個第二終端，它們被耦合至該等第二接點並且被配置成用以攜載至少資料訊號和資料選通訊號。該等第二終端的一第一部分可能會被設置在該等第一終端以及該微電子封裝的正表面的第一邊緣之間。該等第二終端的一第二部分可能會被設置在該等第一終端以及該微電子封裝之和該第一邊緣反向的第二邊緣之間。該等第一部分和第二部分可以一起構成該微電子封裝的資料匯流排和資料選通。
於一特殊的實施例中，該微電子封裝可以包含一被施行為LPDDR3配置的記憶體儲存陣列。於一示範性實施例中，該電路板的該等接點會被配置成用以接收用於獨特地明確指定該記憶體儲存陣列裡面的單一儲存位置所需要的訊號。於一特殊的範例中，該電路板的該等接點會被配 置成用以接收用於獨特地明確指定該記憶體儲存陣列裡面的單一儲存位置所需要的大多數訊號。於其中一實施例中，該微電子封裝可以包含：一或更多個半導體晶片，它們具有曝露在該至少一半導體晶片的一表面處的位址輸入；以及導體結構，其會被配置成用以將於該等終端處收到的位址資訊耦合至該等位址輸入。
於其中一範例中，該連接部位可以係一第一連接部位，而該微電子封裝可以係一第一微電子封裝。該電路板可以還包含曝露在該電路板之和該主要表面反向的第二表面的第二連接部位處的多個接點，而且該等接點被耦合至曝露在一具有記憶體儲存陣列的第二微電子封裝之正表面處的終端。該第二連接部位的該等接點可以包含第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點。第五組第一接點的訊號指派會以該理論平面為基準對稱於第六組第一接點的訊號指派。第七組第一接點的訊號指派會以該理論平面為基準對稱於第八組第一接點的訊號指派。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載相同的訊號。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載足以明確指定該第二微電子封裝之記憶體儲存陣列裡面的一位置的位址資訊。
於一特殊的實施例中，該等第一微電子封裝與第二微電子封裝可以每一者皆為第一類型微電子封裝。第二微電子封裝的終端可以包含：第一終端，被耦合至第六組第一接點和第七組第一接點；以及無連接終端，被耦合至第五組第一接點和第八組第一接點。該理論平面之第一側 中每一個第一終端的位置會以該理論平面為基準對稱於第二側中的一無連接終端的位置。第二側中每一個第一終端的位置會以該理論平面為基準對稱於該第一側中的一無連接終端的位置。該等第一組接點、第二組接點、第三組接點、以及第四組接點會在平行於該電路板之主要表面的x與y正交方向中對齊該等個別的第五組接點、第六組接點、第七組接點、以及第八組接點。該等對齊排列可以係在等於該等接點之相鄰接點之間的最小間距的距離內。
於一示範性實施例中，該連接部位可以係一第一連接部位，該微電子封裝可以係一第一微電子封裝，而該理論平面可以係一第一理論平面。該電路板可以還包含曝露在該主要表面的第二連接部位處的多個接點，而且該等接點被耦合至曝露在一具有記憶體儲存陣列的第二微電子封裝之正表面處的終端。該第二連接部位的該等接點可以包含第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點。第五組第一接點的訊號指派會以垂直於該主要表面的第二理論平面為基準對稱於第六組第一接點的訊號指派。第七組第一接點的訊號指派會以該第二理論平面為基準對稱於第八組第一接點的訊號指派。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載相同的訊號。該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載足以明確指定該第二微電子封裝之記憶體儲存陣列裡面的一位置的位址資訊。
於一特殊的範例中，該微電子組件可以還包含具有複數條訊號線的至少一匯流排，該等訊號線被配置成用以攜載傳輸至該微電子封裝 的所有位址資訊。該等第一接點會電性連接該至少一匯流排。於一實施例中，該微電子組件可以還包含一驅動元件，其會電性連接該至少一匯流排。於其中一範例中，一種模組可以包含如上面所述的複數個微電子組件。每一個微電子組件會被鑲嵌至並且電性連接一第二電路板，以便傳輸訊號給每一個微電子組件以及從每一個微電子組件處傳輸訊號。
5‧‧‧器件
10‧‧‧微電子組件
25a‧‧‧終端
25b‧‧‧終端
30‧‧‧微電子元件
35a‧‧‧元件接點
35b‧‧‧元件接點
36‧‧‧匯流排
60‧‧‧支撐結構
65‧‧‧第一接點
67‧‧‧第二接點
70‧‧‧第一導體組
71‧‧‧第二導體組
80‧‧‧裝置
105‧‧‧器件
105b‧‧‧器件
105c‧‧‧器件
110‧‧‧微電子封裝
110c‧‧‧微電子封裝
110d‧‧‧微電子封裝
111‧‧‧導電接合單元
112‧‧‧微電子封裝的第一表面
120‧‧‧封裝基板
121‧‧‧封裝基板的第一表面
122‧‧‧封裝基板的第二表面
124‧‧‧基板接點
125‧‧‧終端
125a‧‧‧表面鑲嵌終端
125b‧‧‧表面鑲嵌終端
127a‧‧‧表面鑲嵌終端
127b‧‧‧表面鑲嵌終端
130‧‧‧微電子元件
131a‧‧‧微電子元件
131b‧‧‧微電子元件
131c‧‧‧微電子元件
131d‧‧‧微電子元件
132a‧‧‧微電子元件
132b‧‧‧微電子元件
132c‧‧‧微電子元件
132d‧‧‧微電子元件
135‧‧‧位址輸入
160‧‧‧電路板
160b‧‧‧電路板
160c‧‧‧電路板
161‧‧‧電路板的第一表面
162‧‧‧電路板的第二表面
163‧‧‧電路板邊緣
164‧‧‧接點
165‧‧‧接點
165a‧‧‧接點
165b‧‧‧接點
167a‧‧‧接點
167b‧‧‧接點
168‧‧‧接點組
168a‧‧‧邊緣
168b‧‧‧邊緣
170‧‧‧導體組
171‧‧‧導體組
180‧‧‧裝置
180a‧‧‧裝置
180b‧‧‧裝置
190‧‧‧第二電路板
193‧‧‧插槽
195‧‧‧導體組
205a‧‧‧器件
205b‧‧‧器件
210a‧‧‧模組
210b‧‧‧模組
220a‧‧‧模組卡
220b‧‧‧模組卡
221‧‧‧模組卡的第一表面
222‧‧‧模組卡的第二表面
223‧‧‧邊緣
225a‧‧‧終端
225b‧‧‧終端
226a‧‧‧終端
226b‧‧‧終端
227a‧‧‧終端
227b‧‧‧終端
227c‧‧‧終端
228‧‧‧槽口
230‧‧‧微電子元件
235‧‧‧位址輸入
260a‧‧‧電路板
260b‧‧‧電路板
261‧‧‧電路板的第一表面
262‧‧‧電路板的第二表面
265a‧‧‧接點
265b‧‧‧接點
266a‧‧‧插槽
266b‧‧‧連接器
270‧‧‧導體組
305‧‧‧器件
305b‧‧‧器件
305c‧‧‧器件
310‧‧‧第一微電子組件
320‧‧‧封裝基板
321‧‧‧封裝基板的第一表面
322‧‧‧封裝基板的第二表面
325‧‧‧終端
330‧‧‧微電子元件
335‧‧‧位址輸入
340‧‧‧第二微電子組件
340c‧‧‧第二微電子組件
341‧‧‧微電子元件
342‧‧‧互連基板
343‧‧‧基板的表面
344‧‧‧第二微電子組件的下表面
345‧‧‧下終端
347‧‧‧第二微電子組件的第一表面
348‧‧‧模造區
349‧‧‧元件接點
360‧‧‧電路板
361‧‧‧電路板的第一表面
365‧‧‧上終端
370‧‧‧導體組
370b‧‧‧導體組
370c‧‧‧導體組
375‧‧‧接點
405‧‧‧器件
405b‧‧‧器件
410‧‧‧第一微電子組件
420‧‧‧封裝基板
421‧‧‧封裝基板的第一表面
422‧‧‧封裝基板的第二表面
425‧‧‧終端
430‧‧‧微電子元件
435‧‧‧位址輸入
440‧‧‧第二微電子組件
444‧‧‧第二微電子組件的第二表面
445‧‧‧下終端
446‧‧‧直通矽穿孔
447‧‧‧第二微電子組件的第一表面
460‧‧‧電路板
461‧‧‧電路板的第一表面
465‧‧‧上終端
470‧‧‧導體組
470b‧‧‧導體組
475‧‧‧接點
500‧‧‧微電子結構
500A‧‧‧微電子封裝
500B‧‧‧微電子封裝
501‧‧‧微電子元件
502‧‧‧基板
504‧‧‧第一終端
504’‧‧‧終端
504a‧‧‧終端
504b‧‧‧終端
504c‧‧‧終端
504d‧‧‧終端
505‧‧‧微電子元件的正面
506‧‧‧第二終端
507‧‧‧微電子元件的背面
508‧‧‧基板的第二表面
510‧‧‧基板的第一表面
511‧‧‧元件接點
512‧‧‧焊線
513‧‧‧元件接點
514‧‧‧第一格柵
514-1‧‧‧終端
514-2‧‧‧終端
514A‧‧‧第一格柵
514B‧‧‧第一格柵
516‧‧‧第三格柵
516A‧‧‧第三格柵
516B‧‧‧第三格柵
519‧‧‧行軸線
521‧‧‧基板接點
523‧‧‧基板接點
524‧‧‧第二格柵
524-1‧‧‧終端
524-2‧‧‧終端
524A‧‧‧第二格柵
524B‧‧‧第二格柵
526‧‧‧第四格柵
526A‧‧‧第四格柵
526B‧‧‧第四格柵
527‧‧‧格柵
530‧‧‧接合元件
532‧‧‧理論平面
535‧‧‧水平方向
536‧‧‧終端行
537‧‧‧格柵
540‧‧‧邊緣
541‧‧‧邊緣
542‧‧‧方向
543‧‧‧方向
546‧‧‧囊封劑
550‧‧‧電路板的第一表面
552‧‧‧電路板的第二表面
554‧‧‧電路板
560‧‧‧接點
562‧‧‧接點
600‧‧‧組件
601‧‧‧結構的第一表面
602‧‧‧主動式元件
604‧‧‧記憶體儲存陣列
606‧‧‧位址輸入
607‧‧‧面
609‧‧‧面
614‧‧‧第一方向
616‧‧‧第二方向
640‧‧‧微電子結構
641‧‧‧第一側
642‧‧‧第一組第一終端
643‧‧‧第二側
644‧‧‧第二組第一終端
646‧‧‧終端
648‧‧‧第三格柵
650‧‧‧終端
652‧‧‧第四格柵
700‧‧‧微電子組件
700d‧‧‧微電子組件
700e‧‧‧微電子組件
700f‧‧‧微電子組件
700g‧‧‧微電子組件
700h‧‧‧微電子組件
701‧‧‧驅動元件
702‧‧‧終端電阻器
704‧‧‧第一接點
706‧‧‧第二接點
707‧‧‧連接位置
708‧‧‧訊號線
709‧‧‧末端
711‧‧‧導電接合單元
720‧‧‧電路板
720e‧‧‧電路板
720g‧‧‧電路板
721‧‧‧電路板主要表面
722‧‧‧電路板第二表面
723‧‧‧介電層
730A‧‧‧微電子封裝
730B‧‧‧微電子封裝
731‧‧‧半導體晶片
732‧‧‧面
733‧‧‧介電層
734‧‧‧介電層表面
735‧‧‧線路
736‧‧‧金屬化穿孔
737‧‧‧位址輸入
741‧‧‧第一側
743‧‧‧第二側
750‧‧‧最小間距
754‧‧‧電路板
758‧‧‧微電子元件
760‧‧‧接點
761‧‧‧第一連接部位
762‧‧‧接點
763‧‧‧第二連接部位
764‧‧‧周圍邊界
765‧‧‧周圍邊界
766‧‧‧周圍邊界的第一邊緣
767‧‧‧周圍邊界的第二邊緣
768‧‧‧第二連接部位
800‧‧‧系統
801‧‧‧殼體
802‧‧‧電路板
804‧‧‧導體
806‧‧‧模組或器件
808‧‧‧電子器件
810‧‧‧電子器件
811‧‧‧電子器件
900‧‧‧系統
902‧‧‧第二電路板
904‧‧‧導體
905‧‧‧插槽
906‧‧‧器件
907‧‧‧接點
圖1所示的係根據本發明一實施例的器件的略圖。
圖2A所示的係根據本發明一實施例的器件的側視圖，其具有一微電子封裝以及一電路板。
圖2B所示的係根據本發明一實施例的器件的側視圖，其具有一微電子封裝以及一模組卡。
圖2C所示的係根據本發明一實施例的器件的側視圖，其具有一第一類型微電子封裝以及一電路板。
圖2D所示的係根據本發明一實施例的器件的側視圖，其具有一第二類型微電子封裝以及一電路板。
圖3A所示的係根據本發明一實施例的器件的側視圖，其具有一模組以及一電路板。
圖3B所示的係根據在圖3A中看見之本發明實施例的變化例的器件的側視圖，其具有一模組以及一電路板。
圖3C所示的係圖3A的模組卡的透視圖，其具有各種可能的終端配置。
圖4A所示的係根據本發明一實施例的器件的側視圖，其具有一封裝上 封裝結構以及一電路板。
圖4B所示的係根據本發明一實施例的器件的側視圖，其具有一封裝上封裝結構。
圖4C所示的係根據本發明一實施例的器件的側視圖，其具有一封裝上封裝結構。
圖5A所示的係根據本發明一實施例的器件的側視圖，其具有一微電子封裝、一TSV堆疊、以及一電路板。
圖5B所示的係根據本發明一實施例的器件的側視圖，其具有一微電子封裝以及一TSV堆疊。
圖6A所示的係根據本發明一實施例的微電子結構的側視圖。
圖6B所示的係圖6A之微電子結構的終端的可能排列的仰視平面圖。
圖6C所示的係根據本發明另一實施例在一微電子結構上的終端的排列的仰視平面圖。
圖6D所示的係諸如在圖6B或圖6C中看見的微電子結構上的終端的可能排列的進一步平面圖。
圖6E所示的係圖6A之微電子結構的終端的可能排列的仰視平面圖。
圖6F所示的係根據本發明一實施例的微電子封裝的剖視圖。
圖6G所示的係根據本發明一實施例在一微電子結構上的終端的排列的平面圖。
圖7A所示的係根據本發明一實施例的微電子組件的剖視圖。
圖7B所示的係根據本發明一實施例的微電子組件的概略透視圖。
圖7C與7D所示的係在圖7B中看見之本發明實施例的變化例的微電子 組件的剖視圖。
圖7E至7H所示的係在圖7C與7D中看見之本發明實施例的變化例的微電子組件的剖視圖。
圖7I所示的係根據本發明一實施例的微電子組件的概略透視圖。
圖8所示的係根據本發明一實施例的系統的概略剖視圖。
圖9所示的係根據本發明一實施例的系統的概略剖視圖。
圖1中圖解的係根據本發明一實施例的器件5。如圖1中所見，器件5被配置成用以連接一微電子組件10。
微電子組件10包含一組終端25以及一微電子元件30，該微電子元件30具有一具有給定數量儲存位置的記憶體儲存陣列。該微電子元件30有多個元件接點35，其包含：輸入35a，用以連接該等終端25，以便接收命令以及明確指定該等儲存位置中其中一者的位址資訊；以及其它元件接點35b，用以發送與接收命令和位址資訊以外的資訊(舉例來說，資料資訊)。微電子組件10可能具有各種外形，舉例來說，如下面參考圖2至5所述。
微電子組件10可能包含多個主動式元件(舉例來說，主動式裝置，例如，電晶體)或是其上的其它主動式元件，它們會配合或不配合額外的元件來定義一記憶體儲存陣列。於其中一範例中，該等主動式元件以及由該等主動式元件定義的記憶體儲存陣列會被併入一微電子元件30的一部分之中，或是被併入微電子組件10的一或更多個微電子元件(舉例來說，一或更多個半導體晶片)之中，或者，可被併入該微電子組件的一或更多個 微電子封裝之中。
沒有任何限制，於其中一範例中，舉例來說，微電子組件10可能係一微電子封裝或是其一部分，其中，該等終端25曝露在該微電子封裝的一表面處。於另一範例中，該微電子組件可能包含複數個電性連接的微電子封裝；或者，可能包含一結構，其包含電性連接的微電子元件、半導體晶片、或是微電子元件或半導體晶片的一部分、或是微電子封裝的一部分。
如本文中的用法，「曝露在」一結構的一表面處所指的係該導電元件可用於接觸一在垂直於該表面的方向中從該結構外面朝該表面移動的理論點。因此，曝露在一結構的一表面處的終端或其它導體元件可能會從此表面處突出；可能會齊平於此表面；或者，相對於此表面可能為凹陷並且經由該結構中的孔洞或凹部露出。
於其中一範例中，該等一或更多個微電子元件30的記憶體儲存陣列包括該微電子組件10的一功能部，其角色可充當該微電子組件10的另一功能部。舉例來說，微電子組件10可能包含一邏輯功能部(舉例來說，處理器)以及一記憶體功能部，而且該記憶體功能部可協助或幫助充當該邏輯功能部的一功能。然而，於一特殊的範例中，該微電子組件10可能會被配置成以提供記憶體儲存陣列功能為主。於後面的情況中，該微電子組件10中被配置成用以提供記憶體儲存陣列功能的主動式元件(舉例來說，主動式裝置，例如，電晶體)的數量可能大於該微電子組件中被配置成用以提供記憶體儲存陣列功能以外之功能的其它器件中的主動式元件的數量。
於其中一範例中，微電子組件10可能於其中含有繞線，其會利用微電子元件30的對應位址輸入35a直接電性耦合一組終端25，舉例來說，「第一終端」25a。如本文中的用法，每一個「第一終端」25a在該微電子組件10上皆有一訊號指派，包含該等位址輸入35a中的一或更多者。於另一範例中，如下面的進一步說明，微電子組件10可能包含一緩衝元件，例如，其上具有複數個主動式元件的半導體晶片，此半導體晶片會被配置成用以進行下面至少其中一者：再生或者部分或完整解碼在該等終端25處收到的位址或命令資訊中至少其中一者，以便讓該微電子結構傳輸至該等位址輸入。命令資訊可能係控制該微電子組件10裡面的一記憶體儲存陣列或其一部分之操作模式的資訊。
微電子組件10會被配置成用以提供在該等第一終端25a處收到的位址資訊給該等一或更多個微電子元件30的位址輸入35a。如本文中的用法，在位址資訊或是命令位址匯流排資訊或訊號以及一微電子元件或其一部分的位址輸入的背景中，終端上的位址資訊「被提供至位址輸入」的意義為該等終端上的位址資訊會透過與其相連的電性連接線或是經由一緩衝元件被傳輸至該等位址輸入，該緩衝元件可實施下面至少其中一者：再生、部分解碼或解碼在該等終端處收到的位址資訊。
於此微電子元件30的其中一種類型中，該等位址輸入35a中的某些接點中的每一個接點可能會被配置成用以接收被供應至該微電子元件的位址資訊中的特殊位址資訊。於一特殊的實施例中，此等接點中的每一者可能係一被配置成用以接收從微電子元件30外面被供應至該微電子元件的位址資訊的位址輸入35a，也就是，經由微電子封裝10的繞線(例如， 焊線)以及經由該等第一終端25a。該等微電子元件30的接點可能還會被配置成用以接收來自該微電子元件外面的其它資訊或訊號。
舉例來說，當微電子元件30包含或者係一DRAM半導體晶片時，該等第一終端25a會被配置成用以攜載傳輸至該微電子組件10的位址資訊，其可讓該微電子組件裡面的電路系統使用，舉例來說，列位址解碼器和行位址解碼器以及組選擇電路系統(若存在的話)，用以從該微電子組件中的一微電子元件裡面的一記憶體儲存陣列的所有可用之可定址的記憶體位置中決定一可定址的記憶體位置。於一特殊的實施例中，該等第一終端25a會被配置成用以攜載讓該微電子組件10裡面的此電路系統用來決定此記憶體儲存陣列裡面的一可定址的記憶體位置的所有位址資訊。該等第一終端25a中的每一者會被配置成用以攜載足以明確指定該微電子組件10之記憶體儲存陣列裡面的一位置的位址資訊。
一般來說，當該微電子組件10中的微電子元件30係或者包含一DRAM晶片時，於其中一實施例中，該位址資訊可能包含從該微電子結構外部的一器件(舉例來說，器件5)處傳輸至該微電子組件的所有位址資訊，其被用於決定該微電子組件裡面的一隨機存取可定址的記憶體位置，以便對其進行讀取存取或者對其進行讀取或寫入存取。
於一特殊的實施例中，該等第一終端25a會被配置成用以攜載控制該等微電子元件30中一或更多者之操作模式的資訊。更明確地說，該等第一終端25a會被配置成用以攜載傳輸至該微電子組件10的一特殊命令訊號組及/或時脈訊號組之全部。於其中一實施例中，該等第一終端25a會被配置成用以攜載從一外部器件(舉例來說，器件5)處傳輸至該組件10 的命令訊號、位址訊號、組位址訊號、以及時脈訊號之全部，其中，該等命令訊號包含列位址選通、行位址選通、以及寫入致能。
於該等微電子元件30中的一或更多者被配置成用以提供動態記憶體儲存陣列功能的實施例中，例如，由動態隨機存取記憶體(DRAM)半導體晶片或是多個DRAM晶片組成的組件所提供，該等命令訊號可能係寫入致能訊號、列位址選通訊號、以及行位址選通訊號。該等第一終端25a可能攜載或不攜載其它訊號，例如，ODT(晶粒上終止，On Die Termination)、晶片選擇、時脈致能。該等時脈訊號可能係被該等微電子元件中一或更多者用來取樣該等位址訊號的時脈。
除了該等第一終端25a之外，終端25(或者本文中所述之任何其它實施例中的終端)可能還包含第二終端25b，它們被配置成用以攜載(發送及/或接收)命令和位址資訊以外的資訊，例如，資料訊號。該等第二終端25b中的至少一部分會被配置成用以攜載該等第一終端25a所攜載之位址訊號以外的訊號。於特殊的範例中，該等第二終端25b可能攜載下面之中的一或更多者：資料、資料選通訊號、或者其它訊號或參考電位(例如，晶片選擇、重置、電源供應器電壓(舉例來說，Vdd、Vddq、或接地(舉例來說，Vss與Vssq)))。該等第二終端25b可以電性連接其它元件接點35b，用以發送與接收命令和位址資訊以外的資訊。
於其中一範例中，該等第二終端25b可能包含用於攜載下面訊號的終端：送往及/或來自該等微電子元件30的單向或雙向資料訊號、資料選通訊號、資料遮罩訊號、以及用於啟動或關閉終端電阻器之平行終止的ODT或「晶粒上終止」訊號。於特殊的範例中，該等第二終端25b可能 攜載諸如下面的訊號：重置；以及參考電位，例如，電源供應器電壓(舉例來說，Vdd、Vddq、或是接地(舉例來說，Vss與Vssq))。
於此微電子元件30的其中一特殊範例中，出現在該等元件接點35a處的命令和位址資訊會以個別微電子元件所使用之時脈的訊號緣為基準(也就是，該時脈在第一與第二不同的電壓狀態之間進行轉變時)被取樣。也就是，每一個命令和位址訊號會在該時脈的一較低電壓狀態和一較高電壓狀態之間的上升轉變時被取樣，或者，在該時脈的一較高電壓狀態和一較低電壓狀態之間的下降轉變時被取樣。因此，該等複數個命令和位址訊號可能全部會在該時脈的上升轉變時被取樣；或者，此等命令和位址訊號可能全部會在該時脈的下降轉變時被取樣；或者，於另一範例中，該等元件接點35a中其中一者處的命令或位址訊號會在該時脈的上升轉變時被取樣，而另一個外部接點處的命令或位址訊號會在該時脈的下降轉變時被取樣。
於另一種類型的微電子元件30中，其可能會被配置成以提供記憶體儲存陣列功能為主，其上的該等命令或位址位址接點35a中的一或更多者會以多工的方式被使用。於此範例中，個別微電子元件30的一特殊元件接點35a可能會接收從外面被供應至該微電子元件的二或更多個不同訊號。因此，一第一命令或位址位址訊號會在該時脈於該等第一與第二不同的電壓狀態之間進行第一轉變時(舉例來說，上升轉變)在該特殊接點35a處被取樣，而一該第一命令或位址位址訊號以外的訊號則會在該時脈於該等第一與第二不同的電壓狀態之間進行和該第一轉變反向的第二轉變時(舉例來說，下降轉變)在該特殊接點處被取樣。
依照此種多工方式，兩個不同的訊號會在個別微電子元件30的相同元件接點35a上於該時脈的相同週期裡面被接收。於一特殊的情況中，依此方式進行多工能夠讓一第一位址命令或位址訊號以及一不同的訊號在個別微電子元件30的相同元件接點35a上於相同時脈週期中被接收。於又一範例中，依此方式進行多工能夠讓一第一命令或位址訊號以及一第二不同的命令或位址訊號在個別微電子元件30的相同元件接點35a上於相同時脈週期中被接收。
於其中一範例中，操作參數可能和時序有關，例如，列位址選通訊號在已致能狀態中被微電子組件10的電路系統偵測到之後的等待時間(latency)(下文中稱為「RAS等待時間」)的時脈週期的數量；或者，可能和行位址選通訊號在已致能狀態中被微電子組件的電路系統偵測到之後的等待時間的時脈週期的數量有關；或者，可能和微電子組件的容量有關，舉例來說，十億位元(1Gb)、二十億位元(2Gb)、…等；或者，可能和微電子組件的組織有關，例如，「單面(single-rank)」、「2面(2-rank)」、「4面(4-rank)」、或是其它結構、…等；或者，其它操作參數；或者，前面操作參數或其它操作參數之組合。於其中一範例中，非揮發性記憶體可能儲存前述參數中單一參數的資訊，或者，可能儲存該等操作參數之任何組合的資訊，沒有任何限制。於一特殊的範例中，非揮發性記憶體可能含有一由微電子組件10之記憶體儲存陣列裡面的已知不良記憶體位置組成的表格，該等位置應該在讀取存取或寫入存取該記憶體儲存陣列期間被避開。
器件5包含一支撐結構60(舉例來說，一電路板)，其承載一第一導體組70，該等導體70被配置成用以攜載命令與位址資訊。支撐結構 60可能有許多不同的形式，就此而言，例如，電路板160(圖2A)、模組卡160b(圖2B)、互連基板342(圖4B)、模造區348(圖4C)、微電子元件440(圖5B)、或是疊置在一微電子元件上面的介電層(圖中並未顯示)。
器件5還包含複數個第一接點65，它們被耦合至導體組70並且被配置成用於連接微電子組件10之該等終端25中的對應終端。該第一導體組70可能包含具有複數條訊號線的至少一匯流排，該等訊號線被配置成用以攜載傳輸至該等第一接點65的所有位址資訊。該等第一接點65會電性連接該第一導體組70的該至少一匯流排。
器件5的該等接點65和微電子組件10的該等終端25之間的連接會採取各種形式，舉例來說，如下面參考圖2至5所述。該等接點65具有由位址和命令資訊指派所組成的複數個預設排列方式，俾使得該等接點會連接一具有複數種類型(舉例來說，DDRx、GDDRx、LPDDRx、…等)之一或更多個微電子元件30的微電子組件10的終端25。
該等接點65會根據用於連接第一類型微電子組件10的第一預設排列方式被排列，其中，該等一或更多個微電子元件30會被配置成以第一取樣率(舉例來說，DDR3或DDR4)來取樣經由該等接點中的第一子集(其包含第一數量的接點，其可能為該等接點中的一部分或全部)與其耦合的命令與位址資訊。相同的接點65會根據用於連接第二類型微電子組件10的第二預設排列方式被排列，其中，該等一或更多個微電子元件30會被配置成以大於該第一取樣率的第二取樣率(舉例來說，LPDDR3)來取樣經由該等接點中的第二子集(其包含少於第一數量的第二數量接點)與其耦合的命令與位址資訊。該等接點65中的第一子集和第二子集包含佔據相同的位置 的某些接點。根據用於連接兩種不同類型微電子組件10的兩種不同預設排列方式被排列的該等接點65在本文中亦稱為「共支撐接點」。
於一特殊的實施例中，該第二取樣率可能係第一取樣率的整數倍數。舉例來說，器件5可能會被配置成使得當其中具有DDR3或DDR4記憶體的第一類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以第一取樣率(例如，每個時脈週期一次，舉例來說，在該時脈週期的上升訊號緣)來取樣經由第一數量的接點65與其耦合的命令與位址資訊。於此相同的範例中，器件5可能會被配置成使得當其中具有LPDDR3記憶體的第二類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以第二取樣率(例如，每個時脈週期兩次，舉例來說，在該時脈週期的上升訊號緣和下降訊號緣各一次)來取樣經由第二數量的接點65與其耦合的命令與位址資訊。所以，於此範例中，第二取樣率係第一取樣率的整數倍數(2倍)。
於第二取樣率係第一取樣率之整數倍數的另一實施例中，器件5可能會被配置成使得當其中具有DDR3或DDR4記憶體的第一類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以每個時脈週期一次的第一取樣率來取樣經由第一數量的接點65與其耦合的命令與位址資訊。於此相同的範例中，器件5可能會被配置成使得當其中具有不同類型記憶體的第二類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以每個時脈週期四次(舉例來說，在該時脈週期的每隔四分之一週期處各一次)的第二取樣率來取樣經由第二數量的接點65與其耦合的命令與位址資訊。所以，於此範例中，第二取樣率 同樣係第一取樣率的整數倍數(4倍)。
於又一實施例中，第二取樣率可能係第一取樣率的非整數倍數。舉例來說，器件5可能會被配置成使得當其中具有記憶體的第一類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以每個時脈週期四次(舉例來說，在該時脈週期的每隔四分之一週期處各一次)的第一取樣率來取樣經由第一數量的接點65與其耦合的命令與位址資訊。於此相同的範例中，器件5可能會被配置成使得當其中具有記憶體的第二類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以每個時脈週期六次(舉例來說，在該時脈週期的每隔六分之一週期處各一次)的第二取樣率來取樣經由第二數量的接點65與其耦合的命令與位址資訊。所以，於此範例中，第二取樣率係第一取樣率的非整數倍數(1.5倍)。
於第二取樣率係第一取樣率之非整數倍數的另一實施例中，當該等微電子元件30所進行之命令與位址資訊的取樣僅在某些時脈週期期間實施但卻不在其它時脈週期期間實施時，該等第一取樣率和第二取樣率之間的非整數關係便會出現。舉例來說，器件5可能會被配置成使得當其中具有DDR3或DDR4記憶體的第一類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以每隔一個時脈週期一次的第一取樣率來取樣經由第一數量的接點65與其耦合的命令與位址資訊。於此相同的範例中，器件5可能會被配置成使得當其中具有另一類型記憶體的第二類型微電子組件10被附接至該器件時，該微電子組件中的微電子元件30會被配置成以每隔兩個時脈週期兩次(舉例來說，每隔兩個時脈 週期的上升訊號緣和下降訊號緣各一次)的第二取樣率來取樣經由第二數量的接點65與其耦合的命令與位址資訊。所以，於此範例中，第二取樣率係第一取樣率的非整數倍數(1.5倍)。
除了上面所述的特定範例之外，於該等微電子元件30所進行之命令與位址資訊的取樣在每一個時脈週期期間被實施的範例中，以及於該等微電子元件所進行之命令與位址資訊的取樣僅在某些時脈週期期間實施但卻不在其它時脈週期期間實施的範例中，本發明還涵蓋該第二取樣率和該第一取樣率之間的許多其它整數倍數及非整數倍數關係。
於其中一範例中，器件5之接點65的相同預設排列會被用來連接包含根據工業標準DDR3或DDR4規格來操作之微電子元件的第一類型微電子組件10，或是，用來連接包含相容於工業標準LPDDR3規格之微電子元件的第二類型微電子結構。
於本文中所示的範例中，在第二類型微電子組件10中(其利用少於第一類型的接點65來取樣命令與位址資訊)，某些該等終端25可能係不需要用於傳輸位址資訊給微電子組件10中一或更多個記憶體儲存陣列之位址輸入35a的無連接終端。
如本文中的用法，一微電子組件的「無連接終端」的意義為沒有在任何電性路徑(舉例來說，用於傳導資訊給微電子組件10裡面之任何微電子元件30(舉例來說，半導體晶片)的路徑)中被連接的終端，不論在此無連接終端上是否存在任何資訊。因此，即使資訊可能出現在一無連接終端上，例如，可能從被連接至該無連接終端的器件5處被耦合至此，出現在該無連接終端上的資訊仍不會在被提供至微電子組件10裡面之任何微電 子元件30的任何路徑中。
於本文中的任何實施例中，除了該等第一接點65之外，器件5可能還包含複數個第二接點67，它們被耦合至第二導體組71並且被配置成用於連接微電子組件10之該等第二終端25b中的對應終端。該等第二接點67會被配置成用於連接微電子組件10的對應第二終端25b，該等第二接點被配置成用以攜載命令與位址資訊以外的資訊，例如，資料訊號。該第二導體組71可能具有至少一第二匯流排，其會電性連接該等第二接點67中的至少某些接點。此第二匯流排可能具有複數條訊號線，它們會被配置成用以攜載位址與命令資訊以外的資訊。
器件5可能還包含一被耦合至該導體組的裝置80，該裝置可操作用以將該命令與位址資訊驅動至該等接點。於其中一範例中，該裝置80可能係一被電性連接至導體組70的驅動元件。舉例來說，裝置80可能係一微處理器或是一直接記憶體存取(DMA,Direct Memory Access)控制器。於一特殊的實施例中，裝置80可能係一緩衝元件；或是一協定轉換器，其會被配置成用以將能夠被器件5使用之具有第一協定的位址資訊轉換成能夠被微電子組件10中特殊類型微電子元件30使用的第二協定。裝置80會被配置成用以操作在第一模式與第二模式的每一者之中，以便分別透過位址和命令資訊指派所組成的第一排列方式來連接器件5和第一類型微電子組件10以及透過位址和命令資訊指派所組成的第二排列方式來連接器件5和第二類型微電子組件。
於一特殊的範例中，裝置80可能係至少一中央處理單元(Central Processing Unit，CPU)，該CPU被配置成用以控制該系統中複數個器 件的操作，其包含向微電子組件10進行的讀取操作以及寫入至該微電子組件的寫入操作。器件5可能包含一個以上的裝置80，舉例來說，其包含一直接記憶體存取控制器以及一CPU。於其中一實施例中，器件5可能進一步包含一電源供應器，其被配置成用以供應讓該器件和該微電子組件10使用的電力。
圖1中雖然僅顯示單一個微電子組件10電性連接器件5；不過，於其它實施例中，複數個微電子組件會電性連接該器件。
圖2A所示的係根據圖1中所示之本發明一特殊範例的器件105。如圖2A中所見，器件105包含一電路板160，而且接點165曝露在該電路板的第一表面161處。電路板160(以及本文中所述其它實施例中的電路板)可能為各種類型，就此而言，例如，雙排記憶體模組(Dual-Inline Memory Module，DIMM)模組中所使用的印刷電路板、要連接一系統中其它器件的電路線路板(circuit board)或板、或是主機線路板(motherboard)。
接合至電路板160的微電子組件具有微電子封裝110的形式。微電子封裝110中有一或更多個微電子元件130，它們具有一面向一封裝基板120之第一表面121的表面。微電子元件130具有多個位址輸入135，它們被電性連接至曝露在基板120中和該第一表面121反向之第二表面122處的終端125。第二表面122係微電子封裝110的一曝露表面。該等終端125可能係表面鑲嵌終端(舉例來說，BGA、LGA、PGA、…等類型)。
圖2A中雖然僅顯示單一個微電子封裝110電性連接器件105；不過，於其它實施例中，複數個微電子封裝會電性連接該器件。於此等實施例中，所有該等微電子封裝110會被附接至電路板160的第一表面 161；所有該等微電子封裝會被附接至該電路板的第二表面162；或者，一或更多個微電子封裝會被附接至該電路板的第一表面且一或更多個微電子封裝會被附接至該第二表面。
微電子封裝110可能具有複數個位址輸入135，用以接收明確指定該記憶體儲存陣列裡面之位置的位址資訊。因此，該等位址輸入135可能係曝露在的如上面所述的一微電子元件130的一表面處的接點。微電子封裝110會被配置成用以將在該微電子結構的特殊終端125處收到的位址資訊傳輸給該等位址輸入135。舉例來說，微電子封裝110可以將在該結構的特殊終端125處收到的訊號耦合至對應的特殊位址輸入135。
於一特殊的範例中，該等位址輸入135會曝露在一微電子元件130(舉例來說，一半導體晶片)的某一面處，其中，該面面向基板120的第一表面121。於另一範例中，該等位址輸入135會曝露在一微電子元件130中背向該第一表面121的另一面處。於某些情況中，當該等位址輸入135曝露在微電子元件130中背向該第一表面121的另一面處時，一晶粒附接黏著劑可能會被設置在該微電子元件的一背面和基板120的第一表面121之間，其可以機械性增強該微電子元件和該基板之間的連接。
如在圖2A中的特殊範例中進一步所見，一被併入微電子組件110之中的微電子元件130可能在其某一面處具有多個元件接點135，它們會被電性連接至基板120的第一表面121或第二表面122處的個別基板接點124。於其中一範例中，微電子元件130可能會透過延伸在該微電子元件的元件接點135和基板120的第一表面121處的對應基板接點124之間的導體接合元件被覆晶黏接至基板120。
於另一範例中，多條焊線可能會延伸穿過基板120中的開口並且可以利用該基板的第二表面122處的基板接點電性連接該等元件接點135。或者，可以使用其它類型的導體(舉例來說，導線框架的一部分、撓性帶狀焊線、…等)來電性連接該等元件接點135和該等個別的基板接點124，於某些情況中，其可能會連接該等元件接點和被設置在從正表面121處算起的高度大於微電子元件130之正面處的其它導體元件。
於某些實施例中，該等接點135可能會於某些情況中經由該半導體的後段生產線(Back End Of Line，BEOL)繞線來連接半導體晶片130的主動式裝置，該半導體可能包含穿孔或是其它導電結構並且可能於某些情況中被設置在該等接點135底下。
該等終端125(以及本文中所述的任何其它終端)可能為導電終端，舉例來說，接點、觸墊、短柱、接針、插槽、繞線、或是曝露在微電子封裝110的第一表面112處的其它導電結構，於圖2A中所示的範例中，該第一表面112係和基板120的第二表面122相同的表面。
於某些情況中，該等終端125會被配置成用以導體焊接至另一元件(例如，電路板160)的對應接點165，例如，利用導體接合元件111。導體接合元件111可能包含一由可熔導體材料製成的焊接金屬，就此而言，例如，焊劑、錫、銦、金、共熔合金材料、含有金屬的導電基質材料、以及聚合材料、或是其它導體焊接材料；而且於某些情況中可能還包含額外的結構，例如，被附接至基板120之導體結構的導體凸塊，例如，導體觸墊或短柱。於其它情況中，該等終端125會被配置成用以機械性和電性扣接電路板160的對應特徵元件，例如，藉由每一個器件的對應導體元件之 間的壓力或干涉配接，於某些情況中，器件可能會相對於它們扣接的對應導體表面滑動或塗擦。舉例來說，該等終端125可能會經由基板120上的導電結構(例如，線路和穿孔)來電性連接該等基板接點124。
如圖2A中所示，導電接合單元111(舉例來說，焊球)會延伸在該微電子組件的所有終端125以及對應的電路板接點165之間。然而，於微電子組件110的某些終端125係無連接終端的實施例中(舉例來說，當該微電子元件為第二類型時，例如，LPDDR3)，此等無連接終端可能會被連接至對應的電路板接點165而沒有於用以傳導資訊給該微電子組件裡面的一微電子元件130的任何電性路徑中被連接在該微電子組件110裡面。
於某些實施例中，圖2A中所示的基板120(或是本文中所述的任何其它封裝基板)及/或電路板160(或是本文中所述的任何其它電路板)可能包含類薄片或類板狀的介電元件，其基本上可能係由聚合材料(就此而言，舉例來說，樹脂或聚亞醯胺)所組成。或者，基板120及/或電路板160可能包含一具有複合構造的介電元件，例如，玻璃強化環氧樹脂(舉例來說，BT樹脂)或FR-4構造。於某些範例中，基板120及/或電路板160的介電元件在該介電元件的平面中(也就是，在平行於其第一表面110的方向中)可能具有高達每攝氏度數百萬分(下文中稱為ppm/℃)之30的熱膨脹係數。
於另一範例中，基板120可能包含一由熱膨脹係數(Coefficient of Thermal Expansion，CTE)小於每攝氏度數百萬分之12的材料製成的支撐元件，其上可能設置著該等終端125和其它導體結構。舉例來說，此低CTE的元件基本上可能係由下面所組成：玻璃、陶瓷、或是半導體材料或液晶聚合物材料、或是此等材料的組合。
於其中一範例中，導體組170可能包含延伸在平行於電路板160之第一表面161的第一方向X中的至少一匯流排。於一特殊的範例中，導體組170的該至少一匯流排可能會延伸在平行於電路板160之第一表面161的第二方向Y中，該第二方向橫越該第一方向。於某些實施例中，導體組170之該等匯流排的該等訊號線可能位於彼此相同的平面中，而且每一條獨特的訊號線皆可能包含延伸在複數個平面中和延伸在複數個方向中的多個導體部。
導體組170之該至少一匯流排可能有複數條訊號線，被配置成用以攜載傳輸至電路板160之該等接點165的所有位址資訊。該等接點165會電性連接導體組170的該至少一匯流排。於其中一範例中，導體組170的該至少一匯流排會被配置成用以攜載傳輸至該等接點165的所有命令訊號，該等命令訊號包含寫入致能訊號、列位址選通訊號、以及行位址選通訊號。
電路板160可能視情況包含一或更多個終端電阻器，它們會被連接至一終端電壓源。導體組170之該等匯流排中一或更多者的該等複數條訊號線中的一或更多條訊號線會視情況被電性連接至一終端電阻器。
圖2A中所示的該等接點165會根據一預設的排列方式被排列，該預設的排列方式定義電路板160之第一表面161上用於攜載位址與命令資訊及資料的接點的相對位置。
電路板160不需要在第一模式與第二模式中進行改變便能使用，當該等接點165中的一給定接點組連接一對應類型微電子封裝110的終端時便會啟動某一種模式。舉例來說，器件105可能包含一電路板160 以及一第一類型微電子封裝110，該第一類型微電子封裝110的第一終端125會被接合至該電路板的第一接點165。於另一範例中，一器件5可能包含一電路板160以及一第二類型微電子封裝110，該第二類型微電子封裝110的第一終端125會被接合至該電路板的第一接點165。
舉例來說，在第一模式中，電路板160會被耦合至一第一類型微電子封裝110，該第一類型微電子封裝110可操作用於以每個時脈週期一次的方式取樣該等第一接點165所攜載的位址與命令資訊。此等微電子封裝可能為DDR3或DDR4型，或者，可能為GDDR3、GDDR4、或GDDR5型。
和雙倍資料速率DRAM記憶體與低功率雙倍資料速率DRAM記憶體以及預期不久的未來會實現的圖形式雙倍資料速率DRAM記憶體有關的標準不斷地在發展。目前及未來的標準皆始於DDR3標準，而LPDDR3標準及GDDR3標準在本文中分別統稱為「DDRx」、「LPDDRx」、以及「GDDRx」。
於一特殊的範例中，在第二模式中，電路板160會被耦合至一第二類型微電子封裝110，該第二類型微電子封裝110可操作用於以每個時脈週期兩次的方式取樣該等第一接點165所攜載的位址與命令資訊。此等微電子封裝110可能為LPDDRX型，舉例來說，就既有和計劃的標準來說，LPDDR3或LPDDR4。
於其中一實施例中，電路板160會利用該等第一接點165中的第一子集被耦合至一第一類型微電子封裝110，而且相同的電路板會利用該等第一接點中的第二子集被耦合至一第二類型微電子封裝，該第二子集 的接點的數量少於該第一子集。於此實施例中，第一類型微電子封裝110可操作用於以和第二類型微電子封裝110可操作用以取樣該等第一接點中的第二子集所攜載的位址與命令資訊之每個時脈週期中相同次數的方式(舉例來說，每個時脈週期一次)來取樣該等第一接點中的第一子集所攜載的位址與命令資訊。
於此實施例中，第一類型微電子封裝110可能具有DDR4型的微電子元件，而第二類型微電子封裝可能具有DDR3型的微電子元件。該等第一接點165中的第一子集可能包含被配置成用以攜載沒有被該等第一接點中的第二子集攜載的命令與位址資訊(例如，舉例來說，ALERT_N(其係一I/O訊號，可能係被用來發訊通知同位元錯誤的輸出)；BG(組群訊號)；被輸入至晶片PAR的同位元位元，其會如同任何其它命令-位址訊號、ACT輸入、以及DRAM般地被取樣，其會以該晶片收到的資訊(其包含位址資訊、PAR位元、以及已收到的命令資訊(也就是，RAS、CAS、ACT(啟動主動低位準訊號)))為基礎來檢查同位元)的某些接點。再者，該等第一接點165中的第二子集的接點的數量雖然少於該第一子集；不過，該等第一接點中的第二子集可能包含三組位址資訊(用於DDR3微電子元件)，而該等第一接點中的第一子集可能包含兩組位址資訊(用於DDR4微電子元件)。
於一特殊的實施例中，第一類型微電子封裝中的該等一或更多個微電子元件130可能併入一和該第二類型微電子封裝中的該等一或更多個微電子元件不同類型的記憶體儲存陣列。於另一範例中，電路板160會被耦合至另一類型的微電子封裝110，其可操作用於以每個時脈週期四次的方式取樣該等第一接點165所攜載的位址與命令資訊。
於圖2A的實施例中，於其中一範例中，例如，當第一類型微電子封裝110包含複數個微電子元件130時，該第一類型微電子封裝中的所有微電子元件會被配置成用以連接被配置成用以攜載單一組命令-位址訊號的相同導體組170。於此實施例中，器件105可能會被配置成使得當於其中具有DDR3或DDR4記憶體的第一類型微電子封裝100被附接至該器件時，該微電子封裝中的該等微電子元件會被配置成用於以第一取樣率(例如，每個時脈週期一次，舉例來說，在該時脈週期的上升訊號緣)來取樣經由第一數量的接點165與其耦合的命令與位址資訊。
於圖2A的實施例中，於另一範例中，例如，當第二類型微電子封裝110包含複數個微電子元件130時，該等第一接點165中的第一群接點會被連接至該導體組170的一第一命令-位址訊號匯流排，其會被連接至該等微電子元件中的前半部微電子元件，而第二群接點165會被連接至該導體組的一第二命令-位址訊號匯流排，其會被連接至該等微電子元件中的後半部微電子元件。器件105可能會被配置成使得當於其中具有LPDDR3記憶體的第二類型微電子封裝100被附接至該器件時，該微電子封裝中的該等微電子元件30會被配置成用於以第二取樣率(例如，每個時脈週期兩次，舉例來說，在該時脈週期的上升訊號緣和下降訊號緣各一次)來取樣經由第二數量的接點165與其耦合的命令與位址資訊。
舉例來說，一第二類型微電子封裝110可能包含複數個微電子元件130，該等微電子元件中的前半部微電子元件會被配置成用以連接第一群第一接點中的第一接點165而不會連接第二群第一接點；而該等微電子元件中的後半部微電子元件則會被配置成用以連接第二群第一接點中的 第一接點而不會連接第一群第一接點。於此實施例中，該導體組170會被配置成用以攜載兩組相同的命令-位址訊號，俾使得該等微電子元件130中的每一個半部會被連接至該導體組的該等兩組命令-位址訊號中的其中一組。本發明的優點係，不論與其電性連接的微電子封裝110的類型為何，該等導體170的實體排列方式都不會改變。
並不需要使用全部的導體組170來攜載訊號。舉例來說，於該導體組170被配置成用以攜載兩組相同的命令-位址訊號的其中一實施例中，當該等導體被電性連接至一微電子封裝110時，並不需要所有該等導體攜載訊號給該微電子封裝。即使當該導體組170被配置成用以攜載兩組相同的命令-位址訊號，該微電子組件仍可能不使用被配置成用以攜載完全相同之命令-位址訊號的導體中的一部分或全部，以便減少該導體組170所攜載的切換訊號的數量，以便降低功率消耗。
於一特殊的範例中，一第二類型微電子封裝110可能包含單一個微電子元件，其會連接第一群第一接點中的第一接點165而不會連接第二群第一接點，俾使得該單一微電子元件會連接該導體組170的一第一命令-位址訊號匯流排，而不會連接該導體組的一第二命令-位址訊號匯流排。
器件105可能還包含一被耦合至該導體組170的裝置180，該裝置可操作用以將該命令與位址資訊驅動至該等接點165。裝置180會被配置成用以操作在第一模式與第二模式的每一者之中，以便分別透過位址和命令資訊指派所組成的第一排列方式來連接器件105和第一類型微電子組件110以及透過位址和命令資訊指派所組成的第二排列方式來連接器件 105和第二類型微電子組件，而不需要改變該等導體170的實體配置。
圖2B圖解根據圖2A中所示之本發明變化例的器件105b。如圖2B中所見，器件105b包含一電路板160b，其具有相鄰於該電路板之邊緣163的至少一列曝露接點164。舉例來說，該等曝露接點164會被配置在一或更多個平行列之中，而且該等曝露接點會依照下面參考圖3A至3C所述的任何方式被配置。器件105b會藉由將邊緣163插入在第二電路板190的對應插槽193之中而被耦合至該第二電路板。器件105b會依照下面參考圖3A至3C所述的任何方式被耦合至電路板190。
第二電路板190可能包含一被耦合至該第二電路板的一導體組195的裝置180a，該裝置可操作用以將該命令與位址資訊驅動至電路板160b的接點165。器件105b可能包含一被耦合至該導體組的裝置180b。於其中一範例中，裝置180n可能係一緩衝元件；或是一協定轉換器，其會被配置成用以將能夠被器件5或電路板190使用之具有第一協定的位址資訊轉換成能夠被微電子組件110中特殊類型微電子元件130使用的第二協定。
裝置180a與180b中的一或兩者會被配置成用以操作在第一模式與第二模式的每一者之中，以便分別透過位址和命令資訊指派所組成的第一排列方式來連接器件105和第一類型微電子組件110以及透過位址和命令資訊指派所組成的第二排列方式來連接器件105和第二類型微電子組件。
本文中所述之任何實施例中所示的電路板(舉例來說，圖2C與2D的電路板160c)可能係一第一電路板，例如，具有一連接器介面用以電性連接一第二電路板(例如，電路板190)的電路板160b，該連接器介面被 配置成用以攜載資訊，以便傳輸至該等接點165以及從該等接點165處傳輸出來。此排列方式的一特殊範例顯示在圖9中，圖中顯示複數個器件906(每一個器件可能包含一電路板160b)透過一個別的連接器介面被耦合至一第二電路板902。
於圖9中所示的範例中，該連接器介面可能包含一插槽905，其在該插槽的一或兩側處具有複數個接點907，該插槽會被配置成用以接收一電路板，例如，電路板160b，其具有被設置在該電路板的至少一邊緣163處的對應曝露邊緣接點。於其它實施例中，介於電路板160c和該第二電路板190之間的連接器介面可能係圖3A與3B中所示的類型，或者，可能係表面鑲嵌連接類型(舉例來說，BGA、LGA、PGA、…等)。
圖2C圖解一器件105c，其包含一電路板160c，該電路板160c被配置成用於耦合至一或更多個微電子封裝110c。圖2C和2D中所示的電路板160c為相同的電路板，而且圖2C和2D中的每一者皆顯示一器件105c，其包含被耦合至一不同的個別微電子組件110c或110d的電路板160c。
如在圖2C中所見，電路板160c會定義第一表面161和第二表面162。電路板160c會有至少一接點組168，曝露在第一表面161處，用於連接一併入具有記憶體儲存陣列之一或更多個微電子元件131的微電子封裝110c的對應表面鑲嵌終端125與127(舉例來說，BGA、LGA、…等類型)。
電路板160c可能具有複數組接點165與167，由接點165、167組成的每一個接點組168會被配置成用以連接至單一個微電子封裝110c。每一個接點組168中的接點可能包含：多個第一接點165，用以攜載 位址與命令資訊；以及多個第二接點167，用以攜載位址與命令資訊以外的資訊(舉例來說，資料輸入/輸出資訊)。
雷同於圖2A，該等接點組成的每一個接點組168會有一預設的排列方式，其定義第一表面161(或是第二表面162，倘若該接點組曝露在第二表面的話)上用於攜載位址與命令資訊及資料的接點的相對位置。每一個接點組168中的接點會根據該預設的排列方式被排列。根據分別用於連接兩種不同類型微電子組件110的兩種不同預設排列方式來排列之該等接點組成的接點組168在本文中亦稱為一組「共支撐接點」。
電路板160c不需要在第一模式與第二模式中進行改變便能使用，當由接點組成的一給定接點組168連接一對應類型微電子封裝110c或110d的終端時便會啟動某一種模式。舉例來說，器件105c可能會接合一第一類型微電子封裝110c(圖2C)，該第一類型微電子封裝110c的第一終端125會被接合至該電路板的第一接點165。於另一範例中，相同的器件105c可能接合一第二類型微電子封裝110d(圖2D)，該第二類型微電子封裝110d的第一終端125會被接合至該電路板的第一接點165。
舉例來說，在第一模式中，電路板160c會被耦合至一第一類型微電子封裝110c，該第一類型微電子封裝110c可操作用於以每個時脈週期一次的方式取樣該等第一接點165所攜載的位址與命令資訊。此等第一類型微電子封裝的範例包含具有四個微電子元件131a、131b、131c、以及131d的微電子封裝110c，如圖2C中所示，或者包含具有其它數量(下文將作說明)微電子元件的微電子封裝110c。此微電子封裝1100可能包含DDR3或DDR4型(一般稱為DDRx)或是GDDR3或GDDR4型(一般稱為GDDRx)的 微電子元件131。
於一特殊的範例中，在第二模式中，電路板160c會被耦合至一第二類型微電子封裝110d，該第二類型微電子封裝110d可操作用於以每個時脈週期兩次的方式取樣該等第一接點165所攜載的位址與命令資訊。此種第二類型微電子封裝的範例包含具有四個微電子元件132a、132b、132c、以及132d的微電子封裝110d，如圖2D中所示，或者包含具有其它數量(下文將作說明)微電子元件的微電子封裝110d。此微電子封裝110d可能包含LPDDR3或LPDDR4型(一般稱為LPDDRx)的微電子元件132。
於一特殊的範例中，該第一類型微電子封裝(舉例來說，圖2C中所示的微電子封裝110c)中的該等一或更多個微電子元件131會併入一和該第二類型微電子封裝(舉例來說，圖2D中所示的微電子封裝110d)中的該等一或更多個微電子元件不同類型的記憶體儲存陣列。
如能夠在圖2C中所見，電路板160c可能在每一個接點組168中包含多個第一接點165，其可能包含第一群第一接點165a和第二群第一接點165b。每一群第一接點165a和165b會被指派用以攜載可用於明確指定該等一或更多個微電子元件131組成的記憶體儲存陣列裡面的一位置的位址資訊。
當電路板160c被連接至一第一類型微電子封裝(例如，圖2C中所示的微電子封裝110c)時，該等第一群第一接點165a和第二群第一接點165b會被用來一起明確指定該等一或更多個微電子元件131組成的記憶體儲存陣列裡面的一位置。
於此範例中，該第一群第一接點165a會被連接至導體組170 中的一第一命令-位址訊號匯流排F0(其會被連接至每一個微電子元件131)，而該第二群接點165b會被連接至該導體組中的一第二命令-位址訊號匯流排F1(其會被連接至每一個微電子元件131)。於特殊的實施例中，一第一類型微電子封裝可能包含一或兩個微電子元件131，每一個微電子元件會被配置成用以連接該等第一群第一接點165a和第二群第一接點165b中每一群中的第一接點165。於其它實施例中，一第一類型微電子封裝可能包含兩個以上的微電子元件131，每一個微電子元件會被配置成用以連接該等第一群第一接點165a和第二群第一接點165b中每一群中的第一接點165。
於圖2C中所示的範例中，該微電子封裝110c具有四個微電子元件131，而且此等微電子元件中的每一者會被連接至導體組170的第一命令-位址訊號匯流排F0和第二命令-位址訊號匯流排F1兩者。於圖2C中所示的範例中，每一個微電子元件131a、131b、131c、以及131d會接收16位位元的命令-位址訊號資訊：8位位元來自訊號匯流排F0，而8位位元來自訊號匯流排F1。訊號匯流排F0與F1以及該等微電子元件131之間的連接概略地顯示在圖2C中，導體G0會連接訊號匯流排F0，而導體G1會連接訊號匯流排F1。
於圖2C中所示之實施例的變化例中，該第一類型微電子封裝110c可能具有八個微電子元件131，而且此等微電子元件中的每一者會被連接至導體組170的第一命令-位址訊號匯流排F0和第二命令-位址訊號匯流排F1兩者。於此範例中，每一個微電子元件131會接收16位位元的命令-位址訊號資訊：8位位元來自訊號匯流排F0，而8位位元來自訊號匯流排F1。
或者，當電路板160c被連接至一第二類型微電子封裝(例如，圖2D中所示的微電子封裝110d)時，該等第一群第一接點165a和第二群第一接點165b會被分開使用，以便各自明確指定該等一或更多個微電子元件132a、132b、132c、以及132d組成的記憶體儲存陣列裡面的一位置。
於此範例中，該第一群第一接點165a會被連接至導體組170中的一第一命令-位址訊號匯流排F0(其會被連接至該等微電子元件132中的前半部微電子元件)，而該第二群接點165b會被連接至該導體組中的一第二命令-位址訊號匯流排F1(其會被連接至該等微電子元件132中的後半部微電子元件)。舉例來說，一第二類型微電子封裝可能包含複數個微電子元件132，該等微電子元件中的前半部微電子元件會被配置成用以連接該第一群第一接點165a中的第一接點165而不連接該第二群第一接點165b，而該等微電子元件中的後半部微電子元件則會被配置成用以連接該第二群第一接點165b中的第一接點而不連接該第一群第一接點165a。
於一特殊的範例中，一第二類型微電子封裝可能包含單一個微電子元件132，其會連接該第一群第一接點165a中的第一接點165而不連接該第二群第一接點165b，俾使得該單一個微電子元件會連接該第一命令-位址訊號匯流排F0而不連接該第二命令-位址訊號匯流排F1。
在圖2D中，微電子封裝110d有四個微電子元件132a、132b、132c、以及132d。此等微電子元件中的其中兩個132a與132b會連接該第一群第一接點165a而不連接該第二群第一接點165b，俾使得微電子元件132a與132b會連接導體組170的第一命令-位址訊號匯流排F0而不連接該第二命令-位址訊號匯流排F1。此等微電子元件中的另外兩個132c與132d則會 連接該第二群第一接點165b而不連接該第一群第一接點165a，俾使得微電子元件132c與132d會被連接至第二命令-位址訊號匯流排F1而不連接至該第一命令-位址訊號匯流排F0。
於此實施例中，每一條訊號匯流排F0與F1會被配置成用以攜載兩組命令-位址訊號，俾使得該等四個微電子元件132中的每一者會被連接至一特殊訊號匯流排F0或F1中的該等兩組命令-位址訊號中的其中一者。
於圖2D中所示之實施例的其中一範例中，該等微電子元件中的其中兩個132a與132b會從第一命令-位址訊號匯流排F0處接收32位位元的命令-位址訊號資訊，而此等微電子元件中的另外兩個132c與132d則會從第二命令-位址訊號匯流排F1處接收32位位元的命令-位址訊號資訊。於圖2D中所示之實施例的另一範例中，該等微電子元件中的其中兩個132a與132b會從第一命令-位址訊號匯流排F0處接收16位位元的命令-位址訊號資訊，而此等微電子元件中的另外兩個132c與132d則會從第二命令-位址訊號匯流排F1處接收16位位元的命令-位址訊號資訊。訊號匯流排F0與F1以及該等微電子元件132之間的連接概略地顯示在圖2D中，導體G0會連接訊號匯流排F0，而導體G1會連接訊號匯流排F1。
於圖2D中所示之實施例的變化例中，該第二類型微電子封裝110d可能具有兩個微電子元件132。該等微電子元件132中的第一微電子元件會連接該第一群第一接點165a而不連接該第二群第一接點165b，俾使得該第一微電子元件會連接第一命令-位址訊號匯流排F0而不連接該第二命令-位址訊號匯流排F1。該等微電子元件132中的第二微電子元件會連 接該第二群第一接點165b而不連接該第一群第一接點165a，俾使得該第二微電子元件會被連接第二命令-位址訊號匯流排F1而不連接該第一命令-位址訊號匯流排F0。於此範例中，每一個微電子元件132會從第一訊號匯流排F0或第二訊號匯流排F1處接收32位位元的命令-位址訊號資訊。
於圖2C中所示之電路板160c的特殊實施例中，第一群165a的第一接點中的每一個接點的訊號指派會以一理論軸174為基準對稱於第二群165b的對應第一接點的訊號指派。一具有以理論軸174為基準而對稱之訊號指派的第一類型微電子封裝(例如，微電子封裝110c)或是一具有以一理論軸為基準而對稱(舉例來說，位址資訊和無連接對稱性)之訊號指派的第二類型微電子封裝(例如，微電子封裝110d)會被鑲嵌至相同的電路板160c。
本文中所示之電路板160c的實施例中的第一群165a的第一接點的訊號指派雖然以一理論軸174(圖2C)為基準對稱於第二群165b的對應第一接點的訊號指派；但是，情況未必是如此。本文中所述和主張的發明涵蓋的電路板160c亦可能讓第一群165a的第一接點的訊號指派沒有以一理論軸為基準對稱於第二群165b的對應第一接點的訊號指派。
如能夠在圖2C中所見，電路板160c可能進一步包含每一個接點組168中的第二接點167，而且每一個接點組中的此等第二接點可能包含第一群第二接點167a和第二群第二接點167b。該等第二接點167會被指派用以攜載位址與命令資訊以外的資訊。該電路板160c可能具有導體組171的至少一第二匯流排F2、F3，其會電性連接至少某些該等第二接點167。此第二匯流排F2、F3可能具有複數條訊號線，它們被配置成用以攜載位址與命令資訊以外的資訊。
於其中一範例中，該等四個微電子元件131中的每一者會電性連接該導體組171裡面不同的訊號線。舉例來說，微電子元件131a會從訊號匯流排F2的前半部導體處接收16位位元的資料訊號資訊，微電子元件131b會從訊號匯流排F2的後半部導體處接收16位位元的資料訊號資訊，微電子元件131c會從訊號匯流排F3的前半部導體處接收16位位元的資料訊號資訊，而微電子元件131d會從訊號匯流排F3的後半部導體處接收16位位元的資料訊號資訊。訊號匯流排F2與F3以及該等微電子元件之間的連接概略地顯示在圖2C與2D中，導體G2會連接訊號匯流排F2，而導體G3會連接訊號匯流排F3。
於其中一範例中，如能夠在圖2D中所見，該至少一接點組168中每一者的至少某些該等第二接點167會被設置在第一區167a與第二區167b中，相鄰於該個別接點組之預設周圍的至少第一與第二反向邊緣168a、168b，俾使得該個別接點組中的所有第一接點165會被設置在該個別接點組的該等第一區與第二區之間。
另外，於此範例中，該至少一接點組168中每一者的至少某些該等第二接點167會被設置在第三區與第四區中，相鄰於該個別接點組之預設周圍的至少第三與第四反向邊緣，該等第三與第四邊緣延伸在該等第一與第二邊緣168a、168b之間的方向中，俾使得該個別接點組中的所有第一接點165會被設置在該個別接點組的該等第三區與第四區之間。
圖2C與2D之任何實施例中所示的電路板160c在第一表面161處會有一第一接點組168並且在第二表面162處會有一第二接點組168，每一個接點組168中的該等第一接點165和第二接點167中的每一者會根據 相同的預設排列方式來排列。圖2C與2D之任何實施例中所示的電路板160c在第一表面161處會有一第一接點組168並且在該第一表面處會有一第二接點組168，該第二接點組168在平行於該第一表面的方向中和該第一接點組隔開，每一個接點組168中的該等第一接點165和第二接點167中的每一者會根據相同的預設排列方式來排列。
於某些實施例中，具有一個以上接點組168的電路板160c會使用相同的導體通道170來攜載命令與位址資訊給該等接點組中的每一者。於其它實施例中，具有一個以上接點組168的電路板160c會使用不同的導體通道170，每一條導體通道被配置成用以攜載命令與位址資訊給該等接點組中不同的接點組。
圖3A所示的係根據圖1中所示之發明的特殊範例的器件205a。如在圖3A中所見，器件205a包含一電路板260a，而該等接點265a被設置在一插槽266a中，該插槽266a被附接至該電路板的第一表面261並且電性連接導體組270。
被接合至電路板260a的微電子組件係一模組210a，其包含一模組卡220a以及被附接至此的一或更多個微電子元件230，每一個微電子元件皆有一面向該模組卡之第一表面221的表面。該微電子元件230具有多個位址輸入235，被電性連接至模組卡220a的終端225a。於一特殊的實施例中，模組210a可能包含複數個微電子元件230，它們會以和參考圖2C或圖2D所示及所述相同的方式來連接導體組270的匯流排F0、F1、F2、以及F3，端視該等微電子元件究竟係第一類型或第二類型而定。
如能夠在圖3A中所見，該等終端225a為複數個平行曝露的 邊緣終端，相鄰於模組卡220a之第一表面221和第二表面222中至少其中一者的一邊緣223，用以在該模組被插入插槽266a中時配接該插槽的接點265a。圖3A中所示的終端225a雖然曝露在模組卡220a之第一表面221和第二表面222兩者處；不過，終端225a亦可能僅曝露在第一表面處、僅曝露在第二表面處、或者曝露在該模組卡的該等第一表面和第二表面兩者處。
如能夠在圖3C中所見，模組卡220a可能有一列平行曝露的邊緣終端225a，相鄰於邊緣223；一第一列平行曝露的邊緣終端226a和一相鄰於該第一列終端的第二列平行曝露的終端226b；或者，一第一列平行曝露的邊緣終端227a以及複數列平行曝露的終端227b、227c(圖3C中雖然顯示兩個額外列227，不過，該模組卡可能包含兩個以上的額外列)，第二列終端227b相鄰於該第一列終端227a，且第三列終端227c相鄰於該第二列終端227b。模組卡220a可能有延伸自邊緣223的槽口228，此等槽口有助於卡接該模組卡和一被配置成用以接收該模組卡的多部件插槽266a。圖3C中所示的終端225、226、以及227雖然曝露在模組卡220a的第一表面221處；不過，終端225、226、以及227可能僅曝露在該第一表面處、僅曝露在第二表面222處、或者曝露在該模組卡的該等第一表面和第二表面兩者處。
圖3B所示的係根據在圖3A中所示之本發明的變化例的器件205b。如在圖3B中所見，器件205b包含一電路板260b，而該等接點265b被設置在一連接器266b中，該連接器266b被附接至該電路板的第一表面261並且電性連接導體組270。模組210b的終端225b為曝露在模組卡220b之第一表面221和第二表面222處的複數個平行終端，用以在該模組被附接 至連接器266b時配接該連接器的接點265b。於一特殊的實施例中，模組210b可能包含複數個微電子元件230，它們會以和參考圖2C或圖2D所示及所述相同的方式來連接導體組270的匯流排F0、F1、F2、以及F3，端視該等微電子元件究竟係第一類型或第二類型而定。
雷同於上述圖3A的實施例，模組卡220b可能有兩列平行曝露的邊緣終端225b，曝露在該模組卡的一表面處；四個平行的曝露終端列(舉例來說，一額外的平行終端列會被設置為相鄰於每一列終端225b)；或者，六或更多個平行的曝露終端列(舉例來說，二或更多個額外的平行終端列會被設置為相鄰於每一列終端225b)。同樣雷同於圖3A的實施例，模組卡220b可能有一或更多個槽口，被配置成用以幫助卡接該模組卡和一被配置成用以接收該模組卡的多部件插槽266b。
於此實施例中，插槽266b、該等接點265b、以及模組210b的該等終端225b會被配置成當該模組被附接至該插槽時，模組卡220b的第二表面222會被配向成實質上平行於電路板260b的第一表面261。
圖3A和3B中的每一圖雖然僅顯示單一個模組210a或210b電性連接器件205a或250b；不過，於其它實施例中，複數個模組可能會電性連接該器件。於此等實施例中，所有該等模組210a或210b會被附接至電路板260a或260b的第一表面261；所有該等模組會被附接至該電路板的第二表面262；或者，一或更多個模組會被附接至該電路板的第一表面，而一或更多個模組會被附接至該第二表面。
圖3A和3B雖然顯示一模組卡220a或220b被配向成實質上垂直於(圖3A)或平行於(圖3B)電路板260a或260b的第一表面261；不過， 於其它實施例中，一雷同於模組210a或201b之模組的模組卡亦可能相對於該電路板的第一表面傾斜任何其它角度，例如，舉例來說，15°、30°、45°、60°、或是75°。
圖3A和3B雖然顯示模組卡220a、220b透過一插槽266a、266b被電性連接至一電路板260a或260b；不過，亦可以使用其它連接配置。舉例來說，本發明涵蓋利用一帶狀連接器將一電路板電性連接至模組卡，該帶狀連接器延伸在模組卡的終端和電路板的接點之間。
圖4A所示的係根據圖1中所示之本發明的另一特殊實施例的器件305。如在圖4A中所見，器件305包含一電路板360，而接點365為一第二微電子組件340的上終端，該等接點365曝露在該第二微電子組件的第一表面347處。第二微電子組件340被附接至該電路板的第一表面361並且電性連接導體組370。第二微電子組件340的下終端345會電性連接曝露在該電路板360的第一表面361處的對應接點375。
被接合至該電路板360的微電子組件的形式為一第一微電子組件310。在圖4A中所示的範例中，微電子組件310係一其中具有一或更多個微電子元件330的微電子封裝，它們具有一表面面向一封裝基板320的第一表面321。於一特殊的實施例中，該第一微電子組件310可能包含複數個微電子元件330，它們會以和參考圖2C或圖2D所示及所述相同的方式來連接導體組370的匯流排F0、F1、F2、以及F3，端視該等微電子元件究竟係第一類型或第二類型而定。
於一特殊的範例中，微電子組件310可能包含複數個堆疊的微電子元件330，它們會藉由導體結構(例如，直通矽穿孔(Through-Silicon Via，TSV))來電性互連。該微電子元件330有多個位址輸入335，它們會被電性連接至曝露在和該第一表面321反向之基板320的第二表面322處的終端325。
第二微電子組件340包含一其中具有主動式裝置的微電子元件341，而且該第二微電子組件的上終端365會電性連接該電路板之的導體組370，延伸穿過該第二微電子組件。
在圖4A的實施例中，該第一微電子組件(或微電子封裝)310的該等微電子元件330可能具有記憶體儲存陣列功能，而該第二微電子組件(或微電子封裝)340的微電子元件341可能具有微處理器功能。
於一示範性實施例中，該第一微電子組件310的微電子元件330可能會藉由僅延伸在該等第一微電子組件和第二微電子組件裡面而沒有延伸在電路板360裡面的電性連接線直接被電性連接至該第二微電子組件340的微電子元件341。如本文中的用法，當延伸在一第一微電子組件的一第一微電子元件和一第二微電子組件的一第二微電子元件之間的電性連接線僅延伸在該等第一微電子組件和第二微電子組件之間而沒有延伸在該等第一微電子組件和第二微電子組件外部的某個結構(舉例來說，一電路板)裡面時，該等第一微電子元件和第二微電子元件彼此會「直接」連接。
於其中一範例中，第一微電子組件310的微電子元件330和第二微電子組件340的微電子元件341之間的電性連接線可能包含延伸在一垂直於該第二微電子組件之第一表面347(該第二微電子組件的該等上終端(接點365)曝露在該表面處)的方向中的互連元件，該等互連元件會被配置成用於進行封裝上封裝堆疊。
於其中一實施例中，第一微電子組件310的微電子元件330和第二微電子組件340的微電子元件341之間的電性連接線可能包含一焊接穿孔陣列，從該第二微電子組件的終端365處延伸至曝露在該第二微電子組件的一基板的表面343處的接點。
圖4B所示的係根據圖1中所示之本發明的另一特殊範例的器件305b，其係圖4A的器件305的變化例。如在圖4B中所見，器件305b包含圖4A中所示之相同的第二微電子組件340；但是，其並沒有包含電路板360。一導體組370會受到該第二微電子組件340的基板342的支撐及/或位於該第二微電子組件340的基板342裡面。該導體組370會電性連接該第二微電子組件340之第一表面347處的接點365。器件305b可能會經由曝露在該第二微電子組件340之下表面344處的終端345電性連接一電路板，例如，電路板360。
圖4C所示的係根據圖1中所示之本發明的另一特殊範例的器件305c，其係圖4B的器件305b的變化例。如在圖4C中所見，器件305c包含一第二微電子組件340c，雷同於圖4B中所示的第二微電子組件340；但是，其並沒有包含基板342。一導體組370c會受到該第二微電子組件340c的一模造區348的支撐及/或位於該第二微電子組件340c的模造區348裡面。該導體組370c會利用曝露在該第二微電子組件340c之下表面344處的終端345來電性連接該微電子元件341的元件接點349。
圖5A所示的係根據圖1中所示之本發明的又一特殊範例的器件405。如在圖5A中所見，器件405包含一電路板460，而接點465為一第二微電子組件440的上終端，該等接點465曝露在該第二微電子組件的第 一表面447處，或者，曝露在該第二微電子組件的第一表面處的一介電層(圖中並未顯示)處。第二微電子組件440被附接至該電路板的第一表面461並且電性連接導體組470。曝露在第二微電子組件440的第二表面444處的下終端445會電性連接曝露在該電路板460的第一表面461處的對應接點475。
被接合至該電路板460的微電子組件的形式為一第一微電子組件410。在圖5A中所示的範例中，微電子組件410係一其中具有一或更多個微電子元件430的微電子封裝，它們具有一表面面向一封裝基板420的第一表面421。該微電子元件430具有多個位址輸入435，它們會被電性連接至曝露在和該第一表面421反向之基板420的第二表面422處的終端425。於一特殊的實施例中，該第一微電子組件410可能包含複數個微電子元件430，它們會以和參考圖2C或圖2D所示及所述相同的方式來連接導體組470的匯流排F0、F1、F2、以及F3，端視該等微電子元件究竟係第一類型或第二類型而定。
在圖5A的實施例中，第一微電子組件410可能包含一第一微電子元件430以及多個額外的微電子元件，每一個微電子元件中皆有主動式裝置。於其中一範例中，該第一微電子組件410的該等終端425會藉由延伸貫穿該第一微電子元件430的直通矽穿孔來電性連接該等額外的微電子元件。
該第二微電子組件440可能包含一或更多個微電子元件，每一個微電子元件中皆有主動式裝置，而且該第二微電子組件的上終端465會藉由至少部分延伸在該第二微電子封裝裡面的電性連接線來電性連接該電路板的導體組470。該等接點(或是上終端)465會曝露在一疊置在該第二 微電子組件440的第一表面447上方的介電層處。於一示範性實施例中，該第二微電子組件440的該等微電子元件中的一或更多者會有一邏輯功能。
於一特殊的範例中，該第二微電子組件440的上終端465和該導體組470之間的此等電性連接線可能包含延伸貫穿該等一或更多個微電子元件的直通矽穿孔446。此等電性連接線可能還包含延伸在該等下終端445和曝露在電路板460之第一表面461處的對應接點475之間的接合單元。
於其中一範例中，該第二微電子組件440可能包含一第一微電子元件以及至少一第二微電子元件，每一個微電子元件中皆有主動式裝置，該等第一微電子元件及第二微電子元件係以堆疊配置來排列。於一特殊的實施例中，該第二微電子組件440的該等上終端465會藉由延伸貫穿該第二微電子組件之至少一第二微電子元件的直通矽穿孔446來電性連接該電路板460的導體組470。圖5A中所示的每一個該等上終端465雖然對齊(在水平方向中)並且被連接至該等直通矽穿孔446；不過，該等上終端未必要對齊該等直通矽穿孔，所有該等上終端亦未必要連接此等直通矽穿孔。
圖中所示的該等第一微電子組件410和第二微電子組件440雖然係經封裝的結構；不過，情況未必係如此。於其中一實施例中，第一微電子組件410可能係一具有記憶體儲存陣列功能的微電子元件，而第二微電子組件440可能係一具有邏輯功能的微電子元件。圖中所示的第一微電子組件410在終端425和接點465之間雖然具有覆晶連接；不過，情況未必係如此。於其中一範例中，第一微電子組件410可能係一具有記憶體儲存陣列功能的微電子元件，被配向成使其載有接點的表面背向第二微電子組件440的上表面447，而且該第一微電子組件410的終端425(其可能為元 件接點)會被線焊至該第二微電子組件之上表面處的接點465。
於一特殊的範例中，第二微電子組件440之上表面447處的接點465能夠共支撐於其中具有DDR3或DDR4記憶體元件的微電子組件410。
圖5B所示的係根據圖1中所示之本發明的另一特殊範例的器件405b，其係圖5A的器件405的變化例。如在圖5B中所見，器件405b包含圖5A中所示之相同的第二微電子組件440；但是，其並沒有包含電路板460。
一導體組470b會受到該第二微電子組件440的微電子元件的支撐及/或位於該第二微電子組件440的微電子元件裡面。舉例來說，該導體組470b可能包含TSV及/或被連接至TSV的再分配線路。該導體組470b會電性連接該第二微電子組件440之第一表面447處的接點465。器件405b可能會經由曝露在該第二微電子組件440之下表面444處的終端445電性連接一電路板，例如，電路板460。在圖5B的實施例中，微電子組件440中的該等微電子元件中的一或更多者可能係一用於導體組470b的支撐結構，或者，一疊置在該微電子組件中該等微電子元件的其中一者上方的介電層可能係一用於該導體組的支撐結構。
根據本發明一實施例的微電子結構500圖解在圖6A與6B中。如在圖6A中所見，結構500具有一第一表面601以及複數個終端，舉例來說，曝露在該第一表面處的第一終端504和第二終端506。
微電子結構500上可能包含主動式元件602，舉例來說，主動式裝置(例如，電晶體)或是其它主動式元件，它們會配合或不配合額外的 元件來定義一記憶體儲存陣列604。於其中一範例中，該等主動式元件602以及由該等主動式元件定義的記憶體儲存陣列604會被併入在一微電子元件的一部分之中，或者，被併入在該微電子結構的一或更多個微電子元件(舉例來說，一或更多個半導體晶片)之中，或者，可能會被併入在該微電子結構的一或更多個微電子封裝或是它們所組成的組件之中。
沒有任何限制，於其中一範例中，舉例來說，該微電子結構500可能係一微電子封裝或是其一部分，其中，該等終端會曝露在該微電子封裝的一第一表面601處。於另一範例中，該微電子結構可能係一包含複數個電性連接微電子封裝的組件，或者，可能係一包含下面的結構：多個電性連接之微電子元件、半導體晶片、或是微電子元件或半導體晶片的一部分、或是微電子封裝的一部分。
於其中一範例中，記憶體儲存陣列604包括該微電子結構的一功能性部件，該功能性部件的角色可以充當該微電子結構的另一功能性部件。舉例來說，該微電子結構可能包含一邏輯功能性部件(舉例來說，處理器)以及一記憶體功能性部件，而且該記憶體功能性部件可以幫助或有助於提供該邏輯功能性部件的功能。然而，於一特殊的範例中，該微電子結構可能會被配置成用於以提供記憶體儲存陣列功能為主。於後者的情況中，該微電子結構中被配置成用以提供記憶體儲存陣列功能的主動式元件602(舉例來說，主動式裝置，例如，電晶體)的數量可能大於該結構被配置成用以提供記憶體儲存陣列功能以外之功能的其它器件中的主動式元件的數量。
該微電子結構可能具有複數個位址輸入606，用以接收明確 指定該記憶體儲存陣列604裡面之位置的位址資訊。因此，該等位址輸入可能係曝露在一微電子元件之某個表面處的接點，如上面所述。該微電子結構會被配置成用以將在該微電子結構之特殊終端處收到的位址資訊傳輸至該等位址輸入606。舉例來說，該微電子結構可能會將在該結構之特殊終端處收到的訊號耦合至對應的特殊位址輸入606。於一特殊的範例中，該等位址輸入606會曝露在一微電子元件501(舉例來說，一半導體晶片)的面607處，其中，面607面向該微電子結構的第一表面601。於另一範例中，該等位址輸入606會曝露在一微電子元件501中背向第一表面601的面609處。
於其中一範例中，該微電子結構500可能於其中含有繞線，用以直接電性耦合一組終端(舉例來說，「第一終端」504)和該微電子結構的對應位址輸入。於另一範例中，如下面的進一步說明，該微電子結構500可能包含一緩衝元件，例如，其上具有複數個主動式元件的半導體晶片，此半導體晶片會被配置成用以進行下面至少其中一者：再生或者部分或完整解碼在該等第一終端處收到的位址或命令資訊中至少其中一者，以便讓該微電子結構傳輸至該等位址輸入。
微電子結構500可能進一步包含一非揮發性記憶體，其至少一部分被配置成充當該微電子結構的「串列式現狀偵測(Serial Presence Detect，SPD)元件」，用以實施SPD功能。此SPD元件可能含有關於該微電子結構之組織、時序、或是容量中至少其中一者的操作參數。於其中一實施例中，該SPD元件會被併入於其中提供記憶體儲存陣列並且藉由該等位址輸入被提供該位址資訊的一或更多個半導體晶片以外的一半導體晶片之中。於其中一範例中，該等操作參數可能和時序有關，例如，列位址選通 訊號在已致能狀態中被該微電子結構的電路系統偵測到之後的等待時間(下文中稱為「RAS等待時間」)的時脈週期的數量；或者，可能和行位址選通訊號在已致能狀態中被該微電子結構的電路系統偵測到之後的等待時間的時脈週期的數量有關；或者，可能和該微電子結構的容量有關，舉例來說，十億位元(1Gb)、二十億位元(2Gb)、…等；或者，可能和該微電子結構的組織有關，例如，「單面(single-rank)」、「2面(2-rank)」、「4面(4-rank)」、或是其它結構、…等；或者，其它操作參數；或者，前面操作參數或其它操作參數之組合。於其中一範例中，該非揮發性記憶體可能儲存前述參數中單一參數的資訊，或者，可能儲存該等操作參數之任何組合的資訊，沒有任何限制。於一特殊的範例中，該SPD可能含有一由該微電子結構之記憶體儲存陣列裡面的已知不良記憶體位置組成的表格，該等位置應該在讀取存取或寫入存取該記憶體儲存陣列期間被避開。
一理論平面532會在垂直於該第一表面601的方向中延伸穿過該微電子結構500，位置在該微電子結構的第一和第二反向相向的邊緣540、541之間。從下面提供的範例中會明白該理論平面532和其它結構之間的關係。如在圖6B中進一步所見，該微電子結構500於其上具有複數個第一終端，舉例來說，終端504，被設置在該理論平面532的第一和第二反向側。
如在圖6D中進一步所見，一第一組第一終端504會被設置在該理論平面532的第一側；而一第二組(舉例來說，完全相同)第一終端504會被設置在該理論平面532的第二側，與該第一側反向。該微電子結構500會被配置成用以將在該等第一終端處收到的位址資訊提供給位址輸入。如 在圖6D中進一步所見，該第一組第一終端504的訊號指派係該第二組第一終端504的訊號指派的鏡射影像。
如本文中的用法，被設置在該理論平面532之個別反向側的一對第一終端的訊號指派在被指派給該對第一終端中每一個終端的訊號微功能等效時會互為彼此的鏡射影像。和用以明確指定一位址空間裡面的一位置的另一訊號具有相同功能的位址訊號便功能等效於該另一位址訊號。這在一微電子結構上有一對位址終端514-1與514-2的範例(圖6D)中會有最佳的理解，舉例來說，「A2L」(A2_Left)和「A2R」(A2_Right)各自明確指定被用來明確指定相同位址空間裡面的一位置的位址中之權重為2^2(2的2次方)的位元。此等終端具有相同的訊號指派，因為訊號A2L和A2R中的每一者係被用來明確指定相同位址空間裡面或是等效位址空間裡面的一位址的相同部分。
於根據此方式的其中一範例中，很明白的係，被傳輸至該封裝之終端A2L和A2R中的一或兩者的位址資訊會被傳輸至一對應的位址輸入，舉例來說，在被併入於該微電子結構500中的一或更多個微電子元件上具有相同名稱「A2」的元件接點(圖6A)。因此，於其中一範例中，被指派至具有相同鏡射影像訊號指派的每一對第一終端的訊號(舉例來說，第一組第一終端中的訊號A2L以及第二組第一終端中的訊號A2R)可能來自位於該微電子結構外部的某個位置處的驅動器電路系統的相同輸出。進一步言之，於此範例中，藉以在該微電子結構之該等終端處接收該等訊號A2L和A2R之曝露在一電路板外部的面板接點雖然分開；不過，於某些情況中，該等面板接點可能在該電路板的一或更多個其它位置處被電性結合在一 起。因此，於某些情況中，該對等效訊號A2L和A2R會在此類其它電路板位置處被當成單一個訊號來驅動。
於另一範例中，該微電子結構500可能包括多個微電子元件，其中，被提供至該微電子結構中的一或更多個微電子元件的位址資訊會和被提供至該相同結構中不同的一或更多個微電子元件的位址資訊分開。於此情況中，位址資訊雖然係在該理論平面之第一側和第二側中每一側中的第一組終端及第二組終端處被接收；不過，在該理論平面之第一側中的第一終端處被接收的位址資訊僅可被提供至該微電子結構的第一一或更多個微電子元件的位址輸入。相反地，在該理論平面中和該第一側反向之第二側中的第一終端處被接收的位址資訊則僅可被提供至該微電子結構的第二一或更多個微電子元件的位址輸入。
於其中一範例中，該等第一一或更多個微電子元件可能座落在該理論平面的第一側，而該等第二一或更多個微電子元件可能座落在該理論平面的第二側。於此情況中，在具有訊號指派A2L之該封裝的終端上所收到的位址資訊以及在具有訊號指派A2R(為A2L的鏡射影像)之該封裝的終端上所收到的位址資訊會各自被傳輸至該微電子結構500之個別第一微電子元件和第二微電子元件中具有相同名稱「A2」的元件接點(圖6A)。
在圖6D中，該等第一組第一終端及第二組第一終端(它們可能被設置在個別的第一格柵514及第二格柵524中)中每一者的訊號指派被視為對稱於該理論平面532，因此，該第一組中被指派用以接收訊號A15的終端514-1會以該理論平面532為基準對稱於該第二組中被指派用以接收訊號A15的對應終端524-1。在該理論平面532之反向兩側的第一終端之間 的相同關係亦表現在圖6A以及本申請案中的其它圖式中所提供的各種剖視圖中。明確地說，此等圖式中的符號「A」表示用以接收要被傳輸至該等位址輸入之位址資訊之具有相同訊號指派的一對第一終端的位置，此等第一終端被設置在每一個微電子結構500裡面的個別鏡射影像位置處，依此類推。
於某些情況中，理論平面532之第一側和第二側中每一側的第一終端504會被配置成用以接收用以獨特明確指定該儲存陣列裡面的單一儲存位置所需要之訊號中的每一個訊號。於其它情況中，該等第一側和第二側中每一側的第一終端504會被配置成用以僅接收用以獨特明確指定該儲存陣列裡面的單一儲存位置所需要之訊號中的大部分訊號。
理論平面532雖然能夠在比較靠近邊緣540但遠離邊緣541的數個位置處或者在比較靠近邊緣541但遠離邊緣540的數個位置處延伸穿過該微電子結構；但是，於一特殊的範例中並且如圖6D中所示，該理論平面會在邊緣540、541之間的中間位置處延伸穿過該結構500。
於圖6B中所示的另一範例中，每一組第一終端中的終端未必全部位於平面532的相同側(舉例來說，第一側641)，可以被設置在該平面之任一側的任何合宜位置處，只要滿足上面所述之某一側(舉例來說，第一側641)中來自第一組第一終端的每一個第一終端的訊號指派(舉例來說，A2L)和其反向側(舉例來說，第二側643)中之第二組第一終端中具有相同訊號指派(舉例來說，A2R)的對應第一終端之間的對稱性必要條件即可。
舉例來說，由黑色矩形及黑色橢圓形(舉例來說，514-1和514-2)所示的第一組第一終端以及由白色矩形及白色橢圓形(舉例來說， 524-1和524-2)所示的第二組第一終端可能分佈在平面532的兩側。每一組第一終端不必位於平面532的相同側(舉例來說，第一側641)並且可以被設置在該平面之任一側的任何合宜位置處，只要滿足上面所述之其中一側(舉例來說，第一側641)中來自第一組之具有一特殊位址訊號指派的每一個第一終端和其反向側(舉例來說，第二側643)中來自第二組之具有相同位址訊號指派的第一終端之間的對稱性必要條件即可。舉例來說，從圖6B中可以看見，由黑色矩形及黑色橢圓形(舉例來說，514-1和514-2)所示的一組第一終端中的每一個終端皆以平面532為基準對稱於由白色矩形及白色橢圓形(舉例來說，524-1和524-2)所示的第二組第一終端中的每一個終端。
於如在圖6A中進一步看見的一特殊範例中，該微電子結構的第一表面601面向第一方向614，而且該微電子結構500包含一基板502，其具有一面向該相同第一方向的第一表面510。基板502的第二表面508可能面向和該第一方向反向的第二方向616。於此範例中，於某些情況中，於其上提供該等主動式元件602中的一部分或全部的微電子元件501(例如，一半導體晶片)可能具有一背向基板502之第二表面508的面609。
如在圖6F中的特殊範例中進一步看見，被併入在該微電子結構500中的一微電子元件501在其正面505處可能有元件接點511、513，該等元件接點511、513會被電性連接至基板502之第二表面508處的個別基板接點521、523。舉例來說，焊線512可能會電性連接該等元件接點511、513和該等基板接點521、523。或者，可以使用其它類型的導體(舉例來說，導線框架的一部分、撓性帶狀焊線、…等)來電性連接該等元件接點511、513和該等個別的基板接點521、523，於某些情況中，其可能會連接該等元 件接點511、513和被設置在從基板表面508處算起的高度大於微電子元件501之正面505處的其它導體元件。
於此微電子元件501的其中一種類型中，該等元件接點511、513中的一部分接點中的每一個接點可能會被配置成用以接收被供應至該微電子元件的位址資訊中的特殊位址資訊。於一特殊的實施例中，此等接點511、513中的每一者可能係一被配置成用以接收從該微電子元件501的外部被供應至(也就是，經由該封裝的繞線(例如，焊線512)並且經由該等第一終端504)該微電子元件的位址資訊的位址輸入。接點511、513可能還會被配置成用以接收來自該微電子元件外部(例如，但是並不受限於，經由焊線512以及第二終端506)的其它資訊或訊號。
於此微電子元件501的其中一特殊範例中，出現在元件接點511、513處的位址資訊會以該個別微電子元件所使用的一時脈的一訊號緣為基準(也就是，該時脈在第一與第二不同的電壓狀態之間進行轉變時)被取樣。也就是，每一個位址訊號會在該時脈的一較低電壓狀態和一較高電壓狀態之間的上升轉變時被取樣，或者，在該時脈的一較高電壓狀態和一較低電壓狀態之間的下降轉變時被取樣。因此，該等複數個位址訊號可能全部會在該時脈的上升轉變時被取樣；或者，此等位址訊號可能全部會在該時脈的下降轉變時被取樣；或者，於另一範例中，該等元件接點511、513中其中一者處的位址訊號會在該時脈的上升轉變時被取樣，而另一個外部接點處的位址訊號會在該時脈的下降轉變時被取樣。
於另一種類型的微電子元件501中，其可能被配置成以提供記憶體儲存陣列功能為主，其上之位址接點中的一或更多者會以多工的方 式被使用。於此範例中，個別微電子元件501的一特殊元件接點511、513可能會接收從外面被供應至該微電子元件的二或更多個不同訊號。因此，一第一位址訊號會在該時脈於該等第一與第二不同的電壓狀態之間進行第一轉變時(舉例來說，上升轉變)在該等特殊接點511、513處被取樣，而一該第一位址訊號以外的訊號則會在該時脈於該等第一與第二不同的電壓狀態之間進行和該第一轉變反向的第二轉變時(舉例來說，下降轉變)在該特殊接點處被取樣。
依照此種多工方式，兩個不同的訊號會在個別微電子元件501的相同元件接點511、513上於該時脈的相同週期裡面被接收。於一特殊的情況中，依此方式進行多工能夠讓一第一位址訊號以及一不同的訊號在個別微電子元件501的相同元件接點511、513上於相同時脈週期中被接收。於又一範例中，依此方式進行多工能夠讓一第一位址訊號以及一第二不同的位址訊號在個別微電子元件501的相同元件接點511、513上於相同時脈週期中被接收。
於某些實施例中，圖6A與6F中所示的基板502可能包含一類薄片或類板狀的介電元件，其基本上可能係由聚合材料(就此而言，舉例來說，樹脂或聚亞醯胺)所組成。或者，該基板可能包含一具有複合構造的介電元件，例如，玻璃強化環氧樹脂(舉例來說，BT樹脂)或FR-4構造。於某些範例中，該介電元件在該介電元件的平面中(也就是，在平行於其第一表面510的方向中)可能具有高達每攝氏度數百萬分(下文中稱為ppm/℃)之30的熱膨脹係數。於另一範例中，該基板可能包含一由熱膨脹係數(CTE)小於每攝氏度數百萬分之12的材料製成的支撐元件，其上設置著該等終端 和其它導體結構。舉例來說，此低CTE的元件基本上可能係由下面所組成：玻璃、陶瓷、或是半導體材料或液晶聚合物材料、或是此等材料的組合。
如在圖6F中所見，一第一組521基板接點和一第二組523基板接點會曝露在該基板的第二表面508處。該第一組521基板接點會電性連接該微電子元件中由多個接點532所組成的一元件接點行511，例如，經由延伸在該微電子元件之面505上方的導電結構。舉例來說，該導體結構可能係焊線512。於某些情況中，一晶粒附接黏著劑可能會被設置在該微電子元件的一背面507和基板502的第二表面508之間，其可以機械性增強該微電子元件和該基板之間的連接。該第二組523基板接點會電性連接由多個接點531所組成的一元件接點行513。
該微電子元件可能還包含沒有被設置在該等元件接點組成的元件接點行裡面的額外接點。於某些範例中，該等額外接點可用於連接至電力、接地；或是當作用於接觸探測裝置的接點，例如，可用於進行測試。
導體結構(例如，焊線512，圖6F)可電性連接該等接點511、513和曝露在該基板之第二表面508處的對應接點521、523。於某些實施例中，該等接點511、513可能會在某些情況中經由該半導體的後段生產線(BEOL)繞線來連接該半導體晶片的主動式裝置，該半導體可能包含穿孔或是其它導電結構並且可能於某些情況中被設置在該等接點511、513底下。
於另一範例中，一微電子元件501的接點可能會被排列在一或更多個接點組中，相鄰於圖6D中用以標記該微電子元件之邊界的虛線所示之該微電子元件的一或更多個周圍邊緣。於一特殊的範例中，該微電子 元件可能係單一半導體晶片，而其上的接點511或513可能係「晶片接點」，它們係該半導體晶片的接點。
如本文中的用法，一微電子元件或半導體晶片的面的「中心區」的意義為該面的區域有會在平行於該面之第一與第二反向邊緣的方向中延伸遍及該面之整個範圍的平行邊界，其中，該中心區橫跨該面介於該等第一與第二反向邊緣之間的最短範圍的中間三分之一(middle third)。據此，該第一周圍區橫跨該面介於該中央區和該第一邊緣之間的最短範圍的三分之一，而該第二周圍區橫跨介於該中央區和該第二邊緣之間的最短範圍的三分之一。
如在圖6E中所見，該微電子結構500可能具有第一終端504和第二終端506，用於電性和機械性連接該微電子結構500及一位於該微電子結構500外部的器件，例如，舉例來說，電路板。該等終端504、506可能為導電觸墊、短柱、或是其它導電結構，於圖6E中所見的範例中，該等終端於某些情況中可能包含接合元件530，例如，可能包含一焊接金屬，就此而言，例如，焊劑、錫、銦、金、或是共熔合金材料、或是其它導體焊接材料；而且於某些情況中可能還包含額外的結構，例如，被附接至該基板之導體結構的導體凸塊，例如，導體觸墊或短柱。該等第一終端504和第二終端506可能會經由該基板上的導電結構(例如，線路和穿孔)來電性連接該等基板接點521、523。
於一特殊的範例中，如能夠在圖6B中所見，一第一組第一終端504會被排列在曝露在該基板502之第一表面510(和第二表面508反向)處的第一格柵514裡面的位置處。一第二組第一終端504會被排列在曝露在 該基板之第一表面510處的第二格柵524(其被設置在該理論平面532中該第一組第一終端的反向側)裡面的位置處。雖然在某些圖式中所示的該等第一組和第二組延伸超過該等微電子元件之正表面的外邊界；但是，情況未必如此。於本發明的特定實施例中，在每一組裡面的第一終端組會被配置成用以攜載上面提及的位址資訊；或者，於一特殊的實施例中，用以攜載上面提及的位址資訊以及該命令-位址匯流排中的特定訊號。
舉例來說，當微電子元件501包含或者是一DRAM半導體晶片時；該等第一組和第二組中的每一者會被配置成用以攜載傳輸至該微電子結構500的位址資訊，其可讓該封裝裡面的電路系統使用，舉例來說，列位址解碼器和行位址解碼器以及組選擇電路系統(若存在的話)，用以從該封裝中的一微電子元件裡面的一記憶體儲存陣列的所有可用之可定址的記憶體位置中決定一可定址的記憶體位置。於一特殊的實施例中，該等第一組第一終端504和第二組第一終端504會被配置成用以攜載讓該微電子結構500裡面的此電路系統用來決定此記憶體儲存陣列裡面的一可定址的記憶體位置的所有位址資訊。
於此實施例的一變化例中，被設置在該等第一格柵514和第二格柵524裡面之位置處的第一終端會被配置成用以攜載讓該微電子結構500裡面的此電路系統用來決定此記憶體儲存陣列裡面的一可定址的記憶體位置的大部分位址資訊；而其它終端(例如，該微電子結構上至少某些上面提及的第二終端506)則會被配置成用以攜載該位址資訊的其餘部分。於此變化例中，於一特殊的實施例中，該等第一組和第二組中每一者中的第一終端504會被配置成用以攜載讓該微電子結構500裡面的此電路系統用來 決定此記憶體儲存陣列裡面的一可定址的記憶體位置的位址資訊中的四分之三或更多。
於一特殊的實施例中，該等第一組和第二組中(舉例來說，格柵514、524)每一者中的終端可能不會被配置成用以攜載晶片選擇資訊，舉例來說，可用於選擇該微電子結構500裡面的一特殊晶片的資訊，以便存取該晶片裡面的一記憶體儲存位置。於另一實施例中，該等第一組和第二組中至少其中一者中的第一終端504可能確實會攜載晶片選擇資訊。
一般來說，當該微電子結構500中的微電子元件501係或者包含一DRAM晶片時，於其中一實施例中，該位址資訊可能包含從該微電子結構外部的一器件(舉例來說，電路板，例如，下面所述的電路板554(圖7A))處被傳輸至該微電子結構的所有位址資訊，其會被用來決定該微電子封裝裡面的一隨機存取可定址的記憶體位置，以便對該位置進行讀取存取，或者，用以對該位置進行讀取或寫入存取。
至少某些該等第二終端506會被配置成用以攜載被該等第一組和第二組中的第一終端504所攜載之位址訊號以外的訊號。於特殊的範例中，該等第二終端506可能會攜載下面之中的一或更多者：資料、資料選通訊號、或者其它訊號或參考電位(例如，晶片選擇、重置、電源供應器電壓(舉例來說，Vdd、Vddq、以及接地(舉例來說，Vss與Vssq)))。部分或全部的第二終端可能還會被設置在其中設置著該等第一組第一終端和第二組第一終端的相同第一格柵514和第二格柵524裡面的多個位置處。於此情況中，被設置在該等第一格柵514和第二格柵524裡面的多個位置處的某些終端會被配置成用以攜載下面之中的一或更多者：資料、資料選通訊號、 或者其它訊號或參考電位(例如，晶片選擇、重置、電源供應器電壓(舉例來說，Vdd、Vddq、以及接地(舉例來說，Vss與Vssq)))。被設置在第三格柵516和第四格柵526裡面的多個位置處的某些終端會被配置成用以攜載下面之中的一或更多者：資料、資料選通訊號、或者其它訊號或參考電位(例如，晶片選擇、重置、電源供應器電壓(舉例來說，Vdd、Vddq、以及接地(舉例來說，Vss與Vssq)))。
於一特殊的實施例中，被設置在每一個微電子結構500的第一格柵514和第二格柵524中的第一終端會被配置成用以攜載控制該微電子元件501之操作模式的資訊。更明確地說，該等第一組第一終端504和第二組第一終端504中的每一者會被配置成用以攜載傳輸至該微電子結構500的一特殊命令訊號及/或時脈訊號組中的所有訊號。於其中一實施例中，該等第一組和第二組中每一組中的第一終端504會被配置成用以攜載從一外部器件(舉例來說，電路板或是其它裝置)處被傳輸至該微電子結構500的所有命令訊號、位址訊號、組位址訊號、以及時脈訊號，其中，該等命令訊號包含列位址選通、行位址選通、以及寫入致能。
於該等微電子元件中的一或更多者被配置成用以提供動態記憶體儲存陣列功能的實施例中，例如，由動態隨機存取記憶體(DRAM)半導體晶片或是多個DRAM晶片組成的組件所提供，該等命令訊號可能係寫入致能訊號、列位址選通訊號、以及行位址選通訊號。被設置在第一組和第二組(被設置在格柵514、524中)裡面的終端可能攜載或不攜載其它訊號，例如，ODT(晶粒上終止)、晶片選擇、時脈致能。該等時脈訊號可能係被該等微電子元件中一或更多者用來取樣該等位址訊號的時脈。舉例來說，在 圖7A的微電子封裝500A、500B中並且如圖6F中進一步所示，該等第一終端504會被配置成用以攜載時脈訊號CK與CKB、列位址選通RAS訊號、行位址選通CAS訊號、寫入致能訊號WE、位址訊號A0至A15(含)、以及組位址訊號BA0、BA1、BA2。
在圖6B與6C中所示的實施例中，至少某些該等第二終端506(它們可能被設置在第三格柵516和第四格柵526裡面的多個位置處(圖6B)或者被設置在第三格柵648和第四格柵652裡面的多個位置處(圖6C))會被配置成用以攜載被設置在該等第一格柵514和第二格柵524裡面的多個位置處的第一終端504所攜載之命令訊號、位址訊號、以及時脈訊號以外的訊號。除非另外提及，否則，在本文中引用的任何實施例中，該等第二終端506可能攜載或不攜載諸如下面的訊號或參考電位：晶片選擇、重置、電源供應器電壓(舉例來說，Vdd、Vddq、以及接地(舉例來說，Vss與Vssq))。
於其中一實施例中，被配置成用以攜載該等位址訊號以外之訊號的至少某些該等第二終端506會被排列成在該等第一格柵514和第二格柵524裡面的多個位置處。於其中一範例中，被配置成用以攜載該等命令訊號、位址訊號、以及時脈訊號以外之訊號的至少某些該等第二終端506會被排列成在該等第一格柵514和第二格柵524裡面的多個位置處。圖式中雖然顯示特殊配置的第二終端506；不過，圖中所示之配置僅係為達解釋之目的，而沒有限制的意義。舉例來說，該等第二終端506可能還包含被配置成用以被連接至電力訊號或接地訊號的終端。
該封裝之該等第一格柵514和第二格柵524中的第一終端的排列方式特別顯示在圖6D中。於其中一範例中，每一個格柵514、格柵524 皆可能包含第一和第二平行終端行536。每一個格柵中的終端行536可能彼此相鄰。或者，圖6D中雖然並未顯示；但是，至少一終端可能被設置在該等第一終端行和第二終端行之間。
於另一範例中，例如，圖6E中所見，該等格柵可能包含一終端行，其中，一行軸線519延伸穿過此行中的大多數終端504，也就是，置中於此行軸線。然而，在此行中，該等終端中的一或更多者可能並未置中於該行軸線，如同終端504’的情況。於此情況中，即使此(等)終端可能因為比較靠近該特殊行的軸線519而比較遠離任何其它行的軸線的關係並未置中於軸線519，此等一或更多個終端仍會被視為一特殊行的一部分。行軸線519可能延伸穿過並未置中於行軸線的此等一或更多個終端；或者，於某些情況中，該等未置中的終端可能比較遠離該行軸線，而使得該行軸線519可能甚至沒有通過該行中的此等未置中的終端。在其中一行中，甚至在一行以上中，可能有一個、數個、或是許多個終端沒有置中於一格柵中個別行的行軸線。
又，該等終端格柵可能含有行以外的成群終端排列，例如，形狀類似環圈、多邊形、或是凌亂分散的終端排列。如圖6E中所示，一囊封劑546會疊置在該基板之第二表面508的上方並且會接觸其中的微電子元件501。於某些情況中，該囊封劑會疊置在該微電子元件的正面505上方，背向該基板502。
如同上面在圖6D提供的範例中，並且如同在圖6B中所見，第二格柵524中的第一終端的訊號指派係第一格柵514中的第一終端的訊號指派的鏡射影像。換言之，該等第一格柵和第二格柵中的第一終端的訊號 指派對稱於該等第一格柵514和第二格柵524之間的理論平面或軸線532，此案例中的軸線532延伸在第一終端行536延伸的方向542中。因為第二格柵524中的訊號指派係第一格柵514中的訊號指派的鏡射影像，所以，第一格柵514中被指派用以攜載訊號A15的第一終端514-1係在該格柵裡面和第二格柵524中被指派用以攜載訊號A15的對應第一終端524-1相同的相對垂直位置中。然而，因為第一格柵514含有兩行且第一格柵514中被指派用以攜載訊號A15的終端514-1在該第一格柵514的兩行536中的左邊行中，所以，該鏡射影像排列會要求第二格柵524中被指派用以攜載訊號A15的對應終端524-1係在該第二格柵524的兩行中的右邊行中。
此排列的另一種結果係，被指派用以攜載訊號A9的終端同樣會在該等第一格柵514和第二格柵524中每一者中位於該格柵裡面的相同相對垂直位置中。然而，在第一格柵514中，被指派用以攜載訊號A9的第一終端514-2在該第一格柵514的兩行536中的右邊行中，而且該鏡射影像排列要求第二格柵524中被指派用以攜載訊號A9的對應終端524-2係在該第二格柵524的兩行中的左邊行中。如能夠在圖6D中所見，相同的關係適用於該等第一格柵和第二格柵中每一者中的每一個第一終端，至少適用於被指派用以攜載讓如上面討論之微電子結構的位址輸入接收的位址資訊的每一個第一終端。
該等第一終端之訊號指派所對稱的理論平面532可能位於該基板上的各種位置處。該理論平面532會被視為一軸線，於某些實施例中，其可能係該封裝的中央軸線，位在和該基板的第一和第二反向邊緣540、541等距的位置處，尤其是當該等第一終端行536延伸在平行於該等 邊緣540、541的方向中時，而該等第一格柵和第二格柵則被設置在對稱於此中央軸線的位置處。於其中一範例中，該軸線532可能位於和一平行且等距於該基板之第一和第二邊緣540、541的直線相隔的距離沒有大於任何兩個相鄰終端行之間的最小間距的三又二分之一倍裡面。或者，此對稱軸532可能會在水平方向535中偏離等距於邊緣540、541之間的中央軸線。
於一特殊的範例中，該等第一格柵和第二格柵中的終端可能位於該封裝的中央區之中。於其中一範例中，該等第一格柵514和第二格柵524中的每一者之中的至少一終端行536會被設置在和一等距且平行於該基板之第一和第二邊緣540、541的直線相隔的距離沒有大於任何兩個相鄰平行的終端行536之間的最小間距的三又二分之一倍裡面。
如上面提及，該等第二終端506會被配置成用以攜載上面提及之位址資訊以外的資訊或是上面提及之命令-位址匯流排的訊號以外的資訊。於其中一範例中，該等第二終端506可能包含用於攜載下面訊號的終端：送往及/或來自該微電子元件的單向或雙向資料訊號、資料選通訊號、資料遮罩訊號、以及用於啟動或關閉終端電阻器之平行終止的ODT或「晶粒上終止」訊號。於特殊的範例中，該等第二終端可能攜載諸如下面的訊號：晶片選擇；重置；時脈致能；以及參考電位，例如，電源供應器電壓(舉例來說，Vdd、Vddq、或是接地(舉例來說，Vss與Vssq))。
於某些實施例中，只要適合放置，部分或全部終端可能會被配置成用以攜載要被設置為該封裝上第二終端506的命令-位址匯流排訊號以外的訊號。舉例來說，部分或全部第二終端506會被排列在其中排列著該等第一終端504的基板502上相同的格柵514、524中。部分或全部第二 終端506可能會被設置在和部分或全部第一終端504相同的行之中或不同的行之中。於某些情況中，一或更多個第二終端會連同該等第一終端穿插散佈在相同的格柵或其行之中。
於一特殊的範例中，如能夠在圖6D中所見，部分或全部第二終端506會被設置在曝露在該基板之第一表面510處的第三區或格柵516中，而且另一組第二終端會被設置在曝露在該第一表面510處的第四區或格柵526中。於一特殊的情況中，該第三區或格柵516中的該等第二終端的訊號指派可能係該第四區或格柵526中的該等第二終端的訊號指派的鏡射影像，方式和上面針對第一格柵和第二格柵所述者相同。
該等第三格柵516和第四格柵526於某些情況中可能延伸在該等第一格柵和第二格柵所延伸的方向542中並且可能彼此平行。該等第三格柵和第四格柵可能也會平行於該等第一格柵514和第二格柵524。或者，參考圖6F，其中設置著第二終端的格柵527、537可能會延伸在橫切過甚至正交於方向542的另一方向535中。於另一範例中，某些第二終端可能會被設置在圖6D中所示之格柵516、526、527、以及537的每一者裡面。某些第二終端亦可能會或不會被設置在該等第一格柵514和第二格柵524裡面的多個位置處。
另外，如圖6D中所示，格柵527中之該等第二終端的訊號類別指派可能會對稱於垂直軸532，而且格柵537中之該等第二終端的訊號類別指派可能會對稱於垂直軸532。如本文中的用法，倘若該等訊號指派係在相同的指派類別中的話，即使該類別裡面的數值指標不同，兩個訊號類別指派仍可能會彼此對稱。示範性訊號類別指派可能包含資料訊號、資料 選通訊號、資料選通互補訊號、以及資料遮罩訊號。於一特殊的範例中，在格柵527中，具有訊號指派DQSH和DQSL的第二終端會以垂直軸532為基準對稱於它們的訊號類別指派，其為資料選通，即使此等第二終端具有不同的訊號指派。
如在圖6F中進一步所示，將該等資料訊號指派至該微電子封裝上該等第二終端的空間位置(例如，資料訊號DQ0、DQ1、…)可能會以垂直軸532為基準有模數X(modulo-X)對稱性。模數X對稱性能夠幫助保留組件600或754(例如，在圖7A與7B中所見)中的訊號完整性，其中，一或更多對第一和第二封裝會彼此反向地被鑲嵌至一電路板，而且該電路板會電性連接每一個反向鑲嵌封裝對中的第一和第二封裝中的對應第二終端對。當終端的訊號指派具有以某一軸為基準的「模數X對稱性」時，攜載具有相同「模數X」之訊號的終端則會被設置在對稱於該軸的多個位置處。
因此，於組件600或754中，例如，在圖7A與7B中，模數X對稱性允許經由該電路板進行電性連接，俾使得一第一封裝的終端DQ0會經由該電路板被電性連接至第二封裝中具有相同模數X(此案例中的X為8)的終端DQ8，因此，該連接係在基本上筆直穿過，也就是，垂直於，該電路板之厚度的方向中進行。因此，8取模數8運算結果的數值為0，而9取模數8運算結果的數值為1。所以，當該等訊號指派具有模數8對稱性時，被配置成用以攜載其模數8運算會產生結果「1」之訊號的終端，例如，DQ1，會被設置在該基板上以某一軸為基準對稱於被配置成用以攜載其模數8運算會產生相同結果，也就是，「1」，之訊號的另一終端(例如，DQ9或DQ17)的位置處。
於其中一範例中，「X」可能為數字6n(2的n次方)，其中，n大於等於6；或者，X可能為8xN，N為二或者更大。因此，於其中一範例中，X可能等於半個位元組中的位元數(4位位元)、一個位元組中的位元數(8位位元)、多個位元組中的位元數(8xN，N為二或者更大)、一個字組中的位元數(32位位元)、或是多個字組中的位元數。依此方式，於其中一範例中，當有如圖6D中所示般的模數8對稱性時，格柵527中被配置成用以攜載資料訊號DQ0的一封裝終端DQ0的訊號指派會以垂直軸532為基準對稱於被配置成用以攜載資料訊號DQ8的另一封裝終端DQ8的訊號指派。又，這同樣適用於格柵537中以該垂直軸為基準之封裝終端DQ0和DQ8的訊號指派，並且同樣適用於格柵537。模數8對稱性，例如，本文中所述，能夠在格柵527、537中的封裝終端DQ0至DQ15的每一個訊號指派中看見。
重要值得注意的係，圖中雖然並未顯示；不過，模數「X」可能為大於6n(2的n次方)的數並且可能係大於二的任何數。因此，對稱性所依據的模數X會相依於有多少位位元出現在該封裝所建構或配置的資料大小中。舉例來說，當資料大小為50位位元而非8時，那麼，訊號指派則可能會有模數10對稱性。可能的情況甚至係，當資料大小為奇數位位元時，模數X則可能為此數。
於其中一範例中，具有一球形輸出(ball-out)，也就是，終端配置(例如，圖6D中所示)的微電子結構能夠用於包含根據工業標準DDR3或DDR4規格來操作之微電子元件的微電子結構。
圖6G的變化例圖解能夠在被設置於微電子結構640之理論平面532的第一側641的第一組642第一終端和被設置於該理論平面的第二 側643的第二組644第一終端之間提供對稱性的另一種方式。於此範例中，如同在上面的範例中，該等第一組第一終端和第二組第一終端中的每一者會被配置成用以攜載足以明確指定該記憶體儲存陣列裡面的一位置的位址資訊。於某些情況中，每一組642、644可能僅攜載用以明確指定該記憶體儲存陣列裡面的一位置所需要的大多數位址資訊。
於圖6C中所示的一範例中，在一理論平面532的每一側可能會有一組無連接終端，它們不需要傳輸位址資訊給該微電子結構中一或更多個記憶體儲存陣列的位址輸入。如本文中的用法，一微電子結構的「無連接終端」的意義為沒有在任何電性路徑(舉例來說，用於傳導資訊給該微電子結構裡面的任何微電子元件(舉例來說，半導體晶片)的路徑)中被連接的終端，不論在此無連接終端上是否存在任何資訊。因此，即使資訊可能出現在一無連接終端上，例如，可能從被連接至該無連接終端之位於該微電子結構外部的另一器件處被耦合至此，出現在該無連接終端上的資訊仍不會在被提供至該微電子結構裡面之任何微電子元件的任何路徑中。
於此情況中，第一側中每一個第一終端的位置會以理論平面532為基準對稱於該平面532之第二側的一無連接終端的位置；且第二側中每一個第一終端的位置會以理論平面為基準對稱於第一側的一無連接終端的位置。因此，如圖6G中所見，舉例來說，該平面之第一側641中以Field0(642)表示的一組第一終端中每一個第一終端的位置會以理論平面532為基準對稱於被設置在該平面532之第二側643中以Field0(NC)表示的一組無連接終端中的一無連接終端的位置(舉例來說，在圖6G中顯示為第一組642第一終端中的NC)。另外，在圖6G中，該平面532之第二側643中以Field1(644) 表示的一組第一終端中每一個第一終端的位置會以理論平面532為基準對稱於被設置在該平面之第一側641中以Field1(NC)表示的一組無連接終端中的一無連接終端的位置。
該平面之相同側(舉例來說，第一側641)中的第一終端組和無連接終端組能夠被設置在任何合宜的位置處，只要滿足上面所述之某一側的第一終端和其反向側的無連接終端之間的對稱性必要條件即可。其中設置著平面532之某一側中的第一終端組的空間並不需要連續。其中設置著平面532之某一側中的無連接終端組的空間同樣並不需要連續。因此，以Field0(642)表示的第一終端組的位置和該理論平面之相同第一側641中以Field1(NC)表示的無連接終端組的位置並不需要佔據該結構之該表面的不重疊區，也就是，第一側641中該第一終端組中的第一終端的位置能夠被設置在相對於該第一側641中的無連接終端的任何合宜位置處，包含彼此交錯混合。又，相同的關係亦能夠適用於平面532之第二側中的第一終端和無連接終端。當然，於其中一範例中，該平面之某一側中的該等第一終端中的每一個第一終端以及該等無連接終端中的每一個無連接終端可以被設置在一共同格柵中的任何位置處。
於其中一範例中，具有一球形輸出(ball-out)，也就是，終端配置(例如，圖6C或6G中所示)的微電子結構能夠用於包含相容於工業標準LPDDR3規格之微電子元件的微電子結構。
於圖6C中所示的另一範例中，不需要位於平面532之相同側(舉例來說，第一側641)的每一組第一終端中的終端以及每一組無連接終端中的終端能夠被設置在該平面之任一側的任何合宜位置處，只要滿足上 面所述之某一側(舉例來說，第一側641)的每一個第一終端和其反向側(舉例來說，第二側642)的無連接終端之間的對稱性必要條件即可。因此，由黑色矩形所示的一第一組第一終端以及由黑色橢圓形所示的一第二組第一終端可以分佈在平面532兩側。不需要位於平面532之相同側(舉例來說，第一側641)的每一組第一終端以及每一組無連接終端能夠被設置在該平面之任一側的任何合宜位置處，只要滿足上面所述之某一側(舉例來說，第一側641)的每一個第一終端和其反向側(舉例來說，第二側642)的無連接終端之間的對稱性必要條件即可。舉例來說，在圖6C中會看見，由黑色矩形所示的一組第一終端中的每一個終端以及由黑色橢圓形所示的一第二組第一終端中的每一個終端對稱於該平面中其反向側中的一無連接終端(NC)。
圖7A所示的係由被鑲嵌至電路板554之反向的第一表面550和第二表面552的第一微電子封裝500A和第二微電子封裝500B所組成的組件600。圖中雖然顯示具有一特定內部結構的微電子結構；不過，於某些範例中，每一個微電子結構500可能如上面參考圖6B或6C所示及所述，或者，可能如本文中其它部分所示及所述。每一個微電子結構500A可能具有和被鑲嵌在其反向處的微電子結構500B相同的內部結構；或者，微電子結構500A可能和該另一微電子結構500B有不同的內部結構。該電路板可能為各種類型，就此而言，例如，雙排記憶體模組(DIMM)模組中所使用的印刷電路板、要連接一系統中其它器件的電路線路板或電路板、或是主機線路板。該等第一微電子結構500A和第二微電子結構500B可能分別被鑲嵌至曝露在該電路板554之第一表面550和第二表面552處的對應接點560、562。
如圖7A中特別顯示，因為每一個封裝的第二格柵中的第一終端的訊號指派係每一個封裝的第一格柵中的第一終端的訊號指派的鏡射影像；所以，當該等封裝500A、500B以彼此反向的方式被鑲嵌至該電路板時，第一封裝500A的第一格柵514A中的每一個第一終端會對齊第二封裝500B的第二格柵524B中具有相同訊號指派並且與其電性連接的對應第一終端。又，第一封裝500A的第二格柵524A中的每一個第一終端同樣會對齊第一格柵514B中具有相同訊號指派並且與其電性連接的對應第一終端。
為確保起見，每一對相連終端的對齊可能落在一公差裡面，俾使得每一對相連終端會在該電路板554的第一表面550中正交的x方向與y方向中彼此對齊於一個球間距裡面。如在圖7A中明顯可見，每一個格柵的該等第一終端會在平行於該電路板之第一表面550中的x與y正交方向中彼此對齊於一個球間距裡面，該球間距不大於任一封裝中該等終端之任何兩個相鄰平行行之間的最小間距。於一特殊的範例中，該等格柵可能會彼此對齊在該等x方向與y方向中，俾使得該等第一微電子封裝和第二微電子封裝中的至少某些該等第一終端會彼此一致。如本文中的用法，當位於一電路板之反向表面處的封裝的該等第一終端彼此「一致」時，該對齊會落在慣用的製造公差裡面，或者，會在平行於該等第一電路板表面和第二電路板表面的x與y正交方向中彼此對齊於小於一個球間距之一半的公差裡面，該球間距如上面所述。
於一特殊的範例中，該等個別第一微電子封裝500A和第二微電子封裝500B之已對齊的格柵(舉例來說，第一封裝的第一格柵514A和第二封裝500B的第二格柵524B)的至少半數位置會在該電路板554的第一 表面550中正交的x方向與y方向中彼此對齊。
因此，如圖7A中進一步所示，一在該第一封裝500A的格柵514A中攜載標記著「A」之訊號的特殊第一終端會對齊第二封裝500B的格柵524B中攜載相同訊號「A」的對應第一終端。這同樣適用於一在該第一封裝500A的格柵524A中攜載標記著「A」之訊號的特殊第一終端會對齊第二封裝500B的格柵514B中攜載相同訊號「A」的對應第一終端。
依此方式，如在圖7A中進一步所見，介於該等第一封裝500A和第二封裝500B的每一對電性連接第一終端之間穿過該電路板的電性連接線的長度會明顯縮減，因為此等電性連接第二終端對中每一對之中的終端可能相互疊置，或者，至少相互對齊於一個球間距裡面。此等電性連接線的長度縮減會縮短該電路板和該組件中的截線長度，針對該等第一終端所攜載並且被傳輸至該等第一和第二兩個封裝中的微電子元件的上述訊號來說，這能夠幫助改良電性效能，就此而言，例如，縮短趨穩時間、減少振盪、減少抖動、或是減少符號間干擾。又，其還可能達到其它好處，例如，簡化電路板的結構或是降低設計或製造該電路板的複雜性和成本。
如圖7A中進一步所示，當每一個封裝500A、500B的第二終端被排列在具有上面針對圖6D所述之特定鏡射影像排列的第三格柵和第四格柵中時，舉例來說，每一個封裝的第三格柵的每一個終端可能會對齊另一個封裝的第四格柵中具有相同訊號指派並且與其電性連接的對應第二終端。因此，如在圖7A中所見，第一封裝500A的第三格柵516A中的每一個終端會對齊第二封裝500B的第四格柵526B中具有相同訊號指派並且與其電性連接的對應終端。又，第一封裝500A的格柵526A中的每一個終 端同樣會對齊在第三格柵516B中具有相同訊號指派並且與其電性連接的對應終端的一個球間距裡面。再次地，每一對相連終端的對齊落在一公差裡面，俾使得每一對相連終端會在該電路板554的第一表面550中正交的x方向與y方向中彼此對齊於一個球間距裡面。於一特殊的實施例中，該對齊會使得封裝500A、500B的對應相連終端彼此一致。
因此，如圖7A中進一步所示，一在該第一封裝500A的格柵516A中攜載標記著「B」之訊號的特殊第一終端會對齊在第二封裝500B的格柵526B中攜載相同訊號「B」並且與其電性連接的對應第一終端的一個球間距裡面。這同樣適用於一在該第一封裝500A的格柵526A中攜載標記著「B」之訊號的特殊第一終端會對齊在第二封裝500B的格柵516B中攜載相同訊號「B」並且與其電性連接的對應第一終端的一個球間距裡面。
雷同於上面所述之第一封裝和第二封裝的對應第一終端之間的連接線，於此實施例中，介於該等第一封裝和第二封裝的電性連接第二終端對之間穿過該電路板的電性連接線的長度會明顯縮減，因為此等電性連接第二終端對中每一對之中的終端可能彼此一致，或者，會在平行於該電路板表面之正交的x方向與y方向中彼此對齊於一個球間距裡面。又，雷同於上面所述的好處，當一微電子封裝的該等第二終端(也就是，能夠被排列成用以攜載上面提及之命令-位址匯流排的訊號以外之訊號的終端)依此方式排列時可以達到縮短截線長度並且簡化用於該等第一封裝和第二封裝之間的連接的電路板的構造。
圖7C所示的係一微電子組件700，其包含一被配置成用以耦合至一或更多個微電子封裝730(圖7C中所示的730A、730B)的電路板 720。每一個微電子封裝730可能係圖6B中所示的微電子封裝500(舉例來說，DDR3或DDR4封裝)，或者，可能係圖6C中所示的微電子封裝640(舉例來說，LPDDR3封裝)。具有圖7C至7H中所示之配置的電路板能夠有任一類型的微電子封裝500或640與其耦合。
如在圖7C中所見，該等微電子封裝730中的每一者可能包含一或更多個半導體晶片731並且可能包含一介電層733，該介電層有一表面734疊置在該等一或更多個半導體晶片的至少其中一者的某一面732上方。該介電層733的表面734會背向該等一或更多個半導體晶片731的面732。該等微電子封裝730中的每一者可能包含沿著該介電層733延伸的多條線路735以及延伸自該等線路並且電性連接曝露在該等一或更多個半導體晶片的至少其中一者的面732處的位址輸入737的多個金屬化穿孔736。每一個微電子封裝730會被配置成用以將在該等第一終端504中收到的位址資訊經由該等線路735和該等金屬化穿孔736耦合至該等位址輸入737。
參考圖7B，電路板720會有多個接點760曝露在該電路板的一主要表面721的一第一連接部位761處，以及多個接點762曝露在該電路板中和該主要表面反向的一第二表面722的一第二連接部位763處。該等接點760、762會被配置成被耦合至曝露在一微電子封裝50O(圖6B)之正表面處的終端504和506以及曝露在一微電子封裝640(圖6C)之正表面處的終端642、644、646、648、650、以及652。一第一連接部位761在該主要表面721上有一周圍邊界764，包圍被配置成用以耦合至單一第一微電子封裝730A的一群接點760。一第二連接部位763在該第二表面722上有一周圍邊界765，包圍被配置成用以耦合至單一第二微電子封裝730B的一群接點762。
曝露在該主要表面721的該第一連接部位761處的該等接點760可能包含被設置在一垂直於該主要表面721的理論平面532的個別第一與第二反向側741、743中的第一組A0第一接點704和第二組A0’第一接點704。該第一組A0第一接點704的訊號指派會以該理論平面532為基準對稱於該第二組A0’第一接點704的訊號指派。該等接點760可能還包含被設置在該理論平面532的個別第一側741與第二側743中的第三組A1’第一接點704和第四組A1第一接點704。該第三組A1’第一接點704的訊號指派會以該理論平面為基準對稱於該第四組A1第一接點的訊號指派。該等第一接點704組A0、A0’、A1’、以及A1中的每一者會被配置成用以攜載相同的訊號，而且該等第一接點組中的每一者會被配置成用以攜載足以明確指定被耦合至該等接點760的一第一微電子封裝730A的記憶體儲存陣列裡面的一位置的位址資訊。
曝露在該第二表面722的該第二連接部位763處的該等接點762可能包含被設置在理論平面532的個別第一與第二反向側741、743中的第五組B0’第一接點704和第六組B0第一接點704。該第五組B0’第一接點704的訊號指派會以該理論平面532為基準對稱於該第六組B0第一接點704的訊號指派。該等接點762可能還包含被設置在該理論平面532的個別第一側741與第二側743中的第七組B1第一接點704和第八組B1’第一接點704。該第七組B1第一接點704的訊號指派會以該理論平面為基準對稱於該第八組B1’第一接點的訊號指派。該等第一接點704組B0、B0’、B1’、以及B1中的每一者會被配置成用以攜載相同的訊號，而且該等第一接點組中的每一者會被配置成用以攜載足以明確指定被耦合至該等接點 762的一第二微電子封裝730B的記憶體儲存陣列裡面的一位置的位址資訊。
於其中一範例中，該等第一組A0第一接點704和第五組B0’第一接點704會彼此對齊在平行於該電路板720之主要表面721的x與y正交方向中，而該等第二組A0’第一接點704和第六組B0第一接點704會彼此對齊在該等x與y正交方向中。該等第一組A0第一接點704和第五組B0’第一接點704的對齊以及該等第二組A0’第一接點704和第六組B0第一接點704的對齊可能係在等於該等第一接點之相鄰接點之間的最小間距750(圖7C)的距離內。
同樣地，該等第三組A1’第一接點704和第七組B1第一接點704會彼此對齊在平行於該電路板720之主要表面721的x與y正交方向中，而該等第四組A1第一接點704和第八組B1’第一接點704會彼此對齊在該等x與y正交方向中。該等第三組A1’第一接點704和第七組B1第一接點704的對齊以及該等第四組A1第一接點704和第八組B1’第一接點704的對齊可能係在等於該等第一接點之相鄰接點之間的最小間距750(圖7C)的距離內。。
於其中一範例中，該等第一接點組A0、A0’、A1’、A1、B0、B0’、B1’、以及B1會被排列在延伸在平行於該理論平面532的方向Y中的至少一個別行之中。該等第二接點706(圖7C)可能同樣會被排列在延伸在平行於該理論平面532的方向Y中、或是垂直於該理論平面532的方向X中的一或更多行之中；或是，被排列在延伸在該方向X中的至少一行之中以及延伸在該方向Y中的至少一行之中，舉例來說，如圖6C中所示。
於其它範例中，該等第一接點704組中的每一者能夠被設置 在任何合宜位置處，只要滿足上面所述之以理論平面532為基準的對稱性必要條件即可。其中設置著理論平面532之某一側中的一第一接點704組的空間並不需要連續。舉例來說，第一組A0中的第一接點704以及第三組A1’中的第一接點704會在該理論平面532之第一側741的一第一共同終端格柵裡面的多個位置處彼此交錯混合，而第二組A0’中的第一接點704以及第四組A1中的第一接點704會在該理論平面532之第二側743的一第二共同終端格柵裡面的多個位置處彼此交錯混合。
在根據圖7B之實施例的一特殊電路板720中，被耦合至接點760的微電子封裝730A和被耦合至接點762的微電子封裝730B可能係第一類型微電子封裝(例如，圖6B中所示的微電子封裝640)或是第二類型微電子封裝(例如，圖6C中所示的微電子封裝500)中的其中一者。
於該微電子封裝730A係第一類型微電子封裝(例如，圖6G中所示的微電子封裝640，舉例來說，LPDDR3封裝)的範例中，該第一類型微電子封裝的終端可能包含被配置成用以被耦合至該等第一組A0第一接點704和第四組A1第一接點704的第一終端642、644(圖6G的Field0和Field1)以及被配置成用以被耦合至該等第二組A0’第一接點和第三組A1’第一接點的無連接終端(圖6G的Field0 NC和Field1 NC)。如上面參考圖6G所述，並且如圖6C中所示，該理論平面之第一側641中的每一個第一終端642的位置會以該理論平面532為基準對稱於第二側643中的一無連接終端的位置，而且第二側中的每一個第一終端644的位置會以該理論平面為基準對稱於第一側中的一無連接終端的位置。
於圖7D中所示的範例中，當該等微電子封裝730係第一類 型微電子封裝時(舉例來說，LPDDR3封裝)，第一微電子封裝730A的終端504a以及第二微電子封裝730B的終端504c為如上面所述的第一終端504，而第一微電子封裝730A的終端504c以及第二微電子封裝730B的終端504d則為如上面所述的無連接終端。於此範例中，該等微電子封裝730A和730B中的每一者皆有一組第一終端被連接至匯流排F0和F1中的每一者；而且該等微電子封裝730A和730B中的每一者皆有兩組無連接終端，每一組無連接終端會以該理論平面532為基準對稱於該理論平面之另一側中的一組第一終端的位置。
如上面所述，每一個無連接終端504b和504d不會被連接在任何電性路徑中(舉例來說，用於傳導資訊給微電子封裝730A或730B裡面之任何微電子元件(舉例來說，半導體晶片)的路徑)，不論在此無連接終端上是否存在任何資訊。如圖7C中所示，導電接合單元711(舉例來說，焊球)會延伸在每一個微電子封裝730A和730B的所有終端以及對應的電路板接點760與762之間。然而，於此實施例中，當被連接至對應的電路板接點760與762時，無連接終端504b與504d並沒有於用以傳導資訊給該微電子封裝裡面的一半導體晶片731的任何電性路徑中被連接在該微電子封裝730裡面。
於該微電子封裝730A係第二類型微電子封裝(例如，圖6B中所示的微電子封裝500，舉例來說，DDR3或DDR4封裝)的範例中，該第二類型微電子封裝的終端包含被配置成用以被耦合至該等第一組A0第一接點704、第二組A0’第一接點704、第三組A1’第一接點704、以及第四組A1第一接點704的第一終端504。於此範例中，所有終端504a、504b、 504c、504d以及都可能是第一終端504。如上面參考圖6B所示及所述，理論平面532之第一側中的第一終端(舉例來說，位在第一格柵514裡面的多個位置處)的訊號指派可能係該理論平面之第二側中的第一終端(舉例來說，位在第二格柵524裡面的多個位置處)的訊號指派的鏡射影像。
再次參考圖7B，電路板720可能包含具有複數條訊號線708的至少一匯流排F0、F1，該等訊號線708被配置成用以攜載傳輸至該等接點704、706的所有位址資訊。該等第一接點704會電性連接該至少一匯流排F0、F1。舉例來說，該等第一組A0第一接點704和第四組A1第一接點704可能會電性連接第一匯流排F0，而該等第二組A0’第一接點和第三組A1’第一接點可能會電性連接第二匯流排F1。
於其中一範例中，該至少一匯流排F0、F1會延伸在平行於該主要表面721的第一方向X中，該第一方向橫切該理論平面532。於一特殊的範例中，該至少一匯流排F0、F1會延伸在平行於該主要表面721的第二方向Y中，該第二方向平行於該理論平面532。圖7B中所示的匯流排F0和F1雖然彼此分開而且每一者皆有複數個訊號線708彼此平行延伸；但是，情況未必如此。於某些實施例中，匯流排F0和F1的訊號線708可能位在彼此相同的平面中，而且每一條各自的訊號線可能包含延伸在複數個平面中和複數個方向中的導體部。於其中一範例中，該至少一匯流排F0、F1會被配置成用以攜載傳輸至接點704、706的所有命令訊號，該等命令訊號為寫入致能訊號、列位址選通訊號、以及行位址選通訊號。
如能夠在圖7B中所見，該少一匯流排F0、F1可能具有複數條訊號線708，被配置成用以攜載傳輸至該等第一連接部位761、第二連 接部位763之接點760、762的所有位址資訊。該等第一連接部位761、第二連接部位763的接點760、762會電性連接該至少一匯流排F0、F1。
於圖7B中所示的範例中，主要表面721處的每一組接點760會在該等X方向與Y方向中對齊第二表面722處的一對應接點762組，而且此等對應的接點組會被連接至一匯流排F0或F1中相同的訊號線708組。利用相同的匯流排達成反向接點760、762組的此種連接目的概略顯示在圖7B中的位置707處。
舉例來說，第一組A0接點760會在該等X方向與Y方向中對齊第五組B0’接點762，而且兩組A0和B0’會被連接至匯流排F0中被配置成用以攜載相同位址訊號組的訊號線708。第二組A0’接點760會在該等X方向與Y方向中對齊第六組B0接點762，而且兩組A0’和B0會被連接至匯流排F0中被配置成用以攜載相同位址訊號組的訊號線708。於圖中所示的範例中，全部四組A0、A0’、B0、以及B0’會被連接至匯流排F0中被配置成用以攜載相同位址訊號組的相同訊號線708組。
同樣地，第三組A1’接點、第四組A1接點、第七組B1接點、以及第八組B1’接點會被配置成用以攜載相同的位址訊號組。舉例來說，第三組A1’接點760會在該等X方向與Y方向中對齊第七組B1接點762，而且兩組A1’和B1會被連接至匯流排F1中被配置成用以攜載相同位址訊號組的訊號線708。第四組A1接點760會在該等X方向與Y方向中對齊第八組B1’接點762，而且兩組A1和B1’會被連接至匯流排F1中被配置成用以攜載相同位址訊號組的訊號線708。於圖中所示的範例中，全部四組A1、A1’、B1、以及B1’會被連接至匯流排F1中被配置成用以攜載 相同位址訊號組的相同訊號線708組。
於此範例中，電路板720會被配置成用以攜載兩組相同的位址資訊訊號：第一組位址資訊訊號在匯流排F0中，其被連接至該等第一組A0接點、第二組A0’接點、第五組B0’接點、以及第六組B0接點；而第二組位址資訊訊號在匯流排F1中，其被連接至該等第三組A1’接點、第四組A1接點、第七組B1接點、以及第八組B1’接點。
於一特殊的範例中，電路板720會在該主要表面處具有一第二連接部位，在圖7B中概略地顯示為連接部位768。於此範例中，該第一連接部位761中的接點的結構會被複製於該第二連接部位768處，俾使得該第二連接部位768會有第五組接點760、第六組接點760、第七組接點760、以及第八組接點760，它們會如同第一連接部位處的接點被電性連接至相同至少一匯流排F0、F1中的訊號線708。
於此範例中，第一連接部位761處的第一組接點760和第二組接點760以及第二連接部位768處的第五組接點和第六組接點會被連接至相同匯流排F0中被配置成用以攜載相同位址資訊組的相同訊號線708組。同樣地，第一連接部位761處的第三組接點760和第四組接點760以及第二連接部位768處的第七組接點和第八組接點會被連接至相同匯流排F1中被配置成用以攜載相同位址資訊組的相同訊號線708組。
如同上述實施例中，每一組第一接點A0、A0’、A1、A1’、B0、B0’、B1、以及B1’會被配置成用以攜載獨特地明確指定該組第一接點所連接之微電子元件730的記憶體儲存陣列裡面的一儲存位置的充分位址資訊。於其它情況中，每一組第一接點A0、A0’、A1、A1’、B0、B0’、 B1、以及B1’會被配置成用以僅攜載獨特地明確指定該組第一接點所連接之微電子元件730的記憶體儲存陣列裡面的一儲存位置所需要的大多數訊號。
現在參考圖7C，曝露在主要表面721處的接點760可能還包含被設置在理論平面532之個別第一側741和第二側743中的第一組A2第二接點706和第二組A2’第二接點706，該第一組A2第二接點被設置在周圍邊界764(圖7B)的第一邊緣766和該等第一組A0第一接點704與第三組A1’第一接點704之間，該第二組A2’第二接點被設置在該周圍邊界中和該第一邊緣反向的第二邊緣767和該等第二組A0’第一接點與第四組A1第一接點704之間。該等第一組A2第二接點706和第二組A2’第二接點706會一起被配置成用以攜載資料匯流排訊號和資料選通訊號。
參考圖7C，電路板720可能具有至少一第二匯流排F2，其電性連接至少某些該等第二接點706。此第二匯流排F2可能有複數條訊號線708，該等訊號線708被配置成用以攜載位址資訊以外的資訊。於此實施例中，至少一第一匯流排F0、F1會電性連接至少某些該等第一接點704並且可能有複數條訊號線708，該等訊號線708被配置成用以攜載傳輸至該等接點704、706的所有位址資訊；而至少一第二匯流排F2會電性連接至少某些該等第二接點706並且能夠被配置成用以攜載位址資訊以外的資訊。
微電子組件700可能包含一驅動元件701，被電性連接至該至少一匯流排F0、F1。該驅動元件701可能還會被電性連接至該至少一第二匯流排F2。舉例來說，該驅動元件701可能係一微處理器或是一直接記憶體存取控制器(DMA控制器)。
該電路板720可能視情況包含一或更多個終端電阻器702，它們會被連接至一終端電壓源。該等匯流排F0、F1、以及F2中一或更多者的該等複數條訊號線708中的一或更多條會視情況被電性連接至一終端電阻器702。
圖7D所示的係一微電子組件700d，其係圖7A與7C之微電子組件700的變化例，其中，微電子封裝730A係第一類型微電子封裝(例如，圖6C中所示的微電子封裝640，舉例來說，LPDDR3封裝)，而導電接合單元711會延伸在每一個微電子封裝730A和730B的第一終端504a與504c以及對應的電路板接點760與762之間；但是在每一個微電子封裝730A和730B的無連接終端504b與504d以及面向該等無連接終端的對應電路板接點760與762之間則省略導電接合單元。
圖7E所示的係一微電子組件700e，其係圖7A與7C之微電子組件700的變化例，其中，微電子封裝730A可能係第一類型微電子封裝(例如，圖6C中所示的微電子封裝640，舉例來說，LPDDR3封裝)或是第二類型微電子封裝(例如，圖6B中所示的微電子封裝500，舉例來說，DDR3或DDR4封裝)，但是省略微電子封裝730B，並且提供一介電層723，該介電層723疊置在電路板720e的第二表面722的上方並且在該第二表面處疊置在接點762的上方。於其中一範例中，該介電層723會沿著整個第二表面722延伸。於圖7E的實施例中，電路板720e可能係和圖7A、7C、以及7D之電路板720相同的電路板，利用和電路板720相同的製程來生產；不過，電路板720e會經歷一額外製程來形成介電層723。
圖7F所示的係一微電子組件700f，其係圖7E之微電子組件 700e的變化例，其中，微電子封裝730A係第一類型微電子封裝(例如，圖6C中所示的微電子封裝640，舉例來說，LPDDR3封裝)，而導電接合單元711會延伸在該微電子封裝730A的第一終端504a以及對應的電路板接點760之間；但是在微電子封裝730A的無連接終端504b以及面向該等無連接終端的對應電路板接點760之間則省略導電接合單元。
圖7G所示的係一微電子組件700g，其係圖7E之微電子組件700e的變化例，其中，微電子封裝730A可能係第一類型微電子封裝(例如，圖6C中所示的微電子封裝640，舉例來說，LPDDR3封裝)或是第二類型微電子封裝(例如，圖6B中所示的微電子封裝500，舉例來說，DDR3或DDR4封裝)，但是省略第二表面722處的接點762，並且提供一介電層723，該介電層723疊置在電路板720e的第二表面722的上方。取代該第二表面722處的接點，電路板720g有複數條訊號線708被連接至該至少一匯流排F0、F1，而且至少某些該等訊號線708終止於一曝露在該電路板之第二表面處的末端709中。於圖7G的實施例中，電路板720g可能係和圖7E之電路板720e相同的電路板，利用和電路板720e相同的製程來生產；不過，電路板720g省略用以形成該第二表面722處之接點762的額外製程或製程的一部分。
圖7H所示的係一微電子組件700h，其係圖7G之微電子組件700g的變化例，但是，曝露在第二表面722處的至少某些訊號線708的曝露末端709被省略，因此，不需要形成一介電層疊置在該第二表面上方，因為在該第二表面處沒有任何訊號線的曝露末端需要保護避免遭到氧化。
圖7I進一步顯示兩對微電子封裝500A至500B，或者，更 多對微電子封裝，各具有如上面所述或下文中所述的構造，它們會以和封裝500A、500B雷同的配向電性互連一電路板754(舉例來說，雙排記憶體模組(DIMM)的電路線路板)上個別的板接點。因此，圖7I顯示三對封裝500A至500B，每一對會如同上面所述般以反向配向彼此相向的方式電性互連電路板754。
圖7I圖解一微電子組件(例如，就此而言，舉例來說，DIMM)，其併入一電路板以及以彼此反向的方式被鑲嵌至其第一和第二反向表面的複數個微電子封裝。如在圖7I中所見，上面提及的位址資訊，或者某些情況中的命令-位址匯流排訊號，會在連接部位I、II、或III(個別的微電子封裝500A至500B對會在此等連接部位處被連接至該電路板的反向側)之間的至少一方向543中於一匯流排36(舉例來說，該電路板或電路線路板754上的位址匯流排或命令-位址匯流排)上被繞送。此匯流排36的訊號會在略微不同的時間處抵達個別連接部位I、II、或III處的每一對封裝。該至少一方向543可能橫切或正交於每一個封裝500A或500B裡面的至少一微電子元件上由複數個接點組成的至少一接點行511所延伸的方向542。依此方式，電路板754上(也就是，電路板754上或裡面)的匯流排36的訊號導體於某些情況中會在平行於被連接至該電路板的一封裝500A或500B裡面的一微電子元件上由多個接點組成的至少一接點行511的方向542中彼此隔開。
此種配置，尤其是當每一個微電子封裝的第一格柵中的終端504被排列在延伸於此方向542中的一或更多行之中時，可以幫助簡化該電路板上被用來繞送匯流排36之訊號的一或更多個全域繞送層的訊號導體之 佈線安排。舉例來說，當相對少的第一終端被設置在每一個封裝上相同的垂直佈局位置處時，其可能會簡化一電路板上的命令-位址匯流排訊號的繞送。因此，於圖6C中所示的範例中，每一個封裝的第一格柵514和第二格柵524僅有四個終端被設置在相同的垂直佈局位置處，例如，舉例來說，該等第一格柵514和第二格柵524的終端被配置成用以接收位址訊號A3與A1，如圖6D中進一步所示。
於其中一實施例中，微電子組件754會有一微電子元件758，其可能包含一被配置成用以對被傳輸至組件754之微電子封裝500A、500B的至少某些訊號實施緩衝的半導體晶片。此種具有緩衝功能的微電子元件758會被配置成用以幫助為該等微電子封裝500A和500B中的每一個該等微電子元件提供相對於該微電子組件754外部之器件的阻抗隔離。
於一示範性實施例中，微電子組件754可能具有一微電子元件758，其可能包含一被配置成以實施邏輯功能為主的半導體晶片，例如，固態驅動控制器，而該等微電子封裝500A和500B中的該等微電子元件中的一或更多者可能各自包含記憶體儲存元件，例如，非揮發性快閃記憶體。微電子元件758可能包含一特殊用途處理器，其會被配置成用以減輕一系統，例如，系統800(圖8)，的中央處理單元監督傳輸至和傳輸自該等微電子元件中所包含之記憶體儲存元件的資料。此種包含一固態驅動控制器的微電子元件758能夠對一系統，例如，系統800，的主機線路板(舉例來說，圖8中所示的電路板802)上的一資料匯流排進行送往和取回的直接記憶體存取。
於具有一包含控制器功能及/或緩衝功能之微電子元件758 的微電子組件754的實施例中，該等命令-位址匯流排訊號會在個別的連接部位I、II、或是III處於該微電子元件758和每一對封裝500A與500B之間被繞送。於圖7I中所示的特殊範例中，延伸通過該等連接部位I、II、或是III的命令-位址匯流排36中的一部分會延伸在方向543中或是延伸在橫切該方向543的另一方向中，抵達該微電子元件758的接點。於其中一實施例中，該命令-位址匯流排36會延伸在方向543中，抵達該微電子元件758的接點。
上面已圖解和討論的每一個範例皆能夠利用在其多面上有多個接點的微電子元件來施行，該等多面面向該微電子組件之第一表面之面向的相同方向，或者，可能背向該微電子組件之第一表面之面向的方向。因此，於一特殊的範例中，該等微電子組件可能係如共同擁有的美國專利申請案第13/439,317號的圖13至20之任何圖式的範例中所示和所述，本文以引用的方式將其揭示內容併入。
上面所述的範例雖然引用疊置在一基板上方的微電子元件；不過，該基板可能會在適當的情況被省略，因為當該等微電子元件一起被排列在一模造單元(舉例來說，晶圓級單元)裡面時，其中的一介電層可以被形成在該等微電子元件的接點承載面之上或上方，用以支撐其上的線路和電性互連線。
於其它範例中，其中具有多個堆疊微電子元件的微電子組件可能係如參考共同擁有的美國專利申請案第13/439,317號的圖21至25所示及/或所述的單一或多重堆疊施行方式，本文以引用的方式將其揭示內容併入。
又，於其它範例中，其中具有四個微電子元件的微電子組件 可能係如共同擁有的美國專利申請案第13/337,565號和第13/337,575號的圖9A至B、9C、9D、9F、9G、9H、12B、12C、或是12D所示及所述，或者，可能係如共同擁有的美國專利申請案第13/354,747號的圖7A至B、8、11A、11B、11C、11D、12、13B、14B、或是14C所示及所述，本文以引用的方式將其揭示內容併入。
上面參考圖1至7所述的微電子封裝和微電子組件能夠用於建構各式各樣電子系統，例如，圖8中所示的系統800。舉例來說，根據本發明進一步實施例的系統800包含複數個模組或器件806，例如，上面配合其它電子器件808、810、以及811所述的微電子封裝及/或微電子組件。
於圖中所示的示範性系統800中，該系統可能包含一電路板、主機線路板、或是直豎板802，例如，撓性印刷電路線路板，而且該電路板可能包含眾多導體804(圖8中僅描繪其中一個)，用以彼此互連該等模組或器件806、808、810。此電路板802會傳輸訊號給系統800中所包含的每一個該等微電子封裝及/或微電子組件以及從系統800中所包含的每一個該等微電子封裝及/或微電子組件處傳輸訊號。然而，這僅為示範性；用於達成該等模組或器件806之間的電性連接的任何合宜結構皆可被使用。
於一特殊的實施例中，系統800可能還包含一處理器，例如，半導體晶片808，俾使得每一個模組或器件806能夠被配置成用以在一時脈週期中平行傳輸數個(N個)資料位元，而且該處理器會被配置成用以在一時脈週期中平行傳輸數個(M個)資料位元，M大於或等於N。
在圖8中所示的範例中，器件808係一半導體晶片，而器件810係一顯示螢幕；但是，任何其它器件皆能夠使用在系統800之中。當然， 為清楚起見，圖8中雖然僅描繪兩個額外器件808和811；不過，系統800亦可能包含任何數量的此等器件。
模組或器件806以及器件808和811能夠被鑲嵌在一共同殼體801之中，圖中以虛線來概略描繪，並且能夠在必要時彼此電性互連，用以形成所希的電路。殼體801被描繪成可以使用在蜂巢式電話或個人數位助理中之類型的可攜式殼體，而螢幕810則會曝露在該殼體的表面處。於一結構806包含一光敏元件(例如，成像晶片)的實施例中，一透鏡811或是其它光學裝置會被提供用以將光送往該結構。再次地，圖8中所示之簡化系統僅為示範性；利用上面討論的結構亦能夠達成其它系統，包含一般視為固定結構的系統在內，例如，桌上型電腦、路由器、以及類似物。
上面參考圖1至5所述的微電子封裝和微電子組件亦能夠用於建構諸如圖9中所示之系統900的電子系統。舉例來說，根據本發明進一步實施例的系統900和圖8中所示的系統800相同；不過，器件806已由複數個器件906取代。
該等器件906中的每一者可能係或者可能包含上面參考圖1至5所述的微電子封裝或微電子組件中的一或更多者。於一特殊的範例中，該等器件906中的一或更多者可能係圖1中所示之器件5的變化例，其中，支撐結構60包含曝露的邊緣接點，而且每一個器件5的支撐結構皆會適合插入一插槽905之中。
每一個插槽905可能在該插槽的一或兩側處包含複數個接點907，俾使得每一個插槽905皆會適合用於配接一對應器件906(例如，上面所述之器件5的變化例)之對應的曝露邊緣接點。於圖中所示的示範性系 統900中，該系統可能包含一第二電路板902或是電路線路板，例如，撓性印刷電路線路板，而且該第二電路板可能包含眾多導體904(圖9中僅描繪其中一個)，用以彼此互連該等器件906。
於一特殊的範例中，一諸如系統900的模組可能包含複數個器件906，每一個器件906都係上面所述的器件5的變化例。每一個器件906會被鑲嵌至並且電性連接該第二電路板902，用以傳輸訊號至每一個器件906以及從每一個器件906處傳輸訊號。系統900的該特定範例僅為示範性；用於達成該等器件906之間的電性連接的任何合宜結構皆可被使用。
本發明之上述實施例的各項特點能夠以上面明確說明以外的方式來組合，其並沒有脫離本發明的範疇或精神。本揭示內容希望涵蓋上面所述之本發明的實施例的所有此等組合和變化。
下面段落額外說明本發明的特點和實施例：一種微電子封裝家族，其包含：複數個微電子封裝，每一者皆具有用於連接一外部器件之對應接點的終端而且每一者皆包含一微電子元件，該微電子元件具有一具有給定數量儲存位置的記憶體儲存陣列，每一個微電子封裝的該等終端被配置成用以接收明確指定該等儲存位置中其中一者的對應命令和位址資訊，每一個微電子元件皆具有連接該個別微電子封裝之該等終端的多個輸入，其中，該家族中的一第一微電子封裝的微電子元件會被配置成以第一取樣率來取樣經由該第一封裝之該等終端與其耦合的第一命令和位址資訊，以及該家族中的一第二微電子封裝的微電子元件會被配置成以大於該第一 取樣率的第二取樣率來取樣經由該第二封裝之該等終端與其耦合的第二命令和位址資訊，該第一封裝的該等終端被配置成用以連接至根據一第一預設排列方式排列的該外部器件的一組接點，用以接收該第一命令和位址資訊，而該第二封裝的該等終端被配置成用以連接至根據一第二預設排列方式排列的該外部器件的一組接點，用以接收該第二命令和位址資訊，其中，根據該第二預設排列方式排列的接點組包含佔據和根據該第一預設排列方式排列的接點組相同位置的至少某些接點，根據該第二預設排列方式排列的接點組的數量少於根據該第一預設排列方式排列的接點組。
因此，舉例來說，圖1中所示的微電子封裝10在任何前述實施例中可能係前面實施例中所述之任何類型封裝。舉例來說，第一類型微電子封裝110c(圖2C)可能包含一微電子元件131，其被配置成以第一取樣率來取樣經由此封裝之終端125與其耦合的第一命令和位址資訊。舉例來說，第二類型微電子封裝110d可能包含微電子元件132，其被配置成以大於該第一取樣率的第二取樣率來取樣經由該第二封裝之終端125與其耦合的第二命令和位址資訊。
如能夠在圖2C中所見，該第一封裝110c的該等終端125會被配置成用以連接至根據一第一預設排列方式排列的外部器件105c的一組接點165，用以接收該第一命令和位址資訊。如能夠在圖2D中所見，該第二封裝110d的該等終端125會被配置成用以連接至根據一第二預設排列方式排列的外部器件105d的一組接點165，用以接收該第二命令和位址資訊。
參考圖2C與2D，根據第二預設排列方式排列的接點165 組168可能包含佔據和根據該第一預設排列方式排列的接點組相同位置的至少某些接點，根據該第二預設排列方式排列的接點165組168的數量可能少於根據該第一預設排列方式排列的接點組。
504a‧‧‧終端
504b‧‧‧終端
504c‧‧‧終端
504d‧‧‧終端
532‧‧‧理論平面
700‧‧‧微電子組件
701‧‧‧驅動元件
702‧‧‧終端電阻器
704‧‧‧第一接點
706‧‧‧第二接點
711‧‧‧導電接合單元
720‧‧‧電路板
721‧‧‧電路板主要表面
722‧‧‧電路板第二表面
730A‧‧‧微電子封裝
730B‧‧‧微電子封裝
731‧‧‧半導體晶片
732‧‧‧面
733‧‧‧介電層
734‧‧‧介電層表面
735‧‧‧線路
736‧‧‧金屬化穿孔
737‧‧‧位址輸入
741‧‧‧第一側
743‧‧‧第二側
750‧‧‧最小間距
766‧‧‧周圍邊界的第一邊緣
767‧‧‧周圍邊界的第二邊緣

Claims (14)

  1. 一種形成微電子組件的方法，該方法包括：將微電子封裝鑲嵌至電路板，該電路板具有多個接點，該等接點曝露在該電路板的主要表面的連接部位處，該等接點包含：第一組第一接點、第二組第一接點、第三組第一接點、以及第四組第一接點，第一組第一接點的訊號指派會以垂直於該主要表面的理論平面為基準對稱於第二組第一接點的訊號指派，第三組第一接點的訊號指派會以該理論平面為基準對稱於第四組第一接點的訊號指派，其中，每一組第一接點皆會被配置成用以攜載相同的訊號，以及該微電子封裝具有記憶體儲存陣列以及曝露在該微電子封裝的正表面處的多個終端，該鑲嵌包含將該等終端耦合至該電路板的該等接點，俾使得該微電子封裝的該正表面會垂直於該理論平面，其中，該等終端包含被耦合至該等第一組第一接點和第四組第一接點的第一終端以及被耦合至該等第二組第一接點和第三組第一接點的無連接終端，該理論平面之第一側中每一個第一終端的位置會以該理論平面為基準對稱於該理論平面之和該第一側反向的第二側中的無連接終端的位置，以及該第二側中每一個第一終端的位置會以該理論平面為基準對稱於該第一側中的無連接終端的位置，每一無連接終端在該微電子封裝內電性絕緣於該記憶體儲存陣列，以及其中，每一組第一接點皆會被配置成用以攜載足以明確指定該記憶體 儲存陣列裡面的位置的位址資訊。
  2. 根據申請專利範圍第1項的方法，其中，曝露在該連接部位處的接點進一步包含被設置在該理論平面之個別第一側與第二側中的第一組第二接點與第二組第二接點，其中，該等終端進一步包含多個第二終端，它們被耦合至該等第二接點並且被配置成用以攜載至少資料訊號和資料選通訊號，且其中，該等第二終端的一第一部分會被設置在該等第一終端以及該微電子封裝的正表面的第一邊緣之間，以及該等第二終端的第二部分會被設置在該等第一終端以及該微電子封裝之和該第一邊緣反向的第二邊緣之間，該等第一部分和第二部分一起構成該微電子封裝的資料匯流排和資料選通。
  3. 根據申請專利範圍第1項的方法，其中，該微電子封裝包含被施行為LPDDR3配置的記憶體儲存陣列。
  4. 根據申請專利範圍第1項的方法，其中，該電路板的該等接點會被配置成用以接收用於獨特地明確指定該記憶體儲存陣列裡面的單一儲存位置所需要的訊號。
  5. 根據申請專利範圍第1項的方法，其中，該電路板的該等接點會被配置成用以接收用於獨特地明確指定該記憶體儲存陣列裡面的單一儲存位置所需要的大多數訊號。
  6. 根據申請專利範圍第1項的方法，其中，該微電子封裝包含：一或更多個半導體晶片，它們具有曝露在該至少一半導體晶片的表面處的位址輸入；以及導體結構，其會被配置成用以將於該等終端處收到的位址資訊耦合至該等位址輸入。
  7. 根據申請專利範圍第1項的方法，其中，該連接部位係第一連接部位，而該微電子封裝係第一微電子封裝，該方法進一步包含：將第二微電子封裝鑲嵌至該電路板，該電路板進一步包括曝露在該電路板之和該主要表面反向的第二表面的第二連接部位處的多個接點，將該第二微電子封裝鑲嵌至該電路板包含將曝露在該第二連接部位處的該等接點耦合至曝露在該第二微電子封裝之正表面處的終端，該第二微電封裝具有記憶體儲存陣列，該第二連接部位的該等接點包含第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點，第五組第一接點的訊號指派會以該理論平面為基準對稱於第六組第一接點的訊號指派，第七組第一接點的訊號指派會以該理論平面為基準對稱於第八組第一接點的訊號指派，其中，該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載相同的訊號，而且該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載足以明確指定該第二微電子封裝之記憶體儲存陣列裡面的位置的位址資訊。
  8. 根據申請專利範圍第7項的方法，其中，該等第一微電子封裝與第二微電子封裝每一者皆為第一類型微電子封裝，第二微電子封裝的終端包含被耦合至第六組第一接點和第七組第一接點的第一終端以及被耦合至第五組第一接點和第八組第一接點的無連接終端，該理論平面之第一側中每一個第一終端的位置會以該理論平面為基準對稱於第二側中的無連接終端的位置，而且第二側中每一個第一終端的位 置會以該理論平面為基準對稱於該第一側中的無連接終端的位置，其中，該等第一組接點、第二組接點、第三組接點、以及第四組接點會在平行於該電路板之主要表面的x與y正交方向中對齊該等個別的第五組接點、第六組接點、第七組接點、以及第八組接點，該等對齊排列係在等於該等接點之相鄰接點之間的最小間距的距離內。
  9. 根據申請專利範圍第1項的方法，其中，該連接部位係第一連接部位，該微電子封裝係第一微電子封裝，而該理論平面係第一理論平面，該方法進一步包含：將第二微電子封裝鑲嵌至該電路板，該電路板進一步包括曝露在該主要表面的第二連接部位處的多個接點，將該第二微電子封裝鑲嵌至該電路板包含將曝露在該第二連接部位處的該等接點耦合至曝露在該第二微電子封裝之正表面處的終端，該第二微電封裝具有記憶體儲存陣列，該第二連接部位的該等接點包含第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點，第五組第一接點的訊號指派會以垂直於該主要表面的第二理論平面為基準對稱於第六組第一接點的訊號指派，第七組第一接點的訊號指派會以該第二理論平面為基準對稱於第八組第一接點的訊號指派，其中，該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載相同的訊號，該等第五組第一接點、第六組第一接點、第七組第一接點、以及第八組第一接點中的每一者皆會被配置成用以攜載足以明確指定該第二微電子封裝之記憶 體儲存陣列裡面的位置的位址資訊。
  10. 根據申請專利範圍第1項的方法，進一步包括具有複數條訊號線的至少一匯流排，該等訊號線被配置成用以攜載傳輸至該微電子封裝的所有位址資訊，該等第一接點會電性連接該至少一匯流排。
  11. 根據申請專利範圍第10項的方法，進一步包括驅動元件，其會電性連接該至少一匯流排。
  12. 根據申請專利範圍第1項的方法，其中該微電子組件是第一微電子組件，該方法進一步包含以第二電路板鑲嵌且電性連接該第一微電子組件及第二微電子組件，以便傳輸訊號給每一個微電子組件以及從每一個微電子組件處傳輸訊號。
  13. 根據申請專利範圍第1項的方法，進一步包含將該微電子組件及一或更多個其它電子器件電性連接至第二電路板。
  14. 根據申請專利範圍第13項的方法，進一步包含以殼體組裝該微電子組件、該第二電路板以及該等一或更多個其它電子器件。
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