TWI245290B - Semiconductor memory device and method for programming and erasing a memory cell - Google Patents

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Description

1245290 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置及記憶胞之寫入及刪除方 法，特別係關於可有效利用於使用可變電阻元件之非揮發 性半導體記憶裝置等之寫入及刪除手段。 【先前技術】 作為以往技術，已知可高積體化之NAND胞型EEPROM (Electrically Erasable Programmable Read Only Memory ··電 可刪除可程式化唯讀記憶體）屬於電可刪除、寫入之唯讀記 憶體EEPROM中之一種。在特開平5-182474公報中有以下之 記載：NAND胞型EEPROM係將多數記憶胞以共用該等源 極、汲極彼此鄰接之部分之形態串聯連接成一單位而連接 於位元線。記憶胞通常具有疊層電荷儲存層與控制閘極之 FE 丁MOS構造。記憶體陣歹]積體形成於形成在P型基板或N 型基板之P型井内。NAND胞之汲極側係經由選擇閘極連接 於位元線，源極側仍經由選擇閘極連接於源極線（基準電 位配線）。記憶胞之控制閘極為連續配設於列方向之字元 線。 此NAND胞型EEPROM之動作如下：資料寫入之動作係由 離開位元線最遠之位置之記憶胞開始依序進行。將高電壓 Vpp( = 20 V程度）施加至所選擇之記憶胞之控制閘極，將夕 間電位VppM(=10 V程度）施加至位於比其更接近位元線側 之記憶胞之控制閘極及選擇閘極，依照資料將〇 V或中間電 位施加至位元線。將0 V施加至位元線時，其電位被傳達至
O:\89\89644 DOC 1245290 廷擇間極之及極，而發生由基板側對浮動問極之電子注入 動作因此，遠備選擇之記憶胞之臨限值電壓會向正方向 移位’將此狀態例如設定為。將中間電位施加至位元線 時，並不發生電子注入動作，因Λ，臨 停止於負側，此狀態為τ。 ‘、化而 貧料刪除係對NAND胞内之全部記憶胞同時進行，即使全 4之控制閘極處於〇ν，將高電壓心施加至選擇問極、位 元線 '源極線、形成記憶胞陣列之Ρ型井及Ν録板，藉以 在全部之記憶胞將浮動閘極之電子放出於基板側，使臨限 值電壓向負方向移位。 ^資料讀出動作係使被選擇之控制閘極處於qv，使其他之 3己憶胞之控制閘極及選擇閘極處於電源電位^㈣V)，利 用在選擇記憶胞檢出是否有電流流過之方式執行讀出。 由以上之動作說明可知··在NAND胞型EEpR〇M中，寫入 及讀出動作時，非選擇記憶胞具有作為轉送閘極之作用。 由此觀點而g ’被寫人之記憶胞之臨限值電壓會受到限 制，例如，寫入T之記憶胞之臨限值電塵之理想範圍為〇.5 3.5 V知度。考慮到資料寫入後之時間經過之變化、記憶 胞之製造參數之誤差及電源電位之誤差時，資料寫入後之 臨限值電壓分布要求處於比其更小之範圍。 但，在如以往一般將寫入電位及寫入時間固定而以同一 條件對全部之記憶胞執行寫入之方式中，寫入”之記憶胞 之臨限值電慶很難控制在容許範圍。例如，記憶胞因製程 寫入時間具有餘裕而 之5吳差’在其特性上也會產生差異
0 \89\89644 DOC .1245290 俾可充分地寫入難 以同一條件對全部之記憶胞執行寫入 以寫入之記憶胞。#此’對容易寫人之記憶胞，會執行超 過必要程度以上之寫人，導致臨限值電壓升高而超出容許 範圍。 另一方面，寫入”〇”之記憶胞或刪除資料後之NAND胞之 記憶胞之臨限值電壓若在負方向未大過某值以上時，也會 毛生門題寫入〇之㊂己憶胞之臨限值電壓由於資料讀出時 之記憶胞電流（讀出電流）會因此發生變化，其結果，存取時 間也會發生變化，故會左右EEPR〇M之規格。又，在資料 刪除時，若資料未被充分刪除，則在其後之寫入時，，，丨，，狀 態之臨限值電壓會高出必要之程度以上，而超過臨限值電 壓之容許範圍。 為了解決此問題，在上述公報中，提出具有寫入驗證機 能之NAND胞型EEPROM。在此，設置具有逐次將第丨寫入 驗證電位施加至資料寫入時選擇之NAND胞内之各記憶胞 之控制閘極而施行資料讀出，以確認寫入不足狀態之機 能、與將第2寫入驗證電位施加至選擇記憶胞之控制閘極而 丁身料讀出，以確認寫入過剩狀態之機能之寫入驗證控 制電路。藉此，若有寫入不足狀態之記憶胞，則追加寫入 動作，再度利用第1寫入驗證電位之施加確認寫入狀態。重 複此動作’在該記憶胞完成第1寫入驗證與資料之重寫後」 對遠記憶胞，執行利用第2寫入驗證電位之寫入過剩狀態之 確6忍動作’經由重複此種動作，對已達到規定之線臨限值 電壓之記憶胞，加以控制而不再重寫，藉此可解決上述之
0 \89\89644 DOC 1245290 問題。 十又，在美國發明專利第5,287,3 17號專利說明書中，也在 兒可刪除、寫人之半導體記憶體中提出同樣之專利案。即， 在資料寫入時，如圖14所示，在電可刪除、寫入之半導體 記憶體中，輸入寫入指令（步驟川後，利用輸入位址與資 料(步驟S2) ’開始將程式脈衝施加至選擇記憶胞，將資料 寫入記憶胞（步驟S3)。程式脈衝施加停止後，藉輸入程式 驗證指令而成為程式驗證模態（步驟S4)，開始執行由執行 寫入後之記憶胞之資料讀出（步驟S5)。執行讀出，將讀出 之資料與最初輸入之期待值（基準）資料作比較（步驟S6)，-致時，程式正常結束而成讀出模態。$ 一方φ，資料不一 致犄，再度執行程式脈衝之施加（步驟S7)。重複執行此一 連串之動作，直到所有資料一致為止。圖15係程式脈衝施 加後，施行執行驗證動作之一連串之動作，期待值資料與 寫入之貧料因在第3次時一致而表示程式結束之時間圖。 如以上所述，在電可刪除、寫入之半導體記憶體(eepr〇m) 中，係利用施加程式脈衝直到期待值資料與寫入之資料一 致為止’然後，藉重複執行驗證動作之_連串之動作，將 記憶胞之臨限值電壓設定於希望之值。 在最近備受注目之使用非揮發性可變電阻元件之rram (N— resistance control n〇nv〇latile Ram :新電阻控制翌 非揮發性隨機存取記憶體）元件之記憶體中，也可採用上述 技術。 採用上述以往技術之程式驗證機能時，與不具有程式驗
O:\89\89644.DOC 1245290 證機能之EEPROM相比，可降低臨限值電壓之誤差。但， 由於在程式脈衝施加中強制地施行寫入動作，故程式脈衝 %加時間有可能在施加中使記憶胞之臨限值電壓變得高過 希望之臨限值電廢相當程度。又，如上所述，記憶胞因製 程之誤差，在其特性上也會產生差異，觀察寫入特性時， 有容易寫入之記憶胞與難以寫入之記憶胞，故難以設定最 適當之一律適用之施加時間。此在使用RRAM等非揮發性可 變電阻元件令亦同樣地難以設定於希望之電阻值。尤其在 RRAM等半導體記憶體中，欲導人使Hgj記憶胞記憶多數存 在之電阻狀態之1種狀態之多值技術時，有必要執行誤差少 之電阻值之δ又疋，但在上述以往技術中，卻難以高精度地 執行電阻值之設^，且在程式脈衝施加後，因需執行驗證 動作等-連串之重複動作而有延長程式時間之問題。 【發明内容】 一本發明之目的在於提供可縮短寫入處理所需時間，並可 高精度地將對記憶胞之資料寫入設定於目標值，從而可應 付多值化需要之優異之半導體記憶裝置及記憶胞之寫入= 為達成上述目的之本發明之半導體記憶裝置之特徵構成 在於包含：記憶胞’其係包含電阻可變化之可變電阻元件 者’寫入手段，其係利用前述可變電阻元件之前述電阻之 變化執行對前述記憶胞之資料寫 一 叭* 貝丁寸心馬入者，寫入狀態檢知手 丰又’其係檢知前述寫入手段之宜人士 几土· 于奴之寫入動作時之前述電阻之變 化者，及寫入控制手段，豆孫左a 卞权其係在則述電阻變化至特定之基
OA89\89644.DOC Ϊ245290 準值時，停止前述寫入手段之寫入 憶胞之寫入方法之#… ，本發明之記 < ί寻徵構成在於··對包兩 變電阻元件之記愔旳兒阻可變化之可 士 μI，利用前述電阻之變化寫入次把 日守檢知前述寫入動作 寫入貝料，同 入動作直到前'卜 阻之變化，並執行前述寫 迷電阻達到特定之基準值為止之點上。 也就疋說，利用為& /、、σ憶胞之資料寫入相同之時期勃 订驗證，以縮短宜Λ纟 可，月執 寫入與驗證所需時間，並 定之基準值之時師止^ 達到特 值，從而可譁、τ冑處理，兩精度地設定於目標 值攸而可獲侍優異之多值化效果。 瑕好進-步包含刪除手段，其係可利用前述可變電阻一 件之前述電阻之變化執行 70 文化轨仃對别述圮憶胞之資料之删除 者；刪除狀態檢知手段，其係檢知前述刪除手段之刪除動 作時之前述電阻之變化者；及刪除控制手段，其係在 電阻變化至特定之第2基準值時，停止前述刪除手段之刪 除者。 匕寺叮利用在與對3己憶胞之資料刪除相同之時期執行 驗證，以縮短刪除與驗證所需時間，並可在電阻達到特定 之第2基準值之時點停止刪除處理，高精度地設定於目標之 電阻值，由於在達到規定之電阻值之時點，停止對該記憶 胞之電壓施加，故也可實現耗電流之減少。 上述έ己憶胞隶好利用如RRAM元件等在電阻因電應力而 變化’前述電應力解除後，變化之電阻仍會被保持之可變 電阻元件所構成’且使用含錳之鈣鈦礦構造之氧化物。與 EEPROM等非揮發性記憶體相比時，程式脈衝施加時間較 O:\89\g9644.DOC •10- 1245290 短。在EEPROM中，為1 p程度；相對地，在非揮發性可 變電阻元件記憶體，則為1〇〇ns程度。 取好丽述寫入狀態檢知手段係構成可藉將前述記憶胞之 月^述電阻之變化與固定於寫入基準胞之前述基準值作比 較，以執行檢知，最好其基準胞由精度上之觀點而言，利 用其值不因電應力而變動之固定電阻所形成，由製造上之 觀點而§，利用擴散電阻或多晶矽電阻所形成。 另外表好如述刪除狀態檢知手段係構成可藉將前述記 憶胞之前述電阻之變化與固定於刪除基準胞之前述第2基 準值作比較，以執行檢知，最好前述刪除基準胞由精度上 之觀點而t，利用其值不因電應力而變動之固定電阻所形 成，由製造上之觀點而言，利用擴散電阻或多晶矽電阻所 形成。 【實施方式】 之半導體記憶裝置及記憶胞 以下’依據圖式說明本發明 之寫入及刪除方法。 如圖1所不，半導體記憶裝置係包含記憶體陣列1，其係 將由電阻因電應力而變化，在前述電應力解除後，變化之 電阻仍被保持之RRAM元件㈣揮發性之可變電阻元件R" ^與N型M0SFET構成之選擇電晶體τ"〜^所構成之記 憶胞_列成轉狀者；及控制電路Μ構成。前述控制電 係具有作為下列各手段之機能：寫人手段2，其係將電 :力施加至前述可變電阻元件R11〜Rij而使前述電阻變 ’以執行對前述記憶胞1c之資料寫入者；寫入狀態檢知
O:\89\89644 DOC 1245290 手I又3，其係檢知前述寫入手段2之寫入動作時之前述電阻 之變化者；及寫入控制手段4 ’其係在前述電阻變化至特定 之基準值時，停止前述檢知手段3之前述電應力之施加者； 其具體的動作容後再予詳述。 前述可變電阻元件Rn〜&係電阻因電應力而變化，在前 述電的應力解除後，變化之電阻仍會被保持之RRAM元件， 利用MOCVD法（有機金屬化學汽相沉積法）、自旋式塗敷法、 雷射消融法、濺射法等，將含锰之鈣鈦礦構造之氧化物，例 如以 Pr(1-x)CaxMn03、La(1- x)CaxMn03、或 La(卜 x—y)
CaxPbyMn03(但，χ < 1，y < 1，x+y〈 i)表示之其中之一種 物質，例如 Pr〇.7Ca〇.3Mn03、La〇.65Ca〇.35Mn03、 La〇.65Ca().175Pb().175Mn03等猛氧化膜成膜所製成。 以下’在本專利說明書中，以下列方式加以說明··將 RRAM元件「電阻值之提高」以「寫入」加以表現，通常在 施行寫入時’使選擇電晶體通電而將3 V施加至位元線，將 0 V電壓施加至源極線；反之，將「電阻值之降低」以「刪 除」加以表現，在刪除時，使選擇電晶體通電而而施加反 極性之電壓，在施行讀出時，使選擇電晶體通電而將丨.5 v 施加至位元線，將〇 V施加至源極線。但，各電壓值係構成 可藉電壓產生電路加以切換供應，其值並不限定於上述之 值’只要配合前述非揮發性可變電阻元件之特性適宜地加 以設定即可。 前述記憶胞1 c係構成可藉位址信號，利用來自字元線選 擇器之輸出WL1、WL2…WLi與來自位元線選擇器之輪出 Ο \89\89644 DOC -12 - 1245290 BLl、BL2··· BLj個別地加以選擇，可變電阻元件之一端連 接於接地位準。前述位元線選擇器為了簡化起見，係以連 接於2條節點SHI、SH2加以說明，但例如1 6個記憶胞同時 讀出或同時寫入等時，需要SH1〜SH1 6之16條，此點有必 要予以留意。 以下，說明前述控制電路C。節點SHI、SH2分別經由N 型MOSFET構成之TNI、TN2選擇地連接於電壓產生電路之 輸出或接地位準，且分別連接於2個感測放大器電路S A之輸 入端子。前述感測放大器電路SA之另一方輸入端子連接於 基準胞電路RC，且經由藉程式生效信號（寫入允許信號） PEN通電/斷電之N型MOSFET連接於Vout節點。 前述基準胞電路RC具有與位元線選擇器所選擇之條數 相同數之電路，各基準胞電路RC具有構成前述特定之基準 值之基準電阻Rref 1〜111^[4、及選擇各基準電阻用之選擇電 晶體A5〜A8。在圖1中，係寫入4值資料之一例，具有4個 成為期待值資料之基準電阻，各基準電阻具有Rref 1 < Rref2 < Rref3 < Rr*ef4之關係。又，此基準胞係以利用電阻不因電 壓或電流施加等之電應力而變化之固定電阻所形成，利用 擴散電阻或多晶矽電阻所形成較為理想。 前述感測放大器電路S A之輸出連接於正反器FF之輸 入，正反器FF之輸出經由AND電路及高電壓驅動電路分別 連接於N型MOSFET構成之TNI、TN2之閘極。在此之閘極 電壓被高電壓驅動電路變換成充分高於來自電壓產生電路 之輸出電壓之電壓。前述AND電路係在被傳達對各選擇記 0 \89\89644 DOC -13 - 1245290 憶胞之寫入動作結束之信號，對全部選擇記憶胞之寫入動 作結束之時點，輸出程式結束信號。 其次’依據由圖1中省略記憶胞之選擇電晶體等而僅摘取 精要之基本電路構成之圖3，說明有關具體的寫入選擇記憶 胞之寫入動作。在此，係表示選擇第2基準電阻Rref2而省 略選擇電晶體之情形。可變電阻元件構成之多數記憶胞 中’被選擇之記憶胞之可變電阻元件Rin經由節點W2連接於 TN2之源極及感測放大器電路sa之輸入端子，基準電阻 Rref2經由節點W1連接於TN1之源極及感測放大器電路之 輸入端子。TN1之汲極連接於電源電壓Vcc，閘極接受程式 生效信號PEN而被施加被高電壓驅動電路HV變換成充分高 於電源電壓Vcc之電壓HV1之信號。另一方面，TN2之汲極 連接於電源電壓Vcc，閘極接受來自正反器FF之輸出信號而 被施加被高電壓驅動電路HV變換成充分高於電源電壓Vcc 之電壓HV1之信號。前述正反器FF之輸入信號係輸入程式 開始信號Ws與上述感測放大器電路3八之輸出信號。 其次，依據圖2所示之時間圖，說明上述電路之動作。首 先，程式生效#唬PEN成為高位準時，TN丨成為通電狀態， 藉資料輸入’選擇基準電阻Rref2，經由TN1與基準電阻 Rref2，使電流由電源電壓流至接地位準。此時，節點wi 因TN1之通電電阻與基準電阻Rref2之電阻分割而具有第_工 電壓。其次，程式開始信號Ws成為高位準，TN2成為通電 狀態’電流由電源電壓流至接地位準而開始對記憶胞之可 變電阻元件Rm之寫入。此後，程式開始信號Ws雖成為低位 O:\89\89644 DOC -14- 1245290 準’但因資料被鎖存於正反器FF，故繼續維持寫入動作。 在此，假設TN1與TN2之電晶體能力相等時，在基準電阻 Rref2與選擇記憶胞之可變電阻元件Rm成為相同電阻時，會 有相等之電流流通。選擇記憶胞之可變電阻元件Rm小於基 準電阻Rref2時，選擇記憶胞之可變電阻元件Rm之電阻值較 低，故喊點W2之電壓低於節點W1，而被施加寫入脈衝直到 與基準電阻Rref2相4為止。因此，可藉將節點wi與節點 W2輸入至感測放大器電路s a ’以判別選擇記憶胞之可變電 阻元件Rm之電阻值是否低於基準電阻Rref2之電阻值，在選 擇記憶胞之可變電阻元件Rm之電阻值達到等於基準電阻 Rref2之電阻值之日守點，感測放大器電路SA之輸出信號enb 成為高位準，TN2成為通電狀態，故停止電壓之施加，結 束寫入。在此，所謂圖2所示之快位元，係指從對選擇記憶 胞之可變電阻元件Rm之電壓施加起至達到特定位準為止 之寫入時間較快之元件，所謂慢位元，係指從對選擇記憶 胞之可變件Rm之電壓施加起至達到特定位準為止 之寫入時間較慢之元件，用於顯示元件特性之誤差。 上述電路可藉將刚述電應力施加至前述可變電阻元件 心〜Rij改變前述電㉟，而力為執行對前述記憶胞^之資料 寫入之寫入手段2、檢知前述寫入手段2之寫入動作時之前 述電阻之變化之寫入狀態檢知手段3、在前述電阻變化至特 定之基準值時，停止前述寫入手段2之前述電應力之施加之 寫入控制手段4。 胞之寫入方法，寫入動 依據上述半導體記憶裝置及記憶
O:\89\89644.DOC 15 1245290 作與驗證動作係以記憶包單位同時執行，故在各記憶胞程 式電壓施加時間不同，可吸收元件間之誤差，此點是其特 徵。因此’不僅可防止過剩寫入，且可達成降低消耗電流 之作用。 除了在多數存在之基準電阻内，選擇第2基準電阻而將選 擇記憶包設定於第2電阻以外，尚可選擇第3基準電阻而將 記憶包設定於第3電阻，選擇第4基準電阻而將記憶包設定 於第4電阻，或選擇第丨基準電阻而將記憶包設定於第1電 阻。 以下，依據由圖1中摘取精要之基本電路構成之圖4予以 詳述。在可變電阻元件構成之多數記憶胞中，被選擇之記 憶胞之可變電阻元件Rmi 2端子分別連接於選擇電晶體 TN3之源極及接地位準，選擇電晶體TN3之汲極經節點 連接於感測放大器電路3八之輸入端子與TN2之源極，tn2 之汲極連接於電源電壓Vcc。第丨基準電阻、第2基準 電阻Rref2、第3基準電阻Rref3、第4基準電阻尺“以之一端 分別連接於_MOSFET構成之TN5、TN6、TN7、TN8之源 極，一方端子連接於接地位準。TN5、TN6、TN7、TN8之 汲極經節點W1連接於TN1之源極與感測放大器電路§八之 輸入端子，閘極分別連接節點A5、A6、A7、A8。另外， TN1之汲極連接於電源電壓，閘極接受程式生效信號pEN兩 被施加被高電壓驅動電路HV變換成充分高於電源電壓να 之電壓HV2之節點。又，感測放大器電路SA之輸出與程式 開始信號Ws被輸入至正反器吓，正反器FF之輸出經高電壓
0\89\89644.DOC -16- 1245290 驅動電路HV變換成充分高於電源電壓Vcc之電壓HV1後， 輸入至TN2之閘極。 首先，為選擇第1記憶胞，使WL 1成為高位準，再由 Rref 1、Ri*ef2、Rref3、Rref4選擇希望設定之電阻值。假設 選擇第3基準電阻Rref3時，使信號A7成為高位準，使信號 A5、A6、A8分別成為低位準，藉以使TN7成為通電狀態， 使TN5、TN6、TN8成為斷電狀態。其次，使程式生效信號 PEN成為高位準，而使TN1通電狀態，使電流經TNI、TN7、 基準電阻Rref3由Vcc流向接地位準。因此，節點W1因此等 之電阻分割而成為某一中間電位。其次，程式開始信號Ws 成為高位準，TN2成為通電狀態。此後，即使程式開始信 號Ws成為低位準，資料也會被正反器FF鎖存。TN2成為通 電時，經由TN2、選擇記憶胞之TN3、可變電阻元件Rm而 改變可變電阻元件Rm之電阻值，並使電流由電源電壓流向 接地位準。在此，假設TN1與TN2、TN3與TN7之電晶體能 力相等時，在基準電阻與選擇記憶胞之可變電阻元件Rm成 為相同電阻時，會有相等之電流流通。選擇記憶胞之可變 電阻元件Rm低於基準電阻Rref3時，藉被施加之電壓差使可 變電阻元件Rm成為寫入狀態。可變電阻元件Rm之電阻值低 於基準電阻時，可變電阻元件Rm之節點W2之電壓低於節點 W1。也就是說，可藉將節點W1與節點W2輸入至感測放冬 器電路S A，以判別可變電阻元件Rm之電阻值是否低於基準 電阻之電阻值，在選擇記憶胞之可變電阻元件Rm之電阻值 達到等於基準電阻之電阻值後，選擇記憶胞之可變電阻元 0 \89\89644 DOC -Π- 1245290 件Rm之電阻值進一步大於基準電阻之電阻值之時點，感測 放大器電路之輸出信號ENB成為高位準，TN2成為通電狀 態’故停止電壓之施加，而結束寫入。 也就是說，選擇記憶胞之可變電阻元件Rrn可藉選擇4種 基準電阻中之哪一種基準電阻而記憶4種狀態。也就是說， 將基準電阻中第1基準電阻Rrefl之狀態定義為”〇〇”，將第2 基準電阻Rref2之狀悲定義為’’ 〇 1 ’’ ’將第3基準電阻RreG之 狀悲疋義為110" ’將第4基準電阻Rref4之狀態定義為” 11，， 時，第1選擇記憶胞可記憶〇〇、〇 1、i 〇、丨丨之4種狀態。又， 在此雖係說明可藉設置4種基準電阻而將2位元資料記憶於 選擇記憶胞之可變電阻元件Rm之例。但也可藉增加基準電 阻之種類記憶更多之資料。 以下’說明第二實施形態。如圖5所示，對記憶胞1 c之資 料之寫入電壓需要高於電源電壓之電壓時，需設置升壓電 路。也就是說，將升壓電路之輸出Vout連接於TN1及TN1之 汲極’構成可接受程式生效信號PEN而啟動前述升壓電 路，使用升壓電路之輸出Vout作為程式電壓。又，圖5也僅 顯不省略έ己憶胞之選擇電晶體％•之基本電路構成。 在上述實施形態中，係說明是否利用電晶體之通電/斷電 將程式電壓施加至選擇記憶胞之可變電阻元件Rln之情 形，但如圖6所示，也可構成利用是否由升壓電路之輸出供 應電壓控制之控制電路。詳言之，可變電阻元件構成之多 數記憶胞中，被選擇之記憶胞之可變電阻元件Rm經由節點 W2連接於TN2之源極及感測放大器電路SA之輸入端子，基 〇:戰89644 DOC -18- 1245290 準電阻Rref2經由節點W1連接於TN1之源極及感測放大器 电路SA之輸入端子。TN1及TN2之没極連接於來自升壓電路 之輸出Vout，閘極接受程式生效信號PEN而被施加被變換成 充分高於升壓電壓Vout之電壓HV2之信號。升壓電路之啟動 信號ENB由感測放大器電路s A被輸出。欲將選擇記憶胞之 可變電阻元件Rm程式化，也就是說，欲寫入特定之資料 時’程式生效信號PEN成為高位準後，啟動升壓電路，將 電壓化加至遥擇§己憶胞之可變電阻元件Rm及基準電阻 Rref2。在TN1與基準電阻Rref2之電阻分壓之節點wi和TN2 與選擇記憶胞之可變電阻元件Rm之電阻分壓之節點W2達 到相同電壓之時點’停止對記憶胞之可變電阻元件Rm之電 壓施加而結束寫入。 又，由將電應力施加至前述可變電阻元件Rn〜Rij而執行 對前述記憶胞lc之資料寫入之寫入手段2、檢知寫入動作時 之前述電阻之變化之寫入狀態檢知手段3、及在前述電阻變 化至特定之基準值時，停止電應力之施加之寫入控制手段4 所構成之控制電路C並不限定於上述構成，也可利用公知之 邏輯電路予以適宜地構成。 其次，說明本發明之半導體記憶裝置之第三實施形態。 又，對於與上述第一實施形態相對應之部位予以簡化說 月如圖7所示，半導體記憶裝置係由記憶體陣列1，其係 將包含上述可變電阻元件R"〜Rij與丁構成之選 擇電晶體Tu〜1^·所構成之記憶胞1(：排列成矩陣狀者；及控 制電路C所構成。@前述控制電路c係具有作為下列各手段
O:\89\89644 DOC -19- 1245290 之機能：刪除手段2’，其係將前述電應力施加至前述可變電 阻元件Ri!〜Rij而改變前述電阻，以執行對記憶胞1 c之資料 之刪除者；寫入狀態檢知手段31，其係檢知前述刪除手段2f 之刪除動作時之前述電阻之變化者；及刪除控制手段4f，其 係在前述電阻變化至特定之基準值時，停止前述刪除手段 2'之前述電應力之施加者。 前述記憶胞lc係構成可藉位址信號，利用來自字元線選 擇器之輸出WL1、WL2…WLi與來自位元線選擇器之輸出 BLl、BL2*"BLj力π以選擇，前述可變電阻元件Rn〜Rij之一 端之源極線SRCM、SRC2".SRCj連接於源極選擇器。個別地 選擇多數存在之源極線SRC之源極線選擇器為了簡化起 見，係以連接於2條節點SRI、SR2加以說明，但例如16個 記憶胞同時刪除時，需要SR1〜SR16之16條。 節點SRI、SR2分別經由N型MOSFET構成之TN3、TN4選 擇地連接於電壓產生電路之輸出Vo ut或接地位準。又，節 點SRI、SR2分別連接於2個感測放大器電路SA之一方輸入 端子。前述感測放大器電路SA之另一方輸入端子連接於基 準胞電路，且經由藉具有充分高電壓之刪除生效信號 ERSEN通電/斷電之N型MOSFET構成之TN5、TN6連接於 VVE節點。 前述感測放大器電路S A分別具有1個基準胞電路，各基準 胞電路分別具有構成期待值之基準電阻Rrefl、及選擇此基 準電阻Rrefl用之選擇電晶體。此基準胞Rrefl係以利用電阻 不因電壓或電流施加等之電應力而變化之固定電阻，利用 O:\89\89644 DOC -20- 1245290 擴散電阻或多晶矽電阻所形成較為理想。 又’感測放大器電路SA之輸出連接正反器FF之輸入，正 反器FF之輸出分別連接於AND電路與構成之 TN3、TN4之閘極。在此之閘極電壓被變換成充分高於來自 私壓產生電路之輸出電壓之電壓。又，前述AND電路係在 被傳達對各選擇記憶胞之刪除動作結束之信號，對全部選 擇記憶胞之刪除動作結束之時點，輸出程式結束信號。此 時間圖如圖10所示。在此，所謂快位元、慢位元，係指因 製程誤差等導致刪除時間高速之記憶胞與低速之記憶胞， 由高速之記憶胞逐次停止刪除電壓之施加。 其次，說明第四實施形態。圖8係具有寫入電路與刪除電 路雙方之電路構成之一例，在此，除了作為位於圖7之源極 線選擇器側之控制電路之刪除電路A10(c，）之外，並追加位 於位元線選擇器側之寫入電路A u。 寫入時私式生效h號PEN成為高位準，刪除生效信號 ERSEN成為低位準，電壓被供應至位元線側，源極線側成 為接地位準而施行寫人動作。此時，源極線側之行開關 TN3、TN4被控制成為通電狀態。另一方面，刪除時，程式 生效信號PEN成為低位準，刪除生效信號删腿成為高位 準’電壓被供應至源極線側，位元線側成為接地位準而施 行刪除動作。此時，位元線側之行開關ΤΝι、tn2被控制成 為通電狀L使電流由源極線側流向位元線側而同時執行 刪除與驗證。 但，在圖8所不之例中，寫入電路與刪除電路分別需要電
0 \89\89644 DOC -21- 1245290 壓產生笔路與感測放大器電路，但也可透過將此等兼併使 用，以減少面積。以此一例作為第五實施形態而顯示於圖9 中。利用接通N型MOSFET而選擇將電壓產生電路之輸出 Voiit供應至位元線或供應至源極線，以執行寫入或刪除。 寫入時，程式生效信號PEN成為高位準，刪除生效信號 ERSEN成為低位準，電壓產生電路之輸出v〇ut被供應至位 元線側’源極線側成為接地位準而施行寫入動作。另一方 面，刪除時，程式生效信號PEN成為低位準，刪除生效信 號ERSEN成為高位準，電壓產生電路之輸出v〇ut被供應至 源極線側’位元線側成為接地位準而施行刪除動作。 又’在對感測放大器電路SA之輸入信號SH1或SH2之情形 也同樣地，可依照程式生效信號pEN與刪除生效信號 ERSEN，由位元線側或源極線側，取出電壓而輸入至感測 放大器電路SA。在基準胞電路中，將Rrefl定義為刪除基準 胞，將Rref2定義為第2程式胞，將Rref3定義為第3程式胞， 將Rref4定義為第4程式胞時，即可在由刪除至多值寫入中 加以兼用。 經由程式生效信號PEN或刪除生效信號ERSEN所開關之 N型MOSFET構成之TN8、TN9與基準胞，使電流由電壓產 生電路之輸出Vout流向接地位準，此時之電阻分壓被輸入 至感測放大器電路S A。如此，採用依照對應於寫入之程式 生效^號PEN與對應於刪除之刪除生效信號ERSEN所開關 之電晶體’即可將電壓產生電路、及測放大器電路等兼併 使用。
O:\89\89644.DOC -22- 1245290 以下就上述第二至第五實施形態，具體地說明對選擇 記憶胞之刪除動作。輸匕起見，由圖7中僅摘取基本 電路構成之圖11。在此，省略選擇電晶體而說明選擇刪除 基準電阻Rrefi之情形。又，在圖中，雖較難掌握，但應予 邊思之點為·在刪除動作時，如上所述，必須使選擇電晶 體通電而施加與寫入時相反極性之電壓。 可變電阻70件構成之多數記憶胞中，被選擇之記憶胞之 可憂電阻元件Rm經由節點W2連接於n型MOSFET構成之 TN2之源極及感測放大器電路SA之輸入端子。又，受到電 流或電壓施加引起之電應力時，電阻值也不會變化之基準 電阻Rrefl經由節點W1連接於N型M〇SFET構成之ΤΝι之源 極及感測放大器電路SA之輸入端子。TN1之汲極連接於電 源電壓Vcc，閘極接受刪除生效信號ERSEN而被施加被變換 成充分高於電源電壓Vcc之電壓之信號。另一方面，TN2之 汲極連接於電源電壓Vcc，閘極接受來自正反器FF之輸出信 唬而被施加被變換成充分高於電源電壓Vcc之電壓之信 5虎。又，正反器FF之輸入信號係輸入刪除電壓施加開始信 號Es與上述感測放大器電路sa之輸出信號enb。 在上述基本電路構成中，首先，刪除生效信號ErSEN成 為南位準時，TN1成為通電狀態，經由TN1與基準電阻，使 电流由電源電壓流至接地位準。此時，節點w 1因TN1之通 電電阻與基準電阻之電阻分割而具有第丨電壓。其次，刪除 信號Es被傳達時，TN2成為通電狀態。此後，以即使成為 低位準，但因資料被鎖存於正反器Ff，故無問題。利用tn2 0 \89\89644 DOC -23- 1245290 之通電，㈣TN2與選擇記憶胞Rm，使電流由電源電壓流 向接地位準，以刪除選擇記憶胞Rm。在此，假設N型 MOSFET構成之TN i與TN2之電晶體能力相等0夺，在基準電 阻與選擇記憶胞Rm成為相同電阻時，會有相等之電流流 通。 也就是說，可藉將節點W1與節點W2輸入至感測放大器電 路SA，以判別選擇記憶胞之電阻值是否低於基準電阻之電 阻值，在選擇記憶胞之電阻值達到等於基準電阻之電阻值 之時點，感測放大器電路SA之輸出信號ENB成為高位準， TN2成為斷電狀態，故停止電壓之施加，結束刪除動作。 也就是說，同時執行刪除動作與驗證動作，且其特徵在於 各圯憶胞之刪除電壓施加時間不同。藉此，不僅可防止過 剩刪除，且可達成降低耗電流之作用。 其次’在電源電壓低時，或刪除電壓需要高於電源電壓 以上之電壓之情形時，考慮包含升壓電路之電路構成。此 時之電路構成如圖12所示。在此，與圖11不同之點在於： 在TN1與TN2之汲極連接升壓電路之輸出v〇ut，在接收到刪 除生效信號ERSEN時，啟動前述升壓電路，且使用升壓電 路之輸出Vout作為刪除電壓。 又，作為刪除方法之另一實施形態，不考慮利用電晶體 之通電/斷電，施行是否將刪除電壓施加至選擇記憶胞之挖 制，而如圖13所示，也可考慮利用是否由升壓電路之輸出 供應電壓而加以控制之方法。可變電阻元件構成之多數記 憶胞中，被選擇之記憶胞之Rm經由節點W2連接於TN2之源 O:\89\89644.DOC -24- 1245290 極及感測放大器電路S A之輸入端子。又，電阻值不會因電 流或電壓而變化之基準電阻Rrefl經由節點W1連接於TN1 之源極及感測放大器電路S A之輸入端子。N型MOSFET構成 之TN1及TN2之汲極連接於來自升壓電路之輸出Vout，閘極 接受刪除生效信號ERSEN而被施加被變換成充分高於輸出 電壓Vout之電壓之信號。升壓電路之啟動信號ENB係由感 測放大器電路被輸出。 希望刪除選擇記憶胞Rm時，刪除生效信號ERSEN成為高 位準後，啟動升壓電路，將電壓施加至選擇記憶胞及基準 電阻Rrefl。在TN1與基準電阻Rrefl之電阻分壓之節點W1 和TN2與選擇記憶胞Rm之電阻分壓之節點W2達到相同電 壓之時點，升壓電路停止動作，以停止對記憶胞之電壓施 加而結束刪除。 又，在上述任一實施形態中，雖說明使用RRAM元件作 為前述可變電阻元件Ri!〜Rij而構成記憶胞之情形，但作為 可變電阻元件，也可取代RRAM元件而使用利用藉磁化方向 改變電阻值之 MRAM(Magnetic Random Access Memory ;磁 性隨機存取記憶體）元件、或利用熱引起之結晶狀態之變化 改變電阻值之OUM(Ovonic Unified Memory :雙向統一記憶 體）元件等。 如以上所說明，依據本發明，由於可同時執行對記憶聦 之資料寫入與驗證，故可縮短寫入處理所需時間，並可在 電阻達到特定之基準值之時點停止寫入處理，高精度地將 對記憶胞之資料寫入設定於目標值，從而可獲得優異之多 O:\89\89644 DOC -25- 1245290 值化應付效I’且可藉同時執行刪除電壓《施加與驗證， 實現高速之刪除，更可在達到規定之電阻值時，停止對其 記憶胞之電壓施加，故亦可實現降低耗電流之目的。 、本發明雖透過實施形態加以記述，但鑑於精通此技術領 域者在不脫離本發明之精神或範圍之情況下，仍能對此作 種種模仿或變更，因此，本發明之範圍應依據後述申請專 利範圍之項予以界定。 【圓式簡單說明】 圖1係表示本發明之半導體記憶裝置之一實施形態之電 路區塊構成圖。 圖2係表示本發明之半導體記憶裝置之資料寫入處理之 時間圖。 ， 圖3係表示本發明之半導體記憶裝置之要部之電路區塊 構成圖。 圖4係表示本發明之半導體記憶裝置之要部之電路區塊 構成圖。 圖5係表示本發明之半導體記憶裝置之另一實施形態之 要部之電路區塊構成圖。 圖6係表示本發明之半導體記憶裝置之另一實施形態之 要部之電路區塊構成圖。 圖7係表示本發明之半導體記憶裝置之另一實施形態冬 電路區塊構成圖。 圖8係表示本發明之半導體記憶裝置之另一實施形態之 電路區塊構成圖。
O:\89\89644 DOC -26- 1245290 圖9係表示本發明之半導體記憶裝置之另一實施形態之 電路區塊構成圖。 圖10係表示本發明之半導體記憶裝置之資料刪除處理之 時間圖。 圖11係表示本發明之半導體記憶裝置之另一實施形態之 要部之電路區塊構成圖。 圖12係表示本發明之半導體記憶裝置之另一實施形態之 要部之電路區塊構成圖。 圖13係表示本發明之半導體記憶裝置之另一實施形態之 要部之電路區塊構成圖。 圖14係說明以往技術之流程圖。 圖1 5係說明以往技術之時間圖。 【圖式代表符號說明】 A5-A8 選擇電晶體 A10 刪除電路 All 寫入電路 TNI、TN2 電晶體 HV1 Vcc之電壓 SHI、SH2 輸入信號 WL1、WL2、WLi 字元線選擇器之輸出 BL1、BL2、BLj 位元線選擇器之輸出 Tn 〜Tij 選擇電晶體 Rii 〜Rij 可變電阻元件 TN3 〜TN8 電晶體 0 \89\89644 DOC -27- 1245290
Vcc 電源電壓 W1 > W2 節點 Ws 信號 SA 感測放大器電路 FF 正反器 Rrefl 〜Rref4 基準電阻 ENB 輸出信號 Rm 電阻元件 PEN 生效信號 O:\89\89644 DOC - 28 -

Claims (1)

1245290
第092134200號專利申請案 中文_請翻細替換本(94年3月) 拾、申請專利範固·· •一種半導體記憶裝置，其係包含： 〇己隐胞’其係包含電阻鐵 一化之可變電阻元件者； 罵入手扠，其係利用前述可 變化勃；P疋件之前述電阻之 執灯對别述記憶胞之資料之寫入者； 寫入狀態檢知手段，其係檢知前 作時之前述電阻之變化者；及 X ‘·.·入動 2. 4. =:手段’其係在前述電阻變化至特定之基準值 等停止别述寫入手段之寫入者。 如:請專利範圍第1項之半導體記憶裝置，其中 =寫人狀態檢知手段係構成可藉轉前述記憶胞之 ^ m與固^於寫人基準胞之前述基準值，檢知前述 5己憶胞之前述電阻之變化者。 申π專利範圍第2項之半導體記憶裝置，其中 前述基準胞係利用固定電阻形成者。 如申請專利範圍第3項之半導體記憶裝置，其中 前述固定電阻係利用擴散電阻或多晶石夕電阻形成者。 如申請專利範圍第1項之半導體記憶裝置，其中 /述記憶胞係包含可變電阻元件與選擇電晶體，該可 卩元件係電阻因電應力而變化，前述電應力解除 後，變化之電阻仍會被保持者。 如申請專利範圍第1項之半導體記憶裝置，其中 别述可變電阻元件係在電極間形成含錳之鈣鈦礦構造 1245290 拜^月沉日修ff: 頁
之氧化物者。
如申請專利範圍第i項之半導體記憶装置 含： ~ 其中進一步包 刪除手段，其係利用前述可變雷M + I ^ 』雙冤阻兀件之前述電阻之 邊化執行對前述記憶胞之資料之刪除者； 刪除狀態檢知手段，盆择給左1 丁权八係檢知别述刪除手段之刪除動 作時之前述電阻之變化者；及 刪除控制手段，其録前述電阻變化至特定之第2基準 值時，停止前述刪除手段之刪除者。 如申請專利範圍第7項之半導體記憶裝置，其中 月’J述寫入狀態檢知手段與前述刪除狀態檢知手段係構 成可兼用，料寫入控制手段與前述刪除控制手段係構 成可兼用者。 9.如申請專利範圍第7項之半導體記憶裝置，其中 别述刪除狀態檢知手段係構成可藉與固定於刪除基準 胞之前述第2基準值比較，檢知前述記憶胞之前述電阻之 變化者。 10·如申請專利範圍第9項之半導體記憶裝置，其中 月述刪除基準胞係利用固定電阻形成者。 11 ·如申請專利範圍第1 〇項之半導體記憶裝置，其中 前述固定電阻係利用擴散電阻或多晶矽電阻形成者。 12· —種半導體記憶裝置，其係包含： 記憶胞，其係包含可變電阻元件，該可變電阻元件係 電阻因電應力而變化，前述電應力解除後，變化之電阻 O:\89\89644-940318.DOC -2- 1245290 仍m被保持者； --------- ： 寫入手段’其係利用對前述可變電阻元件施加前述電 應力而使前述電阻變化，以執行對前述記憶胞之資料之 寫入者； 寫入狀態檢知手段，其係檢知前述寫入手段之寫入動 作時之前述電阻之變化者；及 寫二控制手段，其係在前述電阻變化至特定之基準值 時，停止前述寫入手段之前述電應力之施加者。 13. 14. 15. 16. 17. 18. 如2請專利範圍第12項之半導體記憶裝置，其中 # ⑴述寫人狀態檢知手段係構成可藉與固定於寫入基準 胞之刖述基準值比較’檢知前述記憶胞之前述電阻之變 化者。 如申請專利範圍第13項之半導體記憶裝置，其中 前述基準胞係利用固定電阻形成者。 如申請專利範圍第14項之半導體記憶裝置，其中 月J述固疋電阻係利用擴散電阻或多晶矽電阻形成者。 如申請專利範圍第12項之半導體記憶裝置，其中 鲁 前述記憶胞係包含可變電阻元件與選擇電晶體，該可 變電阻元件係電阻因電應力而變化，前述電應力解除 後’變化之電阻仍會被保持者。 如申凊專利範圍第12項之半導體記憶裝置，其中 前述可變電阻元件係在電極間形成含錳之鈣鈦礦構造 之氧化物者。 如申請專利範圍第12項之半導體記憶裝置，其中進—步， O:\89\89644-94031 E.DOC 1245290 包含： 如年^月β日修(更)』:替換頁 電阻元件施加前述電 前述記憶胞之資料之 冊!1除手段，其係利用對前述可變 應力而使前述電阻變化，以執行對 刪除者； ' W陡狀態檢知手段 作時之前述電阻之變化者；及 =除控制手段，其係、在前述電阻變化至特定之第2基马 時，停止前述刪除手段之前述電應力之施加者。 .如:請專利範圍第18項之半導體記憶裝置，其中 别述寫入狀態檢知手段與前述刪除狀態檢知手段係相 :可兼用’别述寫入控制手段與前述刪除控制手段係損 成可兼用者。 2〇.如:請專利範圍第18項之半導體記憶裝置，其中 前述刪除狀態檢知手段係構成可藉與固定於刪除基準 胞之前述第2基準值比較，檢知前述記憶跑之前述電阻之 變化者。 21·如:請專利範圍第20項之半導體記憶裝置，其中 前述刪除基準胞係利用固定電阻形成者。 A如申請專利範圍第21項之半導體記憶裝置，其中 前述固定電阻係利用擴散電阻或多晶石夕電阻形成者。 23· —種半導體記憶裝置，其係包含： 記憶胞，其係包含電阻變化之可變電阻元件者； ▲刪除手段，其係利用前述可變電阻元件之前述電阻之 、避化執行對前述記憶胞之資料之刪除者，· 〇：\89\89644-940318.DOC -4- 1245290 化年；月β日更μ:，狹貝 刪除狀態檢知手段，JL#>A 乂 作時之ι、+、φ 八係仏知前述刪除手段之刪除動 作呀之别述電阻之變化者，·及 刪除控制手段，其係在前 佶眛广[ 電阻變化至特定之第2基準 值時，停止前述刪除手段之刪除者。 24·如申請專利範圍第23項之半導體記憶裝置，立中 料刪除狀態檢知手段係構成可藉與固定㈣除基準 ^ ^述第2基準值比較’檢知前述記憶胞之前述電阻之 變化者。 25·如申請專利範圍第24項之半導體記憶裝置，其中 前述刪除基準胞係利用固定電阻形成者。 26. 如申請專利範圍第25項之半導體記憶裝置，其中 前述固定電阻係利用擴散電阻或多晶石夕電阻形成者。 27. 如申請專利範圍第23項之半導體記憶裝置，其中 前述記憶胞係包含可變電阻元件與選擇電晶體，該可 變電阻元件係電阻因電應力而變化，前述電應力解除 後’變化之電阻仍會被保持者。 8·如申明專利範圍第23項之半導體記憶裝置，其中 前述可變電阻元件係在電極間形成含錳之鈣鈦礦構造 之氧化物者。 29· —種半導體記憶裝置，其係包含： 兄憶胞’其係包含可變電阻元件，該可變電阻元件係 電阻因電應力而變化，前述電應力解除後，變化之電阻 仍會被保持者； 刪除手段’其係利用對前述可變電阻元件施加前述電 O:\89\89644-940318.DOC 1245290 _ 和年；月/S1日修·ι::从換頁 ， 應力而使前述電阻變化— 以執行對前述記憶胞之資料之 刪除者； 刪除狀態檢知手段，其係檢知前述刪除手段之刪除動 作時之别述電阻之變化者；及 刪除控制手段，其係在前述f阻變化至特定之第2基準 值時，停止前述刪除手段之前述電應力之施加者。土 30.如申請專利範圍第29項之半導體記憶裝置，其令 前述刪除狀態檢知手段係構成可藉與固定於刪除基準 胞之則述第2基準值比較，檢知前述記憶胞之前述電阻之 變化者。 31·如申請專利範圍第30項之半導體記憶裝置，其中 前述刪除基準胞係利用固定電阻形成者。 32·如申請專利範圍第31項之半導體記憶裝置，其中 刚述固定電阻係利用擴散電阻或多晶矽電阻形成者。 33·如申請專利範圍第29項之半導體記憶裝置，其中 ▲前述記憶胞係包含可變電阻^件與選擇電晶體，該可 變電阻元件係電阻因電應力而變化’前述電應力解除 後’變化之電阻仍會被保持者。 从如:請專利範圍第29項之半導體記憶裝置，其中 前述可變電阻元件係在電極間形成含猛之的欽礦構造 之氧化物者。 35· 一種記憶胞之寫入方法， 其前述記憶胞係包含電阻變化之可變電阻元件；且 同時執行：對前述記憶胞，利用前述電阻之變化寫入 O:\89\89644-940318.DOC -6- 1245290
核知刖述寫入動作時之前述記憶胞之前述電 資料；與 化； 阻之變 準述寫入動作直到檢知前述電阻達到特定 之基 36· —種記憶胞之寫入方法， :别述纪憶胞係包含可變電阻元件，該可變電阻元件 ”阻因t應力而變化’前述電應力解 阻仍會被保持者；且 跫化之電 件同sr雷利用施加前述電應力至前述可變電阻元 月b電阻變化而寫入資料至前述記憶胞，· 檢知前述寫入動 與 化； 作時之前述記憶胞之前述電阻之變 前述電阻變化到特定之基準值時停 加者。 止前述電應力之施 己憶胞之刪除方法，其係同時執行： 對包含電阻變化 前述電阻之變化w ^ 阻70件之前述記憶胞，利用 电丨且之變化刪除資料；盥 檢知 化； "述刪除動作時之前述記憶胞之前述電阻 並執行前述刪除動作直到檢知前述電阻達到特 之變 準值為止者 38· 一種記憶胞之删除方法， 其前 述記憶胞係包含可 變電阻元件，該 定之基 可變電阻元件 O:\89\89644-940318.DOC 1245290 ，年^月β日修禾‘》頁 ， β* -' ·丨1 •••讓麵1··111
|— __ ---- 係電阻因電應力而變化，前述電應力解除後，變化之電 阻仍會被保持者；且 同時執行：利用施加前述電應力至前述可變電阻元 件，使前述電阻變化而刪除前述記憶胞之資料；與 檢知前述刪除動作時之前述記憶胞之前述電阻之變 化； 前述電阻變化到特定之第2基準值時停止前述電應力 之施加者。 O:\89\89644-940318.DOC
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