KR20190071009A - 저전력 반도체 트랜지스터 구조 및 그 제조 방법 - Google Patents

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KR20190071009A
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푸쉬카르 라나데
스캇 이. 톰슨
사친 알. 손쿠살레
웨이민 장
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엠아이이 후지쯔 세미컨덕터 리미티드
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Abstract

구조 및 그 제조 방법은 CMOS 기반 디바이스들이 종래의 벌크 CMOS와 비교하여 감소된 σVT를 갖는 것을 가능하게 하고 채널 영역에 도펀트들을 갖는 FET들의 임계 전압 VT가 훨씬 더 정밀하게 설정되는 것을 가능하게 할 수 있는 DDC(Deeply Depleted Channel) 설계에 관한 것이다. DDC 설계는 또한 종래의 벌크 CMOS 트랜지스터들과 비교하여 강한 바디 효과를 가질 수 있고, 이는 DDC 트랜지스터들 내의 전력 소비의 상당한 동적 제어를 가능하게 할 수 있다. 반도체 구조는 에피택셜 채널 층을 각각 갖는 아날로그 디바이스 및 디지털 디바이스를 포함하며 여기서 단일 게이트 산화 층은 디지털 디바이스의 NMOS 및 PMOS 트랜지스터 소자들의 에피택셜 채널 층 상에 있고 이중 및 삼중 게이트 산화 층 중 하나는 아날로그 디바이스의 NMOS 및 PMOS 트랜지스터 소자들의 에피택셜 채널 층 상에 있다.

Description

저전력 반도체 트랜지스터 구조 및 그 제조 방법{LOW POWER SEMICONDUCTOR TRANSISTOR STRUCTURE AND METHOD OF FABRICATION THEREOF}
이 출원은 일반적으로 반도체 디바이스들 및 제조 공정들에 관한 것으로, 특히 저전력 반도체 트랜지스터 구조 및 그 제조 방법에 관한 것이다.
얼마 동안, 반도체 업계는 칩들에 회로들을 구성하는데 벌크 CMOS 기술을 이용하여 왔다. 벌크 CMOS 기술은 특히 "스케일러블"하다고 밝혀졌으며, 이는 벌크 CMOS 트랜지스터들이 허용가능한 생산 비용을 유지하기 위해 기존 제조 공정들 및 장비를 최적화하고 재사용하면서 점점 더 작게 제조될 수 있음을 의미한다. 과거에, 벌크 CMOS 트랜지스터의 사이즈가 감소됨에 따라, 그의 전력 소비가 감소되었으며, 이는 업계가 증가된 트랜지스터 밀도를 제공하고 동작 전력을 낮추는 것에 도움을 주었다. 따라서, 반도체 업계는 벌크 CMOS 트랜지스터들의 전력 소비를 그들의 사이즈에 따라 스케일링할 수 있게 되었으며, 트랜지스터들 및 그들이 존재하는 시스템들을 동작시키는 비용을 감소시켰다.
그러나, 최근 몇년동안, 벌크 CMOS 트랜지스터들의 크기를 감소시키면서 그들의 전력 소비를 감소시키는 것이 점점 더 어렵게 되었다. 트랜지스터 전력 소비는 칩 전력 소비에 직접 영향을 미치고, 이는 차례로 시스템을 동작시키는 비용, 어떤 경우에 시스템의 유용성에 영향을 미친다. 예를 들어, 트랜지스터당 전력 소비가 동일하거나 증가하면서 동일한 칩 면적 내의 트랜지스터들의 수가 두배가 되면, 칩의 전력 소비는 2배보다 많게 될 것이다. 이것은 부분적으로, 최종 칩을 냉각시킬 필요성으로 인한 것이며, 이는 또한 더 많은 에너지를 필요로 한다. 그 결과, 이것은 최종 사용자가 칩을 동작시키기 위해 부담하는 에너지 비용들이 2배보다 많게 될 것이다. 그러한 증가된 전력 소비는 또한 예를 들어 모바일 디바이스들의 배터리 수명을 감소시킴으로써 가전 제품의 유용성을 상당히 감소시킬 수 있다. 그것은 또한 열 발생을 증가시키는 것 및 열 소산을 필요로 하는 것, 잠재적으로 시스템의 신뢰성을 감소시키는 것, 및 환경에 부정적 영향을 주는 것과 같은 다른 효과를 가질 수 있다.
부분적으로 트랜지스터의 사이즈가 감소됨에 따라 트랜지스터의 동작 전압 VDD가 더 이상 감소될 수 없는 것으로 생각되기 때문에, 벌크 CMOS의 전력 소비의 계속된 감소가 불가능하다는 인식이 반도체 엔지니어들 사이에 널리 확산되었다. CMOS 트랜지스터는 온 또는 오프이다. CMOS 트랜지스터의 상태는 트랜지스터의 임계 전압 VT에 대한 트랜지스터의 게이트에 인가되는 전압의 값에 의해 결정된다. 트랜지스터가 스위칭 온되어 있는 동안, 트랜지스터는 하기의 수학식에 의해 표현될 수 있는 동적 전력을 소비한다:
Figure pat00001
여기서 VDD는 트랜지스터에 공급되는 동작 전압이고, C는 스위칭 온될 때의 트랜지스터의 부하 용량이고, f는 트랜지스터가 동작되는 주파수이다. 트랜지스터가 스위칭 오프되어 있는 동안, 트랜지스터는 하기의 수학식에 의해 표현될 수 있는 정적 전력을 소비한다:
Figure pat00002
여기서, IOFF는 트랜지스터가 스위칭 오프될 때의 누설 전류이다. 과거에, 업계는 주로 동작 전압 VDD를 감소시킴으로써 트랜지스터 전력 소비를 감소시켰으며, 이는 동적 및 정적 전력 둘 다를 감소시킨다.
동작 전압 VDD를 감소시킬 수 있는 능력은 부분적으로, 임계 전압 VT를 정확하게 설정할 수 있는 것에 의존하지만, 트랜지스터 치수들이 감소됨에 따라 그것이 점점 더 어렵게 되었다. 벌크 CMOS 공정들을 이용하여 제조되는 트랜지스터들에 대해, 임계 전압 VT를 설정하는 주된 파라미터는 채널 내의 도펀트들의 양이다. VT에 영향을 미치는 다른 인자들은 할로 주입, 소스 및 드레인 저도핑된 연장들, 및 채널 두께이다. 이론적으로, 동일한 칩 상의 동일한 트랜지스터들이 동일한 VT를 가지도록 트랜지스터 VT를 일치시키는 것이 정확하게 행해질 수 있지만, 실제로 공정 및 도펀트 농도와 배치의 통계적 변화들은 임계 전압들이 상당히 변화할 수 있는 것을 의미한다. 그러한 불일치된 트랜지스터들은 동일한 게이트 전압에 응답해서 동시에 모두가 스위칭 온되지 않을 것이고, 극단적인 경우들에서는 일부가 결코 스위칭 온될 수 없다. 심지어 더 중요한 것에 대해, 불일치된 트랜지스터들은 트랜지스터가 심지어 활성으로 스위칭되지 않을 때에도 전력을 소모하는 누설 손실들을 증가시킨다.
100 ㎚ 이하의 채널 길이를 갖는 트랜지스터들에 대해, 겨우 30 내지 50 도펀트 원자들이 공칭 도펀트 농도 레벨들에서의 채널에 위치될 수 있다. 이것은 100 나노미터 정도보다 큰 채널 길이들을 갖는 이전 발생 트랜지스터들에 대한 채널에 위치되는 수천 또는 수만의 원자들과 비교한다. 나노미터 스케일 트랜지스터들에 대해, 그러한 소수 도펀트 원자들의 수들 및 배치에서의 내재하는 통계적 변화는 RDF(random dopant fluctuations)로서 공지된 VT의 검출가능한 변화를 초래한다. 공정 및 재료 변화들과 함께, 도핑된 채널을 갖는 나노미터 스케일 벌크 CMOS 트랜지스터들에 대해, RDF는 VT(전형적으로 시그마 VT 또는 σVT로서 지칭됨)의 변화들의 주요 결정자이고, RDF에 의해 초래되는 σVT의 양은 오로지 채널 길이가 감소됨에 따라 증가한다.
크게 감소된 σVT를 갖는 새로운 트랜지스터들에 대한 공정들 및 설계들이 업계에 의해 찾게 되었다. 그러나, 비도핑된 채널 FINFET와 같은 많은 제안된 해결법들은 트랜지스터 공정 제조 및 레이아웃의 상당한 변경들을 필요로 할 것이다. 이것은 업계가 종래의 및 광범위하게 이용된 집적 회로 제조 공정들 및 트랜지스터 레이아웃의 상당한 변화를 필요로 하는 재설계들을 피하는 것을 선호하므로 채택을 늦추었다. 이것은 특히 아날로그 입력 및 출력 회로들(I/O), 디지털 회로들, 및 다른 타입들의 회로들과 같은 다양한 회로 타입들을 포함하는 SoC(systems on chip) 또는 다른 고집적 디바이스들에 해당된다. 더욱이, 상이한 타입들의 회로들이 그러한 고집적된 시스템들에 주어지면, 하나 이상의 타입들의 회로들이 개선될 수 있고 임의의 필요한 레거시 회로들이 동일하게 남아 있는 경우에, 제조 공정에서 추가 단계들을 피하기 위해 전체 SoC가 여전히 함께 생산되어야 한다. 예를 들어, 디지털 회로들에 대한 개선이 달성될 수 있고, 개선이 아날로그 회로들에 적용되지 않으면, 추가의 공정 단계들을 추가하지 않고 회로들이 동시에 함께 제조되게 하는 것이 바람직할 것이다. 전체 집적 회로는 감소된 전압 전원에서 동작을 수용하도록 재설계될 수 있다. 여기에 참조된 바와 같이, "재설계"라는 용어는 회로 제조 전에 트랜지스터 게이트들의 적절한 사이징을 포함할 수 있다. 그러나, 재설계 시도들이 이루어질 때 어려움에 직면한다. 추가 공정 및 마스킹 단계들은 복잡하고, 고가이고, 기술적으로 어려울 수 있다.
새로운 기술로의 전환과 관련된 비용들 및 위험들이 상당하여, 반도체들 및 전자 시스템들의 제조자들은 벌크 CMOS의 이용을 연장할 방법을 오랫동안 찾아왔다. 적어도 부분적으로 VDD가 1볼트 미만으로 실질적으로 감소됨에 따라 트랜지스터들의 그룹들에서 σVT 변화를 용이하게 제어할 수 없는 것으로 인하여, 벌크 CMOS의 전력 소비의 계속적인 감소는 점점 더 반도체 업계에서 대처할 수 없는 문제로 보고 있다.
저전력 트랜지스터들이 표준 트랜지스터들을 대체할 때에도 온-다이 아날로그 I/O 트랜지스터들이 변경없이 유지되는 것을 가능하게 하는 저전력 디지털 트랜지스터 공정 및 구조를 갖는다는 점에서 실질적인 장점이 있다. 따라서, 어떤 것은 변경되고 다른 것들은 변경되지 않은 레거시 회로들이지만, 그들을 제조하는 공정이 실질적으로 변경되지 않는 경우에 회로들의 혼합을 갖는 것이 바람직하다. 그리고, 비용들을 감소시키고 수율들을 증가시키기 위해, 전체 집적 회로를 제조할 시에 제조 단계들의 수를 실질적으로 증가시키지 않는 것이 최상일 것이다.
따라서, CMOS(complementary metal oxide semiconductor) 트랜지스터들 및 집적 회로들의 개선된 구조들 및 제조 방법들, 및 또한 단일 집적 회로 다이 상의 디지털 및 아날로그 트랜지스터들의 제조와 호환되는 트랜지스터 제조 공정에 대한 기술의 요구가 있다.
각종 전자 디바이스들 및 시스템들 내의 전력 소비를 감소시키기 위해 일군의 새로운 구조들 및 방법들이 제공된다. 이 구조들 및 방법들 중 일부는 대체로 기존 벌크 CMOS 공정 흐름들 및 제조 기술을 재이용함으로써 구현될 수 있고, 이는 반도체 업계뿐만 아니라 더 광범위한 전자 장치 업계가 대안 기술들로의 고가의 위험한 전환을 피할 수 있게 한다. 구조들 및 방법들 중 일부는 CMOS 기반 디바이스들이 종래의 벌크 CMOS와 비교하여 감소된 σVT를 갖는 것을 가능하게 하고 채널 영역에 도펀트들을 갖는 FET들의 임계 전압 VT가 훨씬 더 정밀하게 설정되는 것을 가능하게 할 수 있는 DDC(Deeply Depleted Channel) 설계에 관한 것이다. DDC 설계는 또한 종래의 벌크 CMOS 트랜지스터들과 비교하여 강한 바디 효과를 가질 수 있고, 이는 DDC 트랜지스터들 내의 전력 소비의 상당한 동적 제어를 가능하게 할 수 있다. 상이한 이점들을 달성하도록 DDC를 구성하는 다수의 방법들이 있고, 여기에 제시된 추가 구조들 및 방법들이 추가 이점들을 초래하기 위해 단독으로 또는 DDC와 함께 이용될 수 있다.
본 개시는 종래의 반도체 제조 공정을 통해 다양한 기술적 장점들을 설명한다. 하나의 기술적 장점은 에피택셜 채널 층을 각각 갖는 아날로그 디바이스 및 디지털 디바이스를 포함하는 반도체 구조를 제공하는 것이다. 다른 기술적 장점은 디지털 디바이스의 NMOS 및 PMOS 트랜지스터 소자들의 에피택셜 채널 층 상에 단일 게이트 산화 층을 갖는 것이고 아날로그 디바이스의 NMOS 및 PMOS 트랜지스터 소자들의 에피택셜 채널 층 상에 이중 및 삼중 게이트 산화 층 중 하나를 갖는 것이다. 또 다른 기술적 장점은 DDC 트랜지스터들 내의 전력 소비의 상당한 동적 제어를 제공하기 위해 바디 바이어스의 이용을 포함한다. 결과는 VT(저 σVT를 가짐) 및 VDD를 독립적으로 제어하는 능력이므로, 바디 바이어스가 주어진 디바이스에 대한 VT로부터 개별적으로 조정될 수 있다.
본 명세서의 어떤 실시예들은 이 장점들의 일부, 모두를 갖거나, 전혀 갖지 않을 수 있다. 다른 기술적 장점들은 이하의 도면들, 설명, 및 청구항들로부터 당업자에게 즉시 명백해질 수 있다.
본 명세서의 더 완전한 이해를 위해, 동일한 참조 숫자들이 동일한 부분들을 나타내는 첨부 도면들과 함께 취해지는 이하의 설명에 대한 참조가 이루어진다.
도 1은 각각의 프로파일과 함께, DDC 디지털 트랜지스터들, 디지털 레거시 트랜지스터들, DDC 아날로그 트랜지스터들, 및 아날로그 레거시 트랜지스터들의 개요 그룹화들을 갖는 전형적인 SoC를 도시한다.
도 2는 DDC 아날로그 및 디지털 디바이스들의 공정과 관련된 상이한 공정 단계들을 도시하는 일반적인 순서도이다.
도 3은 상이한 실시예들에 따른 도펀트들의 범위들을 예시하는 트랜지스터 도펀트 프로파일의 예이다.
도 4는 집적 회로 공정 흐름의 일 실시예를 도시하는 순서도이다.
도 5는 집적 회로 공정 흐름의 일 실시예를 도시하는 순서도이다.
도 6은 집적 회로 공정 흐름의 일 실시예를 도시하는 순서도이다.
도 7 내지 도 30은 일 실시예에 따른 DDC 디지털 트랜지스터들, 디지털 레거시 트랜지스터들, DDC 아날로그 트랜지스터들, 및 아날로그 레거시 트랜지스터들을 갖는 SoC의 공정 흐름 내의 일련의 단계들을 도시한다.
각종 전자 장치들 및 시스템들에서 전력 소비를 감소시키기 위해 새로운 구조들 및 방법들이 개시된다. 이 구조들 및 방법들 중 일부는 대체로 기존 벌크 CMOS 공정 흐름들 및 제조 기술을 재이용함으로써 구현될 수 있고, 이는 반도체 업계뿐만 아니라 광범위한 전자 장치 업계가 대안 기술들로의 고가의 위험한 전환을 피할 수 있게 한다. 개선된 절전 이점들을 위해 아날로그 및 디지털 트랜지스터들 둘 다를 포함하는 상이한 트랜지스터 설계들이 단일 집적 회로 또는 SoC(system on a chip)에 통합될 수 있다. 더욱이, 이 새로운 구조들은 레거시 트랜지스터 및 레이아웃 구조들과 함께 공정 흐름에 포함될 수 있으며, 추가 공정 단계들을 피함으로써 집적 회로의 공정 흐름에서 새로운 구조들을 통합하는 제조자들에 대한 위험을 감소시킨다. 그 결과, 새로운 절전 트랜지스터 구조들을 통합하는 SoC와 같은 집적 회로들의 생산 비용에서의 실질적인 증가가 거의 없거나 아예 없다.
또한, 저전력 동작의 결과로서 종래의 디바이스들을 통하여 실질적인 이점들을 제공하기 위해 여기에 설명된 혁신들을 전자 제품들과 같은 시스템들에 통합하고 이용하는 방법들 및 구조들이 제공된다. 그러한 이점들은 여기에 설명되고 예시된 실시예들에 따라 설계되고 제조될 수 있는 냉각 저전력 시스템들의 결과로서 시스템 레벨의 저전력 소비, 개선된 시스템 성능, 개선된 시스템 비용, 개선된 시스템 제조성 및/또는 개선된 시스템 신뢰성을 포함한다. 설명되는 바와 같이, 혁신들은 유리하게도 개인용 컴퓨터들, 이동 전화들, 텔레비젼들, 디지털 뮤직 플레이어들, 셋톱 박스들, 랩톱 및 팜톱 컴퓨팅 디바이스들, 전자책 리더들, 디지털 카메라들, GPS 시스템들, 평판 패널 디스플레이들, 휴대용 데이터 저장 디바이스들 및 태블릿들뿐만 아니라 각종 다른 전자 디바이스들과 같은 소비자 디바이스들을 포함하는 광범위한 전자 시스템들에서 이용될 수 있다. 일부 구현들에 있어서, 트랜지스터들 및 집적 회로들은 전체적으로 전자 시스템의 동작, 및 그에 따라 상업적 적합성을 실질적으로 높일 수 있다. 일부 실시예들에 있어서, 혁신적인 트랜지스터들, 집적 회로들 및 이들을 포함하는 시스템들은 여기에 설명된 바와 같이 대안의 접근법들보다 더 친환경적인 구현들도 가능하게 할 수 있다.
이들 및 다른 이점들은 설계자들, 생산자들, 및 소비자들의 많은 요구들을 만족시키는 디지털 회로들에서의 진보를 제공한다. 이 이점들은 집적 회로들의 계속되는 추가적 진보를 가능하게 하는 새로운 구조들로 이루어진 시스템들을 제공할 수 있고, 그 결과 개선된 성능을 갖는 디바이스들 및 시스템들이 얻어진다. 실시예들 및 예들이 여기서 트랜지스터들, 집적 회로들, 전자 시스템들, 및 관련 방법들을 참조하여 설명될 것이고, 새로운 구조들 및 방법들이 전자 제품들의 최종 사용자들까지를 포함하는 제조 공정 및 상업 체인의 다양한 레벨에서 제공하는 특징들 및 이점들을 강조할 것이다. 이 예들에서 내재된 개념들을 집적 회로들 및 전자 시스템들을 생산하는 구조들 및 방법들에 적용하는 것은 광범위한 것으로 입증될 것이다. 따라서, 본 발명들의 사상 및 범위가 이 실시예들 및 예들에 제한되는 것이 아니라, 여기에 첨부된 그리고 공동 양도된 관련 출원들에 첨부된 청구항들에 의해서만 제한되는 것이 이해될 것이다.
일 실시예에 있어서, 동일 채널 길이의 종래의 도핑된 채널 디바이스들과 비교하여 임계 전압을 정밀하게 제어한 새로운 나노스케일 FET(Field Effect Transistor) 구조가 제공된다. 이 문맥에서, 정밀하게 제어된 임계 전압은 σVT의 상당한 개선 또는 감소를 제공하는 VT 값을 설정하고 가능하면 조정하는 능력을 포함한다. 이 구조 및 구조를 제조하는 방법들은 FET 트랜지스터들이 종래의 디바이스들과 비교하여 낮은 동작 전압을 가지는 것을 가능하게 할 수 있다. 일 실시예는 게이트로부터 게이트 길이의 ½보다 큰 게이트 아래의 깊이에서 설정된 고도핑 차폐 층까지 연장되어 있는 공핍 구역 또는 영역(즉, 깊게 공핍된 채널, DDC)을 갖도록 동작가능한 나노스케일 FET 구조를 포함한다. 일 실시예에 있어서, 게이트 근방의 채널 영역은 게이트 아래의 게이트 길이의 적어도 ½ 거리에 위치된 고농도 차폐 영역과 비교하여 실질적으로 비도핑된다. 이것은 고도핑된 차폐 영역 또는 층과 짝을 이루는 실질적으로 비도핑된 채널 영역 또는 층(5 x 1017 원자들/㎤ 미만의 농도 그리고 에피택셜 성장된 실리콘 층으로서 전형적으로 형성됨)을 제공한다. 계속해서, 동작 중에, 이 구조들은 대략 임계 전압 이상인 전압이 게이트에 인가될 때 게이트로부터 발산되는 전계들을 종결시키는 깊게 공핍된 구역 또는 영역을 정의하는 역할을 한다.
어떤 실시예들에 있어서, 차폐 층은 소스 및 드레인과의 직접 접촉을 피하기 위해 위치된다. 어떤 다른 실시예들에 있어서, 이는 다수의 소스/드레인/채널 영역들 아래에 연장되어 있는 시트로서 형성될 수 있는 한편, 다른 실시예들에 있어서, 이는 채널 영역과 동일 공간에 있는 자기 정렬된 주입부 또는 층일 수 있다. 차폐 영역 두께는 전형적으로 5 내지 50 나노미터의 범위에 있을 수 있다. 차폐 영역은 채널, 임계 전압 조정 영역(제공되어 있으면), 및 P 웰과 비교하여 고도핑된다. 실제로, 차폐 영역은 1 x 1018와 1 x 1020원자들/㎤ 사이의 농도를 갖도록 도핑된다. 어떤 실시예들에 있어서, 비도핑된 채널 및 게이트를 향하는 도펀트 이동을 방지하기 위해 탄소, 게르마늄 등의 도펀트 이동 저지 층들이 차폐 영역 위에 도포될 수 있다.
임계 전압이 게이트 일함수, 바디 바이어스, 채널 두께, 및 차폐 층의 깊이 및 도펀트 농도의 조합에 의해 주로 설정될지라도, 임계 전압의 작은 조정들은 차폐 영역에 인접한 분리 에피택셜 성장된 실리콘 층의 선택적인 제공에 의해 가능하다. 그러한 임계 전압 조정 영역은 차폐 영역의 도펀트 농도 미만의 도펀트 농도를 갖는다. 전형적인 응용들에 대해, 임계 전압 조정 영역은 5 x1017과 2 x 1019 원자들/㎤ 사이의 범위에 있는 평균 농도들을 갖도록 도핑된다. 제공될 때, 임계 조정 영역 두께는 전형적으로 5 내지 50 나노미터 두께의 범위에 있을 수 있다. 어떤 실시예들에 있어서, 채널 영역으로, 또는 대안으로 차폐 영역으로부터 임계 전압 조정 영역으로 도펀트 이동을 방지하기 위해 탄소, 게르마늄 등의 도펀트 이동 저지 층들이 임계 전압 조정 영역 위에 및/또는 아래에 도포될 수 있다.
이해되는 바와 같이, DDC 깊이(Xd)는 게이트 아래의 차폐 층의 깊이에 의해 설정되고, 전형적으로 게이트 길이의 ½(즉, ½ Lg)이거나, 가능하면 게이트 길이(즉, Lg) 또는 그 근방의 중간 분수배(예를 들면, ¾ Lg)와 같다. 일 예에 있어서, DDC 깊이는 채널 길이의 ½(Lg)보다 크거나 그와 대략 같도록 설정될 수 있고, 이는 동작 중에 심지어 1 볼트 미만의 낮은 동작 전압들에서 임계 전압의 정밀한 설정을 가능하게 한다. 특정 응용의 요구사항에 따라, 상이한 깊이들이 상이한 유익한 결과들을 제공할 수 있다. 이 개시가 주어지면, 상이한 DDC 깊이들이 상이한 응용들, 상이한 디바이스 기하학적 형상들, 및 특정한 설계들의 다양한 파라미터들에서 가능한 것이 이해될 것이다. 특정 응용의 파라미터들에 따라, DDC 트랜지스터를 형성하는데 이용되는 상이한 영역 두께들, 도펀트 농도들, 및 동작 조건들이 상이한 유익한 결과들을 제공할 수 있다.
논의되는 바와 같이, 구조들 및 방법들 중 일부는 동일 웨이퍼 및 다이 상에 레이아웃되는 모놀리식 회로 내의 레거시 트랜지스터 디바이스들과 함께 제조될 수 있는 DDC 설계에 관한 것이다. DDC는 고도핑된 채널들을 갖는 종래의 벌크 CMOS와 비교하여 CMOS 디바이스들이 감소된 σVT를 가지는 것을 가능하게 하고, 이는 증가된 VT의 가변성을 허용한다. DDC 설계는 또한 종래의 벌크 CMOS 트랜지스터들과 비교하여 강한 바디 효과를 가질 수 있으며, 이는 트랜지스터 전압 임계 설정의 개선된 바디 바이어스 보조 제어를 가능하게 할 수 있다. 상이한 이점들을 달성하도록 DDC를 구성하는 많은 방법들이 있고, 여기에 제시된 추가 구조들 및 방법들이 추가 이점들을 초래하기 위해 단독으로 또는 DDC와 함께 이용될 수 있다.
이 구조들 및 구조들을 제조하는 방법들은 FET 트랜지스터들이 종래의 나노스케일 디바이스들과 비교하여 낮은 동작 전압 및 낮은 임계 전압 둘 다를 가지는 것을 가능하게 한다. 더욱이, DDC 트랜지스터들은 임계 전압이 전압 바디 바이어스 발생기의 도움으로 정적으로 설정되는 것을 가능하게 하도록 구성될 수 있다. 일부 실시예들에 있어서, 임계 전압이 심지어 동적으로 제어될 수 있으며, 이는 트랜지스터 누설 전류들이 크게 감소되거나(저누설, 저속 동작을 위해 VT를 위로 조정하는 전압 바이어스를 설정함으로써), 증가되는(고누설, 고속 동작을 위해 VT를 아래로 조정함으로써) 것을 가능하게 한다. 결국, 이 구조들 및 구조들을 제조하는 방법들은 회로가 동작되는 동안 동적으로 조정될 수 있는 FET 디바이스들을 갖는 집적 회로들을 설계하는 것을 제공한다. 따라서, 집적 회로 내의 트랜지스터들은 공칭상 동일한 구조로 설계될 수 있고, 상이한 바이어스 전압들에 응답하여 상이한 동작 전압들에서 동작하거나, 상이한 바이어스 전압들 및 동작 전압들에 응답하여 상이한 동작 모드들에서 동작하도록 제어, 변조, 또는 프로그램될 수 있다. 게다가, 이들은 회로 내의 상이한 응용들을 위해 제조 후에 구성될 수 있다.
어떤 실시예들 및 예들이 트랜지스터들을 참조하여 여기에 설명되어 있고, 새로운 구조들 및 방법들이 트랜지스터들을 제공하는 특징들 및 이점들을 강조하고 있다. 그러나, 집적 회로들을 생산하는 구조들 및 방법들에 대한 이 예들에 내재된 개념들의 적용성은 포괄적이고 트랜지스터들 또는 벌크 CMOS에 제한되지 않는다. 따라서, 본 발명들의 사상 및 범위가 이 실시예들 및 예들에, 또는 여기에 첨부된 또한 공동 양도된 관련 출원들에 첨부된 청구범위에 제한되지 않지만, 유리하게도 다른 디지털 회로조직 문맥들에 적용될 수 있는 것이 기술분야에서 이해될 것이다.
이하의 설명에서, 본 발명이 구현될 수 있는 바람직한 방법들 중 일부에 대한 다수의 구체적인 상세가 주어져 있다. 본 발명들이 이 구체적인 상세 없이 실시될 수 있는 것이 명백하다. 다른 경우들에 있어서, 불필요한 상세로 본 발명을 모호하게 하지 않기 위해 공지된 회로들, 구성요소들, 알고리즘들, 및 공정들이 상세히 도시되지 않거나 개략도 또는 블록도 형태로 예시되어 있다. 게다가, 대부분, 재료들, 툴링, 공정 타이밍, 회로 레이아웃, 및 다이 설계에 관한 상세가 관련 기술 분야의 당업자의 이해 내에 있는 것으로 간주되므로 본 발명들의 완전한 이해를 획득하는데 필요하지 않다는 점을 고려하여 그러한 상세가 생략된다. 이하의 설명 및 청구항들에 걸쳐 특정 시스템 구성요소들을 지칭하기 위해 어떤 용어들이 이용된다. 마찬가지로, 구성요소들이 상이한 명칭들에 의해 지칭될 수 있고 여기에서의 설명들이 기능이 아니라 명칭이 상이한 구성요소들을 구별하도록 의도되지 않는 것이 이해될 것이다. 이하의 논의 및 청구항들에서, "포함하는(including)" 및 "포함하는(comprising)"이라는 용어는 개방형(open-ended) 방식으로 이용되고, 따라서 예를 들어 "포함하지만 제한되지 않는"을 의미하도록 해석되어야 한다.
상술한 방법들 및 구조들의 다양한 실시예들 및 예들이 여기에 설명되어 있다. 이 상세한 설명이 단지 예시적이고 결코 제한되도록 의도되지 않는 것이 이해될 것이다. 다른 실시예들은 이 개시의 이점을 갖는 당업자들에게 그들 자체를 용이하게 제안할 것이다. 첨부 도면들에 예시된 실시예들에 대한 참조가 상세히 이루어질 것이다. 도면들 및 이하의 상세한 설명에 걸쳐 동일한 또는 유사한 부분들을 지칭하기 위해 동일한 참조 지시자들이 이용될 것이다.
분명함을 위해, 여기에 설명된 구현들 및 실시예들에 대해 반복적인 특징들의 전부가 도시되고 설명되는 것은 아니다. 물론, 여기에서의 본 발명들의 임의의 그러한 실제 구현의 개발에서, 개발자의 특정 목표들을 달성하기 위해 전형적으로 다수의 구현-특정적 결정들이 이루어질 수 있는 것이 이해될 것이다. 더욱이, 그러한 개발 노력이 복잡하고 시간 소비적일 수 있지만, 그럼에도 불구하고 이 명세서의 이점을 갖는 당업자들에게는 반복적인 엔지니어링 업무라는 것이 이해될 것이다.
또한, 반도체의 물리적 및 전기적 특성들을 수정하기 위해 반도체의 기판 또는 결정 층들에 주입되거나 다른 방법으로 존재하는 원자들의 농도들이 물리적 및 기능적 영역들 또는 층들에 관해서 설명될 것이다. 이들은 특정 농도 평균들을 갖는 3차원 재료 질량들로서 당업자들에 의해 이해될 수 있다. 또는, 그들은 상이한 또는 공간적으로 변하는 농도들을 갖는 서브영역들 또는 서브층들로서 이해될 수 있다. 그들은 도펀트 원자들의 작은 그룹들, 실질적으로 유사한 도펀트 원자들 등의 영역들, 또는 다른 물리적 실시예들로서 존재할 수도 있다. 이 특성들에 기초한 영역들의 설명들은 형상, 정확한 위치, 또는 배향을 제한하도록 의도되지 않는다. 그들은 또한 임의의 특정 타입 또는 개수의 공정 단계들, 층들의 타입 또는 개수(예를 들면, 혼합 또는 단일), 이용되는 반도체 증착, 에칭 기술들, 또는 성장 기술들로 이 영역들 또는 층들을 제한하도록 의도되지 않는다. 이 공정들은 선형, 단조 증가, 역행, 또는 다른 적절한 공간적으로 변하는 도펀트 농도를 포함하여, 에피택셜 형성된 영역들 또는 원자 층 증착, 도펀트 주입 방법 또는 특정 수직 또는 측방 도펀트 프로파일들을 포함할 수 있다. 여기에 포함된 실시예들 및 예들은 이하에서 설명되고 도 7 내지 도 30에 예시된 에피택셜 및 다른 공정들과 같은 이용되는 특정 처리 기술들 또는 재료들을 나타낼 수 있다. 이 예들은 단지 예시적인 예들로서 의도되고, 그들이 제한되는 것으로 해석되지 않아야 한다. 도펀트 프로파일은 상이한 도펀트 농도들을 갖는 하나 이상의 영역들 또는 층들을 가질 수 있고, 농도들의 변화들 및 영역들 또는 층들이 어떻게 정의되는지는 공정에 관계없이 적외선 분광법, RBS(Rutherford Back Scattering), SIMS(Secondary Ion Mass Spectroscopy), 또는 상이한 정성적 또는 정량적 도펀트 농도 결정 방법을 이용하는 다른 도펀트 분석 도구들을 포함하는 기술들을 통해 검출될 수 있거나 검출될 수 없다.
일 실시예에 있어서, 저전력 회로들에 대한 구성요소는 여기에 제공된 바와 같이 예를 들어 0.9 볼트 미만의 전압 Vdd에서 동작가능한 저전력 전계 효과 트랜지스터와 같은 저전력 트랜지스터들로 구성될 수 있다. 일 예에 있어서, 트랜지스터는 100 나노미터 미만의 게이트 길이를 갖는 폴리실리콘 게이트를 포함할 수 있는데 반해, 게이트는 폴리실리콘 층 및 유전체 층을 포함한다. 디바이스는 폴리실리콘 게이트의 유전체 층과 접촉하는 저도핑된 에피택셜 채널을 더 포함한다. 저도핑된 에피택셜 채널 아래에 그리고 트랜지스터 바디 위에 연장하는 방법으로 고도핑된 차폐 층이 위치될 수 있다. 아래에 상세히 논의되는 바와 같이 저도핑된 에피택셜 채널로의 도펀트 확산을 감소시키기 위해 차폐 층이 처리될 수 있다. 디바이스는 저도핑된 에피택셜 채널이 소스와 드레인 사이에 연장된 상태로, 소스 및 드레인을 포함한다.
어떤 실시예들에 있어서, 트랜지스터 바디에 바디 바이어스 전압의 인가를 가능하게 하기 위해 바디 탭이 포함될 수도 있다. MOSFET의 VT를 조절하기 위해 바디 바이어싱이 바디 효과 현상에 의존하고, 바디 효과 계수로서 통상적으로 정량화된다. 이해되는 바와 같이, 소스에 대한 바디의 FBB(forward biasing)는 VT를 감소시키고, 이는 트랜지스터 속도를 증가시킨다. 그러나, VT 상의 누설 지수 의존 때문에, 그것은 또한 전력 이용의 큰 증가를 초래한다. 마찬가지로, RBB(reverse body bias)는 감소된 속도 및 증가된 지연의 대가로 누설을 감소시킨다. 어떤 실시예들에 있어서, 바디 바이어스의 인가는 예를 들어 0.3 볼트보다 큰 값으로 임계 전압 VT의 증가를 가능하게 한다.
바디 바이어스 발생기와 트랜지스터 바디 사이의 연결부로서 개략적으로 예시된 바디 탭들이 적용에 따라 개별 디바이스들, 디바이스들의 그룹들, 또는 주어진 집적 회로 상의 전체 회로들 또는 서브회로들에 적용될 수 있다. 이 실시예들에 따르면, 개선된 σVT는 VT의 개선된 변화들을 차례로 가능하게 하는 강한 바디 바이어스 계수를 허용한다. 종래의 시스템들에서, 바디 바이어스 계수는 채널을 고도핑함으로써 개선되었으며, 그 결과 넓고 바람직하지 않은 σVT 범위가 얻어졌다. 따라서, 그러한 디바이스들이 바디 바이어스 중재 제어로 동작하기 위해 높은 임계 전압이 요구되었다. 여기에 설명된 실시예들에 따르면, 크게 개선된 σVT를 가능하게 하고, 또한 개선된 그리고 강한 바디 바이어스 계수를 제공하는 디바이스들, 시스템들, 및 방법들이 제공된다. 따라서, 광범위한 조정가능 VT가 강한 바디 바이어스로 가능하며, 그 결과 저전력으로 동작하는 더 잘 수행되는 디바이스 및 시스템이 얻어진다.
도 1은 여기에 설명된 방법들을 이용하는 디바이스에 포함될 수 있는 수개의 다양한 디지털 및 아날로그 트랜지스터 구성들로 구성된 예시적 SoC(100)를 도시한다. 여기에 논의된 방법들 및 공정들에 따르면, 새로운 레거시 트랜지스터 디바이스들 및 구조들의 다양한 조합들을 갖는 시스템은 벌크 CMOS를 이용하는 실리콘 상에 제조될 수 있다. SoC(100)는 공통 버스(114), 와이어 트레이스들(도시되지 않음), 또는 다른 상호연결부들을 통해 회로 내에서 서로 상호연결될 수 있는 DDC 디지털 논리 디바이스들(102), 레거시 디지털 논리 디바이스들(104), DDC 아날로그 디바이스들(106), 레거시 아날로그 디바이스들(108), 레거시 I/O(input/output) 아날로그 회로들 및 시스템들(110), 및 가능하게는 다른 디바이스들을 포함한다. 디바이스들이 벌크 CMOS로서 공통 기판(115), 전형적으로 실리콘 또는 다른 유사한 기판 상에 형성되거나 다른 방법으로 처리된다.
SoC(100)는 DDC 단면 프로파일들을 갖는 적어도 하나 이상의 디바이스들(106)을 포함하고, 그 예는 여기에 다양한 아날로그 및 디지털 트랜지스터들(120, 130, 140, 150) 둘 다로서 도시되고, 그 모두가 기판(115) 상에 함께 형성될 수 있다. 제1 디바이스(120)는 게이트 스택(122) 및 스페이서들, 소스 및 드레인(124/126), 깊게 공핍된 채널(128) 아래의 얕은 웰(127)(또는 트랜지스터의 바디) 및 STI(shallow trench isolated) 구조들(117) 사이에 연장되는 차폐 층(129) 을 갖는 디지털 트랜지스터이다. 이 프로파일의 중요성은 깊게 공핍된 채널 및 차폐 층의 덕분으로 이러한 및 다른 디바이스들에 의해 가능한 저전력 특성이다. 다른 디지털 디바이스(130)는 게이트 스택(132) 및 스페이서들, 소스 및 드레인(134/136), 및 깊게 공핍된 채널(138) 아래의 얕은 웰(137)을 갖는다. 디바이스(120)와 달리, 이 디지털 디바이스(130)는 DDC(138)와 함께, 소스와 드레인(134/136) 사이에 연장되는 차폐 층(139)을 갖는다. 디바이스(120)와 같이, 이 프로파일의 중요성은 깊게 공핍된 채널 및 차폐 층의 덕분으로 이러한 및 다른 디바이스들에 의해 가능한 저전력 특성이다.
좌측으로부터의 제3 및 제4 디바이스들은 그들의 채널 영역들에서 디지털 디바이스들의 물리적 특성들의 일부를 공유하는 아날로그 디바이스들이며, 이는 이들 및 다른 유사한 아날로그 디바이스들에 대해 절전 특징들을 제공한다. 아날로그 디바이스(140)는 게이트 스택(142) 및 스페이서들, 소스 및 드레인(144/146), 깊게 공핍된 채널(148) 아래의 얕은 웰(147) 및 STI 구조들(117) 사이에 연장되는 차폐 층(149)을 갖는 디지털 트랜지스터이다. 상술한 디지털 디바이스들과 같이, 이 아날로그 디바이스 프로파일의 중요성은 깊게 공핍된 채널 및 차폐 층의 덕분으로 이러한 및 다른 아날로그 디바이스들에 의해 가능한 저전력 특성이다. 다른 아날로그 디바이스(150)는 게이트 스택(152) 및 스페이서들, 소스 및 드레인(154/156), 및 깊게 공핍된 채널(158) 아래의 얕은 웰(157)을 갖는다. 디바이스(140)와 달리, 이 디지털 디바이스(150)는 DDC(158)와 함께, 소스와 드레인(154/156) 사이에 연장되는 차폐 층(159)을 갖는다. 디바이스(140)와 같이, 이 프로파일의 중요성은 깊게 공핍된 채널 및 차폐 층의 덕분으로 이러한 및 다른 디바이스들에 의해 가능한 저전력 특성이다.
어떤 응용들에 있어서, 도 1에 도시된 바이어스 전압 소스(160)와 같은 트랜지스터의 바디(127)에 바이어스 전압을 적용하는 요구가 있을 수 있다. 일 실시예에 따르면, 주어진 디바이스 또는 다수의 디바이스들의 VT는 바디에 바이어스 전압을 인가함으로써 동적으로 설정될 수 있다. 따라서, 게다가, 바이어스 전압 소스(160)와 트랜지스터 사이의 연결부로서 개략적으로 예시된 바디 탭들이 적용에 따라 개별 디바이스들, 디바이스들의 그룹들, 또는 주어진 집적 회로 상의 전체 회로들 또는 서브회로들에 적용될 수 있다. 이 실시예들에 따르면, 개선된 σVT는 VT에서의 개선된 변화들을 가능하게 하는 더 강한 바디 바이어스 계수를 허용한다.
도 2를 참조하면, 아날로그 및 디지털 디바이스에 대한 DDC 구조들을 생산하기 위한 간략한 공정 흐름도(200)가 예시되어 있다. 이들은 다른 공정 단계들과 함께 DDC 구조화된 디바이스들을 레거시 디바이스들과 함께 포함하는 집적 회로들의 공정 및 제조를 가능하게 하며, 이는 설계들이 개선된 성능 및 저전력으로 전체 범위의 아날로그 및 디지털 디바이스들을 커버하는 것을 가능하게 한다. 그리고, 공지된 공정 기술들 및 설계 룰들을 이용하여 새로운 구조들이 레거시 디바이스들과 함께 형성될 수 있다. 제1 단계 202에서, 디지털 DDC 디바이스들이 공정에 포함되면, 디지털 스크린이 P형 및 N형 디바이스들 둘 다에 주입된다. 다음 단계 204에서, 아날로그 DDC 타입 디바이스들이 포함되면, 아날로그 차폐가 P형 및 N형 아날로그 DDC 디바이스들 둘 다에 대해 수행된다.
실제로, 도펀트들의 활성화 및 대체를 원조하기 위해 실리콘의 비정질화가 수행된다. 비정질 실리콘이 에피택셜 층들에 성장될 수 없으므로, 그것은 결정질 상태로 복귀되어야 한다. 그래서, 단계 206에서, 저온 재결정화가 수행된다.
단계 208에서, 선택적인 확산 방지 단계가 수행될 수 있다. 여기서 집적 회로들을 제조하는 동안 도펀트들의 확산을 방지하기 위한 단계들이 상이한 단계들과 함께 이용될 수 있는 것에 주목된다. 주어진 공정 흐름에서 도펀트들의 바람직하지 않은 확산이 하나 또는 다수의 단계들에서 발생할 수 있으므로, 설계자는 회로 공정 중에 임의의 수의 단계들 이전에, 동안에, 또는 이후에 확산 방지 단계들을 수행하는 것이 유용하다고 판단할 수 있다.
그 다음, 에피택셜(EPI) 증착이 단계 210에서 수행된다. 이들은 반도체 처리 기술에 공지되어 있는 다른 단계들과 함께 개선된 및 저전력 구조들을 갖는 개선된 집적 회로들 및 SoC를 생산하기 위해 새로운 및 유용한 수단들을 제공한다.
도 3을 참조하면, 일 실시예에 따른 상이한 도펀트 프로파일들의 범위를 갖는 그래프가 도시되어 있다. 예시된 이 영역들 및 설정된 파라미터들이 예들로서 의도되고, 당업자들은 여기에 설명되고 예시된 실시예들의 이점들이 그 범위들에 대해서 또는 내에서 일반적으로 달성될 수 있는 것을 이해할 것이다.
실제로, 설계자들 및 제조자들은 회로 설계의 임계 전압들의 변동을 결정하기 위해 수학적 모델들로부터 통계적 데이터를 수집하고 실제 회로들로부터 샘플 측정들을 수집한다. 제조 변동들로부터 도출되든 RDF들로부터 도출되든 간에 트랜지스터들 사이의 전압차 불일치가 σVT로서 결정된다. 회로가 전체로서 동작하기 위해, 동작 전압 VDD가 σVT를 고려해서 선택되어야 한다. 일반적으로, 변동이 클수록, σVT가 더 높고, 따라서 동작 전압 VDD는 트랜지스터가 적절히 동작하기 위해 더 높게 설정되어야 한다. 다수의 디바이스가 회로에 구현되는 경우, VDD는 회로가 적절히 동작하도록 가장 높은 전체 값으로 설정될 필요가 있을 수 있다.
σVT를 감소시켜 집적 회로에 걸쳐 있는 트랜지스터들의 임계 전압의 변동의 범위를 감소시키는 구조 및 그의 제조 방법이 제공된다. σVT가 감소되면, VT의 정적 값이 더 정밀하게 설정될 수 있고, 심지어 변하는 바이어스 전압에 응답해서 변화될 수 있다. 회로에 걸쳐 있는 공칭상 동일한 디바이스들에 대한 임계 전압은 감소된 σVT에 의해 더 정확하게 설정될 수 있고, 따라서 디바이스가 낮은 동작 전압 VDD를 이용하여 동작할 수 있게 해주므로, 보다 적은 전력을 소비한다. 더욱이, 주어진 트랜지스터 또는 트랜지스터들의 그룹에 대해 VT를 변화시키는 더 많은 헤드룸(headroom)이 있는 경우, 디바이스들은 특정 모드들에 대한 상이한 바이어스 전압들에 대응하는 상이한 모드들에서 동작될 수 있다. 이것은 많은 디바이스들 및 시스템들에 기능성을 추가할 수 있고, 디바이스 전력 모드들의 미세 제어가 유용한 경우 디바이스에 특히 이익이 될 수 있다.
도 4를 참조하면, SoC와 같은 집적 회로에 대한 생산 공정의 일 예가 공정 흐름도 400에 예시되어 있다. 제1 단계 402에서, P형 차폐 층이 주입에 의해 가능하게 형성되고, 이는 집적 회로 내의 디바이스에 대한 차폐 또는 VT 설정 층 역할을 할 수 있다. 그 다음, 단계 404에서, N형 차폐 층이 가능하게는 주입에 의해 형성되고, 이는 집적 회로 내의 다른 디바이스에 대한 차폐 또는 VT 설정 층 역할을 할 수 있다. 단계 406에서, 저온 재결정화가 수행된다.
단계 408에서, 확산 방지 처리가 수행된다. 도펀트들이 에피택셜 성장 동안 주입되거나 공동 증착될 수 있을지라도, 그 이상의 고온 처리는 실리콘 격자를 통해 도펀트 확산을 증진할 수 있다. 트랜지스터 구조들을 형성하는데 필요한 고온 공정 단계들은 도펀트 원자들이 차폐 층으로부터 이전에 비도핑된 채널로 이동하게 하거나, 심지어 게이트 산화물로 이동하게 할 수 있다. 예를 들어, 열 어닐링 절차들이 공정에서 수행될 때와 같이 상이한 공정 흐름들에서 도펀트 확산의 방지를 다루기 위한 여기에 제공된 수개의 방법들이 있다.
일 방법에서, 탄소는 주입 또는 SiC(silicon carbide) 에피택셜 층의 성장을 통해 차폐로 도입될 수 있다. 어닐링 동안 예를 들어, 치환형 탄소는 붕소 또는 인과 같은 임의의 이동 캐리어들을 트랩한다(킥 아웃 메커니즘(kick-out mechanism)을 통해). 탄소의 추가는 폴리실리콘 게이트 트랜지스터가 전형적으로 경험하는 고열 사이클들 동안 확산을 방지하는데 도움이 된다.
인듐은 이동하지 않는 붕소와 클러스터를 형성하는 것으로 공지되어 있다. 그러나, 이것은 붕소의 저도펀트 활성화를 초래한다. 따라서, 고활성화 및 저확산 둘 다를 달성하는 방법들은 인듐 및 붕소의 공동 주입을 포함한다. 수개의 예들이 여기에 포함되고, 상이한 조합들로 함께 이용되는 이 예들 및 다른 공정들을 포함해서 이 개시를 고려하면 다른 예들이 가능하다. 하나의 예시적 공정에 있어서, 인듐 및 붕소의 공동 주입은 그들의 피크들이 정렬되도록 수행될 수 있다. 플래시 및 레이저와 같은 어닐 옵션들과 함께 인듐과 붕소의 피크들 사이의 상이한 비율들은 농도를 높이고 프로파일들을 샤프하게 할 것이다. 다른 예에 있어서, 인듐 및 붕소의 공동 주입은 인듐의 피크가 이 때 붕소의 표면에 근접하도록 수행될 수 있다. 표면으로의 붕소 확산은 인듐에 의해 느려지는 한편, 차폐 및 VT 층은 고활성화를 달성할 것이다. 또 다른 예에 있어서, 인듐 및 붕소의 공동 주입은 인듐의 피크가 이 때 붕소의 기판에 가깝도록 수행될 수 있다. 이것은 인듐이 기판으로 확산되는 것을 방지하여 고농도가 차폐 층에 존재하는 것을 가능하게 할 것이다.
탄소가 붕소 또는 다른 도펀트들의 이동을 방지하는데 유용할지라도, 탄소 자체가 비도핑된 채널로 이동될 수 있어, 이는 산란을 증가시키고 채널 이동성을 감소시킨다. 탄소 확산을 방지하기 위해, 이하의 절차가 유용할 수 있다. 탄소 및 붕소가 비정질 실리콘에 공동 주입되면, 실리콘 층을 재성장시키기 위해 저온 어닐이 이용될 수 있다. 이 저온 어닐 동안, 탄소가 치환적으로 재성장한다. 이것은 공정이 실리콘 상의 결정으로 시작할 때, 더 이상 결정질 상태에 있지 않도록 처리를 위해 비정질이 되거나 비정질화될 필요가 있기 때문이다. 그것은 그 후에 그것을 결정질 상태로 다시 배치하기 위해 어닐링되거나, 재결정화되어야 한다. 그 다음, 비정질 상태로부터의 실리콘 상의 결정의 재성장이 달성될 수 있다. 탄소가 결정 격자 내의 인터스티셜(interstitial) 위치들에 위치된 경우, 탄소는 격자 내의 실리콘 원자들을 대체할 것이다. 따라서, 탄소가 치환적으로 재성장한다.
이 재성장은 실리콘 인터스티셜들의 농도를 크게 한다. 어닐들이 후속되면, 이 인터스티셜들이 표면을 향해 신속히 확산하고 차폐 영역으로부터 채널 영역으로 붕소를 끌어당긴다. 게다가, 치환형 탄소는 붕소 확산을 저지하는 킥 아웃 메커니즘을 통해 인터스티셜이 된다. 이 인터스티셜 탄소는 또한 표면을 향해 확산하고 통상 채널의 이동성 저하를 초래하며 바람직하지 않은 표면 상태들을 생성할 것이다.
그러나, 붕소로서의 이 공정 실시예에 있어서, 과잉 인터스티셜들 및 탄소가 표면으로 이동하고, 고온 어닐에 이어서 산화 또는 고온 산화는 표면으로 이동된 붕소, 탄소 및 인터스티셜 농도를 소비하는 역할을 한다. 산화 공정은 추가 인터스티셜들을 생성할 것이고, 그래서 이 산화는 얇게(~2nm)될 필요가 있다. 그 다음, 산화물이 스트립되고, 비도핑된 실리콘 채널이 오염없는 표면 상에 에피택셜 성장된다. 비도핑된 epi는 산화물 성장 및 스트립을 통해 시스템으로부터 제거된 이동 탄소 및 붕소에 대한 노출을 감소시킨다. 게다가, 유사한 산화는 EPI 성장 후 게이트 산화 전에 이용될 수 있다. 이 추가 산화는 제1 산화에 추가되거나 제1 산화를 대신할 수 있다.
주입 동안, 상당한 손상이 실리콘에 도입된다. 최종 인터스티셜들은 붕소를 신속히 확산시키는데 원조한다. 일 실시예에 따르면, 주입 손상을 제거함으로써, 인터스티셜들이 제거될 수 있어 더 적은 확산 및 더 많은 계단 접합들을 가능하게 한다. 이것을 달성하는 2개의 방법들은 플라즈마 주입 및 도핑된 SOG(Spin On Glass)이다. SOG 공정에서, 고용량의 이산화 실리콘이 실리콘의 표면 상에 위치된다. 플라즈마 주입에 대해, 고용량의 고도핑된 플라즈마가 표면 상에 증착된다. 여기서, 기판으로 어떤 관통 또는 증착도 없고, 어떤 주입도 발생하지 않는다. 어닐링될 때, 도펀트들이 고용도에서 인입되는데 반해, 더 높은 온도는 더 높은 고용도를 초래한다. 그 다음, 실리콘 구조를 손상시키지 않고 더 많은 도펀트들을 인입하기 위해 열 어닐링됨으로써 도펀트들이 영향을 받게 될 수 있다. 그 결과는 계단 접합들로 달성된 고도핑이고, 실리콘의 손상이 크게 감소된다.
일 실시예에 있어서, 차폐 층으로부터 채널로 붕소의 확산을 느리게 하기 위해 SiGe가 이용될 수 있다. SiGe는 기판의 상부에 증착될 수 있다. 도펀트들은 SiGe 층의 에피택셜 성장 동안 기판에 주입되거나 직접 공동 증착될 수 있다. Si 층이 여전히 채널로서 증착된다. SiGe는 이 도핑된 층들로부터 Si 채널로 확산을 방지한다.
C/N/Ge/Cl/F의 델타 도핑은 차폐 층과 EPI 층 사이의 계면에서 이용될 수 있다. 이 층은 층에 걸쳐서 도펀트 확산을 방지하는 역할을 한다. 이 층은 또한 디바이스의 채널로 확산되거나 게이트 내로 분리될 수 있는 시스템 내의 도펀트의 양을 최소화한다.
소스/드레인 및 소스/드레인 연장부들은 DDC 채널 영역의 형성으로부터 손상을 초래할 수 있다. 폴리 공핍을 방지하기 위해 깊은 주입들 및 고열 어닐들 둘 다를 필요로 하는 폴리실리콘으로 인하여, 손상 및 측방 스트래글을 통해 채널 영역으로 도입된 도펀트들은 DDC 채널 스택으로부터 채널로(인터스티셜들 또는 공동 확산 효과들을 통해) 큰 확산을 생성할 수 있다. 폴리 공핍 효과들이 희생될 수 없으므로, 주입 에너지/용량 또는 어닐 기준을 낮추는 어떤 방법도 없다. 채널 도핑이 DDC 채널 스택에 도착하지 못하게 하는 2개의 방법들은 RSD 및 보조 스페이서의 이용이다.
SD 주입으로부터 측방 거리를 증가시키기 위해 보조 스페이서가 이용되고 도펀트들을 주입할 때 실리콘의 손상을 방지하기 위해 DDC 채널 도즈가 이용될 수 있다. 이 스페이서는 SD 주입 후에 및 살리사이데이션 전에 제거될 수 있거나 제거될 수 없다. Si와 DDC 채널 사이의 측방 Si가 증가되는 경우, 측방 스트래글의 효과의 감소가 있다.
도 4를 다시 참조하면, 확산 방지 처리 후의 다음 단계는 단계 410에서의 EPI 증착이다. 다음에, 단계들 412 및 414 각각에서, P 웰들 및 N 웰들이 주입된다. 다음에, 단계들 416 및 418 각각에서, 아날로그 P형 및 N형 VT 층들이 주입된다. 그 다음, 서로로부터 얕은 웰들 아래로 상이한 디바이스들을 분리하기 위해 STI들이 단계 420에서 형성된다.
다음에 - 디바이스의 타입에 따라 - 단일, 이중, 또는 삼중 게이트 산화가 단계 422에서 수행된다. 실제로, 디지털 디바이스들은 단지 얇은 단일 게이트 산화물 층을 필요로 하는데 반해, 아날로그 디바이스들은 두꺼운 이중 또는 삼중 게이트 산화물 층들을 갖는다.
단계 424에서, 폴리실리콘(폴리게이트) 층이 형성되고, 이어서 P형 LDD(Lightly Doped Drain)가 단계 426에서 형성되고, N형 LDD가 단계 428에서 형성된다. 이들 LDD 또는 팁들은 게이트 스페이서들 아래에 연장된다.
스페이서들이 단계 430에서 형성된다. 이 때, P+ 및 N+ 주입들이 단계들 432 및 434에서 수행된다. 그 다음, 규화물이 단계 436에서 처리되고, 이어서 콘택트들이 단계 438에서 형성된다.
도 5를 참조하면, SoC와 같은 집적 회로에 대한 생산 공정의 일 예가 공정 흐름도 500에 예시되어 있다. 제1 단계 502에서, P형 차폐 층이 가능하게는 주입에 의해 형성되고, 이는 집적 회로 내의 디바이스에 대한 차폐 또는 VT 설정 층 역할을 할 수 있다. 그 다음, 단계 504에서, N형 차폐 층이 가능하게는 주입에 의해 형성된다. 단계 506에서, P형 아날로그 차폐 층이 주입되고, 이어서 N형 아날로그 차폐 층이 단계 508에서 주입된다. 그 다음, 저온 재결정화가 단계 510에서 수행된다.
다음에, 단계 512에서, EPI 증착이 수행된다. 단계들 514 및 516 각각에서, P 웰들 및 N 웰들이 주입된다. 단계들 518 및 520 각각에서, P형 및 N형 VT 층들이 주입된다. 단계들 522 및 524에서, 아날로그 P형 및 N형 VT 층들이 주입된다. 그 다음, 서로로부터 얕은 웰들 아래로 상이한 디바이스들을 분리하기 위해 STI들이 단계 526에서 형성된다.
다음에 - 디바이스의 타입에 따라 - 단일, 이중, 또는 삼중 게이트 산화가 단계 528에서 수행된다. 실제로, 디지털 디바이스들은 단지 얇은 단일 게이트 산화물 층을 필요로 하는데 반해, 아날로그 디바이스들은 두꺼운 이중 또는 삼중 게이트 산화물 층들을 갖는다. 단계 530에서, 폴리게이트 층이 형성되고, 이어서 P형 LDD가 단계 532에서 형성되고, N형 LDD가 단계 534에서 형성된다. 스페이서들이 단계 536에서 형성된다. 이 때, P+ 및 N+ 주입들이 단계들 538 및 540에서 수행된다. 그 다음, 규화물이 단계 542에서 처리되고, 이어서 콘택트들이 단계 544에서 형성된다.
도 6을 참조하면, SoC와 같은 집적 회로에 대한 생산 공정의 일 예가 공정 흐름도 600에 예시되어 있다. 제1 단계 602에서, P형의 얕은 웰들이 가능하게는 주입에 의해 형성된다. 다음에, 단계 604에서, P형의 얕은 웰들이 가능하게는 주입에 의해 형성된다. 단계들 606 및 608에서, P형 및 N형의 차폐 층들이 가능하게는 주입에 의해 형성된다. 다음에, 단계들 610 및 612에서, P형 및 N형 아날로그 차폐 층들이 가능하게는 주입에 의해 형성된다. 단계 614에서, 저온 재결정화가 수행된다. 에피택셜(epi) 증착이 단계 616에서 형성된다. 그 다음, 서로로부터 얕은 웰들 아래로 상이한 디바이스들을 분리하기 위해 STI들이 단계 618에서 형성된다.
다음에 - 디바이스의 타입에 따라 - 단일, 이중, 또는 삼중 게이트 산화가 단계 620에서 수행된다. 실제로, 디지털 디바이스들은 단지 얇은 단일 게이트 산화물 층을 필요로 하는데 반해, 아날로그 디바이스들은 두꺼운 이중 또는 삼중 게이트 산화물 층들을 갖는다.
단계 622에서, 폴리실리콘 게이트(폴리게이트) 층이 형성되고, 이어서 P형 LDD가 단계 624에서 형성되고, N형 LDD가 단계 626에서 형성된다. 스페이서들이 단계 628에서 형성된다. 그 다음, P+ 및 N+ 주입들이 단계들 630 및 632에서 수행된다. 그 다음, 규화물이 단계 634에서 처리되고, 이어서 콘택트들이 단계 636에서 형성된다.
도 7 내지 도 30을 집합적으로 참조하면, 개선된 절전들을 위해 구성되는 공정의 일 예가 공정 프로파일 다이어그램에 도시되어 있다. 공정은 다수의 집적 회로들을 형성하는데 전형적으로 이용되는 실리콘 웨이퍼(700)로 시작한다. 도 7 내지 도 30은 실리콘 웨이퍼의 연속적 시리즈의 단면들로서 수개의 상이한 회로 구성요소들의 공정의 일 예를 도시할 것이다. 공정이 진행됨에 따라 상이한 구조들의 교차(cross-over) 및 제거가 있는데 반해, 구조들 중 일부가 치환되거나 다른 방식으로 제거된다. 따라서, 연속적 도면들에서의 라벨들이 반드시 제거될 것이고, 따라서 모든 번호 라벨들이 끝까지 모든 도면들에 도시되지는 않을 것이다. 이 예는 PMOS DDC 논리 트랜지스터, NMOS DDC 논리 트랜지스터, PMOS DDC 아날로그 트랜지스터, NMOS DDC 아날로그 트랜지스터, PMOS 레거시 논리 트랜지스터, NMOS 레거시 논리 트랜지스터, PMOS 레거시 아날로그 트랜지스터, 및 NMOS 레거시 논리 트랜지스터를 포함하는 구성요소 디바이스들을 예시한다. 당업자들은 이들 및 다른 디바이스들의 상이한 조합들 및 치환들이 여기에 설명된 예들을 고려하면 가능하고, 이하의 예가 단지 예시를 위한 것을 이해할 것이다.
도 7은 실리콘과 같은 기판(700)이다. 이 공정은 이 일련의 도면들의 좌측으로부터 시작하여 우측으로 정렬되는 이 순서로 8개의 상이한 디바이스들을 형성하기 위한 예시적 공정 단계들을 예시할 것이다:
PMOS DDC 디지털 논리 디바이스(702);
NMOS DDC 디지털 논리 디바이스(704);
PMOS DDC 아날로그 디바이스(706);
NMOS DDC 아날로그 디바이스(708);
PMOS 레거시 디지털 논리 디바이스(710);
NMOS 레거시 디지털 논리 디바이스(712);
PMOS 레거시 아날로그 디바이스(714); 및
NMOS 레거시 아날로그 디바이스(716).
도 8은 기판(700) 상에 PMOS DDC 논리 디바이스를 위해 형성된 주입된 P형 도핑 차폐 층(800)을 도시한다.
도 9는 다른 디바이스에 대해 기판(700) 상에 NMOS DDC 논리 디바이스를 위해 형성된 N형 도핑 차폐 층을 도시한다.
도 10은 PMOS DDC 아날로그 디바이스를 위한 주입된 아날로그 P형 차폐 층을 도시한다.
도 11은 NMOS DDC 아날로그 디바이스를 위한 주입된 아날로그 N형 차폐 층을 도시한다.
도 12는 EPI 증착을 도시한다. 비도핑된 에피택셜 채널이 생각될지라도, 도핑된 채널 층을 특정 트랜지스터 소자들에 제공하기 위해 선택적 마스킹이 구현될 수 있다.
도 13은 이 예에서 형성될 PMOS DDC 디지털 논리 디바이스, PMOS DDC 아날로그 디바이스, PMOS 레거시 디지털 논리 디바이스, 및 PMOS 레거시 아날로그 디바이스와 같은 다양한 P형 디바이스들을 위한 주입된 P 웰들을 도시한다.
도 14는 이 예에서 형성될 NMOS DDC 디지털 논리 디바이스, NMOS DDC 아날로그 디바이스, NMOS 레거시 디지털 논리 디바이스, 및 NMOS 레거시 아날로그 디바이스와 같은 다양한 N형 디바이스들을 위한 주입된 N 웰들(1402, 1404, 1406, 1408)을 도시한다.
도 15는 이 예의 PMOS 레거시 디지털 논리 디바이스에 이용되는 주입된 P형 임계 전압 층(VT)(1500)을 도시한다.
도 16은 이 예의 PMOS 레거시 디지털 논리 디바이스에 이용되는 주입된 N형 VT 층(1600)을 도시한다.
도 17은 이 예에서 PMOS 레거시 아날로그 디바이스를 위한 주입된 아날로그 P형 VT 층(1700)을 도시한다.
도 18은 이 예에서 NMOS 레거시 아날로그 디바이스를 위한 주입된 아날로그 N형 VT 층(1800)을 도시한다.
도 19는 아래쪽으로 각 디바이스의 얕은 웰들까지 사이에 위치된 STI 형성물들(1902 내지 1918)을 도시한다.
도 20은 상이한 디바이스들에 대한 단일, 이중, 및 삼중 게이트 산화 층들을 포함하는 각 디바이스 상에 수행된 게이트 산화 층들(2002 내지 2016)을 도시한다. 이 예에 있어서, 얇은 단일 산화 층들은 디지털 디바이스들, 및 아날로그 디바이스들에 대해 비교적 두꺼운 더블 또는 트리플 산화로 형성된다.
도 21은 모든 디바이스들에 걸쳐 형성된 폴리게이트 층(2100)을 도시한다.
도 22는 분리 게이트들 및 대응하는 게이트 산화물 층들(2202 내지 2232)을 형성하기 위해 폴리게이트 및 산화 층들의 선택적인 제거를 도시한다.
도 23은 이 예에서 2개의 디지털 디바이스들, 즉, NMOS DDC 디지털 논리 디바이스, 및 NMOS 레거시 디지털 논리 디바이스 상에 P형 LDD(2302 내지 2308)를 형성하는 것을 도시한다.
도 24는 이 예에서 2개의 다른 디지털 디바이스들, 즉, PMOS DDC 디지털 논리 디바이스, 및 PMOS 레거시 디지털 논리 디바이스 상에 N형 LDD(2402 내지 2408)를 형성하는 것을 도시한다.
도 25는 이 예에서 2개의 아날로그 디바이스들, 즉, PMOS DDC 아날로그 디바이스, 및 PMOS 레거시 아날로그 디바이스 상에 P형 LDD(2502 내지 2508)를 형성하는 것을 도시한다.
도 26은 이 예에서 2개의 다른 아날로그 디바이스들, 즉, NMOS DDC 아날로그 디바이스, 및 NMOS 레거시 아날로그 디바이스 상에 N형 LDD(2602 내지 2604)를 형성하는 것을 도시한다.
도 27은 각 게이트 스택에 대한 스페이서들(2702 내지 2732)의 형성을 도시한다.
도 28은 이 예에서 PMOS DDC 논리 디바이스, PMOS DDC 아날로그 디바이스, PMOS 레거시 논리 디바이스, 및 PMOS 레거시 아날로그 디바이스를 포함하는 P형 디지털 및 아날로그 디바이스들에 P형 재료(2802 내지 2824)의 주입을 도시한다.
도 29는 이 예에서 NMOS DDC 디지털 논리 디바이스, NMOS DDC 아날로그 디바이스, NMOS 레거시 디지털 논리 디바이스, 및 NMOS 레거시 아날로그 디바이스를 포함하는 N형 디지털 및 아날로그 디바이스들에 N형 재료(2902 내지 2924)의 주입을 도시한다.
도 30은 각 디바이스의 노출된 소스, 게이트, 및 드레인 상에 규화물(3002-3048)의 증착을 예시한다. 디바이스(702)의 웰 또는 바디와 연통하는 바디 바이어스(3050)는 하나 이상의 디바이스들의 VT를 제어하기 위해 트랜지스터들 중 어느 하나의 바디를 바이어싱하는 가능성을 예시하도록 포함된다. 따라서, 도 30에 형성된 디바이스들은,
PMOS DDC 디지털 논리 디바이스(702);
NMOS DDC 디지털 논리 디바이스(704);
PMOS DDC 아날로그 디바이스(706);
NMOS DDC 아날로그 디바이스(708);
PMOS 레거시 디지털 논리 디바이스(710);
NMOS 레거시 디지털 논리 디바이스(712);
PMOS 레거시 아날로그 디바이스(714); 및
NMOS 레거시 아날로그 디바이스(716)를 포함한다.
이 새로운 특징들 및 구조들을 처리하는 많은 상이한 접근법들이 있다. 당업자들은 이 명세서를 고려하면 그러한 회로들을 제조하는 특정 제조 공정 단계들 및 파라미터들에 관한 다수의 변화들이 있는 것을 이해할 것이다. 이하는 예들이다.
하나의 예시적 공정에 있어서, 산화 층은 0 내지 60 초 기간에 걸쳐 700 내지 900℃의 온도 범위에서 형성된다.
PMOS 웰 주입들에 대해, P+ 주입은 10 내지 80keV의 범위 내에서 및 1 x 1013 내지 8 x 1013/cm2의 농도들로 주입될 수 있다. As+는 5 내지 60keV의 범위 내에서 및 1 x 1013 내지 8 x 1013/cm2의 농도들로 주입될 수 있다.
NMOS 웰 주입들에 대해, 붕소 주입 B+주입은 0.5 내지 5keV의 범위 내에 및 1 x 1013 내지 8 x 1013/cm2의 농도 범위 내에 있을 수 있다. 게르마늄 주입 Ge+는 10 내지 60keV의 범위 내에서 및 1 x 1014 내지 5 x 1014 /cm2의 농도로 수행될 수 있다. 탄소 주입 C+는 0.5 내지 5keV의 범위에서, 및 1 x 1013 내지 8 x 1013/cm2 의 농도로 수행될 수 있다.
저온 재결정화 어닐은 30 내지 150 초 기간에 걸쳐 550 내지 600℃의 범위에서 수행될 수 있다.
고온 결함 제거 어닐은 0 내지 10 초 기간에 걸쳐 900 내지 1025℃의 범위 내에서 수행될 수 있다.
진성 Si의 EPI 증착은 500 내지 700℃의 범위 내에서 및 10 내지 75 nm의 두께에서 수행될 수 있다.
얕은 트렌치 분리막, 트렌치 패터닝, 트렌치 에칭, 희생 산화, 트렌치 필, 트렌치 연마가 수행될 수도 있다.
예를 들어 폴리 Si 증착/에칭, SPCR 증착/에칭, 다수의 스파이크 어닐들, 및 다른 공정들과 같은 모든 표준 열 사이클들을 포함하는 이 포인트를 넘는 표준 CMOS 공정은 900 내지 1025℃ 범위 내에서 수행될 수 있다.
다른 공정에 있어서, 웨이퍼 상의 일부 디바이스들이 DDC 타입 디바이스들이고, 다른 것들은 비DDC 타입 디바이스들인 경우, 공정은 바로 위에서 설명된 것과 동일한 공정 흐름을 포함할 수 있는데 반해, 일부 주입들은 DDC 공정을 필요로 하지 않는 어떤 디바이스들을 통해 선택적으로 마스킹될 수 있다.
또 다른 공정에 있어서, 공정은 바로 위에서 설명된 것과 동일한 공정 흐름을 포함할 수 있는데 반해, 일부 주입들은 그 영역들에 비DDC 구성된 디바이스들을 형성하기 위해 EPI 증착 전에 대신 EPI 증착 후에 선택적으로 수행된다.
어떤 예시적인 실시예들이 설명되고 첨부 도면들에 도시되어 있을지라도, 다양한 다른 수정들이 당업자에게 안출될 수 있기 때문에, 그러한 실시예들이 광의의 발명을 제한하는 것이 아니라 단지 예시적인 것이고 본 발명이 도시되고 설명된 특정 구성들 및 배열들에 제한되지 않는다는 것을 알 것이다. 따라서, 본 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 것으로 간주되어야 한다.

Claims (14)

  1. 기판 위에 형성된 복수의 디바이스 타입들의 트랜지스터 디바이스들을 갖는 집적 회로로서,
    제1 디바이스 타입에 대한 제1 차폐 층 - 상기 제1 차폐 층은 상기 제1 디바이스 타입의 제1 게이트 산화물 층 아래에 위치하고, 상기 제1 차폐 층은 제1 도펀트 농도를 가짐 -;
    제2 디바이스 타입에 대한 제2 차폐 층 - 상기 제2 차폐 층은 상기 제2 디바이스 타입의 제2 게이트 산화물 층 아래에 위치하고, 상기 제2 차폐 층은 제2 도펀트 농도를 가짐 -;
    제3 디바이스 타입에 대한 임계 전압 층 - 상기 임계 전압 층은 상기 제3 디바이스 타입의 제3 게이트 산화물 층 아래에 위치하고, 상기 임계 전압 층은 제3 도펀트 농도를 가짐 -;
    상기 제1 차폐 층에 인접하여 그 위에 위치하는, 상기 제1 디바이스 타입에 대해 5×1017 원자들/㎤ 미만의 농도를 갖는 제1 채널 층;
    상기 제2 차폐 층에 인접하여 그 위에 위치하는, 상기 제2 디바이스 타입에 대해 5×1017 원자들/㎤ 미만의 농도를 갖는 제2 채널 층;
    상기 제1 디바이스 타입, 상기 제2 디바이스 타입, 및 상기 제3 디바이스 타입을 분리하는 얕은 트렌치 분리;
    상기 제1 채널 층 및 상기 제1 차폐 층을 관통하는, 상기 제1 디바이스 타입에 대한 제1 소스 및 드레인 영역; 및
    상기 제2 채널 층 및 상기 제2 차폐 층을 관통하는, 상기 제2 디바이스 타입에 대한 제2 소스 및 드레인 영역;
    을 포함하고,
    상기 제1 게이트 산화물 층의 두께는 상기 제2 게이트 산화물 층의 두께와 상이하고, 상기 임계 전압 층의 깊이 위치(depth position)는 상기 제1 차폐 층 및 상기 제2 차폐 층의 각각의 깊이 위치와 상이한, 집적 회로.
  2. 제1항에 있어서,
    상기 제1 디바이스 타입에 대한 상기 제1 차폐 층은, 상기 제1 디바이스 타입의 제1 트랜지스터 요소(transistor element)에 대한 제1 P형 차폐 층 및 상기 제1 디바이스 타입의 제2 트랜지스터 요소에 대한 제1 N형 차폐 층을 더 포함하는, 집적 회로.
  3. 제2항에 있어서,
    상기 제1 디바이스 타입의 상기 제1 트랜지스터 요소의 바디에 바디 바이어스 전압을 인가하도록 동작가능한 바디 탭(body tab)
    을 더 포함하는, 집적 회로.
  4. 제1항에 있어서,
    상기 제2 디바이스 타입에 대한 상기 제2 차폐 층은, 상기 제2 디바이스 타입의 제1 트랜지스터 요소에 대한 제2 P형 차폐 층 및 상기 제2 디바이스 타입의 제2 트랜지스터 요소에 대한 제2 N형 차폐 층을 더 포함하는, 집적 회로.
  5. 제4항에 있어서,
    상기 제2 디바이스 타입의 상기 제1 트랜지스터 요소의 바디에 바디 바이어스 전압을 인가하도록 동작가능한 바디 탭
    을 더 포함하는, 집적 회로.
  6. 제1항에 있어서,
    각각의 디바이스에 대해 단일의(single), 이중의(double), 또는 3중의(triple) 게이트 산화 층들 중 하나
    를 더 포함하는, 집적 회로.
  7. 제1항에 있어서,
    상기 제1 채널 층의 두께는 상기 제2 채널 층의 두께와 같은, 집적 회로.
  8. 제1항에 있어서,
    상기 제1 디바이스 타입에 대한 제1 LDD(Lightly Doped Drain) 및 상기 제2 디바이스 타입에 대한 제2 LDD
    를 더 포함하고,
    상기 제1 LDD의 깊이 위치는 상기 제2 LDD의 깊이 위치와 상이한, 집적 회로.
  9. 제8항에 있어서,
    상기 제3 디바이스 타입에 대한 제3 LDD
    를 더 포함하고,
    상기 제3 LDD의 깊이 위치는 상기 제2 LDD의 깊이 위치와 동일한, 집적 회로.
  10. 제1항에 있어서,
    상기 제2 게이트 산화물 층의 두께는 상기 제3 게이트 산화물 층의 두께와 동일한, 집적 회로.
  11. 제1항에 있어서,
    상기 제1 디바이스 타입은 DDC(Deeply Depleted Channel) 논리 디바이스이고, 상기 제2 디바이스 타입은 DDC 아날로그 디바이스이고, 상기 제3 디바이스 타입은 레거시 아날로그 디바이스(legacy analog device)인, 집적 회로.
  12. 제1항에 있어서,
    상기 제1 차폐 층과 상기 제1 채널 층 사이에 도펀트 이동 저지 층(dopant migration resistant layer)
    을 더 포함하는, 집적 회로.
  13. 제12항에 있어서,
    상기 도펀트 이동 저지 층은 탄소를 포함하는, 집적 회로.
  14. 제12항에 있어서,
    상기 도펀트 이동 저지 층은 상기 제1 채널 층을 형성하기 전에 증착된 SiGe를 더 포함하는, 집적 회로.
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