KR20100097044A - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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Abstract

비휘발성 반도체 기억 장치는 메모리 트랜지스터들 중 선택된 메모리 트랜지스터로부터 데이터를 소거하는 소거 동작을 수행하는 제어 회로를 포함한다. 제어 회로는 선택 트랜지스터들 중 선택된 선택 트랜지스터의 타단에 제1 전압을 인가하여, 선택 트랜지스터들 중 선택된 선택 트랜지스터를 턴온시키고, 메모리 트랜지스터들 중 선택된 메모리 트랜지스터보다 선택 트랜지스터에 더 가까운 메모리 트랜지스터들 중 임의의 메모리 트랜지스터를 턴온시킨다. 또한, 제어 회로는 메모리 트랜지스터들 중 선택된 메모리 트랜지스터의 게이트에 제1 전압보다 낮은 제2 전압을 인가한다. 제1 전압과 제2 전압 간의 이러한 전위차는 전하 축적층의 전하를 변화시킨다.

Description

비휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 출원은 2009년 2월 24일자로 일본 특허청에 출원된 일본 우선권 특허 출원 제2009-41157호에 기초하고 이러한 우선권의 이점을 청구하며, 그 전체 내용은 본 명세서에 참고로 원용된다.
본 발명은 전기적으로 재기입가능한 비휘발성 반도체 기억 장치에 관한 것이다.
NAND형 플래시 메모리와 같은 비휘발성 반도체 기억 장치의 비트 밀도를 개선하도록 미세화 기술이 한계에 도달함에 따라, 메모리 셀의 적층에 대한 요구도 증가하고 있다. 일례로, 메모리 셀들이 종형 트랜지스터를 이용하여 구성된 적층형 비휘발성 반도체 기억 장치가 제안되었다(특허문헌 참조). 적층형 비휘발성 반도체 기억 장치는 각각이 소거 단위로 되는 복수의 메모리 블록을 포함한다. 각 메모리 블록은 메모리 스트링들을 구비하고, 메모리 스트링들의 각각은 직렬 접속된 복수의 메모리 셀을 구비한다. 각 메모리 스트링은 기둥형 반도체층, 기둥형 반도체층을 둘러싸도록 형성된 MONOS층 및 MONOS층을 둘러싸도록 형성된 도전층을 구비한다.
종래, 전술한 비휘발성 반도체 기억 장치에서, 소거 동작은 메모리 블록마다 수행된다. 즉, 소거 동작시, 모든 데이터는 먼저 각 메모리 블록으로부터 소거되고, 소거될 필요가 없는 임의의 데이터는 메모리 블록에 다시 기입된다. 이처럼, 이러한 소거 동작은 데이터의 재기입(write-back)을 필요로 하기 때문에, 많은 시간이 걸릴 수 있다.
일본특허공개번호제2007-266143호
본 발명의 하나의 양태는, 직렬로 접속된 복수의 메모리 트랜지스터를 각각이 포함하는 복수의 메모리 스트링과, 메모리 스트링들의 각각의 일단에 각각의 일단이 접속된 복수의 선택 트랜지스터 - 선택 트랜지스터들의 각각은 메모리 스트링들 중 하나의 메모리 스트링을 선택할 때 도통됨 - 와, 선택 트랜지스터들 중 선택된 선택 트랜지스터의 일단에 접속된 메모리 스트링들 중 선택된 메모리 스트링에 포함된 메모리 트랜지스터들 중 선택된 메모리 트랜지스터로부터 데이터를 소거하는 소거 동작을 수행하는 제어 회로를 포함하고, 메모리 스트링들의 각각은 기판에 수직 방향으로 연장되는 기둥 형상부를 갖고, 복수의 메모리 트랜지스터의 각각의 본체로서 기능하는 제1 반도체층과, 제1 반도체층을 둘러싸는 전하 축적층과, 전하 축적층을 둘러싸고 기판과 평행하게 연장되며, 복수의 메모리 트랜지스터의 각각의 게이트로서 기능하는 제1 도전층을 포함하고, 선택 트랜지스터들의 각각은 기둥 형상부의 상면과 접하고 기판에 수직 방향으로 연장되며, 선택 트랜지스터의 본체로서 기능하는 제2 반도체층과, 제2 반도체층을 둘러싸는 게이트 절연층과, 게이트 절연층을 둘러싸고 기판과 평행하게 연장되며, 선택 트랜지스터의 게이트로서 기능하는 제2 도전층을 포함하고, 제어 회로는 선택 트랜지스터들 중 선택된 선택 트랜지스터의 타단에 제1 전압을 인가하여, 선택 트랜지스터들 중 선택된 선택 트랜지스터를 턴온시키고, 메모리 트랜지스터들 중 선택된 메모리 트랜지스터보다 선택 트랜지스터에 더 가까운 메모리 트랜지스터들 중 임의의 메모리 트랜지스터를 턴온시키며, 또한, 메모리 트랜지스터들 중 선택된 메모리 트랜지스터의 게이트에 제1 전압보다 낮은 제2 전압을 인가하고, 제1 전압과 제2 전압 간의 전위차는 전하 축적층의 전하를 변화시키는, 비휘발성 반도체 기억 장치를 제공한다.
본 발명의 다른 하나의 양태는, 직렬로 접속된 복수의 메모리 트랜지스터를 각각이 포함하는 복수의 메모리 스트링과, 메모리 스트링들의 각각의 일단에 각각의 일단이 접속된 복수의 제1 선택 트랜지스터 - 제1 선택 트랜지스터들의 각각은 메모리 스트링들 중 하나의 메모리 스트링을 선택할 때 도통됨 - 와, 메모리 스트링들의 각각의 타단에 각각의 일단이 접속된 복수의 제2 선택 트랜지스터 - 제2 선택 트랜지스터들의 각각은 메모리 스트링들 중 하나의 메모리 스트링을 선택할 때 도통됨 - 와, 제1 선택 트랜지스터들 중 선택된 제1 선택 트랜지스터의 일단에 접속된 메모리 스트링들 중 선택된 메모리 스트링에 포함된 메모리 트랜지스터들 중 선택된 메모리 트랜지스터로부터 데이터를 소거하는 소거 동작을 수행하는 제어 회로를 포함하고, 메모리 스트링들의 각각은 기판에 수직 방향으로 연장되는 기둥 형상부를 갖고, 복수의 메모리 트랜지스터의 각각의 본체로서 기능하는 제1 반도체층과, 제1 반도체층을 둘러싸는 전하 축적층과, 전하 축적층을 둘러싸고 기판과 평행하게 연장되며, 복수의 메모리 트랜지스터의 각각의 게이트로서 기능하는 제1 도전층을 포함하고, 제1 선택 트랜지스터들의 각각은 기둥 형상부의 일단과 접하고 기판에 수직 방향으로 연장되며, 제1 선택 트랜지스터의 본체로서 기능하는 제2 반도체층과, 제2 반도체층을 둘러싸는 제1 게이트 절연층과, 제1 게이트 절연층을 둘러싸고 기판과 평행하게 연장되며, 제1 선택 트랜지스터의 게이트로서 기능하는 제2 도전층을 포함하고, 제2 선택 트랜지스터들의 각각은 기둥 형상부의 타단과 접하고 기판에 수직 방향으로 연장되며, 제2 선택 트랜지스터의 본체로서 기능하는 제3 반도체층과, 제3 반도체층을 둘러싸는 제2 게이트 절연층과, 제2 게이트 절연층을 둘러싸고 기판과 평행하게 연장되며, 제2 선택 트랜지스터의 게이트로서 기능하는 제3 도전층을 포함하고, 제2 반도체층은 기둥 형상부의 일단과 접하는 p형 층과, p형 층 상에 배치되는 n형 층을 포함하고, 제3 반도체층은 기둥 형상부의 타단과 접하는 n형 층과, n형 층 아래에 배치되는 p형 층과, p형 층 아래에 배치되는 또 다른 n형 층을 포함하고, 제어 회로는 제1 선택 트랜지스터들 중 선택된 제1 선택 트랜지스터의 타단에 제1 전압을 인가한 후 제1 선택 트랜지스터들 중 선택된 제1 선택 트랜지스터의 게이트에 제2 전압을 인가하여, 선택된 메모리 트랜지스터 이외의 메모리 트랜지스터들을 턴온시키고, 또한, 선택된 메모리 트랜지스터의 게이트에 제3 전압을 인가하고, 제1 전압과 제2 전압 간의 전위차는, 제1 게이트 절연층 근처에 배치된 제2 반도체층의 n형 층으로부터 제2 반도체층의 p형 층으로 제1 전류가 흐르게 하고, 제1 전압과 제3 전압 간의 전위차는, 제1 전류에 의해 생성되는 홀들이 선택된 메모리 트랜지스터의 전하 축적층으로 주입되게 하는, 비휘발성 반도체 기억 장치를 제공한다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다.
도 2는 제1 실시예에 따른 하나의 메모리 셀 어레이 MA의 회로도이다.
도 3a는 제1 실시예에 따른 워드선 구동회로(120)의 회로도이다.
도 3b는 제1 실시예에 따른 선택 게이트선 구동회로(130)의 회로도이다.
도 4는 제1 실시예에 따른 비휘발성 반도체 기억 장치의 하나의 메모리 셀 어레이 MA의 일부를 도시하는 개략적인 사시도이다.
도 5는 도 4의 부분 단면도이다.
도 6은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 개략적인 도이다.
도 7은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작 동안 인가되는 전압을 도시한다.
도 8은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 타이밍 차트이다.
도 9는 제2 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다.
도 10은 제2 실시예에 따른 하나의 메모리 셀 어레이 MAa의 회로도이다.
도 11은 제2 실시예에 따른 비휘발성 반도체 기억 장치의 개략적인 사시도이다.
도 12는 도 11의 부분 단면도이다.
도 13은 제2 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 개략적인 도이다.
도 14는 제2 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작 동안 인가되는 전압을 도시한다.
도 15는 제2 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 타이밍 차트이다.
도 16은 제3 실시예에 따른 비휘발성 반도체 기억 장치의 부분 단면도이다.
도 17은 제3 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 개략적인 도이다.
도 18은 제3 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작 동안 인가되는 전압을 도시한다.
도 19는 제3 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 타이밍 차트이다.
도 20은 제4 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작 동안 인가되는 전압을 도시한다.
도 21은 제5 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작 동안 인가되는 전압을 도시한다.
도 22는 제6 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다.
도 23은 제6 실시예에 따른 비휘발성 반도체 기억 장치의 부분 단면도이다.
도 24는 제6 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 개략적인 도이다.
도 25는 제6 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작 동안 인가되는 전압을 도시한다.
도 26은 제6 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 도시하는 타이밍 차트이다.
도 27은 제7 실시예에 따른 비휘발성 반도체 기억 장치의 기입 동작을 도시하는 흐름도이다.
도 28은 기입 동작시의 임계 전압 Vth를 도시한다.
도 29는 다른 일 실시예에 따른 비휘발성 반도체 기억 장치의 부분 단면도이다.
이하, 첨부 도면을 참조하여 본 발명에 따른 비휘발성 반도체 기억 장치의 실시예들을 설명한다.
[제1 실시예]
[제1 실시예의 비휘발성 반도체 기억 장치의 회로 구성]
먼저, 도 1 내지 도 3b를 참조하여 제1 실시예에 따른 비휘발성 반도체 기억 장치의 회로 구성을 설명한다.
도 1은 제1 실시예에 따른 비휘발성 반도체 기억 장치의 회로도이다. 도 1에 도시한 바와 같이, 제1 실시예의 비휘발성 반도체 기억 장치는 데이터를 기억하는 메모리 셀 어레이 MA 및 그 주변에 배치되며 메모리 셀 어레이 MA를 제어하는 제어 회로 CC를 포함한다.
도 2는 하나의 메모리 셀 어레이 MA의 회로도이다. 도 1과 도 2에 도시한 바와 같이, 메모리 셀 어레이 MA는 열 방향으로 정렬된 복수의 메모리 블록 MB를 포함한다.
도 1과 도 2에 도시한 바와 같이, 각 메모리 블록 MB는, 행 방향으로 각각 정렬된, 메모리 스트링들 MS, 드레인측 선택 트랜지스터들 SDTr 및 소스측 선택 트랜지스터들 SSTr을 포함한다. 드레인측 선택 트랜지스터들 SDTr과 소스측 선택 트랜지스터들 SSTr은, 후술하는 바와 같이, 이들의 소스와 드레인 간에 고 전압이 인가되므로, 고 항복 전압 MOS 트랜지스터들을 포함한다.
도 1과 도 2에 도시한 바와 같이, 각 메모리 스트링 MS는 전기적으로 재기입가능한 메모리 트랜지스터들 MTr1 내지 MTr4를 포함한다. 메모리 트랜지스터들 MTr1 내지 MTr4의 게이트들은 MONOS 구조를 포함한다. 메모리 트랜지스터들 MTr1 내지 MTr4는 전하 축적층에 축적된 전하를 이용하여 정보를 기억한다. 메모리 트랜지스터들 MTr1 내지 MTr4는 직렬 접속된다. 메모리 트랜지스터들 MTr1 내지 MTr4의 게이트들은 워드선들 WL1 내지 WL4에 각각 접속된다.
도 2에 도시한 바와 같이, 워드선들 WL1 내지 WL4는 열 방향의 소정의 피치로 행 방향으로 연장하도록 형성된다. 각 워드선 WL1은 행 방향으로 정렬된 그러한 메모리 트랜지스터들 MTr1의 게이트들에 공통 접속된다. 각 워드선 WL2는 행 방향으로 정렬된 그러한 메모리 트랜지스터들 MTr2의 게이트들에 공통 접속된다. 각 워드선 WL3은 행 방향으로 정렬된 그러한 메모리 트랜지스터들 MTr3의 게이트들에 공통 접속된다. 각 워드선 WL4는 행 방향으로 정렬된 그러한 메모리 트랜지스터들 MTr4의 게이트들에 공통 접속된다.
도 1과 도 2에 도시한 바와 같이, 각 소스측 선택 트랜지스터 SSTr의 일단은 각 메모리 스트링 MS의 일단(각 메모리 트랜지스터 MTr1의 일단)에 접속된다. 각 소스측 선택 트랜지스터 SSTr의 게이트는 각 소스측 선택 게이트선 SGS에 접속된다. 각 소스측 선택 트랜지스터 SSTr의 타단은 소스선 SL에 접속된다.
도 2에 도시한 바와 같이, 소스측 선택 게이트선들 SGS는 열 방향의 소정의 피치로 행 방향으로 연장하도록 형성된다. 각 소스측 선택 게이트선들 SGS는 행 방향으로 정렬된 그러한 소스측 선택 트랜지스터들 SSTr의 게이트들에 공통 접속된다. 소스선 SL은 모든 메모리 블록 MB에 포함된 소스측 선택 트랜지스터 SSTr의 타단에 접속된다.
도 1과 도 2에 도시한 바와 같이, 각 드레인측 선택 트랜지스터 SDTr의 일단은 각 메모리 스트링 MS의 타단(각 메모리 트랜지스터 MTr4의 일단)에 접속된다. 각 드레인측 선택 SDTr의 게이트는 각 드레인측 선택 게이트선 SGD에 접속된다. 각 드레인측 선택 트랜지스터 SDTr의 타단은 각 비트선 BL에 접속된다.
도 2에 도시한 바와 같이, 드레인측 선택 게이트선들 SGD는 열 방향의 소정의 피치로 행 방향으로 연장하도록 형성된다. 각 드레인측 선택 게이트선 SGD는 행 방향으로 정렬된 그러한 드레인측 선택 트랜지스터들 SDTr의 게이트들에 공통 접속된다. 비트선들 BL은 행 방향의 소정의 피치로 열 방향으로 연장하도록 형성된다. 각 비트선 BL은 열 방향으로 정렬된 그러한 드레인측 선택 트랜지스터들 SDTr의 타단에 공통 접속된다.
제어 회로 CC는 선택된 드레인측 트랜지스터(선택된 드레인측 선택 트랜지스터 SDTr)의 일단에 접속된 선택된 스트링(선택된 메모리 스트링 MS)에 포함되어 있는 선택된 메모리 트랜지스터(선택된 메모리 트랜지스터 MTr)로부터 데이터를 소거하기 위한 소거 동작을 수행한다. 이에 더하여, 제어 회로 CC는 메모리 스트링 MS에 데이터를 기입하거나 메모리 스트링 MS으로부터 데이터를 판독한다. 선택된 스트링이 선택된 메모리 블록 MB에 포함되어 있다는 점을 주목한다.
도 1에 도시한 바와 같이, 제어 회로 CC는 어드레스 디코더 회로(110), 워드선 구동회로(120), 선택 게이트선 구동회로(130), 제1 행 디코더 회로(140) 및 제2 행 디코더 회로(150)를 포함한다.
도 1에 도시한 바와 같이, 어드레스 디코더 회로(110)는 행 어드레스(동작의 대상인 메모리 블록 MB)를 특정하기 위한 신호들 VRA <1> 내지 VRA <X>를 출력한다. 신호들 VRA <1> 내지 VRA <X>는 제1 행 디코더 회로(140)와 제2 행 디코더 회로(150)에 입력된다.
도 1에 도시한 바와 같이, 워드선 구동회로(120)는 신호들 VsWL <1> 내지 VsWL <4>와 VuWL을 각 메모리 블록들 MB에 출력한다. 이 신호들 VsWL <1> 내지 VsWL <4>는 워드선들 WL1 내지 WL4 중 선택된 하나의 워드선에 공급된다. 신호 VuWL은 워드선들 WL1 내지 WL4 중 선택되지 않은 워드선들에 공급된다.
도 3a는 워드선 구동회로(120)의 회로도이다. 도 3a에 도시한 바와 같이, 워드선 구동회로(120)는 제1 내지 제5 워드선 구동회로들(120a 내지 120e)을 포함한다. 제1 내지 제4 워드선 구동회로들(120a 내지 120d)은 신호들 VWLDR <1> 내지 VWLDR<4>를 수신하고, VsWL <1> 내지 VsWL <4>를 출력한다. 제5 워드선 구동회로(120e)는 신호 VuWL을 출력한다.
도 3a에 도시한 바와 같이, 제1 워드선 구동회로(120a)는 레벨 시프터들(121, 122), 전압 생성 회로(123), N-MOS 트랜지스터들(124, 125) 및 출력 단자(126)를 포함한다. 제2 내지 제4 워드선 구동회로들(120b 내지 120d)은 제1 워드선 구동회로(120a)와 동일한 구성을 갖는다는 점을 주목하며, 이에 대한 설명은 생략한다.
신호 VWLDR <1>에 기초하여, 레벨 시프터(121)는 소정의 전압을 N-MOS 트랜지스터(124)의 게이트에 인가하여 N-MOS 트랜지스터(124)를 온/오프 제어한다. 또한, 신호 VWLDR <1>에 기초하여, 레벨 시프터(122)는 소정의 전압을 N-MOS 트랜지스터(125)의 게이트에 인가하여 N-MOS 트랜지스터(125)를 온/오프 제어한다. 전압 생성 회로(123)는 소정의 전압을 생성하고, 이 소정의 전압은 다시 N-MOS 트랜지스터(125)의 일단에 인가된다.
N-MOS 트랜지스터(124)의 일단은 접지되어 있다. N-MOS 트랜지스터(124)의 게이트는, 레벨 시프터(121)로부터 출력 신호를 수신하고, 이 N-MOS 트랜지스터의 타단은 N-MOS 트랜지스터(125)의 타단에 접속된다. N-MOS 트랜지스터(125)의 일단은 전압 생성 회로(123)로부터 출력 신호를 수신한다. N-MOS 트랜지스터(125)의 게이트는 레벨 시프터(122)로부터 출력 신호를 수신하고, 이 N-MOS 트랜지스터의 타단은 N-MOS 트랜지스터(124)의 타단에 접속된다. 출력 단자(126)는 N-MOS 트랜지스터(124)와 N-MOS 트랜지스터(125) 사이의 노드 N1에 접속된다. 출력 단자(126)는 신호 VsWL <1>을 출력한다.
도 3a에 도시한 바와 같이, 제5 워드선 구동회로(120e)는 출력 단자(127)를 구비한다. 출력 단자(127)의 일단은 접지되어 있으며 이 출력 단자의 타단으로부터 신호 VuWL이 출력된다.
도 1에 도시한 바와 같이, 선택 게이트선 구동회로(130)는 각 메모리 블록 MB에 신호들 VsSG <1>, VsSG <2> 및 VuSG를 출력한다. 신호 VsSG <1>은 소스측 선택 게이트선들 SGS 중 선택된 하나의 소스측 선택 게이트선에 공급된다. 신호 VsSG <2>는 드레인측 선택 게이트선들 SGD 중 선택된 하나의 드레인측 선택 게이트선에 공급된다. 신호 VuSG는 소스측 선택 게이트선들 SGS 중 선택되지 않은 소스측 선택 게이트선들 및 드레인측 선택 게이트선들 SGD 중 선택되지 않은 드레인측 선택 게이트선들에 공급된다.
도 3b는 선택 게이트선 구동회로(130)의 회로도이다. 도 3b에 도시한 바와 같이, 선택 게이트선 구동회로(130)는 제1 내지 제3 선택 게이트선 구동회로(130a 내지 130c)를 포함한다. 제1 및 제2 선택 게이트선 구동회로(130a, 130b)는 신호들 VSGDR <1>, VSGDR <2>를 수신하고, 신호들 VsSG <1>, VsSG <2>를 출력한다. 제3 선택 게이트선 구동회로(130c)는 신호 VuSG를 출력한다.
도 3b에 도시한 바와 같이, 제1 선택 게이트선 구동회로(130a)는, 레벨 시프터들(131, 132), 전압 생성 회로(133), N-MOS 트랜지스터들(134, 135) 및 출력 단자(136)를 포함한다. 제2 선택 게이트선 구동회로(130b)는 제1 선택 게이트선 구동회로(130a)와 동일한 구성을 갖는다는 점에 주목하며, 이에 대한 설명은 생략한다.
신호 VSGDR <1>에 기초하여, 레벨 시프터(131)는 N-MOS 트랜지스터(134)의 게이트에 소정의 전압을 인가하여 N-MOS 트랜지스터(134)를 온/오프 제어한다. 또한, 신호 VSGDR <1>에 기초하여, 레벨 시프터(132)는 N-MOS 트랜지스터(135)의 게이트에 소정의 전압을 인가하여 N-MOS 트랜지스터(135)를 온/오프 제어한다. 전압 생성 회로(133)는 소정의 전압을 생성하고, 이 전압은 다시 N-MOS 트랜지스터(135)의 일단에 인가된다.
N-MOS 트랜지스터(134)의 일단은 접지되어 있다. N-MOS 트랜지스터(134)의 게이트는 레벨 시프터(131)로부터 출력 신호를 수신하고, 타단은 N-MOS 트랜지스터(135)의 타단에 접속된다. N-MOS 트랜지스터(135)의 일단은 전압 생성 회로(133)로부터 출력 신호를 수신한다. N-MOS 트랜지스터(135)의 게이트는 레벨 시프터(132)로부터 출력 신호를 수신하고, 타단은 N-MOS 트랜지스터(134)의 타단에 접속된다. 출력 단자(136)는 N-MOS 트랜지스터(134)와 N-MOS 트랜지스터(135) 간의 노드 N2에 접속된다. 출력 단자(136)는 신호 VsSG <1>을 출력한다.
도 3b에 도시한 바와 같이, 제3 선택 게이트선 구동회로(130c)는 출력 단자(137)를 포함한다. 출력 단자(137)의 일단은 접지되고 타단은 신호 VuSG를 출력한다.
도 1에 도시한 바와 같이, 각 메모리 블록 MB(행 방향으로 정렬된 그러한 메모리 스트링들 MS)마다 하나씩 제1 행 디코더 회로들(140)이 배치된다. 제1 행 디코더 회로들(140)은 신호들 VRA <1> 내지 VRA <X>, VsWL <1> 내지 VsWL <4> 및 VuWL을 수신하여 워드선들 WL1 내지 WL4의 전압들을 제어한다.
도 1에 도시한 바와 같이, 각 제1 행 디코더 회로(140)는 NAND 회로(141a), 레벨 시프터(141b), 인버터(141c), 제1 전송 트랜지스터들(142 내지 145) 및 제2 전송 트랜지스터들(146 내지 149)을 포함한다.
NAND 회로(141a)는 신호들 VRA <1> 내지 VRA <X>를 수신하고, 이러한 신호들에 기초하여 출력 신호를 레벨 시프터(141b)에 공급한다. NAND 회로(141a)로부터의 신호에 기초하여, 레벨 시프터(141b)는 소정의 전압에서 신호를 생성하고, 이 신호는 다시 인버터(141c)의 입력 단자와 제1 전송 트랜지스터들(142 내지 145)의 게이트들에 입력된다. 인버터(141c)는 레벨 시프터(141b)로부터 출력 신호를 수신하고, 이 신호에 기초하여 출력 신호를 제2 전송 트랜지스터들(146 내지 149)의 게이트들에 입력한다.
제1 전송 트랜지스터들(142 내지 145)의 일단들은 신호들 VsWL <1> 내지 VsWL <4>를 수신한다. 제1 전송 트랜지스터들(142 내지 145)의 게이트들은 레벨 시프터(141b)로부터 출력 신호를 수신하고, 타단들은 워드선들 WL1 내지 WL4에 각각 접속된다. 제2 전송 트랜지스터들(146 내지 149)의 일단들은 신호 VuWL을 수신한다. 제2 전송 트랜지스터들(146 내지 149)의 게이트들은 인버터(141c)로부터 출력 신호를 수신하고, 타단들은 워드선들 WL1 내지 WL4에 각각 접속된다.
도 1에 도시한 바와 같이, 각 메모리 블록 MB(행 방향으로 정렬된 그러한 메모리 스트링들 MS)마다 하나씩 제2 행 디코더 회로들(150)이 배치된다. 제2 행 디코더 회로들(150)은 신호들 VRA <1> 내지 VRA <X>, VsSG <1>, VsSG <2> 및 VuSG를 수신하여 소스측 선택 게이트선들 SGS와 드레인측 선택 게이트선들 SGD의 전압들을 제어한다.
도 1에 도시한 바와 같이, 각 제2 행 디코더 회로(150)는 NAND 회로(151a), 레벨 시프터(151b), 인버터(151c), 제1 전송 트랜지스터들(152, 153) 및 제2 전송 트랜지스터들(154, 155)을 포함한다.
NAND 회로(151a)는 신호들 VRA <1> 내지 VRA <X>를 수신하고, 이러한 신호들에 기초하여 출력 신호를 레벨 시프터(151b)에 공급한다. NAND 회로(151a)로부터의 신호에 기초하여, 레벨 시프터(151b)는 소정의 전압에서 신호를 생성하고, 이 신호는 다시 인버터(151c)의 입력 단자와 제1 전송 트랜지스터들(152, 153)의 게이트들에 입력된다. 인버터(151c)는 레벨 시프터(151b)로부터 출력 신호를 수신하고, 이 신호에 기초하여 출력 신호를 제2 전송 트랜지스터들(154, 155)의 게이트들에 입력한다.
제1 전송 트랜지스터(152)의 일단은 신호들 VsSG <1>을 수신한다. 제1 전송 트랜지스터(152)의 게이트는 레벨 시프터(151b)로부터 출력 신호를 수신하고, 타단은 소스측 선택 게이트선 SGS에 접속된다. 제1 전송 트랜지스터(153)의 일단은 신호 VsSG<2>를 수신한다. 제1 전송 트랜지스터(153)의 게이트는 레벨 시프터(151b)로부터 출력 신호를 수신하고, 타단은 드레인측 선택 게이트선 SGD에 접속된다.
제2 전송 트랜지스터들(154, 155)의 일단들은 신호 VuWL을 수신한다. 제2 전송 트랜지스터들(154, 155)의 게이트들은 인버터(151c)로부터 출력 신호를 수신한다. 제2 전송 트랜지스터(154)의 타단은 소스측 선택 게이트선 SGS에 접속된다. 제2 전송 트랜지스터(155)의 타단은 드레인측 선택 게이트선 SGD에 접속된다.
[제1 실시예의 비휘발성 반도체 기억 장치의 적층 구조]
이하, 도 4와 도 5를 참조하여 제1 실시예에 따른 비휘발성 반도체 기억 장치의 적층 구조를 설명한다. 도 4는 제1 실시예의 비휘발성 반도체 기억 장치의 하나의 메모리 셀 어레이 MA의 일부를 도시하는 개략적인 사시도이다. 도 5는 도 4의 부분 단면도이다.
도 4에 도시한 바와 같이, 메모리 셀 어레이 MA(메모리 블록 MB)는 기판(10) 상에 배치된다. 메모리 셀 어레이 MA는 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30), 드레인측 선택 트랜지스터층(40) 및 배선층(50)을 포함한다. 기판(10)은 소스선 SL로서 기능한다. 소스측 선택 트랜지스터층(20)은 소스측 선택 트랜지스터들 SSTr로서 기능한다. 메모리 트랜지스터층(30)은 메모리 트랜지스터들 MTr1 내지 MTr4(메모리 스트링들 MS)로서 기능한다. 드레인측 선택 트랜지스터층(40)은 드레인측 선택 트랜지스터들 SDTr로서 기능한다. 배선층(50)은 비트선들 BL로서 기능한다.
도 4와 도 5에 도시한 바와 같이, 기판(10)은 자신의 표면 상에 확산층(11)을 구비한다. 확산층(11)은 소스선 SL로서 기능한다.
도 4와 도 5에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)은 기판(10) 상에 소스측 도전층들(21)을 구비한다. 소스측 도전층들(21)은 소스측 선택 트랜지스터들 SSTr의 게이트들뿐만 아니라 소스측 선택 게이트선들 SGS로도 기능한다.
각 소스측 도전층(21)은 상면과 하면 상에서 층간 절연층들 사이에 협지되도록 형성된다. 소스측 도전층들(21)은 열 방향의 소정의 피치로 행 방향으로 연장하도록 줄무늬 패턴으로 형성된다. 소스측 도전층들(21)은 폴리실리콘(p-Si)을 포함한다.
도 4와 도 5에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)은 소스측 홀들(22)을 구비한다.
소스측 홀들(22)은 소스측 도전층들(21)을 관통하도록 형성된다. 소스측 홀들(22)은 확산층(11)과 일치하는 위치에 형성된다. 소스측 홀들(22)은 행 방향과 열 방향의 행렬로 형성된다.
도 5에 도시한 바와 같이, 소스측 선택 트랜지스터층(20)은 소스측 게이트 절연층들(23)과 소스측 기둥형 반도체층들(24)을 구비한다. 각 소스측 기둥형 반도체층(24)은 각 소스측 선택 트랜지스터 SSTr의 본체로서 기능한다.
소스측 게이트 절연층들(23)은 소스측 홀들(22)의 측벽들 상에 소정의 두께로 형성된다. 소스측 게이트 절연층들(23)은 산화 실리콘(SiO2)을 포함한다. 소스측 게이트 절연층들(23)은, 후술하는 바와 같이, 소스측 선택 트랜지스터들 SSTr의 소스와 드레인 간에 고 전압이 인가되므로, 높은 항복 전압을 갖도록 구성된다.
소스측 기둥형 반도체층들(24)은 소스측 홀들(22)을 채우도록 소스측 게이트 절연층들(23)과 접하며 형성된다. 소스측 기둥형 반도체층들(24)은 확산층들(11)의 상면들과 접하며 적층 방향으로 연장되는 기둥 형상으로 형성된다. 소스측 기둥형 반도체층들(24)은 폴리실리콘(p-Si)을 포함한다. 대응하는 소스측 도전층(21)과 동일한 층에 배치되는 각 소스측 기둥형 반도체층(24)의 일부는 p형인 반면, 나머지 부분들은 n형이다. 즉, 후술하는 바와 같이, 각 소스측 기둥형 반도체층(24)은, 대응하는 메모리 기둥형 반도체층(34)의 하면과 접하는 n형 층, n형 층 아래에 배치되는 p형 층 및 p형 층 아래에 배치되는 또 다른 n형 층을 포함한다.
소스측 선택 트랜지스터(20)의 전술한 구성은 다음과 같다. 즉, 소스측 게이트 절연층들(23)은 소스측 기둥형 반도체층들(24)을 둘러싸도록 형성되고, 소스측 도전층들(21)은 소스측 게이트 절연층들(23)을 통해 소스측 기둥형 반도체층들(24)을 둘러싸도록 형성된다.
소스측 선택 트랜지스터층(20)에서, 소스측 기둥형 반도체층들(24)의 p형 부분들은 소정의 전압을 대응하는 소스측 도전층들(21)에 인가함으로써 반전되고, 이에 따라 n형 채널들을 형성하게 된다. 이는 소스측 선택 트랜지스터들 SSTr을 도통하게 한다.
도 4와 도 5에 도시한 바와 같이, 메모리 트랜지스터층(30)은 소스측 선택 트랜지스터층(20) 상에 워드선 도전층들(31a 내지 31d)을 포함한다. 워드선 도전층들(31a 내지 31d)은 워드선들 메모리 트랜지스터들 MTr1 내지 MTr4의 게이트들뿐만 아니라 WL1 내지 WL4로도 기능한다.
워드선 도전층들(31a 내지 31d)은 층간 절연층들을 통해 적층된다. 워드선 도전층들(31a 내지 31d)은 열 방향의 소정의 피치로 행 방향으로 연장하도록 줄무늬 패턴으로 형성된다. 워드선 도전층들(31a 내지 31d)은 폴리실리콘(p-Si)을 포함한다.
도 4와 도 5에 도시한 바와 같이, 메모리 트랜지스터층(30)은 메모리 홀들(32)을 포함한다.
메모리 홀들(32)은 워드선 도전층들(31a 내지 31d)을 관통하도록 형성된다. 메모리 홀들(32)은 행 방향과 열 방향의 행렬 형태로 형성된다. 메모리 홀들(32)은 소스측 홀들(22)과 일치하는 위치에 형성된다.
도 5에 도시한 바와 같이, 메모리 트랜지스터층(30)은 블록 절연층들(33a), 전하 축적층들(33b), 터널 절연층들(33c) 및 메모리 기둥형 반도체층들(34)을 포함한다. 전하 축적층들(33b)은 전하를 축적하는 기능을 갖는다. 각 메모리 기둥형 반도체층(34)은 메모리 트랜지스터들 MTr1 내지 MTr4의 각각의 본체로서 기능한다.
블록 절연층들(33a)은 메모리 홀들(32)의 측벽들 상에 소정의 두께로 형성된다. 블록 절연층들(33a)은 산화 실리콘(SiO2)을 포함한다. 전하 축적층들(33b)은 소정의 두께로 형성되고 블록 절연층들(33a)과 접한다. 전하 축적층들(33b)은 질화 실리콘(SiN)을 포함한다. 터널 절연층들(33c)은 전하 축적층들(33b)과 접하며 형성된다. 터널 절연층들(33c)은 산화 실리콘(SiO2)을 포함한다.
메모리 기둥형 반도체층들(34)은 메모리 홀들(32)을 채우도록 터널 절연층들(33c)과 접하며 형성된다. 메모리 기둥형 반도체층들(34)은 소스측 기둥형 반도체층들(24)의 상면들과 접하며 적층 방향으로 연장되는 기둥 형상으로 형성된다. 메모리 기둥형 반도체층들(34)은 폴리실리콘(p-Si)을 포함한다. 워드선 도전층들(31a 내지 31d)과 동일한 층들에 각각 위치하는 각 메모리 기둥형 반도체층(34)의 그러한 부분들은 p형인 반면, 나머지 부분들은 n형이다.
메모리 트랜지스터층(30)의 전술한 구성은 다음과 같다. 즉, 터널 절연층들(33c), 전하 축적층들(33b) 및 블록 절연층들(33a)은 메모리 기둥형 반도체층들(34)을 함께 둘러싸도록 형성된다. 또한, 워드선 도전층들(31a 내지 31d)은 터널 절연층들(33c), 전하 축적층들(33b), 블록 절연층들(33a)을 통해 메모리 기둥형 반도체층들(34)을 둘러싸도록 형성된다.
메모리 트랜지스터층(30)에서, 메모리 기둥형 반도체층들(34)의 p형 부분들은 소정의 전압을 대응하는 워드선 도전층들(31a 내지 31d)에 인가함으로써 반전되고, 이에 따라 n형 채널들을 형성하게 된다. 이는 메모리 트랜지스터들 MTr1 내지 MTr4를 도통하게 한다.
도 4와 도 5에 도시한 바와 같이, 드레인측 선택 트랜지스터층(40)은 메모리 트랜지스터층(30) 상에 드레인측 도전층들(41)을 포함한다. 드레인측 도전층들(41)은 드레인측 선택 트랜지스터들 SDTr의 게이트들뿐만 아니라 드레인측 선택 게이트선들 SGD로도 기능한다.
드레인측 도전층들(41)은 상면과 하면 상에서 층간 절연층들 간에 협지되도록 형성된다. 드레인측 도전층들(41)은 열 방향의 소정의 피치로 행 방향으로 연장하도록 줄무늬 패턴으로 형성된다. 드레인측 도전층들(41)은 폴리실리콘(p-Si)을 포함한다.
도 4와 도 5에 도시한 바와 같이, 드레인측 선택 트랜지스터층(40)은 드레인측 홀들(42)을 포함한다.
드레인측 홀들(42)은 드레인측 도전층들(41)을 관통하도록 형성된다. 드레인측 홀들(42)은 메모리 홀들(32)과 일치하는 위치에 형성된다. 드레인측 홀들(42)은 행 방향과 열 방향의 행렬 형태로 형성된다.
도 5에 도시한 바와 같이, 드레인측 선택 트랜지스터층(40)은 드레인측 게이트 절연층들(43)과 드레인측 기둥형 반도체층들(44)을 포함한다. 각 드레인측 기둥형 반도체층(44)은 각 드레인측 선택 트랜지스터 SDTr의 본체로서 기능한다.
드레인측 게이트 절연층들(43)은 드레인측 홀들(42)의 측벽들 상에 소정의 두께로 형성된다. 드레인측 게이트 절연층들(43)은 산화 실리콘(SiO2)을 포함한다. 드레인측 게이트 절연층들(43)은, 후술하는 바와 같이, 드레인측 선택 트랜지스터들 SDTr의 소스와 드레인 간에 고 전압이 인가되므로, 높은 항복 전압을 갖도록 구성된다.
드레인측 기둥형 반도체층들(44)은 드레인측 홀들(42)을 채우도록 드레인측 게이트 절연층들(43)과 접하며 형성된다. 드레인측 기둥형 반도체층들(44)은 메모리 기둥형 반도체층들(34)의 상면들과 접하며 적층 방향으로 연장하는 기둥 형상으로 형성된다. 드레인측 기둥형 반도체층들(44)은 폴리실리콘(p-Si)을 포함한다. 드레인측 도전층들(41)과 동일한 층에 위치하는 드레인측 기둥형 반도체층들(44)의 그러한 부분들은 p형인 반면, 나머지 부분들은 n형이다. 즉, 각 드레인측 기둥형 반도체층(44)은 대응하는 메모리 기둥형 반도체층(34)의 상면과 접하는 n형 층, n형 층 위에 배치된 p형 층 및 p형 층 위에 배치된 또 다른 n형 층을 포함한다.
드레인측 선택 트랜지스터층(40)에서, 드레인측 기둥형 반도체층들(44)의 p형 부분들은 소정의 전압을 대응하는 드레인측 도전층들(41)에 인가함으로써 반전되고, 이에 따라 n형 채널들을 형성하게 된다. 이는 드레인측 선택 트랜지스터들 SDTr을 도통하게 한다.
드레인측 선택 트랜지스터층(40)의 전술한 구성은 다음과 같다. 즉, 드레인측 게이트 절연층들(43)은 드레인측 기둥형 반도체층들(44)을 둘러싸도록 형성되고, 드레인측 도전층들(41)은 드레인측 게이트 절연층들(43)을 통해 드레인측 기둥형 반도체층들(44)을 둘러싸도록 형성된다.
도 4와 도 5에 도시한 바와 같이, 배선층(50)은 드레인측 선택 트랜지스터층(40) 상에 비트선 층들(51)을 포함한다. 비트선 층들(51)은 비트선들 BL로서 기능한다. 비트선 층들(51)은 행 방향의 소정의 피치로 열 방향으로 연장하도록 줄무늬 패턴으로 형성된다. 비트선 층들(51)은 드레인측 기둥형 반도체층들(44)의 상면들과 접하며 형성된다. 비트선 층들(51)은 텅스텐(W)을 포함한다.
[제1 실시예의 비휘발성 반도체 기억 장치의 소거 동작]
이하, 도 6 내지 도 8을 참조하여 제1 실시예에 따른 비휘발성 반도체 기억 장치의 소거 동작을 설명한다. 도 6은 제1 실시예의 비휘발성 반도체 기억 장치의 소거 동작을 개략적으로 도시한다. 도 7은 소거 동작 동안 인가되는 전압을 도시한다. 도 8은 소거 동작을 도시하는 타이밍 차트이다.
도 6에 도시한 바와 같이, 제1 실시예에서는, 선택된 메모리 스트링 MS(이하, "선택 메모리 스트링 s-MS"라 함)의 메모리 트랜지스터 MTr3(이하, "선택 트랜지스터 s-MTr3"이라 함)에 대하여 소거 동작이 수행된다고 가정한다. 선택 스트링 s-MS는 선택된 메모리 블록 MB(이하, "선택 블록 s-MB"라 함)의 선택된 행(이하, "선택 행 s-행"이라 함)에 위치한다. 또한, 제1 실시예에 따르면, 소거 동작은, 도 6에 도시한 바와 같이, 선택 메모리 트랜지스터 s-MTr3의 전하 축적층으로부터 전자 e를 추출함으로써 수행된다.
또한, 이하, 선택 스트링 s-MS의 소스측 선택 트랜지스터 SSTr은 "선택 소스측 트랜지스터 s-SSTr"이라 한다. 선택 스트링 s-MS의 드레인측 선택 트랜지스터 SDTr은 "선택 드레인측 트랜지스터 s-SDTr"이라 한다.
또한, 선택 행 s-행에 위치하는 선택된 비트선 BL은 "선택 비트선 s-BL"이라 한다. 선택 블록 s-MB 내에서 선택된 소스측 선택 게이트선 SGS는 "선택 소스측 게이트선 s-SGS"라 한다. 선택 블록 s-MB 내에서 선택된 드레인측 선택 게이트선 SGD는 "선택 드레인측 게이트선 s-SGD"라 한다. 선택 블록 s-MB 내에서 선택된 워드선 WL3은 "선택 워드선 s-WL3"이라 한다.
또한, 선택되지 않은(unselected) 비트선들 BL은 "비선택 비트선들 ns-BL"이라 한다. 마찬가지로, 선택되지 않은 워드선들 WL1 내지 WL4는 "비선택 워드선들 ns-WL1 내지 ns-WL4"라 한다. 또한, 선택되지 않은 소스측 선택 게이트선들 SGS 및 선택되지 않은 드레인측 선택 게이트선들 SGD는 각각 "비선택 소스측 게이트선들 ns-SGS" 및 "비선택 드레인측 게이트선들 ns-SGD"라 한다.
또한, 선택되지 않은 메모리 트랜지스터들 MTr1, MTr2,...,MTr4는 "비선택 메모리 트랜지스터들 ns-MTr1, ns-MTr2,...,ns-MTr4"라 한다. 마찬가지로, 선택되지 않은 소스측 선택 트랜지스터들 SSTr 및 선택되지 않은 드레인측 선택 트랜지스터들 SDTr은 각각 "비선택 소스측 트랜지스터들 ns-SSTr" 및 "비선택 드레인측 트랜지스터들 ns-SDTr"이라 한다.
제1 실시예에서 소거 동작 동안 서로 다른 부품들에 인가되는 전압들은 도 7과 같이 도시될 수 있다. 도 7은 선택 블록 s-MB 내의 선택 행 s-행과 비선택 행 ns-행에서의 각 부품들의 전압들 및 비선택 블록들 ns-MB 내의 선택 행 s-행과 비선택 행들 ns-행에서의 각 부품들의 전압들을 도시한다.
이하, 도 8의 타이밍 차트를 참조하여 소거 동작을 설명한다. 도 8의 시간 t11에서, 제어 회로 CC는 선택 비트선 s-BL을 전압 Vera1(예를 들어, 20V)까지 승압한다.
또한, 도 8의 시간 t11에서, 제어 회로 CC는 선택 블록 s-MB 내의 선택 드레인측 게이트선 s-SGD를 전압 Vera2(예를 들어, 22V)까지 승압한다. 이러한 방식으로, 제어 회로 CC는 선택 드레인측 트랜지스터 s-SDTr이 턴온되게 한다. 전압 Vera2(22V)가 전압 Vera1(20V) 더하기 임계 전압 Vth(2V)이라는 점에 주목한다.
또한, 도 8의 시간 t11에서, 제어 회로 CC는, 선택 블록 s-MB의 비선택 워드선들 ns-WL1, ns-WL2 및 선택 워드선 s-WL3을 접지 전압(0V)에서 유지하는 동안, 선택 블록 s-MB의 비선택 워드선 ns-WL4를 전압 Vera2까지 승압한다. 즉, 제어 회로 CC는, 드레인측 선택 게이트선 SGD에 선택 워드선 s-WL3보다 가까운 워드선 WL4(비선택 워드선 ns-WL4)에 소정의 전압을 인가함으로써, 드레인측 선택 트랜지스터 SDTr에 선택 메모리 트랜지스터 s-MTr3보다 가까운 메모리 트랜지스터 MTr4(비선택 메모리 트랜지스터 ns-MTr4)가 턴온되게 한다. 결국, 선택 비트선 s-BL의 전압 Vera1은 선택 메모리 트랜지스터 s-MTr3의 게이트에 인가된다. 이 경우, 메모리 트랜지스터들 MTr1 내지 MTr4의 전하 축적층들에 축적된 전자 e를 추출하는 이러한 전위차가 전압 Vera1(20V)과 접지 전압(0V) 사이에 도입된다. 그 결과, 선택 메모리 트랜지스터 s-MTr3으로부터 데이터가 소거된다. 다시 말하면, 전압 Vera1(20V)과 접지 전압(0V) 사이의 이러한 전위차는 메모리 트랜지스터들 MTr1 내지 MTr4의 전하 축적층들 상의 전하를 변화시킨다.
또한, 도 8의 시간 t11에서, 제어 회로 CC는 비선택 비트선들 ns-BL을 전압 Vera3(예를 들어, 11V)까지 승압한다. 메모리 트랜지스터들 MTr1 내지 MTr4에 대한 부정확한 기입 동작이나 소거 동작을 억제하는 전위차가 전압 Vera3과 전압 Vera2 간에 제공된다(전압 Vera3은 전압 Vera2의 절반임). 따라서, 제1 실시예의 비휘발성 반도체 기억 장치는 비선택 블록들 ns-MB의 비선택 메모리 트랜지스터들 ns-MTr1 내지 ns-MTr4에 대한 부정확한 기입 동작이나 소거 동작을 억제한다.
이어서, 도 8의 시간 t12에서, 제어 회로 CC는 모든 배선의 전압을 접지 전압 Vss까지 저감시킨다. 이때, 제1 실시예에 따른 비휘발성 반도체 기억 장치가 소거 동작을 완료한다.
전술한 소거 동작의 완료시, 제어 회로 CC는 소거할 다음 메모리 트랜지스터들 MTr1 내지 MTr4에 대한 소거 동작을 수행하기 위한 예비 동작으로 천이한다는 점에 주목한다. 이 예비 동작에서, 제어 회로 CC는 다음의 노드들, 즉, 메모리 트랜지스터들 MTr1 내지 MTr4, 드레인측 선택 게이트선들 SGD 및 소스측 선택 게이트선들 SGS를 접지 전압 Vss로 초기화한다. 예를 들어, 소스선 SL을 접지 전압 Vss로 고정시킨 후, 제어 회로 CC는 소스측 선택 게이트선들 SGS, 워드선들 WL1 내지 WL4 및 드레인측 선택 게이트선들 SGD가 하이(high)로 되게 하고, 각 트랜지스터들 간의 노드들을 접지 전압 Vss로 고정한다. 이후, 제어 회로 CC는 먼저 소스선 SL로부터 가장 먼 순서로 배선들이 컷오프되게 한다.
(제1 실시예의 비휘발성 반도체 기억장치의 이점)
이하, 제1 실시예에 따른 비휘발성 반도체 기억장치의 이점을 설명한다. 제1 실시예에 따르면, 데이터는 전체 메모리 블록 MB 대신에, 메모리 블록 MB에 포함된 특정한 하나의 메모리 트랜지스터 MTr로부터만 소거되어도 된다. 따라서, 종래 기술과는 달리, 제1 실시예에 따른 비휘발성 반도체 기억장치는, 메모리 블록으로부터 모든 데이터를 소거한 후, 어떠한 재기입(write-back) 동작도 요구하지 않으며, 이는 데이터 소거 동작을 보다 빠르게 행할 수 있게 한다.
[제2 실시예]
[제2 실시예의 비휘발성 반도체 기억장치의 회로 구성]
이하, 도 9와 도 10을 참조하여 제2 실시예에 따른 비휘발성 반도체 기억장치의 회로 구성을 설명한다. 도 9는 제2 실시예에 따른 비휘발성 반도체 기억장치의 회로도이다. 도 10은 제2 실시예에 따른 하나의 메모리 셀 어레이 MAa의 회로도이다. 동일한 참조 번호는 제1 실시예와 동일한 부품을 나타낸다는 점에 주목하며, 이에 대한 설명은 제2 실시예에서 생략한다.
도 9에 도시한 바와 같이, 제2 실시예의 비휘발성 반도체 기억장치는 제1 실시예와 다른 제어 회로 CCa 및 메모리 셀 어레이 MAa를 포함한다.
도 9와 도 10에 도시한 바와 같이, 각 메모리 셀 어레이 MAa는 제1 실시예와 다른 메모리 블록들 MBa를 포함한다. 각 메모리 블록 MBa는, 행 방향과 열 방향의 행렬 형태로 배열된 메모리 스트링들 MS, 소스측 선택 트랜지스터들 SSTr 및 드레인측 선택 트랜지스터들 SDTr을 포함한다. 이러한 점에서, 제1 실시예는, 제1 실시예의 각 메모리 블록 MB가 행 방향으로만 정렬된 메모리 스트링들 MS를 갖는다는 점에서 제2 실시예와 다르다. 도 9에 도시한 바와 같이, 제2 실시예에서, 각 메모리 블록 MBa는 열 방향으로 배열된 h개 열의 메모리 스트링들 MS를 포함한다.
각 메모리 블록 MBa는 제1 실시예와 다른 워드선들 WLa1 내지 WLa4를 포함한다. 도 9와 도 10에 도시한 바와 같이, 워드선들 WLa1 내지 WLa4는 행 방향과 열 방향의 행렬 형태로 배열된 메모리 트랜지스터들 MTr1 내지 MTr4의 게이트들에 각각 공통 접속된다. 워드선들 WLa1 내지 WLa4는 행 방향과 열 방향의 2차원 방식으로 확장하도록 형성된다.
도 9에 도시한 바와 같이, 제어 회로 CCa는 제1 실시예와 다른 선택 게이트선 구동회로(130a) 및 제2 행 디코더 회로들(150a)을 포함한다.
도 9에 도시한 바와 같이, 선택 게이트선 구동회로(130a)는 신호들 VsSG<1,k>(k=1 내지 h), VsSG <2,k> 및 VuSG를 출력한다. 신호들 VsSG <1,k>는, 하나의 메모리 블록 MBa의 열 방향으로 k번째 열에 위치하며 선택된 트랜지스터인, 소스측 선택 트랜지스터들 SSTr 중 하나의 소스측 선택 트랜지스터에 공급된다. 신호들 VsSG <2,k>는, 하나의 메모리 블록 MBa의 열 방향으로 k번째 열에 위치하며 선택된 트랜지스터인, 드레인측 선택 트랜지스터들 SDTr 중 하나의 드레인측 선택 트랜지스터에 공급된다.
도 9에 도시한 바와 같이, 각 제2 행 디코더 회로(150a)는 제2 전송 트랜지스터들 154<k> 내지 155<k> 뿐만 아니라 제1 전송 트랜지스터들 152<k>(k=1 내지 h) 및 153<k>도 포함한다.
도 9에 도시한 바와 같이, 제1 전송 트랜지스터들 152<k>의 일단들은 신호들 VsSG<1,k>를 수신한다. 제1 전송 트랜지스터들 152<k>의 게이트들은 레벨 시프터(151b)로부터 출력 신호들을 수신하고, 타단들은 하나의 메모리 블록 MBa의 열 방향으로 k번째 열에 있는 소스측 선택 게이트선들 SGS에 접속된다. 제1 전송 트랜지스터들 153<k>의 일단들은 신호들 VsSG <2,k>를 수신한다. 제1 전송 트랜지스터들 152<k>의 게이트들은 레벨 시프터(151b)로부터 출력 신호를 수신하고, 타단들은 하나의 메모리 블록 MBa의 열 방향으로 k번째 열에 있는 드레인측 선택 게이트선 SGD에 접속된다.
도 9에 도시한 바와 같이, 제2 전송 트랜지스터들 154<k>의 일단들은 신호 VuSG를 수신한다. 제2 전송 트랜지스터들 154<k>의 게이트들은 인버터(151c)로부 터 출력 신호를 수신하고, 타단들은 하나의 메모리 블록 MBa의 열 방향으로 k번째 열에 있는 소스측 선택 게이트선 SGS에 접속된다. 제2 전송 트랜지스터들 155<k>의 일단들은 신호 VuSG를 수신한다. 제2 전송 트랜지스터들 155<k>의 게이트들은 인버터(151c)로부터 출력 신호를 수신하고, 타단들은 하나의 메모리 블록 MBa의 열 방향으로 k번째 열에 있는 드레인측 선택 게이트선 SGD에 접속된다.
[제2 실시예의 비휘발성 반도체 기억장치의 적층 구조]
이하, 도 11과 도 12를 참조하여 제2 실시예에 따른 비휘발성 반도체 기억장치의 적층 구조를 설명한다. 도 11은 제2 실시예의 비휘발성 반도체 기억장치의 개략적인 사시도이다. 도 12는 도 11의 부분 단면도이다.
도 11과 도 12에 도시한 바와 같이, 제2 실시예의 비휘발성 반도체 기억장치는 제1 실시예와 다른 메모리 트랜지스터층(30a)을 포함한다.
메모리 트랜지스터층(30a)은 제1 실시예와 다른 워드선 도전층들(31aa 내지 31da)을 포함한다. 워드선 도전층들(31aa 내지 31da)은 각각 행 방향과 열 방향의 2차원 방식으로 확장되는 판 형태로 형성된다. 워드선 도전층들(31aa 내지 31da)은 메모리 블록들 MBa간의 경계 영역에서 분리된다.
[제2 실시예의 비휘발성 반도체 기억장치의 소거 동작]
이하, 도 13 내지 도 15를 참조하여 제2 실시예에 따른 비휘발성 반도체 기억장치의 소거 동작을 설명한다. 도 13은 제2 실시예의 비휘발성 반도체 기억장치의 소거 동작을 개략적으로 도시한다. 도 14는 소거 동작 동안 인가되는 전압을 도시한다. 도 15는 소거 동작의 타이밍 차트이다.
도 13에 도시한 바와 같이, 제2 실시예의 비휘발성 반도체 기억장치에서도, 제1 실시예에서 설명한 바와 같이, 선택 스트링 s-MS의 선택 메모리 트랜지스터 s-MTr3에 대해서만 소거 동작이 수행된다고 가정한다. 선택 스트링 s-MS는 선택 블록 s-MBa 내의 선택 행 s-행과 선택된 열(이하, "선택 열 s-열"이라 함)에 위치한다. 또한, 제1 실시예와 같이, 제2 실시예의 소거 동작은, 도 13에 도시한 바와 같이, 선택 메모리 트랜지스터 s-MTr3의 전하 축적층으로부터 전자 e를 추출함으로써 수행된다.
제2 실시예에서 소거 동작 동안 서로 다른 부품들에 인가되는 전압들은 도 14와 같이 표현될 수 있다. 도 14는 선택 블록 s-MBa 내의 선택 행 s-행과 비선택 행들 ns-행의 각 부품들의 전압들 및 비선택 블록 ns-MBa 내의 선택 행 s-행과 비선택 행들 ns-행의 각 부품들의 전압들을 도시한다. 또한, 도 14는 선택 블록 s-MBa 내의 선택 열 s-열과 비선택 열들 ns-열의 각 부품들의 전압들을 도시한다.
이하, 도 15의 타이밍 차트를 참조하여 소거 동작을 설명한다. 도 15의 시간 t21에서, 제어 회로 CCa는 선택 비트선 s-BL을 전압 Vera1(예를 들어, 20V)까지 승압한다.
또한, 도 15의 시간 t21에서, 제어 회로 CCa는 선택 드레인측 게이트선 s-SGD를 전압 Vera2(예를 들어, 22V)까지 승압한다. 이러한 방식으로, 제어 회로 CCa는 선택 드레인측 트랜지스터 s-SDTr이 턴온되게 한다.
또한, 도 15의 시간 t21에서, 제어 회로 CCa는, 선택 블록 s-MBa의 비선택 워드선들 ns-WLa1, ns-WLa2 및 선택 워드선 s-WLa3을 접지 전압(0V)에서 유지하는 동안, 선택 블록 s-MBa의 비선택 워드선 ns-WLa4를 전압 Vera2까지 승압한다. 그 결과, 선택 메모리 트랜지스터 s-MTr3으로부터 데이터가 소거된다.
또한, 도 15의 시간 t21에서, 제어 회로 CCa는 선택 블록 s-MBa의 비선택 드레인측 선택 게이트선 ns-SGD를 전압 Vera4(예를 들어, 13V)까지 승압한다. 또한, 도 15의 시간 t21에서, 제어 회로 CCa는 비선택 비트선들 ns-BL을 전압 Vera3(예를 들어, 11V)까지 승압한다. 이에 따라, 비트선들 BL로부터 비선택 스트링들 ns-MS로 인가되는 전압들은 전압 Vera3으로 제어되고, 이는 부정확한 기입 동작이나 소거 동작을 억제한다.
이어서, 도 15의 시간 t22에서, 제어 회로 CCa는 다음의 부품들, 즉, 선택 비트선 s-BL, 비선택 비트선들 ns-BL, 선택 블록 s-MB의 비선택 워드선들 ns-WLa4, ns-WLa2, ns-WLa1 및 선택 블록 s-MB의 선택 워드선 s-WLa3을 접지 전압까지 저감시킨다. 이때, 제2 실시예에 따른 비휘발성 반도체 기억장치가 소거 동작을 완료한다.
[제2 실시예의 비휘발성 반도체 기억장치의 이점]
제2 실시예에 따른 비휘발성 반도체 기억장치는 제1 실시예와 동일한 이점을 갖는다. 또한, 제2 실시예의 비휘발성 반도체 기억장치에서, 각 메모리 블록 MBa는 행 방향과 열 방향의 행렬 형태로 배열된 메모리 스트링들 MS를 포함한다. 또한, 각 메모리 블록 MBa는 하나의 제1 행 디코더(140)와 하나의 제2 행 디코더(150a)에 의해 제어된다. 결국, 제2 실시예에 따른 비휘발성 반도체 기억장치는, 제1 실시예와 비교할 때, 대응하는 메모리 스트링 MS에 대하여 하나의 제1 행 디코더(140)와 하나의 제2 행 디코더(150a)가 점유하는 영역에서 추가 저감을 달성할 수 있다.
[제3 실시예]
[제3 실시예의 비휘발성 반도체 기억장치의 적층 구조]
이하, 도 16을 참조하여 제3 실시예에 따른 비휘발성 반도체 기억장치의 적층 구조를 설명한다. 제3 실시예는 소거 동작에 소위 GIDL(게이트 유도 드레인 누설) 전류를 이용한다는 점에서 제1 및 제2 실시예와 다르다. 도 16은 제3 실시예의 비휘발성 반도체 기억장치의 부분 단면도이다. 제3 실시예의 비휘발성 반도체 기억장치는 제1 실시예와 동일한 회로 구성을 갖지만(도 1 참조), 메모리 셀 어레이들이 어떻게 적층되는지 그리고 소거 동작이 어떻게 수행되는지에 있어서 제1 실시예와 다르다. 이는 본 실시예의 비휘발성 반도체 기억장치가 GIDL 전류를 활용하기 때문이다. 동일한 참조 번호는 제1 및 제2 실시예와 동일한 부품을 나타낸다는 점에 주목하며, 이에 대한 설명은 제3 실시예에서 생략한다.
도 16에 도시한 바와 같이, 제3 실시예의 비휘발성 반도체 기억장치는 제1 및 제2 실시예와 다른 메모리 블록들 MBb를 포함하는 메모리 셀 어레이 MAb를 포함한다. 각 메모리 블록 MBb는 소스측 선택 트랜지스터층(20b), 메모리 트랜지스터층(30b) 및 드레인측 선택 트랜지스터층(40b)을 포함한다.
도 16에 도시한 바와 같이, 소스측 선택 트랜지스터층(20b)은 제1 실시예와 다른 소스측 게이트 절연층들(23a)을 포함한다. 제3 실시예에 따르면, 제1 및 제2 실시예보다 낮은 전압이 소스측 선택 트랜지스터들 SSTr의 소스와 드레인 간에 인가된다는 점에 주목한다. 결국, 소스측 게이트 절연층들(23a)은 제1 및 제2 실시예보다 낮은 항복 전압을 갖도록 구성된다.
도 16에 도시한 바와 같이, 메모리 트랜지스터층(30b)은 제1 실시예와 다른 메모리 기둥형 반도체층들(34b)을 포함한다. 메모리 기둥형 반도체층들(34b)은 모두 p형이다.
도 16에 도시한 바와 같이, 드레인측 선택 트랜지스터층(40b)은 제1 실시예와 다른 드레인측 게이트 절연층(43a)을 포함한다. 제3 실시예에 따르면, 제1 및 제2 실시예보다 낮은 전압이 드레인측 선택 트랜지스터들 SDTr의 소스와 드레인 간에 인가된다는 점에 주목한다. 결국, 드레인측 게이트 절연층들(43a)은 제1 및 제2 실시예보다 낮은 항복 전압을 갖도록 구성된다. 도 16에 도시한 바와 같이, 드레인측 선택 트랜지스터층(40b)은 제1 실시예와 다른 드레인측 기둥형 반도체층들(44b)을 포함한다. 각 드레인측 기둥형 반도체층(44b)은 n형의 상부 및 p형의 하부를 구비한다. 즉, 각 드레인측 기둥형 반도체층(44b)은 각 메모리 기둥형 반도체층(34b)의 상면과 접하는 p형 층 및 p형 층 상에 배치된 n형 층을 구비한다.
제3 실시예의 비휘발성 반도체 기억장치의 전술한 적층 구조에서, 각 소스측 기둥형 반도체층(24)의 n형 상부는 GIDL 전류에 의해 생성된 임의의 홀들 H가 확산층(11)(소스선 SL) 내로 흐르는 것을 방지한다.
제3 실시예에 따르면, GIDL 전류에 의해 생성된 홀들 H를 전술한 p형 메모리 기둥형 반도체층(34b)을 통해 선택 메모리 트랜지스터 s-MTr3의 전하 축적층(33b) 내에 주입함으로써 소거 동작이 수행된다. 또한, 각 소스측 기둥형 반도체층(24)의 상부는 n형이 되도록 형성된다. 이에 따라, 각 메모리 기둥형 반도체층(34b)은 소정의 전압에서 유지된다.
[제3 실시예의 비휘발성 반도체 기억장치의 소거 동작]
이하, 도 17 내지 도 19를 참조하여 제3 실시예에 따른 비휘발성 반도체 기억장치의 소거 동작을 설명한다. 도 17은 제3 실시예의 비휘발성 반도체 기억장치의 소거 동작을 개략적으로 도시한다. 도 18은 소거 동작 동안 인가되는 전압을 도시한다. 도 19는 소거 동작의 타이밍 차트이다.
도 17에 도시한 바와 같이, 제3 실시예의 비휘발성 반도체 기억장치에서도, 제1 실시예에서 설명한 바와 같이, 선택 스트링 s-MS의 선택 메모리 트랜지스터 s-MTr3에 대하여 소거 동작이 수행된다고 가정한다. 선택 스트링 s-MS는 선택 블록 s-MBb 내의 선택 행 s-행에 위치한다. 또한, 제1 및 제2 실시예와는 달리, 제3 실시예의 소거 동작은, GIDL 전류에 의해 생성된 홀들 H를 선택 메모리 트랜지스터 s-MTr3의 전하 축적층에 주입함으로써 수행된다. GIDL 전류는 비트선 BL 측의 드레인측 선택 게이트선 SGD(드레인측 선택 트랜지스터 SDTr의 게이트)의 단부에서 보다 높은 전계를 생성함으로써 야기된다.
제3 실시예에서 소거 동작 동안 서로 다른 부품들에 인가되는 전압들은 도 18과 같이 표현될 수 있다. 도 18은 선택 블록 s-MBb 내의 선택 행 s-행과 비선택 행들 ns-행 및 비선택 블록들 ns-MBb 내의 선택 행 s-행과 비선택 행들 ns-행의 각 부품들의 전압들을 도시한다.
이하, 도 19를 참조하여 본 실시예의 소거 동작을 설명한다. 먼저, 도 19의 시간 t31에서, 제어 회로 CC는 선택 비트선 s-BL을 전압 Vera1(예를 들어, 20V)까지 승압한다. 이어서, 도 19의 시간 t32에서, 제어 회로 CC는, 비선택 블록들 ns-MBb의 비선택 드레인측 게이트선들 ns-SGD뿐만 아니라 선택 블록 s-MBb의 선택 드레인측 게이트선 s-SGD도 전압 Vera5(예를 들어, 15V)까지 승압한다. 이 경우, 전압 Vera1과 전압 Vera5 간의 이러한 전위차는, 드레인측 게이트 절연층(43a) 근처에 위치하는 드레인측 기둥형 반도체층(44b)의 n형 층으로부터 드레인측 기둥형 반도체층(44b)의 p형 층으로 전류(GIDL 전류)가 흐르게 한다. 이는 선택 행 s-행의 메모리 스트링들 MS에 GIDL 전류를 야기한다.
후속하여, 도 19의 시간 t33에서, 제어 회로 CC는, 선택 워드선 s-WL3을 0V로 유지하는 동안, 비선택 워드선들 ns-WL1, ns-WL2 및 ns-WL4를 전압 Vera1(예를 들어, 20V)까지 승압하여, 비선택 메모리 트랜지스터들 ns-MTr1, ns-MTr2 및 ns-MTr4가 턴온되게 한다. 이 경우, 선택 메모리 스트링 s-MS의 본체의 전위(전압 Vera1)와 선택 워드선 s-WL3의 전위(접지 전압 Vss) 간의 이러한 전위차는, GIDL 전류에 의해 생성되는 홀들 H가 선택 메모리 트랜지스터 s-MTr3의 전하 축적층에 주입되게 한다. 그 결과, 선택 메모리 트랜지스터 s-MTr3으로부터 데이터가 소거된다. 또한, 비선택 블록들 ns-MBb 내의 선택 행 s-행의 메모리 스트링들 MS에 GIDL 전류가 야기되지만, 워드선들 WL1 내지 WL4가 전압 Vera1로 유지되기 때문에 소거 동작은 수행되지 않는다. 반면에, 비선택 비트선들 ns-BL이 전압 Vera8(예를 들어, 10V)로 유지되기 때문에 비선택 행들 ns-행의 메모리 스트링들 MS에서는 어떠한 GIDL 전류도 야기되지 않는다.
또한, 도 19의 시간 t33에서, 제어 회로 CC는 선택 소스측 게이트선 s-SGS, 비선택 소스측 게이트선들 ns-SGS 및 소스선 SL을 전압 Vera8(예를 들어, 10V)까지 승압한다. 이는 소스측 선택 트랜지스터들 SDTr가 오프 상태로 유지될 수 있게 하고 메모리 트랜지스터들 MTr1 내지 MTr4의 각각의 본체가 고 전압으로 유지될 수 있게 한다. 또한, 전술한 동작을 통해, 소스측 선택 트랜지스터들 SSTr의 게이트들에는 어떠한 고 전압도 인가되지 않으며, 이에 따라 이 게이트들은 파손되지 않는다.
도 19의 시간 t34에서, 제어 회로 CC는 모든 배선의 전압을 접지 전압까지 저감시킨다. 이때, 제3 실시예에 따른 비휘발성 반도체 기억장치가 소거 동작을 완료하게 된다.
[제3 실시예의 비휘발성 반도체 기억장치의 이점]
제3 실시예에 따른 비휘발성 반도체 기억장치는 제1 실시예와 동일한 특성 및 이점을 갖는다. 또한, 제3 실시예의 비휘발성 반도체 기억장치는 GIDL 전류를 이용하여 소거 동작을 수행하므로, 소스측 선택 트랜지스터들 SSTr과 드레인측 선택 트랜지스터들 SDTr에는 제1 및 제2 실시예보다 높은 항복 전압이 인가될 수 없다. 이에 따라, 본 실시예의 소스측 선택 트랜지스터들 SSTr과 드레인측 선택 트랜지스터들 SDTr은 높은 항복 전압의 MOS 트랜지스터를 포함할 필요가 없다. 따라서, 제3 실시예에 따른 비휘발성 반도체 기억장치는 제1 및 제2 실시예보다 적은 비용으로 제조될 수 있다.
[제4 실시예]
[제4 실시예의 비휘발성 반도체 기억장치의 소거 동작]
이하, 도 20을 참조하여 제4 실시예에 따른 비휘발성 반도체 기억장치의 소거 동작을 설명한다. 도 20은 제4 실시예의 비휘발성 반도체 기억장치의 소거 동작 동안 인가되는 전압을 도시한다. 제4 실시예의 비휘발성 반도체 기억장치는 제3 실시예와 동일한 회로 구성 및 적층 구조를 갖지만, 소거 동작이 다르다. 동일한 참조 번호는 제1 내지 제3 실시예와 동일한 부품을 나타낸다는 점에 주목하며, 이에 대한 설명은 제4 실시예에서 생략한다.
도 20에서 "비선택 블록 ns-MBb"로 표시한 바와 같이, 시간 t33에서, 제4 실시예의 비휘발성 반도체 기억장치는 비선택 블록들 ns-MBb의 비선택 워드선들 ns-WL1 내지 ns-WL4를 전압 Vera9(예를 들어, 12V)까지 승압한다. 이러한 점에서, 제4 실시예는 제3 실시예와 다르다. 이 경우, 전압 Vera9(12V)는 전압 Vera8(10V) 더하기 임계 전압 Vth(2V)이다.
[제4 실시예의 비휘발성 반도체 기억장치의 이점]
제4 실시예의 비휘발성 반도체 기억장치는 GIDL 전류를 이용하는 제3 실시예와 동일한 특성 및 이점을 갖는다. 또한, 제4 실시예에 따른 비휘발성 반도체 기억장치는, 제3 실시예와 비교할 때, 비선택 블록들 ns-MBb의 비선택 워드선들 ns-WL1 내지 ns-WL4에 인가되는 전압을 저감시킬 수 있으며, 이는 워드선 구동회로(120) 상의 부하를 저감시킬 수 있다.
[제5 실시예]
[제5 실시예의 비휘발성 반도체 기억장치의 소거 동작]
이하, 도 21을 참조하여 제5 실시예에 따른 비휘발성 반도체 기억장치의 소거 동작을 설명한다. 도 21은 제5 실시예의 비휘발성 반도체 기억장치의 소거 동작 동안 인가되는 전압을 도시한다. 제5 실시예의 비휘발성 반도체 기억장치는 제3 실시예와 동일한 회로 구성 및 적층 구조를 갖지만, 소거 동작이 다르다. 동일한 참조 번호는 제1 내지 제4 실시예와 동일한 부품을 나타낸다는 점에 주목하며, 이에 대한 설명은 제5 실시예에서 생략한다.
도 21에서 "비선택 블록 ns-MBb"로 표시한 바와 같이, 시간 t33에서, 제5 실시예의 비휘발성 반도체 기억장치는 비선택 블록들 ns-MBb의 비선택 워드선들 ns-WL1 내지 ns-WL4를 전압 Vera10(예를 들어, 15V)까지 승압한다. 이러한 점에서, 제5 실시예는 제3 실시예와 다르다. 이 경우, 전압 Vera10(15V)은 전압 Vera8(10V)과 전압 Vera1(20V) 사이의 중간 전압이다.
[제5 실시예의 비휘발성 반도체 기억장치의 이점]
제5 실시예에 따른 비휘발성 반도체 기억장치는 GIDL 전류를 이용하는 제3 실시예와 동일한 특성 및 이점을 갖는다. 또한, 제5 실시예에 따르면, 비선택 블록들 ns-MBb의 비선택 워드선들 ns-WL1 내지 ns-WL4는 전압 Vera10(예를 들어, 15V)까지 승압된다. 이에 따라, 제5 실시예에 따른 비휘발성 반도체 기억장치는 제3 및 제4 실시예보다 부정확한 기입 동작들을 저감시킬 수 있다.
[제6 실시예]
[제6 실시예의 비휘발성 반도체 기억장치의 회로 구성]
이하, 도 22를 참조하여 제6 실시예에 따른 비휘발성 반도체 기억장치의 회로 구성을 설명한다. 도 22는 제6 실시예의 비휘발성 반도체 기억장치의 회로도이다. 제6 실시예의 비휘발성 반도체 기억장치는 제2 실시예와 실질적으로 동일한 회로 구성을 갖는다. 제6 실시예에서도, GIDL 전류는 제3 내지 제5 실시예에서와 같이 소거 동작을 위해 사용된다. 동일한 참조 번호는 제1 내지 제5 실시예와 동일한 부품을 나타낸다는 점에 주목하며, 이에 대한 설명은 제6 실시예에서 생략한다.
도 22에 도시한 바와 같이, 제6 실시예의 비휘발성 반도체 기억장치는 메모리 셀 어레이 MAc 및 선택 게이트선 구동회로(130b)를 포함한다. 메모리 셀 어레이 MAc는 제2 실시예에서 설명한 바와 동일한 회로 구성을 갖는다. 즉, 이 메모리 셀 어레이는, 제6 실시예의 워드선들 WLa1 내지 WLa4가 각각 행 방향과 열 방향의 행렬 형태로 배열된 메모리 트랜지스터들 MTr1 내지 MTr4의 게이트들에 공통 접속된다는 점에서 제2 실시예와 동일한 회로 구성을 갖는다. 그러나, 메모리 셀 어레이 MAc는 제2 실시예에서 설명한 바와 다른 적층 구조를 갖는다. 이 메모리 셀 어레이 MAc의 적층 구조는 후술한다. 선택 게이트선 구동회로(130b)는 제2 실시예에서의 신호 VuSG 대신에 신호들 VuSG <1>과 VuSG <2>를 출력한다. 신호 VuSG <1>은 비선택 소스측 게이트선들 ns-SGS에 공급된다. 신호 VuSG <2>는 비선택 드레인측 게이트선들 ns-SGD에 공급된다.
[제6 실시예의 비휘발성 반도체 기억장치의 적층 구조]
이하, 도 23을 참조하여 제6 실시예에 따른 비휘발성 반도체 기억장치의 적층 구조를 설명한다. 도 23은 제6 실시예의 비휘발성 반도체 기억장치의 부분 단면도이다.
도 23에 도시한 바와 같이, 제6 실시예의 비휘발성 반도체 기억장치는 제1 내지 제5 실시예와 다른 메모리 블록들 MBc를 포함한다. 각 메모리 블록 MBc는 메모리 트랜지스터층(30c)을 포함한다.
도 23에 도시한 바와 같이, 메모리 트랜지스터층(30c)은 워드선 도전층들(31aa 내지 31da) 및 메모리 기둥형 반도체층들(34b)을 포함한다. 제6 실시예에서, 워드선 도전층들(31aa 내지 31da)(도 23)은 제2 실시예에서의 워드선 도전층들(도 12)과 동일하고, 메모리 기둥형 반도체층들(34b)(도 23)은 제3 실시예에서의 메모리 기둥형 반도체층들(도 16)과 동일하다.
[제6 실시예의 비휘발성 반도체 기억장치의 소거 동작]
이하, 도 24 내지 도 26을 참조하여 제6 실시예에 따른 비휘발성 반도체 기억장치의 소거 동작을 설명한다. 도 24는 제6 실시예의 비휘발성 반도체 기억장치의 소거 동작을 개략적으로 도시한다. 도 25는 소거 동작 동안 인가되는 전압을 도시한다. 도 26은 소거 동작의 타이밍 차트이다.
도 24에 도시한 바와 같이, 제6 실시예에서는, 선택 스트링 s-MS의 선택 메모리 트랜지스터 s-MTr3에 대하여 소거 동작이 수행된다고 가정한다. 선택 스트링 s-MS는 선택 블록 MBc 내의 선택 열 s-열과 선택 행 s-행에 위치한다. 또한, 제6 실시예의 소거 동작은, 도 24에 도시한 바와 같이, GIDL 전류에 의해 생성되는 홀들 H를 선택 메모리 트랜지스터 s-MTr3의 전하 축적층에 주입함으로써 수행된다.
제6 실시예에서 소거 동작 동안 서로 다른 부품들에 인가되는 전압들은 도 25에 도시한 바와 같이 표현될 수 있다. 도 25는 선택 블록 s-MBc 내의 비선택 행들 ns-행과 선택 행 s-행에서의 각 부품들 및 비선택 블록들 ns-MBc 내의 비선택 행들 ns-행과 선택 행 s-행에서의 각 부품들의 전압들을 도시한다. 또한, 도 25는 선택 블록 s-MBc 내의 비선택 열들 ns-열과 선택 열 s-열에서의 각 부품들의 전압들을 도시한다.
이하, 도 26의 타이밍 차트를 참조하여 소거 동작을 설명한다. 먼저, 도 26의 시간 t41에서, 제어 회로 CCb는 비선택 드레인측 게이트선들 ns-SGD를 전압 Vera7(예를 들어, 18V)까지 승압한다. 전압 Vera1과 전압 Vera7 간의 이러한 전위차는 GIDL 전류의 발생을 억제한다. 따라서, 후술하는 바와 같이, 선택 블록 s-MBc 내의 비선택 열들 ns-열에 위치하는 그러한 메모리 스트링들 MS에서는 시간 t42에서 어떠한 GIDL 전류도 야기되지 않는다.
이어서, 도 26의 시간 t42에서, 제어 회로 CCb는 선택 비트선 s-BL을 전압 Vera1(예를 들어, 20V)까지 승압한다. 후속하여, 도 26의 시간 t43에서, 제어 회로 CCb는 선택 드레인측 게이트선 s-SGD를 전압 Vera5(예를 들어, 15V)까지 승압한다. 또한, 도 26의 시간 t43에서, 제어 회로 CCb는 비선택 블록들 ns-MBc의 비선택 드레인측 게이트선들 ns-SGD를 전압 Vera5까지 승압한다. 이는 선택 메모리 스트링 s-MS에 GIDL 전류를 야기한다.
후속하여, 도 26의 시간 t44에서, 제어 회로 CCb는, 선택 워드선 s-WLa3을 0V로 유지하는 동안 비선택 워드선들 ns-WLa1 내지 ns-WLa4를 전압 Vera1(예를 들어, 20V)까지 승압하여, 비선택 메모리 트랜지스터들 ns-MTr1, ns-MTr2,...,ns-MTr4가 턴온되게 한다. 그 결과, 선택 메모리 트랜지스터 s-MTr3으로부터 데이터가 소거된다.
또한, 도 26의 시간 t44에서, 제어 회로 CCb는 선택 소스측 게이트선 s-SGS, 비선택 소스측 게이트선들 ns-SGS 및 소스선 SL을 전압 Vera8(예를 들어, 10V)까지 승압한다. 이에 따라, 메모리 트랜지스터들 MTr1 내지 MTr4의 각각의 본체가 소정의 전압으로 유지된다.
이어서, 도 26의 시간 t45에서, 제어 회로 CCb는 모든 배선의 전압을 접지 전압 Vss(0V)까지 저감시킨다. 이때, 제6 실시예에 따른 비휘발성 반도체 기억장치가 소거 동작을 완료하게 된다.
[제6 실시예의 비휘발성 반도체 기억장치의 이점]
제6 실시예에 따른 비휘발성 반도체 기억장치는 GIDL 전류를 이용하는 제3 실시예와 동일한 특성 및 이점을 갖는다. 또한, 제6 실시예의 비휘발성 반도체 기억장치는 제2 실시예와 동일한 특성을 갖고, 이에 따라 제3 내지 제5 실시예와 비교할 때, 대응하는 메모리 스트링들 MS에 대하여 하나의 제1 행 디코더(140)와 하나의 제2 행 디코더(150a)가 차지하는 영역에서 추가 저감을 달성할 수 있다.
[제7 실시예]
[제7 실시예의 비휘발성 반도체 기억장치의 기입 동작]
이하, 도 27과 도 28을 참조하여 제7 실시예에 따른 비휘발성 반도체 기억장치의 기입 동작을 설명한다. 도 27은 제7 실시예의 비휘발성 반도체 기억장치의 기입 동작을 도시하는 흐름도이다. 도 28은 기입 동작시 임계 전압 Vth를 도시한다. 제7 실시예에 따른 비휘발성 반도체 기억장치는 제6 실시예와 동일한 회로 구성 및 적층 구조를 갖고, 제6 실시예와 동일한 방식으로 소거 동작을 수행한다. 또한, 제7 실시예의 비휘발성 반도체 기억장치는 도 27에 도시한 바와 같이 소프트 소거(soft erase)(임의의 부정확한 기입을 수정하기 위한 동작)를 포함하는 기입 동작을 수행한다. 이러한 점에서, 제7 실시예의 비휘발성 반도체 기억장치는 제6 실시예와 다르다. 동일한 참조 번호는 제1 내지 제6 실시예와 동일한 부품을 나타낸다는 점에 주목하며, 이에 대한 설명은 제7 실시예에서 생략한다.
먼저, 도 27에 도시한 바와 같이, 제어 회로 CCb는 기입 동작을 위한 어드레스를 수신한다(단계(S101)). 이어서, 제어 회로 CCb는 선택 워드선 s-WLa3에 접속된 메모리 트랜지스터들 MTr3에 저장될 데이터를 수신한다(단계(S102)). 후속하여, 제어 회로 CCb는 선택 워드선 s-WLa3에 접속된 메모리 트랜지스터들 MTr3에 데이터를 기입한다(단계(S103)). 이후, 제어 회로 CCb는 선택 워드선 s-WLa3에 접속된 메모리 트랜지스터들 MTr3에 대하여 검증 판독을 수행한다(단계(S104)).
후속하여, 제어 회로 CCb는 부정확하게 기입된 셀 MTrE1이 존재하는지를 결정한다(단계(S105)). 이 경우, 부정확하게 기입된 셀 MTrE1은, 도 28에 도시한 바와 같이, 전압 VL보다 낮은 임계 전압 Vth를 갖는 기입 동작에 대하여 메모리 트랜지스터들 MTr3 중 하나의 메모리 트랜지스터를 나타낸다.
부정확하게 기입된 셀 MTrE1이 존재한다고 결정되면(단계(S105)에서 "예"), 제어 회로 CCb는 그 부정확하게 기입된 셀 MTrE1에 데이터를 더 기입하고(단계(S106)), 단계(S104)로 복귀하여 프로세스를 반복한다.
다른 방안으로, 부정확하게 기입된 셀 MTrE1이 없다고 결정되면(단계(S105)에서 "아니오"), 제어 회로 CCb는 부정확하게 기입된 셀 MTrE2가 존재하는지를 결정한다(단계(S107)). 이 경우, 부정확하게 기입된 셀 MTrE2는, 도 28에 도시한 바와 같이, 전압 VH보다 큰 임계 전압 Vth를 갖는 기입 동작에 대하여 메모리 트랜지스터들 MTr3 중 하나의 메모리 트랜지스터를 나타낸다.
부정확하게 기입된 셀 MTrE2가 존재한다고 결정되면(단계(S107)에서 "예"), 제어 회로 CCb는 그 부정확하게 기입된 셀 MTrE2에 대하여 소프트 소거를 더 수행하고(단계(S108)), 단계(S104)로 복귀하여 프로세스를 반복한다. 이 경우, 소프트 소거는, 임계 전압 Vth를 전압 VL 이상이면서 전압 VH 미만의 범위로 시프트하기 위한 동작을 의미한다. 소프트 소거는 제6 실시예에서 설명한 바와 같이 소거 동작을 이용하여 수행된다.
다른 방안으로, 부정확하게 기입된 셀 MTrE2가 없다고 결정되면(단계(S107)에서 "아니오"), 제어 회로 CCb는 기입 동작을 종료한다.
[제7 실시예의 비휘발성 반도체 기억장치의 이점]
제7 실시예에 따른 비휘발성 반도체 기억장치는 제1 실시예와 동일한 특성 및 이점을 갖는다. 또한, 제7 실시예의 비휘발성 반도체 기억장치는 전술한 바와 같이 기입 동작을 수행할 수 있도록 구성된다. 기입 동작 동안의 소프트 소거는 제6 실시예에 따른 소거 동작을 이용하여 수행된다. 따라서, 제7 실시예의 비휘발성 반도체 기억장치는 빠른 소프트 소거를 제공할 수 있으며, 매우 정밀하고도 빠른 기입 동작을 달성할 수 있다.
[기타 실시예들]
비휘발성 반도체 기억장치의 실시예들을 설명하였지만, 본 발명은 개시된 실시예들로 한정되지 않으며, 본 발명의 사상으로부터 벗어나지 않고서 본 발명에 다양한 다른 변경, 추가, 대체 등을 행할 수 있다. 예를 들어, 제7 실시예의 구성은 제1 내지 제5 실시예에도 적용가능하다.
예를 들어, 제1 내지 제7 실시예에 따른 비휘발성 반도체 기억장치는 I-형상(기둥 형상)으로 연장되는 메모리 기둥형 반도체층들(34, 34b)을 포함한다. 그러나, 본 발명에 따른 비휘발성 반도체 기억장치는 도 29에 도시한 바와 같이 다른 적층 구조를 구비해도 된다. 즉, 도 29에 도시한 바와 같이, 본 발명의 또 다른 일 실시예에 따른 비휘발성 반도체 기억장치는 제1 내지 제7 실시예와 다른 메모리 트랜지스터층(30d)을 구비한다.
메모리 트랜지스터층(30d)은 메모리 기둥형 반도체층들(34, 34b) 대신에 행 방향으로부터 볼 때 U-형상으로 형성된 U-형상 반도체층들(34d)을 구비한다. 각 U-형상 반도체층(34d)은 기판에 수직하는 방향으로 연장되는 한 쌍의 기둥 형상부(34da) 및 한 쌍의 기둥 형상부(34da)의 바닥부들을 연결하는 연결부(34db)를 구비한다. 각 연결부(34db)는 블록 절연층(33a), 전하 축적층(33b) 및 터널 절연층(33c)을 통해 백게이트 도전층(61)에 의해 둘러싸이도록 형성된다.
또한, 다른 실시예에 따른 비휘발성 반도체 기억장치는 메모리 트랜지스터층(30d) 위에 소스측 선택 트랜지스터층(20)과 드레인측 선택 트랜지스터층(40)을 포함한다. 소스측 선택 트랜지스터층(20)에서, 소스측 기둥형 반도체층(24)의 하면은 대응하는 U-형상 반도체층(34d)의 하나의 기둥 형상부(34da)의 상면과 접하며 형성된다. 드레인측 선택 트랜지스터층(40)에서, 드레인측 기둥형 반도체층(44)의 하면은 대응하는 U-형상 반도체층(34d)의 나머지 하나의 기둥 형상부(34da)의 상면과 접하며 형성된다.

Claims (20)

  1. 비휘발성 반도체 기억 장치로서,
    직렬로 접속된 복수의 메모리 트랜지스터를 각각이 포함하는 복수의 메모리 스트링과,
    상기 메모리 스트링들의 각각의 일단에 각각의 일단이 접속된 복수의 선택 트랜지스터 - 상기 선택 트랜지스터들의 각각은 상기 메모리 스트링들 중 하나의 메모리 스트링을 선택할 때 도통됨 - 와,
    상기 선택 트랜지스터들 중 선택된 선택 트랜지스터의 일단에 접속된 상기 메모리 스트링들 중 선택된 메모리 스트링에 포함된 상기 메모리 트랜지스터들 중 선택된 메모리 트랜지스터로부터 데이터를 소거하는 소거 동작을 수행하는 제어 회로를 포함하고,
    상기 메모리 스트링들의 각각은
    기판에 수직 방향으로 연장되는 기둥 형상부를 갖고, 상기 복수의 메모리 트랜지스터의 각각의 본체로서 기능하는 제1 반도체층과,
    상기 제1 반도체층을 둘러싸는 전하 축적층과,
    상기 전하 축적층을 둘러싸고 상기 기판과 평행하게 연장되며, 상기 복수의 메모리 트랜지스터의 각각의 게이트로서 기능하는 제1 도전층을 포함하고,
    상기 선택 트랜지스터들의 각각은
    상기 기둥 형상부의 상면과 접하고 상기 기판에 수직 방향으로 연장되며, 상기 선택 트랜지스터의 본체로서 기능하는 제2 반도체층과,
    상기 제2 반도체층을 둘러싸는 게이트 절연층과,
    상기 게이트 절연층을 둘러싸고 상기 기판과 평행하게 연장되며, 상기 선택 트랜지스터의 게이트로서 기능하는 제2 도전층을 포함하고,
    상기 제어 회로는
    상기 선택 트랜지스터들 중 선택된 선택 트랜지스터의 타단에 제1 전압을 인가하여, 상기 선택 트랜지스터들 중 선택된 선택 트랜지스터를 턴온시키고, 상기 메모리 트랜지스터들 중 선택된 메모리 트랜지스터보다 상기 선택 트랜지스터에 더 가까운 상기 메모리 트랜지스터들 중 임의의 메모리 트랜지스터를 턴온시키며, 또한, 상기 메모리 트랜지스터들 중 선택된 메모리 트랜지스터의 게이트에 상기 제1 전압보다 낮은 제2 전압을 인가하고,
    상기 제1 전압과 상기 제2 전압 간의 전위차는 상기 전하 축적층의 전하를 변화시키는, 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 선택 트랜지스터들 중 비선택된 선택 트랜지스터의 타단에 제3 전압을 인가하고,
    상기 제3 전압은 상기 제1 전압의 대략 절반인, 비휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    제1 방향으로 정렬된 상기 메모리 트랜지스터들의 게이트들에 공통 접속된 제1 배선과,
    상기 제1 방향으로 정렬된 상기 선택 트랜지스터들의 게이트들에 공통 접속된 제2 배선과,
    상기 제1 방향에 직교하는 제2 방향으로 정렬된 상기 선택 트랜지스터들의 타단들에 공통 접속된 제3 배선을 더 포함하고,
    상기 제1 배선은 상기 제1 도전층을 포함하고,
    상기 제2 배선은 상기 제2 도전층을 포함하고,
    상기 제3 배선은 상기 제2 반도체층의 상면과 접하는 제3 도전층을 포함하고,
    상기 제1 및 제2 도전층은 상기 제1 방향으로 연장하도록 형성되고, 상기 제2 방향으로 소정의 피치(pitch)로 줄무늬 패턴으로 형성되고,
    상기 제3 도전층들은 상기 제2 방향으로 연장하도록 형성되고, 상기 제1 방향으로 소정의 피치로 줄무늬 패턴으로 형성되는, 비휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    제1 방향과 상기 제1 방향에 직교하는 제2 방향으로 행렬 형태로 배열된 상기 메모리 트랜지스터들의 게이트들에 공통 접속된 제1 배선과,
    상기 제1 방향으로 정렬된 상기 선택 트랜지스터들의 게이트들에 공통 접속된 제2 배선과,
    상기 제2 방향으로 정렬된 상기 선택 트랜지스터들의 타단들에 공통 접속된 제3 배선을 더 포함하고,
    상기 제1 배선은 상기 제1 도전층을 포함하고,
    상기 제2 배선은 상기 제2 도전층을 포함하고,
    상기 제3 배선은 상기 제2 반도체층의 상면과 접하는 제3 도전층을 포함하고,
    상기 제1 도전층은 상기 제1 및 제2 방향으로 확장하도록 판(plate) 형태로 형성되고,
    상기 제2 도전층들은 상기 제1 방향으로 연장하도록 형성되고, 상기 제2 방향으로 소정의 피치로 줄무늬 패턴으로 형성되고,
    상기 제3 도전층들은 상기 제2 방향으로 연장하도록 형성되고, 상기 제1 방향으로 소정의 피치로 줄무늬 패턴으로 형성되는, 비휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    각각이 상기 복수의 메모리 스트링을 포함하는 복수의 메모리 블록을 더 포함하고,
    상기 제어 회로는 상기 메모리 블록들 중 선택된 메모리 블록에 포함된 상기 메모리 스트링들 중 선택된 메모리 스트링에 대하여 상기 소거 동작을 수행하는, 비휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 도전층과 동일한 층에 배치되는 상기 제1 반도체층의 일부는 p형 층을 포함하고,
    상기 제1 반도체층의 다른 부분들은 n형 층들을 포함하는, 비휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제2 도전층과 동일한 층에 배치되는 상기 제2 반도체층의 일부는 p형 층을 포함하고,
    상기 제2 반도체층의 다른 부분들은 n형 층들을 포함하는, 비휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제어 회로는 소정의 값보다 큰 임계 전압을 갖는 상기 메모리 트랜지스터들 중 하나의 메모리 트랜지스터를 식별하고, 식별된 메모리 트랜지스터에 대하여 상기 소거 동작을 수행하여 상기 임계 전압을 상기 소정의 값보다 작게 하는, 비휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제1 반도체층은 한 쌍의 상기 기둥 형상부의 하부들을 연결하는 연결부를 포함하는, 비휘발성 반도체 기억 장치.
  10. 비휘발성 반도체 기억 장치로서,
    직렬로 접속된 복수의 메모리 트랜지스터를 각각이 포함하는 복수의 메모리 스트링과,
    상기 메모리 스트링들의 각각의 일단에 각각의 일단이 접속된 복수의 제1 선택 트랜지스터 - 상기 제1 선택 트랜지스터들의 각각은 상기 메모리 스트링들 중 하나의 메모리 스트링을 선택할 때 도통됨 - 와,
    상기 메모리 스트링들의 각각의 타단에 각각의 일단이 접속된 복수의 제2 선택 트랜지스터 - 상기 제2 선택 트랜지스터들의 각각은 상기 메모리 스트링들 중 하나의 메모리 스트링을 선택할 때 도통됨 - 와,
    상기 제1 선택 트랜지스터들 중 선택된 제1 선택 트랜지스터의 일단에 접속된 상기 메모리 스트링들 중 선택된 메모리 스트링에 포함된 상기 메모리 트랜지스터들 중 선택된 메모리 트랜지스터로부터 데이터를 소거하는 소거 동작을 수행하는 제어 회로를 포함하고,
    상기 메모리 스트링들의 각각은
    기판에 수직 방향으로 연장되는 기둥 형상부를 갖고, 상기 복수의 메모리 트랜지스터의 각각의 본체로서 기능하는 제1 반도체층과,
    상기 제1 반도체층을 둘러싸는 전하 축적층과,
    상기 전하 축적층을 둘러싸고 상기 기판과 평행하게 연장되며, 상기 복수의 메모리 트랜지스터의 각각의 게이트로서 기능하는 제1 도전층을 포함하고,
    상기 제1 선택 트랜지스터들의 각각은
    상기 기둥 형상부의 일단과 접하고 상기 기판에 수직 방향으로 연장되며, 상기 제1 선택 트랜지스터의 본체로서 기능하는 제2 반도체층과,
    상기 제2 반도체층을 둘러싸는 제1 게이트 절연층과,
    상기 제1 게이트 절연층을 둘러싸고 상기 기판과 평행하게 연장되며, 상기 제1 선택 트랜지스터의 게이트로서 기능하는 제2 도전층을 포함하고,
    상기 제2 선택 트랜지스터들의 각각은
    상기 기둥 형상부의 타단과 접하고 상기 기판에 수직 방향으로 연장되며, 상기 제2 선택 트랜지스터의 본체로서 기능하는 제3 반도체층과,
    상기 제3 반도체층을 둘러싸는 제2 게이트 절연층과,
    상기 제2 게이트 절연층을 둘러싸고 상기 기판과 평행하게 연장되며, 상기 제2 선택 트랜지스터의 게이트로서 기능하는 제3 도전층을 포함하고,
    상기 제2 반도체층은 상기 기둥 형상부의 일단과 접하는 p형 층과, 상기 p형 층 상에 배치되는 n형 층을 포함하고,
    상기 제3 반도체층은 상기 기둥 형상부의 타단과 접하는 n형 층과, 상기 n형 층 아래에 배치되는 p형 층과, 상기 p형 층 아래에 배치되는 또 다른 n형 층을 포함하고,
    상기 제어 회로는
    상기 제1 선택 트랜지스터들 중 선택된 제1 선택 트랜지스터의 타단에 제1 전압을 인가한 후 상기 제1 선택 트랜지스터들 중 상기 선택된 제1 선택 트랜지스터의 게이트에 제2 전압을 인가하여, 상기 선택된 메모리 트랜지스터 이외의 메모리 트랜지스터들을 턴온시키고, 또한, 상기 선택된 메모리 트랜지스터의 게이트에 제3 전압을 인가하고,
    상기 제1 전압과 상기 제2 전압 간의 전위차는, 상기 제1 게이트 절연층 근처에 배치된 상기 제2 반도체층의 n형 층으로부터 상기 제2 반도체층의 p형 층으로 제1 전류가 흐르게 하고,
    상기 제1 전압과 상기 제3 전압 간의 전위차는, 상기 제1 전류에 의해 생성되는 홀들이 상기 선택된 메모리 트랜지스터의 상기 전하 축적층으로 주입되게 하는, 비휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제어 회로는 상기 제3 전압의 인가에 더하여, 상기 선택 트랜지스터들 중 비선택된 선택 트랜지스터의 타단에 제4 전압을 인가하고,
    상기 제4 전압은 상기 제3 전압의 대략 절반인, 비휘발성 반도체 기억 장치.
  12. 제10항에 있어서,
    제1 방향으로 정렬된 상기 메모리 트랜지스터들의 게이트들에 공통 접속된 제1 배선과,
    상기 제1 방향으로 정렬된 상기 선택 트랜지스터들의 게이트들에 공통 접속된 제2 배선과,
    상기 제1 방향에 직교하는 제2 방향으로 정렬된 상기 선택 트랜지스터들의 타단들에 공통 접속된 제3 배선을 포함하고,
    상기 제1 배선은 상기 제1 도전층을 포함하고,
    상기 제2 배선은 상기 제2 도전층을 포함하고,
    상기 제3 배선은 상기 제2 반도체층의 상면과 접하는 제3 도전층을 포함하고,
    상기 제1 및 제2 도전층은 상기 제1 방향으로 연장하도록 형성되고, 상기 제2 방향으로 소정의 피치로 줄무늬 패턴으로 형성되고,
    상기 제3 도전층들은 상기 제2 방향으로 연장하도록 형성되고, 상기 제1 방향으로 소정의 피치로 줄무늬 패턴으로 형성되는, 비휘발성 반도체 기억 장치.
  13. 제10항에 있어서,
    각각이 상기 복수의 메모리 스트링을 포함하는 복수의 메모리 블록을 더 포함하고,
    상기 제어 회로는 상기 메모리 블록들 중 선택된 메모리 블록에 포함된 상기 메모리 스트링들 중 선택된 메모리 스트링에 대하여 상기 소거 동작을 수행하는, 비휘발성 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 제어 회로는 상기 메모리 블록들 중 선택된 메모리 블록 내의 상기 선택된 메모리 트랜지스터 이외의 메모리 트랜지스터들의 게이트들에 제5 전압을 인가하고, 또한, 상기 메모리 블록들 중 비선택된 메모리 블록 내의 상기 메모리 트랜지스터들의 게이트들에 상기 제5 전압을 인가하고,
    상기 제5 전압은 상기 메모리 트랜지스터들을 턴온시키는 전압인, 비휘발성 반도체 기억 장치.
  15. 제13항에 있어서,
    상기 제어 회로는 상기 메모리 블록들 중 선택된 메모리 블록 내의 상기 선택된 메모리 트랜지스터 이외의 메모리 트랜지스터들의 게이트들에 제5 전압을 인가하고, 또한, 상기 메모리 블록들 중 비선택된 메모리 블록 내의 메모리 트랜지스터들의 게이트들에 제6 전압을 인가하고,
    상기 제5 전압은 상기 메모리 트랜지스터들을 턴온시키는 전압이고,
    상기 제6 전압은 상기 제5 전압보다 작은, 비휘발성 반도체 기억 장치.
  16. 제10항에 있어서,
    제1 방향과 상기 제1 방향에 직교하는 제2 방향으로 행렬 형태로 배열된 상기 메모리 트랜지스터들의 게이트들에 공통 접속된 제1 배선과,
    상기 제1 방향으로 정렬된 상기 제1 선택 트랜지스터들의 게이트들에 공통 접속된 제2 배선과,
    상기 제2 방향으로 정렬된 상기 제1 선택 트랜지스터들의 타단들에 공통 접속된 제3 배선을 더 포함하고,
    상기 제1 배선은 상기 제1 도전층을 포함하고,
    상기 제2 배선은 상기 제2 도전층을 포함하고,
    상기 제3 배선은 상기 제2 반도체층의 상면과 접하는 제3 도전층을 포함하고,
    상기 제1 도전층은 상기 제1 및 제2 방향으로 확장하도록 판 형태로 형성되고,
    상기 제2 도전층들은 상기 제1 방향으로 연장하도록 형성되고, 상기 제2 방향으로 소정의 피치로 줄무늬 패턴으로 형성되고,
    상기 제3 도전층들은 상기 제2 방향으로 연장하도록 형성되고, 상기 제1 방향으로 소정의 피치로 줄무늬 패턴으로 형성되는, 비휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 제어 회로는 상기 제1 선택 트랜지스터들 중 선택된 제1 선택 트랜지스터의 타단에 상기 제1 전압을 인가하기 전에, 상기 제1 선택 트랜지스터들 중 비선택된 제1 선택 트랜지스터의 게이트에 제7 전압을 인가하고,
    상기 제1 전압과 상기 제7 전압 간의 전위차는 상기 제1 전류의 발생을 억제하는, 비휘발성 반도체 기억 장치.
  18. 제10항에 있어서,
    상기 제1 반도체층은 p형 층을 포함하는, 비휘발성 반도체 기억 장치.
  19. 제10항에 있어서,
    상기 제어 회로는, 소정의 값보다 큰 임계 전압을 갖는 상기 메모리 트랜지스터들 중 하나의 메모리 트랜지스터를 식별하고, 상기 식별된 메모리 트랜지스터에 대하여 상기 소거 동작을 수행하여 상기 임계 전압을 상기 소정의 값보다 작게 하는, 비휘발성 반도체 기억 장치.
  20. 제10항에 있어서,
    상기 제1 반도체층은 한 쌍의 상기 기둥 형상부의 하부들을 연결하는 연결부를 포함하는, 비휘발성 반도체 기억 장치.
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