KR20080037069A - 적층형 전자부품 및 그 제조방법 - Google Patents

적층형 전자부품 및 그 제조방법 Download PDF

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Abstract

적층체의 소정의 면 위에서, 복수의 내부전극의 각 단부가 노출된 개소에 직접 무전해 도금을 실시함으로써, 복수의 내부전극의 각 단부를 서로 전기적으로 접속하는 외부전극을 양호한 품질로 형성할 수 있도록 하고, 유효면적률이 우수하고 신뢰성이 높은 적층형 전자부품을 제공한다. 적층체(5)로서, 내부전극(3a, 3b)이 노출되는 단면(6)에 있어서, 이웃하는 내부전극(3a, 3b) 사이의 간격(s)이 20㎛ 이하이고, 또한 단면(6)에 대한 내부전극(3a, 3b)의 후퇴길이(d)가 1㎛ 이하인 것을 준비한다. 무전해 도금 공정에 있어서, 복수의 내부전극(3a, 3b)의 단부에 석출한 도금 석출물이 상호 접속되도록 당해 도금 석출물을 성장시킨다.
적층형 전자부품, 적층체, 무전해 도금, 도금 석출물

Description

적층형 전자부품 및 그 제조방법{LAMINATED ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 적층형 전자부품 및 그 제조방법에 관한 것으로서, 특히 외부전극이 적층체의 외표면 위에 직접 도금을 실시함으로써 형성된 적층형 전자부품 및 그 제조방법에 관한 것이다.
도 11에 나타내는 바와 같이, 적층 세라믹 콘덴서로 대표되는 적층형 전자부품(101)은 일반적으로, 적층된 복수의 절연체층(102)과, 절연체층(102) 사이의 경계면을 따라 형성된 복수의 층 형상의 내부전극(103 및 104)을 포함하는 적층체(105)를 구비하고 있다. 적층체(105)의 한쪽 및 다른쪽 단면(端面:106 및 107)에는 각각 복수의 내부전극(103) 및 복수의 내부전극(104)의 각 단부(端部)가 노출되어 있고, 이들 내부전극(103)의 각 단부 및 내부전극(104)의 각 단부를 각각 서로 전기적으로 접속하도록 외부전극(108 및 109)이 형성되어 있다.
외부전극(108 및 109)의 형성에 있어서는 일반적으로, 금속 성분과 유리 성분을 포함하는 금속 페이스트를 적층체(105)의 단면(106 및 107) 위에 도포하고 이어서 베이킹함으로써 페이스트 전극층(110)이 먼저 형성된다. 다음으로, 페이스트 전극층(110) 위에, 예를 들어 Ni을 주성분으로 하는 제1 도금층(111)이 형성되고, 다시 그 위에, 예를 들어 Sn을 주성분으로 하는 제2 도금층(112)이 형성된다. 즉, 외부전극(108 및 109)의 각각은 페이스트 전극층(110), 제1 도금층(111) 및 제2 도금층(112)의 3층 구조로 구성된다.
외부전극(108 및 109)에 대해서는, 적층형 전자부품(101)이 솔더를 사용하여 기판에 실장될 때에 솔더와의 젖음성이 양호할 것이 요구된다. 동시에 외부전극(108)에 대해서는, 서로 전기적으로 절연된 상태에 있는 복수의 내부전극(103)을 서로 전기적으로 접속하고, 또한 외부전극(109)에 대해서는, 서로 전기적으로 절연된 상태에 있는 복수의 내부전극(104)을 서로 전기적으로 접속하는 역할이 요구된다. 솔더 젖음성 확보의 역할은 상술한 제2 도금층(112)이 수행하고 있으며, 내부전극(103 및 104) 상호의 전기적 접속의 역할은 페이스트 전극층(110)이 수행하고 있다. 제1 도금층(111)은 솔더 접합시의 솔더 리칭(leaching)을 방지하는 역할을 수행하고 있다.
그러나, 페이스트 전극층(110)은 그 두께가 수십㎛~수백㎛로 크다. 따라서, 이 적층형 전자부품(101)의 치수를 일정한 규격값으로 제조하기 위해서는, 이 페이스트 전극층(110)의 면적을 확보할 필요가 생기는 만큼, 원치는 않지만 정전용량 확보를 위해 유효면적을 감소시킬 필요가 생긴다. 한편, 도금층(111 및 112)은 그 두께가 수㎛ 정도이기 때문에, 가령 제1 도금층(111) 및 제2 도금층(112)만으로 외부전극(108 및 109)을 구성할 수 있다면, 정전용량 확보를 위한 유효면적을 보다 많이 확보할 수 있다.
예를 들어, 일본국 공개특허 2004-146401호 공보(특허문헌 1)에는, 도전성 페이스트를 적층체의 단면의 적어도 내부전극의 적층 방향을 따르는 모서리부에, 내부전극의 인출부와 접촉하도록 도포하여, 이 도전성 페이스트를 베이킹하거나 또는 열경화시켜 도전막을 형성하고, 또한 적층체의 단면에 전해 도금을 실시하여 상기 모서리부의 도전막과 접속되도록 전해 도금막을 형성하는 방법이 개시되어 있다. 이것에 의하면, 외부전극의 단면에 있어서의 두께를 얇게 할 수 있다.
또한, 일본국 공개특허 소63-169014호 공보(특허문헌 2)에는, 적층체의, 내부전극이 노출된 측벽면의 전체 면에 대하여, 측벽면에 노출된 내부전극이 쇼트되도록, 무전해 도금에 의해 도전성 금속막을 석출시키는 방법이 개시되어 있다.
그러나, 상술한 특허문헌 1에 기재되어 있는 외부전극의 형성방법에서는, 노출된 내부전극과 전해 도금막을 직접 접속하는 것은 가능하지만, 전해 도금을 실시하기 전에, 노출된 내부전극의 인출부를 미리 전기적으로 도통시켜 두기 위하여 도전성 페이스트에 의한 도전부를 형성할 필요가 있다. 이 도전성 페이스트를 특정 개소에 도포하는 공정은 번잡하다. 또한, 도전성 페이스트의 두께가 두껍기 때문에 유효면적률이 낮아진다는 문제도 있다.
한편, 특허문헌 2에 기재된 바와 같은 무전해 도금법에서는, 도금해야할 면에 미리 Pd 등의 촉매 활성이 높은 물질을 부여해두지 않으면, 형성된 도금막의 치밀성 및 균질성이 낮아지고, 적층체의 내부에 도금액 등이 침입하여 신뢰성이 저하된다는 문제가 있다. 특허문헌 2의 기재로부터는, 촉매 활성이 높은 물질을 부여했는지 여부가 명확하지는 않지만, 가령 균질한 도금막이 형성되어 있었다면, 촉매 활성이 높은 물질이 미리 부여되어 있었을 가능성이 높다. 그러나, 이 촉매 부여에 는 그것을 위한 공정이 복잡하고, 또한 도금막이 소망의 장소 이외의 장소에 석출되기 쉽다는 문제가 있다.
또한, 특허문헌 2에 기재된 방법에서는, 적층체의 내부에 있는 내부전극의 재료로서 Pd나 Pt를 사용하고 있는데, 이들 Pd나 Pt는 고가의 금속이기 때문에 적층형 전자부품의 비용 상승을 초래한다는 문제도 있다.
또한, 특허문헌 2에 기재된 방법에서는, 내부전극의 두께가 1㎛ 이상이어야 하기 때문에 적층체의 대형화를 초래함과 동시에, 적층형 전자부품의 비용고를 초래한다는 문제도 있다.
특허문헌 1: 일본국 공개특허 2004-146401호 공보
특허문헌 2: 일본국 공개특허 소63-169014호 공보
본 발명은 상기와 같은 문제점을 감안한 것으로서, 그 목적으로 하는 것은 적층형 전자부품의 외부전극을 실질적으로 도금 석출물만으로 형성함으로써, 유효면적률이 우수한 적층형 전자부품을 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 다른 목적은, 외부전극을 형성함에 있어서 사전의 번잡한 공정, 예를 들면 도전성 페이스트의 도포 공정이나 촉매 부여 공정 등을 실시하지 않고도, 치밀한 도금막으로 이루어지는 외부전극을 간편하게 형성할 수 있으며, 또한 높은 신뢰성도 확보할 수 있는 적층형 전자부품을 제조하는 방법을 제공하고자 하는 것이다.
본 발명의 또 다른 목적은, 상술한 제조방법에 의해 제조되는 적층형 전자부품을 제공하고자 하는 것이다.
본 발명은, 적층된 복수의 절연체층과, 절연체층 사이의 경계면을 따라 형성된 복수의 내부전극을 포함하고, 내부전극의 각 단부가 소정의 면에 노출되어 있는, 적층체를 준비하는 공정과, 적층체의 소정의 면에 노출된 복수의 내부전극의 각 단부를 서로 전기적으로 접속하도록, 적층체의 소정의 면 위에 외부전극을 형성하는 공정을 포함하는 적층형 전자부품의 제조방법에 관한 것이다.
본 발명에 따른 적층형 전자부품의 제조방법은, 상술한 기술적 과제를 해결하기 위하여 제1 국면에서는, 적층체로서, 내부전극이 노출되는 소정의 면에 있어서, 이웃하는 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 절연체층의 두께 방향으로 측정한, 이웃하는 내부전극 사이의 간격이 20㎛ 이하이고, 또한 상기 소정의 면에 대한 내부전극의 후퇴길이(withdrawn-depth)가 1㎛ 이하인 것이 준비되는 것을 특징으로 하고 있다.
본 발명에 따른 적층형 전자부품의 제조방법은 제2 국면에서는, 적층체로서, 내부전극이 노출되는 소정의 면에 있어서, 이웃하는 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 절연체층의 두께 방향으로 측정한, 이웃하는 내부전극 사이의 간격이 50㎛ 이하이고, 또한 상기 소정의 면에 대한 내부전극의 돌출길이가 0.1㎛ 이상인 것이 준비되는 것을 특징으로 하고 있다.
또한, 본 발명에 따른 적층형 전자부품의 제조방법에서는, 외부전극을 형성하는 공정은 상기와 같이 준비된 적층체의 소정의 면에 노출된 복수의 내부전극의 단부에 대하여, 직접 환원제를 포함한 도금액을 사용하여 무전해 도금을 실시하는 무전해 도금 공정을 갖추고, 이 무전해 도금 공정은, 복수의 내부전극의 단부에 석출된 도금 석출물이 상호 접속되도록 도금 석출물을 도금성장시키는 공정을 포함하는 것을 또한 특징으로 하고 있다.
상술한 바와 같은 내부전극의 후퇴길이 또는 돌출길이의 제어는 외부전극을 형성하는 공정 이전에, 적층체에 대하여 연마제를 사용해서 연마하는 공정을 실시함으로써 이루어지는 것이 바람직하다.
본 발명은 또한, 적층된 복수의 절연체층과, 절연체층 사이의 경계면을 따라 형성된 복수의 내부전극을 포함하고, 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체와, 적층체의 소정의 면에 노출된 복수의 내부전극의 각 단부를 서로 전기적으로 접속하도록 적층체의 소정의 면 위에 형성되는 외부전극을 구비하는 적층형 전자부품에 관한 것이다.
본 발명에 따른 적층형 전자부품은 제1 국면에서는, 적층체에 있어서의 내부전극이 노출되는 소정의 면에 있어서, 절연체층의 두께 방향으로 측정한, 이웃하는 내부전극 사이의 간격이 20㎛ 이하이고, 또한 상기 소정의 면에 대한 내부전극의 후퇴길이가 1㎛ 이하인 것을 특징으로 하며, 한편 제2 국면에서는, 적층체에 있어서의 내부전극이 노출되는 소정의 면에 있어서, 절연체층의 두께 방향으로 측정한, 이웃하는 내부전극 사이의 간격이 50㎛ 이하이고, 또한 상기 소정의 면에 대한 내부전극의 돌출길이가 0.1㎛ 이상인 것을 특징으로 하고 있다.
또한, 본 발명에 따른 적층형 전자부품은 외부전극의 적어도 내부전극과 직접 접속되는 부분이 무전해 도금 석출물로 이루어지는 것을 특징으로 하고 있다.
본 발명에 있어서, 내부전극의 주성분은 Ni, Cu 및 Ag에서 선택되는 적어도 1종인 것이 바람직하다.
<발명의 효과>
본 발명에 의하면, 적층형 전자부품의 외부전극을 실질적으로 도금 석출물만으로 형성할 수 있기 때문에 유효면적률이 우수한 적층형 전자부품을 얻을 수 있다.
또한 본 발명에 의하면 번잡한 사전 공정, 예를 들어 도전성 페이스트의 도포 공정이나 촉매 부여 공정 등을 실시하지 않고도, 외부전극의 적어도 내부전극과 직접 접속되는 부분을 치밀하고 균질성이 높은 무전해 도금 석출물에 의해 간편하게 형성할 수 있다. 그 결과, 본 발명에 의하면 높은 신뢰성을 확보한 적층형 전자부품을 얻을 수 있다.
나아가 본 발명에 의하면, 내부전극의 주성분으로 Pd, Pt 등의 촉매활성이 높은 금속을 이용하지 않고도 치밀성이 높은 무전해 도금막이 얻어지기 때문에, 내부전극으로 저렴한 Ni, Cu, Ag 등의 금속재료를 사용할 수 있어, 저비용의 적층형 전자부품을 얻을 수 있다.
또한 본 발명에 의하면, 내부전극의 두께가 1㎛ 미만이어도 치밀한 무전해 도금막을 형성할 수 있기 때문에, 소형이고 저비용인 적층형 전자부품을 얻을 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 적층형 전자부품(1)의 단면도이다.
도 2는 도 1에 나타낸 적층체(5)의, 내부전극(3a 및 3b)이 노출되는 부분을 확대하여 나타낸 단면도이다.
도 3은 도 2에 나타낸 내부전극(3a 및 3b)의 노출 부분에 도금 석출물(12a 및 12b)이 석출된 상태를 나타내는 단면도이다.
도 4는 도 3에서 석출된 도금 석출물(12a 및 12b)이 성장해가는 상태를 나타내는 단면도이다.
도 5는 도 4에서 성장한 도금 석출물(12a 및 12b)이 일체화하여 제1 도금층(10)을 형성하는 상태를 나타내는 단면도이다.
도 6은 본 발명의 제2 실시형태를 설명하기 위한 것으로, 도 2에 상당하는 단면도이다.
도 7은 본 발명의 제3 실시형태를 설명하기 위한 것으로, 도 6에 상당하는 단면도이다.
도 8은 본 발명의 제4 실시형태에 의한 적층형 전자부품(21)의 외관을 나타내는 사시도이다.
도 9는 도 8에 나타낸 적층형 전자부품(21)이 기판(26) 위에 실장된 상태를 나타내는 단면도이다.
도 10은 도 1에 나타낸 적층형 전자부품(1)이 기판(14) 위에 실장된 상태를 나타내는 단면도.
도 11은 종래의 적층형 전자부품(101)의 단면도이다.
<부호의 설명>
1, 21 적층형 전자부품
2 절연체층
3, 3a, 3b, 4 내부전극
5, 22 적층체
6, 7 단면(端面)
8, 9, 24, 25 외부전극
10 제1 도금층
11 제2 도금층
12a, 12b 도금 석출물
23 면(面)
도 1 내지 도 5를 참조하여 본 발명의 제1 실시형태에 따른 적층형 전자부품(1) 및 그 제조방법에 대하여 설명한다.
먼저 도 1에 나타내는 바와 같이, 적층형 전자부품(1)은 적층된 복수의 절연체층(2)과, 절연체층(2) 사이의 경계면을 따라 형성된 복수의 층 형상의 내부전극(3 및 4)을 포함하는 적층체(5)를 구비하고 있다. 적층형 전자부품(1)이 적층 세라믹 콘덴서를 구성할 때, 절연체층(2)은 유전체 세라믹으로 구성된다. 적층체(5)의 한쪽 및 다른쪽 단면(6 및 7)에는, 각각 복수의 내부전극(3) 및 복수의 내부전극(4)의 각 단부가 노출되어 있고, 이들 내부전극(3)의 각 단부 및 내부전극(4)의 각 단부를 각각 서로 전기적으로 접속하도록 외부전극(8 및 9)이 형성되어 있다.
외부전극(8 및 9)의 각각은 실질적으로 도금 석출물로 구성되며, 먼저 내부전극(3 및 4)의 노출되는 단면(6 및 7) 위에 형성되는 제1 도금층(10)과, 그 위에 형성되는 제2 도금층(11)을 구비하고 있다.
최외층(最外層)을 구성하는 제2 도금층(11)은 솔더에 대하여 젖음성이 양호할 것이 요구되기 때문에, Sn이나 Au 등을 주성분으로 하는 것이 바람직하다. 또한 제1 도금층(10)은, 서로 전기적으로 절연된 상태에 있는 각각 복수의 내부전극(3 및 4)을 서로 전기적으로 접속함과 동시에, 솔더 접합시의 솔더 리칭을 방지하는 역할을 수행하는 것이 요구되기 때문에 Ni 등을 주성분으로 하는 것이 바람직하다.
내부전극(3 또는 4)과 직접 접속되는 제1 도금층(10)은, 환원제를 사용하여 금속 이온을 석출시키는 무전해 도금에 의해 형성된 것으로, 통전(通電) 처리에 의한 전해 도금으로 형성된 것이 아니다. 또한, 무전해 Ni도금을 실시함에 있어, 인산계나 붕소계의 환원제를 사용한 경우, 통상 도금 석출물로서의 제1 도금층(10) 중에 인이나 붕소가 혼입하고 있다.
또한, 제1 도금층(10)을 무전해 도금에 의해 형성하고자 할 때, 무전해 도금 공정 이전에 환원제의 환원작용을 촉진시키는 촉매 물질, 예를 들면 Pd 등을 도금막을 형성해야 할 면에 미리 부여하는 것이 일반적이나, 본 발명에서는 이러한 촉매물질 부여를 위한 공정은 마련하지 않는다. 따라서 본 발명에서는, 내부전극(3 및 4)의 노출되는 단면(6 및 7)의 각각과 제1 도금층(10)과의 사이에, 촉매 물질로 이루어지는 균일한 층은 존재하지 않는다. 물론, 내부전극(3 및 4)의 노출되는 단면(6 및 7) 위에 직접 형성되는 막에는 도전성 페이스트막, 진공증착막, 스퍼터 막(sputtered film) 등도 포함되지 않는다.
다음으로, 도 1에 나타낸 적층형 전자부품(1)의 제조방법에 대하여, 외부전극(8 및 9), 특히 제1 도금층(10)의 형성방법을 중심으로 도 2 내지 도 5를 참조하면서 설명한다.
도 2는, 도 1에 나타낸 적층체(5)의, 내부전극(3)이 노출되는 한쪽의 단면(6) 부근을 확대하여 나타내는 단면도이다. 도 2에는 외부전극(8)을 형성하기 전의 상태가 나타나 있다. 다수 존재하는 내부전극(3) 가운데, 도시한 영역에 위치하는 2개의 내부전극을 추출하여, 각각에 참조부호 '3a' 및 '3b' 를 부여하고 있다. 도 2는 내부전극(3)이 노출되는 단면(6)의 근방을 임의로 추출하여 나타낸 것으로서, 내부전극(3)의 특정한 것을 나타낸 것은 아니다. 또한, 내부전극(3a 및 3b)으로 대표되는 복수의 내부전극(3)은 이 시점에서는 서로 전기적으로 절연된 상태에 있다.
또한, 다른쪽의 단면(7) 및 그곳에 노출되는 내부전극(4)에 대해서는, 상술한 단면(6) 및 내부전극(3)의 경우와 실질적으로 동일하므로 도시 및 설명을 생략한다.
제1 도금층(10)을 형성함에 있어, 먼저 도 2의 상태에서의 적층체(5)를, 환원제, 및 환원제의 산화환원 전위보다도 전기화학적으로 귀한 석출전위를 가지는 금속이온을 포함하는 도금액으로 채워진 용기 중에 투입한다. 그리고, 상기 용기를 회전, 요동, 경사 또는 진동시켜 적층체(5)를 도금액 중에 교반하면, 노출된 내부전극(3a 및 3b)과 환원제와의 상호작용에 의해 생긴 전자가 내부전극(3a 및 3b)에 공급된다. 그리고, 액체 중의 금속이온이 그 공급된 전자를 받아 내부전극 (3a 및 3b)의 노출면에 금속으로서 석출된다. 도 3에는 상기 노출면에 석출된 도금 석출물(12a 및 12b)의 모습이 나타나 있다. 이 상태에서의 내부전극(3a 및 3b)은 아직 서로 전기적으로 절연된 상태 그대로이다.
또한 무전해 도금 공정을 계속하면 금속이온의 석출이 진행하여, 석출된 도금 석출물(12a 및 12b)이 더욱 성장한다. 이 때의 모습을 도 4에 나타낸다. 석출된 도금 석출물(12a 및 12b)이 커질수록 금속이온의 석출 속도가 빨라진다.
그리고, 더 무전해 도금 공정을 계속하면 금속이온의 석출이 진행하여, 각각 성장한 도금 석출물(12a)과 도금 석출물(12b)이 서로 접촉하여 일체화한다. 이 상태가 계속되면, 노출된 복수의 내부전극(3)을 서로 전기적으로 접속하는 제1 도금층(10)이 된다. 이 때의 모습을 도 5에 나타낸다.
상술한 무전해 도금 공정에 있어서, 전해 도금의 경우와 마찬가지로, 도금액으로 채워진 용기 내에 적층체(5)와 함께 미디어를 투입한 상태로 교반을 실시하도록 해도 된다. 이 경우, 미디어는 통전 기능을 수행하는 것이 아니라, 적층체(5)의 교반작용을 높여, 예를 들어 도 4에 나타낸 도금 석출물(12a 및 12b)을 충돌에 의해 찌그러뜨려 단면(6)을 따라 확장하도록 변형시키는 것을 유리하게 조장한다.
외부전극(8)을 형성하기 전의 적층체(5)를 나타내는 도 2에 있어서, 절연체층(2)의 두께 방향으로 측정한, 이웃하는 내부전극(3a 및 3b) 사이의 간격을 's' 로 규정한다. 또한 적층체(5)의, 내부전극(3)이 노출되는 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 후퇴길이를 'd'로 규정한다. 또한, 상기의 후퇴길이 'd'는, 노출된 내부전극면의 길이 방향(도 2의 지면에 수직인 방향)에 대해서 어느 정도의 불규칙성을 가지고 있기 때문에, 여기서 말하는 'd'는 길이 방향의 불규칙성을 가미한 평균값이다.
상술한 바와 같이, 도 2~도 5의 경과도에 나타낸 현상은 도금 석출물(12a 및 12b)의 성장력의 높이에 기인하는 것이다. 도금 석출물(12a 및 12b)은 그 성장과 동시에, 단면(6)과 평행한 방향으로 퍼지기 쉽고, 또한 도금 석출물(12a 및 12b)이 서로 접촉했을 때에 일체화하기 쉬워진다.
상술한 현상이 발생하기 쉽게 하기 위해 외부전극(8)을 형성하기 전의 적층체(5)에 있어서는, 이웃하는 내부전극(3a 및 3b) 사이의 간격 's'가 20㎛ 이하이고, 또한 내부전극(3a 및 3b)의 각각의 후퇴길이 'd'가 1㎛ 이하인 것이 필요하다.
간격 's'가 20㎛ 이하이면 도 3 내지 도 4에 있어서의 석출된 도금 석출물(12a 및 12b)이 서로 접촉하기까지 필요로 하는 도금성장의 길이가 짧게 끝나고, 서로 접촉할 확률이 높아지기 때문에, 제1 도금층(10)이 형성되기 쉽고, 또한 제1 도금층(10)의 치밀성이 향상된다.
또한, 후퇴길이 'd'가 1㎛ 이하이면 내부전극(3a 및 3b)의 노출 부분에 금속이온이 석출되기 쉬워지고, 그로 인해 도금 석출물(12a 및 12b)이 성장하기 쉬워지기 때문에 제1 도금층(10)이 형성되기 쉬워지며, 또한 제1 도금층(10)의 치밀성이 향상된다.
적층 세라믹 콘덴서를 구성하는 적층형 전자부품(1)에 있어서, 대표적인 예로서 절연체층(2)이 티탄산 바륨계 유전체 재료로 이루어지며, 또한 내부전극(3 및 4)의 주성분이 Ni이나 Cu, Ag 등의 비(卑)금속으로 이루어지는 것이 있다. 이 때, 소성 후의 적층체(5)에 있어서는, 내부전극(3 및 4)이 적층체(5)의 단면(6 및 7)보다 내측에 비교적 크게 후퇴하고 있는 것이 많다. 이러한 경우, 후퇴길이 'd'를 1㎛ 이하로 하기 위해서는, 샌드블러스트(sandblast) 처리나 배럴(barrel) 연마 등의 연마 처리를 적용하여 절연체층(2)을 깎도록 하면 된다.
가령, 소성 후의 적층체(5)에서 내부전극(3 및 4)의 후퇴길이 'd'가 이미 1㎛ 이하이더라도, 내부전극(3 및 4) 표면의 산화막을 제거하고, 또한 내부전극(3 및 4)의 표면을 거칠게 하기 위하여, 상기와 같은 연마 처리를 실시하는 쪽이 바람직하다. 왜냐하면 무전해 도금 공정에 있어서, 도금 석출물(12a 및 12b)의 내부전극(3 및 4)에 대한 밀착도를 향상시킬 수 있기 때문이다.
또한, 상술한 연마 처리는, 보다 치밀성이 높은 도금막이 형성되는 것을 확실히 하기 위해서도 작용한다. 이 경우, 내부전극(3 및 4)의 두께는 특별히 두꺼울 필요는 없으며, 1㎛ 미만이어도 충분하다. 0.2㎛ 정도까지라면 얇게 하는 것도 가능하며, 비용 및 소형화의 점에서 유리해진다.
내부전극(3 및 4)의 주성분은 Pd나 Pt와 같은 무전해 도금시에 있어서 촉매활성이 높은 금속일 필요는 없다. Ni, Cu, Ag 등의 금속이어도 문제없다. 내부전극(3 및 4)의 주성분이 Ni인 경우는, 무전해 도금시에 있어서 차아인산 나트륨등의 인산계 환원제를 사용하는 것이 적합하고, Cu 또는 Ag의 경우는, 무전해 도금시에 있어서 포름알데히드 등의 알데히드계 환원제를 사용하는 것이 적합하다.
또한, 내부전극(3 및 4)의 주성분이 Ni, Cu 또는 Ag 일 때, Ni, Cu 및 Ag는 다른 금속 성분과 합금을 형성하고 있어도 관계없다.
다음으로, 이 실시형태와 같이, 제2 도금층(11)이 더 형성되는 경우에는, 제1 도금층(10) 위에 통상 알려져 있는 방법으로 도금을 행하면 된다. 제2 도금층(11)을 형성하는 단계에서는, 도금해야 할 장소가 도전성을 가지는 연속적인 면으로 이미 되어있기 때문에 용이하게 제2 도금층(11)을 형성할 수 있다. 제2 도금층(11)의 형성에는 무전해 도금뿐 아니라, 전해 도금을 적용할 수도 있다.
외부전극(8 및 9)은 도시한 실시형태처럼 반드시 2층 구조일 필요는 없으며, 1층 구조여도 되고 또는 3층 이상의 구조여도 된다. 예를 들면 제1, 제2, 제3 도금층을 Cu도금층, Ni도금층, Sn도금층의 순으로 형성하는 3층 구조나, 제1, 제2, 제3, 제4 도금층을 Ni도금층, Cu도금층, Ni도금층, Sn도금층의 순으로 형성하는 4층 구조 등을 들 수 있다.
도 6은 본 발명의 제2 실시형태를 설명하기 위한 도 2에 상당하는 도면이다. 도 6에 있어서, 도 2에 나타낸 요소에 상당하는 요소에는 동일한 참조부호를 부여하고 중복되는 설명은 생략한다.
제2 실시형태에서는, 간단히 말하자면, 내부전극(3a 및 3b)이 단면(6)으로부터 돌출되어 있는 것을 특징으로 하고 있다. 보다 구체적으로는, 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 돌출길이 'p'가 0.1㎛ 이상인 것을 특징으로 하고 있다. 또한, 이 실시형태의 경우에는, 적층체(5)의 단면(6)에 있어서, 절연체층(2)의 두께 방향으로 측정한, 이웃하는 내부전극(3a 및 3b) 사이의 간격 's'는 20㎛ 이하로 짧게 할 필요는 없으며, 50㎛ 이하이면 충분하다.
또한, 상기의 돌출길이 'p'는, 노출된 내부전극면의 길이 방향(도 6의 지면에 수직인 방향)에 대하여 어느 정도의 불규칙성을 가지고 있기 때문에, 여기서 말하는 'p'는 길이 방향의 불규칙성을 가미한 평균값이다.
상술과 같이, 돌출길이 'p'를 0.1㎛ 이상으로 함으로써, 무전해 도금의 석출력이 향상되고 또한 도금성장력도 크게 향상된다. 그로 인해, 제1 실시형태와 비교해도, 보다 치밀한 도금막을 형성할 수 있으며, 또한 내부전극간 간격 's'를 확장할 수 있어 적층형 전자부품의 설계 자유도를 높일 수 있다.
또한, 다른쪽의 단면(7) 및 그곳에 노출되는 내부전극(4:도 1 참조)에 대해서도, 상술한 단면(6) 및 내부전극(3)의 경우와 실질적으로 동일하므로 도시 및 설명을 생략한다.
내부전극(3a 및 3b)을 단면(6)으로부터 돌출시키기 위해서는 연마의 강도를 강하게 하거나, 연마제에 금속을 섞어 연마제의 경도를 높이는 등의 방법을 채용하면 된다. 특히, 절연체층(2)이 세라믹으로 이루어지는 경우는, 세라믹 쪽이 내부전극(3a 및 3b)보다 깎이기 쉽기 때문에, 샌드블러스트나 배럴 연마를 강구하여 내부전극(3a 및 3b)을 돌출시킨 상태를 용이하게 얻을 수 있다. 또한, 레이저 연마를 이용하면 세라믹을 선택적이고도 효과적으로 깎을 수 있으므로, 내부전극(3a 및 3b)을 돌출시킨 상태를 보다 용이하게 얻을 수 있다. 또한, 레이저 연마를 이용하면, 세라믹을 선택적이고도 효과적으로 깎을 수 있으므로, 내부전극(3a 및 3b)을 돌출시킨 상태를 보다 용이하게 얻을 수 있다.
도 7은 본 발명의 제3 실시형태를 설명하기 위한 도 6에 상당하는 도면이다. 도 7에 있어서, 도 6에 나타낸 요소에 상당하는 요소에는 동일한 참조부호를 부여하고 중복되는 설명은 생략한다.
도 7에 나타낸 실시형태에 있어서도, 적층체(5)의 단면(6)에 있어서, 절연체층(2)의 두께 방향으로 측정한, 이웃하는 내부전극(3a 및 3b) 사이의 간격 's'가 50㎛ 이하이며, 또한 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 돌출길이 'p'가 0.1㎛ 이상이라는 조건을 만족하고 있다.
도 7을 참조하여 설명할 실시형태는, 도 6에 나타낸 공정 이후에 필요에 따라 실시되는 것이다. 즉, 내부전극(3a 및 3b)의 단부가 단면(6)으로부터 충분히 돌출되어 있는 경우, 연마를 더 계속하면 도 7에 나타내는 바와 같이, 내부전극(3a 및 3b)의 돌출된 단부가 눌려서 단면(6)과 평행한 방향으로 퍼져간다. 그 결과, 단면(6)에 대한 내부전극(3a 및 3b)의 각각의 돌출길이 'p'가 원치않게도 도 6에 나타낸 상태의 경우에 비교하여 짧아지지만, 이웃하는 내부전극(3a 및 3b) 사이의 간격 's'는 유리하게도 도 6에 나타낸 상태의 경우에 비교하여 짧아진다.
상술과 같은 경우, 무전해 도금시에 있어서, 석출된 도금 석출물을 성장시켜야할 거리를 실질적으로 짧게 할 수 있다. 따라서, 도금 석출물의 균질성이 높아지고 또한 도금 효율도 크게 향상된다. 또한 본 실시형태에 의하면, 이웃하는 내부전극(3a 및 3b) 사이에 위치하는 절연체층(2)의 두께가 비교적 두껍더라도, 이웃하는 내부전극(3a 및 3b) 사이의 간격 's'를 짧게 할 수 있다.
도 8은, 본 발명의 제4 실시형태에 따른 적층형 전자부품(21)의 외관을 나타내는 사시도이다.
도 8에 나타나는 적층형 전자부품(21)은 적층체(22)를 구비한다. 적층형 전자부품(21)은 적층체(22)의 특정 면(23)에, 복수의, 예를 들어 2개의 외부전극(24 및 25)이 형성되어 있는 것을 특징으로 하고 있다.
도시를 생략하나, 적층체(22)는 적층된 복수의 절연층과, 절연체층 사이의 경계면을 따라 형성된 복수의 내부전극을 포함하고 있다. 내부전극의 각 단부는 외부전극(24 및 25)의 형성 전의 적층체(22)의 상술한 면(23)에 노출되어 있고, 외부전극(24 및 25)은 복수의 내부전극의 각 단부를 서로 전기적으로 접속하도록 형성되어 있다. 이 적층형 전자부품(21)이 적층 세라믹 콘덴서인 경우, 외부전극(24 및 25)의 사이에서 정전용량을 취득할 수 있도록 구성된다.
외부전극(24 및 25)은 도 1의 적층형 전자부품(1)의 경우와 마찬가지로, 실질상 도금 석출물만으로 구성되며, 특히 외부단자전극(24 및 25)의 적어도 내부전극과 직접 접속되는 부분은 무전해 도금 석출물로 구성된다.
도 8에 나타나는 적층형 전자부품(21)을 제조하기 위하여, 가령 외부전극(24 및 25)을 페이스트 전극층으로 형성하면 그 공정이 매우 번잡해진다. 왜냐하면, 적층체(22)의 외표면의, 외부전극(24 및 25)을 형성해야 할 개소 이외의 영역을 마스킹(masking)할 필요가 있어, 예를 들면 스크린 인쇄 등 번잡한 공정이 필요해지기 때문이다. 이에 반해, 본 실시형태와 같이 적층체(22)의 소정의 면(23)에 노출된 복수의 내부전극의 단부에 직접 도금 석출물을 석출시키는 경우에는, 특별히 마스킹을 할 필요가 없기 때문에 공정이 매우 간편하다. 즉, 적층형 전자부품(21)은 상술한 바와 같은 도금법을 이용하기 때문에 효율적으로 제조할 수 있다.
도 9에는, 도 8에 나타낸 적층형 전자부품(21)이 기판(26) 위에 실장된 상태가 나타나 있다.
기판(26)의 표면에는 단자(27 및 28)가 형성되어 있다. 이들 단자(27 및 28)에 각각 적층형 전자부품(21)에 구비되는 외부전극(24 및 25)이 솔더(29 및 30)를 통해 접합되어 있다. 이 실장 상태에 있어서, 솔더(29 및 30)는 외부전극(24 및 25)과 단자(27 및 28)의 사이에만 존재하고 있다.
한편, 도 10에는 도 1에 나타낸 적층형 전자부품(1)이 기판(14) 위에 실장된 상태가 나타나 있다.
도 1에 나타나는 적층형 전자부품(1)의 경우에는, 그 외부전극(8 및 9)이 서로 대향하는 평행한 면 위에 있으며, 동일 평면 상에는 존재하지 않는다. 그로 인해, 적층형 전자부품(1)이 기판(14) 위에 실장된 상태에 있어서, 외부전극(8 및 9)이 위치하는 면과, 기판(14) 위의 단자(15 및 16)가 위치하는 면이 거의 수직으로 교차하는 듯한 위치관계에 있다. 이러한 경우, 외부전극(8 및 9)과 단자(15 및 16)를 접합하기 위한 솔더(17 및 18)에는, 도 10에 나타내는 바와 같이 어느 정도 이상의 두께를 가진 필렛(fillet) 형상이 부여된다.
이러한 점에서, 상술한 도 9에 나타난 실장 형태에 따르면, 도 10에 나타난 실장 형태와 비교하여 외부전극(24 및 25)이 동일 평면 상에 있기 때문에 솔더 (29 및 30)가 필렛 형상을 형성하지 않아, 그만큼 기판(26)에의 실장 밀도를 높일 수 있다.
또한, 적층형 전자부품(21)이 적층 세라믹 콘덴서인 경우, 도 9와 같이 실장 된 상태에서 솔더(29 및 30)의 양이 적으면 등가직렬 인덕턴스(equivalent serial inductance; ESL)를 낮출 수 있다. 이로 인해, 콘덴서의 충방전(充放電)시에 있어서의 위상 시프트량이 작아져, 특히 고주파 용도에 있어서 실용적이다. 이로 인해, 적층형 전자부품(21)에 있어서 채용된 구조는 저(低)ESL 대응 적층 콘덴서에 있어서 적합하게 이용할 수 있다.
이상, 본 발명을 도시한 실시형태에 관련하여 설명하였으나, 본 발명의 범위 내에서 기타 각종의 변형예가 가능하다.
예를 들면, 본 발명이 적용되는 적층형 전자부품으로서는 적층 칩 콘덴서가 대표적이나, 그 밖에 적층 칩 인덕터, 적층 칩 서미스터(thermistor) 등에도 적용 가능하다.
따라서, 적층형 전자부품에 구비되는 절연체층은, 전기적으로 절연하는 기능을 가지고 있으면 되고, 그 재질은 특별히 제한되지 않는다. 즉, 절연체층은 유전체 세라믹으로 이루어지는 것에 한정되지 않고, 그 밖에 압전체 세라믹, 반도체 세라믹, 자성체 세라믹, 수지 등으로 이루어지는 것이어도 된다.
이하, 본 발명의 범위를 결정하기 위하여, 또는 본 발명에 의한 효과를 확인하기 위하여 실시한 실험예에 대하여 설명한다.
먼저, 이하의 표 1에는 이 실험예에 있어서 채용된 4종의 무전해 도금 조건 'A'~'D'가 나타나 있다.
A 황산니켈(Ⅱ) 6수화물 : 0.1몰/L 차아인산나트륨 1수화물 : 0.2몰/L 글루코노락톤 : 0.3몰/L 황산비스무트 : 1×10-5 몰/L
pH : 7.0
온도 : 65℃
0.6mmΦ철제 미디어 : 100ml
회전조건 : 10r.p.m. 으로 100분
B 황산니켈(Ⅱ) 6수화물 : 0.1몰/L 차아인산나트륨 1수화물 : 0.2몰/L 글루코노락톤 : 0.3몰/L 황산비스무트 : 1×10-5 몰/L
pH : 7.0
온도 : 65℃
0.6mmΦNi제 미디어 : 100ml
회전조건 : 10r.p.m. 으로 100분
C 황산구리 5수화물 : 10g/L 포름알데히드 : 4g/L 주석(酒石)산나트륨칼륨 4수화물 : 30g/L 폴리에틸렌글리콜 : 1g/L 수산화나트륨 : 5g/L
온도 : 40℃
에어레이션 : 0.5L/분
0.6mmΦ철제 미디어 : 100ml
회전조건 : 10r.p.m. 으로 100분
D 황산구리 5수화물 : 10g/L 포름알데히드 : 5g/L 주석(酒石)산나트륨칼륨 4수화물 : 30g/L 폴리에틸렌글리콜 : 1g/L 수산화나트륨 : 5g/L
온도 : 40℃
에어레이션 : 0.5L/분
0.6mmΦ구리제 미디어 : 100ml
회전조건 : 10r.p.m. 으로 100분
<실험예 1>
실험예 1에서는 도 1에 나타내는 바와 같은 적층형 전자부품을 위한 적층체에 있어서, 도 2 또는 도 6에 나타낸, 내부전극간 간격 's'(절연체층의 두께) 및 후퇴길이 'd' 또는 돌출길이 'p'를 다양하게 변화시킨 것을 준비하고, 각각의 단면에 직접 Ni도금층을 형성하고, 다시 그 위에 Sn도금층을 형성하여 도금의 진행상황을 조사하였다.
보다 상세하게는, 피도금물로서 길이 1.6mm, 폭 0.8mm 및 두께 0.8mm의 적층 세라믹 콘덴서용 적층체로서, 절연체층이 티탄산 바륨계 유전체 재료로 이루어지고, 절연체층의 두께, 내부전극의 두께 및 내부전극의 주성분이 각각 표 2의 '절연체층 두께', '내부전극 두께', 및 '내부전극 금속종' 에 나타낸 바과 같은 것을 준비하였다. 이 시점에 있어서, 내부전극이 노출되는 적층체의 단면에 대한 내부전극의 후퇴길이 'd'는 가장 큰 개소에서 10㎛이었다.
다음으로 상기 적층체에 대하여, 알루미나계 연마분을 사용하여 샌드블러스트 처리를 행하고, 내부전극이 노출되는 적층체의 단면에 대한 내부전극의 후퇴길이 'd' 또는 돌출길이 'p'를 조절하여, 표 2에 나타내는 바와 같이, 후퇴길이 'd'에 대해서는, 가장 큰 개소에서 측정하여, 2㎛인 것과 1㎛인 것의 2종류를 제작하고, 돌출길이 'p'에 대해서는 가장 짧은 개소에서 측정하여 1㎛인 것을 제작하였다. 또한, 후퇴길이 'd'를 가지는 시료에 대해서는, 강도 0.25MPa의 샌드블러스트를 실시하여 그 시간을 변화시킴으로써 후퇴길이 'd'를 제어하였다. 돌출길이 'p'를 가지는 시료에 대해서는, 강도 0.50MPa의 샌드블러스트를 실시하여 그 시간을 변화시킴으로써 돌출길이 'p'를 제어하였다.
샌드블러스트 종료 후에는, 적층체에서 연마분을 세정제거하여 건조하였다.
다음으로, 상기 적층체 5,000개를 용적 300cc의 회전배럴 중에 투입하고, 표 2의 '도금조건'에 나타내는 바와 같이 표 1에 나타낸 조건 'A'로, 내부전극의 노출되는 적층체의 단면에 제1 도금층으로서의 두께 5㎛의 무전해 Ni도금막을 형성하였다.
이어서, 상기 제1 도금층으로서의 무전해 Ni도금막을 형성한 적층체를 넣은 회전배럴을, pH를 5.0으로 조정한 욕온(浴溫) 33℃의 Sn도금욕(딥솔사 제조 Sn-235)에 담가, 회전수 12r.p.m.으로 회전시키면서, 급전(給電) 단자를 통해 전류밀도 0.07A/dm²로 50분간 통전하였다. 이렇게 하여, 제1 도금층 위에 제2 도금층으로서의 두께 3㎛의 Sn도금막을 형성하였다.
이상과 같이 하여, 적층체에 대하여 페이스트 전극층 등을 형성하지 않고, 직접 도금층을 형성하여 이루어지는 외부전극을 구비하는, 각 시료에 따른 적층 세라믹 콘덴서를 얻었다.
다음으로, 얻어진 적층 세라믹 콘덴서 100개에 대하여, 외부전극을 현미경으로 관찰하여 도금 불착(不着)의 면적 비율을 측정하였다. 또한, 도금 불착률이 0%인 시료에 관해서는 도금 불착률이 0%가 될 때까지 필요한 시간을 계측하였다. 이들의 평균값의 결과를 표 2에 나타낸다.
시료 번호 절연체층두께 (㎛) 내부전극두께 (㎛) 내부전극 금속종 d 또는 p (㎛) 도금조건 도금 불착률 (%) 소요시간 (분)
1 20 1 Pd d=2 A 60 -
2 20 1 Ni d=2 A 90 -
3 20 1 Pd d=1 A 0 110
4 20 1 Ni d=1 A 0 120
5 50 1 Ni d=1 A 30 -
6 20 1 Ni d=1 A 0 90
7 50 1 Ni d=1 A 0 90
표 2에 나타내는 바와 같이, 시료 1 및 2에서는 내부전극이 노출되는 적층체의 단면에 대한 내부전극의 후퇴길이 'd'가 컸기 때문에, 도금 불착률이 높은 결과가 되었다. 이에 반해, 시료 3 및 4에서는, 후퇴길이 'd'가 1㎛로 작았기 때문에 도금 불착률을 0%로 할 수 있었다. 단, 시료 5와 같이 후퇴길이 'd'가 1㎛이더라도, '절연체층 두께' 즉 이웃하는 내부전극간 간격이 20㎛를 초과하는 경우에는 도금 불착이 발생하였다.
또한, 시료 6 및 7에서는 내부전극의 단부가 노출면에 대하여 돌출하고 있었기 때문에, 시료 3 및 4와 비교하여, 도금층 형성의 소요시간을 단축할 수 있어 도금 효율이 높았다. 또한, 시료 7과 같이, '절연체층 두께' 즉 내부전극간 간격이 50㎛로 크더라도, 도금 불착률을 0%로 할 수 있었다.
또한, 시료 4~7에 대한 결과는, 사전의 샌드블러스트에 의해, 내부전극의 주성분이 촉매능(觸媒能)이 낮은 Ni 등의 비(卑)금속이더라도, 치밀성이 높은 제1 도금층이 얻어지는 것을 나타내고 있다.
<실험예 2>
실험예 2에서는, 특정 시료조건 및 도금조건에 있어서, 적층체에 있어서의 내부전극의 두께의 영향을 조사하였다.
피도금물로서, 적층체에 있어서의 절연체층의 두께를 20㎛로 고정하고, 또한 내부전극의 주성분을 Ni로 고정하면서, 내부전극의 두께를 표 3의 '내부전극 두께'에 나타내는 바와 같이 변화시킨 이외에는, 실험예 1의 경우와 동일한 적층체를 준비하였다.
다음으로, 시료 11~13에 따른 적층체에 대해서만, 실험예 1의 경우와 동일한 연마제를 사용하여 샌드블러스트를 실시하고, 내부전극이 노출되는 적층체의 단면에 대한 내부전극의 후퇴길이 'd'를 0.1㎛로 하였다.
다음으로, 상기 적층체 5,000개를 용적 300cc의 회전배럴 중에 투입하고, 표 3의 '도금조건'에 나타내는 바와 같이 표 1에 나타낸 조건 'A'로, 내부전극이 노출되는 적층체의 단면에, 제1 도금층으로서의 두께 5㎛의 무전해 Ni도금막을 형성하였다.
이어서, 실시예 1과 동일한 방법으로 제1 도금층 위에, 제2 도금층으로서의 두께 3㎛의 Sn도금막을 형성하였다.
이상과 같이 하여, 적층체에 대하여, 페이스트 전극막 등을 형성하지 않고, 직접 도금층을 형성하여 이루어지는 외부전극을 구비하는, 각 시료에 따른 적층 세라믹 콘덴서를 얻었다.
다음으로, 얻어진 적층 세라믹 콘덴서 100개에 대하여, 실험예 1의 경우와 마찬가지로 도금 불착률을 평가하였다. 또한, 도금 불착률이 0%인 시료에 관해서는 도금 불착률이 0%가 될 때까지 필요한 시간을 계측하였다. 이들의 평균값의 결과를 표 3에 나타낸다.
시료 번호 절연체층두께 (㎛) 내부전극두께 (㎛) 내부전극 금속종 d (㎛) 도금조건 도금 불착률 (%) 소요시간 (분)
11 20 0.8 Ni 0.1 A 0 90
12 20 0.4 Ni 0.1 A 0 90
13 20 0.2 Ni 0.1 A 0 90
14 20 0.8 Ni 2 A 93 _
15 20 0.4 Ni 2 A 97 _
표 3에 나타내는 바와 같이, 시료 11~13에 의하면 사전의 샌드블러스트를 실시하여, 내부전극이 노출되는 적층체의 단면에 대한 내부전극의 후퇴길이 'd'를 1㎛ 이하로 했기 때문에, 내부전극의 두께를 1.0㎛ 미만으로 하더라도 도금 불착률을 0%로 할 수 있었다.
이에 반해, 시료번호 14 및 15에 의하면, 내부전극의 후퇴길이 'd'가 2㎛로 큰 상태 그대로이므로, 내부전극의 두께를 1.0㎛ 미만으로 함으로써 도금 불착이 발생하였다.
이상의 점에서, 내부전극의 두께가 두꺼운 것은 본래, 사전의 촉매 부여 공정을 거치지 않고 직접 무전해 도금막에 의한 제1 도금층을 형성하기 위한 중요한 요소였으나, 내부전극의 후퇴길이 'd'를 작게 함으로써, 두께 1.0㎛ 미만의 얇은 내부전극으로도 치밀성이 높은 제1 도금층을 형성할 수 있음을 알았다.
<실험예 3>
실험예 3에서는, 다양한 도금금속 이온종이나 도금조건을 이용하여 제2 도금층을 형성하였다.
피도금물로서, 적층체에 있어서의 절연체층의 두께를 20㎛로 고정하고, 또한 내부전극의 두께를 0.6㎛로 고정하면서, 내부전극의 주성분을 표 4의 '내부전극 금속종'에 나타내는 바와 같이 변화시킨 이외에는, 실험예 1의 경우와 동일한 적층체를 준비하였다.
다음으로, 이 적층체에 대하여 실험예 1의 경우와 동일한 연마제를 사용하여 샌드블러스트를 실시하고, 내부전극이 노출되는 적층체의 단면에 대한 내부전극의 후퇴길이 'd'를 0.1㎛로 하였다.
다음으로, 상기 적층체 5,000개를 용적 300cc의 회전배럴 중에 투입하고, 표 4의 '도금조건'에 나타내는 바와 같이 표 1에 나타낸 조건 'B', 'C' 또는 'D'로, 내부전극이 노출되는 적층체의 단면에, 제1 도금층으로서의 두께 10㎛의 무전해 도금막을 형성하였다. 여기서, 시료 21에서는 무전해 Ni도금막을 형성하고, 시료 22~24에서는 무전해 Cu도금막을 형성하였다.
이어서, 시료 21에 대해서는, 제1 도금층 위에, 실험예 1의 경우와 동일한 방법으로 제2 도금층으로서의 두께 5㎛의 Sn도금막을 형성하였다.
한편, 시료 22~24에 대해서는, 상기 제1 도금층을 형성한 적층체를 넣은 회전배럴을 pH를 4.2로 조정한 욕온 60℃의 Ni도금용 와트욕(Watts bath)에 담가, 회전수 10r.p.m.으로 회전시키면서, 급전 단자를 통하여 전류밀도 0.2A/dm²로 통전을 개시하였다. 통전 개시 60분 후에는, 제2 도금층으로서의 두께 5㎛의 Ni도금막이 형성되었다. 또한, 제2 도금층을 형성한 적층체를 넣은 회전배럴을 pH를 5.0으로 조정한 욕온 33℃의 Sn도금욕(딥솔사 제조 Sn-235)에 담가, 회전수 12r.p.m.으로 회전시키면서, 급전 단자를 통하여 전류밀도 0.07A/dm²로 50분간 통전하였다. 이렇게 하여, 제3 도금층으로서의 두께 5㎛의 Sn도금막을 형성하였다.
이상과 같이 하여, 적층체에 대하여, 페이스트 전극층 등을 형성하지 않고, 직접 도금층을 형성하여 이루어지는 외부전극을 구비하는, 각 시료에 따른 적층 세라믹 콘덴서를 얻었다.
다음으로, 얻어진 적층 세라믹 콘덴서 100개에 대하여, 실험예 1의 경우와 마찬가지로 도금 불착률을 평가하였다. 또한, 도금 불착률이 0%인 시료에 관해서는 도금 불착률이 0%가 될 때까지 필요한 시간을 계측하였다. 이들의 평균값의 결과를 표 4에 나타낸다.
시료 번호 절연체층두께 (㎛) 내부전극두께 (㎛) 내부전극 금속종 d (㎛) 도금조건 도금 불착률 (%) 소요시간 (분)
21 20 0.6 Cu 0.1 B 0 90
22 20 0.6 Cu 0.1 C 0 90
23 20 0.6 Ag 0.1 C 0 90
24 20 0.6 Ni 0.1 D 0 90
표 4에 나타내는 바와 같이, 시료 21~24 모두에 있어서, 도금 불착률은 0%이었다. 이것으로부터, 내부전극의 주성분이나 제1 도금층의 주성분 금속을 변화시켜도, 치밀성이 높은 전해 도금막을 형성할 수 있으며, 고신뢰성의 적층 세라믹 콘덴서를 얻을 수 있음을 알았다.

Claims (7)

  1. 적층된 복수의 절연체층과, 상기 절연체층 사이의 경계면을 따라 형성된 복수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체를 준비하는 공정과,
    상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면 위에 외부전극을 형성하는 공정을 포함하는 적층형 전자부품의 제조방법으로서,
    상기 적층체를 준비하는 공정에 있어서 준비되는 상기 적층체는, 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 이웃하는 상기 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 상기 절연체층의 두께 방향으로 측정한 이웃하는 상기 내부전극 사이의 간격이 20㎛ 이하이고, 또한 상기 소정의 면에 대한 상기 내부전극의 후퇴길이가 1㎛ 이하이며,
    상기 외부전극을 형성하는 공정은, 상기 적층체를 준비하는 공정에 있어서 준비된 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 단부에 대하여, 직접 환원제를 포함한 도금액을 사용하여 무전해 도금을 실시하는 무전해 도금 공정을 구비하고,
    상기 무전해 도금 공정은, 복수의 상기 내부전극의 단부에 석출된 도금 석출물이 상호 접속되도록 상기 도금 석출물을 도금성장시키는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
  2. 적층된 복수의 절연체층과, 상기 절연체층 사이의 경계면을 따라 형성된 복수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체를 준비하는 공정과,
    상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면 위에 외부전극을 형성하는 공정을 포함하는 적층형 전자부품의 제조방법으로서,
    상기 적층체를 준비하는 공정에 있어서 준비되는 상기 적층체는, 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 이웃하는 상기 내부전극이 서로 전기적으로 절연되어 있음과 동시에, 상기 절연체층의 두께 방향으로 측정한 이웃하는 상기 내부전극 사이의 간격이 50㎛ 이하이고, 또한 상기 소정의 면에 대한 상기 내부전극의 돌출길이가 0.1㎛ 이상이며,
    상기 외부전극을 형성하는 공정은, 상기 적층체를 준비하는 공정에 있어서 준비된 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 단부에 대하여, 직접 환원제를 포함한 도금액을 사용하여 무전해 도금을 실시하는 무전해 도금 공정을 구비하고,
    상기 무전해 도금 공정은, 복수의 상기 내부전극의 단부에 석출된 도금 석출물이 상호 접속되도록 상기 도금 석출물을 도금성장시키는 공정을 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 외부전극을 형성하는 공정 이전에, 상기 적층체에 대하여 연마제를 사용하여 연마하는 공정을 더 포함하는 것을 특징으로 하는 적층형 전자부품의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 내부전극의 주성분이 Ni, Cu 및 Ag에서 선택되는 적어도 1종인 것을 특징으로 하는 적층형 전자부품의 제조방법.
  5. 적층된 복수의 절연체층과, 상기 절연체층 사이의 경계면을 따라 형성된 복수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체와, 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면 위에 형성되는 외부전극을 구비하는 적층형 전자부품으로서,
    상기 적층체에 있어서의 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 상기 절연체층의 두께 방향으로 측정한 이웃하는 상기 내부전극 사이의 간격이 20㎛ 이하이고, 또한 상기 소정의 면에 대한 상기 내부전극의 후퇴길이가 1㎛ 이하이며,
    상기 외부전극의 적어도 상기 내부전극과 직접 접속되는 부분이 무전해 도금 석출물로 이루어지는 것을 특징으로 하는 적층형 전자부품.
  6. 적층된 복수의 절연체층과, 상기 절연체층 사이의 경계면을 따라 형성된 복 수의 내부전극을 포함하고, 상기 내부전극의 각 단부가 소정의 면에 노출되어 있는 적층체와, 상기 적층체의 상기 소정의 면에 노출된 복수의 상기 내부전극의 각 단부를 서로 전기적으로 접속하도록, 상기 적층체의 상기 소정의 면 위에 형성되는 외부전극을 구비하는 적층형 전자부품으로서,
    상기 적층체에 있어서의 상기 내부전극이 노출되는 상기 소정의 면에 있어서, 상기 절연체층의 두께 방향으로 측정한 이웃하는 상기 내부전극 사이의 간격이 50㎛ 이하이고, 또한 상기 소정의 면에 대한 상기 내부전극의 돌출길이가 0.1㎛ 이상이며,
    상기 외부전극의 적어도 상기 내부전극과 직접 접속되는 부분은 무전해 도금 석출물로 이루어지는 것을 특징으로 하는 적층형 전자부품.
  7. 제5항 또는 제6항에 있어서, 상기 내부전극의 주성분이 Ni, Cu 및 Ag에서 선택되는 적어도 1종인 것을 특징으로 하는 적층형 전자부품의 제조방법.
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