KR20050079003A - 디스플레이 장치 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 기초막(base film)에 대한 특정 선택비가 높고, 테이퍼 형상의 텅스텐 배선을 형성하는 드라이 에칭 방법을 제공한다. 바이어스 파워 밀도가 적절히 조절되고, 불소를 주성분으로 하는 에칭 가스를 사용하여 텅스텐 박막의 소망부를 제거하면, 소망의 테이퍼 각을 갖는 텅스텐 배선을 형성할 수 있다.

Description

디스플레이 장치 제조 방법 {A method of manufacturing a display device}
본 발명은 박막 트랜지스터(이후, TFT로 칭함)로 구성된 회로를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 예를 들어, 본 발명은 액정 디스플레이 패널로 대표되는 전기 광학 장치 및 전기 광학 장치가 부품으로 장착된 전자 기기에 관한 것이다. 특히, 본 발명은 금속 박막을 에칭하는 드라이 에칭 방법 및 그 드라이 에칭 방법에 의해 얻어진 테이퍼 형상의 배선을 구비한 반도체 장치에 관한 것이다.
본 명세서에 있어서, 반도체 장치란 용어는 반도체 특성들을 이용함으로써 기능하는 일반적인 장치를 나타내고, 전기 광학 장치들, 반도체 회로들 및 전자 기기들은 모두 반도체 장치이다.
최근, 절연표면을 갖는 기판 상에 형성된 반도체 박막(두께 수 nm 내지 수백 nm 정도)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목받고 있다. 박막 트랜지스터들은 IC 및 전기 광학 장치와 같은 전자 장치에 넓게 응용되며, 특히, 화소 디스플레이 장치의 스위치 소자와 같은 TFT의 개발이 서둘러지고 있다.
종래, TFT 배선 재료로는 가공의 용이함, 전기 저항율 및 내약품성으로 인해 Al가 종종 이용되었다. 그러나, Al를 TFT 배선에 사용한 경우, 열처리에 의해 힐록(hillock) 또는 위스커(whisker)와 같은 돌기물의 형성 및 알루미늄 원자의 채널 형성 영역에의 확산은 TFT 동작 불량 및 TFT 특성들의 저하를 야기하였다. 그러므로, A1 이외의 배선 재료로는 5.5μΩ·㎝의 비교적 낮은 벌크 저항을 갖는 내열성이 높은 텅스텐이 바람직한 배선 재료로서 사용될 수 있다.
또한, 최근 미세 가공 기술(micro processing technique)에의 요구가 엄격해지고 있다. 특히, 액정 디스플레이의 고세밀화 및 대화면화에 따라, 배선 가공 단계에서 고선택비와 동시에 대단히 엄한 선폭의 제어가 요구되고 있다.
일반적으로 배선 가공은 용액을 사용하는 습식 에칭(wet etching) 또는 가스를 사용하는 드라이 에칭(dry etching)에 의해 실행될 수 있다. 그러나, 습식 에칭은 배선의 미세화, 재현성 확보, 폐기물의 삭감 및 비용의 저감을 고려한 경우 바람직하지 않기 때문에, 배선 가공은 드라이 에칭으로 하는 것이 바람직한 것으로 생각된다.
텅스텐(W)을 드라이 에칭에 의해 처리할 때, SF6 및 C12의 혼합 가스가 일반적으로 에칭 가스로서 사용된다. 이 혼합 가스를 사용한 경우에는 단시간에 에칭 레이트가 큰 미세 가공이 가능한 한편, 소망의 테이퍼 형상을 얻는 것은 곤란하였다. 배선 상에 형성된 적층막의 커버리지를 개선하기 위해서, 장치 구조에 의해서 배선의 단면을 의도적으로 순 테이퍼(forward taper)로 하는 경우가 있다.
본 발명의 목적은 텅스텐(W) 또는 텅스텐 화합물로 이루어진 에칭층을 그 단면이 순 테이퍼 형상이 되도록 패터닝하는 드라이 에칭 방법을 제공하는 것이다. 또한, 본 발명의 다른 목적은 장소에 의존하기 않고, 전체 에칭층상에서 균일한 테이퍼 각 및 임의의 테이퍼 각을 갖도록 드라이 에칭 방법을 제어하는 방법을 제공하는 것이다. 부가하여, 본 발명의 또 다른 목적은 상기 방법으로부터 얻어진 임의의 테이퍼 각을 갖는 배선을 사용한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
배선에 관한 본 명세서에 개시된 본 발명의 구성은, 텅스텐 막, 텅스텐 화합물을 주성분으로 하는 금속 화합물막 또는 텅스텐 합금을 주성분으로 하는 금속 합금막을 갖는 배선이며, 테이퍼 각(α)은 5˚내지 85˚범위 내에 있는 것을 특징으로 한다.
또한, 배선에 관한 본 발명의 다른 구성은 텅스텐 막, 텅스텐 화합물을 주성분으로 하는 금속 합금막 및 텅스텐 합금을 주성분으로 하는 금속 합금막으로 구성된 그룹으로부터 선택된 박막들을 적층한 적층 구조를 갖는 배선이며, 테이퍼 각(α)은 5˚내지 85˚범위 내에 있는 것을 특징으로 한다.
상기 각 구성에 있어서, 금속 합금막은 Ta, Ti, Mo, Cr, Nb 및 Si로 구성된 그룹으로부터 선택된 하나의 원소 또는 복수의 원소들과 텅스텐과의 합금막인 것을 특징으로 한다.
또한, 상기 각 구성에서, 금속 화합물막은 텅스텐의 질화물막인 것을 특징으로 한다.
또한, 상기 각 구성에 있어서, 밀착성을 향상시키기 위해 도전성을 갖는 실리콘막(일예로, 포스포로어스 도핑된 실리콘막(phosphorous doped silicon film) 또는 보론 도핑된 실리콘막(boron doped silicon film))은 배선의 최하층으로 형성될 수 있다.
반도체 장치에 관한 본 발명의 구성은, 텅스텐 막, 텅스텐 화합물을 주성분으로 하는 금속 화합물막 또는 텅스텐 합금을 주성분으로 하는 금속 합금막으로 이루어지며, 테이퍼 각(α)은 5˚내지 85˚의 범위내에 있는 배선을 구비한 반도체 장치이다.
또한, 반도체 장치에 관한 본 발명의 다른 구성은, 텅스텐 막, 텅스텐 화합물을 주성분으로 하는 금속 화합물막, 텅스텐 합금을 주성분으로 하는 금속 합금막으로부터 선택된 박막들을 적층한 적층 구조로부터 이루어지고, 테이퍼 각(α)은 5˚내지 85˚의 범위내에 있는 배선을 구비한 반도체 장치이다.
상기 각 반도체에 관한 구성에 있어서, 상기 배선은 TFT의 게이트 배선인 것을 특징으로 한다.
또한, 배선 제조 방법에 관한 본 발명의 구성은, 기초막 상에 금속 박막을 형성하는 단계, 상기 금속 박막 상에 레지스트 패턴을 형성하는 단계 및 상기 레지스트 패턴을 갖는 금속 박막의 에칭을 실행함으로써, 테이퍼 각(α)이 바이어스 파워 밀도에 따라서 제어되는 배선을 형성하는 단계를 포함하는 배선 제조 방법이다.
또한, 배선 제조 방법에 관한 본 발명의 다른 구성은, 기초막 상에 금속 박막을 형성하는 단계, 상기 금속 박막 상에 레지스트 패턴을 형성하는 단계 및 상기 레지스트 패턴을 갖는 금속 박막의 에칭을 실행함으로써, 테이퍼 각이 불소를 함유하는 가스의 유량비에 따라서 제어되는 배선을 형성하는 단계를 포함하는 배선 제조 방법이다.
상기 각 배선 제조 방법에 관한 구성에 있어서, 상기 제조 방법은, 상기 에칭이 불소를 함유하는 제 1 반응 가스와 염소를 함유하는 제 2 반응 가스의 혼합 가스로 이루어진 에칭 가스를 사용하여 실행되고, 상기 에칭 가스에 있어서 기초막과 금속 박막 사이의 특정 선택비가 2.5보다 큰 것을 특징으로 한다.
또한, 상기 각 배선 제조 방법에 관한 구성에 있어서의 금속 박막은, 텅스텐 막, 텅스텐 화합물을 주성분으로 하는 금속 화합물막 및 텅스텐 합금을 주성분으로 하는 금속 합금막으로 구성된 그룹으로부터 선택된 박막 또는 박막들의 적층막인 것을 특징으로 한다.
드라이 에칭 방법에 관한 본 발명의 구성은, 텅스텐 막, 텅스텐 화합물을 주성분으로 하는 금속 화합물막 또는 텅스텐 합금을 주성분으로 하는 금속 합금막으로 구성된 그룹으로부터 선택된 박막의 소망부를 에칭 가스에 의해 제거하고, 에칭 가스가 불소를 함유하는 제 1 반응 가스와, 염소를 함유하는 제 2 반응 가스의 혼합 가스인 것을 특징으로 한다.
드라이 에칭 방법에 관한 본 발명의 상기 구성에 있어서, 제 1 반응 가스는 CF4,C2F6 및 C4F8로 구성된 그룹으로부터 선택된 가스인 것을 특징으로 한다.
또한, 드라이 에칭 방법에 관한 본 발명의 상기 구성에 있어서, 에칭 방법은 ICP 에칭 장치를 사용하는 것을 특징으로 한다.
드라이 에칭 방법에 관한 본 발명의 구성은, 테이퍼 각(α)이 ICP 에칭 장치의 바이어스 파워 밀도에 따라서 제어되는 것을 부가적인 특징으로 한다.
드라이 에칭 방법에 관한 본 발명의 다른 구성은, 형성된 구멍 또는 홈의 내측벽의 테이퍼 각이 바이어스 파워 밀도에 따라서 제어되는 것을 특징으로 하는 드라이 에칭 방법이다.
또한, 드라이 에칭 방법에 관한 본 발명의 또 다른 구성은, 형성된 구멍 또는 홈의 내측벽의 테이퍼 각이 특정 가스 유량비에 따라서 제어되는 것을 특징으로 하는 드라이 에칭 방법이다.
본 발명의 양호한 실시예는 도 1 내지 도 8를 사용하여 설명된다.
고밀도 플라즈마를 사용하는 ICP(inductively coupled plasma) 에칭 장치는 본 발명에서 사용된다. 간략히 설명하면, 상기 ICP 에칭 장치는 저압력으로 RF 전력을 유도적으로 플라즈마에 결합시킴으로써 1011/㎤ 이상의 플라즈마 밀도를 달성하여, 고선택비 및 고 에칭레이트의 에칭을 실행하는 장치이다.
우선, ICP 드라이 에칭 장치의 플라즈마 생성 기구는 도 4를 사용하여 자세히 설명한다.
에칭 챔버(etching chamber)의 간략 구조도는 도 4에 나타내어진다. 안테나 코일(12)은 챔버 상부의 석영판(11) 상에 배치하여, 매칭 박스(13)를 통해 RF 전원(14)에 접속된다. 또한, RF 전원(17)은 매칭 박스(16)를 통해 대항측에 배치된 기판의 하부 전극(15)에 접속된다.
상기 기판 상의 안테나 RF 전류가 코일(12)에 인가되면, RF 전류(J)가 (θ)방향에 흘러, (Z)방향에 자계(B)가 발생한다.
μ0J = rot B
유도 전계(E)는 패러디(Faraday)의 전자기 유도 법칙에 따라 (θ)방향에 발생한다.
-∂B/∂t = rot E
전자들은 유도 전계(E)에서 (θ)방향에 가속되어 가스 분자와 충돌하여 플라즈마를 생성한다. 유도 전계의 방향이 (θ)방향이어서, 에칭 챔버벽 및 기판에 충돌하여 입자를 채우는 것에 의해 전하를 소실하는 가능성이 낮아진다. 고밀도 플라즈마는 Pa1 정도의 낮은 압력에서조차도 생성될 수 있다. 또한, 하류에 자계(B)가 거의 없기 때문에, 플라즈마는 시트 형상에 펼쳐진 고밀도 플라즈마가 된다.
안테나 코일(12)(ICP 파워가 적용된) 및 기판의 하부 전극(15)(바이어스 파워가 인가된)에 각각 인가된 RF 전력을 조절함으로써, 플라즈마 밀도 및 자동 바이어스 전압을 독립적으로 제어하는 것이 가능하다. 또한, 피처리물의 재료에 응하여 인가하는 RF 전력의 주파수를 다르게 하는 것도 가능하다.
ICP 에칭 장치로 고밀도 플라즈마를 얻기 위해서, 안테나 코일(12)에 RF 전류(J)를 저손실로 흘려야 하고, 대면적화하기 위해서는 안테나 코일(12)의 인덕턴스(inductance)가 저하되기 않으면 안된다. 도 5에 나타난 바와 같이, 안테나가 분할된 멀티 나선형 코일(22)의 ICP 에칭 장치가 개발되었다. 도 5의 참조 부호(21)는 석영판, 참조 부호(23, 26)는 매칭 박스 및 참조 부호(24, 27)는 RF 전원을 표시한다. 또한, 기판(28)을 유지하는 하부전극(25)은 챔버의 밑바닥부에는 절연체(29)를 통해서 형성된다. 멀티 나선형 코일을 적용한 ICP을 사용한 에칭 장치를 사용하면, 내열성 도전성 재료의 에칭을 양호하게 실행할 수 있다.
본 발명인은 에칭 조건을 변경함으로써 멀티 나선형 ICP 에칭 장치(마쓰시타전기(주)의 제품 E645)를 사용하여 여러번의 실험을 실행하였다.
우선, 실험에 사용한 에칭 시료를 설명한다. 기초막(막 두께: 200㎚ )이 절연 기판 상에 실리콘 산화질화물막으로 형성되어, 금속 적층막은 스퍼터링에 의해 형성된다. 순도 6N이상을 갖는 텅스텐이 사용된다. 또한, 아르곤(Ar; argon), 크립톤(Kr; krypton), 크세논(Xe; xenon)의 단일 가스 또는 혼합 가스가 사용될 수 있다. 스퍼터링 파워, 가스 압력 및 기판 온도 등의 막 성막 조건은 실시자에 의해 적절히 제어될 수 있다.
금속 적층막은 하층에 WNx(0<x<1)로 표시된 텅스텐 질화물막(막 두께: 30㎚)을 갖아, 상층에 텅스텐 막(막 두께: 370㎚)을 갖는다.
이렇게 얻어진 금속 적층막은 불순물 원소를 거의 포함하지 않으며, 특히 산소의 함유량은 30ppm이하가 될 수 있다. 대체로, 6 μΩ·㎝ 내지 15μΩ·㎝의 전기 저항율이 20μΩ·㎝이하가 될 수 있다. 또한, 막의 응력은 -5 × 109dyn/㎠ 내지 5 × 109 dyn/㎠가 될 수 있다.
실리콘 산화질화물막은 SiOxNy에 의해 표시된 절연막이고, 소정의 비율의 실리콘, 산소 및 질소를 포함한 절연막을 표시한다는 것을 알 수 있다.
에칭 시료를 멀티 나선형 코일 ICP 에칭 장치를 사용하여 금속 적층막의 패터닝 실험을 하였다. 드라이 에칭을 실행하는 경우, 레지스트가 사용되고 소망의 형상으로 패턴될 뿐만 아니라 레지스트 마스크 패턴(막 두께: 1.5㎛)을 형성한다는 것을 알 수 있다.
에칭 처리 전에 에칭 시료의 모식 단면도는 도 6a에 나타내어진다. 도 6a의 참조 부호(601)는 기판, 참조 부호(602)는 기초막, 참조 부호(603a, 603b)는 금속 적층막(막 두께: =400㎚) 및 참조 부호(604a, 604b)는 레지스트 마스크 패턴(막 두께: Y=1.5㎛)을 표시한다. 또한, 도 6b는 에칭 처리 후의 상태를 나타내는 도면이다.
도 6b에 나타내어진 바와 같이, 본 명세서에서 테이퍼 각은 배선(603)의 단면형상의 테이퍼부(경사부) 및 기초막(602) 사이의 각(α)을 나타내는 것이다. 또한, 상기 테이퍼 각은 테이퍼부의 폭(Z) 및 막 두께(X)를 사용하고, (tan α=X/Z)로 정의된다.
본 발명자는 여러 가지의 드라이 에칭 조건을 변경하여, 배선의 단면형상을 관찰하였다.
[실험 1]
도 1은 바이어스 파워에 테이퍼 각(α)의 의존성을 나타내는 도면이다. 실험은 (13.56MHz) 바이어스 파워를 20W, 30W, 40W, 60W 및 100W 즉, 0.128, 0.192, 0.256, 0.384 및 0.64의 바이어스 파워 밀도(W/㎠)로 실행되었다. 하부 전극은 12.5㎝×12.5㎝이다. 또한, 레지스트 막 두께가 1.5㎛, 가스 압력이 1.0㎩ 및 가스 구조가 CF4/Cl2=30/30sccm(sccm이 표준상태에서의 부피 유량비(㎤/min)를 나타낸다)인 것을 알 수 있다. 또한, ICP 파워는 500W 즉, ICP 파워 밀도가 1.02W/㎠이다. ICP 면적(직경 25㎝)에 의해 분할된 ICP 파워의 가치가 ICP 파워 밀도(W/㎠)로 여겨진다는 것을 알 수 있다.
도 1로부터 바이어스 파워 밀도가 높을수록 테이퍼 각(α)이 작아지는 것을 알 수 있다. 또한, 바이어스 파워 밀도를 단순히 조절하는 것에 의해, 소망의 테이퍼 각 α=5˚내지 85˚(양호하게는 20˚내지 70˚의 범위)를 형성할 수 있다.
바이어스 파워가 20W(바이어스 파워 밀도: 0.128W/㎠)로 설정된 경우에 단면 SEM 사진은 도 7a, 바이어스 파워가 30W(바이어스 파워 밀도: 0.192W/㎠)로 설정된 경우에 단면 SEM 사진은 도 7b, 바이어스 파워가 40W(바이어스 파워 밀도: 0.256W/㎠)로 설정된 경우에 단면 SEM 사진은 도 7c, 바이어스 파워가 60W(바이어스 파워 밀도: 0.384W/㎠)로 설정된 경우에 단면 SEM 사진은 도 8a 및 바이어스 파워가 100W(바이어스 파워 밀도: 0.64W/㎠)로 설정된 경우에 단면 SEM 사진은 도 8b에 나타내어진다는 것을 알 수 있다. 도 7a 내지 도 8b에 나타내어진 각각의 SEM 사진으로부터 테이퍼 각(α)이 20˚내지 70˚의 범위 내에 형성되어 있는 것을 관찰할 수 있고, 테이퍼 각(α)이 바이어스 파워 밀도를 변경함으로서 제어될 수 있다.
텅스텐 및 레지스트 사이의 선택비가 작기 때문에 레지스트 후퇴 현상이 나타나는 것이다.
[실험 2]
도 2는 CF4의 특정 유량비에 테이퍼 각(α)의 의존성을 나타내는 도면이다. 실험은 CF4/Cl2=20/40sccm, 30/30 sccm 및 40/20 sccm의 가스 구조비로 실행되었다. 가스 압력은 1.0㎩, 바이어스 파워 밀도는 0.128W/㎠, 레지스트 막 두께는 1.5㎛ 및 ICP 파워는 500W(ICP 파워 밀도: 1.02W/㎠)이다.
도 2로부터 CF4의 특정 유량비가 클수록, 텅스텐 및 레지스트 사이의 선택비가 커져, 배선의 테이퍼 각(α)이 커지는 것을 알 수 있다. 또한, 기초막의 거칠함도 적어진다. 기초막의 거칠함을 조절하는 것에 관해서, CF4 유량비(Cl2 유량비의 감소)의 증가로 인해 야기된 에칭 이방성(anisotropy)이 약한 원인이다. 또한, CF4의 특정 유량비를 단순히 조절함으로써, 소망의 테이퍼 각 α=5˚내지 85˚(양호하게는 60˚내지 80˚의 범위)를 형성할 수 있다.
[실험 3]
실험은 13.56MHz의 ICP 파워를 400W, 500W 및 600W 즉, ICP 파워 밀도를 0.82, 1.02 및 1.22로 설정함으로써 실행되었다. 바이어스 파워는 20W(바이어스 파워 밀도: 0.128W/㎠), 레지스트 막 두께는 1.5㎛, 가스 압력은 1.0㎩ 및 가스 구조는 CF4/Cl2=30/30sccm이다.
텅스텐의 에칭레이트는 ICP 파워 밀도가 커짐에 따라 커지지만, 에칭레이트 분포가 나쁘게 된다. 또한, 테이퍼 각의 특별한 변화는 보이지 않는다.
[실험 4]
실험은 1.0㎩ 및 2.0㎩의 가스 압력으로 실행되었다. ICP 파워는 500W(ICP 파워 밀도: 1.02W/㎠), 가스 구조 CF4/Cl2=30/30sccm, 바이어스 파워 20W(바이어스 파워 밀도: 0.128W/㎠) 및 레지스트 막 두께 1.5㎛이다.
텅스텐 에칭레이트는 고진공에 따라 빨라져 이방성이 강하게 된다. 또한, 상기 테이퍼는 2.0㎩에서 역 테이퍼 형상이 된다.
[실험 5]
실험은 에칭 가스의 총 유량비를 60sccm 및 120sccm으로 설정하여 실행되었다. 가스 압력이 1.0㎩, ICP 파워가 500W(ICP 파워 밀도: 1.02W/㎠) 및 레지스트 막 두께는 1.5㎛이다.
에칭레이트는 에칭 가스의 총 유량비가 큰 경우에 약간 커지게 된다.
실험결과로부터 테이퍼 각이 주로 바이어스 파워 밀도 조건에 영향받기 때문에 텅스텐과 레지스트 사이의 선택비에 테이퍼 각의 의존하고 있는 것이다. 텅스텐과 레이스트 사이의 선택비에 테이퍼 각의 의존성은 도 3에 나타내어진다.
바이어스 파워 밀도의 변화는 텅스텐의 에칭레이트보다 텅스텐과 레지스트 사이의 선택비에 큰 영향을 주어 바이어스 파워 밀도가 커지면, 텅스텐과 레지스트 사이의 선택비는 저하하는 경향이 있다. 텅스텐과 레지스트 사이의 에칭레이트의 바이어스 파워 의존성은 도 9a에 나타내어지고, 반면에 텅스텐과 레지스트 사이의 선택비의 바이어스 파워 밀도 의존성은 도 9b에 나타내어진다.
즉, 도 6a 및 도 6b에 나타내어진 바와 같이, 레지스트는 텅스텐이 에칭되면서 동시에 레지스트도 에칭되기 때문에, 텅스텐과 레지스트 사이의 선택비가 커지면 테이퍼 각은 커지고, 텅스텐과 레지스트 사이의 선택비가 작아지면 테이퍼 각도 작아진다.
또한, 같은 방법으로 CF4가스의 특정 총 유량비를 작게 하면, 텅스텐과 레지스트 사이의 선택비가 저하되는 경향이 있다. 도 10a는 텅스텐과 레지스트 사이의 에칭레이트의 CF4가스 유량비의 의존성을 나타내고, 도 10b는 텅스텐과 레지스트 사이의 선택비의 CF4가스 유량비의 의존성을 나타낸다.
또한, 텅스텐과 레지스트 사이의 에칭레이트의 ICP 파워 밀도의 의존성은 도 11a에 나타내어지고, 텅스텐과 레지스트 사이의 선택비의 ICP 파워 밀도의 의존성은 도 11b에 나타내어진다.
상기 각 실험의 에칭 시료로서, 기초막(막 두께: 20㎚)이 기판 상에 형성된 실리콘 산화질화물막으로부터 이루어진 WU, 기초막 상에 형성된 금속 적층막(텅스텐 질화물막과 텅스텐 막과의 적층막)이 사용되었지만, 본 발명은 텅스텐 막, 텅스텐 화합물을 주성분으로 하는 금속 화합물막 및, 텅스텐 합금을 주성분으로 하는 금속 합금막으로 이루어진 그룹으로부터 선택된 박막 또는 적층 박막의 적층 구조를 적용하는 것이 가능하다. 그러나 기초막을 갖는 선택비가 2.5이하 막 및 에칭레이트가 극단적으로 작은 경우는 적용되지 않을 수 있다. 예를 들어, W-Mo 합금막(W:Mo = 52:48의 중량의 비율을 갖는)은 약 1.5이하의 기초막(SiOXNY)을 갖는 선택비를 처리하여, 에칭레이트가 약 50㎚/min로 작아지기 때문에 실행 가능한 관점으로는 적합하지 않다.
W 막이 여기에 일예로서 나타내었지만, ICP 에칭 장치가 사용되는 경우 일반적으로 공지된 내열성 도전재료(Ta, Ti, Mo, Cr, Nb 및 Si)가 나타내어지고, 패턴의 끝부는 쉽게 테이퍼 형상으로 이루어질 수 있다. 예를 들면, 140㎚/min 내지 160㎚/min의 에칭레이트와 6 내지 8의 선택비를 갖는 (Ta)막이 선택되면, 70㎚/min 내지 90㎚/min의 에칭레이트와 2 내지 4의 선택비를 갖는 (W)막과 비교해 볼 때 뛰어난 값이 된다. 따라서, 가동성이라는 관점에서 상기 (Ta)막도 적합하지만, (Ta)막은 20 내지 30μΩ㎝의 저항율을 가지고 있고, 10 내지 16μΩ㎝의 W막이 저항율과 비교해 볼 때 약간 높은 문제가 있다.
또한, CF4가스와 Cl2가스의 혼합 가스가 상기 드라이 에칭 가스를 위해 에칭 가스로 사용되었지만, 특별한 제한이 없어서, C2F6와 C4F8로 이루어진 그룹으로부터 선택된 불소를 함유하는 반응 가스 및 Cl2, SiCl4, BCl3로 이루어진 그룹으로부터 선택된 불소를 함유하는 가스의 혼합된 가스를 사용하는 것도 가능하다.
또한, 본 발명의 에칭 조건에 특별한 제한이 없어서, 예를 들면 ICP 에칭 장치(마쓰시타 전기(주)의 제품 E645)를 사용하여, 4플루오르화탄소 가스(CF4) 및 염소(Cl2)를 사용하는 경우에 에칭 조건은 아래의 범위 내에 실시자에 의해 적절히 결정될 수 있다.
에칭 가스 총유량 :
60sccm 내지 120 sccm
특정 에칭 가스 유량비 :
CF4/Cl2=30/30sccm 내지 50/10sccm
가스 압력 :
1.0㎩ 내지 2.0㎩
(에칭 가스 분위기의 압력)
ICP 파워 밀도 :
0.61W/㎠ 내지 2.04W/㎠(ICP 파워 : 300W 내지 1000W),
13MHz 내지 60MHz의 주파수
바이어스 파워 밀도 :
0.064W/㎠ 내지 3.2W/㎠(바이어스 파워: 10W 내지 500W),
100kHz 내지 60MHz의 주파수, 양호하게는 6MHz 내지 29MHz
기판 온도 :
0℃ 내지 80℃,
양호하게는 70℃ ± 10℃.
상기 명세서를 통해서 용어 "전극"이 용어 "배선"의 일부이고, 다른 배선과 전기적 접속을 실행하는 위치를 표시 또는 반도체 층과 교차하는 위치를 표시한다는 것을 알 수 있다. 따라서, 편의상 "배선"과 "전극"의 사용을 정확히 구별하여 쓰지만, "배선"은 "전극"이라고 사용하는 문장에 보통은 포함된다.
이상의 구성을 갖는 본 발명에 대해서는 이하에 나타나는 실시예로 더 상세히 설명한다.
[실시예 1]
본 발명의 실시예 1는 도 12 및 도 13에 설명된다. 이후 화소 TFT 및 화소부의 기억 용량을 갖는 액티브 매트릭스 기판과 동시에 제조된 화소부의 주변에 형성된 구동 회로 TFT가 설명된다.
도 12에 나타난 바와 같이, 실시예 1의 구조는 절연성 표면을 갖는 기판(101)상에 형성된 TFT들을 갖는다. 상기 기판(101)을 위해서는 글라스 기판 또는 석영판을 사용하는 것이 양호하다. 내열성이 허용이 제공된다면, 플라스틱 기판을 사용하는 것도 가능하다. 또한, 반사형 디스플레이 장치가 제조되어, 각 표면상에 형성된 절연막을 갖는 실리콘 기판, 금속 기판 또는 스텐레스 스틸 기판이 상기 기판으로 사용된다.
TFT들이 형성된 기판(101)의 표면은 실리콘(상기 명세서 속에서 실리콘 산화물막, 실리콘 질화물막 또는 실리콘 산화질화물막을 가리키는 일반적인 명칭)을 포함하는 절연막으로부터 이루어진 기초막(102)을 갖는다. 예를 들면, SiH4, HN3, N20로부터 플라즈마 CVD에 의해 제조된 10㎚ 내지 200㎚의 두께(양호하게는 100㎚과 150㎚ 사이)를 갖는 실리콘 산화질화물막의 적층막(102a) 및 SiH4, N20, N2로부터 유사하게 제조된 50㎚ 내지 200㎚의 두께를 갖는 수소 실리콘 산화질화물막(102b)이 형성된다. 2층 구조가 여기서는 기초막(102)을 위해 나타내었지만, 2층 이상을 갖는 단층 절연막 또는 적층막이 형성될 수 있다.
또한, TFT들의 활성층은 기초막(102)상에 형성된다. 무정형의 구조를 갖는 결정질 반도체 막으로부터 얻어, 패터닝이 이어서 실행되는 결정질 반도체 막은 활성층으로 형성된다. 예를 들면, 일본 특허 공보 제 평7-1306252호에 공지된 기술에 따른 레이저 어닐링법 또는 열 어닐링법(고체상 성장법;solid phase growth method), 래피드 열 어닐링법(RTA법) 또는 결정질 요소를 사용하는 결정법은 결정법으로 사용될 수 있다. 무정형의 반도체 막 및 미세 결정질 반도체 막은 무정형의 구조를 갖는 반도체 막이 있어, 무정형의 실리콘 게르마늄 막과 같은 무정형의 구조를 갖는 합성물 미세 결정질 반도체가 적용될 수 있다는 것을 알 수 있다.
TFT 활성층을 덮는 게이트 절연막(130)은 40㎚ 내지 150㎚의 두께를 갖는 실리콘을 포함하는 절연막으로부터 스퍼터링하거나 플라즈마 CVD의 사용에 의해 형성된다. 120㎚ 두께 실리콘 산화질화물막은 실시예1에 형성된다. 또한, SiH4와 N2O에 O2를 도프시킴으로서 제조된 실리콘 산화질화물막은 그 막안에 저감된 고정 전하 변화밀도를 갖기 때문에, 사용하기 위한 소망의 재료가 된다. 물론, 게이트 절연막이 실리콘 산화질화물막의 상기 유형에 한정하는 것이 아니고, 실리콘을 포함하는 다른 절연막이 단층 또는 적층 구조로 사용될 수 있다.
내열성 도전재료는 게이트 절연막 상에 형성된 게이트 전극 (118 내지 122) 및 용량 전극(123)을 사용하여, 도전성 금속 질화물막으로 이루어진 도전층(A)의 적층 구조 및 금속막으로 이루어진 도전층(B)을 갖는다. 도전층(B)은 Ta, Ti 및 W로 구성된 그룹으로부터 신택된 원소 또는 상기 원소 중 하나를 주성분으로 하는 합금 또는 상기 원소의 합성물의 합금막으로부터 형성될 수 있다. 실시예 1에 있어서, 6N의 순도를 갖는 목표(W)를 사용하는 스퍼터링으로 (Ar)가스 및 (N2)가스를 도입시킴으로써 도전층(A)같이 형성된 (WN)막 두께 50㎚ 및 도전층(B)같이 형성된 (W)막 두께 250㎚의 도전성 적층막이 패터닝되어, 게이트 전극 (118 내지 122) 및 용량 전극(123)을 완성한다. 테이퍼부가 게이트 전극 (118 내지 123)의 끝부에 형성되도록 에칭이 실행되어야 한다는 것을 알 수 있다. 상기 에칭 처리는 ICP에칭 장치를 사용하여 실행된다. 상기 기술의 상세한 것은 본 발명의 실시예 형태에 나타내어진다. 실시예 1에 있어서, 에칭은 에칭 가스를 위해 CF4 와 Cl2의 가스 혼합을 사용하여 실행되고, 각 유량비 30sccm으로 ICP 파워 밀도가 3.2W/㎠(주파수 : 13.56MHz), 바이어스 파워 밀도가 0.224W/㎠(주파수 : 13.56MHz) 및 1.0㎩의 가스로 실행된다. 이런 에칭 조건을 사용함으로써, 두께가 끝부에서 안쪽으로 향하면서 점차 증가하는 테이퍼부가 게이트 전극(118 내지 122) 및 용량 전극(123)의 끝부에 형성된다. 그 각이(25˚내지 35˚)로 이루어질 수 있고, 양호하게는 30˚이다.
테이퍼 형상을 갖는 게이트 전극(118 내지 122) 및 용량 전극(123)을 형성할 때 조금의 잔류도 남기지 않고 에칭을 실행하기 위해, 10% 내지 20% 정도의 에칭 시간이 증가하는 중복 에칭(overlap etching)이 실행되므로, 게이트 절연막(130)은 실질적으로 엷은 부분을 갖는다는 것을 알 수 있다.
또한, 실시예 1에 있어서, LDD 영역을 형성하기 위하여, n형 또는 p형 도전성을 첨가하는 불순물 원소는 마스크로서 끝부에 테이퍼부를 갖는 게이트 전극(118 내지 122)을 이온 도프(ion dope)에 의해 자기 정렬 방식으로 활성층에 첨가한다. 또한, 소망의 LDD 영역을 적당히 형성하기 위해서, n형 또는 p형 도전성을 첨가하는 불순물 원소는 마스크로서 레지스트 패턴을 아이온 도프에 의해 활성층에 첨가한다.
활성층에 채널형 영역(206)을 갖는 구조에 있어서, 게이트 전극과 중복된 LDD 영역(207), 고농도 p형 불순물 영역으로 이루어진 소스 영역(208) 및 드레인 영역(209)은 구동 회로의 제 1 p-채널 TFT(A)200a로 형성된다. 제 1 n-채널 TFT(A) 201a는 영역(210)에 형성한 채널을 갖고, LDD 영역(211)은 활성층에 게이트 전극(119)과 중복한 저농도 n형 불순물 영역, 고농도 n형 불순물 영역에 의해 형성된 소스 영역(212) 및 드레인 영역(213)으로부터 이루어진다.
또한, 상기 구동 회로의 제 2 p-채널 TFT(A)202a의 활성층은 활성층의 채널형 영역(214), 게이트 전극(120)과 중복한 LDD 영역(215), 고농도 p형 불순물 영역에 의해 형성된 소스 영역(216) 및 드레인 영역(217)을 갖는다. 제 2 n-채널 TFT(A)203a에 있어서, 상기 활성층은 채널형 영역(218), 게이트 전극(121)과 중복한 LDD 영역(219), 고농도 n형 불순물 영역에 의해 형성된 소스 영역(220) 및 드레인 영역(221)을 갖는다. 상기 LDD(219)는 LDD 영역(211)과 같은 구조를 갖는다. 화소 TFT(204)는 활성층의 채널형 영역(222a, 222b), 저농도 n형 불순물 영역에 의해 형성된 LDD 영역(223a, 223b) 및 고농도 n형 불순물 영역에 의해 형성된 드레인 영역(225 내지 227)을 갖는다. 상기 LDD 영역(223a, 223b)은 LDD 영역(211)과 같은 구조를 갖는다. 또한, 기억 용량(205)은 용량 배선(123), 게이트 절연막 및 화소 TFT(204)의 드레인 영역(227)에 접속하는 반도체 층(228, 229)으로부터 형성된다. 도 12에 있어서, 구동 회로의 n-채널 TFT 및 p-채널 TFT가 소스와 드레인 페어(drain pair) 사이에 하나의 게이트 전극을 제공하는 단일 게이트구조를 갖고, 화소TFT가 더블 게이트 구조를 갖지만, 상기 TFT들의 어느것이나 단일 게이트 구조로 주어져, 복수의 게이트 전극이 하나의 소스와 드레인 페어 사이에 제공된 멀티 게이트 구조는 어떤 장애도 발생하지 않는다.
또한, 게이트 전극 및 절연막(130)을 덮는 보호 절연막(142)이 있다. 상기 보호 절연막은 실리콘 산화물 막, 실리콘 산화질화물막, 실리콘 질화물막 또는 이런 막들로 합쳐진 적층막에 의해 형성될 수 있다.
또한, 보호 절연막(142)을 덮는 유기 절연 재료로부터 이루어진 충간 절연막(143)이 있다. 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드 및 BCB(benzocyclobutene)와 같은 재료는 유기 수지 재료로 사용될 수 있다.
또한, 접촉 홀을 통해 각각의 활성층상에 형성된 소스 영역 및 드레인 영역과 접속하기 위해 충간 절연막(143)상에 소스 배선들 및 드레인 배선들이 있다. 상기 소스 배선들 및 드레인 배선들은 참조 부호(144a 내지 154a)에 의해 표시된 Ti 및 알루미늄의 절연막의 적층 구조 및 참조 부호(144b 내지 154b)에 의해 표시된 투명 도전막을 갖는다는 것을 알 수 있다. 또한, 상기 드레인 배선(153a, 153b)은 또한 화소 전극으로 기능한다. 인듐(indium)산화물, 아연 합금(In2O3 내지 ZnO) 및 아연 산화물(ZnO)은 투명 도전막을 위해서 적당한 재료이고, 부가적으로 투과율 및 도전율을 높이기 위해서 갈륨을 첨가한 아연 산화물(ZnO:Ga)을 이상적으로 사용할 수 있다.
상기 구성에 있어서, 각 회로를 구성하는 TFT들의 구조는 화소TFT 및 구동 회로에 의해 요구되는 명세서에 따라 최적화되어, 반도체 장치의 동작 성능 및 신뢰성을 향상시키는 것을 가능하게 한다. 또한, 내열성을 갖는 도전재료로 게이트 전극을 형성하는 것에 의해, LDD 영역 및 소스 영역 또는 드레인 영역의 활성화를 쉽게 한다.
또한, 게이트 절연막을 통해 중복된 게이트 영역에 LDD 영역의 형성이 되는 동안, 도전성형을 제어할 목적으로 첨가된 불순물 원소의 농도변화가 처리된 LDD 영역을 형성하는 것에 의해, 특히 드레인 영역 부근에 있어서의 전계 완화 효과가 높아지는 것이 기대될 수 있다.
도 12에 나타내어진 액티브 매트릭스 기판은 반사형의 액정 디스플레이 장치에 적용될 수 있다.
도 12에 나타내어진 상기 액티브 매트릭스 기판이 적용된 액티브 매트릭스형 액정 디스플레이 장치는 도 13을 사용하여 설명된다.
우선, 액티브 매트릭스 기판 상에 수지막이 패턴되어, 로드형 스페이서(rod shape spacer)(405a 내지 405e 및 406)를 형성한다. 상기 스페이서의 배치는 임의로 결정될 수 있다. 수 ㎛의 입자를 살포시킴으로써 스페이서를 형성하는 방법이 사용될 수 있다는 것을 알 수 있다.
얼라인먼트 막(407)은 액정에 향하기 위해 폴리이미드 수지와 같은 재료로부터 액티브 매티릭스 기판의 화소부에 이어서 형성된다. 상기 얼라인먼트 막이 형성된 후, 러빙 처리(rubbing)가 실행되어, 일정한 고정 선치-경사각을 처리하도록 액정 분자에 향한다.
차광막(402), 투명 도전막(403) 및 얼라인먼트 막(404)은 대향측상에 대향 기판(401)내에 형성된다. 상기 차광막(402)은 Ti 막, Cr 막 또는 Al 막과 같은 막에 의해 150㎚ 내지 300㎚의 두께로 형성된다. 화소부 및 구동 회로가 형성된 상기 액티브 매트릭스 기판과 대향 기판은 실링 부재(408)에 의해 함께 합쳐진다.
그 후, 액정 재료(409)는 두 기판 사이에 주입된다. 공지된 액정 재료가 액정 재료로 사용될 수 있다. 예를 들면 TN 액정 이외에, 전계와 관련한 투과율이 연속적으로 변화는 전기 광학 응답을 나타내는 무임계값 반강전기 혼합 액정(thresholdless atiferroelectric mixed liquid crystal)이 또한 사용될 수 있다. V형 전기광학 응답 특성은 얼마간의 무임계값 반강전기 혼합 액정이 표시된다. 도 13에 나타내어진 반사형 액티브 매트릭스형 액정 디스플레이 장치가 완성된다.
[실시예 2]
실시예 2는 도 14를 사용하여 상기 실시예 1과는 버텀(bottom) 게이트 TFT를 사용한 디스플레이 장치를 제조하는 예를 나타낸다.
우선, 금속 적층막은 절연 기판(1801)상에 스퍼터링함으로써 형성된다. 상기 금속 적층막은 하층을 위한 텅스텐 질화물 및 상층을 위한 텅스턴 막을 갖는다. 상기 기판과 접속하는 기초막이 SiOxNy에 의해 표시된 실리콘 산화질화물막과 같은 막으로부터 또한 형성될 수 있다는 것을 알 수 있다. 이어서, 소망 게이트 배선 패턴을 얻기 위해서 레지스트 마스크는 포토리소그래픽에 의해 형성된다.
게이트 절연막 및 채널 형성 영역과 같은 구성은 밑바닥 게이트 TFT의 게이트 배선 상에 형성될 필요가 있다. 상기 밑바닥 게이트 구조 TFT의 특성, 게이트 배선 상에 형성된 막들의 피복성 및 게이트 절연막의 내압을 향상시키기 위해서 게이트 배선들(1802 내지 1805)의 테이퍼 각이 60˚이하인 것이 양호하고, 더 양호하게는 40˚이하인 것이다.
이어서, 상기 발명의 실시예 형태에 나타내어진 바와 같이, 게이트 배선(1802 내지 1805)의 테이퍼 각은 60˚이하인 것이 양호하고, 더 양호하게는 40˚이하이며, ICP 에칭 장치를 사용하여, 바이어스 파워 및 특정 가스 유량비를 적절히 선택한다. 공지된 기술들이 그 후의 처리를 위해 사용될 수 있고, 부과된 특별한 제한이 없다.
도 14에 있어서, 참조 부호(1814)는 CMOS회로를 표시, 참조 부호(1815)는 n-채널 TFT를 표시, 참조 부호(1817)는 충간 절연막을 표시, 참조 부호(1818a)는 화소 전극을 표시 및 참조 부호(1818b)는 ITO막을 표시한다. 상기 ITO막(1818b)은 접착성(1822)을 통해 FPC(1823)와 같은 외부 단말기과 접속하기 위해 형성된다. 또한, 참조 부호(1819)는 액정 재료를 표시 및 참조 부호(1820)는 대향 전극을 표시한다. 또한, 참조 부호(1801)는 제 1 기판을 표시, 참조 부호(1808)는 실링 영역을 표시, 참조 부호(1807 및 1809 내지 1812)는 로드형 스페이서를 표시 및 참조 부호(1812)는 제 2 기판을 표시한다.
실시예 2가 실시예 1과 자유롭게 합칠 수 있다는 것을 알 수 있다.
[실시예 3]
본 발명을 이용하여 절연면 상에 형성된 여러 가지의 배선 구조의 일례가 도 15a 내지 15f에 나타내어진다. 텅스텐을 주성분으로 하는 재료(1501)로부터 이루어지고 절연면을 갖는 막(또는 기판)(1500)상에 형성된 단층 구조 배선의 단면도는 도 15a에 나타내어진다. 상기 배선은 스퍼터링 가스와 같은 순도 6N(99.9999%)의 목표와 단일 가스, 아르곤(Ar)을 사용하여 스퍼터링함으로써 형성된 패터닝에 의해 형성될 수 있다. 상기 압력은 기판 온도를 300℃이하로 설정, 스퍼터링 가스 압력을 1.0㎩이하로 설정하는 것에 의해 제어되어, 다른 조건(스퍼터링 파워)이 실시자에 의해 적절히 결정될 수 있다는 것을 알 수 있다.
상기 패터닝을 실행할 때, 테이퍼 각(α)은 예를 들면 바이어스 파워 밀도에 따른 본 발명의 실시예 형태에 나타내어진 방법에 의해 제어된다.
이렇게 얻어진 상기 배선(1501)의 단면형상은 소망의 테이퍼 각(α)를 갖는다. 또한, 배선(1501)에 포함된 불순물 원소가 거의 없어서, 특히 산소의 함유량이 30ppm이하로 될 수 있어, 전기 저항율이 20μΩ·㎝이하, 대체로 6μΩ·㎝과 15μΩ·㎝ 사이에 될 수 있다. 또한, 상기 막 응력은 -5 × 1010 dyn/㎠ 내지 5 × 1010 dyn/㎠의 범위 내에 조절될 수 있다.
도 15b는 실시예 1의 게이트 전극과 유사한 2층 구조를 나타낸다. 텅스텐 질화물(WNx)이 하층이 되고, 텅스텐이 상층이 될 수 있다는 것을 알 수 있다. 또한, 텅스텐 질화물막(1502)의 두께는 10 ㎚ 내지 50㎚(양호하게는 10㎚ 내지 30 ㎚사이)으로 설정될 수 있어, 상기 텅스텐 막(1503)의 두께가 200㎚ 내지 400 ㎚(양호하게는 250㎚ 내지 350㎚사이)으로 설정될 수 있다는 것을 알 수 있다. 상기 두 막은 대기에 노출되는 일없이 실시예 3의 스퍼터링을 사용하여 연속적으로 적층될 수 있다.
도 15c는 텅스템을 주성분으로 하는 재료로부터 이루어지고, 절연막(1505)에 의해 절연면이 처리된 막(또는 기판)(1500)상에 형성된 배선(1504)을 덮는 일예이다. 상기 절연막(1505)은 실리콘 질화물막, 실리콘 산화물 막 및 실리콘 산화질화물막 SiOxNy(0<x 및 y<1)에 의해 형성될 수 있고 또는 이런 막들의 결합인 적층막에 의해 형성될 수 있다.
도 15d는 텅스텐을 주성분으로 하는 재료로부터 이루어진 배선(1506)표면을 덮는 일예로, 절연막(1505)에 의해 절연면이 처리된 막(또는 기판)(1500) 상에 형성된다. 플라즈마 질산와 같은 질산 처리는 도 15a 상태의 배선 상에 실행될 수 있어, 도 15d의 구조가 얻어질 수 있다는 것을 알 수 있다.
도 15e는 텅스텐을 주성분으로 하는 재료로부터 이루어진 배선(1509)을 둘러싼 일예로, 텅스텐 질화물막(1510 내지 1508)에 의해 절연면을 갖는 막(또는 기판)(1500)상에 형성된다. 플라즈마 질화와 같은 질화 처리는 도 15b 상태의 배선 상에 실행될 수 있어, 도 15e의 구조가 얻어질 수 있다는 것을 알 수 있다.
도 15f는 도 15e 상태를 형성한 뒤, 절연막(1511)으로 덮는 일예이다. 상기 절연막(1511)은 실리콘 질화물막, 실리콘 산화물 막, 실리콘 산화질화물막 또는 이런 막들의 결합인 적층막에 의해 형성될 수 있다.
본 발명품은 여러 가지의 배선 구조에 적용될 수 있다. 실시예 1과 실시예 2에 나타내어진 구성과 실시예 3의 구성을 자유롭게 합칠 수 있다.
[실시예 4]
실시예 4에는, 실리콘 기판 위에 제조된 반사형 액정 디스플레이 장치에 본 발명을 적용한 경우가 설명된다. 실시예 1의 결정 실리콘막을 포함하는 활성층 대신에, n형 또는 p형 도전성을 첨가하는 불순물 원소는 실리콘 기판에 직접적으로 첨가되어, 상기 TFT 구조가 실현될 수 있다. 또한, 상기 구조는 반사형이기 때문에 높은 반사율(예를 들면, 알루미늄, 실버 또는 이것들의 합금(Al-Ag 합금))등은 화소 전극으로서 사용될 수 있다.
임의의 실시예 1 내지 실시예 3의 구성과 실시예 4의 구성을 자유롭게 합칠 수 있다는 것을 알 수 있다.
[실시예 5]
본 발명은 종래의 MOSFET위에 충간 절연막을 형성하여 그 위에 TFT을 형성할 때에 사용하는 것이 가능하다. 바꾸어 말하면, 3차원의 구조를 갖는 반도체 장치를 실현하는 것이 가능하다. 또한, SIMOX, 스마트-컷(SOITEC사의 등록상표) 또는 ELTRAN(캐논(주)의 등록상표)와 같은 SOI를 사용하는 것도 가능하다.
임의의 실시예 1 내지 실시예 4의 구성와 실시예 5의 구성를 자유롭게 합칠 수 있다는 것을 알 수 있다.
[실시예 6]
본 발명은 액티브 매트릭스 EL 디스플레이에 적용하는 것이 가능하다. 일예는 도 16에 나타내어진다.
도 16는 액티브 매트릭스 EL 디스플레이의 회로도이다. 참조 부호(81)는 화소부를 표시하고 있어, 상기 주변에 x-방향 구동 회로(82) 및 y-방향 구동 회로(83)가 형성된다. 또한, 화소부(81)의 각 화소는 스위치 TFT(84), 용량(85), 전류 제어TFT(86) 및 유기 EL 원소(87)를 포함하여 스위치(84)이 x-방향 신호 라인(88a 또는 88b) 및 y-방향 신호 라인(89a 또는 89b, 89c)에 접속된다. 또한, 파워 공급 라인(90a, 90b)은 전류 제어TFT(86)에 접속된다.
본 실시예의 액티브 매트릭스 EL 디스플레이에 있어서, x-방향 구동 회로(82), y-방향 구동 회로(83) 및 전류 제어 TFT(86)에 사용된 TFT들은 도 12의 p-채널 TFT(200a) 또는 p-채널 TFT(200b) 및 도 12의 n-채널 TFT(201a) 또는 n-채널 TFT(203a)의 결합에 의해 형성된다. 상기 스위치 TFT(84)의 TFT들은 도 12의 n-채널 TFT(204)에 의해 형성된다.
임의의 실시예 1 내지 실시예 5의 구성과 본 발명의 액티브 매트릭스 EL 디스플레이를 자유롭게 합칠 수 있다는 것을 알 수 있다.
[실시예 7]
상기 실시예 1의 도 13에 나타내어진 액티브 매트릭스 EL 디스플레이 장치의 구조는 도 17의 사시도와 관련하여 설명된다. 상기 액티브 매트릭스 기판(제 1 기판)은 글라스 기판(801)위에 형성된 화소부(802), 게이트측 구동 회로(803) 및 소스측 구동 회로(804)를 포함한다. 상기 화소부(도 13의 화소 TFT(204)에 대응)의 화소 TFT(805)는 n-채널 TFT이고, 화소 전극(806) 및 기억 용량(807)(도 13의 기억 용량(205)에 대응)에 접속된다.
상기 주변에 배치된 구동 회로는 CMOS회로를 기본으로서 형성된다. 상기 게이트측 구동 회로(83) 및 소스측 구동 회로(804)는 각각 게이트 배선(808) 및 소스 배선(809)을 통해 화소부(802)에 접속된다.
또한, 입출력 배선(접속 배선)(812, 813)은 구동 회로에 신호를 전달하기 위해 FPC(810)과 접속된 외부 입출력 단말기(811)에 배치된다.
도 17에 나타내어진 반도체 장치가 상기 명세서의 액티브 매트릭스 액정 디스플레이 장치로 설명되고, 도 17에 나타내어진 바와 같이 FPC로 설치된 액정 패널은 일반적으로 액정 모듈로 설명된다. 따라서, 액정 모듈은 본 실시예의 액티브 매트릭스 액정 디스플레이 장치로 언급된다.
[실시예 8]
본 발명을 실시하여 제조된 TFT들은 여러 가지의 전기광학 장치에 사용될 수 있다. 즉, 본 발명은 디스플레이 섹션과 같은 전기광학 장치로서 통합된 전가 기기 모두에 적용될 수 있다.
전자기기위 일예는 비디오 카메라, 디지털 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 착용 디스플에이, 카 네비게이션 시스템, 퍼스널 컴퓨터 및 휴대용 정보 단말기(모빌 컴퓨터, 셀 방식 전화, 전자 서적)을 포함한다. 도 18a 내지 18f는 이런 일예들을 나타낸다.
도 18a는 본체(2001), 화상 입력 섹션(2002), 디스플레이 섹션(2003) 및 키보드(2004)를 포함한 퍼스널 컴퓨터를 나타낸다. 본 발명은 화상 입력 섹션(2002), 디스플에이 섹션(2003) 또는 다른 신호 구동 회로에 적용될 수 있다.
도 18b는 본체(2101), 디스플에이 섹션(2102), 사운드 입력 섹션(2103), 오퍼레이션 스위치(2105) 및 화상 수신 섹션(2106)을 포함한 비디오 카메라를 나타낸다.
도 18c는 본체(2201), 카메라 섹션(2202), 화상 수신 섹션(2203), 오퍼레이션 스위치(2204) 및 디스플레이 섹션(2205)을 포함한 모빌 컴퓨터를 나타낸다.
도 18d는 본체(2301), 디스플레이 섹션(2302) 및 암 섹션(2303)을 포함한 고글형 디스플레이를 나타낸다.
도 18e는 프로그램을 저장한 기록 매체(이후, 기록매체로 명칭)를 사용한 플레이어를 나타낸다. 본체(2401), 디스플레이 섹션(2402) 및 스피커 부(2403), 기록 매체(2404) 및 오퍼레이션 스위치(2405)를 포함한다. 상기 장치의 기록 매체로서 DVD(digital versatile disc), CD, 등을 사용하여 음악 감상, 영화 감상, 게임 또는 인터넷 사용이 실행될 수 있다.
도 18f는 본체(2501), 디스플레이 섹션(2502), 뷰 파인더 섹션(2503), 오퍼레이션 스위치(2504) 및 화상 수령부(도지되지 않음)를 포함한 디지털 카메라를 나타낸다.
상기 설명과 같이, 본 발명의 적용 범위는 매우 넓어, 여러 분야의 전자 기기에 적용될 수 있다. 또한, 본 실시예의 전자 기기는 임의의 실시예 1 내지 7의 구성을 사용하여 실현될 수 있다.
[실시예 9]
본 발명을 실시하여 제조된 TFT들은 여러 가지의 전기광학 장치를 위해 사용될 수 있다. 즉, 본 발명은 즉, 본 발명은 디스플레이 섹션과 같은 전기광학 장치로서 통합된 전가 기기 모두에 적용될 수 있다.
전자 기기로서, 프로젝터(리어형(rear type) 또는 프런트형(front type))등이 주어질 수 있다. 실예는 도 19a 내지 19d에 나타내어진다.
도 19a는 프로젝션 시스템(2601) 및 스크린(2602)을 함한 프런트형 프로젝터를 나타낸다. 본 발명은 프로젝션 시스템(2601)의 부분을 형성하는 액정 디스플레이 장치(2808) 또는 다른 신호 구동 회로에 적용될 수 있다.
도 19b는 본체(2701), 프로젝션 시스템(2702), 반사경(2703) 및 스크린(2704)을 포함한 리어형 프로젝터를 나타낸다.
도 19c는 도 19a 및 19b의 디스플레이 장치(2601, 2702) 구조의 일예를 나타낸다. 상기 프로젝션 시스템(2601, 2702)은 광원 광학 시스템(2801), 반사경(2802, 2804 내지 2806), 다이크로닉 반사경(2803), 프리즘(2807), 액정 디스플레이 장치(2808), 위상차 플레이트(2809) 및 프로젝션 광학 시스템(2810)을 포함한다. 상기 프로젝션 광학 시스템(2801)은 프로젝션 렌즈를 포함하는 광학 시스템을 포함한다. 본 실시예는 3-플레이트 시스템의 일예를 나타내었지만, 이런 시스템에 한정하지 않고, 단일-플레이트 광학 시스템에 적용될 수도 있다. 도 19c의 화살표에 의해 표시된 광학 경로에 있어, 실시자는 광학 렌즈, 편광 기능을 갖는 막, 위상을 조절하는 막, IR 필름 등을 적절히 배치한다.
도 19d는 도 19c의 광원 광학 시스템(2801)의 구조의 일예를 나타낸다. 상기 실시예에서, 광원 광학 시스템은 반사경(2811), 광원(2812), 렌즈 배열(2813, 2814), 편광 변화 소자(2815) 및 집광 렌즈(2816)를 포함한다. 부가적으로, 도 19d의 나타내어진 광원 광학 시스템이 일예이지만 한정되어 있진 않다. 예를 들면 광원 광학 시스템에 있어서, 실시자는 광학 렌즈, 편광 기능을 갖는 막, 위상을 조절하는 막, IR 필름 등을 적절히 배치한다.
상기 설명과 같이, 본 발명의 적용 범위는 매우 넓어, 여러 분야의 전자 기기에 적용될 수 있다. 또한, 본 실시예의 전자 기기는 임의의 실시예 1 내지 3 및 7의 구성을 사용하여 실현될 수 있다. 단지, 본 실시예의 프로젝션이 투과형 액정 디스플레이 장치이며, 반사형 액정 디스플레이 장치에는 적용될 수 없다는 것이다.
배선의 테이퍼 각(α)의 제어 가능한 바이어스 파워 및 특정 가스 유량비의 조건을 적당히 설정하는 것에 의해, 기초막에 대하는 선택비가 높아지고, 본 발명에 따라서 소망의 테이퍼 각(α)이 얻어진다. 그 결과로서, 배선 상에 형성된 막의 피복성이 양호해지므로, 배선 조각, 배선 파손물 및 단락 회로가 저감될 수 있다.
또한, 에칭은 섹션 내에 양호한 분포로 실행되어, 동일 배선 형상이 얻어진다.
또한, 본 발명은 접촉 홀 등의 개시 처리에 적용될 수도 있다.
도 1은 테이퍼 각(α)의 바이어스 파워 의존성을 나타내는 도면.
도 2는 테이퍼 각(α)의 특정 CF4 유량비 의존성을 나타내는 도면.
도 3은 테이퍼 각(α)의 특정(W/레지스트) 선택비 의존성을 나타내는 도면.
도 4는 ICP 에칭 장치의 플라즈마 생성 기구를 나타내는 도면.
도 5는 멀티-나선형 코일의 ICP 에칭 장치를 나타내는 도면.
도 6a및 6b는 테이퍼 각(α)의 설명도.
도 7a 내지 7c는 배선의 단면 SEM 사진도.
도 8a 및 8b는 배선의 단면 SEM 사진도.
도 9a 및 9b는 에칭레이트와 특정(W/레지스트) 선택비의 바이어스 파워 의존성을 나타내는 도면.
도 10a 및 10b는 에칭레이트와 특정(W/레지스트) 선택비의 특정 CF4 유량비 의존성을 나타내는 도면.
도 11a 및 11b는 에칭레이트와 특정(W/레지스트) 선택비의 ICP 파워 의존성을 나타내는 도면.
도 12는 액티브 매트릭스형 액정 디스플레이 장치의 단면도.
도 13는 액티브 매트릭스형 액정 디스플레이 장치의 단면도.
도 14는 액티브 매트릭스형 액정 디스플레이 장치의 단면도.
도 15a 내지 15f는 배선의 단면도.
도 16은 액티브 매트릭스형 EL 디스플레이 장치의 구조를 나타내는 도면.
도 17은 AM-LCD의 외관을 나타내는 도면.
도 18a 내지 18f는 전자기기의 일예를 나타내는 도면.
도 19a 내지 19d는 전자기기의 일예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 석영판 23 : 매칭 박스
24 : RF 전원 601 : 기판
602 : 기초막 603a : 금속 적층막
604a : 레지스트 마스크 패턴 1807 : 로드형 스페이서

Claims (19)

  1. 디스플레이 장치 제조 방법에 있어서:
    기판 상에 반도체 층을 형성하는 단계와;
    상기 반도체 층 상에 절연막을 형성하는 단계와;
    상기 절연막 상에 금속막을 형성하는 단계와;
    게이트 전극을 형성하기 위해, 상기 금속막을 ICP 에칭에 의해 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계를 포함하는, 디스플레이 장치 제조 방법.
  2. 디스플레이 장치 제조 방법에 있어서:
    기판 상에 반도체 층을 형성하는 단계와;
    상기 반도체 층 상에 절연막을 형성하는 단계와;
    상기 절연막 상에 금속막을 형성하는 단계와;
    게이트 전극을 형성하기 위해 상기 금속막을 ICP 에칭에 의해 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계와;
    상기 게이트 전극이 마스크로서 사용되어 상기 반도체 층에 불순물 이온을 주입하는 단계를 포함하는, 디스플레이 장치 제조 방법.
  3. 디스플레이 장치 제조 방법에 있어서:
    기판 상에 반도체 층을 형성하는 단계와;
    상기 반도체 층 상에 절연막을 형성하는 단계와;
    상기 절연막 상에 금속막을 형성하는 단계와;
    상기 기판을 에칭 챔버에 제공된 전극에 인접하여 배치하는 단계로서, 상기 에칭 챔버는 나선형 코일을 구비하는, 상기 배치 단계와;
    에칭 가스를 상기 에칭 챔버에 주입하는 단계와;
    상기 에칭 가스의 플라즈마를 형성하기 위해, RF 전력을, 상기 나선형 코일을 통하여 상기 에칭 가스에 공급하는 단계와;
    게이트 전극을 형성하기 위해, 바이어스 전압을 상기 에칭 챔버의 상기 전극에 인가하여, 상기 금속막을 상기 에칭 가스의 플라즈마를 사용하여 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계를 포함하는, 디스플레이 장치 제조 방법.
  4. 디스플레이 장치 제조 방법에 있어서:
    기판 상에 반도체 층을 형성하는 단계와;
    상기 반도체 층 상에 절연막을 형성하는 단계와;
    상기 절연막 상에 금속막을 형성하는 단계와;
    상기 기판을 에칭 챔버에 제공된 전극에 인접하여 배치하는 단계로서, 상기 에칭 챔버는 나선형 코일을 구비하는, 상기 배치 단계와;
    에칭 가스를 상기 에칭 챔버에 주입하는 단계와;
    상기 에칭 가스의 플라즈마를 형성하기 위해, RF 전력을, 상기 나선형 코일을 통하여 상기 에칭 가스에 공급하는 단계와;
    게이트 전극을 형성하기 위해, 바이어스 전압을 상기 에칭 챔버의 상기 전극에 인가하여, 상기 금속막을 상기 에칭 가스의 플라즈마를 사용하여 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계와;
    상기 게이트 전극이 마스크로서 사용되어 상기 반도체 층에 불순물 이온을 주입하는 단계를 포함하는, 디스플레이 장치 제조 방법.
  5. 디스플레이 장치 제조 방법에 있어서:
    SiH4 및 N2O를 함유하는 제 1 반응 가스를 사용한 플라즈마 CVD에 의해, 기판 상에 제 1 실리콘 산화질화물막을 형성하는 단계와;
    상기 실리콘 산화질화물막 상에 반도체 층을 형성하는 단계와;
    SiH4 및 N2O를 함유하는 제 2 반응 가스를 사용한 플라즈마 CVD에 의해, 상기 반도체 층 상에 제 2 실리콘 산화질화물막을 형성하는 단계와;
    상기 제 2 실리콘 산화질화물막 상에 금속막을 형성하는 단계와;
    게이트 전극을 형성하기 위해, 상기 금속막을 ICP 에칭에 의해 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계를 포함하는, 디스플레이 장치 제조 방법.
  6. 디스플레이 장치 제조 방법에 있어서:
    SiH4 및 N2O를 함유하는 제 1 반응 가스를 사용한 플라즈마 CVD에 의해, 기판 상에 제 1 실리콘 산화질화물막을 형성하는 단계와;
    상기 실리콘 산화질화물막 상에 반도체 층을 형성하는 단계와;
    SiH4 및 N2O를 함유하는 제 2 반응 가스를 사용한 플라즈마 CVD에 의해, 상기 반도체 층 상에 제 2 실리콘 산화질화물막을 형성하는 단계와;
    상기 제 2 실리콘 산화질화물막 상에 금속막을 형성하는 단계와;
    게이트 전극을 형성하기 위해, 상기 금속막을 ICP 에칭에 의해 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계와;
    상기 게이트 전극이 마스크로서 사용되어 상기 반도체 층에 불순물 이온을 주입하는 단계를 포함하는, 디스플레이 장치 제조 방법.
  7. 디스플레이 장치 제조 방법에 있어서:
    SiH4 및 N2O를 함유하는 제 1 반응 가스를 사용한 플라즈마 CVD에 의해, 기판 상에 제 1 실리콘 산화질화물막을 형성하는 단계와;
    상기 실리콘 산화질화물막 상에 반도체 층을 형성하는 단계와;
    SiH4 및 N2O를 함유하는 제 2 반응 가스를 사용한 플라즈마 CVD에 의해, 상기 반도체 층 상에 제 2 실리콘 산화질화물막을 형성하는 단계와;
    상기 제 2 실리콘 산화질화물막 상에 금속막을 형성하는 단계와;
    상기 기판을 에칭 챔버에 제공된 전극에 인접하여 배치하는 단계로서, 상기 에칭 챔버는 나선형 코일을 구비하는, 상기 배치 단계와;
    에칭 가스를 상기 에칭 챔버에 주입하는 단계와;
    상기 에칭 가스의 플라즈마를 형성하기 위해, RF 전력을, 상기 나선형 코일을 통하여 상기 에칭 가스에 공급하는 단계와;
    게이트 전극을 형성하기 위해, 바이어스 전압을 상기 에칭 챔버의 상기 전극에 인가하여, 상기 금속막을 상기 에칭 가스의 플라즈마를 사용하여 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계를 포함하는, 디스플레이 장치 제조 방법.
  8. 디스플레이 장치 제조 방법에 있어서:
    SiH4 및 N2O를 함유하는 제 1 반응 가스를 사용한 플라즈마 CVD에 의해, 기판 상에 제 1 실리콘 산화질화물막을 형성하는 단계와;
    상기 실리콘 산화질화물막 상에 반도체 층을 형성하는 단계와;
    SiH4 및 N2O를 함유하는 제 2 반응 가스를 사용한 플라즈마 CVD에 의해, 상기 반도체 층 상에 제 2 실리콘 산화질화물막을 형성하는 단계와;
    상기 제 2 실리콘 산화질화물막 상에 금속막을 형성하는 단계와;
    상기 기판을 에칭 챔버에 제공된 전극에 인접하여 배치하는 단계로서, 상기 에칭 챔버는 나선형 코일을 구비하는, 상기 배치 단계와;
    에칭 가스를 상기 에칭 챔버에 주입하는 단계와;
    상기 에칭 가스의 플라즈마를 형성하기 위해, RF 전력을, 상기 나선형 코일을 통하여 상기 에칭 가스에 공급하는 단계와;
    게이트 전극을 형성하기 위해, 바이어스 전압을 상기 에칭 챔버의 상기 전극에 인가하여, 상기 금속막을 상기 에칭 가스의 플라즈마를 사용하여 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계와;
    상기 게이트 전극이 마스크로서 사용되어 상기 반도체 층에 불순물 이온을 주입하는 단계를 포함하는, 디스플레이 장치 제조 방법.
  9. 디스플레이 장치 제조 방법에 있어서:
    기판 상에 반도체 층을 형성하는 단계와;
    상기 반도체 층 상에 절연막을 형성하는 단계와;
    상기 절연막 상에 금속막을 형성하는 단계와;
    게이트 전극을 형성하기 위해, 상기 금속막을 ICP 에칭에 의해 패터닝하여, 상기 게이트 전극의 측면들이 테이퍼되도록 하는 패터닝 단계를 포함하며,
    상기 측면들의 테이퍼 각은 20° 내지 70°인, 디스플레이 장치 제조 방법.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 측면들의 테이퍼 각은 25° 내지 35°인, 디스플레이 장치 제조 방법.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속막은 텅스텐 또는 텅스텐의 합금을 포함하는, 디스플레이 장치 제조 방법.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 금속막은 Ta, Ti, Mo, Cr 및 Nb로 구성된 그룹으로부터 선택된 재료를 포함하는, 디스플레이 장치 제조 방법.
  13. 제1항, 제2항, 제5항, 제6항 및 제9항 중 어느 한 항에 있어서, 상기 ICP 에칭은 불소를 함유하는 제 1 가스 및 염소를 함유하는 제 2 가스를 함유하는 에칭 가스를 사용하여 실행되는, 디스플레이 장치 제조 방법.
  14. 제13항에 있어서, 상기 제 1 가스는 CF4, C2F6 및 C4F8 중 적어도 하나이며, 상기 제 2 가스는 Cl2, SiCl4 및 BCl3 중 적어도 하나인, 디스플레이 장치 제조 방법.
  15. 제3항, 제4항, 제7항 및 제8항 중 어느 한 항에 있어서, 상기 에칭 가스는 불소를 함유하는 제 1 가스 및 염소를 함유하는 제 2 가스를 함유하는, 디스플레이 장치 제조 방법.
  16. 제15항에 있어서, 상기 제 1 가스는 CF4, C2F6 및 C4F8 중 적어도 하나이며, 상기 제 2 가스는 Cl2, SiCl4 및 BCl3 중 적어도 하나인, 디스플레이 장치 제조 방법.
  17. 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 제 1 반응 가스는 H2를 더 함유하는, 디스플레이 장치 제조 방법.
  18. 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 제 2 반응 가스는 O2를 더 함유하는, 디스플레이 장치 제조 방법.
  19. 제3항, 제4항, 제7항 및 제8항 중 어느 한 항에 있어서, 상기 나선형 코일은 멀티 나선형 코일인, 디스플레이 장치 제조 방법.
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