JP4755143B2 - 半導体装置の作製方法 - Google Patents

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Description

本願発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。特に本発明は金属薄膜をエッチングするドライエッチング法、及び、そのドライエッチング法により得られるテーパー形状の配線を備えた半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
従来、TFTの配線材料には、加工のしやすさ、電気抵抗率、および耐薬品性などから、Alが多用されている。しかし、AlをTFTの配線に用いた場合、熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル形成領域への拡散により、TFTの動作不良やTFT特性の低下を引き起こしていた。そのため、Al以外の配線材料としては、バルクの比抵抗が5.5μΩ・cmと比較的低く、耐熱性の高いタングステン(W)が望ましい材料として挙げられる。
また、近年、微細加工技術への要求はますます厳しくなってきている。特に液晶ディスプレイにおいては、高精細化および大画面化に伴い、配線の加工工程において高選択比とともに非常に厳しい線幅の制御が求められている。
一般に配線の加工は、溶液を用いるウエットエッチングまたは、ガスを用いるドライエッチングで行うことができる。ただし、ウエットエッチングは、配線の微細化、再現性確保、廃棄物の削減およびコストの低減を考慮した場合、不利であるため、配線の加工はドライエッチングに向かうものと考えられる。
タングステン(W)をドライエッチング法により加工する際、用いられるエッチングガスとしてはSF6とCl2との混合ガスが一般的であった。この混合ガスを用いた場合にはエッチングレートが大きく短時間での微細加工が可能である一方、所望のテーパー形状を得ることは困難であった。配線の上に形成する積層膜のカバレッジを改善するため、デバイス構造によっては配線の断面を意図的に順テーパーとする場合がある。
そこで、本発明の課題は、タングステン(W)またはタングステン化合物からなる被エッチング層をその断面が順テーパー形状となるようにパターニングするドライエッチング方法を提供する。また、このようなドライエッチング方法において被エッチング層の場所によらず、均一なテーパー角度で、且つ任意のテーパー角度を制御する方法を提供する。加えて、上記方法により得られた任意のテーパー角度を有する配線を用いた半導体装置およびその作製方法を提供する。
本明細書で開示する配線に関する発明の構成は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、またはタングステン合金を主成分とする金属合金膜からなり、テーパー角αが5°〜85°の範囲であることを特徴とする配線である。
また、配線に関する他の発明の構成は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、またはタングステン合金を主成分とする金属合金膜から選ばれた薄膜を積層した積層構造を有し、テーパー角αが5°〜85°の範囲である配線である。
また、上記各構成において、前記金属合金膜は、Ta、Ti、Mo、Cr、Nb、Siから選ばれた一種の元素または複数種の元素とタングステンとの合金膜であることを特徴としている。
また、上記各構成において、前記金属化合物膜は、タングステンの窒化物膜であることを特徴としている。
また、上記各構成において、密着性を向上させるために導電性を有するシリコン膜(例えばリンドープシリコン膜、ボロンドープシリコン膜等)を最下層に設ける構成としてもよい。
また、半導体装置に関する発明の構成は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、またはタングステン合金を主成分とする金属合金膜からなり、テーパー角αが5°〜85°の範囲である配線を備えた半導体装置である。
また、半導体装置に関する他の発明の構成は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、またはタングステン合金を主成分とする金属合金膜から選ばれた薄膜を積層した積層構造を有し、テーパー角αが5°〜85°の範囲である配線を備えた半導体装置である。
また、上記半導体装置に関する各構成において、前記配線は、TFTのゲート配線であることを特徴としている。
また、配線の作製方法に関する発明の構成は、下地膜上に金属薄膜を形成する工程と、前記金属薄膜上にレジストパターンを形成する工程と、前記レジストパターンを有する金属薄膜にエッチングを行い、バイアスパワー密度に応じてテーパー角αが制御された配線を形成する工程とを有する配線の作製方法である。
また、配線の作製方法に関する他の発明の構成は、下地膜上に金属薄膜を形成する工程と、前記金属薄膜上にレジストパターンを形成する工程と、前記レジストパターンを有する金属薄膜にエッチングを行い、フッ素を含む反応ガスの流量に応じてテーパー角αが制御された配線を形成する工程とを有する配線の作製方法である。
また、上記配線の作製方法に関する各構成において、前記エッチングは、フッ素を含む第1反応ガスと塩素を含む第2反応ガスとの混合ガスであるエッチングガスを用い、前記エッチングガスにおける前記下地膜と前記金属薄膜との選択比が2.5より大きいことを特徴としている。
また、上記配線の作製方法に関する各構成において、前記金属薄膜は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、またはタングステン合金を主成分とする金属合金膜から選ばれた薄膜、またはそれらの積層膜であることを特徴としている。
また、ドライエッチング方法に関する発明の構成は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、またはタングステン合金を主成分とする金属合金膜から選ばれた薄膜の所望部分をエッチングガスによって除去するドライエッチング方法であって、前記エッチングガスは、フッ素を含む第1反応ガスと塩素を含む第2反応ガスとの混合ガスであることを特徴とするドライエッチング方法である。
また、上記ドライエッチング方法に関する発明の構成において、前記第1反応ガスは、CF4、C26、またはC48から選ばれたガスであることを特徴としている。
また、上記ドライエッチング方法に関する発明の構成において、前記第2反応ガスは、Cl2、SiCl4、またはBCl3から選ばれたガスであることを特徴としている。
また、上記ドライエッチング方法に関する発明の構成において、ICPエッチング装置を用いてドライエッチングを行うことを特徴としている。。
また、上記ドライエッチング方法に関する発明の構成において、前記ICPエッチング装置のバイアスパワー密度を調節することによってテーパー角αを制御することを特徴としている。
また、ドライエッチング方法に関する他の発明の構成は、エッチングによって形成される穴、溝等の内側側壁のテーパー角を、バイアスパワー密度に応じて制御することを特徴とするドライエッチング方法である。
また、ドライエッチング方法に関する他の発明の構成は、エッチングによって形成される穴、溝等の内側側壁のテーパー角を、ガスの流量比に応じて制御することを特徴とするドライエッチング方法である。
本発明によれば、配線のテーパー角αが制御可能な条件、バイアスパワー及びガス流量比を適宜設定することにより、下地に対する選択比を高くとりつつ、所望のテーパー角αを得ることができる。その結果、その配線上に形成する膜の被覆性が良好となるため、配線の欠け、断線、短絡等の不良発生を低減することができる。
また、面内分布よくエッチングすることができ、均一な配線形状が得られる。
また、本発明をコンタクトホール等の開口工程に適用することもできる。
本願発明の実施形態について、図1〜図8を用いて以下に説明する。
本発明では、高密度プラズマを使用するICP(Inductively Coupled Plasma)エッチング装置を使用した。簡略に説明すると、ICPエッチング装置は、低圧力でRF電力を誘導的にプラズマ中に結合させることで、1011個/cm3以上のプラズマ密度を達成して、高選択比かつ高エッチングレートの加工を行うものである。
まず、ICPドライエッチング装置プラズマ生成機構について図4を用いて詳細に説明する。
図4にエッチングチャンバーの簡略構造図を示す。チャンバー上部の石英板11上にアンテナコイル12を配置し、マッチングボックス13を介してRF電源14に接続されている。また、対向に配置された基板側の下部電極15にもマッチングボックス16を介してRF電源17が接続されている。
基板上方のアンテナコイル12にRF電流が印加されると、アンテナコイル12にRF電流Jがθ方向に流れ、Z方向に磁界Bが発生する。
Figure 0004755143
ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Eが生じる。
Figure 0004755143
この誘導電界Eで電子がθ方向に加速されガス分子と衝突し、プラズマが生成される。誘導電界の方向がθ方向なので、荷電粒子がエッチングチャンバー壁や、基板に衝突して電荷を消失する確率が低くなる。従って、1Pa程度の低圧力でも高密度のプラズマを発生させることができる。また、下流へは、磁界Bがほとんどないので、シート状に広がった高密度プラズマ領域となる。
アンテナコイル12(ICPパワーが印加される)と基板側の下部電極15(バイアスパワーが印加される)のそれぞれに印加するRFパワーを調節することによってプラズマ密度と自己バイアス電圧を独立に制御することが可能である。また、被処理物の材料に応じて印加するRFパワーの周波数を異ならせることも可能となる。
ICPエッチング装置で高密度プラズマを得るためには、アンテナコイル12に流れるRF電流Jを低損失で流す必要があり、大面積化するためには、アンテナコイル12のインダクタンスを低下させなければならない。そのために図5に示したようにアンテナを分割したマルチスパイラルコイル22のICPエッチング装置が開発された。図5中の21は石英板、23、26はマッチングボックス、24、27はRF電源である。また、チャンバーの底部には、基板28を保持する下部電極25が絶縁体29を介して設けられている。このようなマルチスパイラルコイルを適用したICPを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。
本発明人らは、このマルチスパイラルコイル方式のICPエッチング装置(松下電器産業製:E645)を用いてエッチング条件を振り、いくつかの実験を行った。
まず、実験に用いたエッチング試料を説明する。絶縁性基板(1737基板)
上に窒化酸化シリコン膜からなる下地膜(200nm)を形成し、その上にスパッタ法により金属積層膜を形成した。ここでは純度が6N以上のタングステンターゲットを用いた。また、スパッタガスとしてはアルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)等の単体ガスまたはそれらの混合ガスを用いればよい。なお、スパッタパワー、ガスの圧力、基板温度等の成膜条件は適宜実施者が制御すればよい。
この金属積層膜は下層にWNx(但し、0<x<1)で示される窒化タングステン膜(膜厚;30nm)を有し、上層にタングステン膜(370nm)を有している。
こうして得られる金属積層膜は、不純物元素がほとんど含まれておらず、特に酸素の含有量は30ppm以下とすることができ、電気抵抗率は20μΩ・cm以下、代表的には、6μ〜15μΩ・cmとすることができる。また、膜の応力は、−5×109〜5×109dyn/cm2とすることができる。
なお、本明細書中において窒化酸化シリコン膜とはSiOxNyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。
このエッチング試料をマルチスパイラルコイル方式のICPエッチング装置を用いて金属積層膜のパターニング実験を行った。なお、ドライエッチングを行う際には、レジストを用いて所望の形状にパターニングしたレジストマスクパターン(膜厚:1.5μm)を形成しておくことは言うまでもないことである。
エッチング処理前のエッチング試料の模式断面図を図6(A)に示した。図6(A)中、601は基板、602は下地膜、603a、603bは金属積層膜(膜厚X=400nm)、604a、604bはレジストマスクパターン(膜厚Y=1.5μm)である。また、エッチング処理後の状態を示した図が図6(B)
である。
なお、本明細書中において、テーパー角とは図6(B)に示すように、配線603の断面形状のテーパー部(傾斜部)と下地膜602の表面がなす角αをいう。また、テーパー角はテーパー部の幅Zと、膜厚Xを用いて、tanα=X/Zと定義できる。
本発明人らは、様々なドライエッチング条件を振り、配線の断面形状の観察を行った。
実験1)
図1はテーパー角αのバイアスパワー依存性を示した図である。13.56MHzのバイアスパワーを20W、30W、40W、60W、100W、即ち、バイアスパワー密度(W/cm2)を、0.128、0.192、0.256、0.384、0.64にして実験を行った。なお、下部電極は、12.5cm×12.5cmである。また、レジスト膜厚は1.5μm、ガス圧は1.0Pa、ガス組成はCF4/Cl2=30/30sccm(ただし、sccmは標準状態における体積流量(cm3/分)を表す)である。また、ICPパワーは500W、即ち、ICPパワー密度は、1.02W/cm2である。ただし、本明細書中では、ICPパワーをIPCエリア面積(直径25cm)で割った値をICPパワー密度(W/cm2)としている。
図1より、バイアスパワー密度が高いほど配線のテーパー角αが小さくなることがわかる。また、単にバイアスパワー密度を調節することにより、所望のテーパー角α=5°〜85°(好ましくは20°〜70°の範囲)を形成することができる。
なお、バイアスパワーを20W(バイアスパワー密度;0.128W/cm2
とした時の断面SEM写真を図7(A)、バイアスパワーを30W(バイアスパワー密度;0.192W/cm2)とした時の断面SEM写真を図7(B)、バイアスパワーを40W(バイアスパワー密度;0.256W/cm2)とした時の断面SEM写真を図7(C)、バイアスパワーを60W(バイアスパワー密度;0.384W/cm2)とした時の断面SEM写真を図8(A)、バイアスパワーを100W(バイアスパワー密度;0.64W/cm2)とした時の断面SEM写真を図8(B)にそれぞれ示した。図7および図8に示した各SEM写真からテ−パ角αが20°〜70°の範囲に形成されていることが観察でき、テーパー角αはバイアスパワー密度を変えることで制御できることがわかる。
これは、タングステンとレジストとの選択比が小さくなり、レジストの後退現象が生じるためと考えられる。
実験2)
また、図2はテーパー角αとCF4の流量比依存性を示した図である。ガス組成比をCF4/Cl2=20/40sccm、30/30sccm、40/20sccmにして実験を行った。ガス圧は1.0Pa、バイアスパワー密度は0.128W/cm2、レジスト膜厚は1.5μm、ICPパワーを500W(ICPパワー密度;1.02W/cm2)である。
図2によりCF4の流量比が大きいほどタングステンとレジストとの選択比が大きくなり、配線のテーパー角αが大きくなることがわかる。また、下地の荒れも少なくなる。下地の荒れについてはCF4の流量比増(Cl2流量比減)となることで、エッチング異方性が弱まったことが原因として考えられる。また、単にCF4の流量比を調節することにより、所望のテーパー角α=5°〜85°(好ましくは60°〜80°の範囲)を形成することができる。
実験3)
また、13.56MHzのICPパワーを400W、500W、600W、即ちICPパワー密度を0.82、1.02、1.22にして実験を行った。バイアスパワーは20W(バイアスパワー密度;0.128W/cm2)、レジスト膜厚は1.5μm、ガス圧は1.0Pa、ガス組成はCF4/Cl2=30/30sccmである。
ICPパワー密度が大きくなるにつれタングステンのエッチングレートは大きくなるが、エッチングレート分布が悪くなる。また、テーパー角の変化は特に見られなかった。
実験4)
また、ガス圧を1.0Pa、2.0Paにして実験を行った。ICPパワーは500W(ICPパワー密度;1.02W/cm2)、ガス組成はCF4/Cl2=30/30sccm、バイアスパワーは20W(バイアスパワー密度;0.128W/cm2)、レジスト膜厚は1.5μmである。
高真空になるにつれタングステンのエッチングレートは早くなり、異方性も強くなる。また、2.0Paでは逆テーパー形状となった。
実験5)
また、エッチングガスの総流量を60sccm、120sccmにして実験を行った。ガス圧は1.0Pa、ICPパワーは500W(ICPパワー密度;1.02W/cm2)、ガス組成はCF4/Cl2=30/30sccm、バイアスパワーは20W(バイアスパワー密度;0.128W/cm2)、レジスト膜厚は1.5μmである。
エッチングガスの総流量が多いほうが若干レートは大きくなった。
上記実験結果からテーパー角は主としてバイアスパワー密度条件に左右されるため、タングステンとレジストの選択比に依存していると考えられる。図3にタングステンとレジストの選択比とテーパー角との依存性を示した。
バイアスパワー密度の変化はタングステンのエッチングレートよりもタングステンとレジストの選択比に大きく影響し、バイアスパワー密度を大きくするとタングステンとレジストの選択比は低下する傾向にある。図9(A)にタングステン及びレジストのエッチングレートのバイアスパワー密度依存性を示し、図9(B)にタングステンとレジストの選択比のバイアスパワー密度依存性を示した。
つまり、図6(A)及び図6(B)に示したようにタングステンをエッチングすると同時にレジストもエッチングされるため、タングステンとレジストの選択比が大きいとテーパー角が大きくなり、タングステンとレジストの選択比が小さいとテーパー角が小さくなる。
また、同様にCF4ガス流量比を小さくすると、タングステンとレジストの選択比は低下する傾向にある。図10(A)にタングステン及びレジストのエッチングレートのCF4ガス流量比依存性を示し、図10(B)にタングステンとレジストの選択比のCF4ガス流量比依存性を示した。
また、図11(A)にタングステン及びレジストのエッチングレートのICPパワー密度依存性を示し、図11(B)にタングステンとレジストの選択比のICPパワー密度依存性を示した。
また、上記各実験ではエッチング試料として、絶縁性基板上に窒化酸化シリコン膜からなる下地膜(200nm)が形成され、その上に金属積層膜(窒化タングステン膜とタングステン膜との積層膜)が形成されたものを用いたが、本発明は、タングステン膜、タングステン化合物を主成分とする金属化合物膜、またはタングステン合金を主成分とする金属合金膜から選ばれた薄膜、またはそれらの薄膜を積層した積層構造であれば適用可能である。ただし、下地膜との選択比が2.5以下である場合や、エッチングレートが極端に小さいものは除く。例えば、W−Mo合金膜(W:Mo=52:48の重量%比率を有する)は、下地膜(SiOxNy)との選択比が約1.5以下であり、エッチングレートが約50nm/minと小さいため、被加工性という観点から適さない。
ここでは、W膜を一例として示したが、一般に知られている耐熱性導電性材料(Ta、Ti、Mo、Cr、Nb、Si等)についてICPエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。例えば、Ta膜のエッチング速度は140〜160nm/minで選択比も6〜8が選られ、W膜のエッチング速度70〜90nm/min、また選択比2〜4に対して優れた値となっている。従って、被加工性という観点からはTa膜も適しているが、表中に示さない値として、Ta膜の抵抗率は20〜30μΩcmであり、W膜の抵抗率が10〜16μΩcmであるのに比べて若干高い点が難点となる。
また、上記ドライエッチングに用いるエッチングガスとしてCF4(四フッ化炭素ガス)とCl2ガスとの混合ガスを用いたが、特に限定されず、例えば、C26、またはC48から選ばれたフッ素を含む反応ガスとCl2、SiCl4、またはBCl3から選ばれた塩素を含むガスとの混合ガスを用いることも可能である。
また、本発明のエッチング条件は、特に限定されず、例えば、ICPエッチング装置(松下電器産業製:E645)を用い、四フッ化炭素ガス(CF4)と塩素(Cl2)を用いた場合であれば、エッチングガス総流量:60〜120sccmエッチングガス流量比:CF4/Cl2=30/30sccm〜50/10sccmガス圧(エッチングガス雰囲気の圧力):1.0Pa〜2.0PaICPパワー密度:0.61W/cm2〜2.04W/cm2(ICPパワー:300W〜1000W)、周波数は、13MHz〜60MHzバイアスパワー密度:0.064W/cm2〜3.2W/cm2(バイアスパワー:10W〜500W)、周波数は、100kHz〜60MHz、好ましくは6MHz〜29MHz基板温度:0℃〜80℃、好ましくは70℃±10℃であり、この範囲内で適宜、実施者がエッチング条件を決定すればよい。
なお、本明細書中において「電極」とは、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差する箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」という文言に「配線」は常に含められているものとする。
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
本発明の実施例を図12及び図13を用いて説明する。ここでは、画素部の画素TFTおよび保持容量と、画素部の周辺に設けられる駆動回路のTFTを同時に作製したアクティブマトリクス基板を説明する。
本実施例の構造は、図12に示したように、絶縁性表面を有する基板101上にTFTを有している。基板101には、ガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である。
この基板101のTFTが形成される表面には、珪素(シリコン)を含む絶縁膜(本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す)からなる下地膜102を有している。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜102aを10〜200nm(好ましくは50〜100nm)、同様にSiH4、N2O、H2から作製される酸化窒化水素化シリコン膜102bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成した。ここでは下地膜102を2層構造として示したが、前記絶縁膜の単層膜または2層以上積層させて形成しても良い。
また、下地膜102上には、TFTの活性層を有している。この活性層としては、非晶質構造を有する半導体膜を結晶化させて得た結晶性半導体膜にパターニングを施したものを用いた。結晶化方法としては、公知の技術、例えばレーザーアニール法や熱アニール法(固相成長法)、ラピットサーマルアニール法(RTA法)、または特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法を適用すればよい。なお、非晶質構造を有する半導体膜には、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
上記TFTの活性層を覆うゲート絶縁膜130は、プラズマCVD法またはスパッタ法を用い、膜厚を40〜150nmとしてシリコンを含む絶縁膜で形成した。本実施例では、120nmの厚さで酸化窒化シリコン膜から形成した。また、SiH4とN2OにO2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
上記ゲート絶縁膜上に形成されたゲート電極118〜122及び容量電極123は、耐熱性導電性材料を用い、導電性の窒化物金属膜から成る導電層(A)と金属膜から成る導電層(B)とを積層した構造を有している。導電層(B)はTa、Ti、Wから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良い。本実施例では、純度が6NであるWターゲットを用いたスパッタ法で、Arガスと窒素(N2)ガスを導入して導電層(A)をWN膜で50nmの厚さに形成し、導電層(B)をW膜で250nmの厚さに形成した導電積層膜をパターニングしてゲート電極118〜122及び容量電極123を完成させた。なお、ゲート電極118〜123の端部にテーパー部が形成されるようにエッチングする。このエッチング加工はICPエッチング装置により行う。その技術の詳細は発明の実施の形態に示した通りである。本実施例では、エッチングガスにCF4とCl2の混合ガスを用い、その流量をそれぞれ30sccmとして、ICPパワー密度を3.2W/cm2(周波数:13.56MHz)、バイアスパワー密度を0.224W/cm2(周波数:13.56MHz)、ガス圧1.0Paとしてエッチングを行った。このようなエッチング条件とすることによって、ゲート電極118〜122及び容量電極123の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は25〜35°、好ましくは30°とすることができた。
なお、このテーパー形状を有するゲート電極118〜122、及び容量電極123を形成する際、残渣を残すことなくエッチングするために、10〜20%程度の割合でエッチング時間を増すオーバーエッチングを施したため、ゲート絶縁膜130は、実質的に薄くなった部分を有している。
また、本実施例では、所望のLDD領域を形成するため、端部にテーパー部を有するゲート電極118〜122をマスクとして自己整合的にn型またはp型を付与する不純物元素をイオンドープ法で活性層に添加した。また、適宜、所望のLDD領域を形成するため、レジストパターンをマスクとしてn型またはp型を付与する不純物元素をイオンドープ法で活性層に添加した。
こうして、駆動回路の第1のpチャネル型TFT(A)200aには、活性層にチャネル形成領域206、ゲート電極と重なるLDD領域207、高濃度p型不純物領域から成るソース領域208、ドレイン領域209を有した構造となっている。第1のnチャネル型TFT(A)201aには、活性層にチャネル形成領域210、低濃度n型不純物領域で形成されゲート電極119と重なるLDD領域211、高濃度n型不純物領域で形成するソース領域212、ドレイン領域213を有している。チャネル長3〜7μmに対して、ゲート電極119と重なるLDD領域をLovとしてそのチャネル長方向の長さは0.1〜1.5μm、好ましくは0.3〜0.8μmとする。このLovの長さはゲート電極119の厚さとテーパー部の角度から制御する。
また、駆動回路の第2のpチャネル型TFT(A)202aは同様に、活性層にチャネル形成領域214、ゲート電極120と重なるLDD領域215、高濃度p型不純物領域で形成されるソース領域216、ドレイン領域217を有した構造となっている。第2のnチャネル型TFT(A)203aには、活性層にチャネル形成領域218、ゲート電極121と重なるLDD領域219、高濃度n型不純物領域で形成するソース領域220、ドレイン領域221を有している。
LDD領域219は、LDD領域211と同じ構成とする。画素TFT204には、活性層にチャネル形成領域222a、222b、低濃度n型不純物領域で形成するLDD領域223a、223b、高濃度n型不純物領域で形成するソースまたはドレイン領域225〜227を有している。LDD領域223a、223bは、LDD領域211と同じ構成とする。さらに、容量配線123と、ゲート絶縁膜と、画素TFT204のドレイン領域227に接続する半導体層228、229とから保持容量205が形成されている。図12では、駆動回路のnチャネル型TFTおよびpチャネル型TFTを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造とし、画素TFTをダブルゲート構造としたが、これらのTFTはいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
また、ゲート電極およびゲート絶縁膜130を覆って保護絶縁膜142を有している。保護絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。
また、保護絶縁膜142を覆って有機絶縁物材料からなる層間絶縁膜143を有している。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。
また、コンタクトホールを介してそれぞれの活性層に形成されたソース領域またはドレイン領域に接するソース配線またはドレイン配線を層間絶縁膜143上に有している。なお、ソース配線またはドレイン配線は、144a〜154aで示すTiとアルミニウムの積層膜と、144b〜154bで示す透明導電膜との積層構造を有している。また、ドレイン配線153a、153bは画素電極として機能するものである。透明導電膜には酸化インジウム酸化亜鉛合金(In23―ZnO)、酸化亜鉛(ZnO)も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム(Ga)を添加した酸化亜鉛(ZnO:Ga)などを好適に用いることができる。
以上の様な構成は、画素TFTおよび駆動回路が要求する仕様に応じて各回路を構成するTFTの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極として耐熱性を有する導電性材料で形成することによりLDD領域やソース領域およびドレイン領域の活性化を容易としている。
さらに、ゲート電極にゲート絶縁膜を介して重なるLDD領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてLDD領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
また、図12に示したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。
次に、図13を用いて、図12に示したアクティブマトリクス基板を適用したアクティブマトリクス型液晶表示装置を説明する。
まず、アクティブマトリクス基板上に樹脂膜をパターニングして得られる柱状のスペーサ405a〜405e、406を形成する。また、スペーサの配置は任意に決定すれば良い。なお、スペーサは数μmの粒子を散布して設ける方法でも良い。
次いで、アクティブマトリクス基板の画素部に、液晶を配向させるためポリイミド樹脂等からなる配向膜407を設ける。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。
対向側の対向基板401には、遮光膜402、透明導電膜403および配向膜404を形成する。遮光膜402はTi膜、Cr膜、Al膜などを150〜300nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤408で貼り合わせる。
その後、両基板の間に液晶材料409を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、TN液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、V字型の電気光学応答特性を示すものもある。このようにして図13に示す反射型のアクティブマトリクス型液晶表示装置が完成する。
一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。
本実施例は、図14を用いて、上記実施例(トップゲート型TFT)とは異なるボトムゲート型TFTを用いた表示装置を作製した例を示す。
まず、絶縁性基板1801上にスパッタ法により金属積層膜を形成する。この金属積層膜は、下層に窒化タングステン膜を有し、上層にタングステン膜を有している。なお、基板と接してSiOxNyで表される窒化酸化シリコン膜等の下地膜を形成してもよい。次いで、所望のゲート配線パターンを得るためのレジストマスクをフォトリソグラフィ法によって形成する。
ボトムゲート型TFTにおいては、ゲート絶縁膜およびチャネル形成領域などをゲート配線上に形成する必要がある。ボトムゲート構造のTFT特性、ゲート配線上に形成する膜の被覆性およびゲート絶縁膜の耐圧を向上させるため、ゲート配線1802〜1805のテーパー角は60°以下、好ましくは40°以下であることが望ましい。
次いで、ICPエッチング装置を用い、上記発明の実施の形態に示したようにバイアスパワーまたはガス流量比を適宜選択して、ゲート配線1802〜1805のテーパー角を60°以下、好ましくは40°以下とした。以降の工程は、公知の技術を用いればよく、特に限定されない。
図21中において1814はCMOS回路、1815はnチャネル型TFT、1816は画素TFT、1817は層間絶縁膜、1818aは画素電極、1818bはITO膜である。このITO膜1818bは、FPC等の外部端子と接続するために設ける。また、1819は液晶材料、1820は対向電極である。また、1801は第1の基板、1808はシール領域、1807、1809〜1812は柱状スペーサ、1821は第2の基板である。
なお、本実施例は実施例1と自由に組み合わせることが可能である。
図15に本発明を利用して絶縁表面上に形成された様々な配線構造の一例を示す。図15(A)には絶縁表面を有する膜(または基板)1500上にタングステンを主成分とする材料1501からなる単層構造の配線の断面図を示した。この配線は、ターゲットとしては純度が6Nのものを用い、スパッタガスとしてはアルゴン(Ar)の単体ガスを用いて形成した膜をパターニングして形成したものである。なお、基板温度を300℃以下とし、スパッタガスの圧力を1.0Pa以上として応力を制御し、他の条件(スパッタパワー等)は適宜実施者が決定すればよい。
上記パターニングの際には、発明の実施の形態に示した方法、例えば、バイアスパワー密度に応じてテーパー角αを制御する。
こうして得られる配線1501の断面形状は、所望のテーパー角αを有している。また、不純物元素がほとんど含まれておらず、特に酸素の含有量は30ppm以下とすることができ、電気抵抗率は20μΩ・cm以下、代表的には、6μ〜15μΩ・cmとすることができる。また、膜の応力は、−5×1010〜5×1010dyn/cm2とすることができる。
また、図15(B)は、実施例1のゲート電極と同様の二層構造を示した。なお、窒化タングステン(WNx)を下層とし、タングステンを上層としている。
なお、窒化タングステン膜1502は10〜50nm(好ましくは10〜30nm)とし、タングステン膜1503は200〜400nm(好ましくは250〜350nm)とすれば良い。本実施例では、大気に触れることなく、連続的にスパッタ法を用いて積層形成した。
また、図15(C)は、絶縁表面を有する膜(または基板)1500上に形成されたタングステンを主成分とする材料からなる配線1504を絶縁膜1505で覆った例である。絶縁膜1505は窒化珪素膜、酸化珪素膜、酸化窒化珪素膜SiOxNy(但し、0<x、y<1)またはそれらを組み合わせた積層膜で形成すれば良い。
また、図15(D)は、絶縁表面を有する膜(または基板)1500上に形成されたタングステンを主成分とする材料からなる配線1506の表面を窒化タングステン膜1507で覆った例である。なお、図15(A)の状態の配線にプラズマ窒化等の窒化処理を施すと図15(D)の構造が得られる。
また、図15(E)は、絶縁表面を有する膜(または基板)1500上に形成されたタングステンを主成分とする材料からなる配線1509を窒化タングステン膜1510、1508で囲った例である。なお、図15(B)の状態の配線にプラズマ窒化等の窒化処理を施すと図15(E)の構造が得られる。
また、図15(F)は、図15(E)の状態を形成した後、絶縁膜1511で覆った例である。絶縁膜1511は窒化珪素膜、酸化珪素膜、酸化窒化珪素膜またはそれらを組み合わせた積層膜で形成すれば良い。
このように、本発明は様々な配線構造に適用することができる。また、本実施例は実施例1または実施例2と自由に組み合わせることが可能である。
本実施例では、本発明をシリコン基板上に作製した反射型液晶表示装置に適用した場合について説明する。本実施例は、実施例1において、結晶質シリコン膜でなる活性層の代わりに、シリコン基板(シリコンウェハ)に直接的にn型またはp型を付与する不純物元素を添加し、TFT構造を実現すれば良い。また、反射型であるので、画素電極として反射率の高い金属膜(例えばアルミニウム、銀、またはこれらの合金(Al−Ag合金)等を用いれば良い。
なお、本実施例の構成は、実施例1〜3のいずれの構成とも自由に組み合わせることが可能である。
本発明は従来のMOSFET上に層間絶縁膜を形成し、その上にTFTを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。また、基板としてSIMOX、Smart−Cut(SOITEC社の登録商標)、ELTRAN(キャノン株式会社の登録商標)などのSOI基板を用いることも可能である。
なお、本実施例の構成は、実施例1〜4のいずれの構成とも自由に組み合わせることが可能である。
本発明はアクティブマトリクス型ELディスプレイに適用することも可能である。その例を図16に示す。
図16はアクティブマトリクス型ELディスプレイの回路図である。81は画素回路を表しており、その周辺にはX方向駆動回路82、Y方向駆動回路83が設けられている。また、画素回路81の各画素は、スイッチ用TFT84、コンデンサ85、電流制御用TFT86、有機EL素子87を有し、スイッチ用TFT84にX方向信号線88a(または88b)、Y方向信号線89a(または89b、89c)が接続される。また、電流制御用TFT86には、電源線90a、90bが接続される。
本実施例のアクティブマトリクス型ELディスプレイでは、X方向駆動回路82、Y方向駆動回路83または電流制御用TFT86に用いられるTFTを実施例1で得られる図12のpチャネル型TFT200または202、nチャネル型TFT201または203を組み合わせて形成する。また、スイッチ用TFT84のTFTを図12のnチャネル型TFT204で形成する。
なお、本実施例のアクティブマトリクス型ELディスプレイに対して、実施例1〜5のいずれの構成を組み合わせても良い。
実施例1の図13で示した上記アクティブマトリクス型液晶表示装置の構成を、図17の斜視図を用いて説明する。アクティブマトリクス基板(第1の基板)は、ガラス基板801上に形成された、画素部802と、ゲート側駆動回路803と、ソース側駆動回路804で構成される。画素部の画素TFT805(図13の画素TFT204に相当する)はnチャネル型TFTであり、画素電極806及び保持容量807(図13の保持容量205に相当する)に接続される。
また、周辺に設けられる駆動回路はCMOS回路を基本として構成されている。ゲート側駆動回路803と、ソース側駆動回路804はそれぞれゲート配線808とソース配線809で画素部802に接続されている。また、FPC810が接続された外部入出力端子811には駆動回路まで信号を伝達するための入出力配線(接続配線)812、813が設けられている。また、814は対向基板(第2の基板)である。
なお、本明細書中では図17に示した半導体装置をアクティブマトリクス型液晶表示装置と呼んでいるが、図17に示すようにFPCまで取り付けられた液晶パネルのことを一般的には液晶モジュールという。従って、本実施例でいうアクティブマトリクス型液晶表示装置を液晶モジュールと呼んでも差し支えない。
本発明を実施して形成されたTFTは様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、ウエアラブルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図18に示す。
図18(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示装置2003、キーボード2004で構成される。本願発明を画像入力部2002、表示装置2003やその他の信号駆動回路に適用することができる。
図18(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。本願発明を表示装置2102、音声入力部2103やその他の信号駆動回路に適用することができる。
図18(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示装置2205で構成される。本願発明は表示装置2205やその他の信号駆動回路に適用できる。
図18(D)はゴーグル型ディスプレイであり、本体2301、表示装置2302、アーム部2303で構成される。本発明は表示装置2302やその他の信号駆動回路に適用することができる。
図18(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示装置2402、スピーカ部2403、記録媒体2404、操作スイッチ2405で構成される。なお、この装置は記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示装置2402やその他の信号駆動回路に適用することができる。
図18(F)はデジタルカメラであり、本体2501、表示装置2502、接眼部2503、操作スイッチ2504、受像部(図示しない)で構成される。本願発明を表示装置2502やその他の信号駆動回路に適用することができる。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜7のどのような組み合わせからなる構成を用いても実現することができる。
本発明を実施して形成されたTFTは様々な電気光学装置に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
その様な電子機器としては、プロジェクター(リア型またはフロント型)などが挙げられる。それらの一例を図19に示す。
図19(A)はフロント型プロジェクターであり、表示装置2601、スクリーン2602で構成される。本発明は表示装置やその他の信号駆動回路に適用することができる。
図19(B)はリア型プロジェクターであり、本体2701、表示装置2702、ミラー2703、スクリーン2704で構成される。本発明は表示装置やその他の信号駆動回路に適用することができる。
なお、図19(C)は、図19(A)及び図19(B)中における表示装置2601、2702の構造の一例を示した図である。表示装置2601、2702は、光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。投射光学系2810は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図19(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
また、図19(D)は、図19(C)中における光源光学系2801の構造の一例を示した図である。本実施例では、光源光学系2801は、リフレクター2811、光源2812、2813、2814、偏光変換素子2815、集光レンズ2816で構成される。なお、図19(D)に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜3及び実施例7のどのような組み合わせからなる構成を用いても実現することができる。ただし、本実施例におけるプロジェクターは、透過型の液晶表示装置であり、反射型の液晶表示装置には適用できないことは言うまでもない。
テーパー角αのバイアスパワー依存性を示した図である。 テーパー角αとCF4の流量比依存性を示した図である。 テーパー角αと(W/レジスト)選択比依存性を示した図である。 ICPエッチング装置のプラズマ生成機構を示した図である。 マルチスパイラルコイル方式のICPエッチング装置を示した図である。 テーパー角α、βの説明図である。 配線の断面SEM写真図である。 配線の断面SEM写真図である。 エッチングレート及び(W/レジスト)選択比のバイアスパワー依存性を示した図である。 エッチングレート及び(W/レジスト)選択比のCF4流量比依存性を示した図である。 エッチングレート及び(W/レジスト)選択比のICPパワー依存性を示した図である。 アクティブマトリクス型液晶表示装置の断面構造図。 アクティブマトリクス型液晶表示装置の断面構造図。 アクティブマトリクス型液晶表示装置の断面構造図。 配線の断面構造図。 アクティブマトリクス型EL表示装置の構成を示す図。 AM−LCDの外観を示す図。 電子機器の一例を示す図。 電子機器の一例を示す図。

Claims (7)

  1. 基板上に珪素を含む絶縁膜を形成し、
    前記珪素を含む絶縁膜上に活性層を形成し、
    前記活性層を覆うようにゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に導電性材料からなる膜を形成し、
    前記導電性材料からなる膜をドライエッチングして、テーパー角が60°以下のゲート電極を形成するとともに、前記ゲート絶縁膜をオーバーエッチングして、前記ゲート絶縁膜の一部の膜厚を薄くすることを特徴とする半導体装置の作製方法。
  2. 基板上に珪素を含む絶縁膜を形成し、
    前記珪素を含む絶縁膜上に活性層を形成し、
    前記活性層を覆うようにゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にMo膜を形成し、
    前記Mo膜をドライエッチングして、テーパー角が60°以下のゲート電極を形成するとともに、前記ゲート絶縁膜をオーバーエッチングして、前記ゲート絶縁膜の一部の膜厚を薄くすることを特徴とする半導体装置の作製方法。
  3. 基板上に珪素を含む絶縁膜を形成し、
    前記珪素を含む絶縁膜上に活性層を形成し、
    前記活性層を覆うようにゲート絶縁膜を形成し、
    前記ゲート絶縁膜上に導電性材料からなる膜を形成し、
    前記導電性材料からなる膜をドライエッチングして、テーパー角が60°以下のゲート電極を形成するとともに、前記ゲート絶縁膜をオーバーエッチングして、前記ゲート絶縁膜の一部の膜厚を薄くし、
    前記ゲート電極をマスクとして自己整合的にn型またはp型を付与する元素を前記活性層に添加して、前記ゲート電極と重なるLDD領域を形成することを特徴とする半導体装置の作製方法。
  4. 基板上に珪素を含む絶縁膜を形成し、
    前記珪素を含む絶縁膜上に活性層を形成し、
    前記活性層を覆うようにゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にMo膜を形成し、
    前記Mo膜をドライエッチングして、テーパー角が60°以下のゲート電極を形成するとともに、前記ゲート絶縁膜をオーバーエッチングして、前記ゲート絶縁膜の一部の膜厚を薄くし、
    前記ゲート電極をマスクとして自己整合的にn型またはp型を付与する元素を前記活性層に添加して、前記ゲート電極と重なるLDD領域を形成することを特徴とする半導体装置の作製方法。
  5. 請求項1乃至4のいずれか一において、前記ゲート電極のテーパー角が25°〜35°であることを特徴とする半導体装置の作製方法。
  6. 請求項1乃至5のいずれか一において、
    前記ゲート絶縁膜として、酸化窒化シリコン膜を形成することを特徴とする半導体装置の作製方法。
  7. 請求項1乃至6のいずれか一において、
    酸化シリコン、酸化窒化シリコン、または窒化シリコンを用いて、前記ゲート電極及び前記ゲート絶縁膜を覆う絶縁膜を形成することを特徴とする半導体装置の作製方法。
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KR102295888B1 (ko) * 2012-01-25 2021-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0687501B2 (ja) * 1988-09-29 1994-11-02 シャープ株式会社 半導体装置のゲート電極の製造方法
JPH06132257A (ja) * 1992-10-22 1994-05-13 Toshiba Corp 半導体素子の製造方法
JP3474604B2 (ja) * 1993-05-25 2003-12-08 三菱電機株式会社 薄膜トランジスタおよびその製法
JPH08116065A (ja) * 1994-10-12 1996-05-07 Sony Corp 薄膜半導体装置
JP2865039B2 (ja) * 1995-12-26 1999-03-08 日本電気株式会社 薄膜トランジスタ基板の製造方法
JP3208079B2 (ja) * 1996-02-27 2001-09-10 松下電器産業株式会社 高周波電力印加装置及びプラズマ処理装置
JP3574270B2 (ja) * 1996-04-17 2004-10-06 三菱電機株式会社 Alテーパドライエッチング方法

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