KR102005256B1 - 반도체 장치 - Google Patents

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유지 아사노
준이치 코에즈카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성이 제어된 산화물 반도체층을 사용하여 제작된 저항 소자 및 박막 트랜지스터를 이용한 구동 회로, 및 상기 구동 회로를 이용한 반도체 장치를 제공한다.
저항 소자(354)에 적용되는 산화물 반도체층(905) 위에 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성된 질화 실리콘층(910)이 직접 접하도록 형성되고, 또 박막 트랜지스터(355)에 적용되는 산화물 반도체층(906)에는, 배리어층으로서 기능하는 산화 실리콘층(909)을 사이에 두고 질화 실리콘층(910)이 형성된다. 그래서, 산화물 반도체층(905)에는, 산화물 반도체층(906)보다 고농도로 수소가 도입된다. 결과적으로, 저항 소자(354)에 적용되는 산화물 반도체층(905)의 저항 값이 박막 트랜지스터(355)에 적용되는 산화물 반도체층(906)의 저항 값보다 낮게 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 특성을 나타내는 금속 산화물을 사용하여 형성되는 소자로 구성되는 구동 회로, 및 상기 구동 회로를 이용한 반도체 장치에 관한 것이다. 또한, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
금속 산화물은 다양하게 존재하고, 여러 가지 용도에 이용되고 있다. 산화 인듐은 잘 알려진 재료이고, 액정 디스플레이 등에서 필요하게 되는 투명 전극 재료로서 사용되고 있다.
금속 산화물 중에는, 반도체 특성을 나타내는 것이 있다. 반도체 특성을 나타내는 금속 산화물은 화합물 반도체의 1종이다. 화합물 반도체란, 2종 이상의 원자가 결합하여 이루어지는 반도체이다. 일반적으로 금속 산화물은 절연체가 된다. 그렇지만, 금속 산화물을 구성하는 원소의 조합에 따라서는, 반도체가 되는 것이 알려져 있다.
예를 들어, 금속 산화물 중에서 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등은 반도체 특성을 나타내는 것이 알려져 있다. 이와 같은 금속 산화물로 구성되는 투명 반도체층을 채널 형성 영역으로 하는 박막 트랜지스터가 개시되어 있다(특허 문헌 1 내지 특허 문헌 4, 비특허 문헌 1 참조).
그런데, 금속 산화물은 일원계 산화물뿐만이 아니라 다원계 산화물도 알려져 있다. 예를 들어, 동족 계열(Homologous Series)을 갖는 InGaO3(ZnO)m(m: 자연수)은 공지의 재료이다(비특허 문헌 2 내지 비특허 문헌 4 참조).
또한, 상술한 바와 같은 In-Ga-Zn계 산화물을 박막 트랜지스터의 채널 형성 영역으로서 적용 가능인 것이 확인되었다(특허 문헌 5, 비특허 문헌 5 및 비특허 문헌 6 참조).
[특허문헌 1] 특개소60-198861호 공보
[특허문헌 2] 특개평8-264794호 공보
[특허문헌 3] 특개평11-505377호 공보
[특허문헌 4] 특개2000-150900호 공보
[특허문헌 5] 특개2004-103957호 공보
[비특허문헌 1]
M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, “A ferroelectric transparent thin-film transistor”, Appl. Phys. Lett., 17 June 1996, Vol.68, p.3650-3652
[비특허문헌 2]
M. Nakamura, N. Kimizuka, and T. Mohri, “The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃”, J. Solid State Chem., 1991, Vol.93, p.298-315
[비특허문헌 3]
N. Kimizuka, M. Isobe, and M. Nakamura, “Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7, 8, 9, and 16), in the In2O3-ZnGa2O4-ZnO System”, J. Solid State Chem., 1995, Vol. 116, p.170-178
[비특허문헌 4]
M. Nakamura, N. Kimizuka, T. Mohri, M. Isobe, “Homologous Series, InFeO3(ZnO)m(m=자연수)와 그 동형 화합물의 합성 및 결정 구조”, 고체 물리, 1993, Vol. 28, No. 5, p.317-327
[비특허문헌 5]
K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, “Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor”, SCIENCE, 2003, Vol. 300, p.1269-1272
[비특허문헌 6]
K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, “Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors”, NATURE, 2004, Vol. 432, p.488-492
반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 이용한 박막 트랜지스터를, 액티브 매트릭스형 표시 장치(액정 디스플레이, 일렉트로 루미네선스(electroluminescence) 디스플레이, 또는 전자 페이퍼 등)로 적용하는 것이 검토되어 있다. 액티브 매트릭스형 표시 장치는, 매트릭스 형상으로 배치된 수십만 내지 수백만의 화소와, 화소에 펄스 신호를 입력하는 구동 회로를 갖는다.
액티브 매트릭스형 표시 장치에 있어서, 박막 트랜지스터는 각 화소에 형성되고, 구동 회로로부터의 펄스 신호가 입력됨으로써 온 및 오프의 전환을 행하는 스위칭 소자로서 기능하여 영상의 표시를 가능하게 한다. 또한, 박막 트랜지스터는 구동 회로를 구성하는 소자로서도 사용된다.
화소부를 구동하기 위한 구동 회로는, 박막 트랜지스터, 용량 소자, 저항 소자 등의 소자를 포함하여 구성된다.
본 발명의 일 형태는, 산화물 반도체를 사용하여 제작되는 능동 소자 및 수동 소자에 의하여 구성되는 구동 회로 및 상기 구동 회로를 갖는 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 형태는, 인핸스먼트(enhancement)형 박막 트랜지스터 및 저항 소자를 갖는다. 박막 트랜지스터 및 저항 소자는, 산화물 반도체층을 사용하여 형성된다. 또한, 박막 트랜지스터에 적용되는 산화물 반도체층의 수소 농도를, 저항 소자에 적용되는 산화물 반도체층의 수소 농도보다 낮게 한다. 이로써, 저항 소자에 적용되는 산화물 반도체층의 저항 값이 박막 트랜지스터에 적용되는 산화물 반도체층의 저항 값보다 낮게 되는 것을 특징으로 한다.
본 발명의 일 형태는, 산화물 반도체층을 사용하여 형성된 박막 트랜지스터 및 저항 소자를 갖고, 저항 소자에 적용되는 산화물 반도체층 위에는 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성된 질화 실리콘층이 직접 접하도록 형성되고, 또 박막 트랜지스터에 적용되는 산화물 반도체층 위에는, 배리어층으로서 기능하는 산화 실리콘층을 사이에 두고, 상술한 질화 실리콘층이 형성된다. 그래서, 저항 소자에 적용되는 산화물 반도체층 중에는, 박막 트랜지스터에 적용되는 산화물 반도체층보다 고농도로 수소가 도입된다. 결과적으로 저항 소자에 적용되는 산화물 반도체층의 저항 값이 박막 트랜지스터에 적용되는 산화물 반도체층의 저항 값보다 낮게 되는 것을 특징으로 한다.
즉, 본 발명의 일 형태는, 제 1 산화물 반도체층을 저항 성분에 적용한 저항 소자와, 제 1 산화물 반도체층보다 수소 농도가 낮은 제 2 산화물 반도체층을 채널 형성 영역에 적용한 박막 트랜지스터와, 제 2 산화물 반도체층 위에 형성된 산화 실리콘층과, 제 1 산화물 반도체층 및 상기 산화 실리콘층 위에 형성된 질화 실리콘층을 갖는 구동 회로이다.
또한, 저항 소자의 저항 성분 및 박막 트랜지스터의 채널 형성 영역에 적용되는 산화물 반도체층과, 도전체인 배선 사이에 저저항화된 산화물 반도체층을 형성하는 구성도 본 발명의 일 형태이다.
즉, 본 발명의 일 형태는, 상기 구성에 있어서 저항 소자의 한쪽 단자 또는 다른 쪽 단자 및 상기 제 1 산화물 반도체층에 접하는 제 3 산화물 반도체층과, 박막 트랜지스터의 제 1 단자 및 제 2 산화물 반도체층에 접하는 제 4 산화물 반도체층과, 박막 트랜지스터의 제 2 단자 및 제 2 산화물 반도체층에 접하는 제 5 산화물 반도체층을 갖고, 제 3 산화물 반도체층 내지 제 5 산화물 반도체층이, 제 2 산화물 반도체층보다 저항 값이 낮은 구동 회로이다.
또한, 본 발명의 일 형태는, 고농도로 질소를 함유하는 산화물 반도체층을 사용하여 형성된 저항 소자 및 박막 트랜지스터를 갖는다. 또한, 박막 트랜지스터 위에는, 배리어층으로서 기능하는 산화 실리콘층이 형성된다. 이 단계에서는, 수소 원자의 공급원이 되는 물질을 포함하는 분위기 하에 있어서, 200℃ 내지 600℃의 열 처리, 대표적으로는 250℃ 내지 500℃의 열 처리를 행한다. 산화물 반도체층 중의 질소는, 산화물 반도체층을 구성하는 원자가 막 중에서 조밀하게 충전되는 것을 저해하는 것과 동시에, 수소의 막 중으로의 확산, 고용(固容)을 촉진하는 효과를 가지므로, 상기 열 처리에 의하여 저항 소자에 적용되는 고농도로 질소를 함유하는 산화물 반도체층에, 박막 트랜지스터에 적용되는 산화물 반도체층보다 고농도로 수소가 도입된다. 결과적으로, 저항 소자에 적용되는 고농도로 질소를 함유하는 산화물 반도체층의 저항 값이, 박막 트랜지스터에 적용되는 고농도로 질소를 함유하는 산화물 반도체층의 저항 값보다 낮게 된다.
즉, 본 발명의 일 형태는, 고농도로 질소를 함유하는 제 1 산화물 반도체층을 저항 성분에 적용한 저항 소자와, 제 1 산화물 반도체층보다 수소 농도가 낮은, 고농도로 질소를 함유한 제 2 산화물 반도체층을 채널 형성 영역에 적용한 박막 트랜지스터를 갖는 구동 회로이다.
또한, 고농도로 질소를 함유하는 산화물 반도체층이란, 산소(O)에 대한 질소(N)의 비율(N/O)이 0.05 이상 0.8 이하의 범위, 바람직하게는 0.1 이상 0.5 이하로 되는 산화물 반도체층을 가리킨다.
또한, 저항 소자에 적용되는 고농도로 질소를 함유하는 산화물 반도체층 위에 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성된 질화 실리콘층을, 직접 접하도록 형성하는 구성도 본 발명의 일 형태이다.
즉, 본 발명의 일 형태는 상기 구성에 있어서, 제 2 산화물 반도체층 위에 형성된 산화 실리콘층과, 제 1 산화물 반도체층 및 산화 실리콘층 위에 형성된 질화 실리콘층을 갖는 구동 회로이다.
또한, 본 서류(명세서, 특허 청구의 범위 또는 도면 등)에 있어서 “막”이란, 기판 전체 면에 형성된 것이고, 후에 포토리소그래피 공정 등에 의하여 원하는 형상으로 가공되는 것이, 가공 전의 상태에 있는 것을 말한다. 그리고, “층”이란, “막”으로부터 포토리소그래피 공정 등에 의하여 원하는 형상으로 가공, 형성되는 것, 및 기판 전체 면에 형성하는 것을 목적으로 한 것을 말한다.
또한, 본 서류(명세서, 특허 청구의 범위 또는 도면 등)에 있어서, A와 B가 접속되어 있다는 것이란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속되어 있다는 것이란, A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재하는 경우, 대상물을 통하여, A와 B가 대략 동일 노드가 되는 경우를 나타내는 것으로 한다.
구체적으로는, 트랜지스터와 같은 스위칭 소자를 통하여, A와 B가 접속되고, 상기 스위칭 소자의 도통에 의하여 A와 B가 대략 같은 전위가 되는 경우나, 저항 소자를 통하여 A와 B가 접속되고, 상기 저항 소자의 양단에 발생하는 전위차가 A와 B를 포함하는 회로의 동작에 영향을 주지 않을 정도로 되는 경우 등, 회로 동작을 고려한 경우, A와 B가 동일 노드로서 파악하여 지장이 없는 상태인 경우를 나타낸다.
또한, 박막 트랜지스터의 소스 단자 및 드레인 단자는, 박막 트랜지스터의 구조나 동작 조건 등에 따라 변하므로, 어느 것이 소스 단자 또는 드레인 단자인지를 특정하는 것이 어렵다. 그래서, 본 서류(명세서, 특허 청구의 범위 또는 도면 등)에 있어서는, 소스 단자 및 드레인 단자의 한 쪽을 제 1 단자, 소스 단자 및 드레인 단자의 다른 쪽은 제 2 단자로 표기함으로써 구별하기로 한다.
본 발명의 일 형태에 따르면, 저항 소자의 저항 성분에 적용되는 산화물 반도체층의 수소 농도를, 박막 트랜지스터의 채널 형성 영역에 적용되는 산화물 반도체층의 수소 농도보다 높게 할 수 있다. 그래서, 산화물 반도체층의 저항 값을 선택적으로 저하시킬 수 있다. 이로써, 박막 트랜지스터의 제작 공정 및 저항 소자의 제작 공정을 별도 형성할 필요가 없고, 제작 프로세스가 저감된 구동 회로, 및 상기 구동 회로를 구비하는 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일 구성예를 도시하는 도면.
도 2는 구동 회로의 일 구성예를 도시하는 블록도.
도 3a 및 도 3b는 구동 회로의 일 구성예를 도시하는 회로도.
도 4는 구동 회로의 타이밍 차트의 일례를 도시한 도면.
도 5a 내지 도 5c는 구동 회로의 일 구성예를 도시하는 회로도.
도 6a 내지 도 6c는 구동 회로의 일 구성예를 도시하는 회로도.
도 7은 구동 회로의 일 구성예를 도시하는 블록도.
도 8은 구동 회로의 일 구성예를 도시하는 레이아웃도.
도 9는 구동 회로의 일 구성예를 도시하는 레이아웃도.
도 10은 구동 회로의 일 구성예를 도시하는 레이아웃도.
도 11a 내지 도 11c는 구동 회로의 일 구성예를 도시하는 도면.
도 12a 및 도 12b는 구동 회로의 일 구성예를 도시하는 도면.
도 13a 및 도 13b는 구동 회로의 일 구성예를 도시하는 도면.
도 14a 및 도 14b는 구동 회로의 일 구성예를 도시하는 도면.
도 15a 내지 도 15c는 구동 회로의 제작 공정의 일례를 도시하는 도면.
도 16a 내지 도 16c는 구동 회로의 제작 공정의 일례를 도시하는 도면.
도 17은 구동 회로의 일 구성예를 도시하는 도면.
도 18a 내지 도 18c는 구동 회로의 제작 공정의 일례를 도시하는 도면.
도 19a 및 도 19b는 구동 회로의 제작 공정의 일례를 도시하는 도면.
도 20a 및 도 20b는 구동 회로의 일 구성예를 도시하는 회로도이고, 도 20c는 구동 회로의 타이밍 차트의 일례를 도시한 도면.
도 21은 반도체 장치의 일 구성예를 도시하는 도면.
도 22a 및 도 22b는 보호 회로의 일 구성예를 도시하는 회로도.
도 23은 반도체 장치의 화소의 일 구성예를 도시하는 회로도.
도 24a 내지 도 24c는 반도체 장치의 일 구성예를 도시하는 도면.
도 25a 및 도 25b는 반도체 장치의 일 구성예를 도시하는 도면.
도 26은 반도체 장치의 일 구성예를 도시하는 도면.
도 27a 내지 도 27c는 반도체 장치의 일례를 도시하는 도면.
도 28a 및 도 28b는 반도체 장치의 일례를 도시하는 도면.
이하에, 개시되는 발명의 실시형태에 대하여, 도면을 사용하여 예시한다. 다만, 개시되는 발명은 이하의 실시형태에 한정되지 않고, 그 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 개시되는 발명은 하기에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 이하에 예시하는 실시형태에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서 공통적으로 사용하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 도 1 내지 도 16c를 사용하여, 산화물 반도체를 사용하여 제작한 구동 회로를 구비한 표시 장치의 일례에 대하여 설명한다. 구체적으로는, 표시 장치의 화소부를 구동하기 위한 구동 회로인 소스선 구동 회로 및 게이트선 구동 회로의 일례로서 인핸스먼트형 박막 트랜지스터와 저항 소자를 조합하여 형성되는 인버터(이하, ERMOS 회로라고 함)를 갖는 구동 회로에 대하여 설명한다. 또한, 본 실시형태에서는, 단극성의 구동 회로를 구성하는 박막 트랜지스터로서, n 채널형 박막 트랜지스터를 적용한 예에 대하여 나타낸다.
또한, 표시 장치란, 발광 소자 또는 액상 소자 등의 표시 소자를 갖는 장치를 가리킨다. 표시 장치는 복수의 화소를 구동시키는 주변 구동 회로를 포함하여도 좋다. 또한, 복수의 화소를 구동시키는 주변 구동 회로는, 복수의 화소와 동일 기판 위에 형성된다. 또한, 표시 장치는, 플렉시블 프린트 기판(Flexible Print Circuit: FPC)을 포함하여도 좋다. 또한, 표시 장치는, 플렉시블 프린트 기판(FPC) 등을 통하여 접속되고, IC칩, 저항 소자, 용량 소자, 인덕터, 트랜지스터 등이 부착된 프린트 배선 기판(PWB)을 포함하여도 된다. 또한, 표시 장치는 편광판 또는 위상차판 등의 광학 시트, 조명 장치, 케이스, 음성 입출력장치, 또는 광 센서 등을 포함하여도 좋다.
도 1에는, 표시 장치의 전체 도면에 대하여 도시한다. 기판(100) 위에, 소스선 구동 회로(101), 제 1 게이트선 구동 회로(102A), 제 2 게이트선 구동 회로(102B), 및 화소부(103)를 일체로 형성한다. 화소부(103)에 있어서, 점선 테두리(110)로 둘러싸인 부분이 1화소이다. 도 1에 도시하는 예에서는, 게이트선 구동 회로로서 제 1 게이트선 구동 회로(102A), 제 2 게이트선 구동 회로(102B)를 도시하였지만, 어느 한 쪽만이라도 좋다. 또한, 표시 장치의 화소에서는, 박막 트랜지스터에 의하여 표시 소자의 제어를 행한다. 소스선 구동 회로(101), 제 1 게이트선 구동 회로(102A), 제 2 게이트선 구동 회로(102B)를 구동하는 신호(클록 신호, 스타트 펄스 등)는, 플렉시블 프린트 기판(Flexible Print Circuit: FPC: 104A 및 104B)을 통하여, 외부로부터 입력된다.
화소부를 구동하기 위한 소스선 구동 회로, 게이트선 구동 회로는, 박막 트랜지스터, 용량 소자, 저항 소자 등에 의하여 구성되는 인버터 회로 등의 논리 회로를 갖는다. 단극성의 박막 트랜지스터를 사용하여 인버터 회로를 형성하는 경우, 인핸스먼트형 박막 트랜지스터 및 디플리션형 박막 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 인핸스먼트형 박막 트랜지스터끼리로 형성하는 경우(이하, EEMOS 회로라고 함)와, ERMOS 회로가 있다. 또한, n 채널형 박막 트랜지스터의 임계 값 전압이 양의 경우는, 인핸스먼트형 박막 트랜지스터라고 정의하고, n 채널형 박막 트랜지스터의 임계 값 전압이 음의 경우는, 디플리션형 박막 트랜지스터라고 정의하고, 본 명세서를 통하여 이 정의에 따르는 것으로 한다.
화소부에 형성하는 박막 트랜지스터로서, 임계 값 전압이 양인 인핸스먼트형 박막 트랜지스터를 적용하면, 게이트 단자와 소스 단자 사이에 인가되는 전압에 의하여 흐르는 전류를, 디플리션형 박막 트랜지스터보다 작게 할 수 있고, 저소비 전력화를 도모할 수 있다. 또한, 화소부를 구동시키기 위한 구동 회로에 이용되는 박막 트랜지스터로서, 화소부와 같은 인핸스먼트형 박막 트랜지스터를 사용하는 것이 바람직하다. 인버터 회로의 박막 트랜지스터로서 인핸스먼트형 박막 트랜지스터를 사용함으로써, 화소부 및 구동 회로를 제작할 때의 트랜지스터의 종류가 1종류가 되기 때문에, 제작 공정을 저감할 수 있다. 또한, 인핸스먼트형 박막 트랜지스터는 산화물 반도체를 사용하고, 그 전기 특성은 게이트 전압이 -20V 내지 20V에 있어서, 온 및 오프비율이 109 이상이기 때문에, 소스 단자 및 드레인 단자간의 누설 전류가 적고, 저소비 전력 구동을 실현할 수 있다.
또한, 본 서류(명세서, 특허 청구의 범위 또는 도면 등) 중에서 사용하는 산화물 반도체는, InMO3(ZnO)m(m>0)로 표기되는 박막을 형성하고, 그 박막을 이용하여 반도체 소자를 제작한다. 또한, M는 갈륨(Ga), 철(Fe), 니켈(Ni), 망간 (Mn), 및 코발트(Co) 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M가 갈륨(Ga)인 경우가 있는 이외에 갈륨(Ga)과 니켈(Ni), 또는 갈륨(Ga)과 철(Fe) 등, 갈륨(Ga) 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M로서 포함되는 금속 원소 이외에, 불순물 원소로서 철(Fe), 니켈(Ni), 그 이외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되는 것이 있다. 그리고, 상기 산화물 반도체 중에 포함되는 나트륨(Na)은 5×1018(atoms/cm3) 이하, 바람직하게는 1×1018(atoms/cm3) 이하인 것으로 한다. 본 서류(명세서, 특허 청구의 범위 또는 도면 등) 중에 있어서는, 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
유도 결합 플라즈마 질량 분석법(Inductively Coupled Plasma Mass Spectrometry: ICP-MS분석법)에 의한 대표적인 측정예를 표 1에 나타낸다. 몰(mol) 수 비율을 In2O3: Ga2O3: ZnO=1: 1: 1로 한 타깃(In: Ga: Zn=1: 1: 0.5)을 사용하여, 압력 0.4Pa, 직류(DC) 전원 500W, 아르곤 가스 유량을 10sccm, 산소를 5sccm로 한 조건 1에서 얻어지는 산화물 반도체막은 InGa0.94Zn0.40O3.31이다. 또한, 상술한 조건으로부터 성막 분위기 조건만을 아르곤 가스 유량 40sccm, 산소를 0sccm로 변경한 조건 2에서 얻어지는 산화물 반도체막은, InGa0.95Zn0.41O3.31이다.
Figure 112018088975145-pat00001
또한, 측정 방법을 러더포드 후방 산란 분석법(Rutherford Backscattering Spectrometry: RBS 분석법)으로 바꾸어 정량화한 결과를 표 2에 나타낸다.
Figure 112018088975145-pat00002
조건 1의 시료를 RBS 분석으로 측정한 결과, 산화물 반도체막은, InGa0.92Zn0.45O3.86이다. 또한, 조건 2의 시료를 RBS 분석으로 측정한 결과, 산화물 반도체막은, InGa0.93Zn0.44O3.49이다.
In-Ga-Zn-O계 비단결정막의 결정 구조는, 스퍼터링법으로 성막한 후, 200℃ 내지 500℃, 대표적으로는, 300℃ 내지 400℃로 10분 내지 100분의 열 처리를 행하여도, 아모퍼스 구조가 XRD(X선 회절)의 분석에서 관찰된다. 또한, 박막 트랜지스터의 전기 특성도 게이트 전압이 -20V 내지 20V에 있어서, 온 및 오프 비율이 109 이상, 이동도가 10 이상인 것을 제작할 수 있다. 이와 같은 전기 특성을 갖는 산화물 반도체층을 사용하여 재작한 박막 트랜지스터는, 아모퍼스 실리콘을 사용하여 제작한 박막 트랜지스터와 비교하여 높은 이동도를 갖고, 시프트 레지스터로 구성되는 구동 회로를 고속으로 구동시킬 수 있다.
다음, ERMOS 회로를 사용한 게이트선 구동 회로 및 소스선 구동 회로의 회로도에 대하여 일례를 도시하여 설명한다.
우선, 인버터 회로로서 ERMOS 회로를 사용한 소스선 구동 회로의 구성에 대하여 설명을 행한다.
도 2는, 도 1에 도시한 표시 장치에 있어서의 소스선 구동 회로(101)의 구성을 도시한 도면이다. 소스선 구동 회로는, 클록 신호용 레벨 시프터(201), 스타트 펄스용 레벨 시프터(202), 시프트 레지스터(251)를 구성하는 펄스 출력 회로(203), NAND 회로(204), 버퍼(205), 샘플링 스위치(206)를 갖고, 외부로부터 입력되는 신호는 제 1 클록 신호(CLK1), 제 2 클록 신호(CLK2), 및 스타트 펄스(SP), 아날로그 영상 신호(Video)이다. 이들 중에서 제 1 클록 신호(CLK1), 제 2 클록 신호(CLK2), 및 스타트 펄스(SP)에 관해서는, 외부로부터 저전압 진폭의 신호로서 입력된 직후, 레벨 시프터(201 또는 202)에 의하여 진폭 변환되어, 고전압 진폭의 신호로서 구동 회로에 입력된다.
또한, 본 실시형태의 표시 장치에 있어서의 소스선 구동 회로는, 시프트 레지스터 중의 1단의 펄스 출력 회로로부터 출력되는 샘플링 펄스가, 샘플링 스위치(206)를 구동함으로써, 소스 신호선 12열 만큼의 아날로그 영상 신호를 동시에 샘플링하는 것을 설명한다. 또한, 이외에도 주사 방향을 전환하기 위한 주사 방향 전환 신호 등을 입력하는 구성으로 하여도 좋다. 또한, 본 실시형태에서는, 클록 신호로서 제 1 클록 신호(CLK1), 제 2 클록 신호(CLK2)의 2상의 클록 신호에 의하여 구동하는 예를 나타내지만, 2상 이외의 클록 신호의 입력에 의하여 구동 회로를 구동하는 구성으로 하여도 좋다.
도 3a 및 도 3b에 시프트 레지스터(251)가 갖는 복수의 펄스 출력 회로(203)의 구성을 도시한다. 펄스 출력 회로(300)는, 스타트 펄스(SP)가 입력되는 단자에 접속된 제 1 스위치(301)와, 제 1 스위치(301)를 통하여 입력되는 신호를 반전하여 출력하는 제 1 인버터 회로(302)와, 제 1 인버터 회로(302)로부터 출력된 신호를 반전하여 출력하는 제 2 인버터 회로(303) 및 제 3 인버터 회로(305)와, 제 2 인버터 회로(303)로부터 출력된 신호가 입력되는 단자에 접속된 제 2 스위치(304)로 구성된다.
도 3a에 도시한 회로도에 있어서, 점선으로 도시한 블록이 1단분의 샘플링 펄스를 출력하는 펄스 출력 회로(350)이고, 도 3a의 시프트 레지스터는, N단(N은 자연수)의 펄스 출력 회로에 의하여 구성되어 있다. N단의 펄스 출력 회로로부터는, 각각의 제 3 인버터 회로(305)의 출력 단자로부터 출력 신호 out1 내지 출력 신호 outN가 출력된다. 또한, 상기 설명한 1단째의 다음 단의 펄스 출력 회로에서는, 제 1 스위치(301)와 제 2 스위치(304) 사이에서, 입력되는 제 1 클록 신호와 제 2 클록 신호를 입력하는 배선이 전환되어 접속된다. 이하, 3단째 이후, 교차로 제 1 클록 신호와 제 2 클록 신호를 입력하는 배선이 제 1 스위치(301)와 제 2 스위치(304) 사이에 교차로 전환되어 접속된다.
도 3b는, 펄스 출력 회로의 회로 구성을 자세히 도시한다. 펄스 출력 회로 본체는, 박막 트랜지스터(351, 353, 355, 356, 358) 및 저항 소자(352, 354, 357)를 갖는다. 또한, 홀수단째의 펄스 출력 회로(331) 및 짝수단째의 펄스 출력 회로(332)는, 제 1 클록 신호(CLK1)를 공급하기 위한 배선(359), 및 제 2 클록 신호(CLK2)를 공급하기 위한 배선(360)에 접속되어 있다. 이하에 1단째의 펄스 출력 회로(331)를 예로 들어, 반도체 소자의 구체적인 접속 관계에 대하여 서술한다.
박막 트랜지스터(351)의 제 1 단자는, 스타트 펄스(SP)가 입력되는 단자에 접속되고, 게이트 단자는 배선(359)에 접속된다.
저항 소자(352)의 한 쪽의 단자는, 고전원 전위 VDD가 공급되는 배선(고전원 전위선이라고도 함)에 접속된다.
박막 트랜지스터(353)의 제 1 단자는, 저항 소자(352)의 다른 쪽의 단자에 접속되고, 게이트 단자는 박막 트랜지스터(351)의 제 2 단자에 접속되고, 제 2 단자는 저전원 전위 VSS가 공급되는 배선(저전원 전위선이라고도 함)에 접속된다.
저항 소자(354)의 한 쪽의 단자는, 고전원 전위선에 접속된다.
박막 트랜지스터(355)의 제 1 단자는, 저항 소자(354)의 다른 쪽의 단자에 접속되고, 게이트 단자는 저항 소자(352)의 다른 쪽의 단자 및 박막 트랜지스터(353)의 제 1 단자에 접속되고, 제 2 단자는 저전원 전위선에 접속된다.
박막 트랜지스터(356)의 제 1 단자는, 저항 소자(354)의 다른 쪽의 단자 및 박막 트랜지스터(355)의 제 1 단자에 접속되고, 게이트 단자는 배선(360)에 접속되고, 제 2 단자는 박막 트랜지스터(351)의 제 2 단자 및 박막 트랜지스터(353)의 게이트 단자에 접속된다.
저항 소자(357)의 한쪽의 단자는, 고전원 전위선에 접속되고, 다른 쪽의 단자는 2단째의 펄스 출력 회로(332)에 있어서의 박막 트랜지스터(351)의 제 1 단자에 접속된다.
박막 트랜지스터(358)의 제 1 단자는, 저항 소자(357)의 다른 쪽의 단자 및 2단째의 펄스 출력 회로(332)에 있어서의 박막 트랜지스터(351)의 제 1 단자에 접속되고, 게이트 단자는 저항 소자(352)의 다른 쪽의 단자, 박막 트랜지스터(353)의 제 1 단자, 및 박막 트랜지스터(355)의 게이트 단자에 접속되고, 제 2 단자는 저전원 전위선에 접속된다.
2단째의 펄스 출력 회로도 1단째의 펄스 출력 회로와 배선(359)과 배선(360)의 접속이 반대로 되는 점을 제외하고, 같은 구성이 된다. 3단째 이후의 홀수단째의 펄스 출력 회로(331) 및 짝수단째의 펄스 출력 회로(332)도 이것에 준하고 순차적으로 접속된다.
도 3b에 있어서, 박막 트랜지스터(351)는 도 3a에서 도시한 제 1 스위치(301)에 상당한다. 저항 소자(352) 및 박막 트랜지스터(353)는 도 3a에서 도시한 제 1 인버터 회로(302)에 상당하고, 제 1 인버터 회로(302)는 ERMOS 회로이다. 저항 소자(354) 및 박막 트랜지스터(355)는, 도 3a에서 도시한 제 2 인버터 회로(303)에 상당하고, 제 2 인버터 회로(303)는 ERMOS 회로이다. 박막 트랜지스터(356)는 도 3a에서 도시한 제 2 스위치(304)에 상당한다. 저항 소자(357) 및 박막 트랜지스터(358)는, 도 3a에서 도시한 제 3 인버터 회로(305)에 상당하고, 제 3 인버터 회로(305)는 ERMOS회로이다.
또한, 박막 트랜지스터(351, 356)는, 박막 트랜지스터(353, 355, 358)와 마찬가지로, 인핸스먼트형 박막 트랜지스터로 구성하는 것이 바람직하다. 스위치로서 인핸스먼트형 박막 트랜지스터를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있기 때문에, 저소비 전력화를 도모할 수 있음과 함께, 제작 공정을 저감할 수 있다.
여기서, 도 4에 도시하는 타이밍 차트를 참조하여, 도 3a 및 도 3b에서 도시한 회로의 회로 동작에 대하여 설명한다. 또한, 도 4에서는 설명의 편의상 도 3b에서 도시하는 회로에서의 노드로서 1단째의 펄스 출력 회로에 있어서, 박막 트랜지스터(351)의 제 2 단자를 노드 A(도 3b 및 도 4 중, A라고 기재함), 저항 소자(352)의 다른 단자를 노드 B(도 3b 및 도 4 중, B라고 기재함), 저항 소자(354)의 다른 단자를 노드 C(도 3b 및 도 4 중, C라고 기재함), 저항 소자(357)의 다른 단자를 노드 out1(도 3a 내지 도 4 중, out1라고 기재함)으로 한다.
또한, 도 3b에서 도시하는 회로에서의 노드로서 2단째의 펄스 출력 회로에 있어서, 박막 트랜지스터(351)의 제 2 단자를 노드 D(도 3b 및 도 4 중, D라고 기재함), 저항 소자(352)의 다른 단자를 노드 E(도 3b 및 도 4 중, E라고 기재함), 저항 소자(354)의 다른 단자를 노드 F(도 3b 및 도 4 중, F라고 기재함), 저항 소자(357)의 다른 단자를 노드 out2(도 3b 및 도 4 중, out2라고 기재함)로 한다. 또한, 도 3b에서 도시하는 회로에서의 노드로서 3단째의 펄스 출력 회로에 있어서, 박막 트랜지스터(351)의 제 2 단자를 노드 G(도 3 내지 도 4b 중, G라고 기재함)로 한다.
도 4 중, 기간 T1에서 스타트 펄스(SP)가 H레벨, 제 1 클록 신호(CLK1)가 H레벨, 제 2 클록 신호(CLK2)가 L레벨일 때의 동작에 대하여 설명한다.
제 1 클록 신호(CLK1)가 H레벨이 됨으로써, 1단째의 펄스 출력 회로의 박막 그리고, 저전원 전위의 전압 레벨인 L레벨이, 노드 B의 전압 레벨을 L레벨로 하강시킨다.
그리고, 노드 B의 전압 레벨이 L 레벨로 하강됨으로써, 1단째의 펄스 출력 회로의 박막 트랜지스터(355) 및 박막 트랜지스터(358)가 오프 상태가 된다.
그리고, 1단째의 펄스 출력 회로의 박막 트랜지스터(355)가 오프 상태가 됨으로써, 고전원 전위의 전압 레벨인 H레벨이, 노드 C의 전압 레벨을 H레벨로 상승시킨다. 또한, 1단째의 펄스 출력 회로의 박막 트랜지스터(358)가 오프 상태가 됨으로써, 고전원 전위의 전압 레벨인 H레벨이, 노드 out1의 전압 레벨을 H레벨로 상승시킨다.
또한, 제 2 클록 신호(CLK2)가 L레벨이기 때문에, 1단째의 펄스 출력 회로의 박막 트랜지스터(356) 및 2단째의 펄스 출력 회로의 박막 트랜지스터(351)는 오프 상태가 된다.
다음에, 도 4 중, 기간 T2에서 스타트 펄스(SP)가 L레벨, 제 1 클록 신호(CLK1)가 L레벨, 제 2 클록 신호(CLK2)가 H레벨일 때의 동작에 대하여 설명한다.
제 1 클록 신호(CLK1)가 L레벨이 됨으로써, 1단째의 펄스 출력 회로의 박막 트랜지스터(351)가 오프 상태가 된다. 한편, 제 2 클록 신호(CLK2)가 H레벨이기 때문에, 1단째의 펄스 출력 회로의 박막 트랜지스터(356)는 온 상태가 된다. 그래서, 기간 T1에서 H레벨에 있던 노드 C의 전압 레벨에 의하여, 노드 A의 전압 레벨이 H레벨을 유지하게 된다.
그리고, 1단째의 펄스 출력 회로의 각 노드는, 기간 T1과 같은 레벨을 유지하게 된다.
한편, 제 2 클록 신호(CLK2)가 H레벨이 됨으로써, 2단째의 펄스 출력 회로의 박막 트랜지스터(351)가 온 상태가 된다.
그리고, 노드 out1의 전압 레벨인 H레벨이, 노드 D의 전압 레벨을 H레벨로 상승시킨다.
그리고, 노드 D의 전압 레벨이 H레벨로 상승됨으로써, 2단째의 펄스 출력 회로의 박막 트랜지스터(353)가 온 상태가 된다.
그리고, 저전원 전위의 전압 레벨인 L레벨이, 노드 E의 전압 레벨을 L레벨로 하강시킨다.
그리고, 노드 E의 전압 레벨이 L레벨로 하강됨으로써, 2단째의 펄스 출력 회로의 박막 트랜지스터(355) 및 2단째의 펄스 출력 회로의 박막 트랜지스터(358)가 오프 상태가 된다.
그리고, 2단째의 펄스 출력 회로의 박막 트랜지스터(355)가 오프 상태가 됨으로써, 고전원 전위의 전압 레벨인 H레벨이 노드 F의 전압 레벨을 H레벨로 상승시킨다. 또한, 2단째의 펄스 출력 회로의 박막 트랜지스터(358)가 오프 상태가 됨으로써, 고전원 전위의 전압 레벨인 H레벨이 노드 out2의 전압 레벨을 H레벨로 상승시킨다.
제 1 클록 신호(CLK1)는, L레벨이기 때문에, 2단째의 펄스 출력 회로의 박막 트랜지스터(356) 및 3단째의 펄스 출력 회로의 박막 트랜지스터(351)는 오프 상태가 된다.
다음에, 도 4 중, 기간 T3에서 스타트 펄스(SP)가 L레벨, 제 1 클록 신호(CLK1)가 H레벨, 제 2 클록 신호(CLK2)가 L레벨일 때의 동작에 대하여 설명한다.
제 1 클록 신호(CLK1)가 H레벨이 됨으로써, 1단째의 펄스 출력 회로의 박막 트랜지스터(351)가 온 상태가 된다. 한편, 제 2 클록 신호(CLK2)는 L레벨이기 때문에, 1단째의 펄스 출력 회로의 박막 트랜지스터(356)는 오프 상태가 된다. 그래서, 노드 A의 전압 레벨이 L레벨로 하강하게 된다.
그리고, 노드 A의 전압 레벨이 L레벨로 하강됨으로써, 1단째의 펄스 출력 회로의 박막 트랜지스터(353)가 오프 상태가 된다.
그리고, 고전원 전위의 전압 레벨인 H레벨이, 노드 B의 전압 레벨을 H레벨로 상승시킨다.
그리고, 노드 B의 전압 레벨이 L레벨로 상승됨으로써, 1단째의 펄스 출력 회로의 박막 트랜지스터(355) 및 1단째의 펄스 출력 회로의 박막 트랜지스터(358)가 온 상태가 된다.
그리고, 1단째의 펄스 출력 회로의 박막 트랜지스터(355)가 온 상태가 됨으로써, 저전원 전위의 전압 레벨인 L레벨이 노드 C의 전압 레벨을 L레벨로 하강시켜, 1단째의 펄스 출력 회로의 박막 트랜지스터(358)가 온 상태가 됨으로써, 저전원 전위의 전압 레벨인 L레벨이 노드 out1의 전압 레벨을 L레벨로 하강시킨다.
또한, 제 2 클록 신호(CLK2)는 L레벨이기 때문에, 1단째의 펄스 출력 회로의 박막 트랜지스터(356)는 오프 상태가 된다.
또한, 기간 T2에서의 1단째의 펄스 출력 회로와 마찬가지로, 제 2 클록 신호(CLK2)가 L레벨이 됨으로써, 2단째의 펄스 출력 회로의 박막 트랜지스터(351)가 오프 상태가 된다. 한편, 제 1 클록 신호(CLK1)가 H레벨이기 때문에, 2단째의 펄스 출력 회로의 박막 트랜지스터(356)는 온 상태가 된다. 그래서, 기간 T2에서 H레벨에 있던 노드 F의 전압 레벨에 의하여, 노드 D의 전압 레벨이 H레벨을 유지하게 된다.
그리고, 2단째의 펄스 출력 회로의 각 노드는, 기간 T2와 같은 레벨을 유지하게 된다.
한편, 제 1 클록 신호(CLK1)가 H레벨이 됨으로써, 3단째의 펄스 출력 회로의 박막 트랜지스터(351)가 온 상태가 된다.
그리고, 노드 out2의 전압 레벨인 H레벨이, 노드 G의 전압 레벨을 H레벨로 상승시킨다.
그리고, 노드 G의 전압 레벨이 H레벨로 상승됨으로써, 3단째의 펄스 출력 회로의 박막 트랜지스터(353)가 온 상태가 된다.
이하, 순차적으로 트랜지스터의 온 및 오프가 제어됨으로써, 시프트 레지스터로서 구동할 수 있다.
또한, 도 3a 및 도 3b에서 설명한 펄스 출력 회로에 있어서, 노드 A와 노드 C 사이에 박막 트랜지스터(356: 제 2 스위치(304))가 형성된 구성에 대하여 도시한다. 이것은, 저항 소자(354)에 의하여 노드 C의 전압 레벨이 고전압 전위 VDD로부터 전압 강하하는 것을 고려하였기 때문이다. 박막 트랜지스터(356: 제 2 스위치(304))에 의하여 노드 A와 노드 C의 접속을 절단하여 구동시킴으로써, 노드 A의 전위에 의한 박막 트랜지스터(353)의 구동 능력을 높게 할 수 있기 때문에 바람직하다. 또한, 박막 트랜지스터(356: 제 2 스위치(304))를 형성하지 않는 구성으로 하여도, 본 실시형태의 회로는 구동할 수 있다.
또한, 소스선 구동 회로의 구성에서는, 각 펄스 출력 회로로부터 출력되는 신호의 부정 논리곱(NAND)을 취하고, 각 소스선을 구동하기 위한 신호를 생성한다. 그래서, 소스선 구동 회로에 있어서는, 소스선의 개수보다 많은 펄스 출력 회로를 형성하고, 소스선에 출력하기 위한 신호를 생성하는 구성으로 하는 것이 바람직하다.
도 5a는, 도 2에서 도시한 클록 신호용 레벨 시프터(201)의 구성예를 도시한다. 또한, 도 5a에는, 제 1 클록 신호(CLK1)용 레벨 시프터 및 제 2 클록 신호(CLK2)용 레벨 시프터의 구성은 동일하기 때문에, 제 1 클록 신호(CLK1)용 레벨 시프터만을 도시한다. 도 5a에서는, 제 1 클록 신호(CLK1)가 ERMOS 회로에 의하여 진폭 변환되고(Stage 1), 이후에 버퍼 단(Stage 2, Stage 3)을 형성하는 구성을 취한다.
도 5a에 도시한 회로의 동작에 대하여 설명한다. 또한, 여기서 사용하는 전원의 전위는, VSS, VDD0, VDD의 3전위이고, VSS< VDD0< VDD로 한다. 제 1 클록 신호(CLK1)의 진폭을 소스선 구동 회로 입력부에서 레벨 시프트하는 구성으로 함으로써, 저소비 전력화 및 노이즈의 저감을 도모할 수 있다.
신호 입력부(CLK in1)로부터 L레벨/H레벨=VSS/VDD0의 진폭을 갖는 제 1 입력 클록 신호(CLK1)가 입력된다.
제 1 입력 클록 신호가 H레벨인 경우, 박막 트랜지스터(602)가 온 상태로 된다. 여기서, 박막 트랜지스터(602)의 온 저항은, 저항 소자(601)의 저항 값보다 충분히 낮게 설계해 둔다. 따라서, 노드 α는 L레벨이 된다.
노드 α가 L레벨의 경우, 박막 트랜지스터(604)가 오프 상태가 된다. 여기서, 박막 트랜지스터(604)의 오프 저항은, 저항 소자(603)의 저항 값보다 충분히 높게 설계해 둔다. 따라서, 노드 β는 H레벨이 되고, 또 H레벨은 VDD와 같은 정도가 된다. 상술한 바와 같이, 진폭 변환이 완료된다.
도 5a에서 설명하는 레벨 시프터는, 진폭 변환 후의 펄스에 대한 부하를 고려하여, 레벨 시프터 회로(Stage 1) 후에 버퍼 단을 형성한다(Stage 2, Stage 3). Stage 2, Stage 3에 있어서도 마찬가지인 동작에 의하여, 최종적으로 신호 출력부에 펄스가 출력된다.
도 5a에는, 제 1 클록 신호(CLK1)용의 레벨 시프터에 대하여 도시하지만, 스타트 펄스(SP)용의 레벨 시프터도 구성은 동일하다.
도 5b는, 클록 신호의 진폭 변환의 모양을 도시한다. 입력 신호의 진폭은, L레벨/H레벨=VSS/VDD0이고, 출력 신호의 진폭은, L레벨/H레벨=VSS/VDD이다.
도 5c는, 스타트 펄스(SP)의 진폭 변환의 모양을 도시한다. 입력 신호의 진폭은, L레벨/H레벨=VSS/VDD0이고, 출력 신호의 진폭은, L레벨/H레벨=VSS/VDD이다.
도 6a는, 도 2에서 도시한 2입력의 NAND 회로(204)를 도시한다. NAND 회로(204)의 구성은, ERMOS 회로와 유사하다. 구체적으로는, ERMOS 회로에 있어서의 신호 입력부가 2입력이 되어, 박막 트랜지스터(702, 703)가 직렬 배치되어 있는 점만 상이하다.
신호 입력부(In1) 및 신호 입력부(In2)에, 각각 H레벨이 입력되면, 박막 트랜지스터(702, 703)가 온 상태로 되므로, 신호 출력부(Out)에는 L레벨이 나타난다.
한편, 신호 입력부(In1) 및 신호 입력부(In2)의 어느 한쪽 또는 양쪽 모두에 L레벨이 입력되면, 신호 출력부(Out)에는 전위 VDD의 H레벨이 나타난다.
도 6b는, 도 2에서 도시한 버퍼(205)를 도시한다. 버퍼(205)는, ERMOS 회로(Stage 1 내지 Stage 4)에 의하여 구성되어 있다. ERMOS 회로의 동작에 관해서는, 레벨 시프터 회로의 항에서 설명하였기 때문에, 여기서는 상술의 설명을 원용한다.
도 6c는 도 2에서 도시한 샘플링 스위치(206)를 도시한다. 샘플링 스위치(206)는, 신호 입력부(25)로부터 샘플링 펄스가 입력되고, 병렬 배치된 12개의 박막 트랜지스터(731)가 동시에 제어된다. 12개의 박막 트랜지스터(731)의 입력 전극(1) 내지 입력 전극(12)에 아날로그 영상 신호가 입력되고, 샘플링 펄스가 입력되었을 때의 영상 신호의 전위를, 소스 신호선에 기입하는 역할을 한다.
도 7은, 도 1에서 도시한 표시 장치에 있어서의, 게이트선 구동 회로의 회로 구성을 도시한 도면이다. 클록 신호용 레벨 시프터(751), 스타트 펄스용 레벨 시프터(752), 시프트 레지스터(781)를 구성하는 펄스 출력 회로(753), NAND 회로(754), 버퍼(755)를 갖는다.
게이트선 구동 회로에는, 제 1 클록 신호(CLK1), 제 2 클록 신호(CLK2), 스타트 펄스(SP)가 입력된다. 이들의 입력 신호는, 외부로부터 저전압 진폭의 신호로서 입력된 직후, 클록 신호용 레벨 시프터(751), 스타트 펄스용 레벨 시프터(752)에 의하여 진폭 변환되어, 고전압 진폭의 신호로서 구동 회로에 입력된다.
또한, 클록 신호용 레벨 시프터(751), 스타트 펄스용 레벨 시프터(752), 펄스 출력 회로(753), NAND 회로(754), 및 버퍼(755)의 구성 및 동작에 관해서는, 소스선 구동 회로에 사용한 것과 마찬가지므로, 여기서는 상술한 설명을 원용한다.
다음에, 도 3b에 도시한 펄스 출력 회로의 레이아웃도의 예를 도 8 내지 도 10에 도시한다. 도 8 내지 도 10에서는, 복수 단 형성되는 펄스 출력 회로 중, 1단째에 상당하는 펄스 출력 회로에 대하여 도시한다.
도 8 내지 도 10의 펄스 출력 회로는, 전원선(801, 802), 제어 신호선(803, 804, 805), 박막 트랜지스터(351, 353, 355, 356, 358) 및 저항 소자(352, 354, 357)로 구성된다.
도 8 내지 도 10 중에서는, 산화물 반도체층(806), 제 1 배선층(807), 제 2 배선층(808), 콘택트 홀(809)에 대하여 도시한다. 또한, 제 1 배선층(807)은 박막 트랜지스터의 게이트 단자를 포함하는 층이고, 제 2 배선층(808)은 박막 트랜지스터의 소스 단자 및 드레인 단자(제 1 단자 및 제 2 단자)를 포함하는 층이다.
또한, 도 8 내지 도 10 중에서의 각 회로 소자의 접속 관계에 대해서는, 도 3b와 마찬가지다. 즉, 전원선(801)은, 고전원 전위 VDD가 공급되는 배선(고전원 전위선이라고도 함)이고, 전원선(802)은, 저전원 전위 VSS가 공급되는 배선(저전원 전위선이라고도 함)이고, 제어 신호선(803)은 스타트 펄스(SP)가 공급되는 배선이고, 제어 신호선(804)은 제 1 클록 신호가 공급되는 배선이고, 제어 신호선(805)은 제 2 클록 신호가 공급되는 배선이다.
도 8에 도시한 ERMOS 회로의 저항 소자(352, 354, 357)에는, 직사각형 형상의 산화물 반도체층을 적용한다. 그래서, 도 8에 도시한 저항 소자(352, 354, 357)는, 전류 경로의 폭이 넓고, 높은 전류 구동 능력을 나타내는 저항 소자이다. 도 9 및 도 10에 도시한 ERMOS 회로의 저항 소자(352, 354, 357)에는, 미앤더(meander) 형상(사행(蛇行) 형상)의 산화물 반도체층을 적용한다. 미앤더 형상으로 함으로써, 저항 소자(352, 354, 357)의 저항 값을 증가시킬 수 있다.
또한, 도 8 내지 도 10의 펄스 출력 회로의 레이아웃도에 있어서, 박막 트랜지스터(351, 353, 355, 356, 358)의 채널 영역의 형상을 U 자형으로 하여도 좋다. 또한, 도 8 중에서는, 각 박막 트랜지스터의 사이즈를 같은 사이즈로서 도시하지만, 후단의 부하의 크기에 따라 박막 트랜지스터의 사이즈를 적절히 변경하여도 좋다.
다음에, 도 8 내지 도 10에서 설명한 레이아웃도에 있어서의 저항 소자(354) 및 박막 트랜지스터(355)에 의하여 구성되는 인버터 회로의 구성에 대하여, 도 11a 내지 도 11c를 사용하여 설명한다. 또한, 도 11a 내지 도 11c에 도시되는 저항 소자(354) 및 박막 트랜지스터(355)는, 각각 도 8 내지 도 10 중의 점선 A-B, 및 C-D에 대응하는 단면도에 대하여 도시한다.
도 11a는, 도 8 중의 점선 A-B, 및 C-D에 대응하는 단면도이다. 도 11a에 있어서, 저항 소자(354)는 제 1 산화물 반도체층(905)을 저항 성분으로서 이용한다. 또한, 제 1 산화물 반도체층(905)의 일단이 제 1 배선층(807)에 포함되는 제 1 배선(901)과 절연층(903)에 형성된 콘택트 홀(904)을 통하여 접속되고, 다른 단이 제 2 배선층(808)에 포함되는 제 2 배선(907)과 접속되어 있다.
도 11a에 있어서, 박막 트랜지스터(355)는, 기판 위의 게이트 단자(902), 게이트 절연층으로서 기능하는 게이트 단자(902) 위의 절연층(903), 채널 형성 영역이 되는 절연층(903) 위의 제 2 산화물 반도체층(906), 소스 단자 및 드레인 단자(제 1 단자 및 제 2 단자)로서 기능하는 제 2 산화물 반도체층(906) 위의 제 2 배선(907) 및 제 3 배선(908)을 갖는다.
또한, 제 1 배선(901)은, 저항 소자(354)에 대해서는 한쪽의 단자이다. 또한, 제 2 배선(907)은 저항 소자(354)에 대해서는 다른 쪽의 단자이며, 박막 트랜지스터(355)에 대해서는 제 1 단자이고, 또 양자를 접속하는 배선이기도 하다. 마찬가지로 제 3 배선(908)은, 박막 트랜지스터(355)에 대해서는 제 2 단자이고, 또 저전원 전위 VSS가 공급되는 배선(저전원 전위선이라고도 함)이기도 하다. 바꾸어 말하면, 접속 배선 및 저(고)전원 전위선의 일부가, 각 박막 트랜지스터의 제 1 단자 또는 제 2 단자로서 이용된다.
또한, 도 11a에 있어서, 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)의 막 두께는 균일하지 않다. 구체적으로는, 제 2 배선(907) 및 제 3 배선(908)과 중첩하는 영역에 해당하는 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)의 막 두께가 상기 영역에 해당하지 않는 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)의 막 두께보다 두껍다. 이것은, 제 2 배선(907) 및 제 3 배선(908)을 형성할 때의 에칭에 있어서, 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)의 일부도 에칭되기 때문이다.
도 11b는, 도 9 중의 점선 A-B, 및 C-D에 대응하는 단면도이다. 도 11b에 있어서, 저항 소자(354)는 미앤더 형상으로 형성된 제 1 산화물 반도체층(905)을 저항 성분으로서 이용한다. 또한, 제 1 산화물 반도체층(905)의 일단이 제 1 배선(901)과 절연층(903)에 형성된 콘택트 홀(904)을 통하여 접속되고, 다른 쪽 단이 제 2 배선(907)과 접속되어 있다. 박막 트랜지스터의 구조는, 도 11a에서 설명한 박막 트랜지스터와 동일하기 때문에, 상술의 설명을 원용한다.
도 11c는, 도 10 중의 점선 A-B, 및 C-D에 대응하는 단면도이다. 도 11c에 있어서, 저항 소자(354)는 미앤더 형상으로 형성된 제 1 산화물 반도체층(905)을 저항 성분으로서 이용한다. 또한, 제 1 산화물 반도체층(905)의 일단이 제 2 배선층(808)에 포함되는 제 4 배선(912)과 접속되고, 다른 쪽 단이 제 2 배선층(808)에 포함되는 제 2 배선(907)과 접속되어 있다. 박막 트랜지스터의 구조는, 도 11a에서 설명한 박막 트랜지스터와 동일하기 때문에, 상술의 설명을 원용한다. 도 11c에 도시한 저항 소자(354)는 제 1 산화물 반도체층(905) 위에 직접 제 4 배선(912)이 형성되기 때문에, 제 1 산화물 반도체층과 제 4 배선 사이에 양호한 접합을 형성할 수 있다.
다음에, 도 11a 내지 도 11c에 도시한 ERMOS 회로의 구체적인 재료 구성에 대하여 설명한다.
도 11a 내지 도 11c에 있어서, 기판(900)에는 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판 등을 사용할 수 있다. 제 1 배선(901) 및 게이트 단자(902)의 재료는, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성할 수도 있다. 또한, 알루미늄(Al)을 내열성 도전성 재료와 조합하여 형성할 수 있다. 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd) 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물을 적용할 수 있다.
절연층(903)은, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 탄탈막 등의 절연막으로 형성할 수 있다. 또한, 이들의 절연막으로 이루어지는 적층 구조로서 형성하여도 좋다. 또한, 산화질화 실리콘막은 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 농도 범위로서 산소가 55원자% 내지 65원자%, 질소가 1원자% 내지 20원자%, 실리콘이 25원자% 내지 35원자%, 수소가 0.1원자% 내지 10원자%의 범위에 있어서, 합계가 100원자%로 되도록 각 원소를 임의의 농도로 포함하는 것을 말한다. 또한, 질화산화 실리콘막이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것으로서, 농도 범위로서 산소가 15원자% 내지 30원자%, 질소가 20원자% 내지 35원자%, 실리콘이 25원자% 내지 35원자%, 수소가 15원자% 내지 25원자%의 범위에 있어서, 합계 100원자%가 되도록 각 원소를 임의의 농도로 포함하는 것으로 한다.
제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)은, InMO3(ZnO)m(m>0)로 표기되는 박막을 형성한다. 또한, M는 갈륨(Ga), 철(Fe), 니켈(Ni), 망간 (Mn) 또는 코발트(Co) 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M로서 갈륨(Ga)인 경우가 있는 이외에 갈륨(Ga)과 니켈(Ni), 또는 갈륨(Ga)과 철(Fe) 등, 갈륨(Ga) 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체층에 있어서, M로서 포함되는 금속 원소 이외에, 불순물 원소로서 철(Fe), 니켈(Ni), 그 이외의 천이 금속 원소, 또는 상기 천이 금속 원소의 산화물이 포함되는 것이 있다. 그리고, 상기 산화물 반도체층 중에 포함되는 나트륨(Na)은 5×1018(atoms/cm3) 이하, 바람직하게는 1×1018(atoms/cm3) 이하인 것으로 한다.
제 2 배선(907) 및 제 3 배선(908)의 재료로서는, 알루미늄(Al), 크롬(Cr), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 이들의 재료로 이루어지는 적층 구조로 형성하여도 좋다.
산화 실리콘층(909)은, 스퍼터링법에 의하여 성막된 산화 실리콘막으로 형성된다. 기판 전체 면에 형성되는 질화 실리콘층(910)은 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성된다. 그래서, 질화 실리콘층(910)은 고농도로 수소를 함유한다.
또한, 도 12a에 도시하는 바와 같이, 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)과, 제 2 배선(907) 및 제 3 배선(908) 사이에 버퍼층(911a 내지 911c)을 형성할 수도 있다.
또한, 상술한 버퍼층(911a 내지 911c)이란, 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)을 형성하는 성막 조건과는 상이한 성막 조건으로 형성되는 In-Ga-Zn-O계 비단결정막을 바탕으로 형성되고, 저저항의 산화물 반도체층이다. 또한, 이하의 문장에서는 편의상, 후에 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)이 형성되는 산화물 반도체막을 제 1 산화물 반도체막이라고 표기하고, 후에 버퍼층(911a 내지 911c)이 형성되는 산화물 반도체막을 제 2 산화물 반도체막이라고 표기한다.
예를 들어, 스퍼터링법에 의하여 산화물 반도체막의 형성을 행하는 경우, 성막에 사용되는 스퍼터링 가스의 산소 농도를 변화시킴으로써, 산화물 반도체막의 저항 값을 변화시킬 수 있다. 구체적으로는, 스퍼터링 가스의 산소 농도를 높게 함으로써, 산화물 반도체막의 저항 값을 높게 할 수 있다. 스퍼터링법에 의한 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 성막 조건의 하나는, 제 1 산화물 반도체막의 형성에 사용되는 스퍼터링 가스로서 아르곤 가스 유량을 10sccm, 산소 가스 유량 5sccm로 하고, 제 2 산화물 반도체막의 형성에 사용되는 스퍼터링 가스로서 아르곤 가스 유량을 40sccm로 한 조건이다. 또한, 버퍼층(911a 내지 911c)은, n형 도전형을 갖고, 활성화 에너지(ΔE)가 0.1eV 이하이다. 또한, In-Ga-Zn-O계 비단결정막을 바탕으로 형성되는 버퍼층(911a 내지 911c)은, 적어도 아모퍼스 성분을 포함하는 것으로 한다. 버퍼층(911a 내지 911c)은 비정질 구조 중에 결정립(나노크리스탈)을 포함하는 경우가 있다. 이 버퍼층(911a 내지 911c) 중의 결정립(나노크리스탈)은 직경 1nm 내지 10nm, 대표적으로는 2nm 내지 4nm 정도이다.
제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)보다 저저항의 버퍼층(911a 내지 911c)을 형성함으로써, 도전체인 제 2 배선(907)과 제 1 산화물 반도체층(905), 도전체인 제 2 배선(907) 및 제 3 배선(908)과 제 2 산화물 반도체층(906) 사이에, 쇼트키 접합과 비교하여 양호한 접합을 형성하고, 열적으로도 안정적인 동작을 나타낼 수 있다. 또한, 박막 트랜지스터(355)에서는, 버퍼층(911b, 911c)을 형성함으로써, 높은 드레인 전압이라도 양호한 이동도를 유지할 수 있다.
또한, 도 12b에 도시하는 바와 같이, 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)의 상하에 버퍼층(911a 내지 911e)을 형성할 수도 있다.
버퍼층(911d)을 형성함으로써, 도전체인 제 1 배선(901)과 제 1 산화물 반도체층(905) 사이에 쇼트키 접합과 비교하여 양호한 접합을 형성하고, 열적으로도 안정적으로 동작시킬 수 있다.
도 11a 내지 도 12b에서 도시한 박막 트랜지스터와는 상이한 구조의 박막 트랜지스터를 도 13a및 도 13b에 도시하여, 설명한다. 또한, 도 13a및 도 13b에서는 도 8의 A-B선, 및 C-D선에 대용하는 저항 소자 및 박막 트랜지스터의 단면 구조를 도시하고, 도 11a 내지 도 11c와 같은 것에 대해서는, 같은 부호를 붙인다.
도 13a에 있어서, 제 2 산화물 반도체층(906) 위에는, 산화 실리콘층인 채널 보호층(1001)이 형성되고, 채널 보호층(1001) 및 제 2 산화물 반도체층(906) 위에 제 2 배선(907) 및 제 3 배선(908)이 형성된 구조가 되어 있다. 또한, 제 2 배선(907), 제 3 배선(908), 및 채널 보호층(1001) 위에 질화 실리콘층(910)이 형성되어 있다. 또한, 도 13b에서 도시하는 바와 같이, 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)과, 제 2 배선(907) 및 제 3 배선(908) 각각 사이에 버퍼층(911a 내지 911c)을 형성하는 구성으로 할 수도 있다.
도 11a 내지 도 13b에서는, 역 스태거형의 박막 트랜지스터에 대하여 설명하였지만, 본 실시형태의 박막 트랜지스터의 구성은 역 스태거형에 한정되지 않는다. 일례로서, 코플래너(coplanar)형의 박막 트랜지스터에 있어서도, 마찬가지의 효과를 갖는다. 도 14a 및 도 14b에 단면 구조의 일례에 대하여 도시하여, 설명한다. 또한, 도 14a 및 도 14b에서는 도 8의 A-B선 및 C-D선에 대응하는 저항 소자 및 박막 트랜지스터의 단면 구조를 도시하고, 도 11a 내지 도 11c와 같은 구성에 대해서는, 같은 부호를 붙인다.
도 14a에 있어서, 제 1 산화물 반도체층(905)의 일단은, 제 1 배선(901) 위에 형성되고, 제 1 산화물 반도체층(905)의 다른 단 및 제 2 산화물 반도체층(906)의 일단은, 제 2 배선(907) 위에 형성되고, 제 2 산화물 반도체층(906)의 다른 단은 제 3 배선(908) 위에 형성된 구조가 되어 있다. 또한, 제 2 산화물 반도체층(906) 위에는, 산화 실리콘층(909) 및 질화 실리콘층(910)의 적층이 형성되고, 제 1 산화물 반도체층(905) 위에는 질화 실리콘층(910)만이 형성되어 있다. 또한, 도 14b에서 도시하는 바와 같이, 제 2 배선(907) 및 제 3 배선(908)과 절연층(903) 사이에 버퍼층(1010a, 1010b)을 형성하는 구성으로 할 수도 있다.
도 11a 내지 도 14b에서는, 제 1 산화물 반도체층(905)에 직접 접하도록, 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성된 질화 실리콘층(910)을 형성한다.
상술한 구조를 갖는 ERMOS 회로는, 질화 실리콘층(910)이 직접 접하는 제 1 산화물 반도체층(905)을 저항 성분으로 하는 저항 소자와, 산화 실리콘층(909)(채널 보호층(1001))을 사이에 두고, 질화 실리콘층(910)이 형성된 제 2 산화물 반도체층(906)을 채널 형성 영역으로 하는 박막 트랜지스터를 갖는다. 그래서, 제 1 산화물 반도체층(905)에는, 제 2 산화물 반도체층(906)보다 고농도로 수소를 도입할 수 있다. 결과적으로, 제 1 산화물 반도체층(905)의 저항 값을 제 2 산화물 반도체층(906)의 저항 값보다 낮게 할 수 있다.
다음에, ERMOS 회로의 제작 공정에 대하여 도 15a 내지 도 15c의 단면도를 사용하여 설명한다. 또한, 여기서는 도 14b에 도시하는 ERMOS 회로의 제작 공정에 대하여 나타낸다.
기판(900) 위에 제 1 도전막을 형성한다. 제 1 도전막의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법 등으로 대표되는 박막 퇴적법을 사용한다. 제 1 도전막의 재료는, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성할 수 있다. 또한, 알루미늄(Al)을 내열성 도전성 재료와 조합하여 형성할 수 있다. 내열성 도전성 재료로서는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd) 스칸듐(Sc) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물을 적용할 수 있다. 다음에, 제 1 포토리소그래피 공정을 행하여, 제 1 도전막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 제 1 도전막을 선택적으로 에칭함으로써 제 1 배선(901) 및 게이트 단자(902)를 형성한다.
다음에, 제 1 배선(901) 및 게이트 단자(902)를 덮는 절연막을 형성한다. 절연막의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법, 플라즈마 CVD법 등으로 대표되는 박막 퇴적법을 사용한다. 절연막으로서, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 산화 탄탈막 등의 절연막을 사용할 수 있다. 또한, 이들의 절연막의 적층 구조로 하여도 좋다. 다음에, 제 2 포토리소그래피 공정을 행하여, 절연막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 절연막을 선택적으로 에칭함으로써 제 1 배선에 도달하는 콘택트 홀(904)이 형성된 절연층(903)을 형성한다. 여기까지의 공정이 완료된 단계의 단면도가 도 15a에 상당한다.
다음에, 제 2 산화물 반도체막을 형성한다. 제 2 산화물 반도체막의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법, 플라즈마 CVD법 등으로 대표되는 박막 퇴적법을 사용한다. 스퍼터링법에 의한 성막을 행하는 경우, In2O3, Ga2O3, ZnO를 소결한 타깃을 사용하는 것이 바람직하다. 스퍼터링 가스에는, 아르곤으로 대표되는 희 가스를 사용한다. 스퍼터링법에 의한 성막 조건의 하나는, In2O3: Ga2O3: ZnO=1: 1: 1을 혼합, 소결한 타깃을 사용하고, 압력 0.4Pa, 직류(DC) 전원 500W, 아르곤 가스 유량을 40sccm로 한다.
다음에, 제 2 도전막을 형성한다. 제 2 도전막의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법으로 대표되는 박막 퇴적법을 사용한다. 제 2 도전막의 재료로서는, 알루미늄(Al), 크롬(Cr), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 중에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금, 또는 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 이들의 재료로 이루어지는 적층 구조로서 형성하여도 좋다.
다음에, 제 3 포토리소그래피 공정을 행하여, 제 2 도전막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 제 2 산화물 반도체막 및 제 2 도전막을 선택적으로 에칭하여, 제 2 배선(907) 및 제 3 배선(908), 그리고 버퍼층(1010a, 1010b)을 형성한다. 이 때의 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 예를 들어, 제 2 도전막으로서, 알루미늄(Al)막, 또는 알루미늄 합금막을 사용하는 경우에는, 인산과 초산과 질산을 혼합한 용액을 사용한 웨트 에칭을 행할 수 있다. 마찬가지로, 제 2 도전막으로서 티타늄(Ti)막, 또는 티타늄 합금막을 사용하는 경우에는, 암모니아과수(과산화수소: 암모니아: 물=5: 2: 2)를 사용한 웨트 에칭을 행할 수 있다.
다음에, 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법 등으로 대표되는 박막 퇴적법을 사용한다. 제 1 산화물 반도체막은 제 2 산화물 반도체막과 비교하여 스퍼터링 가스에 포함되는 산소 농도가 높은 조건으로 형성한다. 스퍼터링법에 의한 성막 조건의 하나는, In2O3: Ga2O3: ZnO=1: 1: 1을 혼합, 소결한 타깃을 사용하고, 압력 0.4Pa, 직류(DC) 전원 500W, 아르곤 가스 유량을 10sccm, 산소 가스 유량을 5sccm으로 한다.
또한, 제 1 산화물 반도체막을 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링 처리를 행하여, 절연층(903), 제 1 배선(901), 제 2 배선(907), 및 제 3 배선(908)에 부착하는 먼지를 제거하는 것이 바람직하다. 또한, 역 스퍼터링 처리를 아르곤에 산소를 더한 분위기 하에서 행함으로써, 도전체인 제 1 배선(901), 제 2 배선(907), 및 제 3 배선(908)의 표면이 산화되어, 제 2 산화물 반도체막과의 접촉 계면 근방을 고저항화할 수 있다. 그래서, 후에 형성되는 박막 트랜지스터의 오프 전류의 값을 저하시킬 수 있다. 또한, 역 스퍼터링 처리란, 타깃 측에 전압을 인가시키지 않고, 아르곤 분위기 하에서 기판 측에 RF 전원을 사용하여 전압을 인가하고, 기판에 플라즈마를 형성함으로써 표면을 개질하는 처리 방법이다.
다음에, 제 4 포토리소그래피 공정을 행하여, 제 1 산화물 반도체막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 제 1 산화물 반도체막을 선택적으로 에칭하여, 제 1 산화물 반도체막(905) 및 제 2 산화물 반도체막(906)을 형성한다. 여기까지의 공정이 완료된 단계의 단면도가 도 15b에 상당한다.
다음에, 산화 실리콘막을 스퍼터링법에 의하여 형성한다. 예를 들어, 산화 실리콘막은, 실리콘을 타깃으로 하고, 아르곤 및 산소를 함유하는 스퍼터링 가스를 사용하여 형성할 수 있다. 또한, 산화 실리콘을 타깃으로 사용하여 아르곤 가스를 스퍼터링 가스로서 사용하여, 산화 실리콘막을 형성할 수도 있다. 다음에, 제 5 포토리소그래피 공정을 행하여, 산화 실리콘막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여 산화 실리콘막을 선택적으로 에칭하여, 제 2 산화물 반도체층(906) 위에 산화 실리콘층(909)을 형성한다.
다음에, 기판 전체 면에 패시베이션막으로서의 기능을 갖는 질화 실리콘층(910)을 형성한다. 상기 질화 실리콘층(910)은 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법으로 형성되고, 고농도로 수소를 함유하는 질화 실리콘층이다.
다음에 200℃ 내지 600℃의 열 처리, 대표적으로는 250℃ 내지 500℃의 열 처리를 행한다. 예를 들어, 노에 넣고 질소 분위기하에서 350℃, 1시간의 열 처리를 행한다. 여기까지의 공정을 종료한 단계의 단면도가 도 15c에 상당한다.
이상에 의하여, 산화물 반도체층을 사용하여 저항 소자(354) 및 박막 트랜지스터(355)를 제작할 수 있다.
또한, 상술한 공정의 순서는 일례이며, 특히 한정되지 않는다. 도 16a 내지 도 16c에, 도 15a 내지 도 15c와는 상이한 제작 공정의 예를 도시하여 설명한다.
기판(900) 위에 제 1 도전막을 형성한다. 다음에 제 1 포토리소그래피 공정을 행하여, 제 1 도전막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 제 1 도전막을 선택적으로 에칭하여, 제 1 배선(901) 및 게이트 단자(902)를 형성한다.
다음에, 제 1 배선(901) 및 게이트 단자(902)를 덮는 절연막을 형성한다. 다음에, 제 2 산화물 반도체층을 형성한다. 다음에, 제 2 도전막을 형성한다. 다음에, 제 2 포토리소그래피 공정을 행하여, 제 2 도전막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 제 2 도전막 및 제 2 산화물 반도체막을 선택적으로 에칭하여, 제 2 배선(907) 및 제 3 배선(908), 그리고 버퍼층(1010a, 1010b)을 형성한다. 여기까지의 공정이 완료된 단계의 단면도가 도 16a에 상당한다.
다음에, 제 3 포토리소그래피 공정을 행하여, 절연막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 절연막을 선택적으로 에칭하여, 제 1 배선(901)에 도달하는 콘택트 홀(904)이 형성된 절연층(903)을 형성한다.
다음에, 제 1 산화물 반도체막을 형성한다. 다음에, 제 4 포토리소그래피 공정을 행하여, 제 1 산화물 반도체막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 제 1 산화물 반도체막을 선택적으로 에칭하여, 제 1 산화물 반도체층(905) 및 제 2 산화물 반도체층(906)을 형성한다. 여기까지의 공정이 완료된 단계의 단면도가 도 16b에 상당한다.
다음에, 스퍼터링법을 사용하여, 산화 실리콘막을 형성한다. 다음에, 제 5 포토리소그래피 공정을 행하여, 산화 실리콘막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 산화 실리콘막을 선택적으로 에칭하여, 제 2 산화물 반도체층(906)을 덮는 산화 실리콘층(909)을 형성한다.
다음에, 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법을 사용하여, 기판 전체 면에 패시베이션막으로서의 기능을 갖는 질화 실리콘층(910)을 형성한다.
다음에, 질소 분위기하에서 200℃ 내지 600℃의 열 처리를 행한다. 여기까지의 공정을 종료한 단계의 단면도가 도 16c에 상당한다.
이상으로, 산화물 반도체층을 사용하여 형성된 저항 소자(354) 및 박막 트랜지스터(355)를 제작할 수 있다. 또한, 도 16a 내지 도 16c에서 설명하는 공정에 있어서는, 콘택트 홀(904)을 형성한 후, 제 1 산화물 반도체막을 형성할 수 있다. 그래서, 콘택트 홀의 저면이 노출되는 공정 수를 적게 할 수 있고, 제 1 배선(901)의 재료 선택의 자유도를 넓일 수 있다.
본 실시형태에서 설명한 저항 소자 및 박막 트랜지스터는, 산화물 반도체층을 사용하여 형성된다. 그래서, 상기 저항 소자 및 박막 트랜지스터를 갖는 구동 회로는 양호한 동(動) 특성을 갖는다. 또한, 저항 소자에 적용되는 제 1 산화물 반도체층 위에는, 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성되는 질화 실리콘층이 제 1 산화물 반도체층에 직접 접하도록 형성되고, 또 박막 트랜지스터에 적용되는 제 2 산화물 반도체층 위에는, 배리어층이 되는 산화 실리콘층을 사이에 두고, 질화 실리콘층이 형성된다. 그래서, 고농도로 수소를 함유하는 질화 실리콘층과 직접 접하는 제 1 산화물 반도체층에는, 제 2 산화물 반도체층보다 고농도로 수소가 도입된다. 결과적으로, 제 1 산화물 반도체층의 저항 값을 제 2 산화물 반도체층의 저항 값보다 낮게 할 수 있다. 이로써, 박막 트랜지스터의 제작 공정 및 저항 소자의 제작 공정을 별도 형성할 필요 없고, 제작 공정이 저감된 구동 회로를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과는 상이한 저항 소자 및 박막 트랜지스터의 일례에 대하여 도 17을 사용하여 설명한다. 또한, 도 17은, 실시형태 1에서 설명한 도 8의 A-B 및 C-D선에 대응한 저항 소자 및 박막 트랜지스터의 단면 구조를 도시한다.
기판(900) 위에 제 1 배선(901) 및 게이트 단자(902)를 형성한다. 또한, 제 1 배선(901) 및 게이트 단자(902) 위에 절연층(903)을 형성한다. 또한, 기판(900), 제 1 배선(901), 게이트 단자(902) 및 절연층(903)의 재료는, 실시형태 1에서 설명한 재료를 적용할 수 있기 때문에, 본 실시형태에서는 실시형태 1의 설명을 원용한다.
절연층(903) 위에, 제 1 배선(901)과 중첩하는 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001), 및 게이트 단자(902)와 중첩하는 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)을 형성한다. 또한, 제 1 배선(901)은 절연층(903)에 형성된 콘택트 홀(904)에 있어서, 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001)과 접한다.
또한, 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001) 및 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)은, 실시형태 1에서 나타낸 제 1 산화물 반도체막 및 제 2 산화물 반도체막과는 상이한 성막 조건으로 형성되는 산화물 반도체막으로 형성되는 질소 농도가 높은 산화물 반도체층이다. 구체적으로는, 산화물 반도체층 중의 산소(O)에 대한 질소(N)의 비율(N/O)이 0.05 이상 0.8 이하의 범위, 바람직하게는 0.1 이상 0.5 이하의 범위가 되는 산화물 반도체층이다.
예를 들어, 고농도로 질소를 함유하는 산화물 반도체막을 스퍼터링법에 의하여 형성하는 경우, 질소 가스를 포함하는 스퍼터링 가스를 사용하여 형성하면 좋다. 스퍼터링법에 의한 성막 조건에 하나는, In2O3: Ga2O3: ZnO=1: 1: 1로 한 타깃(In: Ga: Zn=1: 1: 0.5)을 사용하여, 압력 0.4Pa, 직류(DC) 전원 500W, 아르곤 가스 유량을 35sccm, 질소 가스 유량을 5sccm로 하는 것이다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되므로 바람직하다. 다음에, 포토리소그래피 공정에 의하여, 고농도로 질소를 함유하는 산화물 반도체막으로부터, 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001) 및 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)을 형성한다.
다음에, 제 2 배선(907) 및 제 3 배선(908)을 형성한다. 제 2 배선(907)은, 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001)의 일단 및 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)의 일단을 덮고, 제 3 배선(908)은 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)의 다른 단을 덮는다. 또한, 제 2 배선(907) 및 제 3 배선(908)은, 실시형태 1에서 설명한 재료를 적용할 수 있기 때문에, 본 실시형태에서는, 실시형태 1의 설명을 원용한다.
다음에, 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002) 위에 산화 실리콘층(909)을 형성한다. 산화 실리콘층은, 스퍼터링법에 의하여 성막된 산화 실리콘막을 선택적으로 에칭함으로써 형성된다. 상기 산화 실리콘막은, 실리콘을 타깃으로 하고, 아르곤 및 산소를 함유하는 스퍼터링 가스를 사용하여 형성하거나, 또는 산화 실리콘을 타깃으로 하고, 아르곤을 스퍼터링 가스로서 사용함으로써 형성할 수 있다.
이 단계에서는, 수소 원자의 공급원이 되는 물질을 포함하는 분위기 하에 있어서, 200℃ 내지 600℃의 열 처리, 대표적으로는 250℃ 내지 500℃의 열 처리를 행한다. 상기 열 처리 조건의 하나는, 350℃, 1시간의 열 처리이다. 또한, 수소 원자의 공급원이 되는 물질을 포함하는 분위기로서는, 수소와, 아르곤 등의 희 가스와의 혼합 분위기 등을 적용할 수 있다.
산화물 반도체층 중의 질소는, 산화물 반도체층을 구성하는 원자가 막 중에서 조밀하게 충전되는 것을 저해하는 것과 함께, 수소의 막 중에의 확산, 고용을 촉진하는 효과를 갖는다. 그래서, 상기 열 처리에 의하여, 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001)에 수소가 도입된다. 결과적으로, 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001)의 수소 농도가 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)의 수소 농도보다 높게 된다. 즉, 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001)의 저항 값을, 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)의 저항 값보다 낮게 할 수 있다.
또한, 기판 전면에 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성되는 질화 실리콘층(910)을 형성한다. 상기 질화 실리콘층(910)은 고농도로 질소를 함유하는 질화 실리콘이다. 그래서, 상기 질화 실리콘층(910)과 직접 접하는 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001)의 수소 농도를 더욱 높여, 저저항화를 도모할 수 있다.
이상으로, 저저항화된 고농도로 질소를 함유하는 제 1 산화물 반도체층(2001)을 사용한 저항 소자(354), 및 고저항 값을 유지하는 고농도로 질소를 함유하는 제 2 산화물 반도체층(2002)을 사용한 박막 트랜지스터(355)를 형성할 수 있다.
또한, 본 실시형태에서는, 도 8의 A-B선에 대응하는 저항 소자의 단면 구조에 대하여 도시하지만, 도 9 및 도 10에 도시한 바와 같이, 고농도로 질소를 함유하는 제 1 산화물 반도체층을 미앤더 형상(사행 형상)으로 할 수도 있다. 또한, 도 10에 도시한 바와 같이, 고농도로 질소를 함유하는 산화물 반도체층의 양단 위에 배선층을 형성할 수도 있다.
또한, 본 실시형태에서는, 채널 에칭형의 박막 트랜지스터의 단면 구조에 대하여 나타내지만, 채널 스톱형의 박막 트랜지스터로 할 수도 있다. 또한, 본 실시형태에서는, 역 스태거형의 박막 트랜지스터에 대하여 나타내지만, 코플래너(coplanar)형 박막 트랜지스터로 할 수도 있다.
본 실시형태에서 설명한 저항 소자 및 박막 트랜지스터는, 고농도로 질소를 함유하는 산화물 반도체층을 사용하여 형성된다. 그래서, 상기 저항 소자 및 상기 박막 트랜지스터를 갖는 구동 회로는 양호한 동 특성을 갖는다. 또한, 수소 원자의 공급원이 되는 물질을 포함하는 분위기 하에 있어서, 200℃ 내지 600℃의 열 처리, 대표적으로는 250℃ 내지 500℃의 열 처리를 행함으로써, 저항 소자에 적용되는 고농도로 질소를 함유하는 제 1 산화물 반도체층에 수소가 도입된다. 그래서, 고농도로 질소를 함유하는 제 1 산화물 반도체층에는, 고농도로 질소를 함유하는 제 2 산화물 반도체층보다 고농도로 수소가 도입된다. 결과적으로, 고농도로 질소를 함유하는 제 1 산화물 반도체층의 저항 값을 고농도로 질소를 함유하는 제 2 산화물 반도체층보다 낮게 할 수 있다. 이로써, 박막 트랜지스터의 제작 공정 및 저항 소자의 제작 공정을 별도 형성할 필요 없이, 제작 공정이 저감된 구동 회로를 제공할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 설명한 산화물 반도체층 및 실시형태 2에서 설명한 고농도로 질소를 함유하는 산화물 반도체층을 사용하여 제작되는 저항 소자 및 박막 트랜지스터에 대하여 도 18a 내지 도 19b를 사용하여 설명한다. 또한, 도 18a 내지 도 19b는 도 8의 A-B선 및 C-D선에 대응한 저항 소자 및 박막 트랜지스터의 단면 구조를 도시한다.
구체적으로는, 본 실시형태에서는, 실시형태 2에서 서술한 고농도로 질소를 함유하는 산화물 반도체층을, 실시형태 1에서 서술한 버퍼층 대신에 적용하는 구성에 대하여, 도 18a 내지 도 19b를 사용하여 설명한다.
우선, 기판(900) 위에 제 1 도전막을 형성한다. 제 1 도전막의 형성 방법에는, 스퍼터링법, 진공 증착법, 펄스 레이저 증착법, 이온 도금 방법으로 대표되는 박막 퇴적법을 사용한다. 다음에, 제 1 포토리소그래피 공정을 행하여, 제 1 도전막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하고, 제 1 도전막을 선택적으로 에칭하여 제 1 배선(901) 및 게이트 단자(902)를 형성한다. 다음에, 제 1 배선(901) 및 게이트 단자(902)를 덮는 절연막을 형성한다. 절연막의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법, 플라즈마 CVD법 등으로 대표되는 박막 퇴적법을 사용한다. 다음에, 제 2 포토리소그래피 공정을 행하여, 절연막 위의 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하고, 절연막을 선택적으로 에칭하여, 콘택트 홀(904)이 형성된 절연층(903)을 형성한다. 또한, 제 1 배선(901), 게이트 단자(902), 및 절연층(903)의 재료는, 실시형태 1에서 설명한 재료를 적용할 수 있기 때문에, 본 실시형태에서는 실시형태 1의 설명을 원용한다. 여기까지의 공정이 완료된 단계의 단면도가 도 18a에 상당한다.
다음에, 산화물 반도체막(950)을 형성한다. 산화물 반도체막(950)의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법, 플라즈마 CVD법 등으로 대표되는 박막 퇴적법을 사용한다. 스퍼터링법에 의한 성막을 행하는 경우, In2O3, Ga2O3, ZnO를 소결한 타깃을 사용하는 것이 바람직하다. 스퍼터링법에 의한 성막 조건의 하나는, In2O3: Ga2O3: ZnO=1: 1: 1을 혼합, 소결한 타깃을 사용하고, 압력 0.4Pa, 직류(DC) 전원 500W, 아르곤 가스 유량을 10sccm, 산소 가스 유량을 5sccm로 한다.
다음에, 고농도로 질소를 함유하는 산화물 반도체막(951)을 형성한다. 고농도로 질소를 함유하는 산화물 반도체막(951)의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 퇴적법, 이온 도금 방법 등으로 대표되는 박막 퇴적법을 사용한다. 스퍼터링법에 의한 성막을 행하는 경우, In2O3, Ga2O3, ZnO를 소결한 타깃을 사용하는 것이 바람직하다. 스퍼터링법에 의한 고농도로 질소를 함유하는 산화물 반도체막(951)의 성막 조건의 하나는, In2O3: Ga2O3: ZnO=1: 1: 1을 혼합, 소결한 타깃을 사용하고, 압력 0.4Pa, 직류(DC) 전원 500W, 아르곤 가스 유량을 35sccm, 질소 가스 유량을 5sccm로 한다. 여기까지의 공정이 완료된 단계의 단면도가 도 18b에 상당한다.
다음에, 제 3 포토리소그래피 공정을 행하여, 고농도로 질소를 함유하는 산화물 반도체막(951) 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여, 산화물 반도체막(950) 및 고농도로 질소를 함유하는 산화물 반도체막(951)을 선택적으로 에칭하여, 제 1 산화물 반도체층(960) 및 고농도로 질소를 함유하는 제 1 산화물 반도체층(961)의 적층, 및 제 2 산화물 반도체층(962) 및 고농도로 질소를 함유하는 제 2 산화물 반도체층(963)의 적층을 형성한다. 여기까지의 공정이 완료된 단계의 단면도가 도 18c에 상당한다.
이 단계에서는, 수소 원자의 공급원이 되는 물질을 포함하는 분위기 중에 있어서, 200℃ 내지 600℃의 열 처리, 대표적으로는 250℃ 내지 500℃의 열 처리를 행한다. 상기 열 처리 조건의 하나는, 350℃, 1시간의 열 처리이다. 또한, 수소 원자의 공급원이 되는 물질을 포함하는 분위기로서는, 수소와, 아르곤 등의 희 가스와의 혼합 분위기 등을 적용할 수 있다.
산화물 반도체층 중의 질소는, 산화물 반도체층을 구성하는 원자가 막 중에서 조밀하게 충전되는 것을 저해하는 것과 함께, 수소의 막 중에의 확산, 고용을 촉진하는 효과를 갖는다. 그래서, 상기 열 처리에 의하여, 고농도로 질소를 함유하는 제 1 산화물 반도체층(961) 및 고농도로 질소를 함유하는 제 2 산화물 반도체층(963)에 수소가 도입된다. 결과적으로, 고농도로 질소를 함유하는 제 1 산화물 반도체층(961) 및 고농도로 질소를 함유하는 제 2 산화물 반도체층(963)의 저항 값을 저하시킬 수 있다.
다음에, 제 2 도전막을 형성한다. 제 2 도전막의 형성에는, 스퍼터링법, 진공 증착법, 펄스 레이저 증착법, 이온 도금 방법 등으로 대표되는 박막 퇴적법을 사용한다. 다음에, 제 4 포토리소그래피 공정을 행하여, 제 2 절연막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하고, 제 2 절연막을 선택적으로 에칭하여, 제 2 배선(907) 및 제 3 배선(908)을 형성한다. 또한, 제 2 배선(907) 및 제 3 배선(908)의 재료는, 실시형태 1에서 설명한 재료를 적용할 수 있기 때문에, 본 실시형태에서는 실시형태 1의 설명을 원용한다. 또한, 상기 에칭 공정에 있어서, 제 2 배선(907) 및 제 3 배선(908)과 중첩하지 않는 영역의 고농도로 질소를 함유하는 산화물 반도체층은 에칭되어, 제거된다. 또한, 상기 영역의 산화물 반도체층도 일부 에칭되어, 산화물 반도체층(964, 966) 및 고농도로 질소를 함유하는 산화물 반도체층(965, 967, 968)이 형성된다. 여기까지의 공정이 완료된 단계의 단면도가 도 19a에 상당한다.
다음에, 산화 실리콘막을 스퍼터링법에 의하여 형성한다. 예를 들어, 산화 실리콘막은, 실리콘을 타깃으로 하고, 아르곤 및 산소를 함유하는 스퍼터링 가스를 사용하여 형성할 수 있다. 또한, 산화 실리콘을 타깃으로 사용하고, 아르곤을 스퍼터링 가스로서 사용하여 산화 실리콘막을 형성할 수도 있다. 다음에, 제 5 포토리소그래피 공정에 의하여, 산화 실리콘막 위에 레지스트를 형성한다. 또한, 상기 레지스트를 마스크로 하여 산화 실리콘막을 선택적으로 에칭하여, 산화 실리콘층(909)을 형성한다.
다음에, 패시베이션막으로서의 기능을 갖는 질화 실리콘층(910)을 형성한다. 상기 질화 실리콘층(910)은 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법으로 형성한다. 상술한 공정에 의하여 저항 소자(354) 및 박막 트랜지스터(355)가 형성된다. 여기까지의 공정이 완료된 단계의 단면도가 도 19b에 상당한다.
본 실시형태에서 나타낸 저항 소자(354) 및 박막 트랜지스터(355)는, 산화물 반도체층과 도전체인 배선층 사이에, 수소가 도입되어 저저항화한 고농도로 질소를 함유하는 산화물 반도체층(965, 967, 968)이 형성된다. 그래서, 산화물 반도체층과 배선층과의 접합이 쇼트키 접합과 비교하여 양호한 접합이 되고, 열적으로도 안정적인 동작을 나타낼 수 있다. 또한, 박막 트랜지스터(355)에서는, 고농도로 질소를 함유하는 산화물 반도체층(967, 968)이 형성됨으로써, 높은 드레인 전압이라도 양호한 이동도를 유지할 수 있다.
또한, 상술한 제작 공정에서는, 산화물 반도체층의 에칭 공정 후에 고농도로 질소를 함유하는 산화물 반도체층에 수소를 도입하는 열 처리를 행하는 예를 나타내지만, 상기 열 처리는, 고농도로 질소를 함유하는 산화물 반도체막의 형성 후이며, 제 2 도전막의 형성 전이라면, 언제 행하여도 좋다. 예를 들어, 고농도로 질소를 함유하는 산화물 반도체막의 형성 후에 다음의 공정으로서 상기 열 처리를 행할 수도 있다.
또한, 본 실시형태에서는, 도 8의 A-B선에 대응하는 저항 소자의 단면 구조에 대하여 나타내지만, 도 9 및 도 10에 도시한 바와 같이, 산화물 반도체층을 미앤더 형상(사행(蛇行) 형상)으로 할 수도 있다. 또한, 도 10에 도시한 바와 같이, 고농도로 질소를 함유하는 산화물 반도체층의 양단 위에 배선층을 형성할 수도 있다.
또한, 본 실시형태에서는, 채널 에칭형의 박막 트랜지스터의 단면 구조에 대하여 나타내지만, 채널 스톱형의 박막 트랜지스터로 할 수도 있다. 또한, 본 실시형태에서는, 역 스태거형의 박막 트랜지스터에 대하여 나타내지만, 코플래너형 박막 트랜지스터로 할 수도 있다.
본 실시형태에서 설명한 저항 소자 및 박막 트랜지스터는, 산화물 반도체층 및 고농도로 질소를 함유하는 산화물 반도체층을 사용하여 형성된다. 그래서, 상기 저항 소자 및 박막 트랜지스터를 갖는 구동 회로는 양호한 동 특성을 갖는다. 또한, 저항 소자에 적용되는 제 1 산화물 반도체층 위에는, 실란(SiH4) 및 암모니아(NH3) 등의 수소 화합물을 포함하는 가스를 사용한 플라즈마 CVD법에 의하여 형성되는 질화 실리콘층이 제 1 산화물 반도체층에 직접 접하도록 형성되고, 또 박막 트랜지스터에 적용되는 제 2 산화물 반도체층 위에는, 배리어층이 되는 산화 실리콘층을 사이에 두고, 질화 실리콘층이 형성된다. 그래서, 고농도로 수소를 함유하는 질화 실리콘층과 직접 접하는 제 1 산화물 반도체층에는, 제 2 산화물 반도체층보다 고농도로 수소가 도입된다. 결과적으로, 제 1 산화물 반도체층의 저항 값을 제 2 산화물 반도체층의 저항 값보다 낮게 할 수 있다. 이로써, 박막 트랜지스터의 제작 공정 및 저항 소자의 제작 공정을 별도 형성할 필요 없고, 제작 공정이 저감된 구동 회로를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는, 다이나믹 회로에 의하여 구성되는 시프트 레지스터를 갖는 구동 회로의 구성예에 대하여 도 20a 내지 도 20c를 사용하여 설명한다.
도 20a에 도시하는 펄스 출력 회로(1400)는, 스타트 펄스(SP)가 입력 단자로부터 입력되는 인버터 회로(1401)와, 인버터 회로(1401)의 출력 단자에 한쪽의 단자가 접속된 스위치(1402)와, 스위치(1402)의 다른 쪽 단자에 접속된 용량 소자(1403)로 구성된다. 또한, 홀수단째의 펄스 출력 회로의 스위치(1402)는, 제 1 클록 신호(CLK1)에 의하여 온 및 오프가 제어된다. 또한, 짝수단째의 펄스 출력 회로의 스위치(1402)는, 제 2 클록 신호(CLK2)에 의하여 온 및 오프가 제어된다.
도 20b는, 펄스 출력 회로의 회로 구성을 자세히 도시한다. 펄스 출력 회로(1400)는, 박막 트랜지스터(1411, 1413), 저항 소자(1412), 용량 소자(1414)를 갖는다. 또한, 홀수단째의 펄스 출력 회로는 제 1 클록 신호(CLK1)를 공급하기 위한 배선(1415)에 접속되고, 짝수단째의 펄스 출력 회로는 제 2 클록 신호(CLK2)를 공급하기 위한 배선(1416)에 접속된다. 펄스 출력 회로(1400)에 있어서, 박막 트랜지스터(1411) 및 저항 소자(1412)는, 도 20a에서 도시한 인버터 회로에 상당하여, ERMOS 회로이다. 또한, 박막 트랜지스터(1413)는, 도 17a에서 도시한 스위치(1402)에 상당하여, 용량 소자(1414)는 도 20a에서 도시한 용량 소자(1403)에 상당한다. 또한, 박막 트랜지스터(1413)는, 박막 트랜지스터(1411)와 마찬가지로 인핸스먼트형 트랜지스터로 구성하는 것이 바람직하다. 스위치로서, 인핸스먼트형 트랜지스터를 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있기 때문에, 저소비 전력화를 도모할 수 있는 것과 함께, 제작 공정을 저감할 수 있다.
여기서, 도 20a 및 도 20b에서 도시한 회로의 회로 동작에 대하여, 도 20c에 티이밍 차트를 도시한다. 또한, 도 20c에서는 설명의 편의상, 도 20b 중의 회로의 노드에 대하여 A 내지 E의 부호를 붙이고 설명한다.
우선, 제 1 클록 신호(CLK1)가 H레벨이고, 제 2 클록 신호(CLK2)가 L레벨의 상태에 대하여 설명한다.
스타트 펄스(SP)에 대응하여, 반전한 신호가 노드 A에 나타난다. 노드 B의 신호는 제 1 클록 신호(CLK1)가 H레벨이기 때문에 노드 A와 동일하게 된다. 또한, 노드 B의 신호는 다음의 단의 인버터 회로에 의하여 반전되고, 노드 C에는 노드 B의 신호가 반전된 신호가 얻어진다. 노드 C의 신호는 제 2 클록 신호(CLK2)가 L레벨이며, 스위치가 닫고 있기 때문에 노드 D에는 나타나지 않는다.
다음에, 제 1 클록 신호(CLK1)가 L레벨이고, 제 2 클록 신호(CLK2)가 H레벨의 상태에 대하여 설명한다.
노드 C의 신호는 노드 D로 이동하여, 노드 D에 노드 C의 신호가 반영됨으로써 얻어진다. 또한, 노드 D의 신호는 인버터 회로에 의하여 반전되어, 노드 E에는 노드 D의 신호가 반전된 신호가 얻어진다. 또한, 제 1 클록 신호(CLK1) 및 제 2 클록 신호(CLK2)를 교대로 H레벨로 함으로써, 시프트 레지스터로서 기능시킬 수 있다.
또한, 본 실시형태에서 나타내는 펄스 출력 회로를 구비하는 시프트 레지스터는, 소스선 구동 회로, 및 게이트선 구동 회로에 사용할 수 있다. 또한, 시프트 레지스터로부터 출력되는 신호는, 논리 회로 등을 통하여 출력하고, 원하는 신호를 얻는 구성으로 하여도 좋다.
본 실시형태에서 설명한 다이나믹 회로는, ERMOS 회로를 갖는다. 상기 ERMOS 회로는, 실시형태 1 내지 실시형태 3에서 나타낸 저항 소자 및 박막 트랜지스터에 의하여 구성된다. 그래서, 상기 다이나믹 회로는, 양호한 동 특성을 갖는다.
(실시형태 5)
본 실시형태에서는, 보호 회로가 형성된 표시 장치의 일례에 대하여 도 21 내지 도 22b를 사용하여 설명한다.
도 21에는, 표시 장치의 전체 도에 대하여 도시한다. 기판(500) 위에 소스선 구동 회로(501), 제 1 게이트선 구동 회로(502A), 제 2 게이트선 구동 회로(502B), 및 화소부(503)를 일체로 형성한다. 화소부(503)에 있어서, 점선 틀(510)로 둘러싸인 부분이 1화소이다. 도 21에서 도시한 예에서는, 게이트선 구동 회로로서 제 1 게이트선 구동 회로(502A) 및 제 2 게이트선 구동 회로(502B)를 도시하지만, 어느 한쪽이라도 좋다. 또한, 표시 장치의 화소에서는, 박막 트랜지스터에 의하여 표시 소자의 제어를 행한다. 소스선 구동 회로(501), 제 1 게이트선 구동 회로(502A), 제 2 게이트선 구동 회로(502B)를 구동하는 신호(클록 신호, 스타트 펄스 등)는, 플렉시블 프린트 기판(Flexible Print Circuit(FPC): 504A 및 504B)을 통하여, 외부로부터 입력된다.
또한, 소스선 구동 회로(501) 및 제 1 게이트선 구동 회로(502A)와 화소부의 각각의 사이에는, 보호 회로(550, 551)가 형성된다. 또한, 보호 회로(550, 551)는, 소스선 구동 회로(501) 및 제 1 게이트선 구동 회로(502A)로부터 화소부(503)까지 연장된 배선을 접속한다. 보호 회로(550, 551)는, 신호나 전원 전압과 함께 노이즈가 입력된 경우에도, 노이즈에 의한 후단의 회로의 오동작, 또는 반도체 소자의 열화 혹은 파괴를 방지할 수 있다. 그래서, 신뢰성 및 수율을 향상시킬 수 있다.
다음에, 도 21에 도시한 보호 회로(550, 551)의 구체적인 회로 구성의 예에 대하여, 도 22a 및 도 22b를 참조하여 설명한다.
도 22a에 도시하는 보호 회로는, 보호 다이오드로서 기능하는 다이오드 접속된 n형 박막 트랜지스터(560 내지 567)와, 저항 소자(568)를 갖는다. 또한, 다이오드 접속된 n형 박막 트랜지스터는, 게이트 단자 및 제 1 단자 측이 애노드이고, 제 2 단자 측이 캐소드이다.
다이오드 접속된 n형 박막 트랜지스터(560)의 애노드는 저전원 전위 VSS가 공급되는 배선에 접속되어 있다. 다이오드 접속된 n형 박막 트랜지스터(561)의 애노드는, 다이오드 접속된 n형 박막 트랜지스터(560)의 캐소드에 접속되고, 캐소드는 배선(569)에 접속되어 있다. 또한, 다이오드 접속된 n형 박막 트랜지스터(562)의 애노드는, 배선(569)에 접속되어 있다. 다이오드 접속된 n형 박막 트랜지스터(563)의 애노드는, 다이오드 접속된 n형 박막 트랜지스터(562)의 캐소드에 접속되고, 캐소드는 고전원 전위 VDD에 접속되어 있다. 다이오드 접속된 n형 박막 트랜지스터(564) 내지 다이오드 접속된 n형 박막 트랜지스터(567)는, 다이오드 접속된 n형 박막 트랜지스터(560) 내지 다이오드 접속된 n형 박막 트랜지스터(563)와 마찬가지로 접속되어 있다. 저항 소자(568)는, 입력 전위 Vin가 입력되는 단자 및 출력 전위 Vout가 출력되는 단자에 직렬로 접속되어 있다.
도 22a에 도시한 보호 회로의 동작에 대하여 이하에 설명한다.
구동 회로로부터의 입력 전위 Vin가 지나치게 높은 경우, 구체적으로는 입력 전위 Vin가 고전원 전위 VDD 및 다이오드 접속된 n형 박막 트랜지스터(562, 563)의 순 방향 전압 강하의 합계 이상으로 높은 경우, 다이오드 접속된 n형 박막 트랜지스터(562, 563)가 도통하여, 배선(569)의 전위는, 고전원 전위 VDD 및 다이오드 접속된 n형 박막 트랜지스터(562, 563)의 순 방향 전압 강하의 합계에 준하는 전위를 나타낸다.
한편, 구동 회로로부터의 입력 전위 Vin가 지나치게 낮은 경우, 구체적으로는 저전원 전위 VSS로부터 다이오드 접속된 n형 박막 트랜지스터(560, 561)의 순 방향 전압 강하만큼 이하로 낮은 경우, 다이오드 접속된 n형 박막 트랜지스터(560, 561)가 도통하고, 배선(569)의 전위는 저전원 전위 VSS로부터 다이오드 접속된 n형 박막 트랜지스터(560, 561)의 순 방향 전압 강하만큼 저하한 전위에 준하는 전위를 나타낸다.
그래서, 보호 회로는 출력 전위 Vout를 어느 일정한 범위 내에 들어가게 할 수 있다.
또한, 본 실시형태에서는, 다이오드 접속된 n형 박막 트랜지스터(560) 내지 다이오드 접속된 n형 박막 트랜지스터(563)와 마찬가지로 접속된 다이오드 접속된 n형 박막 트랜지스터(564) 내지 다이오드 접속된 n형 박막 트랜지스터(567)를 형성하는 구성을 나타낸다. 다이오드 접속된 n형 박막 트랜지스터(564) 내지 다이오드 접속된 n형 박막 트랜지스터(567)를 형성함으로써, 구동 회로로부터의 입력 전위 Vin가 지나치게 높은 경우 또는 낮은 경우의 전류의 경로를 증가시킬 수 있다. 따라서, 표시 장치의 신뢰성을 더욱 향상시킬 수 있다.
또한, 저항 소자(568)는 배선(569)의 전위의 급격한 변동을 완화하여, 화소부의 반도체 소자의 열화 또는 파괴를 방지할 수 있다.
도 22b에 도시하는 보호 회로는, 저항 소자(570)와, 저항 소자(571)와, 다이오드 접속된 n형 박막 트랜지스터(572)를 갖는다. 저항 소자(570), 저항 소자(571), 및 다이오드 접속된 n형 박막 트랜지스터(572)는, 배선(573)에 직렬로 접속되어 있다.
저항 소자(570) 및 저항 소자(571)에 의하여, 배선(573)의 전위의 급격한 변동을 완화하여, 화소부의 반도체 소자의 열화 또는 파괴를 방지할 수 있다. 또한, 다이오드 접속된 n형 박막 트랜지스터(572)에 의하여, 전위의 변동으로 인해 배선(573)에 역 방향 바이어스의 전류가 흐르는 것을 방지할 수 있다.
또한, 저항 소자만을 배선에 직렬로 접속하는 경우, 배선의 전위의 급격한 변동을 완화하여, 화소부의 반도체 소자의 열화 또는 파괴를 방지할 수 있다. 또한, 다이오드 접속된 n형 박막 트랜지스터만을 배선에 직렬로 접속하는 경우, 전위의 변동에 의하여 배선에 역 방향의 전류가 흐르는 것을 방지할 수 있다.
또한, 본 실시형태의 보호 회로는 도 22a 및 도 22b에 도시하는 구성에 한정되지 않는다. 같은 기능을 하는 회로 구성이면, 적절히 설계를 변경할 수 있다.
본 실시형태에서 설명한 보호 회로는, 실시형태 1 내지 실시형태 3에서 서술한 저항 소자 및 박막 트랜지스터를 갖는다. 그래서, 상기 보호 회로는 양호한 동 특성을 갖는다.
(실시형태 6)
본 실시형태에서는, 실시형태 1 내지 실시형태 3에서 나타낸 저항 소자 및 박막 트랜지스터를 갖는 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 여기서는, 일렉트로 루미네선스를 이용하는 발광 소자를 갖는 발광 표시 장치에 대하여 나타낸다. 일렉트로 루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태로 되고, 그 여기 상태로부터 기저 상태로 복귀할 때 발광성 유기 화합물이 발광한다. 상술한 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 또한, 그것을 전극으로 끼운 구조이고, 발광 메카니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
적용 가능한 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기서는, 산화물 반도체층을 채널 형성 영역에 적용한 n채널형 박막 트랜지스터를 포함하는 화소에 대하여 나타낸다.
도 23은, 화소 구성의 일례를 도시하는 도면이다. 도 23에 있어서의 화소(6400)는, 박막 트랜지스터(6401, 6402), 발광 소자(6403)를 갖는다. 박막 트랜지스터(6401)는 게이트 단자가 게이트선(6406)에 접속되고, 제 1 단자가 소스선(6405)에 접속되어 있다. 박막 트랜지스터(6402)는, 게이트 단자가 박막 트랜지스터(6401)의 제 2 단자에 접속되고, 제 1 단자가 전원선(6407)에 접속되고, 제 2 단자가 발광 소자(6403)의 제 1 전극(화소 전극)에 접속되어 있다. 또한, 전원선(6407)에는 고전원 전위 VDD가 설정되어 있다.
발광 소자(6403)의 제 2 전극은 공통 전극(6408)에 상당한다. 공통 전극(6408)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 또한, 발광 소자(6403)의 제 2 전극(공통 전극(6408))에는 저전원 전위 VSS가 설정되어 있다. 예를 들어, 저전원 전위 VSS로서 GND, 0V 등을 설정할 수 있다. 또한, 전원선(6407)에 설정되는 고전원 전위 VDD와, 제 2 전극에 설정되는 저전원 전위 VSS와의 전위차를 발광 소자(6403)에 인가하여, 전류를 흘림으로써 발광 소자(6403)를 발광시키기 위하여, 고전원 전위 VDD와 저전원 전위 VSS의 전위차가 발광 소자(6403)의 순 방향 임계 값 전압 이상이 되도록 각각의 전위를 설정한다.
다음에, 발광 소자의 구성에 대하여, 도 24a 내지 도 24c를 사용하여 설명한다. 또한, 본 실시형태에서는, 발광 표시 장치의 박막 트랜지스터로서 도 12a에서 도시한 박막 트랜지스터를 적용하는 예를 나타내지만, 본 실시형태에서 나타내는 발광 표시 장치의 박막 트랜지스터에는, 실시형태 1 내지 실시형태 3에서 나타낸 박막 트랜지스터의 어느 것이나 적용할 수 있다.
발광 소자는 발광을 추출하기 위하여, 적어도 양극 또는 음극 중 한쪽이 투명하면 좋다. 또한, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대 측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 도 23에서 도시한 화소 구성은 어떠한 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대하여 도 24a를 사용하여 설명한다.
도 24a에, 박막 트랜지스터(7001)가 n형이고, 발광 소자(7002)로부터 발해지는 광이 양극(7005) 측으로 사출되는 경우의, 화소의 단면도를 도시한다. 도 24a에서는 발광 소자(7002)의 음극(7003)과 박막 트랜지스터(7001)가 전기적으로 접속되고, 음극(7003) 위에 발광층(7004), 양극(7005)이 순차적으로 적층된다. 음극(7003)은 일 함수가 작고, 또 광을 반사하는 도전층이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 또한, 발광층(7004)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 산화물을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 24a에 도시한 화소의 경우, 발광 소자(7002)로부터 발해지는 광은, 화살표로 도시하는 바와 같이 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 24b를 사용하여 설명한다. 박막 트랜지스터(7011)가 n형이고, 발광 소자(7012)로부터 발해지는 광이 음극(7013) 측으로 사출되는 경우의 화소의 단면도를 도시한다. 도 24b에서는, 박막 트랜지스터(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 음극(7013)이 성막되고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순차적으로 적층된다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐층(7016)이 성막되어 있어도 좋다. 음극(7013)은, 도 24a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄을, 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은, 도 24a와 마찬가지로, 단층으로 구성되어도 좋고, 복수 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 24a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고 차폐층(7016)은, 예를 들어 광을 반사하는 금속 등을 사용할 수 있지만, 금속에 한정되지 않는다. 예를 들어, 흑색 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(7013) 및 양극(7015)으로 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 24b에 도시하는 화소의 경우, 발광 소자(7012)로부터 발해지는 광은, 화살표로 도시하는 바와 같이 음극(7013) 측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 대하여, 도 24c를 사용하여 설명한다. 도 24c에서는, 박막 트랜지스터(7021)와 전기적으로 접속된 투광성을 갖는 도전층(7027) 위에, 발광 소자(7022)의 음극(7023)이 성막되고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차적으로 적층된다. 음극(7023)은, 도 24a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어, 20nm의 막 두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 24a와 마찬가지로, 단층으로 구성되어도 좋고, 복수층이 적층되도록 구성되어도 좋다. 양극(7025)은, 도 24a와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹치는 부분이 발광 소자(7022)에 상당한다. 도 24c에 도시한 화소의 경우, 발광 소자(7022)로부터 발해지는 광은, 화살표로 도시하는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 서술하였지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다.
다음에, 표시 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 25a 및 도 25b를 사용하여 설명한다. 도 25a는, 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 시일재에 의하여 밀봉한, 패널의 상면도이고, 도 25b는 도 25a의 E-F에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 소스선 구동 회로(4503a, 4503b) 및 게이트선 구동 회로(4504a, 4504b)를 둘러싸도록, 시일재(4505)가 형성되어 있다. 또한, 화소부(4502), 소스선 구동 회로(4503a, 4503b) 및 게이트선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성된다. 따라서, 화소부(4502), 소스선 구동 회로(4503a, 4503b) 및 게이트선 구동 회로(4504a, 4504b)는 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의하여 충전재(4507)와 함께 밀봉되어 있다. 이와 같이, 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502)는, 소스선 구동 회로(4503a, 4503b), 및 게이트선 구동 회로(4504a, 4504b)와 마찬가지로 산화물 반도체를 사용하여 제작한 박막 트랜지스터를 갖고, 도 25b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시한다.
또한, 박막 트랜지스터(4509, 4510)에는, 도 12a에 도시한 구조를 갖는 박막 트랜지스터를 적용하는 예를 나타내지만, 본 실시형태에서 나타내는 발광 표시 장치의 박막 트랜지스터에는 실시형태 1 내지 실시형태 3에서 나타낸 박막 트랜지스터 모두가 적용될 수 있다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출하는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성을 적절히 바꿀 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히, 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어 있어도 좋고, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막으로서, 질화 실리콘층, 질화산화 실리콘층, DLC층 등을 형성할 수 있다.
또한, 소스선 구동 회로(4503a, 4503b), 게이트선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는 FPC(4518a, 4518b)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)가 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4515)은, FPC(4518a)가 갖는 단자와, 이방성 도전막(4519)을 통하여, 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 기판으로서는, 제 2 기판은 투광성일 필요가 있다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르필름 또는 아크릴 필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 또는 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다. 본 실시형태에서는 충전재로서 질소를 사용한다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(1/4 파장판, 1/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한, 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면에 요철에 의하여 반사광을 확산하고, 반사나 눈 부심을 저감할 수 있는 안티글래어(anti-glare) 처리를 실시할 수 있다.
소스선 구동 회로(4503a, 4503b), 및 게이트선 구동 회로(4504a, 4504b)는, 별도로 준비된 기판 위에 형성된 구동 회로로 실장되어도 좋다. 또한, 소스선 구동 회로만, 또는 일부, 또는 게이트선 구동 회로만, 또는 일부만을 별도 형성하여 실장하여도 좋고, 본 실시형태는 도 25a 및 도 25b의 구성에 한정되지 않는다.
본 실시형태에서 나타낸 발광 표시 장치는, 실시형태 1 내지 실시형태 3에서 나타낸 저항 소자 및 박막 트랜지스터를 갖는다. 그래서, 상기 발광 표시 장치는, 양호한 동 특성을 갖는다.
(실시형태 7)
본 실시형태에서는, 실시형태 1 내지 실시형태 3에서 나타낸 저항 소자 및 박막 트랜지스터를 갖는 반도체 장치로서, 전자 페이퍼의 예를 나타낸다.
도 26에는, 액티브 매트릭스형의 전자 페이퍼를 도시한다. 도 26의 전자 페이퍼는 트위스트 볼 표시 방식을 사용한다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠해진 구(球)형 입자를 표시 소자에 사용하고, 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
제 1 기판(580)에 형성된 박막 트랜지스터(581)는, 보텀 게이트 구조의 박막 트랜지스터이고, 제 1 단자 또는 제 2 단자에 의하여 제 1 전극층(587)과 절연층(585)에 형성하는 개구로 접하여 전기적으로 접속된다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 제 1 기판(580) 및 제 2 기판(596) 사이에 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전된다(도 26 참조). 본 실시형태에 있어서는, 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다.
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양으로 대전한 흰 미립자와 음으로 대전한 검은 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의하여, 전장(電場)이 주어지면, 흰 미립자와 검은 미립자가 반대 방향으로 이동하고, 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 일반적으로 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는, 액정 표시 소자에 비하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작고, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않은 경우에도, 한번 표시한 상을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능해진다.
본 실시형태에서 나타낸 전자 페이퍼는, 실시형태 1 내지 실시형태 3에 나타낸 저항 소자 및 박막 트랜지스터를 갖는다. 그래서, 전자 페이퍼는 양호한 동 특성을 갖는다.
(실시형태 8)
본 실시형태에 있어서는 실시형태 1 내지 실시형태 3에서 나타낸 저항 소자 및 박막 트랜지스터를 갖는 반도체 장치로서, 전자 기기의 예에 대하여 설명한다.
도 27a는 휴대형 유기기이고, 케이스(9630), 표시부(9631), 스피커(9632), 조작키(9633), 접속 단자(9634), 기록 매체 판독부(9635) 등을 가질 수 있다. 도 27a에 도시하는 휴대형 유기기는 기록 매체에 기록된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능 등을 가질 수 있다. 또한, 도 27a에 도시하는 휴대형 유기기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 27b는 디지털 카메라이며, 케이스(9640), 표시부(9641), 스피커(9642), 조작키(9643), 접속 단자(9644), 셔터 버튼(9645), 수상부(9646) 등을 가질 수 있다. 도 27b에 도시하는 텔레비전 수상 기능을 갖는 디지털 카메라는 정지 화상을 촬영하는 가능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 혹은 수동으로 보정하는 기능, 안테나로부터 다양한 정보를 취득하는 기능, 촬영한 화상, 또는 안테나로부터 취득한 정보를 보존하는 기능, 촬영한 화상, 혹은 안테나로부터 취득한 정보를 표시부에 표시하는 기능 등을 가질 수 있다. 또한, 도 27b에 도시하는 텔레비전 수상 기능을 갖는 디지털 카메라가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 27c는 텔레비전 수상기이고, 케이스(9650), 표시부(9651), 스피커(9652), 조작키(9653), 접속 단자(9654) 등을 가질 수 있다. 도 27c에 도시하는 텔레비전 수상기는 텔레비전용 전파를 처리하여 화상 신호로 변환하는 기능, 화상 신호를 처리하여 표시에 적합한 신호로 변환하는 기능, 화상 신호의 프레임 주파수를 변환하는 기능 등을 가질 수 있다. 또한, 도 27c에 도시하는 텔레비전 수상기가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 28a는 컴퓨터이고, 하우징(9660), 표시부(9661), 스피커(9662), 조작키(9663), 접속 단자(9664), 포인팅 디바이스(9665), 외부 접속 포트(9666) 등을 가질 수 있다. 도 28a에 도시하는 컴퓨터는 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 또는 유선 통신 등의 통신 기능, 통신 기능을 사용하여 다양한 컴퓨터 네트워크에 접속하는 기능, 통신 기능을 사용하여 다양한 데이터 송신 또는 수신을 행하는 기능 등을 가질 수 있다. 또한, 도 28a에 도시하는 컴퓨터가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
다음에, 도 28b는 휴대 전화이고, 케이스(9670), 표시부(9671), 스피커(9672), 조작키(9673), 마이크로폰(9674) 등을 가질 수 있다. 도 28b에 도시한 휴대 전화는 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 혹은 시간 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 도 28b에 도시한 휴대 전화가 갖는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
본 실시형태에서 나타내는 전자 기기는, 실시형태 1 내지 실시형태 3에 나타낸 저항 소자, 및 박막 트랜지스터를 갖는다. 그래서, 전자 기기는 양호한 동 특성을 갖는다.
354: 저항 소자 355: 박막 트랜지스터
900: 기판 901: 제 1 배선
902: 게이트 단자 903: 절연층
904: 콘택트 홀 905: 산화물 반도체층
906: 산화물 반도체층 907: 배선
908: 배선 909: 산화 실리콘층
910: 질화 실리콘층 912: 배선

Claims (10)

  1. 반도체 장치에 있어서:
    인듐 및 아연을 포함하는 제 1 산화물 반도체층; 및
    채널 형성 영역을 포함하는 트랜지스터를 포함하고,
    상기 채널 형성 영역은 인듐 및 아연을 포함하는 제 2 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층은 상기 트랜지스터에 전기적으로 접속되고,
    상기 제 1 산화물 반도체층의 수소 농도는 상기 제 2 산화물 반도체층의 수소 농도보다 높은, 반도체 장치.
  2. 반도체 장치에 있어서:
    인듐 및 아연을 포함하는 제 1 산화물 반도체층; 및
    채널 형성 영역을 포함하는 트랜지스터를 포함하고,
    상기 채널 형성 영역은 인듐 및 아연을 포함하는 제 2 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층은 상기 트랜지스터에 전기적으로 접속되고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 동일 표면 상에 있고,
    상기 제 1 산화물 반도체층의 수소 농도는 상기 제 2 산화물 반도체층의 수소 농도보다 높은, 반도체 장치.
  3. 반도체 장치에 있어서:
    인듐 및 아연을 포함하는 제 1 산화물 반도체층;
    채널 형성 영역을 포함하는 트랜지스터로서, 상기 채널 형성 영역은 인듐 및 아연을 포함하는 제 2 산화물 반도체층을 포함하는, 상기 트랜지스터; 및
    도전층을 포함하고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 동일 표면 상에 있고,
    상기 제 1 산화물 반도체층은 상기 도전층을 통해 상기 트랜지스터에 전기적으로 접속되고,
    상기 도전층은 상기 제 1 산화물 반도체층과 겹치는 영역을 갖고,
    상기 제 1 산화물 반도체층의 저항은 상기 제 2 산화물 반도체층의 저항보다 낮은, 반도체 장치.
  4. 반도체 장치에 있어서:
    인듐 및 아연을 포함하는 제 1 산화물 반도체층; 및
    채널 형성 영역을 포함하는 트랜지스터를 포함하고,
    상기 채널 형성 영역은 인듐 및 아연을 포함하는 제 2 산화물 반도체층을 포함하고,
    상기 제 1 산화물 반도체층은 상기 트랜지스터에 전기적으로 접속되고,
    상기 제 1 산화물 반도체층 및 상기 제 2 산화물 반도체층은 동일 표면 상에 있고,
    상기 제 1 산화물 반도체층의 저항은 상기 제 2 산화물 반도체층의 저항보다 낮은, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 갈륨, 철, 니켈, 망간 및 코발트 중 어느 하나를 더 포함하고,
    상기 제 2 산화물 반도체층은 갈륨, 철, 니켈, 망간 및 코발트 중 어느 하나를 더 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층 위의 수소를 함유하는 질화물 절연층을 더 포함하는, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 반도체층은 상기 제 2 산화물 반도체층으로부터 이격되는, 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    발광 소자를 더 포함하는, 반도체 장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    액정 소자를 더 포함하는, 반도체 장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 게이트 전극 및 게이트 절연층을 더 포함하고,
    상기 게이트 절연층은 상기 제 2 산화물 반도체층과 상기 게이트 전극 사이에 개재되는, 반도체 장치.
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