CN109117546B - 一种显示互连线寄生电阻的方法 - Google Patents
一种显示互连线寄生电阻的方法 Download PDFInfo
- Publication number
- CN109117546B CN109117546B CN201810894410.3A CN201810894410A CN109117546B CN 109117546 B CN109117546 B CN 109117546B CN 201810894410 A CN201810894410 A CN 201810894410A CN 109117546 B CN109117546 B CN 109117546B
- Authority
- CN
- China
- Prior art keywords
- line
- metal
- connection
- layer
- parasitic resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000003071 parasitic effect Effects 0.000 title claims abstract description 68
- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 70
- 239000010410 layer Substances 0.000 claims description 28
- 239000002356 single layer Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 238000003672 processing method Methods 0.000 claims description 3
- 230000000007 visual effect Effects 0.000 abstract description 3
- 238000004364 calculation method Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000004429 Calibre Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Abstract
本发明公开了一种显示互连线寄生电阻的方法,在版图中选择一个与电路线网节点相互映射的金属层次连线节点,虚线高亮显示该节点的所有连线,根据连线类型对所有连线进行分类,根据不同的连线类型提取形成线网的连线属性参数,根据连线属性参数计算寄生电阻阻值并显示。本发明的方法,通过在芯片版图选择一个金属层次的连线,对应到相应的电路线网节点,点亮该节点的所有连线,并显示所有连线的属性,包括层次、线的长度、线的宽度、线的方块电阻值,按连线类型分成单段连线和多段连线,分别计算电阻,并在版图上显示电阻值,可快速对一些输入输出的数据总线端口或多通道的端口连线寄生情况的一致性进行检查,具有可视化检查,方便编辑操作。
Description
技术领域
本发明涉及集成电路版图设计领域,尤其涉及一种显示互连线寄生电阻的方法。
背景技术
随着半导体工艺进入超深亚微米阶段,集成电路设计的规模越来越大,性能要求也越来越高,参与布线的金属层次也越来越多,金属互连线的寄生效应己成为影响电路性能、乃至决定电路能否正常工作的关键因素。在集成电路设计中,特别在一些输入输出的数据总线端口或多通道的端口,不仅要求电路版图设计保持一致性,也包括对其端口连线寄生情况的一致性进行检查,在版图设计的过程中无法实时自动得到互连线寄生电阻的情况,需要手动计算,或者需要利用专业EDA软件如利用calibre进行参数提取,但它只提取节点的寄生电阻的个数、阻值,而没有计算出整个节点的寄生值,如果寄生效应太大导致仿真不通过,有时也很难定位,需要重新进行版图设计。因此,显示互连线寄生电阻显得非常必要。中国专利CN104731987A“一种早期版图的寄生电阻电容估算方法”,采用基于部分布线的虚拟布线技术,并对该连线每层计算取平均进行寄生电阻电容的估算,不太适合布线后的高精度的电阻计算,也没有实时在版图上显示,因此,此方法并没有产生更好的作用。
发明内容
针对上述问题,本发明提出了一种显示互连线寄生电阻的方法,可快速对一些输入输出的数据总线端口或多通道的端口连线寄生情况的一致性进行检查,具有可视化检查,方便编辑操作。
为解决上述技术问题,本发明采用的技术方案为:
一种显示互连线寄生电阻的方法,其特征是,在版图中选择一个与电路线网节点相互映射的金属层次连线节点,虚线高亮显示该节点的所有连线,根据连线类型对所有连线进行分类,根据不同的连线类型提取形成线网的连线属性参数,根据连线属性参数计算寄生电阻阻值并显示。
连线类型包括单段单层、单段多层、多段单层和多段多层金属连线。
连线属性参数包括金属层次、金属线的长度L、金属线的宽度W和金属层次的方块电阻值R□。
寄生电阻阻值的计算公式为:R=R□L/W。
连线类型为单段单层金属连线时,根据金属连线以及和它连接的多晶硅栅或者有源、通孔,虚线显示形成的线网,提取出该线网的长度L和宽度W,结合该金属连线的金属方块电阻值R□,按照R=R□L/W计算得到寄生电阻R,该线网的寄生电阻即为该段的寄生电阻并显示。
连线类型为单段多层金属连线时,根据各层的金属连线以及与其连接的过孔,虚线显示形成的线网,提取出该线网中各层金属连线的长度L和宽度W,结合各层的金属连线的金属方块电阻值,按照R=R□L/W计算得到各层的金属连线寄生电阻,将各层的寄生电阻相加得到该线网的寄生电阻并显示。
连线类型为多段单层金属连线时,根据多段金属连线,虚线显示形成的线网,提取出该线网每段金属连线的长度L和宽度W,结合该金属连线的金属方块电阻值R□,按照R=R□L/W计算各段的寄生电阻,将各段的寄生电阻相加得到该线网的寄生电阻并显示。
连线类型为多段多层金属连线时,先按照多段单层金属连线的处理方法,得到该层的寄生电阻,再将各层的寄生电阻相加得到该线网的寄生电阻并显示。
本发明所达到的有益效果:
本发明的方法,通过在芯片版图选择一个金属层次的连线,对应到相应的电路线网节点,点亮该节点的所有连线,并显示所有连线的属性,包括层次、线的长度、线的宽度、线的方块电阻值,按连线类型分成单段连线和多段连线,分别计算电阻,并在版图上显示电阻值,可快速对一些输入输出的数据总线端口或多通道的端口连线寄生情况的一致性进行检查,具有可视化检查,方便编辑操作。
附图说明
图1 快速实时显示互连线寄生电阻的流程图;
图2A-图2C 单段单层连线的寄生电阻显示图;
图3A-图3C 单段多层连线的寄生电阻显示图;
图4A-图4C 多段单层连线的寄生电阻显示图。
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案,而不能以此来限制本发明的保护范围。
本实例中,选择在Virtuoso软件的环境下,采用SMIC0.18μm工艺设计一个版图,打开版图,选择一个金属层次连线节点,此节点与电路线网节点相互映射,虚线点亮该节点的所有连线,对连线类型进行分类,主要分为单段单层、单段多层、多段单层和多段多层几种,显示连线属性参数,包括金属层次、金属线的长度L、金属线的宽度W、工艺线提供的金属层次的方块电阻值R□,最后根据电阻公式R=R□L/W计算并显示寄生电阻阻值,如图1所示。下面根据连线类型进一步说明。
1)如果连线类型为单段连线,如图2A所示,第一金属101以及和它连接的多晶硅栅或者有源100以及通孔102,虚线显示该线网103,同时提取出该线网的长度和宽度,如图2B所示,输入第一金属M1的方块电阻值R1□为70mΩ,按照R=R□L/W计算电阻,在版图上显示该线网的寄生电阻的信息,如图2C所示,该线网的寄生电阻即为该段的寄生电阻为0.7Ω。
2)如果连线类型为单段多层金属连线,如图3A所示,为M1和M2连线,第一金属101以及和它连接的第二金属104以及过孔105,虚线显示该线网103、106,同时提取出该线网M1、M2的长度和宽度,如图3B所示,输入M1、M2的方块电阻值:R1□为70mΩ,R2□为88mΩ,按照R=R□L/W计算电阻,在版图上显示该线网的寄生电阻的信息,如图3C所示,M1的寄生电阻为0.07Ω,M2的寄生电阻为0.88Ω,忽略过孔的电阻,则该线网的电阻将每段层次的电阻相加为0.88+0.07+0.07=1.04Ω。
3)如果连线类型为多段单层金属连线,如图4A所示,为M1的多段连线,如线网由A1点到A2点再分别到达A3、A4、A5金属1,虚线显示该线网103,同时提取出该线网M1每段的长度和宽度,如图4B所示,输入M1方块电阻值为70mΩ,按照R=R□L/W计算电阻,在版图上显示该线网每段的寄生电阻的信息,如图4C所示,A1、A2的寄生电阻为0.7Ω,A2、A3的寄生电阻为0.7Ω,其它的每段电阻类似。如果有多段多层的金属布线,和图4A-图4C类似,先按照多段单层金属连线的处理方法,得到该层的寄生电阻,再将各层的寄生电阻相加得到该线网的寄生电阻并显示。
同时,如果对A2A3、A2A4、A2A5处的寄生电阻有严格匹配要求,可以很快速的显示出来,方便版图及时修改验证,保证了相关节点对版图设计要求的匹配精度要求等问题。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明技术原理的前提下,还可以做出若干改进和变形,这些改进和变形也应视为本发明的保护范围。
Claims (5)
1.一种显示互连线寄生电阻的方法,其特征是,在版图中选择一个与电路线网节点相互映射的金属层次连线节点,虚线高亮显示该节点的所有连线,根据连线类型对所有连线进行分类,根据不同的连线类型提取形成线网的连线属性参数,根据连线属性参数计算寄生电阻阻值并显示;
连线类型为单段多层金属连线时,根据各层的金属连线以及与其连接的过孔,虚线显示形成的线网,提取出该线网中各层金属连线的长度L和宽度W,结合各层的金属连线的金属方块电阻值,按照R=R□L/W计算得到各层的金属连线寄生电阻,将各层的寄生电阻相加得到该线网的寄生电阻并显示;
连线类型包括单段单层、单段多层、多段单层和多段多层金属连线。
2.根据权利要求1所述的一种显示互连线寄生电阻的方法,其特征是,连线属性参数包括金属层次、金属线的长度L、金属线的宽度W和金属层次的方块电阻值R□。
3.根据权利要求1所述的一种显示互连线寄生电阻的方法,其特征是,连线类型为单段单层金属连线时,根据金属连线以及和它连接的多晶硅栅或者有源、通孔,虚线显示形成的线网,提取出该线网的长度L和宽度W,结合该金属连线的金属方块电阻值R□,按照R=R□L/W计算得到寄生电阻R,该线网的寄生电阻即为该段的寄生电阻并显示。
4.根据权利要求1所述的一种显示互连线寄生电阻的方法,其特征是,连线类型为多段单层金属连线时,根据多段金属连线,虚线显示形成的线网,提取出该线网每段金属连线的长度L和宽度W,结合该金属连线的金属方块电阻值R□,按照R=R□L/W计算各段的寄生电阻,将各段的寄生电阻相加得到该线网的寄生电阻并显示。
5.根据权利要求1或4所述的一种显示互连线寄生电阻的方法,其特征是,连线类型为多段多层金属连线时,先按照多段单层金属连线的处理方法,得到该层的寄生电阻,再将各层的寄生电阻相加得到该线网的寄生电阻并显示。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810894410.3A CN109117546B (zh) | 2018-08-08 | 2018-08-08 | 一种显示互连线寄生电阻的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810894410.3A CN109117546B (zh) | 2018-08-08 | 2018-08-08 | 一种显示互连线寄生电阻的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109117546A CN109117546A (zh) | 2019-01-01 |
CN109117546B true CN109117546B (zh) | 2023-03-14 |
Family
ID=64851991
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810894410.3A Active CN109117546B (zh) | 2018-08-08 | 2018-08-08 | 一种显示互连线寄生电阻的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109117546B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112699630B (zh) * | 2020-12-31 | 2023-09-15 | 杭州广立微电子股份有限公司 | 单层连接结构的方块数获取方法及电阻值的计算方法 |
CN116432476B (zh) * | 2023-06-12 | 2023-09-01 | 合肥晶合集成电路股份有限公司 | 方块电阻模型的建模方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1319757A (zh) * | 2001-03-12 | 2001-10-31 | 山东省远大网络多媒体有限责任公司 | 一种带类型识别的测量接口 |
CN101604343A (zh) * | 2008-12-24 | 2009-12-16 | 昆山锐芯微电子有限公司 | 在版图编辑器中显示电压降的方法 |
EP2202802A1 (en) * | 2008-12-24 | 2010-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit and semiconductor device |
CN102522354A (zh) * | 2012-01-12 | 2012-06-27 | 中国科学院微电子研究所 | 一种提取互连线方块电阻的方法和装置 |
CN102521468A (zh) * | 2011-12-30 | 2012-06-27 | 中国科学院微电子研究所 | 一种提取互连线寄生参数的方法和装置 |
CN104731987A (zh) * | 2013-12-18 | 2015-06-24 | 北京华大九天软件有限公司 | 一种早期版图的寄生电阻电容估算方法 |
CN105117175A (zh) * | 2015-08-18 | 2015-12-02 | 重庆大学 | 一种基于软件编译层的可变电阻式存储器磨损均衡方法 |
CN106484946A (zh) * | 2016-09-08 | 2017-03-08 | 西安电子科技大学 | 基于无损谐振腔电源地平面建模的pdn电容优化方法 |
CN107741527A (zh) * | 2017-11-28 | 2018-02-27 | 库博汽车标准配件(昆山)有限公司 | 一种汽车后备箱门塑料件电阻受压阻值检测装置 |
-
2018
- 2018-08-08 CN CN201810894410.3A patent/CN109117546B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1319757A (zh) * | 2001-03-12 | 2001-10-31 | 山东省远大网络多媒体有限责任公司 | 一种带类型识别的测量接口 |
CN101604343A (zh) * | 2008-12-24 | 2009-12-16 | 昆山锐芯微电子有限公司 | 在版图编辑器中显示电压降的方法 |
EP2202802A1 (en) * | 2008-12-24 | 2010-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit and semiconductor device |
CN102521468A (zh) * | 2011-12-30 | 2012-06-27 | 中国科学院微电子研究所 | 一种提取互连线寄生参数的方法和装置 |
CN102522354A (zh) * | 2012-01-12 | 2012-06-27 | 中国科学院微电子研究所 | 一种提取互连线方块电阻的方法和装置 |
CN104731987A (zh) * | 2013-12-18 | 2015-06-24 | 北京华大九天软件有限公司 | 一种早期版图的寄生电阻电容估算方法 |
CN105117175A (zh) * | 2015-08-18 | 2015-12-02 | 重庆大学 | 一种基于软件编译层的可变电阻式存储器磨损均衡方法 |
CN106484946A (zh) * | 2016-09-08 | 2017-03-08 | 西安电子科技大学 | 基于无损谐振腔电源地平面建模的pdn电容优化方法 |
CN107741527A (zh) * | 2017-11-28 | 2018-02-27 | 库博汽车标准配件(昆山)有限公司 | 一种汽车后备箱门塑料件电阻受压阻值检测装置 |
Also Published As
Publication number | Publication date |
---|---|
CN109117546A (zh) | 2019-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01166261A (ja) | 半導体集積回路の設計方式 | |
US20130055184A1 (en) | Method and system for physical verification using network segment current | |
CN109117546B (zh) | 一种显示互连线寄生电阻的方法 | |
US9390218B2 (en) | Integrated circuit design system with color-coded component loading estimate display | |
US9208277B1 (en) | Automated adjustment of wire connections in computer-assisted design of circuits | |
CN110895648B (zh) | 功率器件及其电阻的仿真方法与功率器件的仿真工具 | |
JP2011065377A (ja) | 寄生素子の抽出システムと抽出方法 | |
US9507906B2 (en) | Metal interconnect modeling | |
US8671376B2 (en) | Computer system and method for performing a routing supply and demand analysis during the floor planning stage of an integrated circuit design process | |
US9317638B1 (en) | Polymorphic circuit simulation system | |
US20070070737A1 (en) | Method and auxiliary device for creating and checking the circuit diagram for a circuit which is to be integrated | |
US8918749B2 (en) | Integrated circuit schematics having imbedded scaling information for generating a design instance | |
US7856610B2 (en) | Method and apparatus for semiconductor integrated circuit | |
CN104731987B (zh) | 一种早期版图的寄生电阻电容估算方法 | |
US8151232B2 (en) | Repeater driven routing methodology | |
US7290235B2 (en) | Method and system for embedding wire model objects in a circuit schematic design | |
US7979817B2 (en) | Net list producing device producing a net list with an interconnection parasitic element by hierarchical processing | |
US20160210393A1 (en) | System and method for implementing and validating star routing for power connections at chip level | |
US20060047492A1 (en) | Circuit simulation methods and systems | |
US20040153987A1 (en) | Method and system for connecting computer-generated rectangles | |
JP2007299268A (ja) | 基板レイアウトチェックシステムおよび方法 | |
CN111950162B (zh) | 建模方法、装置及电子设备 | |
CN117151021B (zh) | 基于覆铜形状拓扑结构诊断集成电路版图设计缺陷的方法 | |
JP2009205449A (ja) | マクロ内端子配線を考慮したネットリストによって信号の遅延時間を予測する設計方法、及び、プログラム | |
JP2004078428A (ja) | レイアウト検証装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder | ||
CP01 | Change in the name or title of a patent holder |
Address after: 233040 No.10 Caiyuan Road, Bengbu City, Anhui Province Patentee after: Anhui North Microelectronics Research Institute Group Co.,Ltd. Address before: 233040 No.10 Caiyuan Road, Bengbu City, Anhui Province Patentee before: NORTH ELECTRON RESEARCH INSTITUTE ANHUI Co.,Ltd. |