JP3241515B2

JP3241515B2 - 半導体装置の製造方法

Info

Publication number: JP3241515B2
Application number: JP32976093A
Authority: JP
Inventors: 宏勇張
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1992-12-04
Filing date: 1993-12-01
Publication date: 2001-12-25
Anticipated expiration: 2016-12-25
Also published as: JPH07226373A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路の作製方法に関
する。具体的には、液晶表示装置やダイナミックＲＡＭ
（ＤＲＡＭ）のように、マトリクス構造を有し、スイッ
チング素子としてＭＯＳ型もしくはＭＩＳ（金属−絶縁
体−半導体）型電界効果型素子（以上を、ＭＯＳ型素子
と総称する）を有し、ダイナミックな動作をおこなうこ
とを特徴とするマトリクス装置（電気光学表示装置、半
導体メモリー装置を含む）、およびそのための駆動回
路、あるいはイメージセンサーのような集積化された駆
動回路を有する半導体回路に関する。特に本発明は、Ｍ
ＯＳ型素子として絶縁表面上に形成された薄膜半導体ト
ランジスタ等の薄膜半導体素子を使用する装置に関し、
薄膜トランジスタの活性層が結晶性シリコンより形成さ
れた薄膜トランジスタを有する装置に関する。

【０００２】

【従来の技術】従来、薄膜状の絶縁ゲイト型電界効果ト
ランジスタ（ＴＦＴ）等の薄膜デバイスに用いられる結
晶性シリコン半導体薄膜は、プラズマＣＶＤ法や熱ＣＶ
Ｄ法で形成されたアモルファスシリコン膜を電気炉等の
装置の中で６００℃以上の温度で２４時間以上の長時間
にわたって結晶化させて作製された。特に十分な特性
（高い電界効果移動度や高い信頼性）を得るためにはよ
り長時間の熱処理が求められていた。

【０００３】しかしながら、このような従来の方法は多
くの課題を抱えていた。１つはスループットが低く、し
たがって、コストが高くなることである。例えば、この
結晶化工程に２４時間の時間を要するものとすると、基
板１枚当たりの処理時間を２分とすれば７２０枚の基板
を同時に処理しなければならなかった。しかしながら、
例えば、通常使用される管状炉では、１度に処理できる
基板の枚数は５０枚がせいぜいで、１つの装置（反応
管）だけを使用した場合には１枚当たり３０分も時間が
かかってしまった。すなわち、１枚当たりの処理時間を
２分とするには、反応管を１５本も使用しなければなら
なかった。このことは投資規模が拡大することと、その
投資の減価償却が大きく、製品のコストに跳ね返ること
を意味していた。

【０００４】もう１つの問題は、熱処理の温度であっ
た。通常、ＴＦＴの作製に用いられる基板は石英ガラス
のような純粋な酸化珪素からなるものと、コーニング社
７０５９番（以下、コーニング７０５９という）のよう
な無アルカリのホウ珪酸ガラスに大別される。このう
ち、前者は、耐熱性が優れており、通常の半導体集積回
路のウェファープロセスと同じ取扱いができるため、温
度に関しては何ら問題がない。しかしながら、そのコス
トが高く、基板面積の増加と共に指数関数的に急激に増
大する。したがって、現在のところ、比較的小面積のＴ
ＦＴ集積回路にのみ使用されている。

【０００５】一方、無アルカリガラスは、石英に比べれ
ばコストは十分に低いが、耐熱性の点で問題があり、一
般に歪み点が５５０〜６５０℃程度、特に入手しやすい
材料では６００℃以下であるので、６００℃の熱処理で
は基板に不可逆的な収縮やソリという問題が生じた。特
に基板が対角１０インチを越えるような大きなものでは
顕著であった。以上のような理由から、シリコン半導体
膜の結晶化に関しては、５５０℃以下、４時間以内とい
う熱処理条件がコスト削減に不可欠とされていた。本発
明はこのような条件をクリアする半導体の作製方法およ
び、そのような半導体を用いた半導体装置の作製方法を
提供することを目的とする。

【０００６】最近、絶縁基板上に、薄膜状の活性層（活
性領域ともいう）を有する絶縁ゲイト型の半導体装置の
研究がなされている。特に、薄膜状の絶縁ゲイトトラン
ジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱心に
研究されている。これらは、透明な絶縁基板上に形成さ
れ、マトリクス構造を有する液晶等の表示装置におい
て、各画素の制御に利用すること、およびそのマトリク
スの駆動に利用すること、あるいは同じく絶縁基板上に
形成されたイメージセンサーの駆動回路に利用すること
が目的であり、利用する半導体の材料・結晶状態によっ
て、アモルファスシリコンＴＦＴや結晶性シリコン（多
結晶シリコンともいう）ＴＦＴというように区別されて
いる。

【０００７】最近では結晶性シリコンとアモルファスの
中間的な状態を呈する材料も利用する研究がなされてい
る。中間的な状態については議論がなされているが、本
明細書では、何らかの熱的プロセス（例えば、４５０℃
以上の温度での熱アニールやレーザー光等の強力なエネ
ルギーを照射すること）によって何らかの結晶状態に達
したものを全て結晶性シリコンと称することとする。

【０００８】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術として結晶性シリコンＴＦＴが
用いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。

【０００９】さらに、絶縁基板上の半導体回路では、基
板と配線との容量結合がないため、非常な高速動作が可
能であり、超高速マイクロプロセッサーや超高速メモリ
ーとして利用する技術が提案されている。

【００１０】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。

【００１１】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、マトリクス規模の小さい液晶ディスプレー
のアクティブマトリクスのトランジスタのように、それ
ほどの高速動作が要求されず、一つの導電型だけで十分
であり、かつ、電荷保持能力の高いＴＦＴが必要とされ
る用途に利用されている。しかしながら、より高度な応
用、例えば、大規模マトリクスの液晶ディスプレーには
アモルファスシリコンＴＦＴを利用することは困難であ
った。また、当然のことながら、高速動作が要求される
ディスプレーの周辺回路やイメージセンサーの駆動回路
には利用できなかった。また、同じくマトリクス構成で
あるとはいえ、半導体メモリー装置に利用することも困
難であった。

【００１２】一方、結晶性半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ²／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ²／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。

【００１３】また、結晶性シリコンでは、ＮＭＯＳのＴ
ＦＴだけでなく、ＰＭＯＳのＴＦＴも同様に得られるの
でＣＭＯＳ回路を形成することが可能で、例えば、アク
ティブマトリクス方式の液晶表示装置においては、アク
ティブマトリクス部分のみならず、周辺回路（ドライバ
ー等）をもＣＭＯＳの結晶性シリコンＴＦＴで構成す
る、いわゆるモノリシック構造を有するものが知られて
いる。前述のＳＲＡＭに使用されるＴＦＴもこの点に注
目したものであり、ＰＭＯＳをＴＦＴで構成し、これを
負荷トランジスタとしている。

【００１４】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
結晶性シリコンＴＦＴはセルフアラインプロセスが採用
できるため、寄生容量が著しく抑えられるという特徴を
持つ。

【００１５】しかしながら、結晶性シリコンＴＦＴはゲ
イトに電圧が印加されていないとき（非選択時）のリー
ク電流がアモルファスシリコンＴＦＴに比べて大きく、
液晶ディスプレーで使用するには、このリーク電流を補
うための補助容量を設け、さらにＴＦＴを２段直列にし
てリーク電流を減じるという手段が講じられた。

【００１６】例えば、アモルファスシリコンＴＦＴの高
いＯＦＦ抵抗を利用し、なおかつ、同一基板上にモノリ
シックに高い移動度を有するポリシリコンＴＦＴの周辺
回路を形成しようとすれば、アモルファスシリコンを形
成して、これに選択的にレーザーを照射して、周辺回路
のみを結晶化せしめるという方法が提案されている。

【００１７】しかしながら、現在のところ、レーザー照
射プロセスの信頼性の問題（例えば、照射エネルギーの
面内均一性が悪い等）から歩留りが低く、結局のとこ
ろ、マトリクスをアモルファスシリコンＴＦＴで構成
し、駆動回路は単結晶集積回路をＴＡＢ法等によって接
続するという方法が採用されている。しかし、この方法
では、接続の物理的な制約から画素ピッチが０．１ｍｍ
以上必要であり、コストもかかった。

【００１８】本発明はこのような困難な課題に対して解
答を与えんとするものであるが、そのためにプロセスが
複雑化し、歩留り低下やコスト上昇を招くことは望まし
くない。本発明の主旨とするところは、高移動度が要求
されるＴＦＴと低リーク電流が要求されるＴＦＴという
２種類のＴＦＴを最小限のプロセスの変更によって、量
産性を維持しつつ、容易に作り分けることにある。

【００１９】また、本発明では、ＣＭＯＳ回路におい
て、ＮＭＯＳとＰＭＯＳの移動度の違いを減らすことも
解決すべき課題とする。ＮＭＯＳとＰＭＯＳの移動度の
差が小さくなることによって回路設計の自由度を増やす
ことができる。

【００２０】本発明の適用される半導体回路は普遍的な
ものではない。本発明は、特に液晶表示装置等の電界の
効果によって光の透過性や反射性が変化する材料を利用
し、対向する電極の間にこれらの材料をはさみ、対向電
極の間に電界をかけて、画像表示をおこなうためのアク
ティブマトリクス回路や、ＤＲＡＭのようなキャパシタ
に電荷を蓄積することによって記憶を保持するメモリー
装置や、同じくＭＯＳトランジスタのＭＯＳ構造部をキ
ャパシタとして、あるいはその他のキャパシタによっ
て、次段の回路を駆動するダイナミックシフトレジスタ
のようなダイナミック回路を有する回路、さらには、イ
メージセンサーの駆動回路のようなデジタル回路とアナ
ログ的な信号出力を制御する回路とを有する回路等に適
している。特に、ダイナミック回路とスタテッィク回路
の混載された回路に適した発明である。

【００２１】

【課題を解決するための手段】本発明は、アモルファス
状態、もしくは実質的にアモルファス状態と言えるよう
な乱雑な結晶状態（例えば、結晶性のよい部分とアモル
ファスの部分が混在しているような状態）にあるシリコ
ン膜の上もしくは下にニッケル、鉄、コバルト、ルテニ
ウム、ロジウム、パラジウム、オスミウム、イリジウ
ム、白金、スカンジウム、チタン、バナジウム、クロ
ム、マンガン、銅、亜鉛、金、銀を含有する島状の膜や
ドット、粒子、クラスター、線等を形成し、これを通常
のアモルファスシリコンの単なる熱処理による結晶化温
度よりも低い温度で、また、より短時間のアニールをす
ることによって結晶性シリコン膜を得ることを特徴とす
る。このアニールは、水素または酸素または窒素雰囲気
中で行うことができる。このアニールは、（１）Ａ時間
酸素を含む雰囲気中で加熱を行いその後Ｂ時間水素を含
む雰囲気中で加熱を行なう。（２）Ｃ時間酸素を含む雰
囲気中で加熱を行いその後Ｄ時間窒素を含む雰囲気中で
加熱を行なう。（３）Ｅ時間水素を含む雰囲気中で加熱
を行いその後Ｆ時間酸素を含む雰囲気中で加熱を行な
う。（４）Ｇ時間水素を含む雰囲気中で加熱を行いその
後Ｈ時間窒素を含む雰囲気中で加熱を行なう。（５）Ｉ
時間窒素を含む雰囲気中で加熱を行いその後Ｊ時間酸素
を含む雰囲気中で加熱を行なう。（６）Ｋ時間窒素を含
む雰囲気中で加熱を行いその後Ｌ時間水素を含む雰囲気
中で加熱を行なう。（７）Ｍ時間酸素を含む雰囲気中で
加熱を行いその後Ｎ時間水素を含む雰囲気中で加熱を行
ないその後Ｐ時間窒素を含む雰囲気中で加熱を行なう。
（８）Ｑ時間酸素を含む雰囲気中で加熱を行いその後Ｒ
時間窒素を含む雰囲気中で加熱を行ないその後Ｓ時間水
素を含む雰囲気中で加熱を行なう。（９）Ｔ時間水素を
含む雰囲気中で加熱を行いその後Ｕ時間酸素を含む雰囲
気中で加熱を行ないその後Ｖ時間窒素を含む雰囲気中で
加熱を行なう。（１０）Ｗ時間水素を含む雰囲気中で加
熱を行いその後Ｘ時間窒素を含む雰囲気中で加熱を行な
いその後Ｙ時間酸素を含む雰囲気中で加熱を行なう。
（１１）Ｚ時間窒素を含む雰囲気中で加熱を行いその後
Ａ’時間酸素を含む雰囲気中で加熱を行ないその後Ｂ’
時間水素を含む雰囲気中で加熱を行なう。または、（１
２）Ｃ’時間窒素を含む雰囲気中で加熱を行いその後
Ｄ’時間水素を含む雰囲気中で加熱を行ないその後Ｅ’
時間酸素を含む雰囲気中で加熱を行なう。前記アニール
の後、結晶性シリコン膜をパターニングして、島状結晶
性シリコン領域を形成し、この島状領域を用いてＴＦ
Ｔ、ダイオードまたは抵抗を形成することができる。

【００２２】従来のシリコン膜の結晶化に関しては、結
晶性の島状の膜を核として、これを種結晶として固相エ
ピタキシャル成長させる方法（例えば、特開平１−２１
４１１０等）が提案されている。しかしながら、このよ
うな方法では、６００℃以下の温度ではほとんど結晶成
長が進行しなかった。シリコン系においては、一般にア
モルファス状態から結晶状態に移行するには、アモルフ
ァス状態にある分子鎖を分断し、しかもその分断された
分子が、再び他の分子と結合しないような状態としたう
えで、何らかの結晶性の分子に合わせて、分子を結晶の
一部に組み換えるという過程を経る。しかしながら、こ
の過程のなかで、最初の分子鎖を分断して、他の分子と
結合しない状態に保持するためのエネルギーが大きく、
結晶化反応においてはここが障壁となっている。このエ
ネルギーを与えるには、１０００℃程度の温度で数分、
もしくは６００℃程度の温度では数１０時間が必要であ
り、時間は温度（＝エネルギー）に指数関数的に依存す
るので、６００℃以下、例えば、５５０℃では、結晶化
反応が進行することはほとんど観測できなかった。従来
の固相エピタキシャル結晶化の考えも、この問題に対す
る解答を与えたものではなかった。

【００２３】本発明人は、従来の固相結晶化の考えとは
全く別に、何らかの触媒作用によって、前記の過程の障
壁エネルギーを低下させることを考えた。本発明人はニ
ッケル（元素記号Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃ
ｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジ
ウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉ
ｒ）、白金（Ｐｔ）、スカンジウム（Ｓｃ）、チタン
（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガ
ン（Ｍｎ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、金（Ａｕ）、
銀（Ａｇ）がシリコンと結合しやすい。

【００２４】例えば、ニッケルの場合、容易に珪化ニッ
ケル（化学式ＮｉＳｉ_x、０．４≦ｘ≦２．５）とな
り、かつ、珪化ニッケルの格子定数がシリコン結晶のも
のに近いことに着目した。そこで、結晶シリコン−珪化
ニッケル−アモルファスシリコンという３元系のエネル
ギー等をシミュレーションした結果、アモルファスシリ
コンは珪化ニッケルとの界面で容易に反応して、アモルファスシリコン（シリコンＡ）＋珪化ニッケル
（シリコンＢ）→珪化ニッケル（シリコンＡ）＋結晶シ
リコン（シリコンＢ）（シリコンＡ、Ｂはシリコンの位置を示す）という反応が生じることが明らかになった。この反応の
ポテンシャル障壁は十分に低く、反応の温度も低い。こ
の反応式は、ニッケルがアモルファスシリコンを結晶シ
リコンに造り変えながら進行してゆくことを示してい
る。実際には、５８０℃以下で、反応が開始され、４５
０℃でも反応が観測されることが明らかになった。当然
のことであるが、温度が高いほど反応の進行する速度が
速い。また、同様な効果は、上記に示した他の金属元素
でも認められた。

【００２５】本発明では、島状、ストライプ状、線状、
ドット状、膜状のニッケルを始めとする上記金属単体や
それらの珪化物など、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、
Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍ
ｎ、Ｃｕ、Ｚｎ、Ａｕ、Ａｇの少なくとも１つを含有す
る膜、粒子、クラスター等を出発点として、ここからこ
れらの金属元素が上記の反応を伴って周囲に展開してゆ
くことによって、結晶シリコンの領域を拡げてゆく。な
お、これらの金属元素を含有する材料としては、酸化物
は好ましくない。これは、酸化物は安定な化合物で、上
記反応を開始することができないからである。

【００２６】このように特定の場所から拡がった結晶シ
リコンは、従来の固相エピタキシャル成長とは異なる
が、結晶性の連続性のよい、単結晶に近い構造を有する
ものであるので、ＴＦＴ、ダイオード、抵抗等の半導体
素子に利用するうえでは都合がよい。しかし、基板上に
均一にニッケル等の結晶化を促進する上記金属を含む材
料を設けた場合には、結晶化の出発点が無数に存在し
て、そのため結晶性の良好な膜を得ることは難しかっ
た。

【００２７】また、この結晶化の出発材料としてのアモ
ルファスシリコン膜は水素濃度が少ないほど良好な結果
が得られた。ただし、結晶化の進行にしたがって、水素
が放出されるので、得られたシリコン膜中の水素濃度
は、出発材料のアモルファスシリコン膜の水素濃度とは
それほど明確な相関は見られなかった。本発明による結
晶シリコン中の水素濃度は、典型的には０．０１原子％
以上５原子％以下であった。

【００２８】本発明ではＮｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒ
ｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、
Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、Ａｇを用いるが、一般にこれ
らの材料は半導体材料としてのシリコンにとっては好ま
しくない。そこで、これを除去することが必要である
が、ニッケルに関しては、上記の反応の結果、結晶化の
終端に達した珪化ニッケルはフッ酸もしくは塩酸または
これらの希釈液に容易に溶解するので、これらの酸によ
る処理によって基板からニッケルを減らすことができ
る。さらに、積極的にこれらの金属元素を減らすには、
結晶化工程の終了した後、塩化水素、各種塩化メタン
（ＣＨ₃Ｃｌ、ＣＨ₂Ｃｌ₂、ＣＨＣｌ₃）、各種塩化
エタン（Ｃ₂Ｈ₅Ｃｌ、Ｃ₂Ｈ₄Ｃｌ₂、Ｃ₂Ｈ₃Ｃｌ
₃、Ｃ₂Ｈ₂Ｃｌ₄、Ｃ₂ＨＣｌ₅）あるいは各種塩化
エチレン（Ｃ₂Ｈ₃Ｃｌ、Ｃ₂Ｈ₂Ｃｌ₂、Ｃ₂ＨＣｌ
₃）等の塩素を含む雰囲気中で、４００〜６００℃で処
理すればよい。特に、トリクロロエチレン（Ｃ₂ＨＣｌ
₃）は使用しやすい材料である。本発明によるシリコン
膜中のＮｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
ｒ、Ｐｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、
Ａｕ、Ａｇの濃度は、典型的には０．００５原子％以上
１原子％以下であった。

【００２９】本発明によって作製した結晶シリコン膜を
ＴＦＴ、ダイオード、抵抗等の半導体素子に利用する上
で、上記の説明から明らかなように、結晶化の終端（こ
こは、複数の出発点から開始された結晶化がぶつかる部
分であるが）では、大きな粒界（結晶性の不連続な部
分）が存在し、また、ニッケル等の結晶化を促進する金
属元素の濃度が高いので、半導体素子を設けることは好
ましくない。したがって、本発明を利用して半導体素子
を形成するにあたっては、結晶化の出発点となるニッケ
ル等の結晶化を促進する金属元素含有物被膜のパターン
と半導体素子のパターンとを最適化しなければならな
い。

【００３０】本発明において、結晶化を促進する金属元
素のパターニングには、大きく分けて２つの方法があ
る。第１の方法はアモルファスシリコン膜の成膜の前に
これらの金属膜等を選択的に形成する方法である。第２
の方法は、アモルファスシリコン膜成膜後にこれらの金
属膜等を選択的に形成する方法である。

【００３１】第１の方法においては、通常のフォトリソ
グラフィーの手段あるいはリフトオフの手段を用いれば
よい。第２の方法はやや複雑である。この場合、アモル
ファスシリコン膜に密着して結晶化促進の金属膜等を形
成するとその成膜時に金属とアモルファスシリコンが一
部反応して、珪化物が形成されてしまう。したがって、
金属膜等を形成した後にパターニングをおこなう場合に
は、このような珪化物層も十分にエッチングすることが
必要である。

【００３２】第２の方法において、リフトオフ的な手法
は比較的容易である。この場合、マスク材としてフォト
レジスト等の有機材料や酸化珪素、窒化珪素等の無機材
料を用いればよい。マスク材料の選択にはプロセス温度
を考慮しなければならない。また、マスク作用は材料に
よって異なるので、十分に注意しなければならない。特
に各種ＣＶＤ法によって形成される酸化珪素、窒化珪素
等の膜はピンホールが多く、膜厚が十分でないと、意図
しない部分から結晶化が進行することがある。一般的に
はこれらのマスク材料を用いて、被膜を形成した後、パ
ターニングを施して、選択的にアモルファスシリコンの
表面を露出させる。そして、結晶化を促進する金属膜等
を成膜する。

【００３３】本発明において、注意しなければならない
ことはシリコン膜中の金属元素の濃度である。量が少な
いことに越したことはないが、それ以上に、常に量が一
定に保たれることも重要である。すなわち、金属元素の
量の変動が多ければ、製造現場でロットごとに結晶化の
度合いに大きな変動が生じるからである。特に、金属元
素の量が少ないことが要求されると、量の変動を小さく
することはますます困難となる。

【００３４】第１の方法においては、選択的に形成され
た金属膜等はアモルファスシリコン膜に覆われているの
で、後で、それを取り出して量を加減することはできな
い。特に、本発明で必要とされる金属元素の量から換算
すると、金属膜等の厚さは数〜数１０Åという小さなも
ので、再現性良く成膜することは難しい。

【００３５】第２の方法においても同様である。しか
し、第２の方法においては結晶化を促進する金属膜等は
表面に存在するので、第１の方法に比べればまだ、改善
の余地はある。すなわち、十分に厚い金属膜を成膜し、
アニールの前にアニール温度よりも低い温度で熱処理
（プレアニール）をおこなうことによってアモルファス
シリコン膜の一部と金属膜を反応させて珪化物を形成す
る。その後、反応しなかった金属膜をエッチングする。
用いる金属の種類によるが、特にＮｉ、Ｆｅ、Ｃｏ、Ｔ
ｉ、Ｃｒは金属膜と珪化物のエッチングレートが十分に
大きいエッチャントがあるので、問題はない。

【００３６】この場合には、熱処理（プレアニール）の
温度と時間によって、得られる珪化物層の厚さが決定さ
れる。金属膜の厚さはほとんど関係ない。このため、ア
モルファスシリコン膜中に導入される非常に微量な金属
元素の量を制御することができる。

【００３７】また本発明は、結晶性シリコンＴＦＴを４
５０〜１０００℃、好ましくは５００〜８００℃の温度
によって酸素または水素または窒素を含む雰囲気中で結
晶化せしめる際に、半導体表面が酸化珪素や窒化珪素等
の被膜（カバー膜）によって覆われている場合と覆われ
ていない場合で、結晶化の程度に違いがあることを利用
する。前記雰囲気は酸素を含む雰囲気、水素を含む雰囲
気、窒素を含む雰囲気、酸素と水素を含む雰囲気、酸素
と窒素を含む雰囲気、水素と窒素を含む雰囲気、また
は、酸素と水素と窒素を含む雰囲気である。前記結晶化
は、（１）Ａ時間酸素を含む雰囲気中で加熱を行いその
後Ｂ時間水素を含む雰囲気中で加熱を行なう。（２）Ｃ
時間酸素を含む雰囲気中で加熱を行いその後Ｄ時間窒素
を含む雰囲気中で加熱を行なう。（３）Ｅ時間水素を含
む雰囲気中で加熱を行いその後Ｆ時間酸素を含む雰囲気
中で加熱を行なう。（４）Ｇ時間水素を含む雰囲気中で
加熱を行いその後Ｈ時間窒素を含む雰囲気中で加熱を行
なう。（５）Ｉ時間窒素を含む雰囲気中で加熱を行いそ
の後Ｊ時間酸素を含む雰囲気中で加熱を行なう。（６）
Ｋ時間窒素を含む雰囲気中で加熱を行いその後Ｌ時間水
素を含む雰囲気中で加熱を行なう。（７）Ｍ時間酸素を
含む雰囲気中で加熱を行いその後Ｎ時間水素を含む雰囲
気中で加熱を行ないその後Ｐ時間窒素を含む雰囲気中で
加熱を行なう。（８）Ｑ時間酸素を含む雰囲気中で加熱
を行いその後Ｒ時間窒素を含む雰囲気中で加熱を行ない
その後Ｓ時間水素を含む雰囲気中で加熱を行なう。
（９）Ｔ時間水素を含む雰囲気中で加熱を行いその後Ｕ
時間酸素を含む雰囲気中で加熱を行ないその後Ｖ時間窒
素を含む雰囲気中で加熱を行なう。（１０）Ｗ時間水素
を含む雰囲気中で加熱を行いその後Ｘ時間窒素を含む雰
囲気中で加熱を行ないその後Ｙ時間酸素を含む雰囲気中
で加熱を行なう。（１１）Ｚ時間窒素を含む雰囲気中で
加熱を行いその後Ａ’時間酸素を含む雰囲気中で加熱を
行ないその後Ｂ’時間水素を含む雰囲気中で加熱を行な
う。または、（１２）Ｃ’時間窒素を含む雰囲気中で加
熱を行いその後Ｄ’時間水素を含む雰囲気中で加熱を行
ないその後Ｅ’時間酸素を含む雰囲気中で加熱を行な
う。特に、（４）Ｇ時間水素を含む雰囲気中で加熱を行
いその後Ｈ時間窒素を含む雰囲気中で加熱を行なう。
（５）Ｉ時間（例えば４時間）窒素を含む雰囲気中で加
熱を行いその後Ｊ時間（例えば１時間）酸素を含む雰囲
気中で加熱を行なう。または、（６）Ｋ時間（例えば４
時間）窒素を含む雰囲気中で加熱を行いその後Ｌ時間
（例えば１時間）水素を含む雰囲気中で加熱を行なう。
のが好ましい。一般にカバー膜が存在する場合には、結
晶性が良好で、当然の帰結として移動度の高いＴＦＴが
得られる。その代わり、一般的にはリーク電流が大きく
なる。一方、カバー膜の無いものでは、結晶性は良くな
く、温度によってはアモルファス状態となるので、移動
度が低いが、リーク電流も低いという特徴を持つ。

【００３８】この特性は熱結晶化の際に、雰囲気中の水
素または酸素または窒素が活性層中に侵入することの有
無によって支配されているものと考えられる。この結晶
化は例えば窒素中で結晶化を行いその後水素または酸素
中で結晶化を行なってもよい。このように、異なった特
性のＴＦＴを同一プロセスで同一基板上に同時に形成で
き、例えば、前者の高移動度ＴＦＴをマトリクスの駆動
回路に、後者の低リーク電流のＴＦＴをマトリクス部の
ＴＦＴとして利用できる。

【００３９】あるいは、ＣＭＯＳ回路において、ＮＭＯ
Ｓ領域にはカバー膜を設けず、ＰＭＯＳ領域にはカバー
膜を設けることによって、ＮＭＯＳの移動度をＰＭＯＳ
の移動度に比べて、相対的に減らし、最適な条件では両
者の差をほとんどなくすことができる。

【００４０】本発明において、熱結晶化の温度は重要な
パラメータであり、この温度によって、ＴＦＴの結晶性
は決定される。一般に、熱アニールの温度は、基板やそ
の他の材料によって制約を受ける。基板材料の制約に関
しては、シリコンや石英を基板として使用した場合に
は、最高１１００℃の熱アニールまで可能である。しか
し、典型的な無アルカリガラスであるコーニング社の７
０５９ガラスの場合には、６５０℃以下の温度でのアニ
ールが望ましい。ただし、前述の理由から、本発明で
は、基板以外に、各ＴＦＴにおいて必要とされる特性を
考慮して設定されなければならない。一般に、アニール
温度が高ければＴＦＴの結晶成長が進み、移動度が高く
なるとともに、リーク電流が増大する。したがって、本
発明のごとき、同一基板上に異なる特性のＴＦＴを得る
には、アニールの温度は、４５０〜１０００℃、好まし
くは５００〜８００℃とすべきである。

【００４１】本発明の１つの例は、液晶等の電気光学装
置のアクティブマトリクス回路の表示部分において、ポ
リシリコンＴＦＴをスイッチングトランジスタとして用
い、活性層の結晶化の際にアクティブマトリクス領域に
はカバー膜を設けず、一方、周辺回路領域にはカバー膜
を設けることによって、前者を低リーク電流ＴＦＴ、後
者を高移動度ＴＦＴとするものである。

【００４２】前記のような表示回路部（アクティブマト
リクス）とその駆動回路（周辺回路）とを有する装置の
概念図を図８（Ａ）に示した。図には絶縁基板１０７上
にデータドライバー１０１とゲイトドライバー１０２が
構成され、また、中央部にＴＦＴを有するアクティブマ
トリクス１０３が構成され、これらのドライバー部とア
クティブマトリクスとがゲイト線１０５、データ線１０
６によって接続された表示装置が示されている。アクテ
ィブマトリクス１０３はＮＭＯＳあるいはＰＭＯＳのＴ
ＦＴ（図面ではＰＭＯＳ）を有する画素セル１０４の集
合体である。

【００４３】ドライバー部のＣＭＯＳ回路に関しては、
高移動度を得るために活性層における酸素や窒素、炭素
等の不純物の濃度は１０¹⁸ｃｍ^-3以下、好ましくは１０
¹⁷ｃｍ^-3以下とすることが望まれる。その結果、例え
ば、ＴＦＴのしきい値電圧は、ＮＭＯＳでは０．５〜２
Ｖ、ＰＭＯＳでは−０．５〜−３Ｖ、さらに移動度は、
ＮＭＯＳでは３０〜１５０ｃｍ²／Ｖｓ、ＰＭＯＳでは
２０〜１００ｃｍ²／Ｖｓであった。

【００４４】一方、アクティブマトリクス部において
は、リーク電流が、ドレイン電圧１Ｖで１ｐＡ程度の小
さな素子を単独もしくは複数直列にして用いることによ
って、補助容量を小さくすることができ、さらには全く
不必要とすることができた。

【００４５】本発明の２つめの例はＤＲＡＭのような半
導体メモリーに関するものである。半導体メモリー装置
は、単結晶ＩＣでは既に速度の限界に達している。これ
以上の高速動作をおこなわせるには、トランジスタの電
流容量をより大きくすることが必要であるが、それは消
費電流の一段の増加の原因になるばかりではなく、特に
キャパシタに電荷を蓄えることによって記憶動作をおこ
なうＤＲＡＭに関しては、キャパシタの容量をこれ以
上、拡大できない以上、駆動電圧を上げることによって
対応するしか方法がない。

【００４６】単結晶ＩＣが速度の限界に達したといわれ
るのは、一つには基板と配線の容量によって、大きな損
失が生じているからである。もし、基板に絶縁物を使用
すれば、消費電流をあげなくとも十分に高速な駆動が可
能である。このような理由からＳＯＩ（絶縁物上の半導
体）構造のＩＣが提案されている。

【００４７】ＤＲＡＭにおいても、１Ｔｒ／セル構造の
場合には、先の液晶表示装置と回路構成がほとんど同じ
であり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／
セル構造）でも、活性層の結晶化の際に、記憶ビット部
にはカバー膜を設けず、一方、その駆動回路は十分な高
速動作を必要とされるので、前記の液晶表示装置と同様
に、その領域にはカバー膜を設けることによって、前者
を低リーク電流ＴＦＴとし、また、後者を高リーク電流
ＴＦＴとするものである。

【００４８】このような半導体メモリー装置において
も、基本的なブロック構成は図８（Ａ）のものと同じで
ある。例えば、ＤＲＡＭにおいては、１０１がコラムデ
コーダー、１０２がローデコーダー、１０３が記憶素子
部、１０４が単位記憶ビット、１０５がビット線、１０
６がワード線、１０７が（絶縁）基板である。

【００４９】本発明の第３の応用例は、イメージセンサ
ー等の駆動回路である。図８（Ｂ）には、イメージセン
サーの１ビットの回路例を示したが、図中のフリップ・
フロップ回路１０８およびバッファー回路１０９は、通
常、ＣＭＯＳ回路によって構成され、走査線に印加され
る高速パルスに追随できるだけの高速の応答が要求され
る。一方、その信号出力段のＴＦＴ１１０は、フォトダ
イオードによってキャパシターに蓄積された電荷をシフ
トレジスタ部１０８、１０９からの信号によって、デー
タ線に放出するダムの役目を負っている。

【００５０】このようなＴＦＴ１１０には、高速応答も
さることながら、リーク電流の少ないことも要求され
る。したがって、このような回路において、回路１０
８、１０９のＴＦＴの領域にはカバー膜を設けて結晶化
することによって高移動度ＴＦＴとし、一方のＴＦＴ１
１０においては、その領域にはカバー膜を設けずに結晶
化をおこなうことによって、低リーク電流ＴＦＴとする
ものである。

【００５１】本発明において、カバー膜としては酸化珪
素、窒化珪素、あるいは酸化窒化珪素（ＳｉＮ_xＯ_y）
を使用できる。カバー膜は厚ければ厚いほどカバー能力
がよいが、厚い膜を成膜するには時間がかかるので、厚
さは量産性とカバー能力を考慮して決定されなければな
らない。カバー能力は膜質によって異なるが、典型的に
は酸化珪素膜で２０ｎｍ以上、窒化珪素膜で１０ｎｍ以
上が必要である。量産性と信頼性を考慮すると、いずれ
も２０〜２００ｎｍが適当である。

【００５２】

【実施例】

〔実施例１〕本実施例は、コーニング７０５９ガラス
基板上の島状の複数のニッケル膜を形成し、これらを出
発点としてアモルファスシリコン膜の結晶化をおこな
い、得られた結晶シリコン膜を用いてＴＦＴを作製する
方法について記述する。島状のニッケル膜を形成する方
法には、それをアモルファスシリコン膜の上に設ける
か、下に設けるかという点で２つの方法がある。図２
（Ａ−１）は下に設ける方法であり、図２（Ａ−２）は
上に設ける方法である。特に後者について注意しなけれ
ばならないことは、アモルファスシリコン膜の全面にニ
ッケルが形成された後にこれを選択的にエッチングする
という工程となるので、ニッケルとアモルファスシリコ
ンが少量ではあるが反応して、珪化ニッケルが形成され
てしまう。これを残存させたままでは、本発明が目的と
するような良好な結晶性のシリコン膜は得られないの
で、塩酸やフッ酸等で、この珪化ニッケルを十分に除去
してしまうことが求められる。また、そのため、アモル
ファスシリコンは初期より薄くなる。

【００５３】一方、前者についてはそのような問題は生
じないが、この場合もエッチングによって、島状部分２
以外のニッケル膜は完全に除去されることが望まれる。
さらに、残存ニッケルの影響を抑えるためには、基板を
酸素プラズマやオゾン等によって処理して、島状領域以
外のニッケルを酸化させてしまえばよい。

【００５４】いずれの場合も、基板（コーニング７０５
９）１Ａ上には、厚さ２０００Åの下地酸化珪素膜１Ｂ
をプラズマＣＶＤ法によって形成した。また、アモルフ
ァスシリコン膜１は厚さ２００〜３０００Å、好ましく
は５００〜１５００Åとし、プラズマＣＶＤ法もしくは
減圧ＣＶＤ法によって作製した。アモルファスシリコン
膜は３５０〜４５０℃で０．１〜２時間アニールするこ
とによって水素出しをおこなって、膜中の水素濃度を５
原子％以下にしておくと結晶化しやすかった。図２（Ａ
−１）の場合には、アモルファスシリコン膜１の形成の
前にスパッタ法によってニッケル膜を厚さ５０〜１００
０Å、好ましくは１００〜５００Å堆積し、これをパタ
ーニングして島状ニッケル領域２を形成した。

【００５５】一方、図２（Ａ−２）の場合には、アモル
ファスシリコン膜１の形成の後にスパッタ法によってニ
ッケル膜を厚さ５０〜１０００Å、好ましくは１００〜
５００Å堆積し、これをパターニングして島状ニッケル
領域２を形成した。この様子を上方から見た図面を図１
（Ａ）に示す。

【００５６】島状ニッケルは一辺２μｍの正方形で、そ
の間隔は、５〜５０μｍ、例えば２０μｍとした。ニッ
ケルの代わりに珪化ニッケルを用いても同様な効果が得
られる。また、ニッケルの成膜時には基板を１００〜５
００℃、好ましくは１８０〜２５０℃に加熱しておくと
良好な結果が得られた。これは下地の酸化珪素膜とニッ
ケル膜とも密着性が向上することと、酸化珪素とニッケ
ルが反応して、珪化ニッケルが生成するためである。酸
化珪素のかわりに窒化珪素、炭化珪素、珪素を用いても
同様な効果が得られる。

【００５７】次に、これを４５０〜５８０℃、例えば５
５０℃で８時間窒素雰囲気中でアニールした。このアニ
ールは窒素と水素の混合雰囲気中でおこなってもよい。
また、このアニールは、Ｘ₁時間水素雰囲気中で行な
い、その後Ｘ₂時間窒素雰囲気中でおこなってもよい。
図２（Ｂ）は、その中間状態で、図２（Ａ）において、
端のほうにあった島状ニッケル膜からニッケルが珪化ニ
ッケル３Ａとして中央部に進行し、また、ニッケルが通
過した部分３は結晶シリコンとなっている。やがて、図
２（Ｃ）に示すように２つの島状ニッケル膜から出発し
た結晶化がぶつかって、中間に珪化ニッケル３Ａが残っ
て、結晶化が終了する。

【００５８】図１（Ｂ）は、この状態の基板を上方から
見た様子を示したもので、図２（Ｃ）の珪化ニッケル３
Ａとは、粒界４のことである。さらにアニールを続けれ
ば、ニッケルは粒界４に沿って移動して、これらの島状
ニッケル領域（この段階では原形を留めていることはな
いが）の中間領域５に集まる。

【００５９】以上の工程で結晶シリコンを得ることがで
きるが、このときに生じる珪化ニッケル３Ａからニッケ
ルが半導体被膜中に拡散することは好ましくない。した
がって、フッ酸もしくは塩酸でニッケルの集中している
高濃度領域をエッチング除去することが望まれる。な
お、フッ酸、塩酸によるエッチングでは、ニッケルおよ
び珪化ニッケルのエッチングレートは十分に大きいの
で、シリコン膜には影響を与えない。同時にニッケルの
成長点があった領域をも合わせて除去した。エッチング
した様子を図２（Ｄ）に示す。粒界のあった部分は溝４
Ａとなる。この溝を挟むようにＴＦＴの半導体領域（活
性層等）を形成することは好ましくない。ＴＦＴの配置
に関しては、その例を図１（Ｃ）に示すが、半導体領域
６は粒界４を横切らないように配置した。すなわち、ニ
ッケルの左右により、被膜の厚さ方向ではなく、基板に
平行な方向に横方向の結晶成長の領域にＴＦＴを形成す
ることである。すると、結晶の成長方向も一様に揃い、
また、残存ニッケルも極めて少なくできる。結果として
高いＴＦＴ特性を得ることができる。一方、ゲイト配線
７は粒界４を横切ってもよい。

【００６０】以上の工程で得られた結晶シリコンを用い
てＴＦＴを作製する例を図３および図４に示す。図３
（Ａ）において、中央部のＸは、図２の溝４Ａのあった
場所を意味する。図面に示すように、このＸの部分には
ＴＦＴの半導体領域が横切らないように配置した。すな
わち、図２に示した工程で得られた結晶シリコン膜３を
パターニングして、島状半導体領域１１ａ、１１ｂを形
成した。そして、ＲＦプラズマＣＶＤ法、ＥＣＲプラズ
マＣＶＤ法、スパッタリング法等の方法によってゲイト
絶縁膜として機能する酸化珪素膜１２を形成した。

【００６１】さらに、減圧ＣＶＤ法によって、燐が１×
１０²⁰〜５×１０²⁰ｃｍ^-3ドープされた厚さ３０００〜
６０００Åの多結晶シリコン膜を形成し、これをパター
ニングして、ゲイト電極１３ａ、１３ｂを形成した。
（図３（Ａ））

【００６２】次に、プラズマドーピング法によって不純
物ドープをおこなった。ドーピングガスとしては、例え
ば、Ｎ型にはフォスフィン（ＰＨ₃）を、Ｐ型にはジボ
ラン（Ｂ₂Ｈ₆）を用いた。図ではＮ型ＴＦＴを示す。
加速電圧は、フォスフィンは８０ｋｅＶ、ジボランは６
５ｋｅＶとした。さらに５５０℃で４時間アニールする
ことによって、不純物の活性化をおこない、不純物領域
１４ａ〜１４ｄを形成した。活性化にはレーザーアニー
ルもしくはフラッシュランプアニールのような光エネル
ギーを使用する方法も用いることができる。（図３
（Ｂ））

【００６３】最後に、通常のＴＦＴ作製と同様に層間絶
縁物１５として、厚さ５０００Åの酸化珪素膜を堆積
し、これにコンタクトホールを形成してソース領域、ド
レイン領域に配線・電極１６ａ〜１６ｄを形成した。
（図３（Ｃ））以上の工程によってＴＦＴ（図ではＮチャネル型）が作
製された。得られたＴＦＴの電界効果移動度はＮチャネ
ル型で４０〜６０ｃｍ²／Ｖｓ、Ｐチャネル型で３０〜
５０ｃｍ²／Ｖｓであった。

【００６４】図４には、アルミニウムゲイトのＴＦＴ作
製をおこなった場合を示す。図４（Ａ）において、中央
部のＸは、図２の溝４Ａのあった場所を意味する。図面
に示すように、このＸの部分にはＴＦＴの半導体領域が
横切らないように配置した。すなわち、図２に示した工
程で得られた結晶シリコン膜３をパターニングして、島
状半導体領域２１ａ、２１ｂを形成した。そして、ＲＦ
プラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、スパッタ
リング法等の方法によってゲイト絶縁膜として機能する
酸化珪素膜２２を形成した。プラズマＣＶＤ法を採用す
る場合には、原料ガスはＴＥＯＳ（テトラ・エトキシ・
シラン）と酸素を用いると好ましい結果が得られた。そ
して、１％のシリコンを含むアルミニウム膜（厚さ５０
００Å）をスパッタ法によって堆積し、これをパターニ
ングしてゲイト配線・電極２３ａ、２３ｂを形成した。

【００６５】次に、基板を３％の酒石酸のエチレングリ
コール溶液に浸し、白金を陰極として、アルミニウム配
線を陽極とし、これに電流を流して陽極酸化をおこなっ
た。電流は最初は、２Ｖ／分で電圧が上昇するように印
加し、２２０Ｖに達したところで電圧を一定とし、電流
が１０μＡ／ｍ²以下になったところで電流を停止し
た。この結果、厚さ２０００Åの陽極酸化物２４ａ、２
４ｂが形成された。（図４（Ａ））

【００６６】次に、プラズマドーピング法によって不純
物ドープをおこなった。ドーピングガスとしては、Ｎ型
にはフォスフィン（ＰＨ₃）を、Ｐ型にはジボラン（Ｂ
₂Ｈ₆）を用いた。図にはＮチャネル型ＴＦＴを示す。
加速電圧は、フォスフィンは８０ｋｅＶ、ジボランは６
５ｋｅＶとした。さらにこれをレーザーアニールするこ
とによって、不純物の活性化をおこない、不純物領域２
５ａ〜２５ｄを形成した。使用したレーザーは、ＫｒＦ
レーザー（波長２４８ｎｍ）で、２５０〜３００ｍＪ／
ｃｍ²のエネルギー密度のレーザー光を５ショット照射
した。（図４（Ｂ））

【００６７】最後に、通常のＴＦＴ作製と同様に層間絶
縁物２６として、厚さ５０００Åの酸化珪素膜を堆積
し、これにコンタクトホールを形成してソース領域、ド
レイン領域に配線・電極２７ａ〜２７ｄを形成した。
（図４（Ｃ））得られたＴＦＴの電界効果移動度はＮチャネル型で６０
〜１２０ｃｍ²／Ｖｓ、Ｐチャネル型で５０〜９０ｃｍ
²／Ｖｓであった。また、このＴＦＴを用いて作製され
たシフトレジスタではドレイン電圧１７Ｖで６ＭＨｚ、
２０Ｖで１１ＭＨｚでの動作が確認された。

【００６８】〔実施例２〕図５には、図４と同様にア
ルミニウムゲイトのＴＦＴ作製をおこなった場合を示
す。ただし、ここではアモルファスシリコンを活性層と
して用いた。図５（Ａ）に示すように、基板３１上に下
地酸化珪素膜３２を堆積し、さらに厚さ２０００〜３０
００Åのアモルファスシリコン膜３３を堆積した。アモ
ルファスシリコン膜には適当な量のＰ型もしくはＮ型不
純物を混入させておいてもよい。そして、上記に示した
ように島状のニッケルもしくは珪化ニッケル被膜３４
Ａ、３４Ｂを形成し、この状態で５５０℃、８時間また
は６００℃、４時間アニールすることによってアモルフ
ァスシリコン膜を横成長により結晶化させた。

【００６９】次に、このようにして得られた結晶シリコ
ン膜を図５（Ｂ）に示すようにパターニングした。この
とき、図の中央部（ニッケルもしくは珪化ニッケル被膜
３４Ａ、３４Ｂの中間部）のシリコン膜にはニッケルが
多量に含まれているので、これを除くようにパターニン
グして、島状シリコン領域３５Ａ、３５Ｂを形成した。
さらに、その上に実質真性なアモルファスシリコン膜３
６を堆積した。その後、図５（Ｃ）に示すようにゲイト
絶縁膜３７として窒化珪素、酸化珪素等の材料で被膜を
形成し、ゲイト電極３８をアルミニウムによって形成
し、図４の場合と同様に陽極酸化をおこない、イオンド
ーピング法によって不純物を拡散させて不純物領域３９
Ａ、３９Ｂを形成する。さらに、層間絶縁物４０を堆積
し、コンタクトホールを形成し、金属電極４１Ａ、４１
Ｂをソース、ドレインに形成してＴＦＴが完成する。こ
のＴＦＴでは活性層の厚さに比べて、ソース、ドレイン
の部分の半導体膜が厚く、また、抵抗率が小さいことが
特徴で、この結果、ソース、ドレイン領域の抵抗が減少
し、ＴＦＴの特性が向上する。また、コンタクトの形成
も容易である。

【００７０】〔実施例３〕図６には、ＣＭＯＳ型のＴ
ＦＴ作製をおこなった場合を示す。図６（Ａ）に示すよ
うに、基板５１上に下地酸化珪素膜５２を堆積し、さら
に厚さ１０００〜１５００Åのアモルファスシリコン膜
５３を堆積した。そして、上記に示したように島状のニ
ッケルもしくは珪化ニッケル被膜５４を形成し、この状
態で５５０℃でアニールする。この工程によって、珪化
シリコン領域５５が被膜の厚さ方向ではなく、平面方向
に移動し、結晶化が進行する。４時間のアニールによっ
て、図６（Ｂ）に示すように、アモルファスシリコン膜
は結晶シリコンに変化する。また、結晶化の進行によっ
て珪化シリコン５９Ａ、５９Ｂは端に追いやられる。

【００７１】次に、このようにして得られた結晶シリコ
ン膜を図６（Ｂ）に示すようにパターニングして島状シ
リコン領域５６を形成した。このとき、島状領域の両端
はニッケルの濃度が大きいことに注意すべきである。島
状シリコン領域形成後、ゲイト絶縁膜５７、ゲイト電極
５８Ａ、５８Ｂを形成した。

【００７２】その後、図５（Ｃ）に示すように、イオン
ドーピング法によって不純物を拡散させてＮ型の不純物
領域６０ＡとＰ型の不純物領域６０Ｂを形成する。この
際には、例えば、Ｎ型不純物として燐（ドーピングガス
はフォスフィンＰＨ₃）を用い、６０〜１１０ｋＶの加
速電圧で全面にドーピングをおこない、次に、フォトレ
ジストでＮチャネル型ＴＦＴの領域を覆って、Ｐ型不純
物、例えばホウ素（ドーピングガスはジボランＢ
₂Ｈ₆）を用い、４０〜８０ｋＶの加速電圧でドーピン
グすればよい。

【００７３】ドーピング終了後、図４の場合と同様にレ
ーザー光の照射によって、ソース、ドレインの活性化を
おこない、さらに、層間絶縁物６１を堆積し、コンタク
トホールを形成し、金属電極６２Ａ、６２Ｂ、６２Ｃを
ソース、ドレインに形成してＴＦＴが完成する。

【００７４】〔実施例４〕図７に本実施例を示す。本
実施例は、ニッケル膜とアモルファスシリコン膜の一部
を最初の熱処理（プレアニール）によって反応させて珪
化物を得て、さらに未反応のニッケル膜を除去してか
ら、アニールをおこなって、結晶化させる方法に関する
ものである。

【００７５】基板（コーニング７０５９番）７０１上
に、下地の酸化珪素膜（厚さ２０００Å）をスパッタ法
によって形成した。そして、プラズマＣＶＤ法によっ
て、厚さ３００〜８００Å、例えば５００Åのシリコン
膜７０３を成膜した。さらに、プラズマＣＶＤ法によっ
て酸化珪素膜７０４を形成した。この酸化珪素膜７０４
はマスク材となる。厚さは５００〜２０００Åが好まし
かった。あまりに薄いとピンホールによって意図しない
箇所から結晶化が進行し、また、厚すぎると成膜に時間
がかかり、量産に適さない。ここでは１０００Åとし
た。

【００７６】その後、公知のフォトリソグラフィー工程
によって酸化珪素膜７０４をパターニングした。そし
て、スパッタ法によってニッケル膜（厚さ５００Å）７
０５を形成した。ニッケル膜の厚さは１００Å以上が好
ましかった。（図７（Ａ））そして、窒素雰囲気中で２５０〜４５０℃で１０〜６０
分アニールした（プレアニール工程）。例えば、４５０
℃で２０分アニールした。この結果、アモルファスシリ
コン中に珪化ニッケル層７０６が形成された。この層の
厚さは、プレアニールの温度と時間によって決定され、
ニッケル膜７０５の厚さはほとんど関与しなかった。
（図７（Ｂ））

【００７７】その後、ニッケル膜をエッチングした。エ
ッチングには硝酸系もしくは塩酸系の溶液が適してい
た。これらのエッチャントでは、ニッケル膜のエッチン
グ中には、珪化ニッケル層はほとんどエッチングされな
かった。本実施例では硝酸に緩衝剤として酢酸を加えた
エッチャントを用いた。比率は硝酸：酢酸：水＝１：１
０：１０とした。ニッケル膜を除去した後、５５０℃、
４〜８時間アニールした（結晶化アニール工程）。

【００７８】結晶化アニール工程においてはいくつかの
方法を試みた。第１の方法は、図７（Ｃ）のようにマス
ク材７０４を残したままおこなう方法である。結晶化は
図７（Ｃ）の矢印のように進行する。第２は、マスク材
を全て除去して、シリコン膜を露出させてアニールをお
こなう方法である。第３は、図７（Ｄ）のようにマスク
材を除去したのち、新たに酸化珪素や窒化珪素の被膜７
０７を保護膜としてシリコン膜表面に形成したのちアニ
ールをおこなう方法である。

【００７９】第１の方法は簡単な方法であるが、プレア
ニールの段階でマスク材７０４の表面がニッケルと反応
しており、これがより高温の結晶化アニール工程で珪酸
塩となり、エッチングがしづらくなる。すなわち、シリ
コン膜とマスク材７０４のエッチングレートがほぼ同じ
程度になるため後のマスク材の除去の際に、シリコン膜
の露出された部分も大きくエッチングされ、基板上に段
差が生じる。

【００８０】第２の方法は極めて簡単であり、結晶化ア
ニール工程前であれば、ニッケルとマスク材の反応が緩
やかであるのでエッチングも容易である。しかし、結晶
化アニールの際にシリコン表面が全面的に露出されてい
るので、後にＴＦＴ等を作製した場合の特性が悪化し
た。

【００８１】第３の工程は確実に良質の結晶シリコン膜
が得られるであるが、工程が増えて複雑であった。第３
の方法の改良した第４の方法として、シリコン表面を露
出した状態で炉に投入し、最初に５００〜５５０℃で１
時間程度、酸素気流中で加熱することによって表面に２
０〜６０Åの薄い酸化珪素膜を形成し、そのまま、窒素
気流に切り換えて結晶化アニール条件とする方法を検討
した。この方法では、結晶化の初期段階に酸化膜が形成
され、しかも、この酸化の段階では珪化ニッケル層のご
く近傍が結晶化されているだけで、後にＴＦＴに使用す
る領域（図の右の部分）では結晶化が起こっていなかっ
た。このため、特に珪化ニッケル層７０６から遠い領域
ではシリコン膜の表面が非常に平坦であった。特性は、
第２の方法よりも向上し、ほぼ第３の方法と同じであっ
た。

【００８２】このようにして結晶シリコン膜を得た。そ
の後、シリコン膜７０３をパターニングした。かくし
て、ニッケルの高濃度の値の部分（成長元のある領
域）、および成長点（図の矢印の先端の斜線部）を除去
して、ニッケルの低濃度領域のみを残存させた。かくし
て、ＴＦＴの活性層に用いる島状のシリコン領域７０８
を形成した。そして、これを覆って、厚さ１２００Åの
酸化珪素のゲイト絶縁膜７０９をプラズマＣＶＤ法によ
って形成した。さらに、燐ドープシリコン膜（厚さ６０
００Å）によってゲイト電極７１０と第１層の配線７１
１を形成し、ゲイト電極７１０をマスクとして自己整合
的に不純物を活性層７０８に注入し、ソース／ドレイン
領域７１２を形成した。この後、可視・近赤外の強光を
照射し、さらに結晶性を高めることは有効である。さら
に、酸化珪素膜（厚さ６０００Å）をプラズマＣＶＤ法
によって形成し、層間絶縁物７１３とした。最後に、こ
の層間絶縁物にコンタクトホールを形成し、アルミニウ
ム膜（厚さ６０００Å）によって第２層配線７１４、ソ
ース／ドレイン電極・配線７１５を形成した。以上の工
程によって、ＴＦＴが完成された。（図７（Ｅ））

【００８３】〔実施例５〕図９に本実施例を示す。本
実施例は、ＴＦＴ型液晶電気光学表示装置の周辺回路お
よびアクティブマトリクス領域にポリシリコンＴＦＴを
形成したものである。

【００８４】まず、石英基板等の耐熱性のあるガラス基
板１２０上に、スパッタ法によって下地酸化膜１２１を
厚さ２０〜２００ｎｍ堆積した。さらに、その上にモノ
シランもしくはジシランを原料とするプラズマＣＶＤ法
もしくは減圧ＣＶＤ法によって、アモルファスシリコン
膜を厚さ３０〜５０ｎｍ堆積した。このときには、アモ
ルファスシリコン膜中の酸素および窒素の濃度は１０¹⁸
ｃｍ^-2以下、好ましくは１０¹⁷ｃｍ^-2以下とする。この
目的には減圧ＣＶＤ法が適している。本実施例では、酸
素濃度は１０¹⁷ｃｍ^-2以下とした。このアモルファスシ
リコン膜の上に再びスパッタ法によってカバー膜として
の酸化珪素膜（厚さ１００〜１５０ｎｍ）もしくは窒化
珪素膜（３０〜１００ｎｍ）を形成し、これをパターニ
ングして、周辺回路領域にのみカバー膜１２２を残置せ
しめた。そして、酸素もしくは水素が２０〜１００体積
％含まれるアルゴンもしくは窒素雰囲気（６００℃）中
に４〜１００時間放置して結晶化せしめた。この結果、
周辺回路領域のシリコン膜１２３Ａは結晶性が良好であ
り、画素領域のシリコン膜１２３Ｂは結晶性が良くなか
った。この様子を図９（Ａ）に示す。

【００８５】その後、図９（Ｂ）に示すように、シリコ
ン膜を島状にパターニングして、周辺回路ＴＦＴ領域１
２４Ａと画素ＴＦＴ領域１２４Ｂを形成した。そして、
スパッタ法等の手段によってゲイト酸化膜１２５を形成
した。スパッタ法の代わりに、ＴＥＯＳ（テトラ・エト
キシ・シラン）等を使用して、プラズマＣＶＤ法によっ
て成膜してもよい。ＴＥＯＳを使用した成膜には、成膜
時あるいは成膜後に６５０℃以上の温度で０．５〜３時
間アニールすることが望ましい。

【００８６】その後、厚さ２００ｎｍ〜２μｍのＮ型シ
リコン膜をＬＰＣＶＤ法によって形成して、これをパタ
ーニングし、各島状領域にゲイト電極１２６Ａ〜１２６
Ｃを形成した。Ｎ型シリコン膜の代わりに、タンタル、
クロム、チタン、タングステン、モリブテン等の比較的
耐熱性の良好な金属材料を使用してもよい。

【００８７】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクと
して自己整合的に不純物を注入した。この際には、最初
に全面にフォスフィン（ＰＨ₃）をドーピングガスとし
て燐を注入し、その後、図の島状領域１２４Ａの右側お
よびマトリクス領域をフォトレジストで覆って、ジボラ
ン（Ｂ₂Ｈ₆）をドーピングガスとして、島状領域１２
４Ａの左側に硼素を注入した。ドーズ量は、燐は２〜８
×１０¹⁵ｃｍ^-2、硼素は４〜１０×１０¹⁵ｃｍ^-2とし、
硼素のドーズ量が燐を上回るように設定した。このよう
にして、Ｐ型領域１２７ＡとＮ型領域１２７Ｂ、１２７
Ｃを形成した。

【００８８】さらに、５５０〜７５０℃で２〜２４時間
アニールすることによって、活性化をおこなった。本実
施例では、６００℃で２４時間熱アニールをおこなっ
た。このアニール工程によって、イオンの注入された領
域を活性化せしめることができた。

【００８９】この工程はレーザーアニールによって実施
することも可能である。特にレーザーアニールをおこな
った場合には基板に対する熱的なダメージが小さいの
で、コーニング７０５９等の通常の無アルカリガラスを
使用することも可能である。また、その際にはゲイト電
極材料としてアルミニウム等の耐熱性の良くない材料も
使用できる。以上の工程によって、Ｐ型の領域１２７
Ａ、およびＮ型の領域１２７Ｂ、１２７Ｃが形成され
た。これらの領域のシート抵抗は２００〜８００Ω／□
であった。

【００９０】その後、図９（Ｃ）に示すように、全面に
層間絶縁物１２８として、スパッタ法によって酸化珪素
膜を厚さ３００〜１０００ｎｍ形成した。これは、プラ
ズマＣＶＤ法による酸化珪素膜であってもよい。特に、
ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカ
バレージの良好な酸化珪素膜が得られる。

【００９１】その後、画素電極１２９として、スパッタ
法によってＩＴＯ膜を形成し、これをパターニングし
た。そして、ＴＦＴのソース／ドレイン（不純物領域）
にコンタクトホールを形成し、クロムもしくは窒化チタ
ンの配線１３０Ａ〜１３０Ｅを形成した。図９（Ｃ）に
は左側のＮＴＦＴとＰＴＦＴでインバータ回路が形成さ
れていることが示されている。配線１３０Ａ〜１３０Ｅ
は、シート抵抗を下げるためクロムあるいは窒化チタン
を下地とするアルミニウムとの多層配線であってもよ
い。最後に、水素中で２００〜３５０℃で０．５〜２時
間アニールして、シリコン活性層のダングリングボンド
を減らした。以上の工程によって周辺回路とアクティブ
マトリクス回路を一体化して形成できた。本実施例で
は、典型的な移動度は、周辺回路部のＮＭＯＳで８０ｃ
ｍ²／Ｖｓ、ＰＭＯＳで５０ｃｍ²／Ｖｓ、画素ＴＦＴ
（ＮＭＯＳ）で５〜３０ｃｍ²／Ｖｓであった。

【００９２】〔実施例６〕図１０に本実施例を示す。
本実施例は、ＣＭＯＳ回路において本発明を利用して、
ＮＭＯＳとＰＭＯＳの移動度の差を減少させたものであ
る。まず、コーニング７０５９基板１３１上に、スパッ
タ法によって下地酸化膜１３２を厚さ２０〜２００ｎｍ
堆積した。さらに、その上にモノシランもしくはジシラ
ンを原料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法
によって、アモルファスシリコン膜を厚さ５０〜２５０
ｎｍ堆積した。このときには、アモルファスシリコン膜
中の酸素および窒素の濃度は１０¹⁸ｃｍ^-2以下、好まし
くは１０¹⁷ｃｍ^-2以下とする。この目的には減圧ＣＶＤ
法が適している。本実施例では、酸素濃度は１０¹⁷ｃｍ
^-2以下とした。

【００９３】そして、ＰＭＯＳの領域にのみカバー膜１
３３（酸化珪素膜、厚さ５０〜１５０ｎｍ）を設けた。
そして、酸素もしくは水素を５０％以上含むアルゴンも
しくは窒素の雰囲気下で６００℃で４〜１００時間アニ
ールをおこなって、結晶化させた。この結果、カバー膜
の下の領域１３４Ａは結晶性が良かったが、カバー膜の
無い領域１３４Ｂの結晶性はあまり良くなかった。この
様子を図１０（Ａ）に示す。

【００９４】その後、これらのＳｉ膜を島状にパターニ
ングし、図１０（Ｂ）のように、ＰＭＯＳ領域１３５Ａ
とＮＭＯＳ領域１３５Ｂを形成した。さらに、これらの
島状領域を覆って、スパッタ法によって酸化珪素膜（厚
さ５０〜１５０ｎｍ）を形成し、これをゲイト絶縁膜１
３６とした。その後、厚さ２００ｎｍ〜２μｍのアルミ
ニウム膜をスパッタ法によって形成して、これをパター
ニングし、さらにこれに電解溶液中で通電して、膜の上
面および側面に陽極酸化膜を形成させた。以上の工程に
よって各島状領域にゲイト電極部１３７Ａ、１３７Ｂを
形成した。

【００９５】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクと
して自己整合的に不純物を注入した。この際には、最初
に全面にフォスフィン（ＰＨ₃）をドーピングガスとし
て燐を注入し、その後、図の島状領域１３５Ｂのみをフ
ォトレジストで覆って、ジボラン（Ｂ₂Ｈ₆）をドーピ
ングガスとして、島状領域１３５Ａに硼素を注入した。
ドーズ量は、燐は２〜８×１０¹⁵ｃｍ^-2、硼素は４〜１
０×１０¹⁵ｃｍ^-2とし、硼素のドーズ量が燐を上回るよ
うに設定した。

【００９６】ドーピング工程によって、シリコン膜の結
晶性が破壊されるが、そのシート抵抗は１ｋΩ／□程度
とすることも可能であった。しかし、この程度のシート
抵抗では大きすぎる場合には、さらに、６００℃で２〜
２４時間アニールすることによって、より、シート抵抗
を低下させることが可能である。また、レーザー光の如
き強光を照射することによっても同様の効果が得られ
る。

【００９７】以上の工程によって、Ｐ型の領域１３８
Ａ、およびＮ型の領域１３８Ｂが形成された。これらの
領域のシート抵抗は２００〜８００Ω／□であった。そ
の後、全面に層間絶縁物１３９として、スパッタ法によ
って酸化珪素膜を厚さ３００〜１０００ｎｍ形成した。
これは、プラズマＣＶＤ法による酸化珪素膜であっても
よい。特に、ＴＥＯＳを原料とするプラズマＣＶＤ法で
はステップカバレージの良好な酸化珪素膜が得られる。

【００９８】その後、ＴＦＴのソース／ドレイン（不純
物領域）にコンタクトホールを形成し、アルミ配線１４
０Ａ〜１４０Ｄを形成した。最後に、水素中で２５０〜
３５０℃で２時間アニールして、シリコン膜のダングリ
ングボンドを減らした。以上の工程によって得られたＴ
ＦＴの典型的な移動度はＰＭＯＳ、ＮＭＯＳとも６０ｃ
ｍ²／Ｖｓであった。また、本実施例の工程を利用して
シフトレジスタを作製したところ、ドレイン電圧２０Ｖ
で１０ＭＨｚ以上の動作を確認できた。

【００９９】実施例６においては、ＰＭＯＳのみをカバ
ー膜で覆い、ＮＭＯＳをカバー膜で覆わずに水素、酸素
または窒素雰囲気中で加熱結晶化を行った。これとは逆
に、ＮＭＯＳのみをカバー膜で覆い、ＰＭＯＳをカバー
膜で覆わずに水素、酸素または窒素雰囲気中で加熱結晶
化を行ってもよい。これによってより高速動作可能なＮ
ＭＯＳとより低リーク電流のＰＭＯＳを得ることができ
る。

【０１００】〔実施例７〕図１１に本実施例を示す。
本実施例は、トランジスタとシリコン抵抗を組み合わせ
た回路に関するものである。不純物のドープされたシリ
コンはトランジスタの保護回路として用いることができ
る。まず、コーニング７０５９基板１４０上に、スパッ
タ法によって下地酸化膜１４１を厚さ２０〜２００ｎｍ
堆積した。さらに、その上にモノシランもしくはジシラ
ンを原料とするプラズマＣＶＤ法もしくは減圧ＣＶＤ法
によって、アモルファスシリコン膜１４２を厚さ１００
〜２５０ｎｍ堆積した。このときには、アモルファスシ
リコン膜中の酸素および窒素の濃度は１０¹⁸ｃｍ^-2以
下、好ましくは１０¹⁷ｃｍ^-2以下とする。

【０１０１】さらに酸化珪素の保護膜１４３（厚さ２０
〜２００ｎｍ）を堆積して、アルゴンもしくは窒素の雰
囲気下で６００℃で４〜１００時間アニールをおこなっ
て、結晶化させた。この様子を図１１（Ａ）に示す。

【０１０２】その後、これらのＳｉ膜を島状にパターニ
ングし、図１１（Ｂ）のように、トランジスタ領域１４
４Ａと抵抗領域１４４Ｂを形成した。さらに、これらの
島状領域を覆って、スパッタ法によって酸化珪素膜（厚
さ５０〜１５０ｎｍ）を形成し、これをゲイト絶縁膜１
４５とした。その後、厚さ２００ｎｍ〜２μｍのアルミ
ニウム膜をスパッタ法によって形成して、これをパター
ニングし、さらにこれに電解溶液中で通電して、膜の上
面および側面に陽極酸化膜を形成させた。以上の工程に
よって各島状領域にゲイト電極部１４６を形成した。

【０１０３】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部をマスクと
して自己整合的に不純物、例えば燐を注入した。ドーズ
量は、燐は２〜８×１０¹⁵ｃｍ^-2とした。

【０１０４】上記のドーピング工程によって、不純物領
域１４７Ａと１４７Ｂが形成された。この２つの不純物
領域は同じだけの不純物が注入されているので、このま
ま熱アニールすると同じ抵抗率を示す。しかしながら、
例えば、前者では常に低抵抗が求められるのに対し、後
者では高抵抗が求められることもある。そこで、図１１
（Ｃ）に示すようにカバー膜１４８（酸化珪素膜、厚さ
５０〜１５０ｎｍ）をトランジスタ領域にのみ形成す
る。そして、酸素もしくは水素を５０体積％以上含むア
ルゴンもしくは窒素雰囲気において、５５０〜６５０℃
で４〜２０時間アニールした。酸素や水素の代わりにフ
ォスフィン（ＰＨ₃）を用いてもよい。ただし、この場
合にはアニールの温度が高すぎるとフォスフィンが熱分
解して半導体中に拡散し、かえって抵抗率を低下させる
ので、アニール温度は８００℃以下とすることが望まれ
る。また、抵抗の不純物領域がＰ型である場合にはジボ
ラン（Ｂ₂Ｈ₆）を使用してもよい。

【０１０５】以上の工程によって、トランジスタの不純
物領域１４７Ａのシート抵抗は２００〜８００Ω／□で
あったが、抵抗の不純物領域１４７Ｂは２ｋ〜１００ｋ
Ω／□であった。その後、全面に層間絶縁物１４９とし
て、スパッタ法によって酸化珪素膜を厚さ３００〜１０
００ｎｍ形成した。これは、プラズマＣＶＤ法による酸
化珪素膜であってもよい。特に、ＴＥＯＳを原料とする
プラズマＣＶＤ法ではステップカバレージの良好な酸化
珪素膜が得られる。

【０１０６】その後、ＴＦＴのソース／ドレイン（不純
物領域）にコンタクトホールを形成し、アルミ配線１５
０Ａ〜１５０Ｃを形成した。最後に、水素中で２５０〜
３５０℃で０．５〜２時間アニールして、シリコン膜の
ダングリングボンドを減らした。以上の工程によって、
同じ厚さで同じだけの不純物の注入された領域のシート
抵抗を異なるものとすることができた。

【０１０７】

【発明の効果】以上、述べたように、本発明はアモルフ
ァスシリコン結晶化の低温化、短時間化を促進するとい
う意味で画期的なものであり、また、そのための設備、
装置、手法は極めて一般的で、かつ量産性に優れたもの
であるので、産業にもたらす利益は図りしえないもので
ある。実施例ではニッケルを中心に説明をおこなった
が、同様な工程は、その他の結晶化促進金属元素、すな
わち、Ｆｅ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐ
ｔ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ａｕ、
Ａｇのいずれにも適用できるものである。

【０１０８】例えば、従来の固相成長法においては、少
なくとも２４時間のアニールが必要とされたために、１
枚当たりの基板処理時間を２分とすれば、アニール炉は
１５本も必要とされたのであるが、本発明によって、４
時間以内に短縮することができたので、アニール炉の数
を１／６以下に削減することができる。このことによる
生産性の向上、設備投資額の削減は、基板処理コストの
低下につながり、ひいてはＴＦＴ価格の低下とそれによ
る新規需要の喚起につながるものである。このように本
発明は工業上、有益であり、特許されるにふさわしいも
のである。また、本発明は、従来の結晶性シリコンＴＦ
Ｔの作製プロセスにおいて、ＴＦＴの活性層の結晶化の
条件をカバー膜の有無という最小の変更によって、課題
を解決するものである。

【０１０９】本発明によって、特にダイナミックな回路
およびそのような回路を有する装置の信頼性と性能を高
めることができた。従来、特に液晶表示装置のアクティ
ブマトリクスのような目的に対しては結晶性シリコンＴ
ＦＴはＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困
難があったが、本発明によってそのような問題はほぼ解
決されたと思われる。実施例では示さなかったが、単結
晶半導体集積回路の立体化の手段として用いられるＴＦ
Ｔにおいても本発明を実施することによって効果を挙げ
られることは明白であろう。

【０１１０】例えば、周辺論理回路を単結晶半導体上の
半導体回路で構成し、その上に層間絶縁物を介してＴＦ
Ｔを設け、これによってメモリー素子部を構成すること
もできる。この場合には、メモリー素子部を本発明のＴ
ＦＴを使用したＤＲＡＭ回路とし、その駆動回路は単結
晶半導体回路にＣＭＯＳ化されて構成されている。しか
も、このような回路をマイクロプロセッサーに利用した
場合には、メモリー部を２階に上げることになるので、
面積を節約することができる。このように本発明は産業
上、極めて有益な発明であると考えられる。

【図面の簡単な説明】

【図１】実施例の工程の上面図を示す。（結晶化と
ＴＦＴの配置）

【図２】実施例の工程の断面図を示す。（選択的に
結晶化する工程）

【図３】実施例の工程の断面図を示す。（実施例１
参照）

【図４】実施例の工程の断面図を示す。（実施例１
参照）

【図５】実施例の工程の断面図を示す。（実施例２
参照）

【図６】実施例の工程の断面図を示す。（実施例３
参照）

【図７】実施例の工程の断面図を示す。（実施例４
参照）

【図８】（Ａ）本発明をアクティブマトリクス装置に
応用した場合のブロック図を示す。（Ｂ）本発明をイメ
ージセンサーの駆動回路に応用した場合の回路例を示
す。

【図９】実施例の工程を示す。

【図１０】実施例の工程を示す。

【図１１】実施例の工程を示す。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/20 H01L 21/336 H01L 29/786

Claims

(57)【特許請求の範囲】

【請求項１】基板上に、ニッケル、鉄、コバルト、ル
テニウム、ロジウム、パラジウム、オスミウム、イリジ
ウム、白金、スカンジウム、チタン、バナジウム、クロ
ム、マンガン、銅、亜鉛、金および銀から選択された少
なくとも１つの元素を含有する材料を選択的に形成する
第１の工程と、前記第１の工程の後、前記基板上に、実質的にアモルフ
ァス状態のシリコン膜を形成する第２の工程と、前記第２の工程の後、酸素、窒素、または水素が含まれ
る雰囲気中で前記基板をアニールして、前記実質的にア
モルファス状態のシリコン膜を結晶化させ、結晶性シリ
コン膜を形成する第３の工程と、前記材料が選択的に形成された領域の上の前記結晶性シ
リコン膜を除去する第４の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】基板上に実質的にアモルファス状態のシ
リコン膜を形成する第１の工程と、前記第１の工程の後、前記実質的にアモルファス状態の
シリコン膜上に、ニッケル、鉄、コバルト、ルテニウ
ム、ロジウム、パラジウム、オスミウム、イリジウム、
白金、スカンジウム、チタン、バナジウム、クロム、マ
ンガン、銅、亜鉛、金および銀から選択された少なくと
も１つの元素を含有する材料を選択的に形成する第２の
工程と、前記第２の工程の後、酸素、窒素、または水素が含まれ
る雰囲気中で前記基板をアニールして、前記実質的にア
モルファス状態のシリコン膜を結晶化させ、結晶性珪素
膜を形成する第３の工程と、前記材料が選択的に形成された領域の下の前記結晶性シ
リコン膜を除去する第４の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】請求項１または請求項２の前記第３の工
程において、前記雰囲気を、酸素、窒素、または水素を
含む第１の雰囲気から、酸素、窒素、または水素を含む
第２の雰囲気へ変えることを特徴とする半導体装置の製
造方法。
【請求項４】請求項１または請求項２の前記第３の工
程において、前記雰囲気を、酸素、窒素、または水素を
含む第１の雰囲気から、酸素、窒素、または水素を含む
第２の雰囲気へ変えた後、酸素、窒素、または水素を含
む第３の雰囲気へ変えることを特徴とする半導体装置の
製造方法。
【請求項５】請求項１または請求項２において、前記
第４の工程の前、前記第４の工程と同時、または前記第４の工程の後に、前記領域を除去すること
を特徴とする半導体装置の製造方法。
【請求項６】画素領域および駆動回路領域を有するア
クティブマトリクス型の半導体装置の製造方法におい
て、基板上に半導体被膜を形成する工程と、前記半導体被膜の駆動回路領域に選択的にカバー膜を形
成する工程と、酸素、窒素、または水素を含む雰囲気中でアニールし
て、前記半導体被膜を結晶化させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】ＣＭＯＳ型の半導体装置の製造方法にお
いて、基板上に半導体被膜を形成する工程と、前記半導体被膜のＰＭＯＳ領域に選択的にカバー膜を形
成する工程と、酸素、窒素、または水素を含む雰囲気中でアニールし
て、前記半導体被膜を結晶化させる工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】請求項６または請求項７において、前記
結晶化させる工程は、水素と窒素の混合雰囲気中で行う、または窒素雰囲気中で行った後、酸素または水素雰囲気
中で行う、または水素を含む雰囲気中で行った後、窒素を含む雰囲
気中で行う、ことを特徴とする半導体装置の製造方法。
【請求項９】請求項６または請求項７において、前記
結晶化させる工程は、前記雰囲気を、酸素、窒素、また
は水素を含む第１の雰囲気から、酸素、窒素、または水
素を含む第２の雰囲気へ変えることを特徴とする半導体
装置の製造方法。
【請求項１０】請求項６または請求項７において、前
記結晶化させる工程は、前記雰囲気を、酸素、窒素、ま
たは水素を含む第１の雰囲気から、酸素、窒素、または
水素を含む第２の雰囲気へ変えた後、酸素、窒素、また
は水素を含む第３の雰囲気へ変えることを特徴とする半
導体装置の製造方法。