KR100264759B1 - 단순 공정으로 신뢰성 있게 제조된 박막 트랜지스터 및 게이트 단자의 구조 - Google Patents
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Abstract
액티브 매트릭스 액정 표시 장치의 박막 트랜지스터(10)는 게이트 제어 신호가 인가되는 게이트 단자(11)에 연결되는 게이트 전극(10f), 게이트 전극과 게이트 단자 하부에 형성된 게이트 절연층(10e), 게이트 절연층과 절연막(13b) 사이에 형성된 소스 및 드레인 전극(10b/10c) 및 소스 및 드레인 전극들 사이에 절연층에 확장되는 비정질 실리콘층(10d)을 지니며, 이들 사이의 접착력을 향상시키기 위해 실리사이드층(13c)이 절연층과 게이트 절연층 사이에 개재된다.
Description
본 발명은 박막 트랜지스터와 게이트 선의 구조에 관한 것으로, 보다 상세하게는 단순 공정 순서를 통해 제조된 신뢰성있는 박막 트랜지스터와 게이트 단자의 구조에 관한 것이다.
액티브 매트릭스 액정 표시 장치는 하부 기판상에 매트릭스로 배열되는 픽셀전극을 지니며, 화상 신호선을 픽셀 전극에 선택적으로 접속하기 위해 박막 스위칭 트랜지스터가 하부 기판 위에 더 형성된다. 하부 기판은 대향 전극을 지니는 상부 기판과 이격되고, 하부 기판과 상부 기판의 갭에 액정을 채운다. 박막 스위칭 트랜지스터는 제어 신호선에 의해 선택적으로 게이트되고, 화상 신호선이 화상 반송 신호를 관련 픽셀 전극에 인가하도록 한다. 그리고나서, 픽셀 전극 상의 액정 분자가 직립하여, 픽셀의 투과율을 변화시켜 시각 화상을 형성한다.
제1도는 투명 유리 기판상의 등가 회로가 도시된다. 다수의 픽셀 전극(PE11, PE12, PE13, PE21, PE22, PE23, PE31, PE32, 및 PE33)은 투명 유리 기판 상에 열과 행으로 배열되고, 박막 스위칭 트랜지스터(TFT11, TFT12, TFT13, TFT21, TFT22, TFT23, TFT31, TFT32, 및 TFT33)은 각각 픽셀 전극(PE11-PE33)에 접속된다. 대향 전극(CE)은 픽셀 전극(PE11-PE33)과 대향하고, 픽셀 전극(PE11-PE33)과 대향 전극(CE)의 갭에 액정이 채워진다. 픽셀 전극(PE11 내지 PE33), 대향 전극(CE), 및 액정은 다수의 액정 캐패시터(CP11-CP13, CP21-CP23 및 CP31-CP33)를 형성한다.
액정 캐패시터의 행(CP11-CP31, CP12-CP32 및 CP13-CP33)은 투명 유리 기판상에 연장되는 다수의 화상 신호선(D1, D2, D3 및 D4)에 연결되고, 화상 신호선(D1-D4)은 행의 박막 스위칭 트랜지스터(TFT11-TFT33)에 각각 연결된다. 화상 신호선(D1-D4)은 드레인 단자(TD1-TD4)에서 종결되고, (도시되지 않은) 반도체 칩이 드레인 단자(TD1-TD4)에 접속된다. 반도체 칩은 드레인 단자(TD1-TD4)를 통해 화상 반송 신호를 화상 신호선(D1-D4)에 공급한다.
한편, 액정 캐패시터의 열(CP11-CP31, CP12-CP32 및 CP13-CP33)은 다수의 게이트 제어 선(CL1, CL2, CL3 및 CL4)에 연결되고, 행의 박막 스위칭 트랜지스터(TFT11-TFT33)는 게이트 제어선(CL1-CL4)에 의해 게이트된다. 화상 신호선(D1-D4)은 게이트 제어선(CL1-CL4)으로부터 전기적으로 절연된다. 게이트 제어 선(CL1-CL4)는 또한(제2도에 도시된) 게이트 단자(TG1-TG4)에서 각각 종결되고, 다른 반도체 칩이 게이트 단자(TG1-TG4)에 접속된다. 반도체 칩은 게이트 단자(TG1-TG4)를 통해 주사 신호를 순차적으로 게이트 제어선(CL1-CL4)에 인가하여, 박막 스위칭 트랜지스터(TFT11-TFT33)은 화상 신호선(D1-D4)이 픽셀 전극(PE11-PE33)에 선택적으로 접속하도록 한다. 드레인 단자(TD1-TD4)와 게이트 단자(TG1-TG4)는 투명 유리 기판(SB1)상에 패터닝한다.
반도체 칩이 드레인 단자(TD1-TD4)와 게이트 단자(TG1-TG4)에 접속될 때, 이방성 도전막이 드레인 단자(TD1-TD4)와 게이트 단자(TG1-TG4)상에 적층되고, 반도체 칩의 도전 리드선은 반도체 칩을 드레인 단자(TD1-TD4)와 게이트 단자(TG1-TG4)에 접속하기 위해 이방성 도전막에 대해 가압된다.
비반전형 스태거 박막 트랜지스터, 반전형 스태거 박막 트랜지스터 및 공면 박막 트랜지스터와 같은 다양한 종류의 박막 트랜지스터가 제안되었다. 비반전 스태거 박막 트랜지스터의 전형적인 예는 일본 미심사 특허 공보 7-152042호와 7-162007호에 개시되어 있다.
제3도는 일본 미심사 특허 공보에 개시된 비반전형 스태거 박막 트랜지스터를 도시한다. 종래 기술의 박막 트랜지스터는 투명 유리 기판(1)상에 제조되고, 차광층(2a)은 투명 유리 기판(1)상에 패터닝된다. 차광층(2a)은 실리콘 산화물 또는 실리콘 질화물의 절연층(2b)으로 피복된다. 인듐 주석 산화물로 된 소스 전극(3a)와 인듐 주석 산화물로 된 드레인 전극(3b)는 절연층(2b)상에 패터닝되고, 서로 이격되어 있다. 비정질 실리콘층(3c)은 절연층(2b)상에 형성되고, 그 양단에서 소스 및 드레인 전극(3a/3b)에 접촉하고 있다. 비정질 실리콘층(3c)은 게이트 전극(3e)에 의해 피복된 실리콘 산화물 또는 실리콘 질화물의 게이트 절연층(3d)에 의해 피복된다. 화상 신호선(DL)중의 하나는 드레인 전극(3b)에 접속된다.
반전형 스태거 박막 트랜지스터는 비반전형 스태거 박막 트랜지스터 보다 큰 전도성을 얻을 수 있다. 그러나, 비반전형 스태거 박막 트랜지스터의 제조 공정은 반전형 스태거 박막 트랜지스터보다 매우 간단하다. 사실상, 비정질 실리콘층(3c)과 게이트 절연층(3d)는 게이트 전극(3e)에 의한 자기 정렬 방식으로 연속해서 패터닝되고, 게이트 전극(3e)에 대해서만 복잡한 리소그래피가 요구된다. 따라서, 비반전형 스태거 박막 트랜지스터가 액티브 매트릭스 액정 표시 장치에 주로 이용되게 되었다.
비록 게이트 단자(TG1/TG2/TG3/TG4)의 구조가 본 명세서에 설명되지 않지만, 표준 게이트 단자(TG)는 단일 층 구조를 갖으며, 제4도에 도시된 바와 같이 투명 유리 기판(4b) 상에 형성된 실리콘 산화물 또는 실리콘 질화물의 절연층(4a) 상에 패터닝된다. 게이트 단자(TG1-TG4)는 게이트 제어 선(CL1-CL4)을 통해 박막 스위칭 트랜지스터(TFT11-TFT33)의 게이트 전극(3e)에 접속되고, 게이트 단자(TG1-TG4)와 게이트 전극(3e)는 단일 전도층으로부터 패터닝된다고 생각할 수 있다.
제3도에 도시된 구조와 제4도에 도시된 구조를 비교하면, 투명 유리 기판(1)과 절연층(2b)은 투명 유리 기판(4b)와 절연층(4a)에 대응된다. 그러나, 비정질 실리콘층(3c)과 게이트 절연층(3d)은 절연층(4a)와 게이트 단자(TG) 사이에서 제거된다.
박막 스위칭 트랜지스터(TFT11-TFT33)와 게이트 단자(TG1-TG4)가 투명 유리 기판(SB1) 상에 다음과 같이 제조된다.
제5(a)도 내지 제5(g)도는 종래 기술의 공정 순서를 도시한다. 종래 기술 공정은 투명 유리 기판(5a)의 준비에서부터 시작된다. 차광재료는 투명 유리 기판(5a)의 전면 상에 피착되고, 차광재료층이 차광층(5b)로 패터닝된다. 차광층(5b)는 비정질 실리콘층을 빛과 전류의 감소로부터 보호한다. 표준 액정 표시 장치에서, 차광층(5b)은 투명 유리 기판(5a)상에 제공된다. 그러나, 박막 트랜지스터가 비정질 실리콘층없이 다른 응용 기판 상에 제조될 때, 차광층은 투명 유리 기판(5a)상에 형성되지 않는다.
실리콘 산화물 또는 실리콘 질화물은 이러한 결과 구조의 전면 상에 피착되고, 차광층(5b)과 투명 유리 기판(5a)의 노출 영역이 제5(a)도에 도시된 바와 같이 절연층(5c)으로 피복된다.
그 다음, 인듐 주석 산화물이 절연층(5c)의 전면 상에 피착되어, 제5(b)도에 도시된 바와 같이, 인듐 주석 산화물층(6a)을 형성한다.
포토리소그래피를 이용하여 (도시되지 않은)포토-레지스트 에칭 마스크가 인듐 주석 산화물층(6a)상에 패터닝되어, 인듐 주석 산화물층(6a)이 선택적으로 에칭된다. 그리고, 인듐 주석 산화물층(6a)은 제5(c)도에 도시된 바와 같이 소스 및 드레인 전극(6b/6c)으로 패터닝된다. 포토-레지스트 에칭 마스크는 제거된다.
도전 금속은 결과 구조의 전면 상에 피착되어, 소스 및 드레인 전극(6b/6c)이 제5(d)도에 도시된 바와 같이 도전 금속층(6d)으로 피복된다. (도시되지 않은)포토-레지스트 에칭 마스크가 도전 금속층(6d)상에 패터닝되어, 도전 금속층(6d)이 제5(e)도에 도시된 바와 같이 화상 신호선(6e)으로 패터닝된다. 포토-레지스트 에칭 마스크는 제거된다.
그 다음, 비정질 실리콘층은 결과 구조의 전면 상에 피착되어, 소스 및 드레인 전극(6b/6c)과 화상 신호선(6e)은 비정질 실리콘층(6f)으로 피복된다. 실리콘 산화물과 실리콘 질화물은 비정질 실리콘층(6f)의 전면 위에 피착되고, 비정질 실리콘층(6f)은 절연층(6g)으로 피복된다. 도전 금속은 절연층(6g)의 전면 위에 피착되어, 절연층(6g)은 제5(f)도에 도시된 바와 같이 도전 금속층(6h)으로 피복된다.
포토리소그래피를 이용하여 (도시되지 않은)포토-레지스트 에칭 마스크가 도전 금속층(6h)상에 패터닝되어, 도전 금속층(6h), 절연층(6g) 및 비정질 실리콘층(6f)이 연속적으로 에칭되어 제5(g)도에 도시된 바와 같이 비정질 실리콘층(6i), 게이트 절연층(6j) 및 게이트 전극(6k)를 형성한다. 따라서, 비정질 실리콘층(6i), 게이트 절연층(6j) 및 게이트 전극(6k)을 위해 하나의 포토-레지스트 에칭 마스크만이 요구되므로, 공정 순서가 간단해진다.
게이트 단자(TG)가 도전 금속층(6h)으로부터 동시에 패터닝될 때, 비정질 실리콘층(6i')과 절연층(6j')는 절연층(5c)과 게이트 단자(TG)로 작용하는 도전층(6k') 사이에 남겨지게 된다. 도전층(6k')은 절연층(6g)과 비정질 실리콘층(6f)을 부식액으로부터 보호하므로, 비정질 실리콘층(6i')과 절연층(6j')이 각각 비정질 실리콘층(6i)과 절연층(6j)을 합성되어 형성된다. 따라서, 절연층(6j')과 비정질 실리콘층(6i')은 게이트 전극(6k), 게이트 전극(6j), 및 비정질 실리콘층(6i)를 포토 레지스트 마스크를 이용하여 연속적으로 패터닝하는 한 불가피하다.
종래의 기술에서 게이트 단자에 발생되는 문제점은 게이트 전극(TG)이 절연층(5c)과 비정질 실리콘층(6i') 사이의 경계를 따라 벗겨지는 경향이 있다는 것이다. 게이트 전극 TG가 벗겨지는 이유는 큰 응력차 때문이다. 도전층(6k')은 일반적으로 크롬으로 형성되고, 크롬과 실리콘 결정간의 응력은 5×109N/m2정도이다. 한편, 실리콘질화물과 실리콘 결정간의 응력은 7×108N/m2정도이다. 따라서, 크롬이 실리콘 질화물의 응력을 야기한다. 큰 응력이 야기되는 층이 작은 응력이 야기되는 층 상에 놓이게 될 때, 층이 벗겨지는 경향이 있다.
비록 응력이 또한 게이트 전극(6k)에 영향을 미친다 하더라도, 게이트 구조가 게이트 단자(TG)의 폭의 1/3보다 작은 폭을 지니므로, 게이트 구조가 보다 덜 벗겨지게 될 것이다.
만일 절연층(6j')과 비정질 실리콘층(6i')이 도전 금속층(6h)이 피착되기 전에 에칭된다면, 게이트 단자(TG)는 벗겨질 가능성이 더 적게 될 것이다. 그러나, 제거를 위해 포토-레지스트 에칭 마스크가 요구되고, 포토리소그래피가 공정을 복잡하게 만들게 된다.
그러므로, 게이트 단자의 신뢰성과 간단한 공정 순서 사이에 교환조건이 있다.
따라서, 간단한 제조 공정이면서도 신뢰성 있는 박막 트랜지스터와 게이트 단자의 구조를 제공하는데 본 발명의 중요 목적이 있다.
상기 목적을 달성하기 위해, 본 발명은 규화 반응을 통해 비정질 실리콘층과 절연층간의 접착력을 증가시키는 것을 제안한다.
본 발명에 따르면, 기판 구조 상에 제조된 구조는, 기판 구조 상에 서로 분리되어 형성된 소스 및 드레인 전극, 소스 및 드레인 전극 사이의 기판 구조 상에서 신장되고 소스 및 드레인 전극과 접촉이 유지되는 반도체층, 반도체층 위에 형성된 게이트 전극, 및 게이트 절연층 위에 형성된 게이트 전극을 포함하는 박막 트랜지스터, 반도체층에 인접되고 기판 구조 위에 형성된 실리사이드층과, 게이트 절연층으로부터 연속되고 적어도 제1 실리사이드 층에 도포되는 제1 절연층을 포함하는 다층 구조, 및 게이트 전극으로부터 연속되고 제1 절연층 위에 형성된 게이트 단자를 포함하는 구조에 있어서 실리사이드 층을 포함한다.
제1도는 종래 기술의 액티브 매트릭스 액정 표시 장치의 등가 회로를 도시한 회로도.
제2도는 종래 기술의 액티브 매트릭스 액정 표시 장치에 통합된 게이트 회선의 게이트 단자를 도시한 사시도.
제3도는 일본 미심사 특허 공보에 설명된 박막 트랜지스터의 구조를 도시한 단면도.
제4도는 제2도의 X-X'선을 따라 절취된 게이트 단자의 구조를 도시한 단면도.
제5(a)도 내지 제5(g)도는 박막 트랜지스터와 게이트 단자의 종래의 제조 공정을 도시한 단면도.
제6도는 종래의 제조 공정으로 제조된 게이트 단자의 구조를 도시한 단면도.
제7도는 본 발명에 따른 액정 표시 장치에 통합된 박막 트랜지스터와 게이트 단자의 구조를 도시한 단면도.
제8도는 제7도에 도시된 구조의 변형 구조를 도시한 단면도.
제9도는 본 발명에 따른 다른 액정 표시 장치에 통합되는 게이트 단자의 구조를 도시한 단면도.
제10도는 제9도에 도시된 구조의 변형 구조를 도시한 단면도.
제11(a)도 내지 제11(g)도는 제9도에 도시된 구조의 제조 공정 순서를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 박막 트랜지스터 10a : 포토-실드 프레이트
10b : 소스 전극 10c : 드레인 전극
10d : 비정질 실리콘층 10e : 게이트 절연층
11 : 게이트 단자 12 : 투명 유리 기판
13a : 화상 신호선 13b,13d : 절연층
13c : 실리사이드층 13e : 금속층
13f : 비정질 실리콘층 21 : 게이트 단자
22 : 투명 유리 기판 23a,23c : 절연층
23b : 금속 실리사이드층 23d : 인듐 주석 산화물층
23e : 규화 반응 가능한층 23f : 규환 반응 가능한 스트랩
23g : 비정질 실리콘층 23h : 실리사이드 부분
23i : 절연층
본 발명에 따른 단자의 특성과 장점은 첨부된 도면과 관련하여 다음 설명을 통해 보다 분명하게 이해할 수 있을 것이다.
[실시예 1]
제7도는 본 발명의 실시예에 따른 액정 표시 장치의 일부분을 도시하고 있다. 단지 하나의 박막 트랜지스터(10), 게이트 단자(11) 및 하나의 화상 신호선(3a)만이 투명 유리 기판(12) 위에 형성되어 있지만, 다른 박막 트랜지스터, 픽셀 전극, 다른 화상 신호선 및 게이트 제어 선도 또한 투명 유리 기판(12) 상에 형성되고, 하나의 투명 유리 기판(12)과, 대향 전극(도시되지 않은)이 종래 기술의 액정 표시 장치와 유사한 방법으로 형성된 다른 투명 유리 기판(도시되지 않음)과의 갭을 액정으로 채우게 된다.
박막 트랜지스터(10)는 실리콘 산화물 또는 실리콘 질화물의 절연층(13b)으로 피복되는 차광판(10a), 절연층(13b) 위에 형성된 소스 전극(10b), 소스 전극(10b)과 이격되고 절연층(13b) 위에 더 형성된 드레인 전극(10c), 소스와 드레인 전극(10b/10c)간의 갭을 연결하는 비정질 실리콘층(10d), 비정질 실리콘층(10d) 위에 적층된 게이트 절연층(10e), 및 게이트 절연층(10e) 위에 형성된 게이트 전극(10f)을 포함한다. 따라서, 박막 트랜지스터(10)의 구조는 제3도에 도시된 종래 기술의 박막 트랜지스터 구조와 유사하다.
게이트 단자(11)와 게이트 전극(10f)은 게이트 제어선(도시되지 않음) 중 하나의 일부를 형성하고, 따라서 서로 전기적으로 접속된다.
실리사이드층(13c)은 투명 유리 기판(12) 위에 형성되고, 절연층(13b)으로 피복된다. 실리사이드층(13c)은 투명 유리 기판(12)에 강력하게 접착되어, 절연층(13b)이 투명 유리 기판(12)으로부터 벗겨지지 않도록 한다.
후술되어지는 바와 같이, 실리사이드층(13c)는 비정질 실리콘층(10d)와 함께 동시에 피착되는 규화 반응 가능한 층과 비정질 실리콘층의 반응을 통해 형성되었다. 점선(BL1)은 규화 반응 가능한 층과 비정질 실리콘층 사이의 경계를 표시한다. 규화 반응 가능한 층은 실리사이드를 생성하기 위해서 낮은 온도에서 실리콘과 반응하여 형성되는 일종의 금속 및 합금이다. 규화 반응 가능한 층에 이용되는 금속 및 합금은 1982.4.15. Science Forum에서 발표된 “Ultira LSI Process Data Handbook”로 명명된 핸드북에 기입되어 있고, Ti, Cr, Ni, Mo, Ta 및 W가 실리콘과 반응하는 금속의 예이다. 합금은 Ti, Cr, Ni, Mo, Ta 및 W 중 적어도 하나를 포함할 수 있다. 금속 및/또는 합금을 포함하는 화합물도 또한 금속층으로 이용될 수 있다. 금속, 합금 또는 화합물은 비정질 실리콘의 증착 또는 포스트 어닐링 동안 비정질 실리콘과 반응한다.
절연층(13b)는, 제8도에 도시된 바와같이, 게이트 단자(11)의 주위에서 제거될 수 있다. 제8도에서 금속층(13e)이 비정질 실리콘층(13f)으로부터 분리되더라도, 금속은 비정질 실리콘의 증착 또는 포스트 어닐링 동안 비정질 실리콘과 반응하고, 금속층(13e)이 비정질 실리콘층(13f)와 결합하여 금속 실리사이드층을 형성한다.
실리사이드층(13c)은 게이트 절연층(10e)과 결합된 절연층(13d)에 의해 피복되고, 게이트 단자(11)가 절연층(13d)위에 형성된다.
본원의 발명자는 다음과 같이 실리사이드층을 평가했다. 본원의 발명자는 제7도에 도시된 게이트 단자 구조의 샘플을 형성하고, 샘플의 실리사이드층과 투명 유리 기판간의 접착력을 평가했다. 접착력은 100×106pa 이상이고, 샘플에서 크랙이나 박리 현상이 전혀 관찰되지 않았다.
본원의 발명자는 알루미늄 및 인듐 주석 산화물의 규화 반응하지 않는 층이 투명 유리 기판과 비정질 실리콘층 사이에 형성되어 있는 구조의 비교 샘플을 더 형성하였다. 규화 반응하지 않는 층이 알루미늄일 때는, 접착력이 10×106pa보다 작았다. 비교 샘플이 인듐 주석 산화물층을 포함할 때는, 접착력이 10×106보다 작았다. 따라서, 실리사이드층은 분명히 접착력을 향상시켰으므로, 게이트 단자의 박리 현상을 방지할 수 있다.
[실시예 2]
제9도의 도면으로 되돌아가면, 다른 게이트 단자(21)이 투명 유리 기판(22)위에 형성된다. 투명 유리 기판(22)은 실리콘 산화물 또는 실리콘 질화물의 절연층(23a)으로 피복되고, 금속 실리사이드층(23b)은 절연층(23a) 위에 형성된다. 금속 실리사이드층(23b)은 규화 반응 가능한 층과 비정질 층 사이의 화학 반응을 통해 형성된다. 규화 반응 가능한 층은, 예를 들어 Ti, Cr, Ni, Mo, Ta 또는 W와 같은 금속, 합금 또는 규화 반응 가능한 화합물로 형성된다. 점선(BL2)은 규화 반응 가능한 층과 비정질 실리콘층 사이의 경계를 표시한다. 금속 및/또는 합금을 포함하는 화합물도 또한 규화 반응 가능한 층으로 이용할 수 있다.
실리사이드층(23b)이 절연층(23c)으로 중첩되고, 절연층(23c)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘 산화물 또는 실리콘 질화물의 복합층으로 형성된다. 실리사이드층(23b)은 절연층(23a, 23c)간의 접착력을 향상시킨다. 절연층(23a) 위에는 크롬, 알루미늄 또는 알루미늄 합금으로 형성된 게이트 단자(21)가 형성된다.
절연층(23c)은 제10도에 도시된 바와 같이 실리사이드층(23b)의 주변에서 제거될 수 있다.
본원의 발명자는 다음과 같이 실리사이드층을 실험했다. 본원의 발명자는 0.12mm×5mm의 게이트 단자의 샘플을 제조했다. 치수는 현재 게이트 단자에 요구되는 최대 면적을 정의하였다. 규화 반응 가능한 층은 Cr, Mo 및 W로 형성되고, 절연층은 실리콘 산화물과 실리콘 질화물로 형성된다.
게이트 단자(21)는 박막 트랜지스터의 게이트 전극으로부터 연속된다. 박막 트랜지스터의 구조는 박막 트랜지스터(10)과 유사하며, 차광층(10a)은 투명 유리 기판(22)과 절연층(23a) 사이에 형성될 수 있다.
본원의 발명자는 샘플의 규화 반응 가능한 층과 실리콘 산화물/실리콘 질화물 층 사이의 접착력을 측정하여, 접착력은 100×106pa 내지 100×106pa 이상인 것을 확인하였다. 본원의 발명자는 규화 반응 가능한 층과 비정질 실리콘층 사이의 접착력을 또한 측정하여, 접착력이 80×106pa 내지 160×106pa인 범위의 값을 갖는다는 것을 확인하였다. 본원의 발명가는 샘플의 박리 현상의 발생 여부를 판정하기 위해 샘플을 관찰하였다. 어떠한 샘플도 크랙 또는 박리 현상이 발생되지 않았다.
그 다음, 제11(a)도와 제11(g)도를 참조하여 제10도에 도시된 구조의 제조 공정을 설명한다. 박막 트랜지스터가 게이트 단자(21)와 함께 동시에 제조되지만, 제5(a)도 내지 제5(g)도가 제조 공정 동안의 박막 트랜지스터를 도시하므로, 제11(a)도 내지 제11(g)도에서는 박막 트랜지스터를 도시하지 않았다.
공정은 투명 유리 기판(22)의 준비로부터 시작된다. 실리콘 산화물이 스퍼터링 또는 화학적 증착을 이용하여 투명 유리 기판(22)의 전면 상에 증착되어, 제11(a)도에 도시된 바와 같이 절연층(23a)이 형성된다. 이 단계의 박막 트랜지스터의 결과 구조는 제5(a)도에 도시되어 있다.
그 다음, 인듐 주석 산화물이 절연층(23a)의 전면 위에 피착되고, 제11(b)도에 도시된 바와 같이 인듐 주석 산화물층(23d)를 형성한다. 이 단계의 박막 트랜지스터의 결과 구조는 제5(b)도에 도시되어 있다.
리소그래픽 기술을 이용하여 적절한 포토-레지스트 에칭 마스크가 인듐 주석 산화물층(23d) 위에 형성되고, 인듐 주석 산화물층(23d)은 박막 트랜지스터의 소스 전극과 드레인 전극으로 패터닝된다(제5(c)도 참조). 인듐 주석 산화물층(23d)중 게이트 단자에 할당된 영역이 제거되어, 절연층이 제11(c)도에 도시된 바와 같이 노출된다. 포토-레지스트 에칭 마스크가 제거된다.
그 다음, 예를 들어 Ti, Cr, Ni, Mo, Ta 및 W와 같은 규화 반응 가능한 재료가 150℃ 내지 230℃의 스퍼터링을 이용하여 절연층(23a) 전면 위에 150nm 두께로 피착되어, 제11(d)도에 도시된 바와 같이, 규화 반응 가능한 층(23e)를 형성한다. 이러한 단계의 박막 트랜지스터 결과 구조가 제5(d)도에 도시된다.
포토-레지스트 에칭 마스크(도시되지 않음)가 규화 반응 가능한 층(23e) 상에 패터닝된다. 포토-레지스트 에칭 마스크를 이용하여, 규화 반응 가능한 층(23e)가 선택적으로 에칭되어 화상 신호선(6e; 제5(e)도 참조)과 규화 반응 가능한 스트립(23f; 제11(e)도 참조)을 형성한다. 포토-레지스트 에칭 마스크가 제거된다.
그 다음, 비정질 실리콘이 280℃ 내지 300℃의 온도의 플라즈마 보조 화학적 기상 증착법을 이용하여 결과 구조의 전면 상에 60nm 두께로 증착되고, 규화 반응 가능한 스트립(23f)과 소스 및 드레인 전극(6b/6c)이 비정질 실리콘층(23g)으로 피복된다. 규화 반응 가능한 재료는 증착되는 동안 비정질 실리콘과 반응하여, 제11(f)도에 도시된 바와 같이 실리사이드 부분(23h)이 생성되게 된다.
실리콘 질화물은 300℃의 플라즈마 보조 화학적 기상 증착법을 이용하여 실리사이드 부분(23h)으로 부분적으로 변환된 비정질 실리콘층(23g) 상에 400nm 두께로 증착되어, 절연층(23i)을 형성한다. 실리콘 산화물은 화학적 기상 증착법 또는 스퍼터링을 이용하여 증착될 수 있다.
그 다음, 스퍼터링을 이용하여 Cr 또는 Al이 절연층(23i) 상에 증착되어, 제11(f)도에 도시된 바와 같이, 절연층(23i) 상에 금속층(23j)을 형성한다. 이 단계의 박막 트랜지스터의 결과 구조는 제5(f)도에 도시되어 있다.
리소그래픽 기술을 이용하여 포토-레지스트 에칭 마스크(도시되지 않음)를 금속층(23j) 위에 패터닝하고, 금속층(23j), 절연층(23i) 및 실리사이드 부분(23h)이 선택적으로 에칭 제거되어, 제11(g)도에 도시된 바와 같이, 게이트 단자(21), 절연막(23c) 및 실리사이드층(23b)이 형성된다. 동일한 포토-레지스트 에칭 마스크를 이용하여, 제5(g)도에 도시된 바와 같이 게이트 전극(6k), 게이트 절연막(6j) 및 비정질 실리콘층(6i)이 금속층(23j), 절연층(23i) 및 비정질 실리콘층(23g)으로부터 동시에 패터닝된다. 게이트 단자(21)와 게이트 전극(6k)의 패터닝 후, 포토-레지스트 에칭 마스크가 제거될 수 있다.
제7도에 도시된 구조의 제조 공정이 상기 공정과 다른 점은 실리콘 산화물을 증착하는 단계가 공정에 포함되지 않는다는 점이다.
비록 본 발명의 특정 실시예가 도시되고 설명되었지만, 이러한 기술들은 본 발명의 정신 및 영역에 이탈하지 않는 범위내에서 다양하게 변화 및 변형될 수도 있다는 것은 본 기술의 숙련자들에게는 자명한 것이다.
상술된 설명으로 이해할 수 있는 바와 같이, 규화 반응 가능한 재료의 증착 및 패터닝 단계는 규화 반응 가능한 스트립(23f)과 화상 신호선(6e) 사이에서 공유되어, 제조자는 제조 공정을 복잡하게 하지 않는다. 실리사이드층(23b)은 접착력을 향상시키므로, 박리 현상이 거의 생기지 않는다. 따라서, 본 발명에 따른 구조는 절연층(23c)이 제조 공정의 단순화의 희생없이 박리 현상을 방지할 수 있다.
Claims (10)
- 기판 구조(12/13b; 22/23a) 상에 제조되는 구조에 있어서, 상기 기판 구조 상에 형성되고 서로 분리되어 있는 소스 및 드레인 전극(10b/10c), 상기 소스 전극과 상기 드레인 전극 사이의 상기 기판 구조 상에서 연장되고 상기 소스 및 드레인 전극과 접촉이 유지되는 반도체층(10d), 상기 반도체층 위에 형성된 게이트 절연층(10e), 및 상기 게이트 절연층 위에 형성된 게이트 전극(10f)을 포함하는 박막 트랜지스터(10); 상기 게이트 절연층으로부터 연속되는 제1 절연층(13d;23c)을 포함하는 다층 구조; 및 상기 게이트 전극으로부터 연속되고 상기 제1 절연층 위에 형성된 게이트 단자(11;21)를 포함하고, 상기 다층 구조는 상기 반도체 층에 인접하고, 상기 기판 구조와 상기 게이트 단자 밑의 상기 제1 절연층 사이에서 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 구조.
- 제1항에 있어서, 상기 기판 구조는 절연 기판(12;22)을 포함하는 것을 특징으로 하는 구조.
- 제2항에 있어서, 상기 절연 기판(12;22)은 투명 유리로 형성된 것을 특징으로 하는 구조.
- 제3항에 있어서, 상기 박막 트랜지스터는 상기 투명 유리의 상기 절연 기판 위에 형성되고 상기 반도체층 하부에 위치하는 차광층을 더 포함하는 것을 특징으로 하는 구조.
- 제3항에 있어서, 상기 기판 구조는 상기 절연 기판의 주 표면에 형성된 제2 절연층(23a)을 더 포함하는 것을 특징으로 하는 구조.
- 제5항에 있어서, 상기 박막 트랜지스터는 상기 투명 유리의 상기 절연 기판과 상기 제2 절연층 사이에서 상기 반도체 층 하부에 위치한 차광층을 더 포함하는 것을 특징으로 하는 구조.
- 제1항에 있어서, 상기 반도체층은 실리콘으로 형성되고, 상기 실리사이드층은 상기 실리콘을 포함하는 것을 특징으로 하는 구조.
- 제7항에 있어서, 상기 실리사이드층은 Ti, Cr, Ni, Mo, Ta, 및 W로 구성되는 그룹에서 선택된 적어도 하나의 원소를 포함하는 것을 특징으로 하는 구조.
- 제1항에 있어서, 상기 박막 트랜지스터는 픽셀 전극과 화상 신호선 사이에 접속되며, 액정은 상기 픽셀 전극과 또 다른 하나의 기판 구조 상에 형성된 대향전극 사이의 갭에 채워지는 것을 특징으로 하는 구조.
- 기판 구조 상에 제조되는 구조에 있어서, 상기 기판 구조 상에 서로 분리되어 형성된 소스 및 드레인 전극, 상기 소스 전극과 드레인 전극 사이의 기판 구조 상에서 연장되고 상기 소스 및 드레인 전극과의 접촉이 유지되는 제1 반도체층, 상기 제1 반도체층 위에 형성된 게이트 절연층, 및 상기 게이트 절연층 위에 형성된 게이트 전극을 포함하는 박막 트랜지스터; 상기 기판 구조 상에 형성된 금속층, 상기 금속층 위에 형성된 제2 반도체층, 및 상기 금속층과 상기 제2 반도체층 사이에 개재되어 있는 실리사이드층을 포함하는 다층 단자 구조; 상기 게이트 절연층으로부터 연속되고, 적어도 상기 실리사이드층을 피복하고 있는 제1 절연층; 및 상기 제1 절연층 위에 형성된 게이트 단자를 포함하는 것을 특징으로 하는 구조.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01124824A (ja) * | 1987-11-10 | 1989-05-17 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH0468318A (ja) * | 1990-07-09 | 1992-03-04 | Sharp Corp | アクティブマトリクス基板 |
| JPH07226373A (ja) * | 1992-12-04 | 1995-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
-
1997
- 1997-06-25 KR KR1019970027150A patent/KR100264759B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01124824A (ja) * | 1987-11-10 | 1989-05-17 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
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| JPH07226373A (ja) * | 1992-12-04 | 1995-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
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| Publication number | Publication date |
|---|---|
| KR19990003303A (ko) | 1999-01-15 |
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