JP3490203B2

JP3490203B2 - 電界効果トランジスタおよびその駆動方法

Info

Publication number: JP3490203B2
Application number: JP34409295A
Authority: JP
Inventors: 広行蛇口
Original assignee: エルジーフィリップスエルシーディーカンパニーリミテッド
Priority date: 1995-12-28
Filing date: 1995-12-28
Publication date: 2004-01-26
Anticipated expiration: 2015-12-28
Also published as: KR100237868B1; JPH09186332A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はソース電極とドレイ
ン電極とゲート電極と半導体膜を有する構造においてゲ
ート電極と半導体膜に特別の構造を採用した電界効果ト
ランジスタおよびその駆動方法に関する。

【０００２】

【従来の技術】図１８と図１９に、電界効果トランジス
タを応用した素子として知られる従来の液晶パネル駆動
用薄膜トランジスタアレイ基板の一構造例を示す。この
例の薄膜トランジスタ（ＴＦＴ）Ｔは、ｎチャンネル型
のａ-Ｓｉ：Ｈ（水素化アモルファスシリコン）ＴＦＴ
の一応用例であり、透明ガラス等からなる基板１の上面
にゲート電極２を形成し、このゲート電極２をゲート絶
縁膜３で覆い、このゲート絶縁膜３上にアイランド状の
ａ-Ｓｉ（ｉ）（イントリンシックアモルファスシリコ
ン）からなる半導体膜４を形成し、この半導体膜４の上
に形成したエッチングストッパ膜５を挟むようにａ-Ｓ
ｉ（ｎ+）（イオンをドープしたアモルファスシリコ
ン）からなるオーミックコンタクト膜６、７を形成し、
オーミックコンタクト膜６、７の上にエッチングストッ
パ膜５を挟むようにソース電極８とドレイン電極９を設
けることでスイッチ素子としての薄膜トランジスタＴが
構成されている。

【０００３】なお、前記薄膜トランジスタアレイ基板に
おいて、基板１上にはゲート絶縁膜３を介して図１９に
示すようにマトリックス状にゲート配線１５とソース配
線１６が形成され、ゲート配線１５とソース配線１６の
各交差部分の内側にゲート配線１５の一部から分岐され
てゲート電極２が形成されるとともに、ソース配線１６
の一部から分岐されてソース電極８が形成され、ドレイ
ン電極９は液晶駆動用の画素電極１７に接続されて構成
されている。

【０００４】前記薄膜トランジスタを駆動するには、ゲ
ート電極２に電位を付加し電界を半導体膜４に作用させ
ることで半導体膜４の底部であってゲート電極に近い部
分にキャリアが移動する領域、即ち、チャネル１０を生
成させ、ソース電極８とドレイン電極９の間を流れる電
流量を前記ゲート電極２に印加する電位で制御して駆動
するようになっている。ここで本発明者らの研究によ
り、図１８に示す構造の薄膜トランジスタＴにおいて、
半導体膜４に生成されるチャネル１０は半導体膜４の両
端部まで達しているわけではなく、半導体膜４の端部側
を除く中央側の部分、即ち、図１８の鎖線で示す部分に
生成されることが判明している。従って、チャネル１０
はソース電極８およびドレイン電極９に直接接触してい
るわけではなく、結果的には、オーミックコンタクト膜
６、７と、図中に示した導通部１２（チャネル１０とオ
ーミックコンタクト膜６、７との間の半導体膜４の一部
分）とを介してチャネル１０とソース電極８およびドレ
イン電極９が導通していた。

【０００５】

【発明が解決しようとする課題】ところが、前記の導通
部１２は、半導体膜４がイントリンシックなアモルファ
スシリコンから形成されているために、抵抗が高く、こ
の部分の抵抗が薄膜トランジスタのＯＮ抵抗をほぼ支配
しているので、ＯＮ抵抗を低くして薄膜トランジスタの
効率をより向上させるためには、前述のような導通部１
２を介した導通ではない、より抵抗の低い導通状態を実
現させる必要があった。ところで、半導体膜４中に生成
されたチャネル１０がオーミックコンタクト膜６、７を
介してソース電極８とドレイン電極９に接触している構
成であると、このような構造の薄膜トランジスタＴでは
その製造時にｐチャネル型であるかｎチャネル型である
かのどちらか一方のチャネルタイプに確定されてしまっ
ていた。従って集積回路の形成後、チャネルのタイプを
ｐチャネルからｎチャネルにあるいはその逆に変更する
ことはできない問題があった。

【０００６】また、図１８に示す従来構造では、逆バイ
アス時のｐチャンネルによる導通を防ぐために、オーミ
ックコンタクト膜６、７を設けていたが、それによって
ソース電極８とドレイン電極９を加工した後、ソース電
極８とドレイン電極９の間の部分、即ち、チャネル１０
の上の部分の加工を行う必要が生じていた。即ち、成膜
法で種々の膜を順次積層し、膜の不要部分をエッチング
により除去して所定のパターンを形成するフォトリソ工
程を行うことでドレイン電極８やソース電極９あるいは
オーミックコンタクト膜６、７を形成する方法を採用し
て薄膜トランジスタＴを製造する場合、オーミックコン
タクト膜形成用の膜を形成した後にソース電極８および
ドレイン電極９形成用の膜を形成し、ソース電極および
ドレイン電極形成用の膜をエッチングして所定パターン
のソース電極８とソース電極９を形成した後、これらの
間の部分の下に残るオーミックコンタクト膜形成用の膜
をエッチングする工程が必要になっていた。

【０００７】更に、このエッチング工程によってチャネ
ル上部の半導体膜４に何らかのダメージを与え、リーク
電流が流れやすくなるおそれがあるために、図１８の従
来構造ではエッチングストッパ膜５を設けることで対処
していたが、この構造ではこのエッチングストッパ膜５
を別途形成する工程が必要になり、その分のエッチング
工程も必要になるために、製造工程が複雑になり、歩留
まりが低下するおそれがあった。

【０００８】次に図２０は、ＭＯＳ型トランジスタの一
従来構造例を示すが、この例の構造では、ｐ^-型の基板
２０の表面部に左右に離間してｎ⁺型のソース電極２１
とドレイン電極２２を形成し、ソース電極２１とドレイ
ン電極２２の間の部分に絶縁膜２３を介してゲート電極
２４を積層し、両電極２１、２２の外側に酸化物層２５
を設けた構造であり、この従来構造はｎチャネルトラン
ジスタ構造とされているが、このようにｎチャネル構造
であるか否かは予め定められていて製造後に変更などは
きかないものであった。

【０００９】本発明は前記事情に鑑みてなされたもので
あり、ソース電極およびドレイン電極と半導体膜との間
に従来必要であったイオンドープ半導体膜を無くするこ
とが自由にでき、この膜を無くしても良好なコンタクト
を取れるようにすることができるとともに、１つの構造
でｐチャネルとｎチャネルの両方に使用でき、更に、一
致／不一致などの検出を容易にできる電界効果トランジ
スタとその駆動方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１記載の電界効果
トランジスタは前記課題を解決するために、基板上にソ
ース電極とドレイン電極とこれらに対向された複数のゲ
ート電極とが形成されてなる電界効果トランジスタであ
って、前記ソース電極とドレイン電極との間に半導体膜
を介在させ、ソース電極とドレイン電極をゲート電極と
絶縁膜を介して対向配置し、前記半導体膜のゲート電極
側にゲート電極の電位により生成されるチャネルを生じ
させるチャネル生成部を形成し、このチャネル生成部の
端部を前記ドレイン電極およびソース電極に直接接続し
てなるとともに、前記ゲート電極を相互に近接して絶縁
膜で個々に分離し半導体膜に対向させた状態で複数設け
てなることを課題解決の手段とした。

【００１１】請求項１記載の電界効果トランジスタにお
いて、基板上部に半導体膜を構成する半導体部を形成
し、その上に絶縁膜で覆われたゲート電極を複数設け、
前記複数のゲート電極を覆った絶縁膜の両側と半導体部
の両側を挟んでソース電極とドレイン電極を形成し、複
数のゲート電極の間に絶縁膜を介して他のゲート電極を
設ける構成にすることもできる。前記の電界効果トラン
ジスタの構造において、ソース電極とドレイン電極の構
成材料を、半導体膜の構成材料に対して仕事関数差で
０.５ｅＶ以内の材料からなることが好ましい。次に、
前記の電界効果トランジスタにおいて、ソース電極とド
レイン電極として、Ｃｒ、Ｗ、Ｍｏ、Ｃｕ、Ａｕ、Ｎ
ｉ、Ａｌ、Ｔａのうち、１種または２種以上からなるも
のが好ましい。また、前記の電界効果トランジスタにお
いて、ゲート電極を３本以上形成し、それらのゲート電
極のうち、ソース電極に最も近接されたゲート電極と、
ドレイン電極に最も近接されたゲート電極を短絡してな
るものである。次に、本発明の駆動方法は、先に記載の
構造の電界効果トランジスタを駆動する方法において、
複数のゲート電極の個々に印加する電圧の極性を揃える
か異ならせか、あるいは、電圧値の大小を揃えるか異な
らせることにより、トランジスタのチャネルのタイプを
変更するものである。また、本発明の駆動方法は、先に
記載の構造の電界効果トランジスタを駆動する方法であ
って、少なくとも１つのゲート電極の電位を少なくとも
一時的に固定するものである。

【００１２】

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。図１は、本発明を薄膜トランジ
スタアレイ基板に適用した一実施例を示すもので、この
例の薄膜トランジスタアレイ基板４０において、絶縁性
の基板４１の上に第１ゲート電極４２が形成され、この
第１ゲート電極４２と基板表面を覆って第１ゲート絶縁
膜４３が被覆され、この第１ゲート絶縁膜４３の上に、
第２ゲート電極４４が、その一部を第１ゲート電極４２
の上方にオーバーラップさせて設けられ、更に第１ゲー
ト絶縁膜４３と第２ゲート電極４４とを覆って第２ゲー
ト絶縁膜４５が設けられている。この例の第２ゲート電
極４４は、図１に示すように第１ゲート電極４２よりも
若干幅狭に形成され、その１／３程度の幅の部分を第１
ゲート電極４２の上方に位置させてオーバーラップさ
れ、残りの部分を第１ゲート電極４２の側方上部側に位
置させて第１ゲート電極４２上に設けられている。ま
た、第２ゲート絶縁膜４５上には、図１の第１ゲート電
極４２の左端部より若干内側部分の上方から、図１の第
２ゲート電極４４の右端部より若干内側部分の上方まで
延在する半導体膜４６が形成され、更にこの半導体膜４
６の両端部に直接接触する形でドレイン電極４７とソー
ス電極４８が第２ゲート絶縁膜４５上に位置するように
設けられている。

【００１３】そして、この実施例において、前記ソース
電極４８からドレイン電極４７に向かう方向に沿う第１
ゲート電極４２と第２ゲート電極４４の総合幅を図１に
示すようにＬ_Gと仮定し、同じ方向に沿う半導体膜４６
の幅をＬ_CHと仮定すると、ゲート電極の総合幅Ｌ_G と半
導体膜４４の幅Ｌ_CHとの間にはＬ_G≧Ｌ_CHの関係になる
ように各幅が設定されている。また、半導体膜４６のゲ
ート電極側の部分は、チャネル生成部４９とされ、この
チャネル生成部４９はその両端部でソース電極４８とド
レイン電極４７に直接接続されている。前記チャネル生
成部４９とは、ゲート電極４２、４４に通電した際にゲ
ート電極４２、４４の電位により半導体膜４６にキャリ
アの導通領域が生成され、この導通領域がチャネルとな
るが、このチャネルを生成させるための部分を意味して
いる。従って前記のようにＬ_G≧Ｌ_CHの関係を満足させ
るようにゲート電極４２、４４と半導体膜４６の幅を規
定すると、ゲート電極４２、４４の電位によりチャネル
が半導体膜４６の両端部まで確実に生成され、チャネル
がソース電極４８とドレイン電極４７に確実に接続する
ようになる。また、ソース電極４８およびドレイン電極
４７と半導体膜４６との接触界面は、高清浄であること
が望ましく、界面部分にソース電極４８およびドレイン
電極４７と半導体膜４６の構成材料以外の材料が極力存
在しないようにすることが好ましい。

【００１４】これにより、チャネルとソース電極４８お
よびドレイン電極４７が確実にコンタクトできるように
なるので、図１８に示す従来構造では必要であったオー
ミックコンタクト膜６、７が不要になる。このオーミッ
クコンタクト膜６、７は、ｎチャネルトランジスタの場
合は、ｎ⁺層になり、高濃度の不純物をイオン注入して
形成される膜であるので、その製造工程を省略できる分
だけ製造工程の簡略化ができる。更に図１８に示す従来
構造においては、オーミックコンタクト膜６、７を形成
する際のエッチング等の影響を取り除くためにエッチン
グストッパ膜５が設けられていたが、この実施例の構造
ではオーミックコンタクト膜６、７が不要になるので、
同時にエッチングストッパ膜５も不要になる。従って前
記の構造を採用すると、図１８に示す従来構造に比べて
構造工程を大幅に削減して簡略化することができ、歩留
まりの向上並びに低コスト化を図ることができる。

【００１５】なお、この例の構造が図１８と図１９で示
す従来の薄膜トランジスタＴの場合と同様に液晶駆動回
路用に用いられた場合は、基板４１は透明のガラス基板
等が採用され、第１ゲート電極４２はゲート配線１５に
接続され、ドレイン電極４７は画素電極１７に接続さ
れ、ソース電極４８はソース配線１６に接続されるが、
第２ゲート電極４４は第１ゲート電極４２と別個に電圧
が印加されるので図１９に示す平面回路構成においてゲ
ート配線１５の側方に又は上方に別個に第２ゲート配線
を形成し、この第２ゲート配線から第２ゲート電極４４
に通電できるように構成される。また、この例の構造が
他の目的に供された場合、第１ゲート電極４２と第２ゲ
ート電極４４は各々別々の電圧印加手段に接続され、ド
レイン電極４７とソース電極４８もそれぞれ別々の電圧
印加手段に接続されて所望の目的用に使用される。更
に、この例では、第２ゲート電極４４の１／３程度が第
１ゲート電極４２にオーバーラップするように設けられ
ているが、両者は必ずしもオーバーラップする必要はな
い。要は、第１ゲート電極４２に印加した電圧で半導体
層４６の底部側に誘起されたチャネルと第２ゲート電極
４４に印加した電圧で半導体層４６の底部側に誘起され
たチャネルとが接触して相互に導通すれば良いので、第
１ゲート電極４２と第２ゲート電極４４が図１において
左右に多少離れた構成を採用することもできる。

【００１６】前記ゲート電極４２、４４は、Ｃｒ、Ａ
ｌ、Ｔａ、あるいはこれらの複合膜など、通常知られた
ゲート電極用の導電材料からなる。前記ゲート絶縁膜４
１は、ＳｉＮ_x などの通常知られた絶縁材料からなる。
前記半導体膜４４は、イントリンシックなａ-Ｓｉ：Ｈ
（水素化アモルファスシリコン）あるいはポリシリコン
等の半導体から構成されている。

【００１７】次に、ソース電極４８とドレイン電極４７
を構成する材料は半導体膜４６の構成材料（Ｓｉ）に対
して仕事関数差が０.５ｅＶ以内の材料が好ましく、具
体的にはＣｒ、Ｗ、Ｍｏ、Ｃｕ、Ａｕ、Ｎｉ、Ａｌ、Ｔ
ａの中から選択される１種または２種以上（これらの元
素の合金も含む）が用いられる。このように仕事関数差
が少ない電極材料で各電極を構成すると、チャネルが後
述する如くｎチャネルになっても逆にｐチャネルになっ
てもソース電極４８およびドレイン電極４７のチャネル
に対するバリアが比較的小さくなり良好な特性が得られ
る。

【００１８】次に、この例の薄膜トランジスタの作動状
況について図４を参照にして以下に説明する。図１に示
す構造を等価回路的に示すと図４（Ａ）に示すようにな
り、１つのトランジスタに対して２つのゲート電極４
２、４４が設けられた回路となる。ここで、図４（Ｂ）
に示すように第１ゲート電極４２にマイナスの電圧を第
２ゲート電極にプラスの電圧を印加すると、第１ゲート
電極４２側にはｐチャネル、第２ゲート電極４４側には
ｎチャネルが形成される。これによりトランジスタの内
部にはｐｎ接合が形成されたことになるので、図１に示
すトランジスタは、図４（Ｂ）に記載した方向性を持っ
たダイオード３０として作用する。また、第１ゲート電
極４２をプラスに第２ゲート電極４４をマイナスにする
と図４（Ｃ）に示すように前記の場合と逆の方向性を持
ったダイオード３１として作用させることができる。ま
た、図４（Ｄ）に示すように第１ゲート電極４２と第２
ゲート電極４４に同極性の電圧を印加すると、両方にプ
ラスを印加した場合はｎチャネル、逆に両方にマイナス
を印加した場合はｐチャネルとして動作させることがで
きるために、所定の電圧範囲内では図４（Ｄ）に示すよ
うに単なる抵抗３２として作用させることができる。従
って図１に示す構造を採用することにより、１つのトラ
ンジスタ構造でゲート電極４２、４４への通電の仕方を
変えることによりｐチャネルとして、あるいは、ｎチャ
ネルとしてを容易に選択して作動変更することができ
る。また、このように駆動する場合、ソース電極４８と
ドレイン電極４７を構成する材料として半導体膜４６の
構成材料（Ｓｉ）に対して仕事関数差が０.５ｅＶ以内
の材料、具体的には、Ｃｒ、Ｗ、Ｍｏ、Ｃｕ、Ａｕ、Ｎ
ｉ、Ａｌ、Ｔａの中から選択される１種または２種以上
であれば、両チャネルの切り替えに対するバリアが比較
的に小さく、良好な特性を得ることができる。

【００１９】次に、図２は本発明をゲート電極が３本設
けられた薄膜トランジスタに適用した例を示すものであ
り、この例の薄膜トランジスタ５０では、基板４１上に
左右に離間して第１ゲート電極５１と第２ゲート電極５
２が設けられ、それらの上に第１ゲート絶縁膜５３が設
けられ、第１ゲート絶縁膜５３上であって第１ゲート電
極５１と第２ゲート電極５２の間の上方に第１ゲート電
極５１と第２ゲート電極５２に端部をオーバーラップす
るように第３ゲート電極５４が設けられ、第３ゲート電
極５４と第１ゲート絶縁膜５３の上にこれらを覆う第２
ゲート絶縁膜５５が設けられている。また、ゲート電極
５１、５２、５４の上方であって第２ゲート絶縁膜５５
の上には、半導体膜５６が設けられ、半導体膜５６の両
側にはドレイン電極５７とソース電極５８が半導体膜５
６の端部に直接接触するように設けられている。この例
においてもゲート電極５１、５４、５２の総合幅は、半
導体膜５６の幅より大きく形成され、各ゲート電極５
１、５４、５２に電圧を印加することにより半導体膜５
６の底部側のチャネル部５９に１つの連結したチャネル
が生成されるようになっている。

【００２０】次に、この例の薄膜トランジスタの作動状
況について図５を基に以下に説明する。図２に示す構造
を等価回路的に示すと図５に示すようになり、１つのト
ランジスタに対して３つのゲート電極５１、５４、５２
が設けられた回路となる。ここで第１、第３、第２ゲー
ト電極５１、５４、５２に印加する電圧が順序よく並ん
でいる場合、即ち、図４（Ｂ）でも説明した場合と同じ
ように第１ゲート電極５１にマイナスの電圧が印加さ
れ、第２ゲート電極５２にプラスの電圧が印加されると
ともに、第３ゲート電極５４に第１ゲート電極５１と第
２ゲート電極５２の間の電圧が印加された場合は、図５
に示す薄膜トランジスタは、図４（Ｂ）と同じように作
用し、図４（Ｂ）の場合と同じ方向性を有するダイオー
ドとして作用する。更に、図４（Ｃ）でも説明した場合
と同じように第１ゲート電極５１にプラスの電圧が印加
され、第２ゲート電極５２にマイナスの電圧が印加さ
れ、第３ゲート電極５４に第１ゲート電極５１と第２ゲ
ート電極５２の間の電圧が印加された場合、この例の薄
膜トランジスタは図４（Ｃ）と同じ方向性を有するダイ
オードとして作用する。

【００２１】次に、図３は、本発明をＭＯＳトランジス
タに適用した例を示すものであり、この例の構造におい
ては、高抵抗の半導体基板６０の上面に凸部状の半導体
部６１が形成され、この半導体部６１上に左右に離間し
て個々に絶縁膜６２に囲まれた第１ゲート電極６３と第
２ゲート電極６５が設けられ、ゲート電極６３、６５の
間の部分の絶縁膜６２上に第３ゲート電極６４が設けら
れるとともに、第１ゲート電極６３の一端部側にドレイ
ン電極６７が第２ゲート電極６５の他端部側にソース電
極６８が設けられている。前記ドレイン電極６７は半導
体部６１の側方の高抵抗半導体基板６０上から延在され
て第１ゲート電極６３の端部上方に絶縁膜６２を介して
被さるように形成され、ソース電極６８は半導体部６１
の側方の高抵抗半導体基板６０上から延在されて第２ゲ
ート電極６５の端部上方に絶縁膜６２を介して被さるよ
うに形成され、第３ゲート電極６４は第１ゲート電極６
３の端部と第２ゲート電極６５の端部に絶縁膜６２を介
してそれぞれまたがるように形成されている。

【００２２】この例の構造では凸部状の半導体部６１の
上面部分に沿ってチャネルを生成するチャネル部６９が
生成されるので、第１ゲート電極６３と第３ゲート電極
６４と第２ゲート電極６５に対する電圧の印加の状態を
変化させることで図２に示す３本のゲート電極５１、５
４、５２を有する薄膜トランジスタと同等の作用効果を
得ることができる。なおここで、第１ゲート電極６３と
第３ゲート電極６４と第２ゲート電極６５の総幅は、半
導体部６１の幅よりも若干短いが、この差違は図３に示
すように絶縁膜６２の膜厚の２倍程度であり、この程度
の差違であれば、ゲート電極６３、６４、６５に電圧を
印加することによりチャネルを半導体部６９の全幅に渡
って生成させることができることを本発明者は知見して
いるので作動の上で問題は生じない。

【００２３】次に図６は、図２と図５に示す薄膜トラン
ジスタの構造において、第１ゲート電極５１と第２ゲー
ト電極５２を短絡した構造である。この回路構成に対
し、第１ゲート電極５１にＡという信号（例えば、電圧
ローレベルの入力信号）を入力し第３ゲート電極５４に
Ｂという信号（例えば、電圧ハイレベルの入力信号）を
入力することにする。この例の場合の薄膜トランジスタ
の動作を以下の表１を基に説明する。なお、表１におい
て電圧ローレベルを「０」、電圧ハイレベルを「１」と
した。

【表１】

【００２４】表１においてＡとＢの入力が０、０の場
合、第１、第２、第３ゲート電極部分が全てｐ、ｐ、ｐ
となるのでチャネルはｐチャネルで導通することにな
る。即ち薄膜トランジスタをスイッチとして用いると、
スイッチはＯＮ（オン）状態になる。次に、ＡとＢの入
力が１、１の場合、第１、第２、第３ゲート電極部分が
全てｎ、ｎ、ｎとなるのでチャネルはｎチャネルで導通
することになる。即ちスイッチはＯＮ（オン）状態にな
る。これに対して、ＡとＢの入力が０、１の場合、第
１、第３、第２ゲート電極部分がｐ、ｎ、ｐとなり、ｐ
ｎ接合の逆バイアスが少なくとも１カ所はできるのでチ
ャネルは導通しなくなる。即ちスイッチはＯＦＦ（オ
フ）状態になる。またＡとＢの入力が１、０の場合、第
１、第３、第２ゲート電極部分がｎ、ｐ、ｎとなり、ｐ
ｎ接合の逆バイアスが少なくとも１カ所はできるのでチ
ャネルは導通しなくなる。即ちスイッチはＯＦＦ（オ
フ）状態になる。従って以上のように使用するならば、
図６に示す回路を入力ＡとＢが一致するか、不一致する
かの検出を行う論理回路として使用することができる。

【００２５】また、図６に示す回路に対して図７に示す
ようにソース電極４８を接地し、ドレイン電極４７に抵
抗７０を介して電圧測定手段７１を接続して電圧Ｖ_DDを
測定し、ドレイン電極４７と抵抗７０との間の部分に分
岐線７２を介して電圧測定手段７３を接続して電圧Ｖ
_OUTを測定することで以下の表２に示すような動作状態
を取ることができる。

【００２６】

【表２】

【００２７】このような回路構成によっても先の表１に
示す場合と同様に一致不一致の論理回路を構成すること
ができる。

【００２８】図８はゲート電極を４つ形成した場合の回
路構成を示すが、第１ゲート電極８１と第２ゲート電極
８２と第３ゲート電極８３と第４ゲート電極８４とを設
け、第１ゲート電極８１と第４ゲート電極８４とを短絡
して構成し、その他の構成を図７に示す構成と同等にし
た場合、以下の表３に示すような動作状態をとることが
できる。

【００２９】

【表３】

【００３０】このような回路構成の場合、表３に示すよ
うに、３つの入力Ｘ、Ｙ、Ｚが揃った時に出力が０とな
る論理回路を得ることができる。また、この場合、Ｘの
電圧が０の場合は入力Ｙ、Ｚに対して出力はＯＲの関係
となり、Ｘの電圧が１の場合は入力Ｙ、Ｚに対して出力
はＮＡＮＤの関係、即ち、０が少なくとも１つあった場
合は出力１、０がない場合は出力０の関係となり、結果
的にこの論理回路は、Ｘの電圧を変えるのみでＹ、Ｚに
対する論理回路を切り替えるように作用させることがで
きる。

【００３１】図９はゲート電極を４つ形成した図８に示
す回路構成の省電力タイプの構成を示すが、第１ゲート
電極８１と第２ゲート電極８２と第３ゲート電極８３と
第４ゲート電極８４とを設け、第１ゲート電極８１と第
４ゲート電極８４とを短絡して構成し、図６に示すもの
と同等の回路をドレイン電極４７に並列に組み込み、そ
の他の構成を図７に示す構成と同等にした場合、先の表
３に示す場合と同じような動作状態を取ることができ
る。

【００３２】この回路の場合、図８では抵抗７０であっ
たところを、図６に示したようなトランジスタを２つ並
列に接続した回路にすることでＶ_IDからアースに流れる
電流を少なくすることができる。この動作を説明する
と、図９の上側半分の回路は、Ｘ、Ｙ、Ｚが全て一致し
たときのみＯＦＦ状態にするのに対して、下側半分の回
路はＸ、Ｙ、Ｚが全て一致したときのみＯＮ状態にす
る。従って、上下の回路が同時にＯＮ状態となることは
なく、Ｖ_DDからアースへの貫通電流は流れないので、消
費電力を低減することができる。

【００３３】次に図３に示す構造のＭＯＳトランジスタ
の製造方法について説明する。このＭＯＳトランジスタ
を製造するには、図１０に示すように高抵抗のＳｉ基板
９０の表面を酸化してＳｉＯ₂からなるゲート絶縁膜９
１を形成し、更にゲート電極形成用のポリＳｉ等から
なる電極層９２を成膜し、更にその上にＳｉＯ₂からな
る絶縁膜９３を成膜する。次に、ゲート電極を形成した
い部分以外をリアクテイブイオンビームエッチング（Ｒ
ＩＥ）等の手段でエッチングして図１１に示すように除
去しアイランド状の電極部９４を２つ左右に離間した状
態で形成する。

【００３４】次にスパッタあるいは蒸着等の手段により
図１２に示すようにＳｉ₃Ｎ₄からなる絶縁膜９５を成膜
する。ただしこの成膜の際に電極部９４の側面にはＳｉ
₃Ｎ₄の絶縁膜９５を形成しないようにする。続いて、第
３ゲート電極を形成する予定の部分の絶縁膜９５の一部
（電極部９４、９４の相対向する端部側の部分の絶縁膜
９５）を図１３に示すようにエッチングにより除去す
る。次いで前記処理済みの基板９０を酸化する。この際
にＳｉ₃Ｎ₄の絶縁膜９５はそれ以上の酸化を阻止する働
きがあるために、基板９０の内部側は酸化されず、露出
した電極部９４、９４の側面のみと電極部９４、９４の
間の部分の基板表面が酸化されて図１４に示すように第
１ゲート電極９６とそれを囲む絶縁膜９７および第２ゲ
ート電極９８とそれを囲む絶縁膜９７が形成される。こ
の際、電極部９４、９４の間の部分の基板表面は、酸化
されることにより体積が増加し、図１４に示すように先
に形成したＳｉＯ₂からなるゲート絶縁膜９１とほぼ同
じ厚さになる。

【００３５】次いでＳｉ₃Ｎ₄の絶縁膜９５を図１５に示
すように除去し、第１ゲート電極９６と第２ゲート電極
９８の周囲のＳｉＯ₂からなる絶縁膜９７をマスクとし
てソース電極形成部分およびドレイン電極形成部分の
Ｓｉ基板９０をエッチングする。この際のエッチング深
さとしては、チャネルが形成されるに充分なだけの深さ
があれば良い。ここで、図１６は、リアクティブイオン
ビームエッチングした場合の半導体膜１００の断面形状
を示す。なお、ＫＯＨ水溶液を用いてＳｉ基板９０を結
晶軸異方性エッチングした場合、半導体膜１００の断面
形状は両端部において傾斜面となり、図１６に示すよう
な垂直とは異なるようになる。このようにエッチングの
手法の違いにより半導体膜の端部形状は多少異なるもの
となる。

【００３６】次に図１６に示す処理済みの基板９０に導
電膜を形成してパターニングすることにより図１７に示
すようにソース電極１０１とドレイン電極１０２と第３
ゲート電極１０３を形成することができ、チャネル生成
部１０４を有する半導体膜１０５を備えたＭＯＳトラン
ジスタ１０６が完成する。

【００３７】以上の製造方法によれば、従来の方法に比
べ、オーミックコンタクト膜を形成するために不純物を
拡散する工程が不要になり、製造工程の大幅な簡略化を
図ることができ、更に、イオン注入のための大がかりで
高価な装置も不要になるので製造コストを削減できる効
果がある。また、半導体膜の幅を複数のゲート電極の
総幅以下に形成するか、ゲート電極の総幅より大きくて
も、その大きさが絶縁膜の厚さの２倍を加えた値より小
さいようにするならば、チャネルをソース電極とドレイ
ン電極に確実に接続できるので、ソース電極とドレイン
電極を良好にコンタクトできる。

【００３８】

【発明の効果】以上説明したように本発明においては、
電界効果トランジスタにおいてソース電極とドレイン電
極を半導体膜で接続する構造の場合、ゲート電極の電位
に応じて半導体膜にチャネルを生成する部分、即ち、チ
ャネル生成部をソース電極とドレイン電極に直接接続し
た構造としたので、ゲート電極の電位で半導体膜に生成
されるチャネルで確実にソース電極とドレイン電極を直
接コンタクトすることができ、従来構造よりも良好なコ
ンタクトを実現できる。よって、従来構造よりもＯＮ抵
抗を低くすることができ、電界効果トランジスタとして
の効率を向上させることができる。また、このような効
果を基板上部に半導体膜を構成する半導体部を形成し、
その上に絶縁膜で覆われたゲート電極を複数設け、前記
複数のゲート電極を覆った絶縁膜の両側と半導体部の両
側を挟んでソース電極とドレイン電極を形成し、複数の
ゲート電極の間に絶縁膜を介して他のゲート電極を設け
た構造のＭＯＳ型のトランジスタにおいても得ることが
できる。

【００３９】次に本発明においては、複数のゲート電極
に印加する電圧を変更することにより、即ち複数のゲー
ト電極の個々に印加する電圧の極性を揃えるか異ならせ
か、あるいは、電圧値の大小を揃えるか異ならせること
により、１つのトランジスタをｐチャネル動作とｎチャ
ネル動作に容易に切り替えできるので、回路設計の自由
度が大幅に向上する。そして特に、ソース電極とドレイ
ン電極の構成材料を半導体膜の構成材料に対して仕事関
数差で０.５ｅＶ以内の材料から構成することにより、
両チャネルに切り替えする際のバリアが小さくなり、良
好に切り替え可能で特性の優れたトランジスタを提供で
きる。また、このような構成材料として具体的に、Ｃ
ｒ、Ｗ、Ｍｏ、Ｃｕ、Ａｕ、Ｎｉ、Ａｌ、Ｔａのうち、
１種または２種以上を用いることができる。

【００４０】また、ゲート電極を少なくとも３つ形成
し、それらのゲート電極のうち、ソース電極に最も近接
されたゲート電極と、ドレイン電極に最も近接されたゲ
ート電極を短絡した構成とすることにより、ゲート電極
に入力された信号が全て一致した場合のみトランジスタ
がオン状態となり、入力信号が一致しない場合はトラン
ジスタがオフ状態となるように作動できるので、この構
成により本発明のトランジスタを入力の一致、不一致を
検出する回路として用いることができる効果がある。ま
たこの場合、非常に少ない素子数で一致、不一致の検出
回路を構成できたことになるので、この構成は回路構成
の簡略化に貢献し、極めて有益な構造となる。

【００４１】次に、前記の構造の電界効果トランジスタ
において、複数のゲート電極の個々に印加する電圧の極
性を揃えるか異ならせるか、あるいは、電圧値の大小を
揃えるか異ならせることにより、１つのトランジスタを
ｐチャネル動作とｎチャネル動作に容易に切り替えて駆
動することができる。また、少なくとも１つのゲート電
極の電位を少なくとも一時的に固定することにより、ト
ランジスタの機能をある一定の期間確実に選択すること
ができる。

【図面の簡単な説明】

【図１】本発明を薄膜トランジスタアレイ基板に適用し
た第１実施例を示す断面図である。

【図２】本発明を薄膜トランジスタアレイ基板に適用し
た第２実施例を示す断面図である。

【図３】本発明をＭＯＳトランジスタに適用した第３実
施例を示す断面図である。

【図４】図４は図１に示す構造のトランジスタの作動状
況を説明するためのもので、図４（Ａ）は基本等価回路
図、図４（Ｂ）はゲート電極に異極電圧を印加した状態
を示す回路図、図４（Ｃ）は図４（Ｂ）の場合と逆の電
圧を印加した状態を示す回路図、図４（Ｄ）はゲート電
極に同極を印加した状態を示す回路図である。

【図５】３つのゲート電極を有する構造の等価回路図で
ある。

【図６】３つのゲート電極を有し、そのうち２つを短絡
した構造の等価回路図である。

【図７】図６に示す等価回路の応用例を示す回路図であ
る。

【図８】４つのゲート電極を有し、そのうち２つを短絡
した構造の等価回路図である。

【図９】４つのゲート電極を有し、そのうち２つを短絡
した構造と図６に示す回路構造を組み合わせた例を示す
等価回路図である。

【図１０】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、基板上に酸化層を積層した状態を示す
断面図である。

【図１１】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、酸化層をエッチングして除去しゲート
電極部を形成した状態を示す断面図である。

【図１２】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、基板上に絶縁膜を成膜した状態を示す
断面図である。

【図１３】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、絶縁膜の一部を除去した状態を示す断
面図である。

【図１４】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、電極部の側面と基板表面の一部を酸化
した状態を示す断面図である。

【図１５】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、基板上の絶縁膜を除去した状態を示す
断面図である。

【図１６】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、電極部周囲の基板表面をイオンビーム
エッチングした状態を示す断面図である。

【図１７】ＭＯＳトランジスタを製造する方法を説明す
るためのもので、完成したＭＯＳトランジスタを示す断
面図である。

【図１８】従来の薄膜トランジスタアレイ基板の一例を
示す断面図である。

【図１９】図１８に示す薄膜トランジスタアレイ基板の
平面図である。

【図２０】従来のＭＯＳトランジスタの一例を示す断面
図である。

【符号の説明】

４０、５０薄膜トランジ
スタアレイ基板４１、６０、９０、基板４２、５１、６３、９６、第１ゲート電
極４４、５２、６４、１０３、第２ゲート電
極５４、６５、９８、第３ゲート電
極４３、４５、５３、５５、６２、９７、ゲート絶縁膜４６、５６、半導体膜４９、５９、６９、１０４、チャネル生成
部４８、５８、６８、１０１、ソース電極４７、５７、６７、１０２、ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336 H01L 21/8234 H01L 27/088

Claims

(57)【特許請求の範囲】

【請求項１】基板上に、ソース電極とドレイン電極と
これらに対向する複数のゲート電極が形成されてなる電
界効果トランジスタを用いた論理演算装置であって、前記ソース電極とドレイン電極との間に半導体膜が介在
され、前記半導体膜のゲート電極側にゲート電極の電位により
生成されるチャンネルを生じさせるチャンネル生成部が
形成され、このチャンネル生成部の端部が前記ドレイン電極および
ソース電極に直接接続されてなるとともに、前記ゲート電極が相互に近接して絶縁膜で個々に分離さ
れ、半導体膜に対向された状態で該ゲート電極が少なく
とも３つ以上設けられてなる電界効果トランジスタにお
いて、各ゲート電極に入力信号を印加し、該信号による
トランジスタのスイッチ動作により出力を得ることを特
徴とする論理演算装置。
【請求項２】前記論理演算装置は１つの電界効果トラ
ンジスタで構成されることを特徴とする請求項１に記載
の論理演算装置。
【請求項３】請求項１に記載の論理演算装置を２つ並
列に接続した第１の論理演算装置と、請求項１に記載の
論理演算装置１つで構成される第２の論理演算装置と
を、直列に接続した論理演算装置において、第１または
第２の論理演算装置のうち一方の論理演算装置がＯＮ状
態の時、他方はＯＦＦ状態となるように入力信号をゲー
ト電極に加え、該第１および第２の論理演算装置間に出
力を設けて省電力型とすることを特徴とする論理演算装
置。
【請求項４】基板上にソース電極とドレイン電極とこ
れらに対向する複数のゲート電極が形成されてなる電界
効果トランジスタを用いた論理演算方法であって、該電
界効果トランジスタは、前記ソース電極とドレイン電極との間に半導体膜が介在
され、前記半導体膜のゲート電極側にゲート電極の電位により
生成されるチャンネルを生じさせるチャンネル生成部が
形成され、このチャンネル生成部の端部が前記ドレイン電極および
ソース電極に直接接続されてなるとともに、前記ゲート電極が相互に近接して絶縁膜で個々に分離さ
れ、半導体膜に対向された状態で該ゲート電極が少なくとも
３つ以上設けられてなる構造を有し、前記ゲート電極に入力信号を入力し、該入力信号によっ
てチャンネル層に生じる複数のｐｎ接合のうち少なくと
も１つは逆バイアスとなるように入力信号を加えトラン
ジスタのスイッチ動作を行うことによって１つの電界効
果トランジスタで論理演算を行う方法。
【請求項５】請求項１に記載の論理演算装置を２つ並
列に接続した第１の論理演算装置と、請求項１に記載の
論理演算装置１つで構成される第２の論理演算装置と
を、直列に接続した論理演算装置において、該第１およ
び第２の論理論理演算装置間に出力を設け、論理演算結
果がＯＦＦであるときは出力が電流源または電圧源と電
気的に遮断されることで消費電力を低減することを特徴
とする論理演算装置の消費電力を低減する方法。