KR100870685B1 - 회로 기판 및 그 제조 방법 - Google Patents

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Abstract

관통 구멍 내벽의 표면 조도를 크게 하지 않고 비어 전극의 결락을 방지하는 동시에, 기판에 발생하는 응력을 완화할 수 있는 회로 기판 및 그 제조 방법을 제공한다.
유리 기판(16)과, 유리 기판(16)을 관통하는 관통 구멍(18)과, 관통 구멍(18)에 매립된 비어 전극(20)을 갖는 회로 기판에 있어서, 관통 구멍(18)의 개구 폭이 유리 기판(16)의 내부에서 최소로 되고, 유리 기판(16)의 양 표면에 근접함에 따라 커진다.
코어 기판, 비어 전극, 배선층

Description

회로 기판 및 그 제조 방법{CIRCUIT SUBSTRATE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명에 의한 회로 기판의 원리를 설명하는 도면.
도 2는 본 발명의 제 1 실시형태에 의한 회로 기판의 구조를 나타내는 개략도.
도 3은 본 발명의 제 1 실시형태에 의한 회로 기판의 제조 방법을 나타내는 제 1 공정 단면도.
도 4는 본 발명의 제 1 실시형태에 의한 회로 기판의 제조 방법을 나타내는 제 2 공정 단면도.
도 5는 본 발명의 제 2 실시형태에 의한 회로 기판의 구조를 나타내는 단면도.
도 6은 본 발명의 제 3 실시형태에 의한 회로 기판의 구조를 나타내는 단면도.
도 7은 본 발명의 제 3 실시형태에 의한 회로 기판의 제조 방법을 나타내는 공정 단면도.
도 8은 본 발명의 변형예에 의한 회로 기판의 구조를 나타내는 단면도.
도 9는 종래의 회로 기판의 구조를 나타내는 개략도.
*도면의 주요부분에 대한 부호의 설명*
10 : 기판
12a, 12b, 12c, 12d : 관통 구멍
14a, 14b, 14c, 14d : 비어 전극
15 : 면
16 : 유리 기판
18 : 관통 구멍
20 : 비어 전극
22 : 전극 패드
24 : 전극
26 : 유전체막
28 : 전극
30 : 커패시터
32 : 드라이 필름
34 : 개구부
36 : 실리콘 기판
38 : 절연막
40 : 관통 구멍
42 : 면
44 : 절연막
46 : 배선 패턴
100 : 회로 기판
102a, 102b : 전극 패드
104a, 104b : 땜납 볼
106 : 실장 기판
108 : 디커플링 커패시터
110 : LSI 기판
114 : 관통 구멍
116 : 비어 전극
본 발명은 고밀도화 및 고속화에 대응할 수 있는 회로 기판 및 그 제조 방법에 관한 것이다.
최근, 컴퓨터 등에서 사용되는 반도체 부품은 고밀도화 및 고속화로의 대응이 급속히 추진되고 있다. 이에 따라, 회로 기판에 대해서도 고밀도화 및 고속화로의 대응이 요청되고 있다.
종래의 회로 기판의 일례에 대해서 도 9를 이용하여 설명한다. 도 9의 (a)는 실장 상태에서의 종래의 회로 기판의 구조를 나타내는 단면도이고, 도 9의 (b)는 회로 기판의 구조를 나타내는 사시도이다.
도 9의 (a)에 나타낸 바와 같이, 회로 기판(100)은 실장 기판(106) 위에 탑재되어 있다. 회로 기판(100)과 실장 기판(106)은 땜납 볼(104a) 등을 통하여 전기적으로 접속되어 있다. 회로 기판(100)의 상면에는 디커플링 커패시터(108)가 형성되어 있다. 실장 기판(106) 위에 탑재된 회로 기판(100) 위에는 LSI 기판(110)이 탑재되어 있다. 회로 기판(100)과 LSI 기판(110)은 땜납 볼(104b) 등을 통하여 전기적으로 접속되어 있다.
회로 기판(100)에는, 도 9의 (b)에 나타낸 바와 같이 관통 구멍(114)이 소정 피치로 형성되어 있다. 관통 구멍(114)의 내부에는 금속으로 이루어진 비어 전극(116)이 매립되어 있다. 이러한 관통 구멍(114)이 형성된 기판(100) 위에는 통상 디커플링 커패시터 등의 수동 소자, 또는 능동소자, 전극 등이 형성되어 있다. 또한, 도 9의 (b)에서는 이들 소자 등을 생략한다.
LSI 기판(110)의 소정 배선과 실장 기판(106)의 소정 배선은 비어 전극(116), 전극 패드(102a, 102b), 땜납 볼(104a, 104b)을 통하여 전기적으로 접속되어 있다.
상술한 종래의 회로 기판에서는, 매립된 금속으로 이루어진 비어 전극과 관통 구멍 내벽과의 밀착성이 불충분하면, 비어 전극이 결락되는 경우가 있었다. 그래서, 비어 전극과 관통 구멍 내벽과의 밀착성을 향상시키기 위해, 관통 구멍 내벽의 표면 조도(粗度)를 크게 했다. 이것에 의해, 비어 전극의 결락 방지가 도모되었다.
그러나, 회로 기판의 기재(基才)로서 실리콘 기판 등의 도전성 기판을 사용한 경우에는, 관통 구멍 내벽의 조면화(粗面化)에 의해 누설 전류가 발생하기 쉬워졌다. 즉, 도전성 기판을 사용한 경우, 비어 전극과 기판 사이의 절연성을 확보하기 위해 관통 구멍 내벽에 절연막이 형성된다. 이 경우에 관통 구멍 내벽의 표면 조도를 크게 하면, 절연막에 전계가 집중되어 절연 파괴가 발생한다. 그 결과, 누설 전류가 발생하기 쉬워졌다.
또한, 관통 구멍 내벽의 표면 조도를 크게 한 결과, 관통 구멍 내벽 등에는 가공 변형이 존재하기 때문에, 회로 기판에 크랙이 발생하기 쉬워졌다.
또한, 기판과 열팽창 계수가 상이한 금속 등을 관통 구멍에 매립하기 때문에, 기판에 응력이 발생한다. 이 응력은 회로 기판의 손상을 초래하는 요인의 하나가 되었다. 그러나, 종래의 회로 기판에서는, 기판에 발생한 응력을 완화하는 것이 곤란했다.
본 발명의 목적은, 관통 구멍 내벽의 표면 조도를 크게 하지 않고 비어 전극의 결락을 방지하는 동시에, 기판에 발생한 응력을 완화시킴으로써, 고밀도화 및 고속화에 대응할 수 있는 회로 기판 및 그 제조 방법을 제공함에 있다.
상기 목적은, 코어 기판과, 상기 코어 기판을 관통하는 관통 구멍과, 상기 관통 구멍에 매립된 비어 전극을 갖는 회로 기판으로서, 상기 관통 구멍의 개구 폭이 상기 코어 기판의 내부에서 최소로 되고, 상기 코어 기판의 양 표면에 근접함에 따라 커지는 것을 특징으로 하는 회로 기판에 의해 달성된다.
또한, 상기 목적은, 코어 기판에 관통 구멍을 형성하는 공정과, 상기 관통 구멍에 비어 전극을 매립하는 공정을 갖는 회로 기판의 형성 방법으로서, 상기 관통 구멍을 형성하는 공정에서는, 상기 관통 구멍의 개구 폭이 상기 코어 기판의 내부에서 최소로 되고, 상기 코어 기판의 양 표면에 근접함에 따라 커지도록 상기 관통 구멍을 형성하는 것을 특징으로 하는 회로 기판의 제조 방법에 의해 달성된다.
[본 발명의 원리]
본 발명에 의한 회로 기판의 원리에 대해서 도 1을 이용하여 설명한다. 도 1은 본 발명에 의한 회로 기판의 원리를 설명하는 도면이며, 도 1의 (a) 내지 (d)는 각각 기판(10)에 형성된 관통 구멍(12a∼12d)을 나타내는 단면도이다. 관통 구멍(12a∼12d)에는 각각 비어 전극(14a∼14d)이 매립되어 있다.
종래의 회로 기판에서는, 도 1의 (a)에 나타낸 바와 같이, 비어 전극(14a)이 매립되는 관통 구멍(12a)의 내벽이 기판(10) 평면에 대하여 대략 수직으로 되어 있었다. 따라서, 관통 구멍(12a)에 매립된 비어 전극(14a)의 결락을 방지하는 것을 목적으로 하여, 관통 구멍(12a) 내벽의 표면 조도를 크게 하였다.
한편, 기판(10)으로서 실리콘 기판 등의 도전성 기판을 사용한 경우에는, 관통 구멍(12a)의 내벽에 절연막을 형성하여 기판(10)과 비어 전극(14a)이 절연된다. 그러나, 비어 전극(14a)의 결락을 방지하기 위해 관통 구멍(12a) 내벽의 표면 조도를 크게 하면, 절연성을 확보하는 것이 곤란해진다. 그 결과, 누설 전류가 발생하기 쉬워졌다.
또한, 관통 구멍(12a) 내벽의 표면 조도를 크게 함으로써 가공 변형이 존재 하기 때문에, 기판(10)에 크랙 등이 발생하기 쉬워졌다.
따라서, 관통 구멍 내벽의 표면 조도를 크게 하지 않고 비어 전극의 결락을 방지하는 방법이 필요하다.
관통 구멍 내벽의 표면 조도를 크게 하지 않고 비어 전극의 결락을 방지할 수 있는 방법으로서는, 도 1의 (b)에 나타낸 바와 같이, 관통 구멍(12b)의 개구 폭을 기판(10) 내부의 소정 위치에서 최대로 하고, 기판(10)의 양면에 가까워짐에 따라 작아지도록 하는 것을 생각할 수 있다. 기판(10)의 양면에 근접함에 따라 관통 구멍(12b)의 개구 폭이 작아지기 때문에, 관통 구멍(12b)에 매립된 비어 전극(14b)은 결락되지 않는다.
그러나, 도 1의 (b)에 나타낸 바와 같은 형상의 관통 구멍(12b)에 금속을 매립하여 비어 전극(14b)을 형성한 경우, 기판(10)의 두께 방향의 응력을 완화할 수 없어, 오히려 응력이 집중된다. 따라서, 회로 기판에 LSI 칩을 탑재하거나, 회로 기판을 실장 기판에 탑재하는 경우 등과 같이 기판끼리를 접합한 경우에 크랙 등이 발생하기 쉬워진다고 생각된다. 또한, 실제로는, 도 1의 (b)에 나타낸 바와 같은 형상의 관통 구멍(12b) 내에 금속을 매립하여 비어 전극(14b)을 형성하는 것은 곤란하다.
또한, 도 1의 (c)에 나타낸 바와 같이, 관통 구멍(12c)의 개구 폭을 기판(10) 내부의 소정 위치에서 최소로 하고, 기판(10)의 양면에 근접함에 따라 커지도록 하는 것을 생각할 수 있다. 이러한 형상의 관통 구멍(12c) 내에 금속을 매립하여 비어 전극(14c)을 형성하면, 기판(10) 내부에서 관통 구멍(12c)의 개구 폭 이 작아지기 때문에, 비어 전극(14c)이 결락되지 않는다.
또한, 도 1의 (c)에 나타낸 바와 같은 형상이면, 관통 구멍(12c)에 금속을 매립함으로써 기판(10)에 발생하는 응력을 완화할 수 있다. 또한, 도 1의 (c)에 나타낸 형상의 관통 구멍(12c)이면, 스퍼터링법, 또는 CVD(Chemical Vapor Deposition)법, 도금법 등에 의해, 용이하게 금속을 매립하여 비어 전극(14c)을 형성할 수 있다.
또한, 도 1의 (d)에 나타낸 바와 같이, 개구 폭이 기판(10) 내부의 소정 위치에서 최소이고, 기판(10)의 양면에 근접함에 따라 커지며, 내벽에 기판(10)의 표면과 대략 평행한 면(15)을 갖는 관통 구멍(12d)일지라도, 도 1의 (c)에 나타낸 관통 구멍(12c)과 동일한 효과를 얻을 수 있다. 또한, 내벽에 기판(10)의 표면과 대략 평행한 면(15)을 가짐으로써, 비어 전극(14d)의 결락을 보다 효과적으로 방지할 수 있다.
그래서, 본 발명에서는, 도 1의 (c) 또는 (d)에 나타낸 바와 같이, 비어 전극을 매립하는 관통 구멍의 개구 폭을 기판의 내부에서 작게 하고, 기판의 양면에 근접함에 따라 커지도록 한다. 이것에 의해, 관통 구멍 내벽의 표면 조도를 크게 하지 않고 비어 전극의 결락을 방지할 수 있다. 또한, 관통 구멍 내벽의 표면 조도를 크게 할 필요가 없기 때문에, 도전성 기판을 사용한 경우일지라도, 비어 전극과 기판의 절연성을 확보할 수 있고, 누설 전류의 발생을 방지할 수 있다. 또한, 회로 기판에 발생하는 응력을 완화하는 것도 가능해진다.
[제 1 실시형태]
본 발명의 제 1 실시형태에 의한 회로 기판에 대해서 도 2 내지 도 4를 이용하여 설명한다. 도 2는 본 실시형태에 의한 회로 기판의 구조를 나타내는 개략도이고, 도 3 및 도 4는 본 실시형태에 의한 회로 기판의 제조 방법을 나타내는 공정 단면도이다.
우선, 본 실시형태에 의한 회로 기판의 구조에 대해서 도 2를 이용하여 설명한다. 도 2의 (a)는 본 실시형태에 의한 회로 기판의 상면도이고, 도 2의 (b)는 도 2의 (a)의 A-A'선 단면도이다.
도 2의 (a) 및 (b)에 나타낸 바와 같이, 두께 500㎛의 유리 기판(16)에 소정 피치로 관통 구멍(18)이 형성되어 있다. 유리 기판(16)의 기판 평면에 대하여 수직으로 본 관통 구멍(18)의 형상은 원형으로 되어 있다.
각 관통 구멍(18)의 개구 폭은, 도 2의 (b)에 나타낸 바와 같이, 유리 기판(16)의 내부 중앙 부근에서 최소로 되고, 유리 기판(16)의 양면에 근접함에 따라 커진다. 예를 들면, 유리 기판(16)의 내부 중앙 부근에서의 관통 구멍(18)의 개구 폭은 80㎛로서 최소이며, 유리 기판(16)의 양면에서의 관통 구멍(18)의 개구 폭은 400㎛로 되어 있다. 이와 같이, 관통 구멍(18)의 형상은, 예를 들어, 드럼 형상으로 되어 있다.
각 관통 구멍(18) 내에는 Pt으로 이루어진 비어 전극(20)이 매립되어 있다.
유리 기판(16) 상면 측의 각 비어 전극(20) 위에는, 두께 1㎛의 Cu막과, 두께 200㎚의 Ni막과, 두께 50㎚의 Au막이 차례로 적층되어 이루어진 전극 패드(22)가 형성되어 있다. 각 전극 패드(22)는, 예를 들어, 직경 500㎛의 원형으로 형성 되어 있다.
유리 기판(16)의 하면에는 비어 전극(20)에 접속되도록 두께 0.2㎛의 Pt으로 이루어진 전극(24)이 형성되어 있다. 전극(24)의 하면에는 두께 0.2㎛의 BST(BaxSr1-xTiO3)로 이루어진 유전체막(26)이 형성되어 있다. 유전체막(26)의 하면에는 두께 0.2㎛의 Pt으로 이루어진 전극(28)이 형성되어 있다. 이렇게 하여, 유리 기판(16)의 하면에, 유전체막(26)이 전극(24, 28)에 의해 사이에 끼워져 이루어진 커패시터(30)가 형성되어 있다.
이렇게 하여, 본 실시형태에 의한 회로 기판이 구성된다.
실장 상태에서는, 예를 들어, 본 실시형태에 의한 회로 기판 상면의 전극 패드(22) 위에 땜납 볼(도시 생략)이 형성되고, 전극 패드(22) 및 땜납 볼을 통하여 LSI 기판(도시 생략)이 탑재된다.
또한, 본 실시형태에 의한 회로 기판의 하면에는 패드 및 땜납 볼(도시 생략)이 형성된다. 본 실시형태에 의한 회로 기판은, 하면에 형성된 패드 및 땜납 볼을 통하여 실장 기판(도시 생략) 위에 탑재된다.
이렇게 하여, 실장 기판의 소정 배선과 LSI 기판의 소정 배선이 비어 전극(20)을 통하여 전기적으로 접속된다.
본 실시형태에 의한 회로 기판은, 관통 구멍(18)의 개구 폭이 유리 기판(16)의 내부 중앙 부근에서 최소로 되고, 유리 기판(16)의 양면에 근접함에 따라 커지는 것에 주된 특징이 있다. 이것에 의해, 관통 구멍(18) 내벽의 표면 조도를 크게 하지 않고, 비어 전극(20)의 결락을 방지할 수 있다. 또한, 관통 구멍(18)에 금속을 매립하여 비어 전극(20)을 형성함으로써 유리 기판(16)에 발생하는 응력을 완화할 수 있다.
또한, 상술한 관통 구멍(18)의 최소 개구 폭이 유리 기판(16)의 양면 근방에서의 개구 폭에 비하여 지나치게 작아지면, 비어 전극(20)이 단선되기 쉬워진다. 반대로 지나치게 커지면, 관통 구멍(18) 형상이 종래의 회로 기판에서의 관통 구멍과 그다지 달라지지 않는다. 그 결과, 비어 전극(20)의 결락을 효과적으로 방지할 수 없으며, 충분한 응력 완화 효과도 얻을 수 없다.
따라서, 관통 구멍(18)의 개구 폭이 최소로 되는 위치에서의 비어 전극(20) 단면적이 유리 기판(16)의 양면 근방에서의 비어 전극(20) 단면적의 30∼80%의 범위 내로 되도록 하는 것이 바람직하다.
다음으로, 본 실시형태에 의한 회로 기판의 제조 방법에 대해서 도 3 및 도 4를 이용하여 설명한다.
우선, 두께 500㎛의 유리 기판(16) 양면에 드라이 필름(32)을 형성한다.
이어서, 포토리소그래피 기술을 이용하여, 유리 기판(16)의 양면에 형성된 드라이 필름(32) 각각에 유리 기판(16)에 이르는 개구부(34)를 형성한다(도 3의 (a)). 이 때, 유리 기판(16) 상면의 드라이 필름(32)에 형성하는 개구부(34)와 하면의 드라이 필름(32)에 형성하는 개구부(34)의 위치를 일치시킨다. 또한, 개구부(34)의 형상은, 예를 들어, 직경 400㎛의 원형으로 할 수 있다.
이어서, 개구부(34)가 형성된 드라이 필름(32)을 마스크로 하여, 샌드 블래 스팅법에 의해 유리 기판(16)의 양면으로부터 숫돌가루를 분무한다. 이것에 의해, 드라이 필름(32)의 개구부(34)로부터 노출된 유리 기판(16)의 영역이 절삭되어 간다. 이 때, 절삭된 부분의 직경은, 유리 기판(16)의 표면으로부터 절삭되어 감에 따라 작아진다.
숫돌가루의 분무에 의해, 유리 기판(16) 상면의 개구부(34)로부터 절삭된 부분과, 위치가 대응하는 하면의 개구부(34)로부터 절삭된 부분은 마침내 유리 기판(16)의 내부 중앙 부근에서 접속된다. 이렇게 하여, 유리 기판(16)에 관통 구멍(18)이 형성된다(도 3의 (b)).
또한, 상술한 바와 같이, 샌드 블래스팅법에서는, 숫돌가루를 분무하여 유리 기판(16)을 절삭함으로써 관통 구멍(18)을 형성하기 때문에, 관통 구멍(18)의 내벽에는 가공 변형이 생기게 된다. 이 가공 변형을 가능한 한 작게 하기 위해, 유리 기판(16)을 절삭할 때에는, 숫돌가루의 직경을 적절히 변경하고, 마무리에는 직경이 작은 숫돌가루를 사용하는 것이 바람직하다.
또한, 샌드 블래스팅법에 의해 형성된 관통 구멍(18)에 에칭을 적용함으로써, 가공 변형을 제거할 수도 있다. 이것에 의해, 관통 구멍(18) 내벽의 표면 조도를 더 작게 할 수 있다.
이어서, 드라이 필름(32)을 유리 기판(16)의 양면에 남긴 상태에서, 스퍼터링법이나 도금법 등에 의해 Pt 등의 금속을 관통 구멍(18)에 매립한다. 예를 들면, 무전해 도금법에 의해 Ni로 이루어진 시드(seed)층을 관통 구멍(18)의 내벽에 형성하고, 그 후, 전해 도금법에 의해 Pt으로 이루어진 금속막을 성장시킨다. 이 렇게 하여, 관통 구멍(18)에 금속이 매립된다.
관통 구멍(18)에 금속을 매립한 후, 유리 기판(16) 양면의 드라이 필름(32)을 제거한다. 이어서, 유리 기판(16)의 양면을 연마하고, 관통 구멍(18)에 매립된 것 이외의 여분의 금속을 제거한다. 이렇게 하여, 관통 구멍(18)에 비어 전극(20)이 형성된다(도 3의 (c)).
이어서, 비어 전극(20)을 형성한 유리 기판(16)의 하면에 스퍼터링법 등에 의해 두께 0.2㎛의 Pt막을 형성한다. 이 때, 유리 기판(16)의 하면에 Ti, 또는 TiO2, Ir, Ir02 등으로 이루어진 하지층을 형성하고 나서, Pt막을 형성할 수도 있다. 이것에 의해, Pt막과 유리 기판(16)과의 밀착성을 향상시킬 수 있다.
이어서, 포토리소그래피 기술을 이용하여, 유리 기판(16)의 하면에 형성된 Pt막을 소정 형상으로 패터닝한다. 이것에 의해, Pt으로 이루어진 전극(24)이 형성된다(도 3의 (d)).
이어서, 전극(24)이 형성된 유리 기판(16)의 하면에 졸-겔법 등에 의해 BST막을 형성한다. 이어서, 포토리소그래피 기술을 이용하여, BST막을 소정 형상으로 패터닝한다. 이것에 의해, BST로 이루어진 유전체막(26)이 형성된다(도 4의 (a)).
이어서, 유전체막(26)을 형성한 유리 기판(16)의 하면 전면에 스퍼터링법 등에 의해 Pt막을 형성한다. 이어서, 포토리소그래피 기술을 이용하여, Pt막을 소정 형상으로 패터닝한다. 이것에 의해, Pt으로 이루어진 전극(28)이 형성된다. 이렇게 하여, 유리 기판(16)의 하면에 전극(24, 28)에 의해 유전체막(26)이 끼워져 이 루어진 커패시터(30)이 형성된다(도 4의 (b)).
이어서, 유리 기판(16)의 상면에, 스퍼터링법 등에 의해, 두께 1㎛의 Cu막과, 두께 200㎚의 Ni막과, 두께 50㎚의 Au막을 차례로 적층한다.
이어서, 포토리소그래피 기술을 이용하여, Cu막과 Ni막과 Au막의 적층막을 소정 형상으로 패터닝한다. 이렇게 하여, 비어 전극(20) 위에, Cu막과 Ni막과 Au막이 적층되어 이루어진 전극 패드(22)가 형성된다(도 4의 (c)).
이상과 같이 하여, 본 실시형태에 의한 회로 기판이 제조된다.
이와 같이, 본 실시형태에 의하면, 관통 구멍(18)의 개구 폭이 유리 기판(16)의 내부 중앙 부근에서 최소로 되고, 유리 기판(16)의 양면에 근접함에 따라 커지기 때문에, 관통 구멍(18) 내벽의 표면 조도를 크게 하지 않고, 비어 전극(20)의 결락을 방지할 수 있다. 또한, 관통 구멍(18)에 금속을 매립하여 비어 전극(20)을 형성함으로써 유리 기판(16)에 발생하는 응력을 완화할 수 있다.
[제 2 실시형태]
본 발명의 제 2 실시형태에 의한 회로 기판에 대해서 도 5를 이용하여 설명한다. 도 5는 본 실시형태에 의한 회로 기판의 구조를 나타내는 단면도이다. 또한, 제 1 실시형태에 의한 회로 기판 및 그 제조 방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여 설명을 생략하거나 간략하게 한다.
도 5에 나타낸 바와 같이, 본 실시형태에 의한 회로 기판은, 제 1 실시형태에 의한 회로 기판에서의 유리 기판(10) 대신에, 실리콘 기판(36)이 사용된다.
실리콘 기판(36)의 양면 및 관통 구멍(18)의 내벽에는, 두께 1㎛의 산화실리 콘으로 이루어진 절연막(38)이 형성되어 있다.
이와 같이, 본 실시형태에 의한 회로 기판에서는, 도전성을 갖는 실리콘 기판(36)과 비어 전극(20) 사이의 절연성이 관통 구멍(18)의 내벽에 형성된 절연막(38)에 의해 확보된다.
종래의 회로 기판에서는, 관통 구멍에 매립된 비어 전극의 결락을 방지하기 위해, 관통 구멍 내벽의 표면 조도를 크게 할 필요가 있었다. 따라서, 도전성을 갖는 기판의 경우, 절연막이 형성된 내벽의 표면 조도를 크게 해야만 하여, 비어 전극과 기판 사이의 절연성을 충분히 확보하는 것이 곤란했다.
한편, 본 실시형태에 의한 회로 기판에서는, 실리콘 기판(36)에 형성된 관통 구멍(18)의 개구 폭이 실리콘 기판(36)의 내부 중앙 부근에서 최소로 되고, 실리콘 기판(36)의 양면에 근접함에 따라 커진다. 이것에 의해, 관통 구멍(18) 내벽의 표면 조도를 크게 하지 않고, 비어 전극(20)의 결락을 방지할 수 있다. 이와 같이 관통 구멍(18) 내벽의 표면 조도를 크게 할 필요가 없기 때문에, 관통 구멍(18)의 내벽에 형성된 절연막(38)에 의해 실리콘 기판(36)과 비어 전극(20) 사이의 절연성을 충분히 확보할 수 있다. 따라서, 누설 전류의 발생을 방지할 수 있다.
다음으로, 본 실시형태에 의한 회로 기판의 제조 방법에 대해서 설명한다.
우선, 실리콘 기판(36)을 열산화함으로써, 실리콘 기판(36)의 양면에 두께 1㎛의 산화실리콘으로 이루어진 절연막(38)을 형성한다.
이어서, 양면에 절연막(38)이 형성된 실리콘 기판(36)에 제 1 실시형태와 동일하게 하여 관통 구멍(18)을 형성한다.
관통 구멍(18)을 형성한 후, 실리콘 기판(36)을 열산화하고, 관통 구멍(18)의 내벽에 두께 1㎛의 산화실리콘으로 이루어진 절연막(38)을 형성한다.
이후, 제 1 실시형태와 동일하게 하여, 절연막(38)이 형성된 관통 구멍(18)에 금속을 매립하여 비어 전극(20)을 형성한다. 이어서, 실리콘 기판(36)의 하면에 커패시터(30)를 형성하고, 상면에 전극 패드(22)를 형성한다.
이렇게 하여, 본 실시형태에 의한 회로 기판이 형성된다.
이와 같이, 본 실시형태에 의하면, 실리콘 기판(36)에 대하여 수직으로 본 관통 구멍(18)의 단면적이 실리콘 기판(36)의 내부 중앙 부근에서 최소로 되고, 실리콘 기판(36)의 양면에 근접함에 따라 커지기 때문에, 관통 구멍(18) 내벽의 표면 조도를 크게 하지 않고, 비어 전극(20)의 결락을 방지할 수 있다. 또한, 절연막(38)이 형성된 관통 구멍(18) 내벽의 표면 조도를 크게 할 필요가 없기 때문에, 실리콘 기판(36)과 비어 전극(20) 사이의 절연성을 확보할 수 있고, 누설 전류의 발생을 방지할 수 있다. 또한, 관통 구멍(18)에 금속을 매립하여 비어 전극(20)을 형성함으로써 실리콘 기판(36)에 발생하는 응력을 완화할 수 있다.
또한, 본 실시형태에서는, 산화실리콘으로 이루어진 절연막(38)을 형성하여 절연성을 확보하고 있었으나, 절연막(38)의 재료는 산화실리콘에 한정되지 않고, 예를 들어, 질화실리콘 등을 사용할 수 있다.
[제 3 실시형태]
본 발명의 제 3 실시형태에 의한 회로 기판 및 그 제조 방법에 대해서 도 6 및 도 7을 이용하여 설명한다. 도 6은 본 실시형태에 의한 회로 기판의 구조를 나 타내는 단면도이고, 도 7은 본 실시형태에 의한 회로 기판의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 실시형태에 의한 회로 기판 및 그 제조 방법과 동일한 구성요소에 대해서는 동일한 부호를 첨부하여 설명을 생략하거나 간략하게 한다.
우선, 본 실시형태에 의한 회로 기판에 대해서 도 6을 이용하여 설명한다.
도 6에 나타낸 바와 같이, 제 1 실시형태와 동일하게, 유리 기판(16)에, 개구 폭이 유리 기판(16)의 내부에서 최소로 되고, 유리 기판(16)의 양면에 근접함에 따라 커지는 관통 구멍(40)이 형성되어 있다. 또한, 관통 구멍(40)의 내벽에는 유리 기판(16)의 표면과 대략 평행한 면(42)을 갖고 있다. 관통 구멍(40)에는 Pt으로 이루어진 비어 전극(20)이 매립되어 있다.
이와 같이, 본 실시형태에 의한 회로 기판은, 관통 구멍(40)의 내벽에 유리 기판(16)의 표면과 대략 평행한 면(42)을 갖는 것에 주된 특징이 있다. 이것에 의해, 비어 전극(20)의 결락을 보다 효과적으로 방지할 수 있다.
다음으로, 본 실시형태에 의한 회로 기판의 제조 방법에 대해서 도 7을 이용하여 설명한다.
우선, 유리 기판(16)의 양면에 드라이 필름(32)을 형성한다.
이어서, 포토리소그래피 기술을 이용하여, 유리 기판(16)의 양면에 형성된 드라이 필름(32) 각각에 유리 기판(16)에 이르는 개구부(34)을 형성한다. 이 때, 유리 기판(16) 상면의 드라이 필름(32)에 형성하는 개구부(34)와 하면의 드라이 필름(32)에 형성하는 개구부(34)의 위치를 시프트한다(도 7의 (a)). 또한, 유리 기 판(16) 상면의 개구부(34)와 하면의 개구부(34) 크기를 상이하게 할 수도 있다.
이어서, 개구부(34)가 형성된 드라이 필름(32)을 마스크로 하여, 샌드 블래스팅법에 의해 유리 기판(16)의 양면으로부터 숫돌가루를 분무한다. 이것에 의해, 드라이 필름(32)의 개구부(34)로부터 노출된 유리 기판(16)의 영역이 절삭되어 간다. 이 때, 절삭된 부분의 직경은, 유리 기판(16)의 표면으로부터 절삭되어 감에 따라 작아진다.
이 때, 숫돌가루를 분무하는 속도, 또는 숫돌가루의 직경을 유리 기판(16)의 상면과 하면에서 바꿀 수도 있다. 이렇게 함으로써, 유리 기판(16)의 상면과 하면으로부터 서로 다른 어스펙트비로 유리 기판(16)을 절삭할 수도 있다.
유리 기판(16) 상면의 개구부(34)로부터 절삭된 부분과, 위치가 어긋난 하면의 개구부(34)로부터 절삭된 부분은 마침내 유리 기판(16)의 내부 중앙 부근에서 접속된다.
이 때, 유리 기판(16)의 상면과 하면에서 개구부(34)의 위치가 어긋나거나, 또는 상면과 하면으로부터 서로 다른 어스펙트비로 절삭된다. 이것에 의해, 상면으로부터 절삭된 부분과 하면으로부터 절삭된 부분이 접속되었을 때에, 유리 기판(16)의 표면과 대략 평행한 면(42)이 형성된다. 이렇게 하여, 관통 구멍(40)의 내벽에 유리 기판(16)의 표면과 대략 평행한 면(42)을 갖는 관통 구멍(40)이 유리 기판(16)에 형성된다(도 7의 (b)).
이후, 제 1 실시형태와 동일하게 하여, 관통 구멍(40)에 금속을 매립하여 비어 전극(20)을 형성한다(도 7의 (c)). 이어서, 유리 기판(16)의 하면에 커패시터(30)를 형성하고, 상면에 전극 패드(22)를 형성한다.
이렇게 하여, 본 실시형태에 의한 회로 기판이 제조된다.
이와 같이, 본 실시형태에 의하면, 관통 구멍(40)의 개구 폭이 유리 기판(16)의 내부 중앙 부근에서 최소로 되고, 유리 기판(16)의 양면에 근접함에 따라 커지며, 관통 구멍(40)의 내벽에 유리 기판(16)의 표면과 대략 평행한 면(42)을 가지기 때문에, 관통 구멍(40) 내벽의 표면 조도를 크게 하지 않고, 비어 전극(20)의 결락을 방지할 수 있다. 또한, 관통 구멍(18)에 금속을 매립하여 비어 전극(20)을 형성함으로써 유리 기판(16)에 발생하는 응력을 완화할 수 있다.
[변형 실시형태]
본 발명의 상기 실시형태에 한정되지 않고, 다양한 변형이 가능하다.
예를 들면, 상기 실시형태에서는, 유리 기판(16) 또는 실리콘 기판(36)에 관통 구멍(18)을 형성하는 경우를 예로 들어 설명했으나, 관통 구멍(18)을 형성하는 기판은 이것에 한정되지 않고, 예를 들어, 금속 또는 금속 산화물 등으로 이루어진 기판을 사용할 수 있다. 또한, 기판 등의 두께를 500㎛로 설정했으나, 기판의 두께는 500㎛에 한정되지 않고, 회로 기판에 요구되는 사이즈 등에 따라 적절히 설정할 수 있다.
또한, 상기 실시형태에서는, 유전체막(26)의 재료로서 BST를 사용하는 경우를 예로 들어 설명했으나, 유전체막(26)의 재료는 BST에 한정되지 않고, 모든 유전체막을 적절히 사용할 수 있다. 또한, 유전체막(26)의 두께를 0.2㎛로 설정했으나, 유전체막(26)의 두께는 0.2㎛에 한정되지 않고, 원하는 특성을 갖는 커패시터 가 얻어지도록 적절히 설정할 수 있다.
또한, 상기 실시형태에서는, 비어 전극(20) 또는 커패시터(30)를 구성하는 전극(24, 28)의 재료로서 Pt을 사용하는 경우를 예로 들어 설명했으나, 비어 전극(20) 등의 재료는 Pt에 한정되지 않고, 예를 들어, Au, Cu, Pd 등을 사용할 수 있다. 또한, 전극(24, 28)의 두께도 원하는 특성을 갖는 커패시터가 얻어지도록 적절히 설정할 수 있다.
또한, 상기 실시형태에서는, 샌드 블래스팅법에 의해 관통 구멍(18)을 형성하고 있었으나, 관통 구멍(18)의 개구 폭이 기판의 내부에서 최소로 되고, 기판의 양면에 근접함에 따라 커지도록 형성할 수 있으면, 샌드 블래스팅법에 한정되지는 않는다.
또한, 상기 실시형태에서는, 관통 구멍(18)의 기판 평면에 대하여 수직으로 본 형상이 원형인 경우에 대해서 설명했으나, 관통 구멍(18)의 형상이 원형에 한정되지는 않는다. 또한, 관통 구멍(18)의 개구 폭은 상기 실시형태에서 설정한 값에 한정되지 않고, 회로 기판에 요구되는 사이즈 등에 따라 적절히 설정할 수 있다.
또한, 상기 실시형태에서는, 관통 구멍(18)의 개구 폭이 기판의 내부 중앙 부근에서 최소로 되었으나, 관통 구멍(18)의 개구 폭이 기판의 내부에서 최소이면, 내부의 중앙 부근에서 최소가 아니어도 상관없다.
또한, 상기 실시형태에서는, 실리콘 기판(36) 또는 유리 기판(16)의 상면에 전극 패드(22)를 형성하고, 하면에 커패시터(30)를 구성하는 전극(24), 유전체막(26), 전극(28)을 형성했으나, 이것에 한정되지 않고, 인덕터, 그 이외의 수동 소자, 또는 능동 소자, 배선 등을 적절히 형성할 수 있다. 예를 들면, 도 8에 나타낸 바와 같이, 커패시터(30)를 형성한 회로 기판의 하면에 폴리이미드 등으로 이루어진 절연막(44)을 형성하고, 절연막(44) 사이 또는 절연막(44) 하면에 소정의 배선 패턴(46)을 형성할 수도 있다.
이상과 같이, 본 발명에 의하면, 코어 기판과, 코어 기판을 관통하는 관통 구멍과, 상기 관통 구멍에 매립된 비어 전극을 갖는 회로 기판에 있어서, 관통 구멍의 개구 폭이 코어 기판의 내부에서 최소로 되고, 코어 기판의 양 표면에 근접함에 따라 커지기 때문에, 관통 구멍 내벽의 표면 조도를 크게 하지 않고 비어 전극의 결락을 방지할 수 있으며, 코어 기판에 발생하는 응력을 완화할 수 있다.
또한, 본 발명에 의하면, 비어 전극의 결락을 방지하기 위해 관통 구멍 내벽의 표면 조도를 크게 할 필요가 없기 때문에, 코어 기판으로서 도전성 기판을 사용한 경우에, 비어 전극과 코어 기판과의 절연성을 확보할 수 있기 때문에, 누설 전류의 발생을 방지할 수 있다.

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 유리 기판으로 이루어진 코어 기판과, 상기 코어 기판을 관통하는 관통 구멍과, 상기 관통 구멍에 매립된 비어 전극을 갖는 회로 기판으로서,
    상기 관통 구멍의 개구 폭은 상기 코어 기판 내부의 두께 방향 길이의 중심 부분에서 최소로 되고, 상기 코어 기판의 양 표면에 근접함에 따라 선형적으로 점점 커지며,
    상기 코어 기판 내부의 두께 방향 길이의 중심 부분에서 상기 관통 구멍의 내벽의 일부로서 형성된 면은 상기 코어 기판의 표면과 평행하고,
    상기 관통 구멍의 수직 단면 형상이 상기 내벽을 이루는 모든 부분에서 직선으로 구성된 것을 특징으로 하는 회로 기판.
  12. 제 11 항에 있어서,
    상기 관통 구멍의 개구 폭이 최소로 되는 위치에서의 상기 비어 전극 단면적이 상기 코어 기판의 상기 표면 근방에서의 상기 비어 전극 단면적의 30∼80%의 범위 내인 것을 특징으로 하는 회로 기판.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 코어 기판의 표면상에 형성되며 상기 비어 전극에 전기적으로 접속되어 있는 전극을 더 갖는 것을 특징으로 하는 회로 기판.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 관통 구멍의 상기 유리 기판의 상면에서의 개구부의 위치와, 상기 관통 구멍의 상기 유리 기판의 하면에서의 개구부의 위치는 서로 어긋나 있는 것을 특징으로 하는 회로 기판.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 관통 구멍의 상기 유리 기판의 상면에서의 개구부의 크기와, 상기 관통 구멍의 상기 유리 기판의 하면에서의 개구부의 크기는 서로 다른 것을 특징으로 하는 회로 기판.
  16. 삭제
  17. 삭제
  18. 유리 기판으로 이루어진 코어 기판에 관통 구멍을 형성하는 공정과, 상기 관통 구멍에 비어 전극을 매립하는 공정을 갖는 회로 기판의 제조 방법으로서,
    상기 관통 구멍을 형성하는 공정에서, 상기 관통 구멍의 개구 폭은 상기 코어 기판 내부의 두께 방향 길이의 중심 부분에서 최소로 되고, 상기 코어 기판의 양 표면에 근접함에 따라 선형적으로 점점 커지며, 상기 코어 기판 내부의 두께 방향 길이의 중심 부분에서 상기 관통 구멍의 내벽의 일부로서 형성된 면은 상기 코어 기판의 표면과 평행하고, 상기 관통 구멍의 수직 단면 형상이 상기 내벽을 이루는 모든 부분에서 직선으로 구성되도록 상기 관통 구멍을 형성하는 것을 특징으로 하는 회로 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 관통 구멍을 형성하는 공정 후에, 상기 관통 구멍 내벽을 에칭하여 상기 관통 구멍의 상기 내벽의 표면 조도를 저감하는 공정을 더 갖는 것을 특징으로 하는 회로 기판의 제조 방법.
  20. 삭제
  21. 제 11 항 또는 제 12 항에 있어서,
    상기 비어 전극은 백금(Pt)으로 이루어진 것을 특징으로 하는 회로 기판.
  22. 청구항 제 21 항에 있어서,
    상기 관통 구멍의 내벽에 형성되고, 니켈로 이루어진 시드(seed) 층을 더 갖고,
    백금으로 이루어진 상기 비어 전극은 니켈로 이루어진 상기 시드 층 위에 성장되어 있는 것을 특징으로 하는 회로 기판.
KR1020020086779A 2002-01-18 2002-12-30 회로 기판 및 그 제조 방법 KR100870685B1 (ko)

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JP2002009442A JP3998984B2 (ja) 2002-01-18 2002-01-18 回路基板及びその製造方法
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008458B2 (en) 2014-06-26 2018-06-26 Sony Corporation Semiconductor device capable of realizing impedance control and method of manufacturing the same
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied

Families Citing this family (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180426B1 (en) 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
JP4022180B2 (ja) * 2002-07-11 2007-12-12 大日本印刷株式会社 多層配線基板の製造方法
US7247939B2 (en) * 2003-04-01 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metal filled semiconductor features with improved structural stability
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
WO2006004127A1 (ja) * 2004-07-06 2006-01-12 Tokyo Electron Limited インターポーザおよびインターポーザの製造方法
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
TWI240397B (en) * 2004-11-15 2005-09-21 Advanced Semiconductor Eng BGA package having substrate with exhaust function for molding
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
TWI269420B (en) 2005-05-03 2006-12-21 Megica Corp Stacked chip package and process thereof
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
JP2007067335A (ja) * 2005-09-02 2007-03-15 Dainippon Printing Co Ltd 導電材充填スルーホール基板
KR100648968B1 (ko) * 2005-09-14 2006-11-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
TW200730042A (en) * 2005-10-14 2007-08-01 Ibiden Co Ltd Method for manufacturing high-dielectric sheet
US7867169B2 (en) * 2005-12-02 2011-01-11 Abbott Cardiovascular Systems Inc. Echogenic needle catheter configured to produce an improved ultrasound image
JP5021216B2 (ja) * 2006-02-22 2012-09-05 イビデン株式会社 プリント配線板およびその製造方法
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
WO2008002670A2 (en) * 2006-06-29 2008-01-03 Icemos Technology Corporation Varying pitch adapter and a method of forming a varying pitch adapter
WO2008053987A1 (fr) * 2006-11-02 2008-05-08 Alps Electric Co., Ltd. Substrat de circuit à électrode traversante, procédé de formation d'un substrat de circuit à électrode traversante, procédé de formation de trou d'introduction, et pièce électronique à trou d'introduction
JPWO2008069055A1 (ja) * 2006-11-28 2010-03-18 京セラ株式会社 配線基板およびそれを用いた半導体素子の実装構造体
US7915737B2 (en) * 2006-12-15 2011-03-29 Sanyo Electric Co., Ltd. Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device
DK2165362T3 (da) 2007-07-05 2012-05-29 Aaac Microtec Ab Through-wafer-via ved lav modstand
US8193092B2 (en) 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
JP5188120B2 (ja) * 2007-08-10 2013-04-24 新光電気工業株式会社 半導体装置
JP5078509B2 (ja) * 2007-09-04 2012-11-21 三洋電機株式会社 太陽電池
US7915696B2 (en) * 2007-10-24 2011-03-29 General Electric Company Electrical connection through a substrate to a microelectromechanical device
JP2009182260A (ja) * 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 太陽電池
US8309864B2 (en) * 2008-01-31 2012-11-13 Sanyo Electric Co., Ltd. Device mounting board and manufacturing method therefor, and semiconductor module
JP5331350B2 (ja) * 2008-02-18 2013-10-30 日立協和エンジニアリング株式会社 配線基板
US7939449B2 (en) * 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
JP5426855B2 (ja) * 2008-09-18 2014-02-26 東京応化工業株式会社 ガラス基板の製造方法
EP2338171B1 (en) * 2008-10-15 2015-09-23 ÅAC Microtec AB Method for making an interconnection via
TWI402003B (zh) 2009-10-16 2013-07-11 Princo Corp 軟性多層基板之金屬層結構及其製造方法
CN102045939B (zh) * 2009-10-19 2014-04-30 巨擘科技股份有限公司 柔性多层基板的金属层结构及其制造方法
US8759691B2 (en) * 2010-07-09 2014-06-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2012029166A (ja) * 2010-07-26 2012-02-09 Seiko Instruments Inc パッケージ、パッケージの製造方法、圧電振動子、発振器
JP5603166B2 (ja) * 2010-08-23 2014-10-08 セイコーインスツル株式会社 電子デバイス、電子機器及び電子デバイスの製造方法
US8584354B2 (en) 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
KR101163222B1 (ko) * 2010-09-13 2012-07-06 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
JP5799235B2 (ja) 2010-11-19 2015-10-21 パナソニックＩｐマネジメント株式会社 半導体装置
US8736066B2 (en) * 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
JP2012164952A (ja) 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
US20120199386A1 (en) * 2011-02-04 2012-08-09 Ibiden Co., Ltd. Multilayer printed wiring board
US20120229990A1 (en) * 2011-03-08 2012-09-13 Ibiden Co., Ltd. Multilayer printed wiring board and method for manufacturing multilayer printed wiring board
US9420708B2 (en) * 2011-03-29 2016-08-16 Ibiden Co., Ltd. Method for manufacturing multilayer printed wiring board
US20120247818A1 (en) * 2011-03-29 2012-10-04 Ibiden Co., Ltd. Printed wiring board
US9171793B2 (en) 2011-05-26 2015-10-27 Hewlett-Packard Development Company, L.P. Semiconductor device having a trace comprises a beveled edge
CN103703874A (zh) * 2011-07-13 2014-04-02 揖斐电株式会社 电子部件内置电路板及其制造方法
WO2013008552A1 (ja) * 2011-07-13 2013-01-17 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US8724832B2 (en) 2011-08-30 2014-05-13 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
US8824706B2 (en) 2011-08-30 2014-09-02 Qualcomm Mems Technologies, Inc. Piezoelectric microphone fabricated on glass
JP5754333B2 (ja) * 2011-09-30 2015-07-29 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US8811636B2 (en) 2011-11-29 2014-08-19 Qualcomm Mems Technologies, Inc. Microspeaker with piezoelectric, metal and dielectric membrane
JP2013146780A (ja) * 2012-01-23 2013-08-01 Mitsuboshi Diamond Industrial Co Ltd 脆性材料基板のレーザ加工方法
KR20140048564A (ko) * 2012-10-16 2014-04-24 삼성전기주식회사 코어기판, 그의 제조방법 및 메탈 비아용 구조체
TWI489918B (zh) * 2012-11-23 2015-06-21 Subtron Technology Co Ltd 封裝載板
US9203373B2 (en) 2013-01-11 2015-12-01 Qualcomm Incorporated Diplexer design using through glass via technology
US9935166B2 (en) 2013-03-15 2018-04-03 Qualcomm Incorporated Capacitor with a dielectric between a via and a plate of the capacitor
US9634640B2 (en) 2013-05-06 2017-04-25 Qualcomm Incorporated Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods
US9264013B2 (en) 2013-06-04 2016-02-16 Qualcomm Incorporated Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods
US9406641B2 (en) * 2013-07-10 2016-08-02 Kinsus Interconnect Technology Corp. Compound carrier board structure of flip-chip chip-scale package and manufacturing method thereof
JP6244130B2 (ja) * 2013-07-26 2017-12-06 新光電気工業株式会社 発光素子搭載用パッケージ及び発光素子パッケージ
KR101483875B1 (ko) * 2013-07-31 2015-01-16 삼성전기주식회사 글라스 코어기판 및 그 제조방법
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP6273873B2 (ja) * 2014-02-04 2018-02-07 大日本印刷株式会社 ガラスインターポーザー基板の製造方法
JP2016004889A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板
JP2016004888A (ja) * 2014-06-17 2016-01-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TWI590735B (zh) * 2014-12-15 2017-07-01 財團法人工業技術研究院 訊號傳輸板及其製作方法
DE102015103724B4 (de) * 2015-03-13 2021-03-25 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Komponententräger mit Verwerfungsstabilisierungsstruktur und Verfahren zur Herstellung dazu
KR101795480B1 (ko) * 2015-04-06 2017-11-10 코닝정밀소재 주식회사 집적회로 패키지용 기판
JP6369436B2 (ja) * 2015-09-29 2018-08-08 大日本印刷株式会社 貫通電極基板および貫通電極基板の製造方法
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
EP3322267A1 (en) * 2016-11-10 2018-05-16 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with adhesion promoting shape of wiring structure
JP6372546B2 (ja) * 2016-11-15 2018-08-15 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
WO2018097408A1 (ko) * 2016-11-28 2018-05-31 주식회사 네패스 절연 프레임을 이용한 반도체 패키지 및 이의 제조방법
WO2018098649A1 (zh) * 2016-11-30 2018-06-07 深圳修远电子科技有限公司 集成电路封装方法以及集成封装电路
CN110494973A (zh) * 2017-05-17 2019-11-22 野田士克林股份有限公司 薄膜电容器构造及具备该薄膜电容器构造的半导体装置
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11652036B2 (en) * 2018-04-02 2023-05-16 Santa Clara Via-trace structures
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
WO2020112710A1 (en) * 2018-11-27 2020-06-04 Corning Incorporated 3d interposer with through glass vias - method of increasing adhesion between copper and glass surfaces and articles therefrom
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
JP7492969B2 (ja) 2019-02-21 2024-05-30 コーニング インコーポレイテッド 銅金属化貫通孔を有するガラスまたはガラスセラミック物品およびその製造方法
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
JP7302318B2 (ja) * 2019-06-13 2023-07-04 セイコーエプソン株式会社 配線基板、配線基板の製造方法、インクジェットヘッド、ｍｅｍｓデバイスおよび発振器
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11780210B2 (en) * 2019-09-18 2023-10-10 Intel Corporation Glass dielectric layer with patterning
JP7449076B2 (ja) * 2019-11-26 2024-03-13 Ｎｇｋエレクトロデバイス株式会社 セラミック配線基板の製造方法
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
JP2022133964A (ja) * 2021-03-02 2022-09-14 ソニーグループ株式会社 半導体基板、半導体基板の製造方法及び半導体基板を有する電子機器
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US20230197541A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Glass vias and planes with reduced tapering
WO2024095570A1 (ja) * 2022-11-02 2024-05-10 株式会社村田製作所 インダクタ部品
WO2024095569A1 (ja) * 2022-11-02 2024-05-10 株式会社村田製作所 インダクタ部品
WO2024095571A1 (ja) * 2022-11-02 2024-05-10 株式会社村田製作所 インダクタ部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154187A (ja) * 1990-10-18 1992-05-27 Mitsubishi Materials Corp スルーホール配線板の構造及びその製造方法
JPH08148782A (ja) * 1994-11-15 1996-06-07 Matsushita Electric Works Ltd 金属コア回路板
JP2000216514A (ja) 1999-01-27 2000-08-04 Matsushita Electric Ind Co Ltd 配線基板とその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5335163A (en) * 1976-09-14 1978-04-01 Hitachi Chemical Co Ltd Method of producing printed circuit board substrate having through hole from metallic material
EP0003801B1 (en) * 1978-02-17 1982-06-09 E.I. Du Pont De Nemours And Company Use of photosensitive stratum to create through-hole connections in circuit boards
JP2502760B2 (ja) 1989-08-04 1996-05-29 日本電信電話株式会社 薄形２次電池用充電器
JPH0367471U (ko) * 1989-11-02 1991-07-01
US5166097A (en) * 1990-11-26 1992-11-24 The Boeing Company Silicon wafers containing conductive feedthroughs
US5340947A (en) * 1992-06-22 1994-08-23 Cirqon Technologies Corporation Ceramic substrates with highly conductive metal vias
JP3193142B2 (ja) 1992-08-28 2001-07-30 株式会社東芝 基 板
EP0647090B1 (en) * 1993-09-03 1999-06-23 Kabushiki Kaisha Toshiba Printed wiring board and a method of manufacturing such printed wiring boards
US5718367A (en) * 1995-11-21 1998-02-17 International Business Machines Corporation Mold transfer apparatus and method
JPH10321986A (ja) * 1997-05-15 1998-12-04 Oki Electric Ind Co Ltd 部品実装構造
JP3961092B2 (ja) * 1997-06-03 2007-08-15 株式会社東芝 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法
US6153505A (en) * 1998-04-27 2000-11-28 International Business Machines Corporation Plastic solder array using injection molded solder
US6291776B1 (en) * 1998-11-03 2001-09-18 International Business Machines Corporation Thermal deformation management for chip carriers
JP2001105398A (ja) * 1999-03-04 2001-04-17 Seiko Epson Corp 加工方法
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
US6187418B1 (en) * 1999-07-19 2001-02-13 International Business Machines Corporation Multilayer ceramic substrate with anchored pad
US6653170B1 (en) * 2001-02-06 2003-11-25 Charles W. C. Lin Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit
JP4092890B2 (ja) * 2001-05-31 2008-05-28 株式会社日立製作所 マルチチップモジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154187A (ja) * 1990-10-18 1992-05-27 Mitsubishi Materials Corp スルーホール配線板の構造及びその製造方法
JPH08148782A (ja) * 1994-11-15 1996-06-07 Matsushita Electric Works Ltd 金属コア回路板
JP2000216514A (ja) 1999-01-27 2000-08-04 Matsushita Electric Ind Co Ltd 配線基板とその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008458B2 (en) 2014-06-26 2018-06-26 Sony Corporation Semiconductor device capable of realizing impedance control and method of manufacturing the same
US11652039B2 (en) 2019-03-12 2023-05-16 Absolics Inc. Packaging substrate with core layer and cavity structure and semiconductor device comprising the same
US11967542B2 (en) 2019-03-12 2024-04-23 Absolics Inc. Packaging substrate, and semiconductor device comprising same
US11981501B2 (en) 2019-03-12 2024-05-14 Absolics Inc. Loading cassette for substrate including glass and substrate loading method to which same is applied
US11437308B2 (en) 2019-03-29 2022-09-06 Absolics Inc. Packaging glass substrate for semiconductor, a packaging substrate for semiconductor, and a semiconductor apparatus
US11469167B2 (en) 2019-08-23 2022-10-11 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same
US11728259B2 (en) 2019-08-23 2023-08-15 Absolics Inc. Packaging substrate having electric power transmitting elements on non-circular core via of core vias and semiconductor device comprising the same

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