JP5603166B2 - 電子デバイス、電子機器及び電子デバイスの製造方法 - Google Patents

電子デバイス、電子機器及び電子デバイスの製造方法 Download PDF

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Description

本発明は、水晶振動子片や圧電素子に代表される電子デバイス及びその製造方法に関する。
水晶振動子は周波数特性に優れているため、デバイス、具体的にプリント基板実装部品の一つとして多用されている。ただし、水晶振動子の特性を安定させるには、外気の影響を遮断するため、密封容器に入れることが望ましく、このようなパッケージ構造の例は、「ガラス−セラミック複合体およびそれを用いたフラットパッケージ型圧電部品」などで提案されている（特許文献１）。
このパッケージは、ベースに水晶片を納め、キャップを被せてなる電子デバイスにおいて、水晶片とほぼ同じ熱膨張率の材料であるセラミックとガラス粉末とを混合したものを用いて、パッケージを構成することを特徴としている。
しかし、このパッケージはガラス−セラミック複合体であるため、１個のベースに水晶片を載せ、キャップを被せるところの単品生産によっており、生産性が著しく低い。加えて、ガラス−セラミック複合体は加工が難しく、生産コストが嵩む。
これらの欠点を解消するべく、パッケージを加工容易なガラスで製造する方法が提案されており、「電子部品パッケージ」などが提案されている（特許文献２）。
図１２を用いて従来例の概要を説明する。従来例では、ベース１１０に貫通孔を作製する工程（ａ）、貫通孔に低融点ガラスを流し込み、金属ピン１２０をはめ込む工程（ｂ）、金属ピン１２０を押し込む共に、ガラス板を凹状に加工する工程（ｃ）、電極１３０を印刷によって形成する工程（ｄ）、水晶振動子等の部品を金属ピンに搭載する工程（ｅ）、封止材１５０を介してキャップ１６０とベース１１０を封止接合する工程（ｆ）を経て、電子デバイス１００を製造する方法が提案されている。この中で（ｃ）の工程において、加熱温度をガラスの軟化点温度（約１０００℃）以上にすることで、ガラスを溶着させることで、ベース１１０に密着固定した金属ピン１２０を得ることができるため、工程（ｆ）で確実に機密性を保つことができ、低コストで製造できるというものである。
特開平１１−３０２０３４号公報 特開２００３−２０９１９８号公報
上述の電子デバイス１００の製造方法の工程（ｃ）において、図１３に示す課題がある。図１３は、工程（ｃ）の金属ピン部分の拡大図である。即ち、（ｃ−１）に示すように、金属ピン１２０が短い場合や、または、押し込み量が少ない場合には、金属ピン１２０が低融点ガラス１７０に包まれてしまう。このため、工程（ｄ）で形成する電極１３０と金属ピン１２０との電気的接続が確保できない。また、（ｃ−２）に示すように、設計通りに金属ピン１２０を押し込めても、ベース１１０が軟化点以上の温度にさらされているため、ガラスが金属ピン１２０の先端をカバーする可能性がある。さらには、（ｃ−３）に示すように、金属ピン１２０が約１０００℃の温度にさらされ、金属ピン１２０の周囲に酸化膜１８０が成長し、電極１３０と電子部品１４０とが導通しなくなるという課題がある。
上述した課題を解決するために、本発明は以下の手段を提供する。
本発明の電子デバイスは、ガラスにより形成されたベースと、前記ベースを貫通する貫通電極と、前記貫通電極の前記ベースの１の面側の端面上に形成されるとともに、前記ベースの１の面上に形成された回路パターンと、前記貫通電極の前記ベースの１の面と反対の面側の端面上に形成されるとともに、前記ベースの１の面と反対の面上に形成された電極パターンと、前記貫通電極と電気的に接続し、前記回路パターン上を覆う内部配線と、前記内部配線と電気的に接続し、かつ前記内部配線上に形成された接続部と、前記空洞部に設けられ、前記接続部と電気的に接続し、かつ前記接続部に設置された電子部品と、前記貫通電極と電気的に接続し、前記電極パターン上に形成された外部電極とを備えることを特徴とする。
これにより、電子デバイスにおいて、貫通電極と外部電極との電気的接続を確保し、電子部品と外部電極との導通を安定して保つとともに、配線抵抗の変化及び配線抵抗の上昇を防ぐ電子デバイスを製造できる。なお、前記ベースと前記貫通電極との間に低融点ガラスを有してもよい。
また、前記回路パターンと前記電極パターンは同一の材料で形成される。また、そのとき、抵抗値が低いアルミニウムを用いることができる。
また、前記内部配線は、前記外部電極と同一の材料で形成される。また、そのとき、内部配線及び外部電極は、金属拡散を防止する拡散防止層と、拡散防止層上に形成され、最表面が金で形成された表面層とを備える金属膜で形成することができる。また、本発明の構成により、イオン化傾向の小さい金属膜で覆うことで、より安定して外部電極が形成でき、電子部品と外部電極との導通を確保できる。また、ニッケル層を構成することで、アルミニウムや金の拡散を防止でき、安定した製品が提供できる。
また、前記回路パターン及び前記電極パターンは、それぞれ表面に凹部が形成される。
また、前記内部配線及び前記外部電極は、それぞれ単一の層で形成されていることを特徴とすることを特徴とする請求項１から５のいずれか一項に記載の電子デバイス。
これにより、研磨時に生じる段差により回路パターン及び電極パターンが薄くなる部分を前記内部配線及び外部電極でカバーできるため、電子部品と外部電極との導通を安定して、確保できる。
また、前記ベースの１の面と接合し、前記ベースとの間で外気と遮断された空洞部を形成するキャップを有することを特徴とする。また、前記キャップはアルミニウム、ガラス、シリコンのいずれかで形成されることを特徴とする。
また、前記電子部品が水晶振動子片であることを特徴する。
また、本発明に係る電子デバイスを用いた電子機器を提供することができる。
また、本発明に係る電子デバイスの製造方法は、ベースに貫通孔を形成する工程と、前記貫通孔に貫通電極を挿入して溶着する貫通電極形成工程と、前記貫通電極の端面を研磨する工程と、前記貫通電極の前記ベースの１の面側の端面上と、前記ベースの１の面上とに回路パターンを形成する回路パターン形成工程と、前記貫通電極の前記ベースの１の面と反対の面側の端面上と、前記ベースの１の面と反対の面上とに電極パターンを形成する電極パターン形成工程と、前記回路パターン上に内部配線を形成し、前記貫通電極と前記内部配線とを電気的に接続する内部配線形成工程と、前記電極パターン上に外部電極を形成し、前記貫通電極と前記外部電極とを電気的に接続する外部電極形成工程と、前記内部配線と電子部品とを電気的に接続する電子部品接続工程と、を備えることを特徴とする。
また、前記内部配線形成工程と前記外部電極形成工程とを同一の方法を用いて同一の工程で形成することを特徴とする。
また、前記回路パターン形成工程と前記電極パターン形成工程とを同一の方法を用いて同一の工程で形成することを特徴とする。
また、本発明に係る電子デバイスの製造方法は、ベースに貫通孔を形成する工程と、前記貫通孔に貫通電極を挿入して溶着する貫通電極形成工程と、前記貫通電極の端面を研磨する工程と、前記貫通電極の前記ベースの１の面側の端面上と、前記ベースの１の面上とに回路パターンを形成する回路パターン形成工程と、前記回路パターン上に内部配線を形成し、前記貫通電極と前記内部配線とを電気的に接続する内部配線形成工程と、前記内部配線と電子部品とを電気的に接続する電子部品接続工程と、前記貫通電極の前記ベースの１の面と反対の面側の端面上と、前記ベースの１の面と反対の面上とに電極パターンを形成する電極パターン形成工程と、前記電極パターン上に外部電極を形成し、前記貫通電極と前記外部電極とを電気的に接続する外部電極形成工程と、を備えることを特徴とする。
また、前記内部配線形成工程及び前記外部電極形成工程において、内部配線及び外部電極の少なくとも一方を無電解めっきにより形成することができる。こうすることでマスクが不要になるため、低コストで形成できる。
また、前記電子部品接続工程の後、前記ベースの１の面とキャップとを接合し、前記ベースと前記キャップとの間で外気と遮断された空洞部を形成するとともに、前記空洞部に前記電子部品を設けるキャップ接合工程を備えることを特徴とする。
１つの前記ベース上に複数の電子デバイスを一括形成した後、前記電子デバイスを個片化する工程を備える。これにより、本発明に係る電子デバイスを一括で製造することができ、電子デバイスの大量生産における製造時間及び工程の短縮及び低コスト化が図れる。
本発明によれば、電子デバイスにおいて、貫通電極と外部電極との電気的接続を確保し、電子部品と外部電極との導通を安定して保つとともに、配線抵抗の上昇による配線抵抗の変化を防ぐ電子デバイスを製造できるという効果を奏する。
本発明に係る電子デバイスの断面図である。 本発明に係る電子デバイスの製造工程を示す図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの貫通電極部分の拡大断面図である。 本発明に係る電子デバイスの別の製造工程を示す図である。 従来例の製造工程を示す図である。 従来例の金属ピン部の拡大断面図である。
以下、本発明の実施形態を図に基づいて詳細に説明する。図１は本発明に係る電子デバイスの断面図である。電子デバイス１において、ガラス製のベース１０及びキャップ５０で囲まれた外気と遮断だれた空洞部に電子部品４０が搭載されている。電子部品４０は、内部配線３１、回路パターン３０、貫通電極２１、電極パターン６０を介して、基板に実装される端子である外部電極６１と電気的に接続されている。キャップ５０としては、ガラス製に限らず、例えば、シリコン製のものでよく、圧力センサなどのＭＥＭＳデバイスの場合に用いることができる。また、キャップ５０はアルミ製のものも用いることができる。
図１では、電子デバイス１は、電子部品４０として音叉型の水晶振動子片を搭載した水晶振動子である。本願発明において、電子デバイスは、これに限らず、ＡＴカット水晶振動子、半導体回路、ＬＥＤ、各種センサなど、ベース１０上に搭載可能な電子デバイスを含む。また、電子デバイス１は、電子部品としてＬＥＤなどを搭載する場合はキャップを有しなくてもよい。
貫通電極２１は、鉄−ニッケル合金、コバール合金、鉄−ニッケル−クロム合金等が望ましい。ここで、この鉄ニッケル合金には、例えば３６％ Ｎｉ−Ｆｅ 合金、４２％ Ｎｉ−Ｆｅ 合金、４５％ Ｎｉ−Ｆｅ 合金、４７％ Ｎｉ−Ｆｅ 合金、５０％ Ｎｉ−Ｆｅ 合金、５２％ Ｎｉ−Ｆｅ 合金等が使用できる。またこの鉄ニッケルクロムとしては、例えば、４２Ｎｉ−６Ｃｒ−Ｆｅがあげられる。これらは、ベースと熱膨張係数の近い材料のため、製品の安定性が向上する。しかし、これら以外の金属でもよく、例えば、ベース１０と熱膨張係数が近く、熱履歴による破壊を防ぐことができるものを用いることができる。
回路パターン３０は、貫通電極２１などの酸化を防ぐために、貫通電極２１のベース１０の１の面側、すなわち空洞部の面側の端面上に形成されるとともに、ベース１０の１の面上に形成されている。また、電極パターン６０は、貫通電極２１のベース１０の１の面側の端面と反対の端面上に形成されるとともに、ベース１０の１の面と反対の面上に形成されている。回路パターン３０、電極パターン６０の形成方法としては、スパッタ法が一般的な方法であり、アルミニウム等の抵抗の低い金属を用いる。
また、内部配線３１、外部電極６１は、それぞれ金属膜で形成され、最表面は金、銀、白金等の貴金属を使用して表面層を形成される。貴金属は、イオン化傾向が小さく、耐腐食性があるため、長期的劣化を抑えることができ、本願発明を用いた電子デバイスの信頼性を向上させることができる。また、内部配線３１及び外部電極６１は、それぞれ単一の層で形成されている。
また、金属拡散を防ぐために拡散防止層として貴金属で形成された表面層の下地にニッケル等の金属層を形成しても良い。なお、内部配線３１、外部電極６１は、同一の材料を用いて形成することもできるが、異なる材料を用いて形成してもよい。
内部配線３１、外部電極６１の形成方法には、スパッタ法が一般的な方法である。また、内部配線３１、外部電極６１の各金属膜の形成方法にはめっき法を用いることができる。このとき、内部配線３１、外部電極６１の形成には、無電解めっきを用いることができる。また、めっきによる金属膜は、回路パターン３０上、又は電極パターン６０上だけに形成することも可能なため、通常のめっきによる回路基板などの上面の処理を省くことが可能になる。そのため、無電解めっき法は、スパッタ法、蒸着法に比べ、製造工程の無駄がなく、低コスト化が可能になる。なお、各金属膜は同様の形成方法により形成することもできるが、異なる方法を用いて形成してもよい。
また、回路パターン３０の上面に形成した内部配線３１と電子部品４０とを接続する接続部（図示しない）は、例えば銀ペースト等の導電接着剤を用いることができる。その場合、内部配線３１と電子部品４０とは、接続部である銀ペースト等の導電接着剤を焼成して接合される。しかし、電子部品４０の構成によっては、接続部として導電接着剤を用いなくても良い。例えば、内部配線３１の最表面に金を使用した場合、電子部品４０上に形成した金バンプ（図示しない）を接続部として用いることができる。その場合、電子部品４０上に形成した金バンプと内部配線３１の金膜とを熱圧着によって接合する金−金接合などを導電接着剤の代わりに用いて接合することができる。
また、外部電極６１は、ベース１０が脆い場合は、基板実装時の応力を緩和する銀ペースト等の導電性接着剤で形成することもできる。
次に、製造方法を図２から図１０を用いて説明する。図２から図１０は、ウェハーレベルで作製され、最後にダイシング等で切断されて得られる電子デバイスの製造方法を示す。なお、本願発明は、これに限定されず、はじめから個別パッケージで形成されてもよい。
図２は、本発明に係る電子デバイスの製造工程を示す図である。
図２（ａ）は、ベース１０に貫通孔を形成する工程である。貫通孔は、サンドブラスト、レーザー加工、ドリル加工、熱プレス加工等で製造する。
図２（ｂ）は、貫通孔に図示しない低融点ガラスを塗布し、貫通電極２０を挿入し、溶着する工程である。
図３、図４は、図２（ｂ）の貫通電極２０部分を拡大した図である。貫通電極２０は孔から落ちないようにＴ字型のものを用いる。この貫通電極２０は、例えば大径部と小径部とからなる断面Ｔ型の金属ピンを用いることができる。図２（ｂ）では、ガラス溶着させるためには、少なくとも低融点ガラスが溶ける温度である４００〜５００℃にする必要がある。また、低融点ガラスを用いない場合には、ベース１０のガラス軟化点温度以上（約１０００℃）にする必要がある。そのため、ベース１０及び低融点ガラス７０に覆われていない場所は、図３、図４に示すように、貫通電極２０の露出した部分に酸化膜８０が生成され、導通が取れなくなる場合がある。その場合、酸化膜８０を除去する必要がある。
そこで、貫通電極２０のＴ字の頭部分と、図３、図４で示したＴ字部分を覆う酸化膜８０、及び低融点ガラス７０を除去して、切削された貫通電極２１を形成する工程を行う。
図５は、図２（ｃ）の貫通電極２０部分を拡大した図である。図５は、貫通電極２１、及びベース１０を薄く研磨する工程である。この工程により、貫通電極２１を覆う酸化膜９０、及び低融点ガラス７０がなくなり、ベース１０の両面において、貫通電極２１を介して導通が取れる状態にできる。また、ベース１０、貫通電極２１、低融点ガラス７０を同時に研磨するため、一番軟らかい材質である低融点ガラス７０がベース１０の面よりも多めに研磨され、図５に示すように段差が生じる。なお、低融点ガラス７０を用いない場合には図８に示す構成となる。この場合は、ベース１０より貫通電極２０の方が軟らかい材質のため、貫通電極２１がベース１０の面よりも多めに研磨され、図８に示すように段差が生じる虞がある。すなわち、貫通電極２１とベース１０とでベースの１の面及び１の面と反対の面に凹部が形成される。
図２（ｄ）は、回路パターン３０を貫通電極２１のベース１０の１の面側の端面上と、ベース１０の１の面上とにスパッタ法を用いて形成するとともに、電極パターン６０を貫通電極２１のベース１０の１の面側の端面と反対の端面上と、ベース１０の１の面と反対の面上とにスパッタ法を用いて形成する工程である。図６は、図２（ｄ）における貫通電極２１部分を拡大した図である。ベース１０、貫通電極２０、低融点ガラス７０を同時に研磨するため、一番軟らかい材質である低融点ガラス７０がベース１０の面よりも多めに研磨され、段差が生じる。これにより、回路パターン３０及び電極パターン６０は、表面に凹部が形成される。この状態で回路パターン３０、電極パターン６０を形成するため、回路パターン３０、電極パターン６０が非常に薄くなる場所ができ電気抵抗が大きくなる。その場合、形成された段差による影響をカバーする必要がある。なお、低融点ガラス７０を用いない場合には図９に示す構成となる。図９に示すように、ベース１０の面及び貫通電極２０に段差が生じる場合、回路パターン３０、電極パターン６０を形成すると、回路パターン３０、電極パターン６０が非常に薄くなる場所ができ電気抵抗が大きくなる。すなわち、回路パターン及び電極パターンの表面に凹部が形成される。
そこで、図２（ｅ）に示す回路パターン３０上、及び電極パターン６０上にそれぞれ内部配線３１、及び外部電極６１を形成し、それぞれを貫通電極と電気的に接続する工程を行う。図２（ｄ）から図２（ｅ）までに自然酸化膜が形成される可能性があるが、めっき前に薬液洗浄することで、きれいに除去することができる。無電解めっきにより、スパッタ法による膜形成では必要なマスクが不要になり、一度に内部配線３１、及び、外部電極６１を形成できる。そのため、バッチで処理でき、他の工法に比べて低コストで、量産性がよい。なお、内部配線及び外部電極はそれぞれ単一の層で形成される場合、貫通電極上に形成された回路パターンとベース上に形成された回路パターンとが接続していなくてもよい。
図７は、図２（ｅ）の貫通電極２０部分を拡大した図である。図７の図２（ｅ）に示すように、この時点で、図６に示す段差による影響をカバーでき、導通を安定して保つことができる。これにより、内部配線３１及び外部電極６１は、それぞれ単一の層で形成される。なお、段差による影響をカバーできればよいため、必ずしも内部配線３１、及び外部電極６１の各金属膜は一度に形成しなくてもよい。また、各金属膜は、導通を保つことができればよいため、それぞれ少なくとも回路パターン３０上、又は電極パターン６０上に覆うように形成されていればよい。低融点ガラス７０を用いない場合には図１０に示す構成となる。
また、内部配線３１、外部電極６１のうち少なくとも一方は、金属微粒子を焼成することで形成してもよい。この方法では、金属微粒子は、インクジェット装置で塗布できるように溶液中に分散している。このとき、予め、回路パターン３０、又は電極パターン６０の位置をマッピングしておくことで、回路パターン３０のみ、又は電極パターン６０に金属微粒子を塗布でき、塗布された金属微粒子を焼成して、内部配線３１、外部電極６１を形成することができる。なお、図２（ｄ）から図２（ｅ）までに形成される自然酸化膜は、塗布前に薬液洗浄することで除去する。金属微粒子を焼成して金属膜を形成することにより、マスクが不要になり、スパッタ法に比べて低コストで製造できる。
また、内部配線３１、外部電極６１はそれぞれスパッタ法、蒸着法とフォトリソ法を組み合わせて形成してもよい。なお、内部配線３１、外部電極６１は同一の方法を用いることにより、同一工程で形成することができる。また、内部配線３１、外部電極６１は、異なる方法を用いて、別々の工程で形成してもよい。例えば、内部配線３１、外部電極６１の一方に金属微粒子を塗布し、焼成して形成、他方をその他の方法等で形成する場合、別々の工程で形成する。
図２（ｆ）は、電子部品４０を設置し、内部配線３１と電子部品４０とを接続する電子部品接続工程である。回路パターン３０、及び内部配線３１を介して電子部品４０を設置する。内部配線３１と電子部品４０とを接続する接続部（図示しない）は、例えば銀ペースト等の導電接着剤を用いることができる。その場合、内部配線３１と電子部品４０とは、接続部である銀ペースト等の導電接着剤を焼成して接合される。また、電子部品４０の構成によっては、接続部として導電接着剤を用いなくても良い。例えば、内部配線３１の最表面に金を使用した場合、電子部品４０上に形成した金バンプ（図示しない）を接続部として用いることができる。その場合、電子部品４０上に形成した金バンプと内部配線３１の金膜とを熱圧着によって接合する金−金接合などを導電接着剤の代わりに用いて接合することができる。
図２（ｇ）は、ベース１０に搭載された電子部品４０を保護するため、凹上に加工したキャップ５０をベース１０と接合するキャップ接合工程である。この工程において、ベース１０の１の面とキャップ５０とで空洞部を形成する。これにより、空洞部に電子部品が設けられる。また、キャップ５０の材質は、例えばシリコン、ガラス、アルミニウム等を用いることができ、接合方法や、真空度やコスト等などの電子部品４０に要求される仕様を考慮して選択すればよい。例えば、電子部品４０が水晶振動子片であり、ベース１０とキャップ５０との接合後に周波数調整をする場合には、キャップ５０にはガラス製の部材を選択することが望ましい。また、接合方法として、例えば接着や陽極接合、金−金接合等を用いることができる。なお、ベース１０が凹上に加工されている場合、キャップ５０は凹上に形成される必要はない。この場合、空洞部が形成され、電子部品が空洞部に設けられていればよい。
図２（ｈ）は、パッケージを個片化する工程である。すなわち、１つのベース１０上に複数の電子デバイスを一括形成した後、電子デバイスを個片化する工程である。この工程において、キャップ５０の材質によって．個片化する方法は変わるが、ダイシング、またはレーザーカットによって行うことができる。
次に、本発明に係る電子デバイスの第２の製造方法を図１１を用いて説明する。なお、図２と同一の工程についてはその説明を省略し、図２と異なる点を示す。図１１は、本発明に係る電子デバイスの製造工程を示す図である。
図１１（ａ）、図１１（ｂ）、図１１（ｃ）、図１１（ｆ）、図１１（ｇ）は、それぞれ先に述べた図２（ａ）、図２（ｂ）、図２（ｃ）、図２（ｆ）、図２（ｇ）と同一であるため、その説明を省略する。
図１１（ｄ）は、貫通電極２１のベース１０の１の面側の端面上及びベース１０の１の面上に回路パターン３０のみを形成する工程である。
図１１（ｅ）は回路パターン３０上に内部配線３１を形成する工程である。置換型無電解めっき法を用いることで、内部配線３１のみを形成することができる。
図１１（ｈ）は、電極パターン６０と外部電極６１を形成する工程である。電極パターン６０は貫通電極２１のベース１０の１の面側の端面と反対の端面上と、ベース１０の１の面と反対の面上とにスパッタ法を用いて形成する。また、外部電極６１は、電極パターン６０上に無電解めっきを用いて形成する。また、外部電極６１は、導電性接着剤を印刷して焼成することで形成してもよい。また、他に導電接着剤上にスパッタ法による金属膜を形成しても良い。
図１１（ｉ）は、パッケージを個片化する工程である。具体的には、キャップ５０の材質によって、個片化する方法は変わるが、ダイシング、またはレーザーカットによって行うことができる。なお、図１１（ｇ）に示すキャップ接合工程は、図１１（ｆ）で示す電子部品接続工程の後であればよく、必ずしも図１１に示す工程順である必要はない。
本発明の電子デバイスは、例えば、本発明の電子デバイスを発振子として用いた発振器又は時計、本発明の電子デバイスを計時部に備えた携帯情報機器、本発明の電子デバイスを時刻情報などの電波を受信部に備えた電波時計等の電子機器に用いることができる。
１ 電子デバイス
１０ ベース
２０ 貫通電極
２１ 切削された貫通電極
３０ 回路パターン
３１ 内部配線
４０ 電子部品
５０ キャップ
６１ 電極パターン
６０ 外部電極
７０ 低融点ガラス
８０ 酸化膜
１００ 電子デバイス
１１０ ベース
１２０ 金属ピン
１３０ 電極
１４０ 電子部品
１５０ 封止材
１６０ キャップ
１７０ 低融点ガラス
１８０ 酸化膜

Claims (15)

  1. ガラスにより形成されたベースと、
    前記ベースを貫通し、金属ピンで形成される貫通電極と、
    前記貫通電極の前記ベースの１の面側の端面上に形成されるとともに、前記ベースの１の面上に形成された回路パターンと、
    前記貫通電極の前記ベースの１の面と反対の面側の端面上に形成されるとともに、前記ベースの１の面と反対の面上に形成された電極パターンと、
    前記貫通電極と電気的に接続し、前記回路パターンを覆う内部配線と、
    前記内部配線と電気的に接続し、かつ前記内部配線上に形成された接続部と、
    前記接続部と電気的に接続し、かつ前記接続部に設置された電子部品と、
    前記貫通電極と電気的に接続し、前記電極パターンを覆う外部電極と、
    を備え、
    前記回路パターン及び前記電極パターンは、前記ベースの面上に形成された部分と異なる部分に凹部を有し、
    前記内部配線及び前記外部電極は、前記凹部を埋めることを特徴とする電子デバイス。
  2. 前記回路パターンは、前記電極パターンと同一の材料で形成されることを特徴とする請求項１に記載の電子デバイス。
  3. 前記内部配線は、前記外部電極と同一の材料で形成されることを特徴とする請求項１または請求項２に記載の電子デバイス。
  4. 前記内部配線及び前記外部電極は、金属拡散を防止する拡散防止層と、前記拡散防止層上に形成され、最表面が金で形成された表面層とを備える金属膜で形成されることを特徴とする請求項３に記載の電子デバイス。
  5. 前記内部配線及び前記外部電極は、それぞれ単一の層で形成されていることを特徴とすることを特徴とする請求項１から３のいずれか一項に記載の電子デバイス。
  6. 前記回路パターン及び前記電極パターンはアルミニウムで形成されることを特徴とする請求項２に記載の電子デバイス。
  7. 前記拡散防止層は、ニッケルで形成されていることを特徴とする請求項４に記載の電子デバイス。
  8. 前記ベースの１の面と接合し、前記ベースとの間で外気と遮断された空洞部を形成するキャップを有することを特徴とする請求項１から７のいずれか一項に記載の電子デバイス。
  9. 前記キャップはアルミニウム、ガラス、シリコンのいずれかで形成されることを特徴とする請求項８に記載の電子デバイス。
  10. 請求項１から９のいずれか一項に記載の電子デバイスを用いた電子機器。
  11. ガラスにより形成されたベースと、前記ベースを貫通する貫通電極と、前記貫通電極の端面上に形成される回路パターン及び電極パターンと、前記回路パターンを覆う内部配線と、前記内部配線上に形成された接続部と、前記接続部に設置された電子部品と、前記電極パターンを覆う外部電極と、を備える電子デバイスの製造方法であって、
    金属ピンで形成される前記貫通電極の端面を研磨し、前記前記貫通電極の端面に生成された酸化膜を除去する工程と、
    前記貫通電極の前記ベースの１の面側の端面上と、前記ベースの前記１の面上とに前記回路パターンを形成するとともに、前記回路パターンにおいて前記ベースの前記１の面上に形成された部分と異なる部分に凹部を形成する回路パターン形成工程と、
    前記貫通電極の前記ベースの前記１の面と反対の面側の端面上と、前記ベースの前記反対の面上とに前記電極パターンを形成するとともに、前記電極パターンにおいて前記ベースの前記反対の面上に形成された部分と異なる部分に凹部を形成する電極パターン形成工程と、
    前記回路パターンの凹部を埋めるとともに、前記回路パターンを覆う前記内部配線を形成し、前記貫通電極と前記内部配線とを電気的に接続する内部配線形成工程と、
    前記電極パターンの凹部を埋めるとともに、前記電極パターンを覆う前記外部電極を形成し、前記貫通電極と前記外部電極とを電気的に接続する外部電極形成工程と、
    を備えることを特徴とする電子デバイスの製造方法。
  12. 前記内部配線形成工程と前記外部電極形成工程とを同一の方法を用いて同一の工程で形成することを特徴とする請求項１１に記載の電子デバイスの製造方法。
  13. 前記回路パターン形成工程と前記電極パターン形成工程とを同一の方法を用いて同一の工程で形成することを特徴とする請求項１１または請求項１２に記載の電子デバイスの製造方法。
  14. 前記内部配線形成工程及び前記外部電極形成工程は、前記内部配線及び前記外部電極の少なくとも一方を無電解めっきで形成することを特徴とする請求項１１から１３のいずれか一項に記載の電子デバイスの製造方法。
  15. 前記電子部品接続工程の後、前記ベースの前記１の面とキャップとを接合し、前記ベースと前記キャップとの間で外気と遮断された空洞部を形成するとともに、前記空洞部に前記電子部品を設けるキャップ接合工程を備えることを特徴とする請求項１１から１４のいずれか一項に記載の電子デバイスの製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130155629A1 (en) * 2011-12-19 2013-06-20 Tong Hsing Electronic Industries, Ltd. Hermetic Semiconductor Package Structure and Method for Manufacturing the same
JP5980530B2 (ja) * 2012-03-15 2016-08-31 日本電波工業株式会社 圧電デバイス及び圧電デバイスの製造方法
JP6155551B2 (ja) * 2012-04-10 2017-07-05 セイコーエプソン株式会社 電子デバイス、電子機器および電子デバイスの製造方法
JP2014060245A (ja) * 2012-09-18 2014-04-03 Mitsubishi Electric Corp 半導体装置
JP2014093734A (ja) * 2012-11-06 2014-05-19 Sii Crystal Technology Inc 電子デバイス及び電子デバイスの製造方法
JP6247006B2 (ja) * 2013-01-23 2017-12-13 セイコーインスツル株式会社 電子デバイス、発振器及び電子デバイスの製造方法
JP2014143289A (ja) * 2013-01-23 2014-08-07 Seiko Instruments Inc 電子デバイスの製造方法、電子デバイス及び発振器
JP2014143558A (ja) * 2013-01-23 2014-08-07 Seiko Instruments Inc 電子デバイスの製造方法、電子デバイス及び発振器
JP2014143559A (ja) * 2013-01-23 2014-08-07 Seiko Instruments Inc 電子デバイスの製造方法、電子デバイス及び発振器
JP6163023B2 (ja) 2013-06-10 2017-07-12 日本電波工業株式会社 水晶デバイス及び水晶デバイスの製造方法
JP5705930B2 (ja) * 2013-08-21 2015-04-22 日本写真印刷株式会社 複合成形品及びその製造方法
JP6342643B2 (ja) * 2013-10-25 2018-06-13 セイコーインスツル株式会社 電子デバイス
US10334725B1 (en) * 2014-04-10 2019-06-25 Richard A. Marasas, Jr. Adhesive based reconfigurable electronic circuit building system
JP6349953B2 (ja) * 2014-05-20 2018-07-04 日亜化学工業株式会社 発光装置の製造方法
CN105958960A (zh) * 2016-06-29 2016-09-21 维沃移动通信有限公司 一种晶振及晶振制造方法
CN106169918A (zh) * 2016-06-29 2016-11-30 维沃移动通信有限公司 一种晶振及其制造方法
CN105958959A (zh) * 2016-06-29 2016-09-21 维沃移动通信有限公司 一种晶振和其制造方法
CN114469118B (zh) * 2020-10-23 2024-09-20 Oppo广东移动通信有限公司 电子设备及可穿戴设备
US11924965B2 (en) * 2022-04-25 2024-03-05 Taiwan Semiconductor Manufacturing Company Ltd. Package component and forming method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11302034A (ja) 1998-04-21 1999-11-02 Nec Kansai Ltd ガラス−セラミック複合体およびそれを用いたフラットパッケージ型圧電部品
JP2003209198A (ja) 2001-11-09 2003-07-25 Nippon Sheet Glass Co Ltd 電子部品パッケージ
JP3998984B2 (ja) * 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
JP2004022643A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 基板の製造方法
DE10235332A1 (de) * 2002-08-01 2004-02-19 Infineon Technologies Ag Mehrlagiger Schaltungsträger und Herstellung desselben
JP2006156435A (ja) * 2004-11-25 2006-06-15 Shinko Electric Ind Co Ltd 配線基板の製造方法
WO2009051295A1 (en) * 2007-10-19 2009-04-23 Young Joo Oh Metal capacitor and manufacturing method thereof
JP2009194091A (ja) * 2008-02-13 2009-08-27 Seiko Instruments Inc 電子部品、電子機器、及びベース部材製造方法
US8129888B2 (en) * 2008-08-05 2012-03-06 Daishinku Corporation Sealing member of piezoelectric resonator device and manufacturing method therefor
CN102197588A (zh) * 2008-08-27 2011-09-21 精工电子有限公司 压电振动器、振荡器、电子设备和电波钟以及压电振动器的制造方法
JP5305787B2 (ja) * 2008-08-27 2013-10-02 セイコーインスツル株式会社 電子部品パッケージの製造方法
JP2010177984A (ja) * 2009-01-29 2010-08-12 Epson Toyocom Corp 圧電振動子および圧電デバイス
JP5275155B2 (ja) * 2009-06-26 2013-08-28 セイコーインスツル株式会社 電子デバイスの製造方法

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