JP5642436B2 - 電子デバイス、電子機器及び電子デバイスの製造方法 - Google Patents

電子デバイス、電子機器及び電子デバイスの製造方法 Download PDF

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Description

本発明は、水晶振動子や圧電素子に代表される電子デバイス及びその製造方法に関する。
水晶振動子は周波数特性に優れているため、デバイス、具体的にプリント基板実装部品の一つとして多用されている。ただし、水晶振動子の特性を安定させるには、外気の影響を遮断するため、密封容器に入れることが望ましく、このようなパッケージ構造の例は、「ガラス−セラミック複合体およびそれを用いたフラットパッケージ型圧電部品」などで提案されている(特許文献1)。
このパッケージは、ベースに水晶片を納め、キャップを被せてなる電子デバイスにおいて、水晶片とほぼ同じ熱膨張率の材料であるセラミックとガラス粉末とを混合したものを用いて、パッケージを構成することを特徴としている。
しかし、このパッケージはガラス−セラミック複合体であるため、1個のベースに水晶片を載せ、キャップを被せるところは単品生産になっており、生産性が著しく低い。加えて、ガラス−セラミック複合体は加工が難しく、生産コストが嵩む。
これらの欠点を解消するべく、パッケージを加工容易なガラスで製造する方法が提案されており、「電子部品パッケージ」などが提案されている(特許文献2)。
図4を用いて従来例の概要を説明する。従来例では、図4(a)に示すベース110に貫通孔を作製する工程、図4(b)に示す貫通孔に低融点ガラスを流し込み、金属ピン120をはめ込む工程、図4(c)に示す金属ピン120を押し込む共に、ガラス板を凹状に加工する工程、図4(d)に示す電極130を印刷によって形成する工程、図4(e)に示す水晶振動子等の部品を金属ピンに搭載する工程、図4(f)に示す封止材150を介してキャップ160とベース110を封止接合する工程を経て、電子デバイス100を製造する方法が提案されている。この中で図4(c)の工程において、加熱温度をガラスの軟化点温度(約1000℃)以上にすることで、ガラスを溶着させることで、ベース110に密着固定した金属ピン120を得ることができるため、図4(f)の工程で確実に機密性を保つことができ、低コストで製造できるというものである。
特開平11−302034号公報 特開2003−209198号公報
上述の電子デバイス100の製造において、ベース110は多数個取りにしており、量産性が改善されるかのようになっているが、封止接合する図4(f)の工程ではキャップ160を個々に封止接合することで単品生産になっており、生産性が著しく低く、生産コストが嵩むという課題がある。また、封止材150が金属で形成された場合、露出部分が腐食する課題がある。
上述した課題を解決するために、本発明は以下の手段を提供する。
本発明の電子デバイスは、ガラス、またはシリコン、またはアルミニウムで形成されたベースと、前記ベースの第1の面から前記第1の面と反対の面まで貫通する貫通電極と、前記ベースの前記第1の面及び前記貫通電極の前記第1の面側の面に形成された回路パターンと、前記ベースの前記第1の面と反対の面及び前記貫通電極の前記反対の面側の面に形成された電極パターンと、前記回路パターンに電気的に接続する電子部品と、前記ベースと接合し、前記ベースの前記第1の面との間に空洞部を形成するリッドと、前記ベースの端部に備えられ、前記ベースと前記リッドとを接合し、露出部を有する接合部と、前記回路パターンを覆う金属膜で形成された外部電極と、前記接合部の露出部を覆う金属膜から形成される腐食防止部と、を備えることを特徴とする。
また、前記外部電極と前記腐食防止部とが、無電解めっきによって形成されることを特徴とする。
また、前記外部電極と前記腐食防止部とが、少なくともニッケル、金のいずれかを含有する金属膜で形成されることを特徴とする。
また、前記外部電極と前記腐食防止部とが同一の物質で形成されることを特徴とする。
また、前記回路パターン、前記電極パターン、及び前記接合部が同一の物質で形成されることを特徴とする。
また、前記回路パターン、前記電極パターン、及び前記接合部が、アルミニウムで形成されることを特徴とする。
また、前記電子部品が水晶振動子片であることを特徴とする。さらに、電子機器において、本発明の電子デバイスを用いたことを特徴とする。
また、本発明の電子デバイスの製造方法はベースに貫通孔を形成する工程と、前記貫通孔に貫通電極を挿入して溶着する貫通電極形成工程と、前記ベースの第1の面及び前記貫通電極の前記第1の面側の面に回路パターン及び接合部を形成する工程と、前記ベースの前記第1の面と反対の面及び前記貫通電極の前記反対の面側の面に電極パターンを形成する工程と、前記回路パターンと電子部品とを電気的に接続する電子部品接続工程と、前記ベースと凹状に加工されたリッドとを前記接合部で接合する接合工程と、接合された前記ベースと前記リッドを切断して個片化する個片化工程と、前記電極パターンを金属膜で形成された外部電極で覆う外部電極形成工程と、前記接合部の露出部を金属膜で形成された腐食防止部で覆う腐食防止部形成工程と、を備えることを特徴とする。
また、前記外部電極形成工程、及び前記腐食防止部形成工程は、無電解めっき法により同一工程で行うことを特徴とする。
また、前記接合工程において、前記リッドの前記接合部と接合する部分に前記接合部と拡散接合する金属膜が形成された前記リッドを用いることを特徴とする。
本発明によれば、外部電極と接合部の腐食防止部とを同時に、且つ、多量に形成することが可能なため、量産性が高く、信頼性が高く、構成素材の少ない電子デバイスが提供でき、低コストで製造できるという効果を奏する。
本発明に係る電子デバイスの断面図である。 本発明に係る電子デバイスの製造工程を示す図である。 本発明に係る電子デバイスの製造工程を示す図である。 従来例の金属ピン部の拡大断面図である。
以下、本発明の実施の形態を図に基づいて詳細に説明する。図1は本発明に係る電子デバイスの断面図である。電子デバイス1は、ガラス製のベース10の第1の面とリッド70とで囲まれた空洞部、すなわちパッケージ内部に電子部品60が搭載され、電子部品60は、回路パターン30、貫通電極20、電極パターン50を介して、基板(図示しない)に実装される端子である外部電極80と電気的に接続されている。ベース10としては、これに限らず、例えば、シリコン製のものでよく、圧力センサなどのMEMSデバイスの場合に用いることができる。また、放熱性と加工性を考慮して、アルミニウム製のものでもよい。また、ベース10がシリコン製及びアルミニウム製の場合には回路パターン30のショートを防止するためにそれぞれ酸化膜を表層に形成する。
図1では、電子デバイス1は、電子部品60として音叉型の水晶振動子片を搭載した水晶振動子である。本願発明において、電子デバイスは、これに限らず、ATカット水晶振動子、半導体回路、LED、各種センサなど、ベース10上に搭載可能な電子デバイスを含む。
貫通電極20は、鉄−ニッケル合金、コバール合金、鉄−ニッケル−クロム合金等が望ましい。ここで、この鉄ニッケル合金には、例えば36% Ni−Fe 合金、42% Ni−Fe 合金、45% Ni−Fe 合金、47% Ni−Fe 合金、50% Ni−Fe 合金、52% Ni−Fe 合金等が使用できる。またこの鉄ニッケルクロムとしては、例えば、42Ni−6Cr−Feがあげられる。しかし、これら以外の金属でもよく、例えば、熱履歴による破壊を防ぐことができるベース10と熱膨張係数が近いものを用いることができる。
回路パターン30は、ベース10の第1の面及び貫通電極の該第1の面側の面に形成され、貫通電極20と電子部品60とを電気的に接続する。また、回路パターン30は導電接着剤を焼成したものでも、フォトリソ法やメタルマスクを用いて形成した金属薄膜でもよい。また、金属微粒子を焼成して形成してもよい。また、回路パターン30はベース10の該第1の面において少なくとも貫通電極20と電子部品60とを電気的に接続することができる部分に形成されていればよい。
接合部40は、ベース10の第1の面のうち、例えば回路パターンを形成する部分と異なる部分に形成され、ベース10とリッド70とを接続する。また、接合部40はフォトリソ法を用いて形成した金属薄膜である。このとき接合部40は、ベース10の端部に形成され、露出している側面を有している。また、接合部40、ベース10及びリッド70の側面が同一面を形成していてもよい。
電極パターン50は、ベース10の第1の面と反対の面(第2の面)に形成される。また、電極パターン50は導電接着剤を焼成したものでも、フォトリソ法を用いて形成した金属薄膜でもよい。また、金属微粒子を焼成して形成してもよい。
回路パターン30、接合部40、電極パターン50は同じ物質でもよく、例えば安価なアルミニウムなどを用いる。こうすることで、使用材料を少なくすることができ、更には、回路パターン30、接合部40を同時に形成可能なり、低コストでの提供が可能となる。
また、回路パターン30と電子部品60とを接続する接続部(図示しない)を形成する場合、接続部は、例えば銀ペースト等の導電接着剤を用いることができる。その場合、回路パターン30と電子部品40とは、接続部である銀ペースト等の導電接着剤を焼成して接合される。しかし、電子部品40の構成によっては、接続部として導電接着剤を用いなくても良い。例えば、電子部品60上に形成した金バンプ(図示しない)を回路パターン30と超音波接合することで、導電接着剤を用いずに接合することができる。
外部電極80は、電極パターン50を覆う金属膜であり、基板に実装される部分である。外部電極80の材質としては、ニッケル等があり、更に最表面に金、白金、等の貴金属の膜を形成してもよい。このようにイオン化傾向の小さい金属膜で覆うことで、より安定した外部電極が形成できる。
腐食防止部90は接合部40を覆う金属膜であり、腐食防止部90の材質としては、ニッケル等があり、更に最表面に金、白金、等の貴金属の膜を形成してもよい。このようにイオン化傾向の小さい金属膜で覆うことで、より安定した腐食防止部90が形成できる。
次に、製造方法を図2、図3を用いて説明する。図2、図3は、ウェハーレベルで作製され、ダイシング等で切断されて得られる電子デバイスの製造方法を示す。
図2は、本発明に係る電子デバイスの製造工程を示す図である。
図2(a)は、ベース10に貫通孔を形成する工程である。貫通孔は、サンドブラスト、レーザー加工、ドリル加工、熱プレス加工等で製造する。ここで、ベース10がシリコンの場合、ベース10の熱酸化処理等により、酸化膜を形成する。また、ベース10がアルミニウムの場合、ベース10の化成処理、陽極酸化処理等により、酸化膜を形成する。これにより、シリコン、アルミニウムで形成したベース10部分に酸化膜が形成され、回路パターンを含む接続部がショートせず、電子デバイスとして使用することが可能になる。
図2(b)は、貫通電極20を挿入し、溶着する工程である。このとき、貫通孔に図示しない低融点ガラスを塗布し、溶着してもよい。
図2(c)は、ベース10上面に回路パターン30及び接合部40を、ベース10下面に電極パターン50を形成する工程である。回路パターン30及び接合部40及び電極パターン50はフォトリソ法やメタルマスクを用いるスパッタ法で形成する。なお、形成方法は、この限りではなく、例えば、金属微粒子を焼成することで形成してもよい。この方法では、金属微粒子は、インクジェット装置で塗布できるように溶液中に分散している。このとき、予め、貫通電極20の位置をマッピングしておくことで、回路パターン30及び接合部40及び電極パターン50のみに金属微粒子を塗布でき、塗布された金属微粒子を焼成して、回路パターン30及び接続合部40及び電極パターン50を形成することができる。このようにすることで、回路パターン30及び接合部40を同時に形成することができる。
図2(d)は、電子部品60を搭載する工程である。回路パターン30と電子部品60とを接続する接続部(図示しない)を形成する場合、接続部は、例えば銀ペースト等の導電接着剤を用いることができる。その場合、接続部である銀ペースト等の導電接着剤を焼成して接合される。また、電子部品60の構成によっては、接続部として導電接着剤を用いなくても良い。例えば、電子部品60上に形成した金バンプ(図示しない)を接続部として用いることができる。その場合、電子部品60上に形成した金バンプとベース10上の金属膜とを超音波接合法によって接合でき、導電接着剤を用いずに接合することができる。
図2(e)は、ベース10に搭載された電子部品60を保護するため、凹上に加工したリッド70をベース10と接合する工程である。リッド70の材質は、例えばシリコン、ガラス等を用いることができ、接合方法や、真空度やコスト等などの電子部品60に要求される仕様を考慮して選択すればよい。例えば、電子部品60が水晶振動子片であり、ベース10とリッド70との接合後に周波数調整をする場合には、リッド70にはガラス製の部材を選択することが望ましい。また、接合方法としては、陽極接合等を用いることができる。
図2(f)は、パッケージを個片化する工程である。具体的には、リッド70の材質によって.個片化する方法は変わるが、ダイシング、またはレーザーカットによって行うことができる。
図2(g)は個片化したパッケージに外部電極80、腐食防止部90を形成する工程である。腐食防止部90は、接合部40のアルミニウムを保護するために形成する。外部電極80、及び、腐食防止部90は無電解ニッケルめっきを行うことで、同時に形成することもできる。さらに、多数のパッケージを同時に処理することが可能なため、量産性が高く、低コストでの提供が可能となる。また、無電解ニッケルめっきを施した後に、更に無電解金めっきをすることで、信頼性を高めた製品を提供できる。なお、外部電極80及び腐食防止部90は、必ずしも同時に形成される必要はない。また、図2(c)において、接合部40を形成しない場合、図2(e)においてリッド70のベースと接合する部分に接合部を形成することができる。この形成方法は、例えば回路パターン30と接合部40とが別の物質で形成する場合に用いることができる。この場合においても、本実施形態と同様の効果を得られる。
図3は、本発明に係る電子デバイスの別の製造工程を示す図である。図3(a)から図3(d)の工程は、それぞれ図2(a)から図2(d)の工程と同様であるため、説明を省略する。
図3(e)は、リッド70のベース10と接合する部分、すなわち接合部40と接合する部分に金属膜41を形成する工程である。接合補助部41は、接合部40と拡散接合可能な金属膜である。例えば、接合部40がアルミニウムである場合、接合補助部41には、アルミニウム、金などが用いることができる。
図3(f)は、ベース10に搭載された電子部品60を保護するため、凹上に加工したリッド70をベース10と接合する工程である。図2(e)の工程と同様の工程であるが、接合補助部41があるため、接合方法として、金属拡散を起こす超音波接合、加熱加圧接合等を用いることが可能になる。
図3(g)及び図3(h)の工程は、それぞれ図2(f)及び図2(g)の工程と同様であるため、説明を省略する。
本発明の電子デバイスは、例えば、本発明の電子デバイスのうち、水晶振動子を発振子として用いた発振器又は時計、本発明の電子デバイスを計時部に備えた携帯情報機器、本発明の電子デバイスを時刻情報などの電波を受信部に備えた電波時計等の電子機器に用いることができる。
1 電子デバイス
10 ベース
20 貫通電極
30 回路パターン
40 接合部
41 接合補助部
50 電極パターン
60 電子部品
70 リッド
80 外部電極
90 腐食防止部
100 電子デバイス
110 ベース
120 金属ピン
130 電極
140 電子部品
150 封止材
160 キャップ

Claims (10)

  1. ガラス、またはシリコン、またはアルミニウムで形成されたベースと、
    前記ベースの第1の面から前記第1の面と反対の面まで貫通する貫通電極と、
    前記ベースの前記第1の面及び前記貫通電極の前記第1の面側の面に形成された回路パターンと、
    前記ベースの前記第1の面と反対の面及び前記貫通電極の前記反対の面側の面に形成された電極パターンと、
    前記回路パターンに電気的に接続する電子部品と、
    前記ベースと接合し、前記ベースの前記第1の面との間に空洞部を形成するリッドと、
    前記ベースの前記第1の面の端部に備えられ、前記ベースと前記リッドとを接合するとともに、露出部を有する接合部と、
    前記電極パターンを覆う金属膜で形成された外部電極と、
    前記接合部の露出部を覆う金属膜から形成される腐食防止部と、
    を備え
    前記外部電極と前記腐食防止部とが、無電解めっきによって形成されることを特徴とする電子デバイス。
  2. 前記外部電極と前記腐食防止部とが、少なくともニッケル、金のいずれかを含有する金属膜で形成されることを特徴とする請求項1に記載の電子デバイス。
  3. 前記外部電極と前記腐食防止部とが同一の物質で形成されることを特徴とする請求項に記載の電子デバイス。
  4. 前記回路パターン、前記電極パターン、及び前記接合部が同一の物質で形成されることを特徴とする請求項1からのいずれか一項に記載の電子デバイス。
  5. 前記回路パターン、前記電極パターン、及び前記接合部が、アルミニウムで形成されることを特徴とする請求項に記載の電子デバイス。
  6. 前記電子部品が水晶振動子片であることを特徴とする請求項1から請求項のいずれか一項に記載の電子デバイス。
  7. 請求項に記載の電子デバイスを用いた電子機器。
  8. ベースに貫通孔を形成する工程と、
    前記貫通孔に貫通電極を挿入して溶着する貫通電極形成工程と、
    前記ベースの第1の面及び前記貫通電極の前記第1の面側の面に回路パターン及び接合部を形成する工程と、
    前記ベースの前記第1の面と反対の面及び前記貫通電極の前記反対の面側の面に電極パターンを形成する工程と、
    前記回路パターンと電子部品とを電気的に接続する電子部品接続工程と、
    前記ベースと凹状に加工されたリッドとを接合部で接合する接合工程と、
    接合された前記ベースと前記リッドを切断して個片化する個片化工程と、
    前記電極パターンを金属膜で形成された外部電極で覆う外部電極形成工程と、
    前記接合部の露出部を金属膜で形成された腐食防止部で覆う腐食防止部形成工程と、
    を備えることを特徴とする電子デバイスの製造方法。
  9. 前記外部電極形成工程、及び前記腐食防止部形成工程は、無電解めっき法により同一工程で行うことを特徴とする請求項に記載の電子デバイスの製造方法。
  10. 前記接合工程において、前記リッドの前記接合部と接合する部分に前記接合部と拡散接合する金属膜が形成された前記リッドを用いることを特徴とする請求項8又は請求項9に記載の電子デバイスの製造方法。
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* Cited by examiner, † Cited by third party
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Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06314947A (ja) * 1993-04-30 1994-11-08 Matsushita Electric Ind Co Ltd 水晶振動子とその製造方法
US5837562A (en) * 1995-07-07 1998-11-17 The Charles Stark Draper Laboratory, Inc. Process for bonding a shell to a substrate for packaging a semiconductor
JP3735917B2 (ja) * 1996-01-23 2006-01-18 松下電器産業株式会社 振動子
JP2000244274A (ja) * 1999-02-22 2000-09-08 Siird Center:Kk 圧電振動子
JP2002050939A (ja) * 2000-08-03 2002-02-15 Seiko Instruments Inc 圧電振動子
JP2004080221A (ja) * 2002-08-13 2004-03-11 Fujitsu Media Device Kk 弾性波デバイス及びその製造方法
JP2009182806A (ja) * 2008-01-31 2009-08-13 Kyocera Kinseki Corp 圧電デバイス及びその製造方法
JP5076166B2 (ja) * 2008-05-16 2012-11-21 セイコーエプソン株式会社 圧電デバイス及びその封止方法
JP5305787B2 (ja) * 2008-08-27 2013-10-02 セイコーインスツル株式会社 電子部品パッケージの製造方法
WO2010023727A1 (ja) * 2008-08-27 2010-03-04 セイコーインスツル株式会社 圧電振動子、発振器、電子機器及び電波時計並びに圧電振動子の製造方法
JP5318685B2 (ja) * 2008-09-26 2013-10-16 セイコーインスツル株式会社 電子部品およびその製造方法

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