JP2003198069A - 回路基板及びその製造方法 - Google Patents
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Abstract
製造可能な回路基板及びその製造方法を提供する。 【解決手段】 貫通孔12が形成されたシリコン基板1
0と、貫通孔12の内壁に形成された導電膜18a、1
8b、18cと、シリコン基板10の少なくとも一側の
面に形成され、貫通孔12の少なくとも一部を覆う有機
樹脂膜20とを有する。
Description
製造方法に係り、特に高密度化、高速化に対応しうる回
路基板及びその製造方法に関する。
体部品は、急速に高密度化、高速化への対応が推進され
ている。これに伴い、回路基板についても、高密度化、
高速化への対応が要請されている。
て説明する。図7(a)は実装状態における従来の回路
基板の構造を示す断面図、図7(b)は回路基板の構造
を示す斜視図である。
は、実装基板106上に搭載されている。回路基板10
0と実装基板106とは、ハンダボール104a等を介
して電気的に接続されている。回路基板100の上面に
は、デカップリングキャパシタ108が形成されてい
る。実装基板106上に搭載された回路基板100上に
は、LSI基板110が搭載されている。回路基板10
0とLSI基板110とは、ハンダボール104b等を
介して電気的に接続されている。
うに貫通孔114が所定のピッチで形成されている。貫
通孔114の内部には金属よりなるビア116が埋め込
まれている。このような貫通孔114が形成された基板
100上には、通常、デカップリングキャパシタ等の受
動素子や、能動素子、電極等が形成されている。なお、
図7(b)においては、これらの素子等を省略してい
る。
板106の所定の配線とは、ビア116、電極パッド1
02a、102b、ハンダボール104a、104bを
介して、電気的に接続されている。
基板や、アルミナセラミックス、ガラスセラミックスか
らなるセラミック基板等が用いられている。
まず、配線として機能する銅箔内層板を、プリプレグと
呼ばれる炭素繊維に熱硬化性樹脂を含浸したシートと交
互に積層する。次いで、積層された銅箔内層板及びプリ
プレグを加圧し焼成することにより樹脂基板を製造す
る。次いで、ドリルを用いた機械加工により貫通孔を形
成する。次いで、表面に銅めっき処理を施す。
れる。まず、グリーンシートと呼ばれる焼結前のセラミ
ックシートにパンチングにより開口部を形成する。次い
で、表面に銅めっき処理を施す。次いで、複数枚のグリ
ーンシートを積層し、加圧し焼成する。
は、基板の表面と裏面とを電気的に接続するために、め
っき法により金属が埋め込まれる。
は、基板に形成される貫通孔の径をより小さくし、その
ピッチをより狭くすることが必要とされる。しかしなが
ら、樹脂基板や焼成セラミック基板を用いた回路基板で
は、貫通孔の径を小さくしたり、貫通孔のピッチを狭く
することに限界がある。
のパンチングが機械加工であるため、パンチの送りピッ
チよりも狭いピッチで貫通孔を形成することが困難であ
る。
工により貫通孔を形成するので、同様に、ドリルの送り
ピッチよりも狭いピッチで貫通孔を形成することは困難
である。また、微細な貫通孔を形成するために細いドリ
ルを用いた場合には、貫通孔の形成時にドリルが折れて
しまったり、基板自体が破壊される可能性がある。特
に、高いアスペクト比を有する貫通孔を狭いピッチで形
成しようとする場合には、基板が破壊される可能性がよ
り顕著なものになると考えられる。
っき法を用いるが、金属膜の成長速度が遅いため、長時
間のめっき時間が必要とされることとなる。例えば、め
っき法により、直径50μm、深さ300μmの貫通孔
内に金属を埋め込む場合には、およそ3日間のめっき処
理を行わなければならない。
るものとした場合には、めっき法による金属の埋め込み
では次のような難点がある。すなわち、貫通孔のアスペ
クト比が高くなるにつれて、めっき液が貫通孔に侵入す
るのが困難となり、貫通孔の内壁が部分的にめっきされ
なくなる。この結果、電気的導通の信頼性が低下するこ
ととなる。
を行うと、基板から汚染ガスが放出されたり、基板自体
が溶解してしまうため、キャパシタ等の受動素子を樹脂
基板上に形成するのは困難である。セラミック基板の場
合には、焼結により成形されるため、収縮のばらつき等
により寸法安定性が劣ることや、金属配線にボイドが発
生すること等の難点があり、微細化が困難である。
板に代えて、シリコン基板やガラス基板を用いることも
考えられる。シリコン基板等を用いた場合には、フォト
リソグラフィ技術による微細加工を適用することができ
る。したがって、シリコン基板等には、樹脂基板等に比
べてより微細な貫通孔を形成することが可能である。さ
らには、シリコン基板やガラス基板は、LSIチップと
同材或いは線膨張係数が近いため、温度変化に伴う応力
の発生が抑制され、信頼性を向上することができるとい
う利点もある。
微細な貫通孔に、めっき法により金属を埋め込むために
は、樹脂基板等の場合と同様に長時間を要する。また、
単に微細な貫通孔を狭いピッチで形成すると、基板の機
械的強度が低下し、さらには基板自体が破壊されてしま
う虞がある。また、単に狭いピッチで形成した微細な貫
通孔に金属を埋め込んだ場合には、熱膨張係数の差違に
より基板に応力が加わり、基板が損傷してしまうことも
考えられる。
とともに、短時間で製造可能な回路基板及びその製造方
法を提供することにある。
成された基板と、前記貫通孔の内壁に被膜され、内側の
空洞部に露出する導電膜と、前記基板の少なくとも一側
の面に形成され、前記貫通孔の開口部の少なくとも一部
を覆う有機樹脂よりなる補強膜とを有することを特徴と
する回路基板により達成される。
る工程と、前記貫通孔の内壁に、内側の空洞部に露出す
る導電膜を形成する工程と、前記基板の少なくとも一側
の面に、前記貫通孔の開口部を覆う有機樹脂よりなる補
強膜を形成する工程とを有することを特徴とする回路基
板の製造方法により達成される。
施形態による回路基板及びその製造方法について図1乃
至図3を用いて説明する。図1は本実施形態による回路
基板の構造を示す概略図、図2及び図3は本実施形態に
よる回路基板の製造方法を示す工程断面図である。
基板について図1を用いて説明する。図1(a)は本実
施形態による回路基板の上面図、図1(b)は図1
(a)のA−A′線断面図である。
0に、所定のピッチで貫通孔12が形成されている。シ
リコン基板10の両面には、シリコン酸化膜14a、1
4bが形成されている。貫通孔12の内壁には、シリコ
ン酸化膜14cが形成されている。
ン基板10の上面には、所定の形状にパターニングされ
た導電膜からなる配線16a、16b、16cが形成さ
れている。なお、配線16a、16b、16cは、シリ
コン基板10上に多数形成されているが、図1(a)で
は、3つのみ示している。
12の内壁には、図1(a)及び図1(b)に示すよう
に、導電膜18a、18b、18cが形成されている。
導電膜18a、18b、18cは、内側の空洞部に露出
している。
ぞれ配線16a、16b、16cに電気的に接続されて
いる。
シリコン基板10の上面には、貫通孔12の開口部13
を覆うように有機樹脂膜20が形成されている。有機樹
脂膜20は、貫通孔12が形成された回路基板の機械的
強度を補強する補強膜として機能するものである。有機
樹脂膜20の材料としては、例えば粘度が20000m
Pa・s以上の高粘性のソルダーレジストのように印刷
塗布できるものを用いることができる。また、フィルム
状レジストのように加圧若しくは加熱又は接着剤により
基板に貼り付けられるものを用いることができる。
れていないために強度が低下したシリコン基板10が、
加工が容易な有機樹脂膜20により補強されている。
(b)に示すように、配線16a、16b、16cに達
する複数の円形状の開口部22が所定の配列パターンで
形成されている。
ボール(図示せず)が形成される。
ン基板10の下面には、所定の形状にパターニングされ
た電極24が形成されている。
た導電膜18aを介して配線16aと電気的に接続され
ている。
1-xTiO3)からなる誘電体膜26が形成されている。
誘電体膜26の下面には、電極28が形成されている。
こうして、電極14と誘電体膜26と電極28とからな
るデカップリング型のキャパシタ30が構成されてい
る。
た導電膜18bを介して配線16bと電気的に接続され
ている。
10の下面には、電極パッド及びハンダボール(図示せ
ず)が設けられる。
成されている。
SI基板(図示せず)が搭載される。
ールを介して、例えばLSIの電源線に電気的に接続さ
れる。導電膜18bは、配線16b及びハンダボールを
介して、例えばLSIの接地線に電気的に接続される。
導電膜18cは、配線16c及びハンダボールを介し
て、例えばLSIの信号線に電気的に接続される。
態による回路基板は、実装基板(図示せず)上に搭載さ
れる。
ル等を介して、例えば実装基板の電源線に電気的に接続
される。導電膜18bは、電極28及びハンダボール等
を介して、例えば実装基板の電源線に電気的に接続され
る。
搭載されたLSI基板の所定の配線が、配線16a、1
6b、16c、導電膜18a、18b、18c等を介し
て実装基板の所定の配線に接続される。
は、貫通孔12が金属で埋め込まれておらず、貫通孔1
2の内壁に形成された導電膜18a、18b、18c
と、貫通孔12の開口部13を覆うように形成された有
機樹脂膜20とを有することに主な特徴の一つがある。
貫通孔12に金属を埋め込む場合には、回路基板の製造
に長時間を要していた。これに対し、本実施形態では、
貫通孔12に金属を埋め込むことなく、配線16a、1
6b、16cと電極24、28とを貫通孔12の内壁に
形成された導電膜18a、18b、18cにより接続す
るため、回路基板の製造に要する時間を短縮することが
できる。
る金属が貫通孔12に埋め込まれていないので、高温の
熱処理の際に回路基板に応力が生じるのを低減すること
ができる。
開口部13を覆うことにより、基板のうねりや反りを低
減することができ、回路基板の機械的強度を強く保つこ
とができる。
容易に形成することができるので、簡便に回路基板を補
強することができる。
による回路基板の製造方法について図2及び図3を用い
て説明する。
板10を熱酸化し、両面に厚さ1μmのシリコン酸化膜
14a、14bを形成する。
形成したシリコン基板10の一方の面にレジスト膜32
を形成する。次いで、フォトリソグラフィ技術により、
貫通孔12を形成するためのパターンを形成する(図2
(a))。パターンのピッチは、例えば223μmとす
ることができる。パターンの直径は、50μmとするこ
とができる。
(Reactive Ion Etching:RIE)法により、レジスト
膜32をマスクとしてシリコン酸化膜14aをエッチン
グする。
14bに対して高い選択比でシリコン基板10をエッチ
ングする。これにより、シリコン基板10に貫通孔12
が形成される。シリコン基板10の下面に形成されてい
るシリコン酸化膜14bは、エッチングされることなく
残される(図2(b))。
フィ技術を用いてシリコン基板10に貫通孔12を形成
する。このため、従来のドリルを用いた機械加工による
場合等よりも微細な貫通孔12をより狭いピッチで形成
することができ、高密度実装に対応しうる貫通孔12を
形成することができる。
の下面に形成されたシリコン酸化膜14bをエッチング
することなくシリコン基板10を選択的にエッチングす
るため、シリコン基板10が補強される。このため、微
細な貫通孔12を狭いピッチで形成した場合であって
も、貫通孔12を形成した際にシリコン基板10が破壊
されるのを防止することができる。
ることにより、貫通孔12の内壁にシリコン酸化膜14
cを形成する(図2(c))。
ical Vapor Deposition)法により、シリコン酸化膜1
4bが形成されたシリコン基板10の下面に、例えばT
iやCr、Cu等からなる導電膜34を形成する。(図
2(d))。
コン酸化膜14bをエッチングする(図3(a))。
たシリコン基板10の上面及びシリコン酸化膜14cが
形成された貫通孔12の内壁に導電膜を形成する。導電
膜の形成方法としては、例えば、スパッタ法等によりN
iからなるシード層を形成し、その後電界めっき法によ
りAuからなる金属膜を成長することにより形成するこ
とができる。
ても形成することができる。まず、10nmオーダーの
大きさのCu微粒子が溶解した脂肪酸有機金属溶液をシ
リコン酸化膜14a、14cに塗布する。次いで、30
0℃、10分間の熱処理を行うことにより乾燥する。こ
の工程を数回繰り返すことにより、0.2μmのCu膜
を形成する。次いで、電解めっき法によりPt膜又はA
u膜を0.5μm成長する。こうして、積層膜からなる
導電膜が形成される。
れた導電膜を、所定の形状にパターニングする。
16a、16b、16c(図1(a)参照)が形成され
るとともに、貫通孔12の内壁に導電膜18a、18
b、18cが形成される(図3(b))。
れた導電膜34を電極24の形状にパターニングする。
これにより、導電膜34からなる電極24が形成され
る。
れた電極24上に、例えばゾルゲル法によりBST膜を
形成する。次いで、BST膜を所定の形状にパターニン
グする。これにより、BSTからなる誘電体膜26が形
成される。次いで、誘電体膜26上に導電膜からなる電
極28を形成する。こうして、シリコン基板10の下面
にキャパシタ30が形成される(図3(c))。
により貫通孔12の下面側が覆われているので、回路基
板の機械的強度が強く保たれる。
シリコン基板10の上面に、例えば印刷法によりソルダ
ーレジスト膜を形成する。
グする。これにより、配線16a、16bに達する直径
110μmの円形状の開口部22が所定のピッチで形成
される。こうして、配線16a、16bが形成されたシ
リコン基板10の上面に、貫通孔12の開口部13を覆
うように有機樹脂膜20が形成される(図3(d))。
基板が製造される。
ぼ完全に貫通孔に金属を埋め込んでいた。このため、従
来の回路基板の製造には長時間を要していた。例えば、
めっき法により、直径50μm、深さ300μmの貫通
孔に金属を埋め込む場合には約60時間を要していた。
を金属で完全には埋め込まずに、貫通孔12の内壁に導
電膜18a、18b、18cを形成する。したがって、
回路基板の製造に要する時間を従来に比べて大幅に短縮
することが可能である。
ラフィ技術を用いてシリコン基板10に貫通孔12を形
成するので、微細な貫通孔12を狭いピッチで形成する
ことができ、高密度実装に対応しうる回路基板を形成す
ることができる。また、貫通孔12の形成の際には、シ
リコン基板10の下面に形成されたシリコン酸化膜14
bをエッチングすることなくシリコン基板10を選択的
にエッチングするため、シリコン基板10が補強され、
シリコン基板10が破壊されるのを防止することができ
る。また、貫通孔12の開口部13を覆うように有機樹
脂膜20を形成するので、回路基板の機械的強度を強く
保つことができる。
よる回路基板及びその製造方法について図4及び図5を
用いて説明する。図4は本実施形態による回路基板の構
造を示す断面図、図5は本実施形態による回路基板の製
造方法を示す工程断面図である。なお、図1乃至3に示
す第1実施形態による回路基板及びその製造方法と同一
の構成要素には、同一の符号を付して説明を省略又は簡
略にする。
図4を用いて説明する。図4(a)は本実施形態による
回路基板の上面図、図4(b)は図4(a)のA−A′
線断面図である。
板10の代わりにガラス基板36が用いられている点に
主たる特徴がある。
ン基板10が用いられている。したがって、シリコン基
板10に、配線16a、16b、16c、導電膜18
a、18b、18c、電極24を形成するためには、シ
リコン酸化膜14a、14b、14cをシリコン基板1
0の表面に形成して絶縁する必要があった。
は、ガラス基板36が用いられている。このため、第1
実施形態による場合と異なり、図4に示すように、ガラ
ス基板36の表面にシリコン酸化膜等の絶縁膜を形成す
ることなく絶縁性を確保することができる。したがっ
て、簡便な構成にすることができる。
法について図5を用いて説明する。
36の下面に、CVD法やスパッタ法等を用いて導電膜
34を形成する。
ガラス基板36を用いる。このため、シリコン基板10
を用いた第1実施形態による場合のように導電膜を形成
する前にシリコン酸化膜等の絶縁膜を形成する必要がな
い。
ト膜32を形成する。次いで、フォトリソグラフィ技術
により、貫通孔12を形成するためのパターンを形成す
る(図5(a))。
して高い選択比でガラス基板36をエッチングする。こ
れにより、ガラス基板36に貫通孔12が形成される。
ガラス基板36の下面に形成されている導電膜34は、
エッチングされることなく残される(図5(b))。
34をエッチングすることなくガラス基板36を選択的
にエッチングするため、導電膜34によりガラス基板3
6が補強される。このため、微細な貫通孔12を狭いピ
ッチで形成した場合であっても、ガラス基板36が破壊
されるのを防止することができる。
孔12の内壁に導電膜18a、18b、18cを形成す
るとともに、ガラス基板36の上面に配線16a、16
bを形成する(図5(c))。
た導電膜34を電極24の形状にパターニングする。こ
れにより、導電膜34からなる電極24が形成される。
た電極24上に、例えばゾルゲル法によりBST膜を形
成する。次いで、BST膜を所定の形状にパターニング
する。これにより、BSTからなる誘電体膜26が形成
される。次いで、誘電体膜26上に導電膜からなる電極
28を形成する。こうして、ガラス基板36の下面にキ
ャパシタ30が形成される(図5(c))。
により貫通孔12の下面側が覆われているので、回路基
板の機械的強度が強く保たれる。
ガラス基板36の上面に、例えば印刷法によりソルダー
レジスト膜を形成する。
グする。これにより、配線16a、16bに達する直径
110μmの円形状の開口部22が所定のピッチで形成
される。こうして、配線16a、16bが形成されたガ
ラス基板36の上面に、貫通孔12の開口部13を覆う
ように有機樹脂膜20が形成される(図5(d))。
基板が製造される。
12を形成する際に、ガラス基板36の下面に形成され
た導電膜34をエッチングすることなくガラス基板36
を選択的にエッチングするため、ガラス基板36が補強
され、ガラス基板36が破壊されるのを防止することが
できる。また、絶縁性のガラス基板36を用いているた
め、ガラス基板36の表面に絶縁膜を別途形成する必要
がない。したがって、第1実施形態に比べて製造工程を
より簡便にすることができる。
限らず種々の変形が可能である。
ガラス基板36を用いる場合を例に説明したが、シリコ
ン基板10又はガラス基板36に限定されるものではな
く、他のあらゆる基板を用いることができる。
0又はガラス基板36の一側の面のみに有機樹脂膜20
を形成したが、両面に有機樹脂膜を形成してもよい。
により貫通孔12の開口部13を完全に覆う場合を例に
説明したが、必ずしも完全に覆わなくてもよく、例え
ば、一部のみを覆うようにしてもよい。例えば、図6に
示すように、貫通孔12の開口部13を覆う有機樹脂膜
20に開口部が形成されていてもよい。この場合、貫通
孔12の開口部13を覆うように有機樹脂膜20を形成
した後、貫通孔12の開口部13を覆う有機樹脂膜20
の中央付近を例えばリソグラフィ技術により開口する。
貫通孔12の開口部13を覆う有機樹脂膜20に開口部
を形成することにより、その後の熱処理等において、貫
通孔12内の空気が自由に排出される。これにより、貫
通孔12内の空気の膨張による有機樹脂膜20等の損傷
を防止することができる。
を強くするために有機樹脂膜20を用いていたが、有機
樹脂膜20に限定されるものではない。貫通孔12の開
口部13を覆うことにより回路基板を補強することがで
きる膜であれば、他のあらゆる膜を用いることができ
る。
貫通孔12を形成していたが、RIE法に限定されるも
のではなく、他のあらゆるエッチング方法を適用しても
よい。
り貫通孔12を形成していたが、貫通孔12の形成方法
は、エッチングに限定されるものではない。例えば、サ
ンドブラスト(Sandblasting)法により、鋼の粒、砂、
その他の砥粒材を基板に噴射することにより貫通孔12
を形成してもよい。
0又はガラス基板36の上面に配線16を形成し、下面
に電極24、誘電体膜26、電極28を形成していた
が、これに限定されるものではなく、配線等を適宜形成
することができる。
ャパシタ30を形成していたが、その他の受動素子や能
動素子を形成してもよい。
0の両面及び貫通孔12の内壁に、シリコン酸化膜14
a、14b、14cを絶縁膜として形成していたが、シ
リコン酸化膜14a、14b、14cに限定されるもの
ではなくシリコン窒化膜など他の絶縁膜を形成してもよ
い。
前記貫通孔の内壁に被膜され、内側の空洞部に露出する
導電膜と、前記基板の少なくとも一側の面に形成され、
前記貫通孔の開口部の少なくとも一部を覆う有機樹脂よ
りなる補強膜とを有することを特徴とする回路基板。
て、前記基板と前記補強膜との間に形成され、前記導電
膜に電気的に接続された配線層を更に有することを特徴
とする回路基板。
て、前記導体膜は、前記配線層を介して外部に電気的に
接続されることを特徴とする回路基板。
載の回路基板において、前記基板の他側の面に形成さ
れ、前記導電膜に電気的に接続された他の導電膜を更に
有することを特徴とする回路基板。
て、前記貫通孔は、前記他の導体膜により覆われている
ことを特徴とする回路基板。
において、前記他の導電膜は、キャパシタの一方の電極
であることを特徴とする回路基板。
載の回路基板において、前記基板は、シリコン基板又は
ガラス基板であることを特徴とする回路基板。
載の回路基板において、前記補強膜は、有機樹脂よりな
ることを特徴とする回路基板。
と、前記貫通孔の内壁に、内側の空洞部に露出する導電
膜を形成する工程と、前記基板の少なくとも一側の面
に、前記貫通孔の開口部を覆う有機樹脂よりなる補強膜
を形成する工程とを有することを特徴とする回路基板の
製造方法。
造方法において、前記貫通孔を形成する工程の前に、前
記基板の一側の面に前記基板とエッチング特性が異なる
膜を形成する工程を更に有し、前記貫通孔を形成する工
程では、前記基板の他側の面から前記基板をエッチング
することにより前記貫通孔を形成することを特徴とする
回路基板の製造方法。
造方法において、前記貫通孔を形成する工程では、サン
ドブラスト法により前記基板に前記貫通孔を形成するこ
とを特徴とする回路基板の製造方法。
に記載の回路基板の製造方法において、前記導電膜を形
成する工程では、めっき法により前記貫通孔の内壁に前
記導電膜を形成することを特徴とする回路基板の製造方
法。
製造方法において、前記導電膜を形成する工程の前に、
金属微粒子を含有する液体を塗布して乾燥することによ
り前記貫通孔の内壁に前記金属微粒子を付着させる工程
を更に有することを特徴とする回路基板の製造方法。
に記載の回路基板の製造方法において、前記補強膜を形
成する工程では、粘性が20000mPa・s以上の有
機樹脂を前記基板に塗布することにより、前記有機樹脂
よりなる前記補強膜を形成することを特徴とする回路基
板の製造方法。
に記載の回路基板の製造方法において、前記補強膜を形
成する工程では、フィルムを前記基板に貼り付けること
により前記フィルムよりなる前記補強膜を形成すること
を特徴とする回路基板の製造方法。
基板の製造方法において、前記補強膜を形成する工程の
後に、前記補強膜に前記貫通孔に達する開口部を形成す
る工程を更に有することを特徴とする回路基板の製造方
法。
金属が埋め込まれておらず、貫通孔の内壁に基板両面の
電極、配線等を電気的に接続する導電膜が形成され、貫
通孔を覆うように補強膜が形成されているので、微細な
貫通孔が狭いピッチで形成されていても基板の機械的強
度の低下を招くことない。したがって、高密度実装に対
応しうる回路基板を提供することができる。
め込まずに、貫通孔の内壁に基板両面の電極、配線等を
電気的に接続する導電膜を形成するので、回路基板の製
造に要する時間を従来に比べて大幅に短縮することがで
きる。
示す概略図である。
法を示す工程断面図(その1)である。
法を示す工程断面図(その2)である。
示す概略図である。
法を示す工程断面図である。
面図である。
Claims (10)
- 【請求項1】 貫通孔が形成された基板と、 前記貫通孔の内壁に被膜され、内側の空洞部に露出する
導電膜と、 前記基板の少なくとも一側の面に形成され、前記貫通孔
の開口部の少なくとも一部を覆う有機樹脂よりなる補強
膜とを有することを特徴とする回路基板。 - 【請求項2】 請求項1記載の回路基板において、 前記基板と前記補強膜との間に形成され、前記導電膜に
電気的に接続された配線層を更に有することを特徴とす
る回路基板。 - 【請求項3】 請求項2記載の回路基板において、 前記導体膜は、前記配線層を介して外部に電気的に接続
されることを特徴とする回路基板。 - 【請求項4】 請求項1乃至3のいずれか1項に記載の
回路基板において、 前記基板の他側の面に形成され、前記導電膜に電気的に
接続された他の導電膜を更に有することを特徴とする回
路基板。 - 【請求項5】 請求項4記載の回路基板において、 前記貫通孔は、前記他の導体膜により覆われていること
を特徴とする回路基板。 - 【請求項6】 基板に貫通孔を形成する工程と、 前記貫通孔の内壁に、内側の空洞部に露出する導電膜を
形成する工程と、 前記基板の少なくとも一側の面に、前記貫通孔の開口部
を覆う有機樹脂よりなる補強膜を形成する工程とを有す
ることを特徴とする回路基板の製造方法。 - 【請求項7】 請求項6記載の回路基板の製造方法にお
いて、 前記貫通孔を形成する工程の前に、前記基板の一側の面
に前記基板とエッチング特性が異なる膜を形成する工程
を更に有し、 前記貫通孔を形成する工程では、前記基板の他側の面か
ら前記基板をエッチングすることにより前記貫通孔を形
成することを特徴とする回路基板の製造方法。 - 【請求項8】 請求項6又は7記載の回路基板の製造方
法において、 前記導電膜を形成する工程では、めっき法により前記貫
通孔の内壁に前記導電膜を形成することを特徴とする回
路基板の製造方法。 - 【請求項9】 請求項6乃至8のいずれか1項に記載の
回路基板の製造方法において、 前記補強膜を形成する工程では、粘性が20000mP
a・s以上の有機樹脂を前記基板に塗布することによ
り、前記有機樹脂よりなる前記補強膜を形成することを
特徴とする回路基板の製造方法。 - 【請求項10】 請求項6乃至9記載の回路基板の製造
方法において、 前記補強膜を形成する工程の後に、前記補強膜に前記貫
通孔に達する開口部を形成する工程を更に有することを
特徴とする回路基板の製造方法。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006173251A (ja) * | 2004-12-14 | 2006-06-29 | Fujikura Ltd | 配線基板の製造方法 |
US7994641B2 (en) | 2008-06-26 | 2011-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
JP2014504451A (ja) * | 2010-12-08 | 2014-02-20 | テッセラ,インコーポレイテッド | ウェハでのコンプライアントな相互接続 |
WO2015076301A1 (ja) | 2013-11-21 | 2015-05-28 | 大日本印刷株式会社 | 貫通電極基板及び貫通電極基板を用いた半導体装置 |
JP2016034030A (ja) * | 2015-09-29 | 2016-03-10 | 大日本印刷株式会社 | 貫通電極基板および貫通電極基板の製造方法 |
US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
US9620437B2 (en) | 2010-12-02 | 2017-04-11 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
JP2018113283A (ja) * | 2017-01-06 | 2018-07-19 | 大日本印刷株式会社 | インターポーザー及びその製造方法、並びに、インターポーザーを備える半導体装置 |
US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4501464B2 (ja) * | 2003-04-25 | 2010-07-14 | 株式会社デンソー | 厚膜回路基板、その製造方法および集積回路装置 |
JP4098673B2 (ja) * | 2003-06-19 | 2008-06-11 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
US20070007637A1 (en) * | 2004-08-12 | 2007-01-11 | Marinov Valery R | Multi-layered substrate assembly with vialess electrical interconnect scheme |
JP2007103410A (ja) * | 2005-09-30 | 2007-04-19 | Elpida Memory Inc | 密集コンタクトホールを有する半導体デバイス |
US7407413B2 (en) * | 2006-03-03 | 2008-08-05 | Fci Americas Technology, Inc. | Broadside-to-edge-coupling connector system |
US7431616B2 (en) * | 2006-03-03 | 2008-10-07 | Fci Americas Technology, Inc. | Orthogonal electrical connectors |
US20070207632A1 (en) * | 2006-03-03 | 2007-09-06 | Fci Americas Technology, Inc. | Midplane with offset connectors |
US7500871B2 (en) | 2006-08-21 | 2009-03-10 | Fci Americas Technology, Inc. | Electrical connector system with jogged contact tails |
US7497736B2 (en) | 2006-12-19 | 2009-03-03 | Fci Americas Technology, Inc. | Shieldless, high-speed, low-cross-talk electrical connector |
US7422444B1 (en) * | 2007-02-28 | 2008-09-09 | Fci Americas Technology, Inc. | Orthogonal header |
US7811100B2 (en) | 2007-07-13 | 2010-10-12 | Fci Americas Technology, Inc. | Electrical connector system having a continuous ground at the mating interface thereof |
US8764464B2 (en) | 2008-02-29 | 2014-07-01 | Fci Americas Technology Llc | Cross talk reduction for high speed electrical connectors |
US8557700B2 (en) | 2008-05-09 | 2013-10-15 | Invensas Corporation | Method for manufacturing a chip-size double side connection package |
MY164930A (en) | 2008-11-14 | 2018-02-15 | Molex Inc | Connector with terminals forming differential pairs |
CN102318143B (zh) | 2008-12-12 | 2015-03-11 | 莫列斯公司 | 谐振调整连接器 |
US9277649B2 (en) | 2009-02-26 | 2016-03-01 | Fci Americas Technology Llc | Cross talk reduction for high-speed electrical connectors |
US8366485B2 (en) | 2009-03-19 | 2013-02-05 | Fci Americas Technology Llc | Electrical connector having ribbed ground plate |
US8267721B2 (en) | 2009-10-28 | 2012-09-18 | Fci Americas Technology Llc | Electrical connector having ground plates and ground coupling bar |
US8616919B2 (en) | 2009-11-13 | 2013-12-31 | Fci Americas Technology Llc | Attachment system for electrical connector |
JP2013098209A (ja) * | 2011-10-28 | 2013-05-20 | Seiko Epson Corp | 回路基板、電子デバイス、電子機器、及び回路基板の製造方法 |
EP2624034A1 (en) | 2012-01-31 | 2013-08-07 | Fci | Dismountable optical coupling device |
USD727852S1 (en) | 2012-04-13 | 2015-04-28 | Fci Americas Technology Llc | Ground shield for a right angle electrical connector |
USD718253S1 (en) | 2012-04-13 | 2014-11-25 | Fci Americas Technology Llc | Electrical cable connector |
US9257778B2 (en) | 2012-04-13 | 2016-02-09 | Fci Americas Technology | High speed electrical connector |
USD727268S1 (en) | 2012-04-13 | 2015-04-21 | Fci Americas Technology Llc | Vertical electrical connector |
USD751507S1 (en) | 2012-07-11 | 2016-03-15 | Fci Americas Technology Llc | Electrical connector |
US9543703B2 (en) | 2012-07-11 | 2017-01-10 | Fci Americas Technology Llc | Electrical connector with reduced stack height |
US9035194B2 (en) * | 2012-10-30 | 2015-05-19 | Intel Corporation | Circuit board with integrated passive devices |
US20140167900A1 (en) | 2012-12-14 | 2014-06-19 | Gregorio R. Murtagian | Surface-mount inductor structures for forming one or more inductors with substrate traces |
USD745852S1 (en) | 2013-01-25 | 2015-12-22 | Fci Americas Technology Llc | Electrical connector |
USD720698S1 (en) | 2013-03-15 | 2015-01-06 | Fci Americas Technology Llc | Electrical cable connector |
US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
JP7409031B2 (ja) * | 2019-11-18 | 2024-01-09 | Toppanホールディングス株式会社 | ガラスコア多層配線基板及びその製造方法 |
CN115460798B (zh) * | 2022-11-11 | 2023-01-24 | 四川富乐华半导体科技有限公司 | 一种陶瓷基板的填孔方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0239569A (ja) | 1988-07-29 | 1990-02-08 | Toshiba Corp | 半導体装置 |
JPH0423485A (ja) * | 1990-05-18 | 1992-01-27 | Cmk Corp | プリント配線板とその製造法 |
JPH0653414A (ja) | 1992-07-31 | 1994-02-25 | Mitsubishi Electric Corp | マイクロ波集積回路 |
JPH06169064A (ja) | 1992-11-27 | 1994-06-14 | Mitsubishi Electric Corp | 半導体装置 |
JPH10223800A (ja) * | 1997-02-12 | 1998-08-21 | Shinko Electric Ind Co Ltd | 半導体パッケージの製造方法 |
DE69737262T2 (de) | 1997-11-26 | 2007-11-08 | Stmicroelectronics S.R.L., Agrate Brianza | Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen |
DE59813164D1 (de) * | 1997-12-02 | 2005-12-08 | Henkel Kgaa | Klebstoff und dessen verwendung in verbundwerkstoffen |
JP2000101245A (ja) * | 1998-09-24 | 2000-04-07 | Ngk Spark Plug Co Ltd | 積層樹脂配線基板及びその製造方法 |
DE19930308B4 (de) * | 1999-07-01 | 2006-01-12 | Infineon Technologies Ag | Multichipmodul mit Silicium-Trägersubstrat |
US6497943B1 (en) * | 2000-02-14 | 2002-12-24 | International Business Machines Corporation | Surface metal balancing to reduce chip carrier flexing |
JP2002026515A (ja) * | 2000-07-07 | 2002-01-25 | Toshiba Corp | プリント配線板およびその製造方法 |
US6518514B2 (en) * | 2000-08-21 | 2003-02-11 | Matsushita Electric Industrial Co., Ltd. | Circuit board and production of the same |
TW471067B (en) * | 2000-08-31 | 2002-01-01 | Advanced Semiconductor Eng | Integrated circuit package board which integrates de-coupled capacitor |
US6414248B1 (en) * | 2000-10-04 | 2002-07-02 | Honeywell International Inc. | Compliant attachment interface |
TW508769B (en) * | 2001-06-07 | 2002-11-01 | Advanced Semiconductor Eng | Packaging substrate protected against electrostatic discharge |
US6992379B2 (en) * | 2001-09-05 | 2006-01-31 | International Business Machines Corporation | Electronic package having a thermal stretching layer |
-
2001
- 2001-12-26 JP JP2001393573A patent/JP4202641B2/ja not_active Expired - Fee Related
-
2002
- 2002-11-21 US US10/300,601 patent/US7139176B2/en not_active Expired - Fee Related
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4708009B2 (ja) * | 2004-12-14 | 2011-06-22 | 株式会社フジクラ | 配線基板の製造方法 |
JP2006173251A (ja) * | 2004-12-14 | 2006-06-29 | Fujikura Ltd | 配線基板の製造方法 |
US9548254B2 (en) | 2006-11-22 | 2017-01-17 | Tessera, Inc. | Packaged semiconductor chips with array |
US7994641B2 (en) | 2008-06-26 | 2011-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
US8252692B2 (en) | 2008-06-26 | 2012-08-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US10354942B2 (en) | 2010-09-17 | 2019-07-16 | Tessera, Inc. | Staged via formation from both sides of chip |
US9620437B2 (en) | 2010-12-02 | 2017-04-11 | Tessera, Inc. | Stacked microelectronic assembly with TSVS formed in stages and carrier above chip |
JP2014504451A (ja) * | 2010-12-08 | 2014-02-20 | テッセラ,インコーポレイテッド | ウェハでのコンプライアントな相互接続 |
WO2015076301A1 (ja) | 2013-11-21 | 2015-05-28 | 大日本印刷株式会社 | 貫通電極基板及び貫通電極基板を用いた半導体装置 |
US10256176B2 (en) | 2013-11-21 | 2019-04-09 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate and semiconductor device using through-hole electrode substrate |
US10580727B2 (en) | 2013-11-21 | 2020-03-03 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
EP3690933A1 (en) | 2013-11-21 | 2020-08-05 | Dai Nippon Printing Co., Ltd. | Through electrode substrate |
US10790221B2 (en) | 2013-11-21 | 2020-09-29 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
US11362028B2 (en) | 2013-11-21 | 2022-06-14 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
EP4095895A2 (en) | 2013-11-21 | 2022-11-30 | Dai Nippon Printing Co., Ltd. | Through electrode substrate and semiconductor device using through electrode substrate |
JP2016034030A (ja) * | 2015-09-29 | 2016-03-10 | 大日本印刷株式会社 | 貫通電極基板および貫通電極基板の製造方法 |
JP2018113283A (ja) * | 2017-01-06 | 2018-07-19 | 大日本印刷株式会社 | インターポーザー及びその製造方法、並びに、インターポーザーを備える半導体装置 |
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