JP4501464B2 - 厚膜回路基板、その製造方法および集積回路装置 - Google Patents

厚膜回路基板、その製造方法および集積回路装置 Download PDF

Info

Publication number
JP4501464B2
JP4501464B2 JP2004057401A JP2004057401A JP4501464B2 JP 4501464 B2 JP4501464 B2 JP 4501464B2 JP 2004057401 A JP2004057401 A JP 2004057401A JP 2004057401 A JP2004057401 A JP 2004057401A JP 4501464 B2 JP4501464 B2 JP 4501464B2
Authority
JP
Japan
Prior art keywords
conductor
paste
hole
base material
thick film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004057401A
Other languages
English (en)
Other versions
JP2004343056A (ja
Inventor
祥宏 霜出
浩 春日井
徹 野村
力也 上村
芳彦 白石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2004057401A priority Critical patent/JP4501464B2/ja
Priority to US10/831,229 priority patent/US7417318B2/en
Publication of JP2004343056A publication Critical patent/JP2004343056A/ja
Application granted granted Critical
Publication of JP4501464B2 publication Critical patent/JP4501464B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092—Dispersed materials, e.g. conductive pastes or inks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/035—Paste overlayer, i.e. conductive paste or solder paste over conductive layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09981—Metallised walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1572—Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/247—Finish coating of conductors by using conductive pastes, inks or powders
    • H05K3/248—Finish coating of conductors by using conductive pastes, inks or powders fired compositions for inorganic substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、厚膜回路基板およびその製造方法に関し、詳しくは、低コストで製造できる厚膜回路基板およびその製造方法ならびに厚膜回路基板を用いた集積回路装置に関する。
混成集積回路装置の厚膜回路基板においては、小型化を図るために絶縁性の基材の両面に電気回路の導体層が形成されている。基材の両面に形成された導体層は、所定の回路パターンに応じて形成された導体よりなる。そして、基材の両面に形成された導体層同士は、基材を貫通して形成されたスルーホールの内部で電気的な導通を確保する導通部を有することで、電気的に接続されている。
そして、導体層および導通部は、銀系あるいは銅系の導体により形成されている。さらに、これらの導体は、合金材料を基材の表面上で焼成させることで形成されている。（特許文献１〜２参照。）
銀系の導体は、エレクトロマイグレーションが発生しやすく、信頼性に問題があった。このため、パラジウムを添加した銀系の導体が考案されているが、導電性が低下するという問題があった。
また、銅系の導体は、銅自体が酸化されやすいため、焼成時に雰囲気を制御することが要求されていた。このため、コストが高くなるという問題があった。さらに、回路パターン中に抵抗体を焼成させるときにも、雰囲気の制御が要求されるため、抵抗体を形成する材料系も限定されることとなり、コストが高くなっていた。ここで、銅系の導体としては、８００〜９００℃で焼成させてなる高温焼成銅と、６００〜７００℃で焼成させてなる低温焼成銅と、が知られている。
特開平１１−１７７０１６号公報 特開２０００−３１２０６２号公報
本発明は上記実状に鑑みてなされたものであり、低コストで製造できる厚膜回路基板およびその製造方法ならびに集積回路装置を提供することを課題とする。
上記課題を解決するために本発明者らは厚膜回路板について検討を重ねた結果、本発明をなすに至った。
また、本発明の厚膜回路基板は、所定位置に貫通したスルーホールを有する絶縁性の基材と、所定の回路パターンに応じて基材の両面に形成された導体層と、基材の両面に形成された導体層を電気的に導通するスルーホールの内部に形成された導通部と、を有する厚膜回路基板において、導通部が、基材の両面からスルーホールの内部に銀系のペーストを塗布、焼成して形成され、スルーホールの内部に、少なくとも一方の開口部を閉塞する導体がもうけられ、スルーホールの一方の開口部上に電子部品が載置されることを特徴とする。
本発明の第二の集積回路装置は、所定位置に貫通したスルーホールを有する絶縁性の基材と、所定の回路パターンに応じて基材の両面に形成された導体層と、基材の両面に形成された導体層を電気的に導通するスルーホールの内部に形成された導通部と、を有し、導通部が基材の両面側からスルーホールの内部に銀系のペーストを塗布、焼成して形成され、スルーホールの内部に、少なくとも一方の開口部を閉塞する導体がもうけられた厚膜回路基板と、厚膜回路基板上に載置された電気素子と、を有することを特徴とする。
本発明の厚膜回路基板は、スルーホールの上部に電気素子を載置したときにはんだボイドの発生が抑えられている。
本発明の第二の集積回路装置は、第二の厚膜回路基板上に電気素子を載置してなることから、使用時の導電性の低下が抑えられた集積回路装置となっている。
（参考形態）
本形態の厚膜回路基板は、基材と、導体層と、導通部と、から構成される。
基材は、所定位置に貫通したスルーホールを有する絶縁性を有する部材よりなる。基材は、従来の厚膜回路基板において基材として用いられている部材を用いることができる。基材としては、耐熱性および絶縁性を有するセラミックスよりなる板状の基板を用いることができる。すなわち、基材は、セラミックスよりなる基板であることが好ましい。基材を形成するセラミックスについても、従来公知のセラミックスを用いることができる。セラミックスは、アルミナセラミックスであることが好ましい。
導体層は、所定の回路パターンに応じて基材の両面に形成されている。基材の両面とは、スルーホールが開口した基材の両表面を示す。導体層は、基材上で電気回路を形成している。
導通部は、基材の両面に形成された導体層を電気的に導通するスルーホールの内部に形成されている。導通部が基材の両面に形成された導体層を電気的に導通することで、基材の両面に電気回路を形成でき、厚膜回路基板の小型化が達成できる。また、導通部がスルーホールの内部に形成されることで、基材の外部を介しての導体層の導通の必要がなくなるため、厚膜回路の高密度化を図ることができるとともに厚膜回路基板の小型化が達成できる。
導体層が７５０℃以下で焼成された銅系の導体よりなり、導通部が銀系のペーストを基材の両面側からスルーホールの内周面に塗布、焼成して形成された銀系の導体よりなる。一般に、厚膜回路基板に用いられる銀系の導体は、８５０℃前後の温度で焼成している。すなわち、本発明の厚膜回路基板は、導体層の焼成温度が導通部の焼成温度より低くなっている。導通部を焼成した後に導体層を焼成することができることを示す。そして、導通部が銀系の導体よりなることから、導通部の焼成を大気雰囲気中で行うことができる。このため、導通部の焼成を低コストで行うことができる。
導通部を形成する銀系の導体は、従来公知の導体を用いることができる。すなわち、純銀、パラジウムが添加された銀等の導体を用いることができる。
また、導体層を形成する銅系の導体は、７５０℃以下の温度で焼成されてなる。銅系の導体の焼成は、不活性ガス雰囲気下で行われる。ここで、不活性ガス雰囲気とは、銅系の導体と反応を生じないガスであればよく、窒素、ヘリウム、ネオン、アルゴン等のガスをあげることができ、安価であることから窒素ガスであることが好ましい。
導体層を形成する銅系の導体は、７５０℃以下の温度で焼成されてなる導体であれば、従来公知の銅系の導体を用いることができる。好ましくは、６００〜７００℃で焼成された導体である。
少なくとも基材の表面にもうけられた導通部が導体層に被覆されていることが好ましい。基材の表面にもうけられた導通部が導体層に被覆されることで、銀系の導体よりなる導通部がマイグレーションを生じたり絶縁性の硫化物（ＡｇＳ）を生じることを抑えることができる。
導通部は、基材の両面に形成された導体層を電気的に導通するようにスルーホールの内部に形成されていれば、その構造は特に限定されない。すなわち、スルーホールの内周面にもうけられた膜状を有していても、スルーホールに銀系の導体が充填されて形成されていても、どちらでもよい。
導通部が、スルーホールの内周面にもうけられた膜状を有するときには、スルーホールの形成に要する銀系の導体の量を低減できる効果を有する。すなわち、高価な銀系の導体の使用量を低減できるため、低コストで厚膜回路基板を製造できる。本発明において膜状の導通部とは、スルーホールの内部に銀系の導体が充填されない空孔が生じるように導通部がもうけられた状態を示すものであり、薄膜状のみに限定されるものではない。
導通部は、銀系の導体がスルーホールに充填されてなることが好ましい。銀系の導体がスルーホールを充填されてなることで、導通部の形成におけるコストが低下する。具体的には、スルーホールの内周面に導通部を形成する場合は、両端の開口部のそれぞれからスルーホールの内周面に銀系の導体を形成できる材料を塗布した後に焼成することで導通部が焼成されていた。これに対し、導通部が銀系の導体がスルーホールに充填されてなるときには、銀系の導体を形成できる材料をスルーホールに圧入し、焼成することで形成できる。すなわち、導通部の形成において銀系の導体を形成できる材料を配設するための工程数を大幅に低減できる。
また、銀系の導体がスルーホールを充填されてなることで、導通部の表面における凹みの発生が抑えられるとともに導通部がスルーホールの角部において十分な肉厚が確保されるため、オープン不良やスルーホールに角部における抵抗値の増加等の問題発生が抑えられる。
具体的には、スルーホールに導体が充填されていない状態では、スルーホールが開口した部分において、その表面に凹みが発生している。この凹みの上に素子のはんだ接合を行うと、はんだボイドが発生し、接合面積部の熱ストレスによるボイド欠陥部からのクラックが発生し、オープン不良に至るという問題があった。
さらに、スルーホールの開口部の角部において導通部を構成する導体に十分な膜厚がないと、導体が全てはんだに食われ、スルーホール部の抵抗値が増大するという問題があった。この問題に対して、導体の肉厚確保およびスルーホール部の平坦化が検討されるが、導体の付与（印刷）を繰り返し行うこととなり、作業工程数の増加および全体のコストが増加する等の問題があった。
さらに、スルーホールの内周面に付与される導体は、焼成収縮により、焼き縮まるため、スルーホール部には凹みが生じる。この凹みを埋めるべく、導体による再度の穴埋め、焼成を実施する必要があった。
加えて、銀系の導体がスルーホールを充填されてなることで、導通部が放熱を行うことができるようになる。具体的には、導通部がスルーホールを充填した銀系の導体よりなることで、導通部自身が高い熱伝導性を有するようになる。すなわち、基材の一方の表面に形成された導体層の熱を導通部が基材の他方の表面に形成された他方の導体層に伝導し、放熱する。この結果、安定した厚膜回路となる。
導体層は、スルーホールを被覆した状態で形成されたことが好ましい。スルーホールを充填した銀系の導体の端面において銀系の導体が露出しなくなり、マイグレーションを生じなくなる。この結果、厚膜回路の信頼性が向上する。
導体層は、焼成されてなる抵抗体を有することが好ましい。抵抗体は、従来公知の抵抗体を用いることができる。抵抗体としては、ＲｕＯ2系抵抗体、ＳｎＯ2系抵抗体、ＬａＢ6系抵抗体等の抵抗体を用いることができる。
抵抗体は、導体層の焼成温度より高温で焼成されてなることが好ましい。すなわち、抵抗体をあらかじめ基材の表面の所定の位置に焼成しておき、その後、導体層を焼成することが好ましい。あらかじめ、抵抗体を基材に形成しておくことで、抵抗体の焼成条件が限定されなくなる。すなわち、大気雰囲気中で焼成した抵抗体を用いることができる。
本形態の厚膜回路基板は、導体層が７５０℃以下で焼成された導体よりなるため、それ以上の温度で焼成される抵抗体を使用することができる。特に、安価なＲｕＯ2系抵抗体を用いることが好ましい。このＲｕＯ2系抵抗体は、９００℃以上の温度で焼成された銅系の導体が導体層を形成していたときには、導体層の焼成雰囲気である窒素ガスにより還元分解されていたが、本発明においては７５０℃以下で焼成されるため、窒素ガスにより還元分解されなくなっている。
なお、本形態及び本発明の厚膜回路基板において、導体層、導通部等の部材の焼成温度は、焼成炉の炉内環境の設定温度であり、局部的に設定温度以上となってもよい。
本形態の厚膜回路基板は、焼成された銀系の導体よりなるボンディングパッド導体を有することが好ましい。ボンディングパッド導体は、厚膜回路に電気素子を設置するときに、電気素子を厚膜回路基板に固定するとともに回路と素子とを電気的に導通させる。ボンディングパッド導体を構成する焼成された銀系の導体は、導通部を構成する銀系の導体と同一の組成であっても、異なる組成であってもどちらでもよい。導通部とボンディングパッド導体とが同一の導体よりなることで、同時に焼成することが可能となり、製造に要するコストを低減できる。
本形態の厚膜回路基板は、導体層の表面の少なくとも一部が絶縁材料に被覆されていることが好ましい。絶縁材料に導体層の表面の少なくとも一部が被覆されることで、導体層の電気絶縁性が確保されるとともに、厚膜回路基板に衝撃が付与されても絶縁材料による被覆層により物理的な衝撃を低減することで、導体層が損傷を生じにくくなる。導体層を被覆する絶縁材料は、特に限定されるものではなく、従来公知のＺｎＯ系やＰｂＯ系の保護ガラスを用いることができる。
本形態の厚膜回路基板は、導体層を構成する銅系の導体の焼成温度が７５０℃以下であることから、製造時に焼成回数（加熱処理回数）を減らすことができる。この結果、コストを低減できる。
本形態の厚膜回路基板の製造方法は、スルーホールを有する基材の少なくともスルーホールの内周面に焼成したときに導通部を形成できる銀系のペーストを、基材の両面側から塗布する工程と、銀系のペーストを焼成して導通部を形成する工程と、導通部が形成された基材の表面に所定の回路パターンに応じて７５０℃以下の所定の温度で焼成したときに導体層を形成できる銅系のペーストを塗布し、所定の温度で焼成して導体層を形成する工程と、を有する。
スルーホールを有する基材の少なくともスルーホールの内周面に焼成したときに導通部を形成できる銀系のペーストを、基材の両面側から塗布することで、基材の両面に形成された導体層を電気的に導通する導通部をスルーホールの内部に形成できる。
銀系のペーストの塗布方法は限定されるものでなく、スプレー塗布、刷毛塗り、印刷等の方法を用いることができる。
このとき、基材の表面でありかつ回路パターンにおいて素子が接合されるボンディングパッド導体の位置に銀系のペーストを塗布することが好ましい。その後の焼成により、基材の表面にボンディングパッド導体を形成できる。
基材に塗布された銀系のペーストは、乾燥工程が施された後にその後の工程が施されることが好ましい。塗布された銀系のペーストは、乾燥すると体積が減少するため、あらかじめ乾燥させておくことで、焼成時の収縮量を低減できる。
基材に塗布された銀系のペーストを焼成することで、導通部を形成できる。銀系のペーストの焼成温度は、特に限定されるものではない。また、銀系のペーストについてもその材質が限定されるものではない。すなわち、従来公知の銀系のペーストを用いることができる。すなわち、純銀、パラジウムが添加された銀等を含有するペーストを用いることができる。
その後、導通部が形成された基材の表面に所定の回路パターンに応じて７５０℃以下の所定の温度で焼成したときに導体層を形成できる銅系のペーストを塗布し、所定の温度で焼成する。この工程により、基材の表面に導体層が形成できる。銅系ペーストの焼成は、窒素ガス雰囲気下でなされることが好ましい。
基材に塗布された銅系のペーストは、乾燥工程が施された後に焼成されることが好ましい。塗布された銅系のペーストは、乾燥すると体積が減少するため、あらかじめ乾燥させておくことで、焼成時の収縮量を低減できる。
また、銅系のペーストの塗布方法は、限定されるものでなく、スプレー塗布、刷毛塗り、印刷等の方法を用いることができる。
銅系のペーストは、少なくとも基板の両面にもうけられた導通部を被覆した状態で塗布されることが好ましい。基板上の導通部を被覆した状態で銅系のペーストが塗布されることで、厚膜回路基板の表面上に導通部が露出しなくなる。基材の表面にもうけられた導通部が導体層に被覆されることで、銀系の導体よりなる導通部がマイグレーションを生じたり絶縁性の硫化物（ＡｇＳ）を生じることを抑えることができる。
銀系のペーストは、スルーホールの内部に充填されることが好ましい。銀系のペーストがスルーホールに充填されることで、製造される厚膜回路基板において、導通部がスルーホールを充填するようになる。厚膜回路基板が上記した効果を有することとなる。
銅系のペーストは、スルーホールを充填して形成された導通部の表面を被覆した状態で塗布されることが好ましい。製造される厚膜回路基板において、スルーホールを充填した導通部の端面において銀系の導体が露出しなくなり、マイグレーションを生じなくなる。この結果、厚膜回路の信頼性が向上する。
基材の表面に、焼成したときに抵抗体を形成できる抵抗体ペーストを塗布し焼成して抵抗体を形成する工程を有することが好ましい。これにより基材の表面に抵抗体を形成できる。なお、抵抗体の形成工程は、抵抗体ペーストの焼成温度により施される時期が異なる。具体的には、抵抗体ペーストの焼成温度が銀系ペーストの焼成温度より高温である場合には銀系のペーストを基材に塗布する前に施し、銀系のペーストの焼成温度より低温でありかつ銅系のペーストの焼成温度より高温である場合には導通部の形成後でありかつ銅系ののペーストの塗布前に施し、銅系のペーストの焼成温度より低温である場合には導体層の形成後に施すことが好ましい。また、銀系のペーストの焼成温度とほぼ同じである場合には、銀系のペーストと同時に焼成することが好ましい。たとえば、銀ペーストがＡｇ−Ｐｄ系であり、抵抗体ペーストがＲｕＯ2系で有る場合には、銀ペーストおよび抵抗体ペーストの焼成は、大気雰囲気中で８５０℃に加熱することで行うことができる。
抵抗体ペーストは、従来公知の抵抗体ペーストを用いることができる。抵抗体ペーストとしては、ＲｕＯ2系抵抗体、ＳｎＯ2系抵抗体、ＬａＢ6系抵抗体等を含む抵抗体ペーストを用いることができる。
また、抵抗体ペーストの塗布方法は、限定されるものでなく、スプレー塗布、刷毛塗り、印刷等の方法を用いることができる。
本形態の厚膜回路基板の製造方法において、基材は、従来の厚膜回路基板において基材として用いられている部材を用いることができる。基材としては、耐熱性および絶縁性を有するセラミックス製の基板を用いることができる。すなわち、基材は、セラミックスよりなる基板であることが好ましい。基材を形成するセラミックスについても、従来公知のセラミックスを用いることができる。セラミックスは、アルミナセラミックスであることが好ましい。
保護ガラスを形成できるガラス材料を基材の表面に塗布し、焼成する工程を有することが好ましい。厚膜回路基板の表面上に保護ガラスを形成することで、厚膜回路基板の導体層や導通部が露出しなくなり、電気絶縁性、耐候性等の性能が向上する。保護ガラスとしては、従来公知のＺｎＯ系やＰｂＯ系の保護ガラスを用いることができる。
本形態の厚膜回路基板の製造方法は、上記の厚膜回路基板を製造することができる。
本形態の集積回路装置は、上記の厚膜回路基板と、厚膜回路基板上に載置された電気素子と、を有する。すなわち、上記の厚膜回路基板に電気素子を載置して製造された集積回路装置である。本形態の集積回路装置は、上記の厚膜回路基板と同様な効果を有する。
電気素子は、厚膜回路基板上に載置される部材であれば特に限定されるものではない。たとえば、パワー素子、コンデンサ、抵抗体、ジャンパーリード等の部材をあげることができる。
本発明の厚膜回路基板は、基材と、導体層と、導通部と、導体と、から構成される。
基材は、所定位置に貫通したスルーホールを有する絶縁性を有する部材よりなる。基材は、従来の厚膜回路基板において基材として用いられている部材を用いることができる。基材としては、耐熱性および絶縁性を有するセラミックスよりなる板状の基板を用いることができる。すなわち、基材は、セラミックスよりなる基板であることが好ましい。基材を形成するセラミックスについても、従来公知のセラミックスを用いることができる。セラミックスは、アルミナセラミックスであることが好ましい。
導体層は、所定の回路パターンに応じて基材の両面に形成されている。基材の両面とは、スルーホールが開口した基材の両表面を示す。導体層は、基材上で電気回路を形成している。
導通部は、基材の両面に形成された導体層を電気的に導通するスルーホールの内部に形成されている。導通部が基材の両面に形成された導体層を電気的に導通することで、基材の両面に電気回路を形成でき、厚膜回路基板の小型化が達成できる。また、導通部がスルーホールの内部に形成されることで、基材の外部を介しての導体層の導通の必要がなくなるため、厚膜回路の高密度化を図ることができるとともに厚膜回路基板の小型化が達成できる。
本発明の厚膜回路基板は、導通部が、基材の両面からスルーホールの内部に銀系のペーストを塗布、焼成して形成され、スルーホールの内部に、少なくとも一方の開口部を閉塞する導体がもうけられ、スルーホールの一方の開口部上に電子部品が載置される。少なくとも一方の開口部が閉塞されることで、閉塞された開口部上に電気素子を載置することができる。
また、少なくとも一方の開口部が閉塞されることで、厚膜回路基板の表面における凹みの発生が抑えられるとともに、オープン不良やスルーホールに角部における抵抗値の増加等の問題発生が抑えられる。
具体的には、スルーホールの一方の開口部が閉塞されていない状態では、スルーホールが開口した部分において、その表面に凹みが発生している。この凹みの上に素子のはんだ接合を行うと、はんだボイドが発生し、接合面積部の熱ストレスによるボイド欠陥部からのクラックが発生し、オープン不良に至るという問題があった。
さらに、スルーホールの開口部の角部において導通部を構成する導体に十分な膜厚がないと、導体が全てはんだに食われ、スルーホール部の抵抗値が増大するという問題があった。この問題に対して、導体の肉厚確保およびスルーホール部の平坦化が検討されるが、導体の付与（印刷）を繰り返し行うこととなり、作業工程数の増加および全体のコストが増加する等の問題があった。
さらに、スルーホールの内周面に付与される導体は、焼成収縮により、焼き縮まるため、スルーホール部には凹みが生じる。この凹みを埋めるべく、導体による再度の穴埋め、焼成を実施する必要があった。
上記したように、スルーホールの一方の開口部上に電子部品が載置されることが好ましい。
スルーホールの一方の開口部を閉塞する導体は、その材質が限定されるものではない。たとえば、導通部を形成する材質、導体層を形成する材質、あるいはその他の電気導電性を有する材質により形成できる。好ましくは、導体層と同じ材質である。導体層と同じ材質により導体が形成されることで、導体層の形成時に導体をもうけることができる。
導体層が７５０℃以下で焼成された銅系の導体よりなり、導通部が銀系の導体よりなることが好ましい。一般に、厚膜回路基板に用いられる銀系の導体は、８５０℃前後の温度で焼成している。すなわち、本発明の厚膜回路基板は、導体層の焼成温度が導通部の焼成温度より低くなっている。導通部を焼成した後に導体層を焼成することができることを示す。そして、導通部が銀系の導体よりなることから、導通部の焼成を大気雰囲気中で行うことができる。このため、導通部の焼成を低コストで行うことができる。
導通部を形成する銀系の導体は、従来公知の導体を用いることができる。すなわち、純銀、パラジウムが添加された銀等の導体を用いることができる。
また、導体層を形成する銅系の導体は、７５０℃以下の温度で焼成されてなる。銅系の導体の焼成は、不活性ガス雰囲気下で行われる。ここで、不活性ガス雰囲気とは、銅系の導体と反応を生じないガスであればよく、窒素、ヘリウム、ネオン、アルゴン等のガスをあげることができ、安価であることから窒素ガスであることが好ましい。
導体層を形成する銅系の導体は、７５０℃以下の温度で焼成されてなる導体であれば、従来公知の銅系の導体を用いることができる。好ましくは、６００〜７００℃で焼成された導体である。
導体層は、焼成されてなる抵抗体を有することが好ましい。抵抗体は、従来公知の抵抗体を用いることができる。抵抗体としては、ＲｕＯ2系抵抗体、ＳｎＯ2系抵抗体、ＬａＢ6系抵抗体等の抵抗体を用いることができる。
抵抗体は、導体層の焼成温度より高温で焼成されてなることが好ましい。すなわち、抵抗体をあらかじめ基材の表面の所定の位置に焼成しておき、その後、導体層を焼成することが好ましい。あらかじめ、抵抗体を基材に形成しておくことで、抵抗体の焼成条件が限定されなくなる。すなわち、大気雰囲気中で焼成した抵抗体を用いることができる。
本発明の厚膜回路基板において、導体層が７５０℃以下で焼成された導体よりなるときには、それ以上の温度で焼成される抵抗体を使用することができる。特に、安価なＲｕＯ2系抵抗体を用いることが好ましい。このＲｕＯ2系抵抗体は、９００℃以上の温度で焼成された銅系の導体が導体層を形成していたときには、導体層の焼成雰囲気である窒素ガスにより還元分解されていたが、本発明においては７５０℃以下で焼成されるため、窒素ガスにより還元分解されなくなっている。
本発明の厚膜回路基板は、焼成された銀系の導体よりなるボンディングパッド導体を有することが好ましい。ボンディングパッド導体は、厚膜回路に電気素子を設置するときに、電気素子を厚膜回路基板に固定するとともに回路と素子とを電気的に導通させる。ボンディングパッド導体を構成する焼成された銀系の導体は、導通部を構成する銀系の導体と同一の組成であっても、異なる組成であってもどちらでもよい。導通部とボンディングパッド導体とが同一の導体よりなることで、同時に焼成することが可能となり、製造に要するコストを低減できる。
本発明の厚膜回路基板は、導体層の表面の少なくとも一部が絶縁材料に被覆されていることが好ましい。絶縁材料に導体層の表面の少なくとも一部が被覆されることで、導体層の電気絶縁性が確保されるとともに、厚膜回路基板に衝撃が付与されても絶縁材料による被覆層により物理的な衝撃を低減することで、導体層が損傷を生じにくくなる。導体層を被覆する絶縁材料は、特に限定されるものではなく、従来公知のＺｎＯ系やＰｂＯ系の保護ガラスを用いることができる。
本発明の第二の厚膜回路基板の製造方法は、スルーホールを有する基材の少なくともスルーホールの内周面に、基材の両面側から銀系のペーストを塗布、焼成して導通部を形成する工程と、導通部が形成された基材の表面に所定の回路パターンに応じかつスルーホールの一方の開口部を被覆した状態で、焼成したときに導体層を形成できる銅系のペーストを塗布し、所定の温度で焼成して導体層を形成する工程と、を有する。
本発明の製造方法は、少なくともスルーホールの内周面に導通部を形成した後にスルーホールの一方の開口部を被覆した導体層を形成するため、スルーホールの一方の開口部が閉塞された厚膜回路基板を製造することができる。
導通部を形成する工程は、焼成したときに導通部を形成できる銀系のペーストを塗布する工程と、該銀系のペーストを焼成して導通部を形成する工程と、を有することが好ましい。
スルーホールを有する基材の少なくともスルーホールの内周面に焼成したときに導通部を形成できる銀系のペーストを塗布することで、基材の両面に形成された導体層を電気的に導通する導通部をスルーホールの内部に形成できる。
銀系のペーストの塗布方法は限定されるものでなく、スプレー塗布、刷毛塗り、印刷等の方法を用いることができる。
銀系のペーストのスルーホールの内周面への塗布は、スルーホールを閉塞しない塗布であることが好ましい。すなわち、導通部がスルーホールを閉塞しないことが好ましい。膜状になされることが好ましい。上部に電気素子が載置されるスルーホールの開口部の角部には、銀系のペーストが厚く塗布されることが好ましい。
このとき、基材の表面でありかつ回路パターンにおいて素子が接合されるボンディングパッド導体の位置に銀系のペーストを塗布することが好ましい。その後の焼成により、基材の表面にボンディングパッド導体を形成できる。
基材に塗布された銀系のペーストは、乾燥工程が施された後にその後の工程が施されることが好ましい。塗布された銀系のペーストは、乾燥すると体積が減少するため、あらかじめ乾燥させておくことで、焼成時の収縮量を低減できる。
基材に塗布された銀系のペーストを焼成することで、導通部を形成できる。銀系のペーストの焼成温度は、特に限定されるものではない。また、銀系のペーストについてもその材質が限定されるものではない。すなわち、従来公知の銀系のペーストを用いることができる。すなわち、純銀、パラジウムが添加された銀等を含有するペーストを用いることができる。
導通部が形成された基材の表面に所定の回路パターンに応じかつスルーホールの一方の開口部を被覆した状態で、焼成したときに導体層を形成できる銅系のペーストを塗布し、所定の温度で焼成して導体層を形成する。これにより、スルーホールの一方の開口部が導体層に閉塞された厚膜回路基板が製造できる。
銅系のペーストは、スルーホールの内部に充填されることが好ましい。銅系のペーストがスルーホールに充填されることで、製造される厚膜回路基板において、導体層がスルーホールを充填するようになる。厚膜回路基板が上記した効果を有することとなる。さらに、放熱性が向上する。
銅系のペーストは、７５０℃以下の温度で焼成できることが好ましい。
銅系のペーストの焼成は、窒素ガス雰囲気下でなされることが好ましい。
基材に塗布された銅系のペーストは、乾燥工程が施された後に焼成されることが好ましい。塗布された銅系のペーストは、乾燥すると体積が減少するため、あらかじめ乾燥させておくことで、焼成時の収縮量を低減できる。
また、銅系のペーストの塗布方法は、限定されるものでなく、スプレー塗布、刷毛塗り、印刷等の方法を用いることができる。
基材の表面に、焼成したときに抵抗体を形成できる抵抗体ペーストを塗布し焼成して抵抗体を形成する工程を有することが好ましい。これにより基材の表面に抵抗体を形成できる。なお、抵抗体の形成工程は、抵抗体ペーストの焼成温度により施される時期が異なる。具体的には、抵抗体ペーストの焼成温度が銀系ペーストの焼成温度より高温である場合には銀系のペーストを基材に塗布する前に施し、銀系のペーストの焼成温度より低温でありかつ銅系のペーストの焼成温度より高温である場合には導通部の形成後でありかつ銅系ののペーストの塗布前に施し、銅系のペーストの焼成温度より低温である場合には導体層の形成後に施すことが好ましい。また、銀系のペーストの焼成温度とほぼ同じである場合には、銀系のペーストと同時に焼成することが好ましい。たとえば、銀ペーストがＡｇ−Ｐｄ系であり、抵抗体ペーストがＲｕＯ2系で有る場合には、銀ペーストおよび抵抗体ペーストの焼成は、大気雰囲気中で８５０℃に加熱することで行うことができる。
抵抗体ペーストは、従来公知の抵抗体ペーストを用いることができる。抵抗体ペーストとしては、ＲｕＯ2系抵抗体、ＳｎＯ2系抵抗体、ＬａＢ6系抵抗体等を含む抵抗体ペーストを用いることができる。
また、抵抗体ペーストの塗布方法は、限定されるものでなく、スプレー塗布、刷毛塗り、印刷等の方法を用いることができる。
本発明の厚膜回路基板の製造方法において、基材は、従来の厚膜回路基板において基材として用いられている部材を用いることができる。基材としては、耐熱性および絶縁性を有するセラミックス製の基板を用いることができる。すなわち、基材は、セラミックスよりなる基板であることが好ましい。基材を形成するセラミックスについても、従来公知のセラミックスを用いることができる。セラミックスは、アルミナセラミックスであることが好ましい。
保護ガラスを形成できるガラス材料を基材の表面に塗布し、焼成する工程を有することが好ましい。厚膜回路基板の表面上に保護ガラスを形成することで、厚膜回路基板の導体層や導通部が露出しなくなり、電気絶縁性、耐候性等の性能が向上する。保護ガラスとしては、従来公知のＺｎＯ系やＰｂＯ系の保護ガラスを用いることができる。
本発明の第二の厚膜回路基板の製造方法は、上記第二の厚膜回路基板を製造することができる。
本発明の第二の集積回路装置は、上記第二の厚膜回路基板と、厚膜回路基板上に載置された電気素子と、を有する。すなわち、第二の厚膜回路基板に電気素子を載置して製造された集積回路装置である。本発明の第二の集積回路装置は、上記第二の厚膜回路基板と同様な効果を有する。
電気素子は、厚膜回路基板上に載置される部材であれば特に限定されるものではない。たとえば、パワー素子、コンデンサ、抵抗体、ジャンパーリード等の部材をあげることができる。
以下、実施例を用いて本発明を説明する。
本発明の実施例として、厚膜回路基板を製造した。
（参考例１）
従来公知の方法を用いて、スルーホールが形成されたアルミナセラミックスよりなる板状の基材１を作成した。基材１のスルーホール１０の近傍の断面を図１に示した。
そして、基材１のスルーホール１０の内周面１０ａに従来公知のＡｇ系導体ペースト２を塗布した。
まず、基材１の一方の表面１１に開口したスルーホールの開口部１２からスルーホール１０の内周面にＡｇ系導体ペースト２を塗布し、乾燥させた。このとき、Ａｇ系導体ペースト２は、スルーホール１０の長さ方向の中央を超えてスルーホール１０の内周面１０ａに塗布された。スルーホール１０の内周面１０ａへのＡｇ系導体ペースト２の塗布は、従来公知の方法を用いた。基材１のスルーホール１０の近傍の断面を図２に示した。
次に、基材１の他方の表面１３に開口したスルーホールの開口部１４からスルーホール１０の内周面にＡｇ系導体ペースト２を塗布し、乾燥させた。このとき、Ａｇ系導体ペースト２は、スルーホール１０の長さ方向の中央を超えてスルーホール１０の内周面１０ａに塗布された。このことにより、スルーホール１０の内周面１０ａに塗布されたＡｇ系導体ペースト２は、スルーホール１０の長さ方向につながった。スルーホール１０の内周面１０ａへのｇ系導体ペースト２の塗布は、従来公知の方法を用いた。基材１のスルーホール１０の近傍の断面を図３に示した。
基材１に塗布されたＡｇ系導体ペースト２は、スルーホール１０の内周面１０ａのみだけでなく、基材１の表面のスルーホール１０の両開口部１２、１４の近傍にもあわせて塗布された。
そして、Ａｇ系導体ペースト２が塗布された基材１を大気雰囲気中で８５０℃で焼成した。この焼成により、Ａｇ系導体ペースト２が焼成されてＡｇ系導体よりなる導通部が形成された。導通部は、スルーホール１０の両開口部を電気的に導通する。
つづいて、基材１の表面１１、１３に従来公知のＣｕ系導体ペースト３を所定の回路パターンとなるように塗布し、乾燥させた。このとき、Ａｇ系導体ペースト２の基材１の表面１１、１３上に塗布された部分のＡｇ系導体を被覆した状態で、Ｃｕ系導体ペーストが塗布された。基材１のスルーホール１０の近傍の断面を図４に示した。なお、本図においては、符号２は、Ａｇ系導体ペーストが焼成されてなる導通部を示している。
基材１に塗布されたＣｕ系導体ペースト３は、乾燥処理が施された後に、窒素ガス雰囲気下で６００〜７００℃で焼成された。この焼成により、Ｃｕ系導体ペースト３が焼成されてＣｕ系導体よりなる導体層が形成された。
以上の手順により、本参考例の厚膜回路基板が製造された。
本参考例の厚膜回路基板は、導通部を焼成して製造するときに、大気雰囲気で製造することができることから、製造に要するコストが低減されている。
（参考例２）
本参考例は、導通部を形成するためのＡｇ系導体ペーストの塗布を、複数回行った以外は、参考例１と同様に厚膜回路基板を製造した。
まず、参考例１と同様に基材１を作成した。つづいて、参考例１と同様に、基材１のスルーホール１０の内周面にＡｇ系導体ペースト２を塗布し、乾燥させた。
その後、さらに、一方の表面１１側から、スルーホール１０の内周面にＡｇ系導体ペースト２を同様に、塗布し乾燥させた。基材１のスルーホール１０の近傍の断面を図５に示した。また、同様に、他方の表面１３側からのＡｇ系導体ペースト２の塗布、乾燥が行われた。基材１のスルーホール１０の近傍の断面を図６に示した。
その後、参考例１において行われた条件と同様な条件で、Ａｇ系導体ペーストの焼成、Ｃｕ系導体ペーストの塗布、乾燥、焼成が行われた。Ｃｕ系導体ペースト３が塗布された基材１のスルーホール１０の近傍の断面を図７に示した。なお、本図においては、符号２は、Ａｇ系導体ペーストが焼成されてなる導通部を示している。
以上により、本参考例の厚膜回路基板が製造された。
本参考例の厚膜回路基板は、参考例１と同様な効果を示す。
さらに、本参考例の厚膜回路基板は、基材１のスルーホール１０の開口部１２、１４の近傍における導通部のＡｇ系導体の厚さが十分に確保されている。とくに、スルーホール１０の開口部１２、１４の角部１２ａ、１４ａにおけるＡｇ系導体の厚さが確保されている。すなわち、スルーホール１０の近傍に素子を半田付けするときに、導通部の導体のはんだに食われることによる抵抗値の増大を防ぎ、電気伝導に十分なＡｇ系導体の厚さが確保されるため、安定した性能の厚膜回路が得られる。
（参考例３）
まず、参考例１と同様に基材１を作成した。
つづいて、スルーホール１０の他方の表面１３の開口部１４を冶具で塞いだ状態で一方の表面１１の開口部１２からスルーホール１０の内部にＡｇ系導体ペースト２を圧入した。このＡｇ系導体ペースト２の圧入により、スルーホール１０の内部にＡｇ系導体ペースト２が充填された。そして、スルーホール１０の内部に充填されたＡｇ系導体ペースト２を乾燥した。基材１のスルーホール１０の近傍の断面を図８に示した。
そして、基材１の表面の所定の位置に、焼成することで抵抗体を形成できる抵抗体ペースト４を塗布し、乾燥させた。本参考例において、抵抗体ペースト４は、ＲｕＯ2系ペーストが用いられた。
さらに、基材１の表面の所定の位置に、焼成することでボンディングパッド導体を形成できるボンディングペースト５を塗布し、乾燥させた。本実施例において、ボンディングペースト５は、Ａｇ−Ｐｄ系ペーストが用いられた。抵抗体ペースト４およびボンディングペースト５が塗布された基材１を図９に示した。本参考例においては、Ａｇ系導体ペースト２、抵抗体ペースト４、ボンディングペースト５の順序で塗布されたが、これらのペーストの塗布順序は特に限定されるものではない。
そして、各ペーストが塗布された基材１を大気雰囲気中で８５０℃で焼成した。この焼成により、スルーホール１０に充填されたＡｇ系導体ペースト２が焼成されてＡｇ系導体よりなる導通部が形成された。導通部は、スルーホール１０の両開口部を電気的に導通する。
参考例１と同様に、基材１の表面１１、１３にＣｕ系導体ペースト３を所定の回路パターンとなるように塗布し、乾燥させた。このとき、スルーホール１０を充填してなる導通部の表面を被覆した状態で、Ｃｕ系導体ペースト３が塗布された。Ｃｕ系導体ペースト３が塗布された基材１の断面を図１０に示した。なお、参考例３の本図以降の図においては、符号２はＡｇ系導体ペーストが焼成されてなる導通部を、符号４は抵抗体ペーストが焼成されてなる抵抗体を、符号５はボンディングペーストが焼成されてなるボンディングパッドを、示している。
基材１に塗布されたＣｕ系導体ペースト３は、乾燥処理が施された後に、窒素ガス雰囲気下で６００〜７００℃で焼成された。この焼成により、Ｃｕ系導体ペースト３が焼成されてＣｕ系導体よりなる導体層が形成された。
そして、基材１の表面１１、１３に保護ガラスを形成できる原料を塗布して、焼成することで、保護ガラス６を形成した。保護ガラス６が形成された基材１の断面を図１１に示した。なお、参考例３の本図以降の図においては、符号３はＣｕ系導体ペーストが焼成されてなる導体層を示している。
以上により、本参考例の厚膜回路基板が製造された。
本参考例の厚膜回路基板は、参考例１および２の厚膜回路基板と同様な効果を示す。
また、本参考例の厚膜回路基板は、たとえば、図１２に示したように、パワー素子７を接合して集積回路装置（厚膜回路）を形成することができる。すなわち、スルーホール１０’の開口部１２’を被覆した導体層に熱および電気伝導性にすぐれた接着剤８を用いてパワー素子７を接合した集積回路装置を形成することができる。
このような集積回路装置においては、パワー素子７において生じた熱が直下のスルーホール１０’を充填した導通部を伝わって、他方の表面１３に形成された導体層に伝導する。すなわち、他方の表面１３からもパワー素子７において生じた熱を放熱する。このことは、厚膜回路の放熱性が向上することを示し、厚膜回路が自身の発する熱により損傷することを抑えることができる。すなわち、回路特性を長期間維持できることを示す。
すなわち、スルーホール１０の内部全体に導通部が形成されると、スルーホール１０の開口部１２、１４近傍における電気伝導性が確保されるだけでなく、回路の放熱を行うことができる。
（実施例１）
まず、参考例１と同様に基材１を作成し、基材１のスルーホール１０の内周面にＡｇ系導体ペースト２を塗布し、乾燥させた。基材１のスルーホール１０の近傍の断面を図１３に示した。
つづいて、一方の表面１１側から、スルーホール１０の開口部１２の角部にＡｇ系導体ペースト２’をさらに塗布し乾燥させた。基材１のスルーホール１０の近傍の断面を図１４に示した。
そして、Ａｇ系導体ペースト２が塗布された基材１を実施例１と同様の手段で焼成した。この焼成により、Ａｇ系導体ペースト２が焼成されてＡｇ系導体よりなる導通部が形成された。導通部は、スルーホール１０の両開口部を電気的に導通する。また、導通部は、基材１のスルーホール１０の一方の開口部１２の角部に厚く形成され、一方の開口部１２における開口量を縮径している。
つづいて、基材１の表面１１、１３に従来公知のＣｕ系導体ペースト３を所定の回路パターンとなるように塗布し、乾燥させた。このとき、Ａｇ系導体ペースト２の基材１の表面１１、１３上に塗布された部分のＡｇ系導体を被覆した状態で、Ｃｕ系導体ペーストが塗布された。また、Ｃｕ系導体ペーストは、スルーホール１０の一方の開口部１２を被覆し、他方の開口部１３は開口した状態で塗布された。基材１のスルーホール１０の近傍の断面を図１５に示した。なお、本図においては、符号２は、Ａｇ系導体ペーストが焼成されてなる導通部を示している。
基材１に塗布されたＣｕ系導体ペースト３は、乾燥処理が施された後に、窒素ガス雰囲気下で６００〜７００℃で焼成された。この焼成により、Ｃｕ系導体ペースト３が焼成されてＣｕ系導体よりなる導体層が形成された。
以上の手順により、本実施例の厚膜回路基板が製造された。
本実施例の厚膜回路基板は、スルーホール１０の一方の開口部１２がＣｕ系導体ペースト３で埋設されたことから、一方の開口部１２が導体層で閉塞されている。これにより、スルーホールの上部に電気素子を載置したときにはんだボイドの発生が抑えられた回路基板となっている。
（実施例２）
まず、参考例３と同様に基材１を作成し、基材１のスルーホール１０の内周面にＡｇ系導体ペースト２を塗布し、乾燥させた。
そして、基材１の表面の所定の位置に、参考例３と同様にして、焼成することで抵抗体を形成できる抵抗体ペースト４およびボンディングペースト５を塗布し、乾燥させた。抵抗体ペースト４およびボンディングペースト５が塗布された基材１を図１６に示した。
そして、各ペーストが塗布された基材１を大気雰囲気中で８５０℃で焼成した。この焼成により、スルーホール１０に充填されたＡｇ系導体ペースト２が焼成されてＡｇ系導体よりなる導通部が形成された。導通部は、スルーホール１０の両開口部を電気的に導通する。
参考例１と同様に、基材１の表面１１、１３にＣｕ系導体ペースト３を所定の回路パターンとなるように塗布し、乾燥させた。このとき、スルーホール１０の内部にＣｕ系導体ペースト３が充填されるように塗布された。Ｃｕ系導体ペースト３が塗布された基材１の断面を図１７に示した。なお、実施例２の本図以降の図においては、符号２はＡｇ系導体ペーストが焼成されてなる導通部を、符号４は抵抗体ペーストが焼成されてなる抵抗体を、符号５はボンディングペーストが焼成されてなるボンディングパッドを、示している。
基材１に塗布されたＣｕ系導体ペースト３は、乾燥処理が施された後に、窒素ガス雰囲気下で６００〜７００℃で焼成された。この焼成により、Ｃｕ系導体ペースト３が焼成されてＣｕ系導体よりなる導体層が形成された。
そして、基材１の表面１１、１３に保護ガラスを形成できる原料を塗布して、焼成することで、保護ガラス６を形成した。保護ガラス６が形成された基材１の断面を図１８に示した。なお、実施例５の本図以降の図においては、符号３はＣｕ系導体ペーストが焼成されてなる導体層を示している。
以上により、本実施例の厚膜回路基板が製造された。
本実施例の厚膜回路基板は、実施例１の厚膜回路基板と同様な効果を示す。
また、本実施例の厚膜回路基板は、たとえば、図１９に示したように、パワー素子７を接合して集積回路装置（厚膜回路）を形成することができる。すなわち、スルーホール１０の開口部１２を被覆した導体層に熱および電気伝導性にすぐれた接着剤８を用いてパワー素子７を接合した集積回路装置を形成することができる。
このような集積回路装置においては、パワー素子７において生じた熱が直下のスルーホール１０を充填した導体層を伝わって、他方の表面１３に形成された導体層に伝導する。すなわち、他方の表面１３からもパワー素子７において生じた熱を放熱する。このことは、厚膜回路の放熱性が向上することを示し、厚膜回路が自身の発する熱により損傷することを抑えることができる。すなわち、回路特性を長期間維持できることを示す。
すなわち、スルーホール１０の内部全体に導通部が形成されると、スルーホール１０の開口部１２、１４近傍における電気伝導性が確保されるだけでなく、回路の放熱を行うことができる。
（実施例３）
まず、参考例３と同様に基材１を作成し、基材１のスルーホール１０の内周面にＡｇ系導体ペースト２を塗布し、乾燥させた。
そして、基材１の表面の所定の位置に、参考例３と同様にして、焼成することで抵抗体を形成できる抵抗体ペースト４およびボンディングペースト５を塗布し、乾燥させた。抵抗体ペースト４およびボンディングペースト５が塗布された基材１を図２０に示した。また、スルーホール近傍の断面を図２１に示した。
そして、各ペーストが塗布された基材１を大気雰囲気中で８５０℃で焼成した。この焼成により、スルーホール１０に充填されたＡｇ系導体ペースト２が焼成されてＡｇ系導体よりなる導通部が形成された。導通部は、スルーホール１０の両開口部を電気的に導通する。
参考例１と同様に、基材１の表面１１、１３にＣｕ系導体ペースト３を所定の回路パターンとなるように塗布し、乾燥させた。このとき、スルーホール１０の一方の開口部１２が閉塞され他方の開口部１４が開放した状態でＣｕ系導体ペースト３が塗布された。Ｃｕ系導体ペースト３が塗布された基材１の断面を図２２に示した。また、スルーホール近傍の断面を図２３に示した。なお、実施例３の本図以降の図においては、符号２はＡｇ系導体ペーストが焼成されてなる導通部を、符号４は抵抗体ペーストが焼成されてなる抵抗体を、符号５はボンディングペーストが焼成されてなるボンディングパッドを、示している。
基材１に塗布されたＣｕ系導体ペースト３は、乾燥処理が施された後に、窒素ガス雰囲気下で６００〜７００℃で焼成された。この焼成により、Ｃｕ系導体ペースト３が焼成されてＣｕ系導体よりなる導体層が形成された。
そして、基材１の表面１１、１３に保護ガラスを形成できる原料を塗布して、焼成することで、保護ガラス６を形成した。保護ガラス６が形成された基材１の断面を図２４に示した。なお、実施例６の本図以降の図においては、符号３はＣｕ系導体ペーストが焼成されてなる導体層を示している。
以上により、本実施例の厚膜回路基板が製造された。
本実施例の厚膜回路基板は、実施例１〜２の厚膜回路基板と同様な効果を示す。
また、本実施例の厚膜回路基板は、たとえば、図２５に示したように、パワー素子７を接合して集積回路装置（厚膜回路）を形成することができる。すなわち、スルーホール１０の開口部１２を被覆した導体層に熱および電気伝導性にすぐれた接着剤８を用いてパワー素子７を接合した集積回路装置を形成することができる。
参考例１の基材のスルーホールの近傍の断面を示した図である。 参考例１において、一方の表面側からＡｇ系導体ペーストが塗布された基材の断面を示した図である。 参考例１において、他方の表面側からＡｇ系導体ペーストが塗布された基材の断面を示した図である。 参考例１の厚膜回路基板の断面を示した図である。 参考例２において、２度目の一方の表面側からＡｇ系導体ペーストが塗布された基材の断面を示した図である。 参考例２において、２度目の他方の表面側からＡｇ系導体ペーストが塗布された基材の断面を示した図である。 参考例２において、Ｃｕ系導体ペーストが塗布された基材の断面を示した図である。 参考例３において、基材のスルーホールにＡｇ系導体ペーストが充填された状態を示した図である。 参考例３において、各ペーストが塗布された基材の断面を示した図である。 参考例３において、導体層が形成された基材の断面を示した図である。 参考例３において、保護ガラスが形成された基材の断面を示した図である。 パワー素子が接合された参考例３の集積回路装置を示した図である。 実施例１において、Ａｇ系導体ペーストが塗布された基材の断面を示した図である。 実施例１において、スルーホールの開口部の角部にＡｇ系導体ペーストが塗布された基材の断面を示した図である。 実施例１において、Ｃｕ系導体ペーストが塗布された基材の断面を示した図である。 実施例２において、Ａｇ系導体ペースト、抵抗体ペーストおよびボンディングペーストが塗布された基材の断面を示した図である。 実施例２において、Ｃｕ系導体ペーストが塗布された基材の断面を示した図である。 実施例２において、保護ガラスが形成された基材の断面を示した図である。 パワー素子が接合された実施例２の集積回路装置を示した図である。 実施例３において、Ａｇ系導体ペースト、抵抗体ペーストおよびボンディングペーストが塗布された基材の断面を示した図である。 実施例３において、Ａｇ系導体ペーストが塗布された基材のスルーホール近傍の断面を示した図である。 実施例３において、Ｃｕ系導体ペースト、抵抗体ペーストおよびボンディングペーストが塗布された基材の断面を示した図である。 実施例３において、Ｃｕ系導体ペーストが塗布された基材のスルーホール近傍の断面を示した図である。 実施例３において、保護ガラスが形成された基材の断面を示した図である。 パワー素子が接合された実施例３の集積回路装置を示した図である。
符号の説明
１…基材 １０…スルーホール
１０ａ…スルーホール内周面 １１、１３…基材表面
１２、１４…スルーホール開口部
２，２’…Ａｇ系導体ペースト、導通部
３…Ｃｕ系導体ペースト、導体層
４…抵抗体ペースト、抵抗体
５…ボンディングペースト、ボンディングパッド
６…保護ガラス
７…パワー素子 ７１…アルミボンディングワイヤ
８…接着剤

Claims (6)

  1. 所定位置に貫通したスルーホールを有する絶縁性の基材と、
    所定の回路パターンに応じて該基材の両面に形成された導体層と、
    該基材の両面に形成された該導体層を電気的に導通する該スルーホールの内部に形成された導通部と、
    を有する厚膜回路基板において、
    該導通部が、該基材の両面から該スルーホールの内部に銀系のペーストを塗布、焼成して形成され、
    該スルーホールの内部に、少なくとも一方の開口部を閉塞する導体がもうけられ、
    該スルーホールの該一方の開口部上に電子部品が載置されることを特徴とする厚膜回路基板。
  2. 前記導体層が７５０℃以下で焼成された銅系の導体よりなり、前記導通部が銀系の導体よりなる請求項１記載の厚膜回路基板。
  3. 前記導体は、前記導体層よりなる請求項１記載の厚膜回路基板。
  4. 前記導通部は、前記銀系のペーストを前記スルーホールの内周面に複数回塗布して形成された請求項１記載の厚膜回路基板。
  5. 所定位置に貫通したスルーホールを有する絶縁性の基材と、所定の回路パターンに応じて該基材の両面に形成された導体層と、該基材の両面に形成された該導体層を電気的に導通する該スルーホールの内部に形成された導通部と、を有し、該導通部が該基材の両面側から該スルーホールの内部に銀系のペーストを塗布、焼成して形成され、該スルーホールの内部に、少なくとも一方の開口部を閉塞する導体がもうけられた厚膜回路基板と、
    該厚膜回路基板上に載置された電気素子と、
    を有することを特徴とする集積回路装置。
  6. 前記導通部は、前記銀系のペーストを前記スルーホールの内周面に複数回塗布して形成された請求項５記載の集積回路装置。
JP2004057401A 2003-04-25 2004-03-02 厚膜回路基板、その製造方法および集積回路装置 Expired - Fee Related JP4501464B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004057401A JP4501464B2 (ja) 2003-04-25 2004-03-02 厚膜回路基板、その製造方法および集積回路装置
US10/831,229 US7417318B2 (en) 2003-04-25 2004-04-26 Thick film circuit board, method of producing the same and integrated circuit device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003122426 2003-04-25
JP2004057401A JP4501464B2 (ja) 2003-04-25 2004-03-02 厚膜回路基板、その製造方法および集積回路装置

Publications (2)

Publication Number Publication Date
JP2004343056A JP2004343056A (ja) 2004-12-02
JP4501464B2 true JP4501464B2 (ja) 2010-07-14

Family

ID=33302264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004057401A Expired - Fee Related JP4501464B2 (ja) 2003-04-25 2004-03-02 厚膜回路基板、その製造方法および集積回路装置

Country Status (2)

Country Link
US (1) US7417318B2 (ja)
JP (1) JP4501464B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1814447A2 (de) * 2004-11-23 2007-08-08 Nessler Medizintechnik GmbH Verfahren zur durchkontaktierung eines elektrisch isolierenden trigermaterials
JP2013232483A (ja) * 2012-04-27 2013-11-14 Koito Mfg Co Ltd 回路基板及び回路基板の製造方法
CN103237411A (zh) * 2013-05-06 2013-08-07 田茂福 用细导线排制作的led单面线路板和方法
WO2019044752A1 (ja) * 2017-08-29 2019-03-07 京セラ株式会社 回路基板およびこれを備える電子装置
CN113228259A (zh) * 2018-12-26 2021-08-06 京瓷株式会社 布线基板、电子装置以及电子模块
US11851321B2 (en) 2021-03-01 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Micro-electro mechanical system and manufacturing method thereof
US11990015B2 (en) * 2021-09-22 2024-05-21 Honeywell International Inc. Point heat detectors based on surface mounted thermistors

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62265796A (ja) * 1986-05-14 1987-11-18 株式会社住友金属セラミックス セラミツク多層配線基板およびその製造法
JPS63226995A (ja) * 1987-03-16 1988-09-21 北陸電気工業株式会社 回路基板のスル−ホ−ル接続部形成方法
JPH0432297A (ja) * 1990-05-29 1992-02-04 Kyocera Corp 多層配線基板及びその製造方法
JPH04199897A (ja) * 1990-11-29 1992-07-21 Murata Mfg Co Ltd スルーホールの形成方法
JPH05335748A (ja) * 1992-05-28 1993-12-17 Kyocera Corp 多層回路基板
JPH06224560A (ja) * 1993-01-22 1994-08-12 Nippondenso Co Ltd セラミック多層配線基板
JPH088505A (ja) * 1994-06-22 1996-01-12 Sumitomo Kinzoku Ceramics:Kk 低温焼成セラミック回路基板およびその製造法
JPH08316601A (ja) * 1995-05-15 1996-11-29 Tokuyama Corp 回路基板及びその製造方法
JPH0964502A (ja) * 1995-08-23 1997-03-07 Hitachi Ltd 厚膜集積回路
JPH11251740A (ja) * 1998-02-27 1999-09-17 Fuji Xerox Co Ltd プリント基板およびその製造方法
JP2002246715A (ja) * 2001-02-15 2002-08-30 Taiyo Yuden Co Ltd 基板，基板の製造方法及び基板の接続構造

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177016A (ja) 1997-12-15 1999-07-02 Denso Corp 混成集積回路装置
JP3603663B2 (ja) 1999-04-28 2004-12-22 株式会社デンソー 厚膜回路基板とその製造方法
US6639360B2 (en) * 2001-01-31 2003-10-28 Gentex Corporation High power radiation emitter device and heat dissipating package for electronic components
US6630743B2 (en) * 2001-02-27 2003-10-07 International Business Machines Corporation Copper plated PTH barrels and methods for fabricating
JP3734731B2 (ja) * 2001-09-06 2006-01-11 株式会社ノリタケカンパニーリミテド セラミック電子部品及びその製造方法
JP4202641B2 (ja) * 2001-12-26 2008-12-24 富士通株式会社 回路基板及びその製造方法
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
US20040195669A1 (en) * 2003-04-07 2004-10-07 Wilkins Wendy Lee Integrated circuit packaging apparatus and method
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62265796A (ja) * 1986-05-14 1987-11-18 株式会社住友金属セラミックス セラミツク多層配線基板およびその製造法
JPS63226995A (ja) * 1987-03-16 1988-09-21 北陸電気工業株式会社 回路基板のスル−ホ−ル接続部形成方法
JPH0432297A (ja) * 1990-05-29 1992-02-04 Kyocera Corp 多層配線基板及びその製造方法
JPH04199897A (ja) * 1990-11-29 1992-07-21 Murata Mfg Co Ltd スルーホールの形成方法
JPH05335748A (ja) * 1992-05-28 1993-12-17 Kyocera Corp 多層回路基板
JPH06224560A (ja) * 1993-01-22 1994-08-12 Nippondenso Co Ltd セラミック多層配線基板
JPH088505A (ja) * 1994-06-22 1996-01-12 Sumitomo Kinzoku Ceramics:Kk 低温焼成セラミック回路基板およびその製造法
JPH08316601A (ja) * 1995-05-15 1996-11-29 Tokuyama Corp 回路基板及びその製造方法
JPH0964502A (ja) * 1995-08-23 1997-03-07 Hitachi Ltd 厚膜集積回路
JPH11251740A (ja) * 1998-02-27 1999-09-17 Fuji Xerox Co Ltd プリント基板およびその製造方法
JP2002246715A (ja) * 2001-02-15 2002-08-30 Taiyo Yuden Co Ltd 基板，基板の製造方法及び基板の接続構造

Also Published As

Publication number Publication date
US7417318B2 (en) 2008-08-26
JP2004343056A (ja) 2004-12-02
US20040212085A1 (en) 2004-10-28

Similar Documents

Publication Publication Date Title
JP3237258B2 (ja) セラミック多層配線基板
JP4501464B2 (ja) 厚膜回路基板、その製造方法および集積回路装置
JP2505739B2 (ja) 電子装置用ハウジング
KR100807217B1 (ko) 세라믹 부품 및 그 제조방법
JPH0210571B2 (ja)
US6690558B1 (en) Power resistor and method for making
JP6172966B2 (ja) 光学素子用基板及び光学素子パッケージの製造方法並びに光学素子用基板及び光学素子パッケージ
JP2000312062A (ja) 厚膜回路基板とその製造方法
JP4540223B2 (ja) 電子部品搭載基板
JP2002373961A (ja) 樹脂封止型電子装置
JPH0595071U (ja) 厚膜回路基板
JP2003229518A (ja) 回路装置
JP3896333B2 (ja) 厚膜多層配線基板
JPS6153852B2 (ja)
JP2734404B2 (ja) セラミック配線基板およびその製造方法
WO2006032836A1 (en) Thick-film hybrid production process
JP3030605B2 (ja) 半導体装置
JP3931360B2 (ja) 厚膜多層基板
JPH11126853A (ja) 厚膜回路基板の製造方法
JP2605157B2 (ja) モールドパッケージ型厚膜ハイブリッドｉｃ
JP4423053B2 (ja) 配線基板
JPH0964227A (ja) セラミックパッケージおよびその製造方法
JP2023031643A (ja) 配線基板およびその製造方法
JPH07183661A (ja) 厚膜多層基板
JPS6229194A (ja) 厚膜基板装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060413

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100330

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100412

R151 Written notification of patent or utility model registration

Ref document number: 4501464

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130430

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140430

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees