KR100460846B1 - 제조시스템 및 제조방법 - Google Patents
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Abstract
다품종의 반도체장치를 단시간에 제조할 수 있는 제조시스템 및 제조방법에 관한 것으로서, 피처리물에 실시하는 일련의 처리의 공정완료기간을 단축하는 것이 가능하고 처리장치를 유효하게 활용해서 생산성을 향상시킴과 동시에 양품률도 향상시켜 단위시간당 완성하는 제품의 갯수를 많게 할 수 있는 반도체 제조시스템 및 제조방법을 제공하기 위해, 여러개의 처리장치를 반송수단에 의해 연결하고, 투입된 여러개의 반도체 웨이퍼를 반송수단에 의해서 여러개의 처리장치 사이를 반송하고, 여러개의 처리장치에 의해서 반도체 웨이퍼에 반복 처리를 실시하는 반도체 장치의 제조방법에 있어서, 제조시스템 통괄계산기가 당해 제조시스템에 대해서 공통으로 정해진 단위시간T에 근거하여, 투입된 여러개의 반도체 웨이퍼의 각각에 대해서 각 처리장치에 있어서의 처리 및 여러개의 처리장치 중의 어느 하나의 처리장치 사이의 반송에 할당되는 시간과 시각을 스케쥴링해서 구하고, 스케쥴링된 시간과 시각에 따라서, 여러개의 반도체 웨이퍼의 각각이 여러개의 처리장치에 있어서 처리가 실시되고, 또 반송수단에 의해서 다음 공정을 할당받은 여러개의 처리장치 중의 어느 하나의 처리장치로 반송되는 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해, 피처리물에 실시하는 일련의 처리의 공정완료기간을 단축할 수 있고, 처리장치를 유효하게 활용해서 생산성을 향상시킴과 동시에 양품률도 향상시켜서 단위시간당 완성하는 제품의 갯수를 증가시킬 수 있다는 등의 효과가 얻어진다.
Description
본 발명은 다품종의 반도체장치를 단시간에 제조할 수 있는 제조시스템 및 제조방법에 관한 것이다.
자동화된 제조공장에서는 다품종의 피처리물이 자동화된 여러개의 제조장치에 의해 처리되고 있다. 이와 같은 제조공장에서는 피처리물의 처리완료 납기의 준수, 처리작업의 효율화, 처리장치간의 중간처리량의 최소화 등을 고려해서 어떠한 피처리물에 몇번의 처리를 실행하는지가 결정된다. 자동화된 제조공장에 있어서 상기의 처리를 원활하게 실행하기 위해서는 각 처리장치 및 그 시스템 관리용 계산기의 고신뢰화가 중요하다. 더욱 중요한 것은 제조시스템 전체의 관리기능의 고도화이다. 왜냐하면, 자동화된 제조공장에서는 제조시스템의 무인운전을 실행하여 제조시스템의 관리기능에 그 관리가 맡겨지기 때문이다.
특히, 반도체장치의 제조공장에서는 다품종으로 이루어지는 다수의 반도체웨이퍼를 각각의 품종마다 정해진 처리공정, 처리조건에 따라서 다수의 처리장치를 사용해서 처리하고 있다. 다른 공정에 사용하는 처리장치가 동일한 경우도 많으므로, 처리의 반복은 매우 복잡하다. 따라서, 반도체장치의 제조시스템에는 특히 높은 관리기능이 요구된다. 반도체장치의 제조시스템에 있어서의 특유의 처리의 복잡함의 1예를 설명한다. 반도체장치의 조립에 사용하는 회로소자는일반적으로 적어도 1개의 반도체의 작은 칩 조각으로 형성되어 있다. 이 칩은 반도체웨이퍼에 가로 세로로 정렬 배치 형성된 회로소자영역을 그 경계에서 절단하는 것에 의해 얻어지는 것이 일반적이다. 반도체웨이퍼에 회로소자영역을 형성하기 위해서는 매우 많은 처리를 필요로 한다. 예를 들어, 반도체웨이퍼에 원하는 불순물원자를 포함하는 영역을 형성하는 공정에 대해서 고려해 보더라도 [1] 반도체웨이퍼를 청정화하는 공정, [2] 반도체웨이퍼 표면을 산화하는 열처리, [3] 산화막상에 포토레지스트를 도포하고 또한 건조하는 레지스트 도포처리, [4] 레지스트의 원하는 영역을 광선, 전자선 또는 X선 등의 에너지 입자선에 의해서 감광시키는 노출처리, [5] 레지스트의 감광부분 또는 비감광부분을 선택적으로 제거하는 현상처리, [6] 산화막상에 부분적으로 잔존하는 레지스트를 마스크로서 이용하여 노출된 산화막을 제거하는 에칭처리, [7] 산화막상에 부분적으로 잔존하는 레지스트를 제거하는 레지스트 제거처리, [8] 산화막을 마스크로 해서 불순물 분위기에 반도체웨이퍼를 노출시키거나, CVD, 증착, 이온주입 등의 방법을 사용해서 불순물원자를 반도체웨이퍼상에 침착 또는 표면층부에 침입시키고 열을 가해서 바라는 깊이로 불순물을 확산시키는 불순물 도입처리, [9] 반도체웨이퍼 표면의 불필요한 산화막 등을 제거하는 에칭공정 등이 있다. 또, [3]의 레지스트 제거공정에서 시작해서 [5]의 현상처리 또는 현상처리 후에 필요에 따라서 부가되는 레지스트 베이크 처리까지의 일련의 처리는 포토리도 그래피 공정이라 불리고 있는데, 회로소자의 형성에는 이 공정이 반복해서 사용된다. 즉, 불순물 도입영역의 형성 이외에 배선층의 형성, 패시베이션을 위한 보호막의 형성 등에도 사용된다.이와 같이 반도체웨이퍼에 실시되는 처리는 여러종류에 걸쳐 있고, 또 상기 포토리도그래피 공정에 포함되는 처리와 같이 동일한 반도체웨이퍼에 대해서 2번 이상 실시되는 처리도 있다. 또, 반도체웨이퍼에 실시되는 각종 처리의 회수, 순서는 제조되는 제품의 종류에 따라서 적어도 그 일부가 다른 것이 일반적이다. 반도체웨이퍼의 처리에서는 수백종류에 달하는 다종의 피처리물에 대해서 수십 종류에 이르는 제조방법에서 선택된 1개의 제조방법에 의해 처리를 실시할 필요가 있다. 또, 동시에 처리되는 반도체웨이퍼의 수는 극히 다수이다. 이것을 잘 관리해서 처리하는 것은 극히 곤란하다. 그 결과, 공정완료기간(공정기간)이 길어지거나 또는 처리장치의 가동율이 저하해서 단위시간당 완성하는 제품의 갯수가 적어진다는 결점이 있다. 또, 반도체웨이퍼를 처리하는 청정공간은 항상 높은 청정도로 유지할 필요가 있다. 그러나, 다수의 작업원이 처리장치를 배치한 청정공간내를 이동하며 일하기 때문에 피복이나 바닥 등에 존재하는 먼지가 날려 높은 청정도를 유지할 수 없다. 그 때문에, 이들 먼지가 반도체웨이퍼에 부착하여 제품의 양품률이 저하하는 문제가 발생한다. 그래서, 일본국 특허공고공보 소화 64-6540호에 기재되어 있는 바와 같이, 피처리물의 처리를 무인화장치내에서 실행하여 반도체웨이퍼의 오염을 방지하고, 일련의 처리를 유기적으로 제어해서 다품종 다수의 반도체웨이퍼의 제품관리를 실행하는 것에 의해, 제품의 공정완료기간 단축, 양품률향상, 작업인원 저감을 도모하는 것도 이미 일부에서 실행되고 있다.
상기와 같이 극히 복잡한 반도체장치의 제조시스템을 자동화하기 위한 종래의 관리방식에 대해서는 예를 들면 「개발투자를 삭감, 요구다양화에 응답하는 LSI생산시스템 가동」(닛케이 마이크로 디바이스, 1992년 8월호, pp. 66∼pp. 74)에 기술되어 있다. 자동화 제조가 개시된 당초, 가장 널리 사용되고 있던 관리방식은 공장내의 처리정보를 중앙의 계산기에 모두 페치하고, 이 계산기에서 작업지시를 실행하는 집중관리방식이다. 이 방식은 집중관리용 계산기가 정상적으로 작동하고 있을 때에는 이 계산기가 제조시스템 전체의 상황을 차례대로 파악하고 있으므로 고기능의 제어를 실현할 수 있다. 그러나, 집중관리용 계산기가 고장나면, 이 계산기가 갖는 기능을 대신할 것이 없기 때문에 제조시스템의 제어를 전혀 실행할 수 없게 된다는 결점이 있다. 또, 집중관리용 계산기에 조립되어 있는 소프트웨어는 처리장치나 반송장치를 포함하는 모델체계로 되어 있어 처리장치나 반송장치의 특징에 의존한 알고리듬을 짜넣는(편성해 넣는) 경우가 많다. 이 때문에 처리장치의 갱신시에는 집중관리용 계산기의 소프트웨어의 대폭적인 수정이 필요로 되고, 그 수정 및 확장의 작업량은 팽대해진다는 문제도 있다. 이 점을 해결할 목적으로 집중관리용 계산기를 여러개의 계산기로 치환한 분산처리방식이 현재 가장 진보된 관리방식으로 되어 있다. 분산처리방식의 관리에 대해서는 예를 들면 일본국 특허공개공보 소화 63-244730호에 기술되어 있다. 그러나, 어떠한 관리방식을 채용해서 제조시스템의 자동화를 진행시켜도 공정완료기간 단축의 효과나 처리장치의 가동율을 높이거나 양품률을 향상시켜 단위시간당 완성하는 제품의 갯수를 많게 하는 효과는 적시적량 생산에 있어서 충분한 수준에 도달하지 못했다.
제1의 원인은 종래의 기술에서 일반적으로 여러개의 처리장치간의 반송이 로트라 불리우는 여러개의 반도체웨이퍼를 단위로 해서 배치 반송되기 때문이다. 반도체웨이퍼는 생산성을 향상시킬 목적으로 점차 대구경화되고 있다. 이와 같은 반도체웨이퍼에 대해서 더욱 고정밀도의 처리를 실시할 필요가 있기 때문에 각 처리장치는 종래의 배치처리에서 낱장처리로 이행해가는 경향에 있다. 그러나, 가령 낱장처리장치라도 로트단위로 처리되는 한, 1개의 처리에 1로트의 반도체웨이퍼의 갯수분의 처리시간을 필요로 하고, 다음에 이어지는 처리까지의 대기시간이 길어진다. 이 때문에 아무리 컴퓨터화에 의한 제품관리, 공정관리를 고도화해도 원리적으로 공정완료기간의 단축에는 한계가 있었다. 또, 임의의 특정의 계속되는 2개의 처리 사이의 대기시간은 로트마다 크게 다르고, 또 반도체웨이퍼마다 역시 크게 달라서 이것이 양품률의 향상을 방해하는 원인으로 되는 경우도 있었다.
제2의 원인은 로트단위의 처리를 기본으로 하는 환경하에서는 컴퓨터제어라고 하더라도 복잡한 여러개의 처리를 최적화하는 것은 극히 곤란하여 생산성의 저하가 초래되기 때문이다. 각 처리장치에서의 반도체웨이퍼 1개(매)당 처리회수를 고려해서 스루풋(제조능률)에서 병행해서 동일한 처리가 가능한 처리장치의 수를 결정하고, 각 처리의 처리능력(단위시간당의 처리매수)를 평준화해서 제조시스템을 구축해도 제조시스템 전체로서는 계산상의 처리능력을 갖지 않는 경우가 많다. 즉, 복잡한 처리의 최적화가 불가능하기 때문에 각 처리장치에 있어서의 처리량의 밸런스가 무너져서 생산량의 저하가 초래되는 것이다.
제3의 원인은 배치반송을 기본으로 하는 제조시스템에서는 생산량을 확보하기 위해서 대량의 중간처리품(미완제품)을 필요로 하는 것이고, 이것도 또한 공정완료기간의 장기화의 하나의 원인으로 되고 있었다. 또, 공정완료기간이 길면 제조시스템이 배치된 청정공간내에서의 반도체웨이퍼의 체재시간이 길어지므로, 양품률의 저하를 방지하기 위해 청정공간에 더욱 높은 청정도가 요구된다. 처음부터 회로소자의 패턴의 미세화에 따라서 요구되는 청정도가 높게 되어, 고청정도의 청정공간의 실현은 청정공간을 갖는 건축물이 극히 복잡하고 고가로 될 뿐만 아니라 그 유지에 다대한 에너지를 소요하는 등의 문제점이 있기 때문에 매우 곤란하게 되고 있다. 높은 청정도의 청정공간이 필요하다는 것도 배치반송을 기본으로 하는 종래의 제조시스템의 문제점이다.
이것에 대해서 최근에 예를 들면 일본국 특허공개공보 평성4-130618호나 일본국 특허공개공보 평성4-199709호에 기재되어 있는 바와 같은 여러개의 연속하는 처리부문간의 반송을 반도체웨이퍼 1매 단위의 낱장반송으로 하는 제조시스템도 제안되어 있다.
일본국 특허공개공보 평성4-199709호와 같은 종래의 제조시스템의 문제점은 처리장치수의 증가이다. 동일한 처리장치에서 처리가능한 경우에도 몇가지의 처리로 이루어지는 공정의 순번에 따라서 여러개의 처리장치를 준비할 필요가 있기 때문이다. 그렇지 않으면 반도체웨이퍼의 흐름이 교착하여 동시에 1매의 웨이퍼밖에 제조시스템내에서 처리할 수 없게 된다. 상술한 바와 같이 예를 들어 포토리도그래피 공정은 회로소자의 형성에 반복해서 사용되는 공정이다. 포토리도그래피 공정에 포함되는 레지스트 도포 및 베이크처리는 동일한 반도체웨이퍼에 대해서 2번 이상 실시되는 처리이다. 처리장치수의 증가를 방지하기 위해서는 몇번의 공정중에서 사용되는 처리장치를 공용할 필요가 있다. 레지스트도포 및 베이크처리를 공용하기 위해서는 그 처리장치가 필요로 되는 전후의 처리를 실행하는 처리장치 전부와 다른 처리장치를 거치지 않고 직접 낱장반송장치에 의해 연결되어 있을 필요가 있다. 예를 들면, 성막처리장치 모두와 연결되어 있지 않으면 안된다. 일본국 특허공개공보 평성4-199709호의 장치에서는 그러한 구성을 실현하는 것은 불가능하다.
이것에 대해서, 일본국 특허공개공보 평성4-130618호의 장치는 모든 처리장치가 낱장반송장치에 의해 결합되어 있으므로, 상기 문제는 해결되고 있다. 임의의 2개의 처리장치간에서 반도체웨이퍼를 낱장반송하는 것이 가능하기 때문이다. 이와 같은 장치에서 문제로 되는 것은 처리장치나 반송장치에 있어서의 여러개의 반도체웨이퍼의 교착이다. 낱장처리장치를 낱장반송장치에 의해 연결한 것만으로는 다수의 반도체웨이퍼를 제조시스템내에서 공정에 따라서 동시에 처리하는 경우의 고효율화는 달성되지 않는다.
먼저, 첫번째로 각 처리장치에서의 반도체웨이퍼 1매당의 처리회수를 고려해서 스루풋에서 각 처리장치의 수를 결정하고, 각 처리의 처리능력(단위시간당의 처리매수)를 일치시키는 배려가 필요하다. 일본국 특허공개공보 평성4-130618호의 장치와 같이 고장빈도, 수리시간에 따라서 각 처리장치의 수를 결정하고, 1매의 웨이퍼에 최초의 처리가 종료했으면 다음의 웨이퍼를 최초의 처리장치로 투입하는 것 등을 실행하면 가장 처리능력이 낮은 처리장치에 웨이퍼가 체류해 버린다. 이것을 피하기 위해서는 그 처리장치의 능력에 맞게 처리량을 줄일 수 밖에 없기 때문에, 공정완료기간이 단축되는 대신에 규모에 비해 적은 생산량밖에 얻지 못하는 제조시스템으로 된다. 반송장치, 반송시간에 대한 배려도 필요하다. 낱장반송으로 하는 경우, 반송단위가 종래의 로트에서 웨이퍼 1매로 되므로, 반송은 종래더욱 현저하게 복잡하게 된다. 일본국 특허공개공보 평성4-130618호의 장치에서는 반송되는 반도체웨이퍼의 교착을 피하는 연구가 결여되어 있다. 1매씩의 웨이퍼의 처리나 반송의 제어, 관리도 복잡하게 되어 매우 곤란하다.
또, 일본국 특허공개공보 평성4-130618호나 일본국 특허공개공보 평성4-199709호에 기재된 종래의 장치에서는 모든 처리장치를 낱장처리로 하는 것이 전제로 되어 있지만, 현상의 스루풋을 고려하면 즉시 모든 처리를 낱장처리로 하는 것은 생산량의 저하를 초래할 뿐이다. 상기 종래의 제조시스템에서는 이 점에 대한 배려가 없고, 이것도 아직 이들 시스템이 널리 실용화에는 이르지 못한 이유중의 하나이다.
관리방식에 대해서는 이하의 과제가 있다. 집중관리방식, 분산처리방식 중의 어떠한 관리방식으로 하더라도 종래의 제조시스템은 로트라 불리는 수매∼25매 정도의 웨이퍼를 1단위로 해서 관리하고 있었다. 이 경우, 로트를 구성하는 웨이퍼는 카세트 케이스에 수납되어 있기 때문에 카세트케이스에 예를 들면 로트마다의 IC카드를 첨부하면 로트마다의 정보관리가 가능하였다. 이와 같은 보조적수단이 필요한 이유는 시스템내의 관리정보가 팽대한 것은 물론이지만, 모든 정보관리를 시스템 전체의 정보를 관리하는 계산기에만 의존하면, 어떠한 원인에 의해서 정보관리용 계산기의 오동작이나 시스템다운이 발생한 경우에 그 제조시스템내에 존재하는 모든 웨이퍼의 관리정보가 소실되어 버리는 큰 손해를 일으킬 가능성이 있기 때문이다. 상기 문헌 「개발투자를 삭감, 요구 다양화에 응답하는 LSI생산시스템 가동」(닛케이 마이크로 디바이스, 1992년 8월호)에 소개되어 있는 분산처리방식의 제조시스템에 있어서도 로트에 부수하는 IC카드가 병용되어 있었다. 카세트케이스의 인식기호를 이용하는 방법에 대해서는 예를 들면 일본국 특허공개공보 소화61-128512호에 기술되어 있다. 그렇지만, 상술한 바와 같이 처리장치는 배치처리장치에서 낱장처리장치로의 이행이 서서히 진행되고 있다. 또, 처리장치간 반송도 배치반송에서 낱장반송으로 이행하고 있다. 제조시스템에 적어도 부분적으로 도입되는 처리장치간 낱장반송의 이점을 최대한으로 살리기 위해서는 적어도 부분적으로 반도체웨이퍼 1매마다의 낱장정보관리가 불가결하게 된다. 처리장치간 반송이 낱장반송으로 되어 웨이퍼를 종래와 같은 카세트케이스에 수납하지 않고 반송하기 위해서는 관리해야 할 웨이퍼정보를 저장하는 웨이퍼와 함께 이동하는 IC카드와 같은 보조기억수단을 사용할 수는 없다. 또, 처리장치가 처리를 위해 필요한 처리정보를 갱신하는 회수는 배치반송에 비해 매우 많아지기 때문에 IC카드와 같은 보조기억수단에 의한 정보관리는 갱신빈도가 너무 커서 받아들이기 어려운 문제도 있다. 이에 대해, 반도체웨이퍼 자체에 품종이나 공정의 정보를 보유시키는 방법에 대해서는 일본국 특허공개공보 소화57-157518호, 동소화58-50728호, 동 소화63-288009호, 동 평성2-292810호 등에 기재되어 있다. 칩에 정보를 라이트하는 방법은 일본국 특허공개공보 소화60-10641호에 기재되어 있다. 어떠한 종래기술도 정보를 라이트하거나 리드하는 요소기술에 머물러 있고 제조시스템의 정보관리에 대해서는 고려되어 있지 않다. 처리장치간 반송장치의 반송의 회수도 배치반송에 비해 매우 많아지기 때문에 처리장치간 반송장치의 반도체웨이퍼의 정보관리를 어떻게 실행할 것인가라는 문제도 있다. 이와 같은 문제를 해결할 수 있는 낱장정보관리에 적합한 반도체장치의 제조시스템 및 제조방법이 요구되고 있었다. 또, 상기한 낱장정보관리 환경하에서 컴퓨터제어에 의한 복잡한 여러가지 처리를 최적화할 수 있게 하고 생산성을 향상시켜 공정완료기간을 단축할 수 있는 반도체장치의 제조시스템 및 제조방법이 요구되고 있었다.
본 발명의 목적은 상기 종래의 문제를 해결하기 위해 이루어진 것으로서, 피처리물에 실시하는 일련의 처리의 공정완료기간을 단축하는 것이 가능하고, 처리장치를 유효하게 활용해서 생산성을 향상시킴과 동시에 양품률도 향상시켜 단위시간당 완성하는 제품의 갯수를 많게 할 수 있고, 종래와 같은 넓은 고청정도의 청정공간을 불필요하게 하는 것이 가능한, 특히 낱장처리, 낱장반송이 주체인 반도체 제조시스템 및 제조방법에 적합한 제조시스템 및 제조방법을 제공하는 것이다.
도 1은 본 발명에 관한 반도체장치의 제조시스템의 1예를 도시한 평면도,
도 2는 본 발명에 관한 제조시스템을 구성하는 금속박막 형성장치의 1예를도시한 평면도,
도 3은 도 2에 도시한 금속박막 형성장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 4는 본 발명에 관한 제조시스템에 있어서의 여러개의 반도체웨이퍼의 처리수순의 1예를 도시한 도면,
도 5는 본 발명에 관한 제조시스템을 구성하는 절연막 형성장치의 1예를 도시한 평면도,
도 6은 도 5에 도시한 절연막 형성장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 7은 본 발명에 관한 제조시스템을 구성하는 리도그래피 처리장치의 1예를 도시한 평면도,
도 8은 도 7에 도시한 리도그래피 처리장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 9는 본 발명에 관한 제조시스템을 구성하는 금속박막을 에칭하기 위한 드라이 에칭장치의 1예를 도시한 평면도,
도 10은 도 9에 도시한 드라이 에칭장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 11은 본 발명에 관한 제조시스템을 구성하는 절연막을 에칭하기 위한 드라이 에칭장치의 1예를 도시한 평면도,
도 12는 도 11에 도시한 드라이 에칭장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 13은 본 발명에 관한 반도체장치의 제조시스템의 다른 예를 도시한 평면도,
도 14는 리도그래피 처리장치를 사용해서 여러개의 반도체웨이퍼를 순차 처리하는 수순을 도시한 도면,
도 15는 금속박막을 에칭하기 위한 드라이 에칭장치를 사용해서 여러개의 반도체웨이퍼를 순차 처리하는 수순을 도시한 도면,
도 16은 절연막을 에칭하기 위한 드라이 에칭장치를 사용해서 여러개의 반도체웨이퍼를 순차 처리하는 수순을 도시한 도면,
도 17은 본 발명에 관한 제조시스템을 구성하는 절연막 형성장치의 1예를 도시한 평면도,
도 18은 금속박막 형성장치를 사용해서 여러개의 반도체웨이퍼를 순차 처리하는 수순을 도시한 도면,
도 19는 세정처리장치를 사용해서 여러개의 반도체웨이퍼를 순차 처리하는 수순을 도시한 도면,
도 20은 배선공정의 일련의 처리시간과 생산량의 관계를 본 발명에 관한 제조시스템을 사용한 경우와 종래의 제조시스템을 사용한 경우에 대해서 도시한 도면,
도 21은 본 발명에 관한 반도체장치의 제조시스템의 구성의 다른 예를 도시한 평면도,
도 22는 배선공정의 일련의 처리시간과 생산량의 관계를 본 발명에 관한 제조시스템을 사용한 경우와 종래의 제조시스템을 사용한 경우에 대해서 도시한 도면,
도 23은 본 발명에 관한 반도체장치의 제조시스템의 다른 예를 도시한 평면도,
도 24는 본 발명에 관한 반도체장치의 제조시스템의 다른 예를 도시한 조감도,
도 25는 계속처리화의 비율과 처리시간의 관계를 도시한 도면,
도 26은 계속되는 2개의 처리를 2개의 피처리물에 실시하는 경우의 처리의 흐름을 본 발명에 관한 제조시스템을 사용한 경우와 종래의 제조시스템을 사용한 경우에 대해서 도시한 도면,
도 27은 본 발명에 관한 반도체장치의 제조시스템의 다른 예를 도시한 평면도,
도 28은 본 발명에 관한 제조시스템을 구성하는 금속박막 형성장치의 1예를 도시한 평면도,
도 29는 도 28에 도시한 금속박막 형성장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 30은 본 발명에 관한 제조시스템에 있어서의 여러개의 반도체웨이퍼의 처리수순의 1예를 도시한 도면,
도 31은 본 발명에 관한 제조시스템에 있어서의 여러개의 반도체웨이퍼의 처리수순의 1예를 도시한 도면,
도 32는 본 발명에 관한 제조시스템을 구성하는 절연막 형성장치의 1예를 도시한 평면도,
도 33은 도 32에 도시한 절연막 형성장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 34는 본 발명에 관한 제조시스템을 구성하는 리도그래피 처리장치의 1예를 도시한 평면도,
도 35는 도 34에 도시한 리도그래피 처리장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 36은 본 발명에 관한 제조시스템을 구성하는 금속박막을 에칭하기 위한 드라이 에칭장치의 1예를 도시한 평면도,
도 37은 도 36에 도시한 드라이 에칭장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 38은 본 발명에 관한 제조시스템을 구성하는 절연막을 에칭하기 위한 드라이 에칭장치의 1예를 도시한 도면,
도 39는 도 38에 도시한 드라이 에칭장치에 있어서의 반도체웨이퍼의 처리수순을 도시한 도면,
도 40은 본 발명에 관한 반도체장치의 제조시스템의 다른 예를 도시한 평면도,
도 41은 배선공정의 일련의 처리시간과 생산량의 관계를 본 발명에 관한 제조시스템을 사용한 경우와 종래의 제조시스템을 사용한 경우에 대해서 도시한 도면,
도 42는 본 발명에 관한 제조시스템의 구성을 도시한 도면,
도 43은 기억장치에 저장된 데이타베이스의 1예를 도시한 도면,
도 44는 기억장치에 저장된 데이타베이스의 다른 예를 도시한 도면,
도 45 및 도 46은 본 발명에 관한 제조시스템과 데이타베이스의 대응관계를 설명하기 위한 도면,
도 47은 배선공정의 일련의 처리시간과 생산량의 관계를 본 발명에 관한 제조시스템을 사용한 경우와 종래의 제조시스템을 사용한 경우에 대해서 도시한 도면,
도 48은 본 발명에 관한 제조시스템과 데이타베이스의 대응관계를 설명하기 위한 도면,
도 49는 기억장치내에서의 웨이퍼정보의 추이를 설명하기 위한 도면,
도 50은 본 발명에 관한 처리장치간 반송장치의 1예를 도시한 평면도.
상기 목적은 적어도 2개의 처리장치와 L조(L : 정의 수)의 처리장치간 반송장치를 갖고, 그 처리장치 모두가 또는 동일의 처리기능을 갖는 여러개의 처리장치의 조가 임의의 시각T0부터의 T분간(T : 정의 수)에 적어도 1개의 피처리물의 조를 처리장치간 반송장치의 어느 하나로부터 받아 들여 보관하는 수단, 또한 이것과는 별도의 시각T0이전에 받아들인 피처리물에 대해서 처리를 실시하고 시각 T0+N×T(N : 정의 수)에 1조의 처리가 완료된 피처리물을 처리장치간 반송장치로 배출하는 수단을 갖는 제조시스템에 의해 달성할 수 있다.
상기 목적은 상기 처리장치중의 피처리물의 조에 계속해서 처리를 실시하는 적어도 2개의 처리장치를 연결하는 상기 처리장치간 반송장치가 그 사이를 반송시간L×T분간 이하에서 다른 처리장치를 거치지 않고 피처리물의 조를 반송하는 수단을 갖는 것에 의해 효과적으로 달성된다.
상기 목적은 상기 처리장치간 반송장치가 시각T0+N×T에 임의의 처리장치에서 배출되기 시작한 피처리물의 조를 계속해서 처리를 실시하는 별도의 처리장치로 시각T0+(N+L)×T까지 반송해서 보관시키는 수단을 갖는 것에 의해 달성된다.
또, 상기 목적은 n번째의 피처리물의 조에 대한 m번째(n, m은 정의 정수)의 처리를 임의의 시각T0을 기준으로 해서 (n+2×m-3)×T분후부터 (n+2×m-2)×T분 후 동안, m번째의 처리를 실행한 처리장치에서 (m+1)번째의 처리를 실행하는 처리장치로의 처리장치간 반송장치에 의한 반송을 (n+2×m-2)×T분후부터 (m+2×m-1+L)×T분후 동안, n번째의 피처리물의 조에 대한 (m+1)번째의 처리를 (n+2×m-1+L)×T분후부터 (n+2×m+L)×T분후 동안에 실시하는 것이 가능한 제조시스템에 의해 달성할수 있다.
또, 상기 목적은 여러개의 피처리물의 조로의 적어도 2가지 처리와 그 사이의 처리장치간 반송이 일종의 파이프라인 처리로서 실시되는 제조시스템에 의해 더욱 효과적으로 달성된다.
또, 상기 목적은 피처리물의 조에 계속적으로 처리를 실시하는 모든 처리장치가 처리장치간 반송장치에 의해 연결되어 있어, 여러개의 피처리물의 조로의 모든 처리가 파이프라인처리로서 실시되는 제조시스템에 의해 더욱 효과적으로 달성된다.
또, 상기 목적은 처리장치간의 반송이 자동화되고, 피처리물은 질소 중 또는 진공 중 등의 국소청정공간을 거쳐서 반송되는 제조시스템에 의해 더욱 효과적으로 달성된다.
관리방식에 대해서는 다음과 같다.
상기 목적은 시스템내에 수용하고 있는 반도체웨이퍼의 공정진척 관리정보와 처리, 반송의 스케쥴링의 결과를 반영한 처리반송 에정정보가 여러개의 계산기에 의해 관리되는 제조시스템에 의해 달성된다.
또, 상기 목적은 상기 정보를 제조시스템이 구비하는 계산기에 의해 일괄관리하고 또한 처리장치, 처리장치간 반송장치 또는 그들의 조에 분산배치된 계산기에 의해 관리하는 것에 의해 효과적으로 달성된다.
또, 상기 목적은 처리 및 반송의 스케쥴을 상기 정보의 일괄관리를 실행하는 계산기 또는 처리장치, 처리장치간 반송장치 또는 그들의 조에 분산배치된 계산기에 의해 결정하는 것에 의해서 더욱 효과적으로 달성된다.
또, 상기 목적은 상기 공정진척 관리정보나 처리반송 예정정보가 반도체웨이퍼 1매마다의 정보인 것에 의해서 효과적으로 달성된다.
본 발명의 상기 및 그 밖의 목적 및 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.
제조시스템의 임의의 처리장치가 임의의 시각T0부터의 T분간에 적어도 1개의 피처리물의 조를 처리장치간 반송장치에서 받아들여 보관하는 것이 가능하고, L×T분간의 동안에 처리장치간 반송장치에서 각 처리장치로의 피처리물의 조의 분배가 실행되어 시각T0부터 L×T분후까지는 L조의 반송장치의 1개가 완전히 비게 된다. 시각T0부터 L×T분후에는 몇개의 처리장치에서 이 빈상태로 된 그 처리장치간 반송장치로 피처리물의 조가 일제히 배출되기 시작하고, 시각T0부터 2L×T분후까지 재차 각 처리장치로 분배된다. L조의 처리장치간 반송장치로 피처리물의 조를 순차 배출하면, 반송장치 중 어느 하나를 T분에 한번 빈상태로 할 수 있다. 이와 같이 T분에 한번 처리장치간 반송장치중 1개가 비게 되고, 이 빈 반송장치로 일제히 피처리물의 조가 배출되는 것에 의해 처리장치와 처리장치간 반송장치 사이의 피처리물의 조의 수수의 스케쥴링, 제어, 관리가 용이하게 되고, 더 나아가서는 제조시스템내의 여러개의 피처리물의 조의 반송의 스케쥴링, 제어, 관리가 용이하게 되어 최적화의 수준이 높아지고, 생산성이 향상한다는 효과가 있다. 각 처리장치는 T분간마다 피처리물의 조를 처리장치간 반송장치중 어느 하나에서 받아들여서 배출하면 좋다. 이와 같이 하는 것에 의해, 처리장치도 포함해서 제조시스템이 주기T분마다 주기적으로 제어되므로, 여러개의 피처리물의 조로의 처리의 스케쥴링이 용이하게 되고 생산성이 향상한다는 효과가 있다. 즉, 본 발명의 제조시스템에 의하면, 처리, 반송의 스케쥴링, 제어, 관리, 더 나아가서는 생산관리 전체가 현저하게 용이하게 되고, 최적화의 수준이 높아져 생산성이 향상하는 효과가 있다.
각 처리장치로부터 시각T0에서 T분후에 L조의 반송장치 중 하나로 배출되기 시작하는 피처리물의 조는 시각T0보다 L×T분전부터 시각T0까지 처리장치로 분배되어 적재(스토크)되고, 시각T0보다 시각T0부터 T분후까지 처리가 실시된 피처리물의 조인 것이 공정완료기간 단축의 관점에서 보면 가장 바람직하다. 그러나, 피처리물의 조의 처리에 T분 이상의 시간을 필요로 하는 처리장치에서는 반드시 그럴 필요는 없고 시각T0부터 L×T분전 이전에 처리장치로 분배되고, T분간 이상을 필요로 하는 처리가 실시된 피처리물이 시각T0부터 T분후에 반송장치 중의 하나로 배출되기 시작해도 좋다. 예를 들면, M개 이상의 피처리물의 조를 한번에 처리하는 배치식의 처리장치에 있어서도 보관기능이라든가 T분을 주기로 해서 처리장치간 반송장치 사이에서 M개의 피처리물의 조의 수수를 실행하는 기능 등을 부가시켜 본 발명의 처리장치에 요구되는 기능을 만족시키는 것이 가능하다.
또, 동일한 처리기능을 갖는 여러개의 처리장치의 조가 상기의 처리장치 상당의 기능을 갖고 있어도 좋다. 즉, 예를 들면 T분보다 길고 2T분보다 짧은시간을 필요로 하는 처리를 실행하는 처리장치 2개가 T분만큼 기점을 어긋나게 해서 주기2T로 주기적으로 제어되면 처리장치의 조로서는 마치 처리시간이 T분보다 짧은 주기 T분으로 제어되는 처리장치와 동일 기능, 즉 임의의 시각T0부터의 T분간에 피처리물의 조를 처리장치간 반송장치에서 받아들여 적재하는 것이 가능한 기능을 갖게 된다. 또, 처리장치의 조가 시각T0부터의 T분후에 적어도 하나의 피처리물의 조를 처리장치에서 처리장치간 반송장치로 배출하기 시작하는 것이 가능한 기능을 갖게 된다.
여러개의 피처리물의 조로의 계속적인 처리에 있어서는 반드시 모든 처리장치에서 T분마다 피처리물의 조가 반송장치로 배출되는 것은 아니고, 예를 들면 처리해야 할 피처리물의 조가 분배되지 않은 처리장치 등으로부터는 피처리물의 조가 배출되지 않는 경우도 있다. 또, 어떠한 동일한 처리기능을 갖는 처리장치의 수를 상회하는 처리물의 조가 그 처리장치에서의 처리로 분배되도록 해서 피처리물의 조가 처리장치의 수를 초과해서 중복되는 경우도 발생할 수 있다. 이와 같은 경우에 대처하기 위해서는 각 처리장치에 이러한 피처리물의 조를 여러개 보관해 두는 수단을 포함시켜도 좋고, 이러한 피처리물의 조를 여러개 보관해 두는 보관장치를 별도로 준비해도 좋다.
본 발명의 제조시스템에는 공정완료기간의 단축효과도 있다. 생산성의 향상에 의한 단축효과 이외에 파이프라인처리에 의한 단축효과가 있다. 파이프라인처리는 여러개의 피처리물의 조에 여러개의 처리를 실시하는데 적합한 처리방법이다. 본 발명의 제조시스템의 파이프라인처리는 계속되는 여러개의 처리 이외에 그 사이의 반송도 포함한 파이프라인처리이다. 반송에 처리의 정확히 L배의 시간을 할당한 처리와 반송을 융합시킨 파이프라인처리이다. 여러개의 피처리물에 대한 처리, 반송을 단위로 하는 파이프라인처리라도 유효하지만, M=1 즉 피처리물 1개를 1조로 해서 취급하는 경우가 가장 효과가 크다. 상술한 바와 같이, 반도체공업에 있어서의 피처리물인 반도체웨이퍼의 수는 매우 다수이고 반도체웨이퍼에 대한 처리는 다종에 이르며 처리의 회수도 매우 많으므로, 피처리물의 조의 수가 증가하고 처리가 증가할수록 파이프라인처리화하는 것에 의한 공정완료기간의 단축효과는 크다. L=1의 경우가 가장 우수하다는 것은 물론이다.
이 본 발명의 파이프라인처리가 종래의 로트단위의 처리에 비해 공정완료기간의 단축에 유효하다는 것을 L=1이고 피처리물 1개를 1조로서 취급하는 경우에 대해 도 26을 사용해서 설명한다. 도 26은 계속되는 2가지 처리, (a)처리와 (b)처리를 2개의 피처리물(A)와 (B)에 실시하는 경우를 도시한 도면이다. 파이프라인처리에서는 피처리물(A)는 (a) 처리가 실시된 후 즉시 낱장반송되고 (b)처리가 실시된다. 피처리물(B)는 피처리물(A)에 대한 (a)처리가 종료하는대로 (a)처리가 실시되고, 피처리물(A)와 마찬가지로 낱장반송되고 (b)처리가 실시된다. (a)처리, (b)처리, 반송시간 모두 피처리물1개당 T분을 필요로 한다고 하면, 모든 처리를 실행하고 최후로 피처리물(B)를 반송하는데 필요한 시간은 5T분이다. 로트단위의 처리를 실행하는 경우에는 피처리물(A)와 (B)에 (a)처리가 실시된 후, 양 처리물은 일괄해서 반송되고 (b)처리가 실시된다. 로트단위의 반송도 T분을 필요로 한다고 하면, 모든 처리를 실행하고 최후로 피처리물(A)와 (B)를 반송하는데 필요한 시간은 6T분이다. 파이프라인처리 쪽이 T분 단축된다. 피처리물의 수가 증가하고 처리가 증가할수록 이 차이는 커져 파이프라인처리의 유효성이 현재화(顯在化)한다.
또, 본 발명의 제조시스템에서는 처리장치간의 반송이 자동화되고, 피처리물은 질소중 또는 진공중 등의 국소 청정공간내를 반송하는 것도 가능하므로, 종래와 같은 고청정도의 청정공간을 불필요하게 할 수 있다는 작용도 있다.
제조시스템이 반도체웨이퍼 1매마다의 공정진척 관리정보의 일괄관리용의 데이타베이스와 함께 각각에 그의 일부를 저장한 여러개의 데이타베이스를 갖는 것에 의해, 일괄관리용의 데이타베이스가 어떠한 원인으로 파괴되거나 오정보를 저장한 경우에 다른 데이타베이스의 데이타를 참조해서 제조를 계속하는 것이 가능하다. 반대로, 여러개의 데이타베이스가 어떠한 원인으로 파괴되거나 오정보를 저장한 경우에는 일괄관리용 데이타베이스의 데이타를 참조해서 제조를 계속하는 것이 가능하다. 상기 데이타베이스가 처리 또는 반송의 결과를 반영한 처리반송 결과정보를 갖고 있으면, 이것을 피드포워드(feed forward)제어에 사용하는 것은 고정밀도 처리에 유효하게 된다. 상기 데이타베이스가 처리 또는 반송의 스케쥴링의 결과를 반영한 처리반송 예정정보를 갖고 있다면, 처리장치, 처리장치간 반송장치 또는 그들의 조에 분산배치된 계산기가 이것을 처리 또는 반송동작의 동작조건의 결정에 사용할 수 있게 된다. 이것은 고효율 제조에 유효하다.
본 발명을 낱장처리, 낱장반송을 주체로 하는 반도체 제조시스템 및 제조방법에 적용하면, 고신뢰도의 낱장정보관리를 실행하는 것이 가능하게 되어 낱장반송의 이점을 살린 제조시스템 및 제조방법을 실현할 수 있다. 즉, 반도체웨이퍼에 실시하는 일련의 처리의 공정완료기간을 단축하는 것이 가능하고, 처리장치를 유효하게 활용해서 생산성을 향상시킴과 동시에 양품률도 향상시켜 단위시간당 완성하는 제품의 갯수를 많게 하는 것이 가능하고, 종래와 같은 고청정도의 청정공간을 불필요하게 하는 것이 가능한 반도체 제조시스템 및 제조방법에 적합한 제조시스템 및 제조방법을 실현할 수 있다.
이하, 실시예에 의해 본 발명을 구체적으로 설명한다.
또, 다음의 설명에 있어서 (101)은 처리장치간 낱장 반송장치, (102)는 금속막 성막처리장치, (103)은 절연막 성막처리장치, (104)는 리도그래피 처리장치, (105)는 보관장치, (106)은 금속막 드라이에칭 처리장치, (107)은 절연막 드라이에칭 처리장치, (108)은 투입/인출장치, (201), (202)는 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치, (203), (204)는 드라이에칭 처리장치, (205), (206)은 성막처리장치, (207)은 세정처리장치, (208)은 루프형상 반송장치, (209)는 인터페이스, (210)은 보관장치, (301), (302)는 리도그래피 처리장치, (303), (304)는 드라이에칭 처리장치, (305)는 세정처리장치, (306), (307)은 성막처리장치, (308)은 루프형상 반송장치, (309)는 인터페이스, (310)은 보관장치, (401)은 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치, (402)는 이온주입 처리장치, (403)은 드라이에칭 처리장치, (404), (405)는 성막처리장치, (406)은 초청정공간, (501)은 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치,(502)는 링형상 반송장치, (503a), (503b)는 직선형상 반송장치, (504), (505)는 드라이에칭 처리장치, (506), (507)은 성막처리장치, (508)은 공용 배기계, (509)는 세정, 웨트 에칭 처리장치, (510)은 산화열 처리장치, (511), (512)는 성막처리장치, (513)은 제어계, (514)는 이온주입 처리장치, (515)는 웨트 에칭 처리장치, (516)은 레지스트 제거 처리장치, (517)은 열처리장치, (518)은 로드 언로드 처리장치, (519)는 도포막 형성 처리장치, (601-1), (601-2)는 처리장치간 반송장치, (602)는 금속막 성막처리장치, (603)은 절연막 성막처리장치, (604)는 리도그래피 처리장치, (605)는 보관장치, (606)은 금속막 드라이에칭 처리장치, (607)은 절연막 드라이에칭 처리장치, (608)은 투입/인출기구, (701), (702)는 리도그래피 처리장치, (703), (704)는 드라이에칭 처리장치, (705)는 세정 처리장치, (706), (707)은 성막처리장치, (708)은 루프형상 반송장치, (709)는 인터페이스, (710)은 보관장치, (801a)∼(801e)는 처리장치, (802a)∼(802e)는 계산기, (803a)∼(803e)는 데이타베이스를 관리하는 계산기, (804a)∼(804e)는 데이타베이스를 수납한 기억장치, (805)는 일괄관리용 데이타베이스를 관리하는 계산기, (806)은 일괄관리용 데이타베이스, (808a)∼(808e)는 처리반송 결과정보, (809a)∼(809e)는 처리반송결과, 예정정보, (811), (812)는 처리장치, (813)은 처리장치간 반송장치, (814)∼(816)은 기억장치, (817)∼(826)은 반도체웨이퍼, (827)∼(836)은 처리반송 이력정보, (901), (902)는 처리장치, (903)은 처리장치간 반송장치, (904)∼(906)은 기억장치, (907)∼(916)은 반도체웨이퍼, (917)∼(926)은 처리반송 결과정보, (951), (952)는 계속되는 2가지 처리를 실시하는 처리장치, (953)∼(956)은 부분반송장치유닛, (957)∼(960)은 반송로봇, (961)∼(963)은 신축가능한 결합부, (964)는 레이저, (965)는 레이저광선, (966), (967)은 중간 모니터부, (968)은 최종 모니터부, (969), (970)은 위치조정기구를 각각 나타낸다.
<실시예 1>
도 1∼도 12 및 표 1∼표 3을 사용해서 설명한다. 도 1은 본 발명의 제조시스템의 1실시예를 도시한 도면이다. 본 실시예의 제조시스템은 소자가 형성되고 콘택트홀이 뚫린 반도체웨이퍼에 배선을 형성하기 위한 제조시스템이다. 본 실시예는 이 제조시스템을 사용해서 반도체웨이퍼에 1층의 배선층과 패시베이션(비활성화)을 위한 보호막층을 형성한 실시예이다.
고리형상의 처리장치간 낱장 반송장치(101)의 주위에 금속막 성막처리장치(102), 절연막 성막처리장치(103), 리도그래피 처리장치(104), 보관장치(105), 금속막 드라이에칭 처리장치(106), 절연막 드라이에칭 처리장치(107), 제조시스템에 반도체웨이퍼를 투입하거나 제조시스템에서 반도체웨이퍼를 인출하는 기구(108)이 연결되어 있다. 6매의 반도체웨이퍼(반도체웨이퍼1∼6)에 금속막 성막처리장치(102)에 있어서의 처리에 계속해서 리도그래피 처리장치(104), 금속막 드라이에칭 처리장치(106), 절연막 성막처리장치(103), 리도그래피 처리장치(104), 절연막 드라이에칭 처리장치(107)에 있어서의 계속되는 처리를 실시하였다.
제조시스템으로의 반도체웨이퍼의 배출은 투입/인출장치(108)에 의해 실행하였다. 반도체웨이퍼를 6매 모아서(일괄해서) 상기 장치(108)이 갖는 예비실(108-1)내에 설치하면 예비실(108-1)내는 고순도 질소로 치환되고, 반도체웨이퍼는 고순도질소로 가득 채워진 보관실(108-2)로 보관실(108-2)가 갖는 반송기구에 의해서 운반된다. 보관실(108-2)로부터는 반도체웨이퍼1에서 순서대로 1개씩 배출실(108-4)가 갖는 반송기구에 의해서 처리장치간 낱장반송장치(101)로 임의의 시각을 기점으로 해서 본 실시예의 T인 6분간격으로 배출된다. 반도체웨이퍼 6매를 예비실(108-1)에 설치하고 나서 반도체웨이퍼1의 배출이 개시될 때까지 필요한 시간은 1분이다. 배출실(108-4)는 고순도 질소로 가득 채워져 있다. 또, 처리장치간 낱장 반송장치(101)에서는 반도체웨이퍼가 고순도 질소 분위기중에서 반송된다. 본 실시예의 처리장치간 낱장 반송장치(101)은 벨트에 의해서 한쪽방향으로 반도체웨이퍼를 이동시키는 기구로서, 4분간 일주한다. 일주의 길이는 60m이고, 반송속도는 0. 9km/h로서, 종래의 반송기술에 의해 실현할 수 있다. 처리장치간 낱장 반송장치(101)에 의해서 제조시스템내의 어느 것인가 2개의 처리장치 사이에서도 최장 4분간 이동가능하다. 처리장치로부터의 웨이퍼의 배출에 필요한 시간, 처리장치가 받아들이는데 필요한 시간을 포함해서 본 실시예의 T인 6분 미만에서 처리장치간의 반송이 가능하다.
처음에 반도체웨이퍼1은 낱장 반송장치(101)에 의해서 금속막 성막처리장치(102)로 운반된다. 금속막 성막처리장치(102)의 구성을 도 2에 도시한다. 동일 처리장치에 있어서의 처리의 내역을 동일 처리장치까지의 반송의 내역과 함께 도 3에 도시한다. 마찬가지로, 절연막 형성 처리장치(103)에 대해서는 도 5와 도 6, 리도그래피 처리장치(104)에 대해서는 도 7과 도 8, 금속막 드라이에칭 처리장치(106)에 대해서는 도 9와 도 10, 절연막 드라이에칭처리장치(107)에 대해서는 도 11과 도 12에 각각의 처리장치의 구성과 처리장치에 있어서의 처리 및 처리장치까지의 반송의 내역을 나타내고 있다.
처리장치간 낱장 반송장치(101)에서 반도체웨이퍼1을 고순도질소가 가득채워진 보관실(102-1)이 갖는 반송기구(102-9)가 수취한다. 다음에, 대기압의 질소로 가득채워진 예비실1(102-2)에 예비실1이 갖는 반송기구(102-10)에 의해서 운반된 후, 예비실1(102-2)는 0. 06㎩까지 진공배기된다.
투입/인출장치(108)의 배출실(108-4)가 갖는 반송기구에 의한 반도체웨이퍼1의 낱장 반송장치(101)로 배출의 개시부터 처리장치(102)의 예비실1(102-2)의 배기가 종료하고 반송실(102-3)으로의 전송이 가능하게 될때까지의 소요시간은 6분미만이다. 6분 경과한 시각부터 처리가 개시된다. 반도체웨이퍼1에 대한 금속막 성막처리장치(102)에 있어서의 처리 개시의 시각을 시각T0으로 한다. 반송실(102-3)으로의 전송이 가능하게 된 시각부터 처리의 개시까지가 처리대기의 시간이다.
처리의 최초는 예비실(102-2)에서 반송실(102-3)으로의 반도체웨이퍼1의 전송(반송)이다. 반송실(102-3)이 갖는 반송기구(102-11)에 의해서 실행된다. 반송실(102-3)내의 압력은 6. 5×10E(-5)㎩이다. 계속해서 동일 반송기구(102-11)에 의해서 반도체웨이퍼는 전처리실(102-4)로 운반되고 그곳에서 막형성의 전처리가 실시된다. 본 실시예의 제조시스템에서는 Ar의 소프트 플라즈마에 의한 소프트 에칭에 의해 콘택트홀 바닥의 Si기판 표면의 자연산화막 등을 에칭제거하는방법을 사용하고 있다. 처리시의 압력은 0. 65㎩이고, 에칭시간은 30초이다. 전처리를 종료한 반도체웨이퍼1은 전처리실(102-4)의 배기후, 재차 반송실(102-3)이 갖는 반송기구(102-11)에 의해서 반송실(102-3)을 거쳐서 이번에는 스퍼터실1(102-5)로 운반된다. 스퍼터실1(102-5)에서는 배리어막의 형성이 실행된다. 본 실시예의 배리어막은 TiN이다. 방전가스로 Ar과 N2를 사용한 반응성 스퍼터에 의해서 150㎚의 막이 형성된다. 막형성시의 압력은 0. 5㎩이고, 막형성에 필요한 시간은 1분이다. 배리어막의 형성을 종료한 반도체웨이퍼1은 다음에 반송기구(102-11)에 의해서 반송실(102-3)을 거쳐서 스퍼터실2(102-6)으로 이동한다. 스퍼터실2(102-6)에서는 Aℓ-1%Si-0. 5%Cu합금막의 형성이 실행된다. Aℓ합금막의 두께는 700㎚이고, 막형성시의 압력은 0. 5㎩이고, 막형성에 필요한 시간은 1분이다. Aℓ합금막의 형성을 종료한 반도체웨이퍼1은 반송실(102-3)이 갖는 반송기구(102-11)에 의해서 반송실(102-3)을 거쳐서 0. 06㎩의 예비실2(102-7)로 전송되고, 예비실2(102-7)이 질소에 의해 대기압으로 되돌려진 후, 예비실2(102-7)이 갖는 반송기구(102-12)에 의해서 고순도 질소가 가득채워진 배출실(102-8)로 이동한다. 예비실1(102-2)에서 반송실(102-3)으로의 전송의 개시부터 배출실(102-8)로의 이동이 종료하고 배출실(102-8)이 갖는 반송기구(102-13)에 의해서 언제라도 처리장치간 낱장 반송장치(101)로의 배출이 가능하게 될 때까지의 소요시간은 6분 미만인 5. 7분이다. 6분 경과한 시각부터 다음의 처리장치로의 반송이 개시된다. 처리장치간 낱장 반송장치(101)로의 배출이 가능하게된 시각부터 반송의 개시까지가 반송 대기시간이다.
반도체웨이퍼1에 대한 금속막 성막처리장치(102)에서의 처리가 개시되는 시각이 T0이다. 시각T0부터 2T(=12)분후까지 반도체웨이퍼1과 반도체웨이퍼2가 받는 처리, 반송의 내용을 설명하기 위한 도면이 도 4이다. 시각T0부터 시각T0+T까지의 T(=6)분간이 금속막 성막처리장치(102)에 있어서의 반도체웨이퍼1의 처리시간이다. 시각T0+T부터 시각T0+2T까지의 T분간이 금속막 성막처리장치(102)에서 리도그래피 처리장치(104)로의 반도체웨이퍼1의 반송시간이다. 이 반송에 대해서 설명한다. 시각T0+T에서 우선 반도체웨이퍼1의 낱장 반송장치(101)로의 배출이 개시된다. 처리장치(102)의 배출실(102-8)이 갖는 반송기구(102-13)(도 2)에 의해서 반송장치(101)로 배출된 반도체웨이퍼1은 낱장 반송장치(101)에 의해서 다음의 처리를 실행하는 리도그래피 처리장치(104)로 운반된다. 동일 처리장치의 보관실(104-1)이 갖는 낱장 반송장치(101)에서 처리장치로의 반도체웨이퍼의 받아들임을 실행하는 반송기구(104-7)에 의해서 보관실(104-1)로 운반된다(도 7). 보관실(104-1)로의 이동이 완료하고 반송기구(104-8)에 의한 도포실(104-2)로의 반송으로 개시되는 리도그래피 처리장치(104)에 있어서의 처리개시가 가능한 상태로 되는 시각부터 시각T0+2T까지는 처리 대기시간이다.
도 4에는 반도체웨이퍼2가 시각T0부터 시각T0+2T까지 받는 처리 및 반송에 대한 상세한 설명도 아울러 도시되어 있다. 투입/인출장치(108)에 의해서 제조시스템에 반도체웨이퍼1보다 T분 늦게 투입된 반도체웨이퍼2는 정확히 T분 늦게 반도체웨이퍼1이 받은 처리 및 반송 등을 받는다. 반도체웨이퍼2에 있어서는 시각T0부터 시각T0+T까지의 T분간이 앞의 처리장치 즉 투입/인출장치(108)에서 금속막 성막처리장치(102)로의 반송시간이다. 시각T0+T부터 시각T0+2T까지의 T분간이 금속막 성막처리장치에 있어서의 반도체웨이퍼2의 처리시간이다.
다음에, 반도체웨이퍼1이 리도그래피 처리장치(104)에서 받는 처리에 대해서 도 7, 도 8을 사용해서 상세히 설명한다. 보관실(104-1)에서 우선 반송기구(104-8)에 의해서 도포실(104-2)로 운반되고, 여기에서 레지스트가 회전도포된다. 두께1. 2㎛의 레지스트의 도포에 필요한 시간은 40초였다. 도 7에는 도시되어 있지 않지만, 반송기구(104-8) 등은 모두 질소를 가득채운 용기내에 수납되어 있다. 이 처리장치(104)내에서 반도체웨이퍼가 대기에 노출되는 일은 없다. 반도체웨이퍼1은 다음에 반송기구(104-9)에 의해서 베이크실(104-3)으로 이동된다. 여기에서, 120℃로 40초간의 열처리가 실시되고 레지스트가 경화한다. 베이크실(104-3)에서는 반송기구(104-10)에 의해서 노출실(104-4)로 운반되고, 여기에서 수은의 i선을 광원으로 하는 노출처리가 실행된다. 노출실(104-4)의 기능은 통상의 스테퍼와 동등하다. 반도체웨이퍼1에 대한 노출처리에 필요한 시간은 2분이었다. 노출후의 웨이퍼1은 반송기구(104-11)에 의해서 현상실(104-5)로 이동한다. 여기에서 반도체웨이퍼1 표면은 현상액에 노출되어 현상처리가 실시된다. 현상에 필요한 시간은 80초였다. 현상후의 웨이퍼1은반송기구(104-12)에 의해서 건조실(배출실 겸용)(104-6)으로 이동한다. 보관실(104-1)에서 도포실(104-2)로의 이동이 개시한 시각부터 건조실(104-6)이 갖는 반송기구(104-13)에 의한 처리장치간 낱장 반송장치(101)(도 1)로의 배출이 가능하게 될 때까지의 시간은 본 실시예의 제조시스템의 T, 즉 6분미만인 5. 3분이다. 6분 경과하는 시각까지가 반송대기시간이다. 6분 경과한 시각부터 반송이 개시된다.
반도체웨이퍼1은 낱장 반송장치(101)로 배출되고, 금속막 드라이에칭 처리장치(106)으로 운반되고, 동일 처리장치(106)의 보관실(106-1)(도 9)가 갖는 반송기구(106-9)에 의해서 질소가 가득채워진 보관실(106-1)로 이동하고, 또 반송기구(106-10)에 의해서 예비실1(106-2)로 이동한다. 반송개시부터 예비실1(106-2)의 0. 65㎩까지의 진공배기가 종료하고 언제라도 반송실(106-3)으로의 이동이 가능하게 될때까지의 시간은 본 실시예의 제조시스템의 T, 즉 6분미만이다. 6분경과하는 시각까지가 처리대기시간이다. 6분경과한 시각부터 처리가 개시된다.
반도체웨이퍼1이 금속막 드라이에칭 처리장치(106)에서 받는 처리를 도 9, 도 10을 사용해서 설명한다. 예비실1(106-2)의 반도체웨이퍼1은 반송실(106-3)이 갖는 반송기구(106-11)에 의해서 반송실(106-3)으로 이동되고, 또 에칭실(106-4)로 이동된다. 반송실(106-3)의 압력은 0. 01㎩이다. 에칭실(106-4)에서 Aℓ합금막/TiN막의 적층막으 에칭이 실행된다. 염소와 BCℓ3의 혼합가스를 사용한동일 적층막의 에칭에는 40초가 필요하였다. 에칭시의 압력은 0. 4㎩이고 에칭실(106-4)내를 일단 0. 015㎩까지 배기한 후, 에칭종료후의 반도체웨이퍼1은 반송기구(106-11)에 의해서 반송실(106-3)을 거쳐 다음에 부식방지처리실(106-5)로 운반되고, 여기에서 Aℓ합금막에 대한 CHF3에 의한 부식방지처리가 실시된다. 처리시의 압력은 0. 6㎩, 처리시간은 30초이다. 부식방지처리를 종료한 웨이퍼1은 반송기구(106-11)에 의해서 반송기구(106-3)을 거쳐서 부식방지처리실(106-5)에서 어셔실(106-6)으로 이동한다. 어셔실(106-6)에서는 산소 플라즈마에 의해서 레지스트가 어싱제거된다. 처리시의 압력은 50㎩, 처리시간은 30초이다. 레지스트가 제거된 반도체웨이퍼1은 반송기구(106-11)에 의해서 반송실(106-3)을 거쳐서 0. 65㎩의 예비실2(106-7)로 이동한다. 웨이퍼1이 이동한 후, 예비실(106-7)은 대기압의 고순도 질소로 가득채워진다. 그 후, 반도체웨이퍼1은 반송기구(106-12)에 의해서 고순도 질소가 가득채워져 있는 배출실(106-8)로 운반되고, 반송기구(106-13)에 의한 반송을 대기한다. 처리의 개시부터 반송가능하게 될때까지의 소요시간은 5분이고, 1분간 반송을 대기한다.
반도체웨이퍼1은 금속막 드라이에칭 처리장치(106)에서 처리장치간 낱장 반송장치(101)에 의해서 절연막 형성 처리장치(103)으로 이동한다.
절연막 형성 처리장치(103)에서의 처리를 도 5, 도 6을 사용해서 설명한다. 절연막 형성 처리장치(103)이 갖는 막형성실1(103-4)는 TEOS와 산소를 원료로 하는 플라즈마 CVD(화학기상성장)법에 의한 이산화 실리콘막을 형성하는 형성실이다.여기에서 형성되는 이산화 실리콘막은 주로 배선의 층간절연막으로서 이용된다. 막형성실2(103-5)는 SiH4와 NH3을 원료로 한 플라즈마 CVD법에 의한 질화실리콘막을 형성하는 형성실이다. 이 질화실리콘막은 주로 반도체웨이퍼의 최상층의 패시베이션을 위한 보호막으로서 이용된다. 여기에서 반도체웨이퍼1상에 형성되는 것은 이 질화막이다. 이 절연막 형성 처리장치(103)에서는 주요한 처리가 막형성 뿐이기 때문에 시간적으로 여유가 있으므로, 반도체웨이퍼1은 보관실(103-1)에서 처리대기를 한다. 처리장치간 낱장 반송장치(101)에서 반송기구(103-8)에 의해서 보관실(103-1)로 이동해서 처리대기를 하고 있던 반도체웨이퍼1에 대해서 처리가 개시된다.
반송기구(103-9)에 의한 보관실(103-1)에서 예비실1(103-2)로의 이동의 개시가 처리의 개시이다. 예비실1(103-2)에서 반송기구(103-10)에 의해서 반송실(103-3)으로 운반되고, 또 막형성실2(103-5)로 운반된다. 여기에서 상술한 플라즈마 CVD법에 의해 반도체웨이퍼1상에 두께0. 5㎛의 질화실리콘막이 형성된다. 압력은 50㎩, 막형성에 필요한 시간은 1분이다. 막형성후의 웨이퍼1은 반송기구(103-10)에 의해서 반송실(103-3)을 거쳐서 예비실2(103-6)으로 이동하고, 예비실2(103-6)이 대기압의 질소로 가득채워진 후, 반송기구(103-11)에 의해서 질소가 가득채워진 배출실(103-7)로 이동하고, 반송기구(103-12)에 의한 처리장치간 낱장 반송장치(101)(도 1)로의 배출을 대기한다. 처리의 개시부터 배출가능하게 될때까지가 4분이다. 따라서, 2분간 반송을 대기하게 된다. 반도체웨이퍼1이막형성실2(103-5)에서 반송실(103-3)으로 이동한 후, 막형성실2(103-5)는 NF3플라즈마에 의해서 클리닝되어 다음의 반도체웨이퍼의 처리에 대비한다.
반도체웨이퍼1은 절연막 형성 처리장치(103)에서 재차 리도그래피 처리장치(104)로 운반되어 금속막형성후와 마찬가지의 처리를 받는다. 노출시의 레티클이 다르다는 등 처리조건의 차이는 있지만, 처리의 흐름, 소요시간은 완전히 동일하다. 리도그래피 처리장치(104)에서는 절연막 드라이에칭 처리장치(107)로 이동한다.
절연막 드라이에칭 처리장치(107)에서의 처리를 도 11, 도 12를 사용해서 설명한다. 우선, 반도체웨이퍼1은 처리장치간 낱장 반송장치(101)(도 1)에서 반송기구(107-8)에 의해서 질소가 가득채워진 보관실(107-1)로 운반되고, 또 반송기구(107-9)에 의해서 예비실1(107-2)로 운반되고 예비실1(107-2)내가 배기되어 처리를 대기한다. 처리의 개시는 반송실(107-3)으로의 이동이다. 반송기구(107-10)에 의해서 예비실(107-2)에서 반송실(107-3)으로 운반되고, 또 에칭실(107-4)로 이동한다. 에칭실(107-4)에서는 이산화 실리콘막의 드라이에칭 처리도 가능하지만, 반도체웨이퍼1에 대해서는 여기에서 질화실리콘막의 드라이에칭 처리가 실시된다. 에칭가스는 CHF3, 압력은 0. 7㎩, 처리시간은 40초이다. 에칭이 종료한 반도체웨이퍼1은 반송기구(107-10)에 의해서 반송실(107-3)을 거쳐서 에칭실(107-4)에서 어셔실(107-5)로 이동한다. 어셔실(107-5)에서는 산소플라즈마에 의해서 레지스트가 어싱제거된다. 처리시의 압력은 50㎩, 처리시간은 30초이다. 레지스트가 제거된 후, 반송기구(107-10)에 의해서 반송실(107-3)을 거쳐서 예비실2(107-6)으로 이동하고, 또 반송기구(107-11)에 의해서 질소가 가득채워진 배출실(107-7)로 이동해서 반송기구(107-12)에 의한 배출을 대기한다. 처리의 개시부터 배출이 가능하게 될때까지의 소요시간은 4분이므로 2분간 반송을 대기한다.
금속막 성막처리장치(102), 리도그래피 처리장치(104), 금속막 드라이에칭 처리장치(106), 절연막 성막처리장치(103), 리도그래피 처리장치(104), 절연막 드라이에칭 처리장치(107)에 있어서의 일련의 계속되는 처리를 종료한 반도체웨이퍼1은 처리장치간 낱장 반송장치(101)에 의해서 투입/인출장치(108)로 운반된다. 도 1에 도시한 동일 장치(108)이 갖는 반송기구(108-3)에 의해서 보관실(108-2)로 이동한 반도체웨이퍼1은 후속의 반도체웨이퍼2∼6과 함께 질소가 가득채워진 예비실(108-1)로 운반되어 제조시스템으로 부터의 인출을 대기한다. 보관실(108-2)에서 예비실로의 반송에는 1분이 필요하다.
6매의 반도체웨이퍼(반도체웨이퍼1∼6)중 3매의 반도체웨이퍼(반도체웨이퍼1∼3)이 시각T0부터 시각T0+9T까지의 각 T분간에 받는 처리, 반송을 정리한 것이 표 1∼표 3이다.
본 발명의 1실시예를 설명하기 위한 표(표 1)
처리장치A: 금속막 성막처리장치, 처리장치B: 리도그래피 처리장치
처리장치C: 금속막 드라이에칭 처리장치, 처리장치D: 절연막 성막처리장치
처리장치E: 절연막 드라이에칭 처리장치, T0+T는 시각 T0에서 T분후라는 의미
본 발명의 1실시예를 설명하기 위한 표(표 2)
처리장치A: 금속막 성막처리장치, 처리장치B: 리도그래피 처리장치
처리장치C: 금속막 드라이에칭 처리장치, 처리장치D: 절연막 성막처리장치
처리장치E: 절연막 드라이에칭 처리장치, T0+T는 시각 T0에서 T분후라는 의미
본 발명의 1실시예를 설명하기 위한 표(표 3)
처리장치A: 금속막 성막처리장치, 처리장치B: 리도그래피 처리장치
처리장치C: 금속막 드라이에칭 처리장치, 처리장치D: 절연막 성막처리장치
처리장치E: 절연막 드라이에칭 처리장치,
T0+T는 시각 T0에서 T분후라는 의미
표 1에 나타낸 바와 같이, 반도체웨이퍼에서 보면, 계속되는 처리와 처리장치간의 반송이 주기T분으로 반복되는 처리와 반송과 동등하게 T분간이라고 하는 시간을 할당한 파이프라인처리로 되어 있다. 본 실시예의 T는 6분이지만, 이것은 본 실시예에 있어서의 각 처리장치의 처리가 완료된 반도체웨이퍼를 처리장치간 낱장 반송장치로 배출하는 것이 가능한 최소시간간격의 최대, 즉 금속막 성막부분의 5. 7분에 여유를 두고 결정한 시간이다. 본 실시예의 각 처리장치는 처리장치내 반송기구의 제어 등의 제약으로 인해 후속처리를 할 수 없다. 즉, 1매의 반도체웨이퍼를 처리하고 있는 동안에는 다음의 웨이퍼의 처리로 들어가지 않는다.예를 들면, 선행하는 웨이퍼의 금속에칭이 종료해서 동일 웨이퍼가 부식방지처리실로 이동하더라도 후속하는 웨이퍼에 대한 에칭을 개시할 수 없다. 이 때문에 본 실시예의 T는 6분이지만, 후속처리가 가능하다면 더 짧은 T를 설정하는 것도 가능하게 된다.
3개의 처리장치(처리장치A∼C)가 시각T0부터 시각T0+9T까지의 각 T분간에 반도체웨이퍼에 실시하는 처리를 정리한 것이 표 2이다. 처리장치에서 보면, 반송대기시간은 제외하고 6매의 반도체웨이퍼에 끊임없이 처리가 실시되고 있다.
표 3은 처리장치간 낱장 반송장치의 3개 부분, A에서 B, B에서 C, C에서 D로의 반송을 실행하는 부분이 시각T0부터 시각T0+9T까지의 각 T분간에 반송하는 반도체웨이퍼를 정리한 표이다. 처리장치간 낱장 반송장치내에는 최대3(=6/2)매의 반도체웨이퍼밖에 없다. 우수번의 반도체웨이퍼가 낱장 반송장치에 의해서 반송중일 때, 기수번의 반도체웨이퍼는 처리장치내에서 처리중에 있다. 반대로 기수번의 반도체웨이퍼가 낱장 반송장치에 의해서 반송중일 때, 우수번의 반도체웨이퍼는 처리장치내에서 처리중에 있다. 반송에도 처리와 동등한 시간을 할당하는 처리와 반송을 융합한 파이프라인처리에서는 항상 제조시스템중에 존재하는 반도체웨이퍼의 1/2이하밖에 처리장치간 반송장치내에는 존재하지 않는다. 반송장치가 복잡하게 되지 않는다는 효과가 있다. 본 실시예에서 6매의 반도체웨이퍼를 제조시스템에 투입하고 나서 인출가능하게 될 때까지의 시간은 110분이었다. 최초의 반도체웨이퍼1이 인출가능하게 될때까지가 6처리 7반송의 13T(=78)분+2분(투입/인출이 각 1분)의 80분이고 반도체웨이퍼2 이후가 T분씩 늦어지므로, 이것에 5T(=30)분이 더해지기 때문이다.
종래와 같이 6매의 반도체웨이퍼를 단위로 해서 로트처리한 경우와 비교한다. 각 처리장치에 있어서의 반도체웨이퍼 1매당의 처기시간은 금속막 성막처리장치가 5. 7분, 절연막 성막처리장치가 4분, 리도그래피 처리장치가 5. 3분(2회의 처리에 10. 6분) , 금속막 드라이에칭 처리장치가 5분, 절연막 드라이에칭 처리장치가 4분이다. 로트단위의 처리에서는 각 처리장치에서 6매의 웨이퍼를 모두 처리하고 나서 다음의 처리장치로 반송한다. 따라서, 처리시간의 총계는 각 처리장치에 있어서의 웨이퍼 1매당의 처리시간의 6배의 총계로서, 175. 8분이다. 이것에 반송시간과 투입/인출 시간이 더해진다. 반송이 4분, 투입/인출이 각 1분으로 28(=4×7)분+2분의 30분이 더해지므로, 6매의 반도체웨이퍼를 제조시스템에 투입하고 나서 인출가능하게 될 때가지의 시간은 205. 8분이다. 본 실시예쪽이 공정완료기간이 약 1/2로 단축되었다.
공정완료기간의 단축과 웨이퍼를 질소중에서 반송할 수 있는 처리장치간 낱장 반송장치를 구비하는 것에 의해서, 본 실시예의 제조시스템은 종래와 같은 고청정도의 청정공간에 수납할 필요는 없게 되었다. 또, 양품률 향상의 효과도 있었다. 처리장치로서 본 실시예와 같은 종래의 장치를 사용한 경우, 88%였던 양품률은 93%까지 향상하였다.
표 2에서 알 수 있는 바와 같이, 각 처리장치에 대한 웨이퍼의 할당(스케쥴링)은 최적화의 수준이 높다. 처리장치는 빈시간(대기시간)없이 계속 웨이퍼를 처리하고 있다. 이것은 각 처리장치에서의 처리가 T분으로 통일되어 있어 타이밍이 일치되고 있다는 효과이다. 또, 종래의 로트단위의 처리에 비해 할당할 처리시간이 짧으므로, 낭비없이 할당된다는 효과도 있다. 처리하는 반도체웨이퍼의 매수가 많아지면 더욱 이들의 효과는 커진다.
<실시예 2>
도 1, 도 2, 도 7, 도 9, 도 11, 도 13∼도 20을 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 메모리LSI를 제조하는 제조시스템 및 제조방법에 적용한 실시예로서, 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리를 웨이퍼에 실시하는 제조시스템 및 제조방법이다.
도 13은 본 실시예의 제조시스템을 도시한 도면이다. 처리장치(201), (202)는 레지스트 도포처리, 레지스트 베이크처리, 수은의 i선 램프광원에 의한 노출처리, 레지스트 현상처리, 건조처리를 포함하는 일련의 리도그래피 공정에 관한 처리를 실행하는 리도그래피 처리장치이다. 이와 같이 동일한 처리를 실시하는 것이 가능한 처리장치를 여러개 구비하는 것은 처리장치의 고장 등에 기인하는 처리의 장애를 억제하는데 유효하다.
2개의 처리장치(201), (202)의 구성은 실시예 1의 리도그래피 처리장치(104)(도 7)와 마찬가지이다. 단, 웨이퍼의 처리조건은 다르고, 보다 미세한 패턴을 형성할 필요가 있는 본 실시예쪽이 웨이퍼 1매의 처리에 필요로 하는 시간이 길다. 또, 여러개의 웨이퍼를 처리하는 경우의 웨이퍼처리의 흐름도 크게 다르다. 본 실시예의 리도그래피 처리장치(201), (202)는 실시예 1의 리도그래피 처리장치(104)와는 달리 처리장치의 제어가 보다 세련되어 있어 후속처리가 가능하다. 이 후속처리에 대해서 도 14를 사용해서 설명한다. 도 14는 반도체웨이퍼1∼3에 순차 처리를 실시하는 경우의 후속처리를 설명하기 위한 도면이다. 리도그래피 처리장치에서 웨이퍼에 실시되는 처리, 처리장치내 반송 중 가장 시간이 걸리는 것은 노출처리이다. 본 실시예에서는 이 노출처리에 t1(=2. 8)분간을 필요로 한다. 노출실을 최대한으로 활용하기 위해서는 도 14와 같이 반도체웨이퍼1에 대한 노출처리가 종료하면 가능한 한 빨리 다음의 반도체웨이퍼2에 대한 노출처리를 실행할 수 있도록 반도체웨이퍼2의 처리를 진행해 두는 것이 유효하다. 즉, 시간t2(=8. 7)분간을 필요로 하는 반도체웨이퍼1에 대한 리도그래피 처리장치(201), (202)에 있어서의 모든 처리를 종료하고 나서 반도체웨이퍼2에 대한 처리를 개시하는 것이 아니고, 반도체웨이퍼1에 대해서 t3분(t3≥t1)만큼 늦게 반도체웨이퍼2의 처리를 후속시킨다. 반도체웨이퍼3 이후도 마찬가지이다. 이와 같이 하는 것에 의해, 리도그래피 처리장치(201), (202)는 t3에 1매의 반도체웨이퍼를 받아들이는 것이 가능하고, 또 t3분에 1매의 반도체웨이퍼를 배출하는 것이 가능한 처리장치로 되어 있다. 본 실시예의 리도그래피 처리장치(201), (202)는 모두 t3=3(분)이다. 본 실시예에서는 T=3분이다. 반도체웨이퍼1은 처리개시부터 N×T(분)=3×3(분)=9(분)후에 반송을 개시한다. 8. 7분 경과시부터의 0. 3분이 반송대기시간이다. 반도체웨이퍼2 이후에 대해서도 계속적으로처리를 실행하면, 3분에 1매의 웨이퍼를 계속적으로 처리장치로 받아들이고, 이것과는 다른 웨이퍼를 3분에 1매 계속적으로 처리장치에서 배출하게 된다. 또, 본 실시예의 처리장치간 낱장 반송장치(208)은 2분 동안에 일주한다.
배선층의 드라이에칭에 관한 처리를 실행하는 금속막 드라이에칭 처리장치(203)의 구성은 실시예 1의 금속막 드라이에칭 처리장치(106)(도 9)와 마찬가지이다. 단, 웨이퍼의 처리조건은 다르고, 보다 미세한 패턴을 에칭할 필요가 있는 본 실시예쪽이 웨이퍼 1매당의 처리에 필요로 하는 시간은 길다. 금속막 드라이에칭 처리장치(203)은 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄 등의 금속 또는 금속화합물의 드라이에칭처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴(cluster tool)로서, 에칭실(203-1) 이외에 부식방지처리를 웨이퍼에 실시하는 부식방지처리실(203-2)를 갖고 있다. 또, 이 처리장치(203)에는 레지스트 제거처리를 웨이퍼에 실시하는 것이 가능한 어셔실(203-3)도 구비되어 있다. 레지스트제거에 관해서는 독립한 처리장치로 해도 좋고, 본 실시예의 제조시스템과 같이 그 적어도 일부가 드라이에칭 처리장치와 같은 다른 처리장치의 일부에 포함되어 있어도 좋다. 이것은 세정처리, 열처리 등에 대해서도 마찬가지이다. 이것은 이들 처리를 웨이퍼에 실시하는 것이 가능한 수단을 본 실시예의 제조시스템에 구비된 클러스터 툴과 같은 여러개의 처리실을 갖는 처리장치에 부가하는 것이 용이하기 때문이다. 본 처리장치(203)도 후속처리가 가능하다. 실시예 1에서 상세하게 설명한 바와 같이 반송실이 갖는 반송기구(도 9의 (106-11))가 여러가지 처리장치내 반송에 사용되므로, 리도그래피 처리장치(201), (202)에는 없는제약이 있다. 금속막 드라이에칭 처리장치(203)에 있어서의 후속처리에 대해서 도 9, 도 15를 사용해서 설명한다. 본 처리장치(203)에 있어서의 처리장치내 반송중 예비실1(106-2)에서 반송실(106-3)로, 에칭실(106-4)에서 부식방지처리실(106-5)로, 부식방지처리실(106-5)에서 어셔실(106-6)로, 어셔실(106-6)에서 예비실2(106-7)로의 반송에 반송실(106-3)이 갖는 반송기구(106-11)이 사용된다. 이 반송기구(106-11)에 의한 여러개의 반도체웨이퍼의 여러가지 반송이 중복되지 않도록 후속처리를 실현할 필요가 있다. 도 15에 금속막 드라이에칭 처리장치(203)에 있어서의 후속처리를 도시한다. 금속막 드라이에칭 처리장치(203)에서 웨이퍼에 실시되는 처리, 처리장치내 반송 중 가장 시간이 걸리는 것은 에칭실(106-4)에 있어서의 금속의 드라이에칭이다. 본 실시예에서는 이 에칭에 t1(=1. 7)분간을 필요로 한다. 반송의 중복을 피하기 위해 레지스트의 어싱제거후의 어셔실(106-6)에서 예비실2(106-7)로의 반송전에 반송대기를 설정하고 있다. 이 후속처리에 의해 금속막 드라이에칭 처리장치(203)은 리도그래피 처리장치(201), (202)와 마찬가지로 3분(도 15의 t3)에 1매의 반도체웨이퍼를 받아들이는 것이 가눙하고, 또 3분에 1매의 반도체웨이퍼를 배출하는 것이 가능한 처리장치로 되어 있다. 반도체웨이퍼 1매당의 처리시간(도 15의 t2) 6. 4분보다 매우 짧은 시간간격이다. 반도체웨이퍼1은 처리개시부터 N×T(분)=3×3(분)=9(분)후에 전송을 개시한다. 6. 4분 경과시부터의 2. 6분이 반송대기시간이다. 반도체웨이퍼2 이후에 대해서도 계속적으로 처리를 실행하면, 3분에 1매의 웨이퍼를 계속적으로 처리장치에 받아들이고, 이것과는 다른 웨이퍼를 3분에 1매 계속적으로 처리장치에서 배출하게 된다.
층간절연막층의 드라이에칭에 관한 처리를 실행하는 절연막 드라이에칭 처리장치(204)의 구성은 실시예 1의 절연막 드라이에칭 처리장치(107)(도 11)와 기본적으로는 동일하지만, 에칭실이 1개 많이 구비되어 있다. 절연막 드라이에칭 처리장치(204)는 이산화 실리콘 또는 질화실리콘의 드라이 에칭처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴로서, 이 처리장치에도 이산화실리콘의 에칭실(204-1), 질화실리콘의 에칭실(204-2) 이외에 레지스트 제거처리를 웨이퍼에 실시하는 것이 가능한 어셔실(204-3)이 구비되어 있다. 본 처리장치도 후속처리가 가능하다. 도 16에 후속처리의 방법을 도시한다. 절연막 드라이에칭 처리장치(204)에서 웨이퍼에 실시되는 처리, 처리장치내 반송중 가장 시간이 걸리는 것은 에칭실(204-1)에 있어서의 이산화실리콘의 드라이에칭과 에칭실(204-2)에 있어서의 질화실리콘의 드라이에칭이다. 이산화실리콘의 드라이에칭이나 질화실리콘의 드라이에칭이나 처리시간은 동일하며, 모두 t1(=1. 8분간)을 필요로 한다. 도 16에 도시한 후속처리에 의해 절연막 드라이에칭 처리장치(204)는 리도그래피 처리장치(201), (202)와 마찬가지로 3분(도 16의 t3)에 1매의 반도체웨이퍼를 받아들이는 것이 가능하고, 또 3분에 1매의 반도체웨이퍼를 배출하는 것이 가능한 처리장치로 되어 있다. 반도체웨이퍼 1매당의 처리시간(도 16의 t2) 4. 7분보다 매우 짧은 시간간격이다. 처리장치(204)의 에칭실(204-1)은 웨이퍼 1매의 처리시마다 클리닝을 실행할 필요가 있다. 이것은 다음의 웨이퍼를 예비실1에서 반송실로 반송하고 있는 동안의 30초간에 실행된다. 따라서, 도 16에서 알 수 있는 바와 같이, 절연막 드라이에칭 처리장치(204)의 처리가 완료한 웨이퍼를 처리장치간 낱장 반송장치(208)(도 13)로 배출하는 것이 가능한 최소시간간격은 3분이고, 이 이상의 단축은 불가능하다. 반도체웨이퍼1은 처리개시부터 N×T(분)=2×3(분)=6(분)후에 전송을 개시한다. 4. 7분 경과시부터의 1. 3분이 반송대기시간이다. 반도체웨이퍼2 이후에 대해서도 계속적으로 처리를 실행하면, 3분에 1매의 웨이퍼를 계속적으로 처리장치에 받아들이고 이것과는 다른 웨이퍼를 3분에 1매 계속적으로 처리장치에서 배출하게 된다.
절연막 성막처리장치(205)의 구성은 도 17에 도시한다. 이것은 이산화실리콘 또는 질화실리콘의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 막형성실(205-1), (205-2) 이외에 SOG(Spin On Glass)의 도포, 베이크를 실행하는 도포막 처리실(205-3)도 구비하고 있다. CVD성막에서 이산화실리콘은 막형성실(205-1)을 사용해서 주로 TEOS(Tetra Ethyl Ortho Silicate)와 산소를 원료로 하는 플라즈마CVD법을 형성하고, 질화실리콘은 막형성실(205-2)를 사용해서 모노실란과 암모니아를 원료로 하는 플라즈마CVD법에 의해 형성한다. 또, 이 처리장치(205)에는 필요에 따라서 열처리를 웨이퍼에 실시하는 것이 가능한 열처리실(205-4)도 구비되어 있다. 막형성실(205-1)에서 이산화실리콘의 성막처리를 종료한 반도체웨이퍼는 반송실(205-6)이 갖는 반송기구(205-7)에 의해서 진공중에서 버퍼실(205-8)로 전송된다. 본 처리장치의 반송실(205-6)의 반송기구(205-7)은 반송암을 2개 갖고 있고, 후속처리시의 다른 웨이퍼에 대한 반송의 중첩을 허용할 수 있는 기능을 갖고 있다. 버퍼실이 대기압의 질소로 가득채워진 후, 반송기구(205-9)에 의해서 도포막처리실(205-3)의 반송기구(205-10)으로 이동된 웨이퍼는 동일 반송기구(205-10)에 의해서 SOG도포실(205-11)로 이동한다. 여기에서 SOG가 회전도포된 반도체웨이퍼는 반송기구(205-12)에 의해서 다음에 베이크실(205-13)으로 운반되고 150℃의 열처리가 실시된다. 또, 반송기구(205-12)에 의해서 베이크실(205-14)로 운반되고 450℃의 열처리가 실시된다. 이 후, 반송기구(205-10)에 의해서 대기압의 질소가 가득채워진 버퍼실(205-8)로 이동되고, 버퍼실(205-8)이 진공배기되어 SOG에 관한 처리가 종료된다. SOG에 관한 일련의 처리에 필요한 시간은 3. 3분이다. 절연막 성막처리장치(205)에서 본 실시예의 메모리LSI의 층간막인 이산화실리콘/SOG/이산화실리콘의 3층 층간막을 형성하기 위해서는 형성후의 열처리실(205-4)에 있어서의 열처리도 포함해서 처리의 개시부터 배출이 가능하게 될 때까지 웨이퍼 1매당 5. 7분을 필요로 하지만, 처리장치(203), (204)와 마찬가지의 후속처리의 도입에 의해 3분에 1매의 반도체웨이퍼를 받아들이는 것이 가능하고, 또 3분에 1매의 반도체웨이퍼를 배출하는 것이 가능한 처리장치로 되어 있다. 반도체웨이퍼1은 처리개시부터 N×T(분)=2×3(분)=6(분)후에 반송을 개시한다. 5. 7분 경과시부터의 0. 3분이 반송대기시간이다. 반도체웨이퍼2 이후에 대해서도 계속적으로 처리를 실행하면, 3분에 1매의 웨이퍼를 계속적으로 처리장치에 받아들이고 이것과는 다른 웨이퍼를 3분에 1매 계속적으로 처리장치에서 배출하게 된다. 절연막성막처리장치(205)에서 실리콘의 메모리LSI의 패시베이션을 위한 보호막인 질화실리콘막을 형성하기 위해서는 처리의 개시부터 배출이 가능하게 될때까지 웨이퍼 1매당 2. 7분을 필요로 한다. 이 경우에는 후속처리를 사용하지 않아도 3분에 1매의 반도체웨이퍼를 받아들이는 것이 가능하고, 또 3분에 1매의 반도체웨이퍼를 배출하는 것이 가능하다.
금속막 성막처리장치(206)은 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄 등의 금속 또는 금속화합물의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 그 구성은 실시예 1의 금속막 성막처리장치(102)(도 2)와 마찬가지이지만, 처리실의 수는 1개 많고, 전처리실(102-4)의 기능을 스퍼터실1(206-1)이 갖고, 처리장치(102)에는 없는 CVD법에 의한 성막을 실행하는 CVD실1(206-3)과 CVD실2(206-4)를 구비하고 있다. 스퍼터법에 의한 질화티탄 등의 성막은 스퍼터실1(206-1)에서 실행하지만, 이 스퍼터실1(206-1)은 성막에 앞서서 필요에 따라서 웨이퍼에 아르곤 등의 플라즈마를 사용한 소프트에칭에 의한 전처리를 실시할 수 있는 기능도 갖고 있다. 스퍼터법에 의한 알루미늄을 주성분으로 하는 합금의 성막은 스퍼터실2(206-2)에서 실행한다. CVD실1(206-3)은 전면CVD법에 의한 블랭킷 텅스텐의 성막에 사용하는 처리실이다. CVD실(206-4)는 선택CVD법에 의한 텅스텐 플러그의 형성에 사용하는 처리실이다.
도 18에 금속막 성막처리장치(206)에 있어서의 후속처리의 예를 도시한다. 금속막 성막처리장치(206)에서 반도체웨이퍼에 실시되는 처리는 실리콘의 메모리LSI의 제1층 배선막인 블랭킷 텅스텐/질화티탄의 적층막의 형성과 실리콘의메모리LSI의 제2층 배선막인 알루미늄합금/텅스텐 플러그의 형성의 2종류가 있다. 이 때문에 처리장치(206)에 있어서의 후속처리는 2종류의 처리의 임의의 조합에 대응할 필요가 있다. 도 18에 도시한 예에서는 반도체웨이퍼1, 2, 4에 대한 처리는 제1층 배선막인 블랭킷 텅스텐/질화티탄의 적층막의 형성이고, 반도체웨이퍼3에 대한 처리는 제2층 배선막인 알루미늄합금/텅스텐 플러그의 형성이다. 금속막 성막처리장치(206)에서 웨이퍼에 실시되는 처리, 처리장치내 반송중 가장 시간이 걸리는 것은 블랭킷 텅스텐/질화티탄의 적층막의 형성의 경우에는 CVD실1(206-3)에 있어서의 블랭킷 텅스텐막의 형성이고, 알루미늄합금/텅스텐 플러그의 형성의 경우에는 스퍼터실2(206-2)에 있어서의 알루미늄 합금막의 형성이다. 각각의 처리에 필요한 시간은 t1(=1)분간, t1′(=1. 3)분간이다. 예비실1에서 반송실로의 반송, 반송실에서 스퍼터실1로의 반송, 스퍼터실1에서 CVD실1 또는 2로의 반송, CVD실1에서 예비실2로의 반송, CVD실2에서 스퍼터실2로의 반송, 스퍼터실2에서 예비실2로의 반송은 모두 반송실이 갖는 처리장치내 반송기구에 의해서 실행된다. 도 18에 도시한 바와 같이, 처리장치(206)에서의 후속처리는 여러개의 반도체웨이퍼의 여러가지 반송이 중복되지 않는 후속처리로 되어 있다.
금속막 성막처리장치(206)에서 실리콘의 메모리LSI의 제1층 배선막인 블랭킷 텅스텐/질화티탄의 적층막을 형성하기 위해서는 스퍼터실1(206-1)에서 실시되는 질화티탄 성막의 전처리도 포함해서 처리의 개시부터 배출이 가능하게 될 때까지 웨이퍼 1매당 5. 2분(도 18의 T2)을 필요로 한다. 금속막 성막처리장치(206)에서 실리콘의 메모리LSI의 제2층 배선막인 알루미늄 합금/텅스텐 플러스를 형성하기 위해서는 스퍼터실1(206-1)에서 실시되는 텅스텐 플러그형성의 전처리도 포함해서 처리의 개시부터 배출이 가능하게 될때까지 웨이퍼1매당 5. 7분(도 18의 T2′)을 필요로 한다. 어느 경우든지 도 18에 도시한 바와 같은 후속처리의 도입에 의해 3분(도 18의 T3)에 1매의 반도체웨이퍼를 받아들이는 것이 가능하고, 또 3분에 1매의 반도체웨이퍼를 배출하는 것이 가능한 처리장치로 되어 있다. 반도체웨이퍼1은 처리개시부터 N×T(분)=2×3(분)=6(분)후에 반송을 개시한다. 5. 2분 경과시부터의 0. 8분 또는 5. 7분경과시부터의 0. 3분이 반송대기시간이다. 반도체웨이퍼2 이후에 대해서도 계속적으로 처리를 실행하면, 3분에 1매의 웨이퍼를 계속적으로 처리장치에 받아들이고 이것과는 다른 웨이퍼를 3분에 1매 계속적으로 처리장치에서 배출하게 된다.
2개의 동일기능의 세정실(207-1), (207-2)를 갖는 세정처리의 처리장치가 (207)이다. 세정처리장치(207)에서는 금속막의 드라이에칭 후에 어싱으로 완전히 제거되지 않아 웨이퍼상에 잔존하는 레지스트를 포함하는 잔사물을 제거하기 위한 유기세정이 실시된다. 도 19에 세정처리장치(207)에 있어서의 반도체웨이퍼1∼3에 대한 후속처리를 도시한다. 세정처리장치(207)에서 웨이퍼에 실시되는 처리, 처리장치내 반송 중 가장 시간이 걸리는 것은 세정실1 또는 세정실2에 있어서의 세정이다. 세정에 필요한 처리시간은 t1(=4. 0)분간이다. 웨이퍼1매의 처리에 필요로 하는 시간은 t2(=5. 5)분간이다. 세정 처리장치(207)에서는 2개의 동일기능의 세정실(207-1), (207-2)를 교대로 사용해서 순차 웨이퍼에 처리를 실시한다. (Q-1)×T분간 이상(Q : 정의 정수)이고, Q×T분간 미만의 처리시간을 필요로 하는 처리장치에서는 처리장치(207)과 같이 동일기능의 처리실을 Q개 이상 구비하고 T분씩 어긋나게 해서 각 처리실에서 순차 웨이퍼에 대한 처리를 실행하면, 처리장치로서는 T분에 1매의 웨이퍼를 계속적으로 처리장치에 받아들이고 이것과는 다른 웨이퍼를 T분에 1매의 웨이퍼를 계속적으로 처리장치에서 배출하게 된다. 처리장치(207)에서는 Q=2이고, T=3(분)이다. 세정처리장치(207)은 3분(도 19의 t3)에 1매의 반도체웨이퍼를 받아들이는 것이 가능하고, 또 3분에 1매의 반도체웨이퍼를 배출하는 것이 가능한 처리장치로 되어 있다. 처리장치내에 동일기능의 처리실을 Q개 이상 구비하는 것 대신에 제조시스템에 동일기능의 처리장치를 Q개 이상 구비해도 좋다. 그 경우에는 T분씩 어긋나게 해서 각 처리장치에서 순차 웨이퍼에 대한 처리를 실행하면, 처리장치의 조로서는 T분에 1매의 웨이퍼를 계속적으로 처리장치의 조에 받아들이고 이것과는 다른 웨이퍼를 T분에 1매 계속적으로 처리장치의 조에서 배출하게 된다.
본 실시예의 제조시스템에서는 처리장치간의 반송은 모두 낱장 반송이다. 처리장치간 낱장 반송장치(208)은 루프형상의 반송장치이고, 웨이퍼는 고순도 질소분위기중에서 반송된다. 이 처리장치간 낱장 반송장치(208)과 각 처리장치 사이는 공통화된 인터페이스(203-4), (204-4), (205-5), (206-5), (207-3)에 의해 연결되어 있다. 이들 인터페이스는 실시예 1의 각 처리장치가 갖는 보관실, 처리장치내 반송기구를 구비한 예비실1, 처리장치내 반송기구를 구비한 예비실2, 배출실을 합체한 것이다. 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(201), (202)와 낱장 반송장치(208) 사이에는 웨이퍼를 2개의 처리장치(201), (202)로 할당하는 특별한 인터페이스(209)가 마련되어 있다. 2개의 반송기구를 갖는 1개의 보관실에 반송기구를 각각 갖는 예비실이 2개 합체되어 있다. 보관장치(210)은 도 13에 도시한 제조시스템이 갖는 보관장치이고, 배선공정전까지의 처리를 종료한 웨이퍼가 항상 일정량 이상 축적되어 있어 언제라도 배선공정에 착공가능한 상태로 보관되어 있다. 실시예 1의 투입/인출장치(도 1의 (108))가 갖는 투입/인출 기능도 갖고 있다. 이와 같이 제조시스템에 보관장치를 갖는 것은 제조시스템에서의 정상적인 웨이퍼처리를 가능하게 하기 위한 하나의 수단으로 된다.
본 실시예의 제조시스템의 모든 처리실에는 처리실내에 설치된 웨이퍼의 품종, 공정을 식별하는 기구를 갖고 있다. 즉, 모든 처리실에는 웨이퍼 이면에 미리 각인된 레이저마크를 해독하는 기구가 구비되어 있고, 웨이퍼에 처리를 실시하기 전에 처리장치를 제어하고 있는 계산기를 거쳐서 제조시스템 전체를 제어하고 있는 관리시스템과 대조하는 것에 의해서 품종과 공정을 함께 식별한다. 처리할 웨이퍼라면 품종, 공정에 적합한 처리조건에서 처리를 실시한다. 본 실시예의 제조시스템에서는 기본적으로는 미리 결정된 스케쥴링에 따라서 관리시스템에 의해서 제조가 관리되지만, 이 관리시스템의 일부에 이상이 발생한 경우 또는 반송계의 고장 등에 의해서 관리시스템이 명령하는 대로의 제조가 실행되지 않는 경우에 처리하지 말아야 할 웨이퍼가 처리장치에 받아들여지는 경우가 있을 수 있다. 관리시스템과 대조해서 만일 처리하지 말아야 할 웨이퍼인 경우에는 처리를 중지하고 관리시스템에 그 사실을 전달하고 관리시스템으로부터의 지시에 따라서 가능한 경우는 보관장치(201)에 수용한다. 반송계의 고장 등으로 보관장치(201)로의 수용조차 불가능한 경우에는 즉시 전체 처리장치에서의 처리를 정지시킨다. 어느 장치를 선택할지는 관리시스템이 판단한다. 관리시스템은 제조시스템의 각 처리장치(201)∼(207), 처리장치간 낱장 반송장치(208) 등의 고장을 검지하는 것이 가능하므로, 그 검지결과와 대조해서 처리의 방법을 판단한다. 처리장치마다 식별기능을 부여하는 것으로도 인터록으로서 유효하기는 하지만, 처리실마다 식별기능을 갖는 쪽이 특히 본 실시예와 같이 여러개의 공정에서의 다른 여러가지 처리에 이용하는 처리장치가 있는 경우나 여러종류의 반도체웨이퍼에 다른 공정, 다른조건에서의 처리를 실행하는 경우에 더욱 안전한 인터록으로 된다.
표 4는 본 실시예의 제조시스템을 사용해서 제조하는 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리와 사용하는 처리장치를 도시한 도면이다.
본 발명의 1실시예를 설명하기 위한 표(표 4)
본 실시예에 있어서의 T의 결정방법에 대해서 설명한다. 본 실시예에서는 반도체 웨이퍼 1매의 처리에서 1개의 처리장치당 리도그래피 처리장치가 2. 5(=5/2)회, 절연막 드라이에칭 처리장치가 3회, 금속막 형성처리장치가 2회, 금속막 드라이에칭 처리장치가 2회, 절연막 형성처리장치가 2회, 세정처리장치가 2회 사용된다. 절연막 드라이에칭 처리장치의 3회가 최대이다. 상술한 바와 같이, 절연막 드라이에칭 처리장치(204)의 처리가 완료된 웨이퍼를 처리장치간 낱장반송장치(208)(도 13)로 배출하는 것이 가능한 최소시간간격은 3분이고, 이 이상의 단축은 불가능하므로, 이 3분을 본 실시예의 제조시스템의 T로 해서 다른 처리장치의 후속 처리를 설정하였다. 본 실시예에 있어서의 제조시스템으로의 웨이퍼의 투입은 T=3(분)이고 절연막 드라이에칭 처리장치(204)에 있어서의 반도체 웨이퍼 1매당 1개의 처리장치당의 처리회수는 3회이므로, 9(=3×3)(분)의 평균간격으로 하였다. 이 이상 평균 투입간격을 단축하면 절연막 드라이에칭 처리장치(204)에 있어서의 처리능력을 초월해 버려 웨이퍼가 체류해 버리기 때문이다. 임의의 시각 T0부터의 3분을 주기로 해서 여러개의 웨이퍼를 처리하는데 있어서, 3분마다 웨이퍼를 투입하는 것이 아니고 9분마다 투입하는 것에 의해 이 조건을 실현하였다. 따라서, 24시간당 1. 5시간의 정기적인 제조시스템의 보수를 실행하면서 본 실시예의 계속되는 여러개의 웨이퍼를 처리한 경우의 생산량은 150(=22. 5×60/9)(매/일)이다.
표 4에는 본 실시예와 동일한 처리장치를 갖는 제조시스템에 의한 웨이퍼 25매를 1로트로 해서 로트단위의 처리를 실행한 경우의 1로트당의 처리시간을 병기하고 있다. 계속되는 처리 사이의 반송은 어떠한 경우라도 모두 3분이다. 본 실시예에서는 3분 동안 낱장반송되고, 종래의 배치처리의 경우는 3분동안 로트마다 배치반송된다.
도 20은 본 실시예 즉 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리를 계속적으로 여러개의 웨이퍼에 실시한 경우의 배선공정의 공정완료기간이다. 본 실시예와 동일한 처리장치를 갖는 제조시스템에 의한 웨이퍼 25매를 1로트로 하는 로트단위의 처리에 의한 경우의 결과도 아울러 도시하였다. 본 실시예의 제조시스템, 종래의 제조시스템 모두 생산량은 웨이퍼 매수를 단위로 해서 150매/일이다. 본 실시예의 제조시스템에 의하면, 종래의 제조시스템에 비해서 매우 공정완료기간이 단축되었다. 이것과 비교해서 종래의 로트단위의 처리에 의한 제조시스템을 사용한 경우에는 공정완료기간의 평균값도 길고, 또 그 분포도 크다. 종래의 제조시스템에서는 특히 급히 제조할 필요가 있는 로트를 우선시키는 것도 가능하다. 소위, 특급로트, 핫 로트(Hot Lot)라 불리는 것이 이것이다. 제조중의 로트의 일부가 특급로트로서 우선처리되면, 그 대상으로서 다른 로트의 공정완료기간의 평균값은 길어지고, 그 분포가 커져 생산량이 감소하는 것이 알려져 있다. 이것은 여러개의 로트에 대한 처리의 흐름이 흐트러져서 몇 개의 처리장치의 가동률이 저하하기 때문이다. 본 실시예의 제조시스템에서는 모든 웨이퍼의 공정완료기간이 종래의 특급로트보다 짧기 때문에 처음부터 특급로트가 불필요하게 된다.
공정완료기간의 단축과 웨이퍼를 고순도 질소분위기중에서 반송할 수 있는 처리장치간 낱장반송장치(208)을 구비하는 것에 의해, 본 실시예의 제조시스템은 종래와 같은 고청정도의 청정공간에 수납할 필요가 없어지고, 종래의 청정공간보다 매우 낮은 등급(class)의 청정공간에서 제조를 실행해도 동등 이상의 양품률을 얻을 수 있는 효과도 있었다. 등급 10000의 크린룸에 설치한 본 실시예의 제조시스템을 사용하는 것에 의해, 최소설계치수 0. 5㎛의 2층 금속배선을 갖는 상보형 MOS논리LSI의 양품률은 종래의 장치를 사용해서 등급100의 크린룸에서 제조하고 있던 경우의 92%에서 96%로 향상하였다.
<실시예 3>
도 21 내지 도 22, 표 5를 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 메모리LSI를 제조하기 위한 제조시스템 및 제조방법에 적용한 실시예로서, 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리를 웨이퍼에 실시하는 제조시스템 및 제조방법이다.
도 21은 본 실시예의 제조시스템을 도시한 도면이다. 처리장치(301), (302)는 레지스트 도포처리, 레지스트 베이크처리, 수은의 i선 램프광원에 의한 노출처리, 레지스트 현상처리 등을 포함하는 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치이다. 층간절연막층의 드라이에칭에 관한 처리를 실행하는 처리장치(303)은 이산화 실리콘 또는 질화실리콘의 드라이에칭처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 2개의 에칭실(303-1), (303-2) 이외에 레지스트 제거처리를 웨이퍼에 실시하는 것이 가능한 어셔실(303-3)이 구비되어 있다. 2개의 에칭실(303-1), (303-2)는 모두 이산화 실리콘 또는 질화실리콘의 드라이에칭처리가 가능하다. 배선층의 드라이에칭에 관한 처리를 실행하는 처리장치(304)는 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄 등의 금속 또는 금속화합물의 드라이 에칭처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴로서, 에칭처리실(304-1) 이외에 레지스트 제거처리를 웨이퍼에 실시하는 것이 가능한 어셔실(304-2)도 구비되어 있다. 웨트세정처리의 처리장치가 (305)이다. 어싱에 의한 레지스트 제거후에 잔존하는 레지스트를 완전하게 제거해서 오염을 없애기 위한 세정을 실행하는 2개의 세정실(305-1), (305-2)를 갖는 것 이외에, 금속막 성막전에 실리콘 표면의 산화막을 없애기 위해 실행하는 플루오르화수소산계의 액에 의한 웨트에칭을 위한 세정실(305-3)을 갖고 있다. 금속막 성막처리장치(306)은 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 성막처리장치(306)에서 웨이퍼에 실시되는 성막처리는 스퍼터법에 의한 것과 CVD법에 의한 것이 있다. 스퍼터법에 의한 질화티탄 등의 성막은 처리실(306-1)에서 실행한다. 스퍼터법에 의한 알루미늄을 주성분으로 하는 합금의 성막은 처리실(306-2)에서 실행한다. 처리실(306-3)은 CVD법에 의한 텅스텐의 성막에 사용한다. 절연막 성막처리장치(307)은 이산화실리콘 또는 질화실리콘의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. CVD법에 의한 성막을 실행하는 2개의 처리실(307-1), (307-2) 이외에 SOG의 도포, 베이크를 실행하는 여러개의 처리실(307-3)도 구비하고 있다. CVD성막에서는 이산화실리콘은 처리실(307-1)을 사용해서 주로 TEOS를 원료로 하는 플라즈마 CVD법으로 형성하고, 질화실리콘은 처리실(307-2)를 사용해서 모노실란과 암모니아를 원료로 하는 플라즈마CVD법으로 형성한다. 각 처리장치내의 구성, 처리의 흐름은 실시예 1 또는 2의 처리장치와 마찬가지이다.
본 실시예의 제조시스템에서는 처리장치간의 반송은 모두 낱장반송이다. 낱장반송장치(308)은 루프형상의 반송장치로서, 웨이퍼는 10㎩의 진공중에서 반송된다. 10㎩는 대략 100%, 고순도질소의 분압이다. 이 낱장반송장치(308)과 각 처리장치 사이는 실시예 2와 마찬가지의 공통화된 로드록실을 포함하는 인터페이스에 의해 연결되어 있다. 낱장반송장치(308)은 자력으로 구동력을 전달하는 반송장치로서, 각 처리장치의 인터페이스의 위치에서 웨이퍼의 처리장치로의 배출이나 처리장치로부터의 받아들임을 위해 일시정지하면서 2분 30초 동안 일주한다. 즉, 동작, 정지를 반복하면서 웨이퍼를 반송하는 반송장치이다. 인터페이스가 일정간격으로 낱장반송장치(308)과 연결되어 있는 쪽이 이 제어는 용이하게 된다. 본 실시예에서의 인터페이스는 낱장반송장치(308)의 일주를 50등분한 지점중의 어느 한곳에 배치되어 있다. 따라서, 낱장반송장치(308)은 동작, 정지를 일주에 50회 반복한다. 3초(=2분 30초/50)이 1사이클이지만, 1초가 동작시간, 2초가 정지시간이다. 이 2초동안에 각 인터페이스가 갖는 반송기구에 의해서 웨이퍼의 처리장치로의 배출이나 처리장치로부터의 받아들임이 실행된다. 인터페이스가 더욱 적은 등분점에 배치되거나 더 나아가서는 일정간격으로 낱장반송장치(308)과 연결되어 있으면 낱장반송장치(308)의 제어는 더욱 용이해진다. 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(301), (302)와 낱장반송장치(308) 사이에는 웨이퍼를 2개의 처리장치(301), (302)로 할당하는 특별한 인터페이스(309)가 마련되어 있다. 보관장치(310)은 도 21에 도시한 제조시스템이 갖는 보관장치로서, 배선공정전까지의 처리를 종료한 웨이퍼가 항상 일정량 이상 축적되어 있어 언제라도 배선공정을 위해 배출되도록 마련된다. 표 5는 본 실시예의 제조시스템을 사용해서 제조하는 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리와 사용하는 처리장치 또는 처리실을 나타낸 표이다.
본 발명의 1실시예를 설명하기 위한 표(표 5)
표중에는 본 실시예의 장치의 처리장치에서의 웨이퍼 1매당의 처리시간과 처리실의 수가 동일한 종래의 장치에 의한 웨이퍼 24매를 1로트로 하는 배치처리에서의 1로트당의 처리시간을 병기하고 있다. 본 실시예의 장치에서는 2종류의 처리시간이 있다. 모두가 3분의 공정으로 되어 있는 것은 가장 느린 처리장치의 처리시간 3분으로 완전하게 처리시간을 통일하고 있는 경우이다. 일부에 5분의 공정이 포함되는 경우, 본 실시예의 제조시스템은 계속되는 처리를 실행하는 여러개의 제조시스템으로 구성되게 된다. 특히, 고정밀도의 처리가 요구되는 일부의 품종에서는 표중에 나타낸 처리가 5분으로 된다. 계속되는 처리 사이의 처리장치간 낱장반송장치(308)에 의한 경우나 처리장치내 낱장반송기구에 의한 경우나 모두 3분이다. 종래의 배치처리의 경우는 3분동안 배치반송된다. 본 실시예에서는 후속처리는 리도그래피공정뿐이다. 각 처리장치에 있어서의 처리가 고속화되어 있으며, 처리장치내의 처리시간이 긴 경우에는 처리실마다 별도의 공정처리로 하고 있기 때문이다. 또, 낱장반송장치(308)내를 웨이퍼가 진공중에서 반송되는 것에 의해, 각 처리장치와 낱장반송장치(308) 사이의 웨이퍼의 수수에 필요한 시간이 합계로서는 단축되었다는 효과도 있다.
도 22는 본 실시예의 제조시스템에 의한 생산량과 배선공정의 공정완료기간을 처리에 앞서서 스케쥴링한 결과이다. 처리실의 수가 동일한 종래의 장치에 의한 경우의 결과도 아울러 도시한다. 본 실시예의 제조시스템, 종래의 제조시스템 모두 생산량은 웨이퍼의 매수를 단위로 해서 144매/일이다. 본 실시예의 제조시스템에서는 처리, 반송의 스케쥴링을 결정하고, 그것에 따라서 처리를 실시한다. 스케쥴링의 기본원칙은 제조시스템에 있어서 여러개의 웨이퍼에 처리를 실시할 때 n번째의 웨이퍼에 대한 m번째(n, m은 정의 정수)의 처리를 임의의 시각을 기준으로 해서 (n+2×m-3)×T분후부터 (n+2×m-2)×T분후 동안, m번째의 처리를 실행한 처리장치에서 (m+1)번째의 처리를 실행하는 처리장치로의 처리장치간 낱장반송장치에 의한 반송을 (n+2×m-2)×T분후부터 (n+2×m-1)×T분 후 동안 n번째의 웨이퍼에 대한 (m+1)번째의 처리를 (n+2×m-1)×T분후부터 (n+2×m)×T분후 동안에 실시하는 것이다. 후속처리는 이것에 한정되지 않는다. 여러개의 웨이퍼가 동시에 어떠한 처리장치의 처리를 필요로 한 경우에는 제1번째의 처리를 먼저 개시한 웨이퍼를 우선시키지만, 이 처리장치마다의 처리순서의 우선도부여 이외에는 웨이퍼에 의한 처리순서의 우선도 부여는 실행하고 있지 않다. 종래의 배치처리의 제조시스템에 대해서도 마찬가지이다.
본 실시예의 제조시스템에 의하면, 종래의 제조시스템에 비해서 매우 공정완료기간이 단축되는 것을 알 수 있다. 본 실시예의 제조시스템에서 3분/매의 처리시간으로 통일되어 있는 경우가 가장 우수하고, 모든 웨이퍼가 거의 처리대기없이 처리되고 있다. 일부 5분/매의 처리를 혼용해도 큰 공정완료기간의 장기화는 초래되지 않는다. 이것과 비교해서 종래의 배치처리에 의한 제조시스템을 사용한 경우에는 공정완료기간의 평균값도 길고, 또 그 분포도 크다.
실제로 본 실시예의 제조시스템에 의해 여러개의 반도체 웨이퍼에 계속되는 처리를 실시한 결과는 도 22의 스케쥴링의 결과대로였다. 또, 실시예 1, 2의 경우와 마찬가지로 양품률이 향상되는 효과도 있었다. 최소설계치수가 0. 3㎛인 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리의 양품률은 86%에서 93%로 향상하였다.
<실시예 4>
도 19, 도 23을 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 논리LSI를 제조하기 위한 제조시스템 및 제조방법에 적용한 실시예이다. 제조하는 논리LSI는 2층 금속배선을 갖는 상보형 MOS LSI이다.
도 23은 본 실시예의 제조시스템을 도시한 도면이다. 처리장치(401)은 레지스트 도포처리, 레지스트 베이크처리, 수은의 i선 램프광원에 의한 노출처리, 레지스트 현상처리 등을 포함하는 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치이다. 처리장치(401)은 100매의 웨이퍼를 받아들일 수 있는 보관장치를 갖고 있어 동일한 레티클에서 노출처리를 실행하는 웨이퍼가 보관장치에 10매 모이면 그 10매에 계속적으로 처리를 실시한다. 레티클 교환에 필요한 시간을 웨이퍼 1매당 1/10로 하기 때문이다. 이온주입 처리장치(402)는 이온주입에 의한 불순물 도입처리와 어셔에 의한 레지스트 제거를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 드라이에칭 처리장치(403)은 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄 등의 금속 또는 금속화합물이나 실리콘 또는 필요에 따라서 붕소, 인, 비소 등의 불순물이 도입된 실리콘, 이산화실리콘 또는 필요에 따라서 붕소, 인 비소, 게르마늄 등의 불순물이 도입된 이산화실리콘, 질화실리콘 등의 실리콘 또는 실리콘화합물의 드라이에칭처리와 어셔에 의한 레지스트 제거를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 성막처리장치(404)는 실리콘 또는 필요에 따라서 붕소, 인, 비소 등의 불순물이 도입된 실리콘, 이산화실리콘 또는 필요에 따라서 붕소, 인, 비소, 게르마늄 등의 불순물이 도입된 이산화실리콘, 질화실리콘 등의 실리콘 또는 실리콘화합물의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 성막처리장치(405)는 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄 등의 금속 또는 금속화합물의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 성막처리장치(405)에서 웨이퍼에 실시되는 성막처리는 스퍼터법에 의한 것과 CVD법에 의한 것이 있다.
본 실시예의 제조시스템에서는 높은 청정도를 필요로 하는 청정처리, 웨트에칭처리를 웨이퍼에 실시하는 처리장치는 모두 중앙의 국소적인 초청정공간(406)에 수납되어 있다. 이와 같은 배치는 초청정공간(406)에 높은 청정도를 요구하는 처리장치가 집약되는 것에 의해 청정도의 유지, 관리가 용이하게 되는 이점이 있다. 본 실시예의 장치의 처리장치는 모두 공용화의 정도가 높으므로, 예를 들면 리도그래피 처리장치(401)을 중앙에 배치해서 반송장치로의 부담을 저감하는 것보다도 청정도 유지의 용이함을 우선시켜서 도 23의 배치로 하였다.
여러개의 처리장치간의 반송은 링형상 반송장치(407), (408) 및 직선형상 반송장치(409), (410)을 거쳐서 실행된다. 링형상 반송장치(407), (408)에는 초청정공간(406)도 결합되어 있다.
성막처리장치(404)는 4개의 처리실을 구비하지만, 이 어느곳의 처리실에도 실리콘 또는 필요에 따라서 붕소, 인, 비소 등의 불순물이 도입된 실리콘, 이산화실리콘 또는 필요에 따라서 붕소, 인, 비소, 게르마늄 등의 불순물이 도입된 이산화실리콘, 질화실리콘 등의 실리콘 또는 실리콘화합물의 어떠한 성막처리도 가능하다. 이와 같은 처리실의 공용화는 처리 사이의 에칭가스의 플라즈마방전에 의한 셀프 클리닝으로 실현가능하게 되어 있지만, 본 실시예의 제조시스템에서는 이 셀프 클리닝을 실행하기 위한 가스공급계, 급전계, 방전제어계를 성막 클러스터 툴(404), (405)에서 공유하고 있다.
본 실시예의 품종의 임의의 공정에서 필요한 성막처리장치(404)에 있어서의 이산화실리콘의 성막처리에는 10분을 필요로 한다. 2개의 처리실을 사용하면 처리장치(404)로서는 반송장치(408) 등에서 5분에 1매의 웨이퍼를 받아들이고, 반송장치(408) 등으로 5분에 1매의 웨이퍼를 배출할 수 있다. 이것은 실시예 2의 세정처리장치(도 19)와 마찬가지이다. 이것에 의해 본 실시예의 제조시스템에서는 웨이퍼 1매에 10분을 필요로 하는 처리가 있음에도 불구하고 모든 처리장치가 반송장치에서 5분마다 웨이퍼를 1매 받아들이고, 5분마다 반송장치로 웨이퍼를 1매 배출하는 것이 가능하다. 이와 같이 일정시간 간격마다 반송장치에서 받아들이는 웨이퍼와 반송장치로 배출하는 웨이퍼가 동일하지 않은 처리장치가 있어도 그와 같은 처리가 비교적 적으면 다소의 공정완료기간의 장기화와 처리중의 웨이퍼수의 증가가 초래될 뿐이다. 이 5분이 본 실시예의 처리장치의 처리에서는 가장 느리다. 본 실시예에서는 이 5분을 T로 하였다. 본 실시예의 제조시스템에서 모든 처리장치는 낱장처리장치이지만, 반드시 낱장처리장치일 필요는 없고, 배치처리의 장치라도 보관장치 등을 처리장치간 낱장반송장치와의 사이에 삽입하는 것에 의해서 일정시간 간격마다 웨이퍼를 반송장치에서 받아들이고 반송장치로 배출하는 것이 가능하다. 상술한 리도그래피 처리장치(401)도 레티클 교환의 제약을 부여하는 것에 의해서 사실상 배치처리의 처리장치로 되어 있지만, 보관장치 등의 기능에 의해 일정시간 간격마다 웨이퍼를 반송장치에서 받아들이고 반송장치로 배출하는 것이 가능하게 되어 있다.
본 실시예의 제조시스템은 각 처리장치의 공용화가 진행되고 있기 때문에 처리장치수가 적다. 따라서, 단위기간당의 생산량도 적지만, 제조시스템의 단가가 싸고 설치면적이 작은 이점이 있으며, 제조량이 비교적 적은 논리LSI의 제조 등에 특히 적합하다. 대량의 제품의 제조를 필요로 하는 경우에는 본 실시예의 제조시스템을 여러개 사용하면 좋다. 여러개의 독립제어 가능한 제조시스템을 사용하는 것에 의해 처리장치나 반송장치의 돌발적인 고장이나 이것에 따른 수리 또는 보수, 점검을 위한 제조시스템의 정지가 전체의 제조에 미치는 영향을 억제할 수 있다. 본 실시예에서는 도 23에 도시한 제조시스템을 4대 구비하고, 일주간에 한 번 4대의 제조시스템을 순차 정지해서 보수점검을 실행하는 것에 의해 처리장치나 반송장치의 돌발적인 고장을 미연에 방지하고 있지만, 이와 같은 제조시스템의 관리는 여러개의 제조시스템을 구비하고 있는 쪽이 용이하다.
제조시스템의 일부의 고장이 장치 전체의 정지로까지 되지 않도록 하기 위한 예방책으로서는 예비의 처리장치를 구비해 두는 것도 유효하다. 실제 본 실시예의 예에서는 도 23에 도시한 제조시스템 4개에 1대의 비율로 각각의 처리장치의 예비를 제조시스템이 설치되어 있는 것과 동일한 클리닝룸내에 구비해서 돌발적인 고장에 대응하고 있다. 처리장치의 교환을 용이하게 하기 위해, 제조시스템에는 미리 가이드기구가 구비되고, 가이드상을 이동시켜서 정위치에 설치하여 반송장치와의 상호 위치관계의 조정을 필요없게 하고 있다. 미리 예비의 처리장치를 제조시스템내에 구비해 두는 것도 가능하다.
본 실시예의 제조시스템을 사용해도 실시예 1∼3의 경우와 마찬가지로 양품률 향상이나 공정완료기간 단축의 효과를 얻을 수 있다. 본 실시예 특유의 효과중 하나는 반송장치의 부분적 고장으로의 대응이 용이하다는 점이다. 본 실시예의 제조시스템에서는 임의의 2개의 처리장치 사이에는 적어도 2개의 반송 루트가 존재한다. 즉, 반송장치의 일부가 고장난 경우, 그것을 회피하는 루트에서 반송을 계속할 수 있어 반송장치의 고장이 제조시스템 전체의 정지로까지는 되지 않는다는 점이 이점이다.
이와 같은 2중화된 반송장치는 처리장치 사이의 크로스 오염의 방지에 활용할 수도 있다. 즉, 초청정공간(406)으로 들어가는 웨이퍼와 나오는 웨이퍼는 다른 루트를 통과시킬 수 있으므로, 웨이퍼를 통한 처리장치 사이의 크로스 오염을 방지할 수 있다. 특히, 청정도의 관리를 고정밀도로 실행할 필요가 있는 제품을 제조하는 경우에 유효하다.
<실시예 5>
도 24 내지 도 25를 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 논리LSI를 제조하기 위한 제조장치 및 제조방법에 적용한 실시예이다. 제조하는 논리LSI는 2층 금속배선을 갖는 상보형 MOS LSI이다.
도 24는 본 실시예의 제조시스템을 도시한 도면이다. 레지스트 도포처리, 레지스트 베이크처리, 수은의 i선 램프광원에 의한 노출처리, 레지스트 현상처리 등을 포함하는 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(501)의 주위에 웨이퍼를 낱장반송하는 기구를 구비하는 링형상 반송장치(502)가 구비되어 있다. 링형상 반송장치(502)의 내부에는 대기압 이상의 압력의 청정한 질소가 가득채워져 있다. 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(501)은 미세패턴용과 러프(rough)패턴용의 2계통의 일련의 처리를 별도의 반도체 웨이퍼와 병행해서 실시할 수 있도록 되어 있다. 계속되는 2개의 처리를 실시하는 처리장치 사이는 반송시간 3분 이내에 웨이퍼를 대기압 이상의 압력의 청정한 질소중을 낱장반송하는 반송장치로 연결되어 있다. 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(501)과 링형상 반송장치(502) 사이는 직선형상 반송장치(503a), (503b)에 의해서 결합되어 있다. 직선형상 반송장치(503a), (503b)는 모두 웨이퍼를 질소중에서 낱장반송하는 기구를 구비하고 있다. 링형상 반송장치(502)에는 여러종류의 처리장치가 실시예 1∼4와 마찬가지의 로드, 언로드기구를 갖는 인터페이스기구를 거쳐서 결합되어 있다. 본 실시예의 제조시스템에서는 링형상 반송장치(502)와 직선형상 반송장치(503a), (503b) 사이에도 웨이퍼를 이동시키는 인터페이스기구가 구비되어 있다. 링형상 반송장치(502)와 직선형상 반송장치(503a), (503b)에 의해 웨이퍼는 임의의 2처리장치 사이를 3분 이내에 이동할 수 있다.
드라이에칭 처리장치(504)는 알루미늄 또는 알루미늄을 주성분으로 하는 합금, 텅스텐 또는 티탄 텅스텐 등의 텅스텐을 주성분으로 하는 합금, 질화티탄 또는 티탄 실리사이드, 텅스텐 실리사이드 등의 금속실리사이드, 구리 또는 구리를 주성분으로 하는 합금 등의 LSI의 전극배선층에 사용되는 여러종류의 금속 또는 금속화합물의 드라이 에칭처리를 웨이퍼에 실시하는 것이 가능한 처리장치이다. 드라이 에칭처리장치(504)가 구비하는 처리실의 수는 1개에 한정되는 것이 아니고, 제조하는 품종, 제조량 등에 따라서 최적한 처리실수로 할 수 있다. 본 실시예의 처리장치(504)는 2개의 처리실을 구비하고 있다.
드라이 에칭처리장치(505)는 실리콘 또는 필요에 따라서 붕소,인 , 비소 등의 불순물이 도입된 실리콘, 이산화실리콘 또는 필요에 따라서 붕소, 인, 비소, 계루마늄 등의 불순물이 도입된 이산화실리콘, 질화실리콘 등의 LSI의 전극배선층, MOS트랜지스터나 캐패시터의 절연막층, 소자분리영역 또는 층간절연막층 등에 사용되는 여러종류의 실리콘 또는 실리콘화합물이 드라이에칭처리를 웨이퍼에 실시하는 것이 가능한 처리장치이다. 드라이 에칭처리장치(505)가 구비하는 처리실의 수는 1개에 한정되지 않고, 제조하는 품종, 제조량에 따라서 최적한 처리실수로 할 수 있다. 본 실시예의 처리장치(505)는 2개의 처리실을 구비하고 있다.
성막처리장치(506)은 실리콘 또는 필요에 따라서 붕소, 인, 비소 등의 불순물이 도입된 실리콘, 이산화실리콘 또는 필요에 따라서 붕소, 인, 비소, 계루마늄 등의 불순물이 도입된 이산화실리콘, 질화실리콘 등의 LSI의 전극배선층, MOS트랜지스터나 캐패시터의 절연막층, 소자분리영역 또는 층간절연막층 등에 사용되는 여러종류의 실리콘 또는 실리콘화합물의 성막처리를 웨이퍼에 실시하는 것이 가능한 처리장치이다. 처리장치(506)에서 웨이퍼에 실시되는 성막처리는 CVD법에 의한 것이고, 실리콘을 포함하는 원료가스로서는 실란, 디실란, 디클로로실란 등의 무기화합물이 사용된다. 성막처리장치(506)이 구비하는 처리실의 수는 1개에 한정되지 않고, 제조하는 품종, 제조량에 따라서 최적한 처리실수로 할 수 있다. 본 실시예의 처리장치(506)은 3개의 처리실을 구비하고 있다.
성막처리장치(507)은 이산화실리콘 또는 필요에 따라서 붕소, 인, 비소, 게르마늄 등의 불순물이 도입된 이산화실리콘, 질화실리콘 등의 LSI의 층간절연막층 또는 패시베이션을 위한 보호막층 등에 사용되는 실리콘화합물의 성막처리를 웨이퍼에 실시하는 것이 가능한 처리장치이다. 처리장치(507)에서 웨이퍼에 실시되는 성막처리는 플라즈마CVD법에 의한 것이고, 실리콘을 포함하는 원료가스로서는 실란, 디실란, 디클로로실란 등의 무기화합물과 TEOS 등의 유기화합물이 사용된다. 성막처리장치(507)이 구비하는 처리실의 수는 1개에 한정되지 않고, 제조하는 품종, 제조량에 따라서 최적한 처리실수로 할 수 있다. 본 실시예의 처리장치(507)은 2개의 처리실을 구비하고 있다.
4개의 처리장치(504)∼(507)이 갖는 9개의 처리실의 배기는 공용배기계(508)에 의해서 실행된다. 공용배기계(508)은 매초 1만ℓ의 질소배기량을 갖는 터보분자펌프를 2대 구비하고 있다. 드라이 에칭처리장치(504), 드라이 에칭처리장치(505)의 4개의 처리실의 배기에 그중의 1대를, 성막처리장치(506), 성막처리장치(507)의 5개의 처리실의 배기에 다른 1대를 사용한다. 종래 개별적으로 처리장치가 갖고 있었던 각 처리실의 배기펌프를 떼어내고 배기관을 공용배기계(508)까지 연장한 구성으로 되어 있다. 공용배기계(508)은 정기적으로 예비의 배기계와 교환되고, 배기계에 기인하는 처리장치의 고장을 미연에 방지하는 효과가 있다.
높은 청정도를 필요로 하는 세정처리, 웨트 에칭처리를 웨이퍼에 실시하는 처리장치(509)와 산화를 위한 열처리를 웨이퍼에 실시하는 처리장치(510)은 비교적 청정도가 낮은 드라이 에칭처리장치(504), (505), CVD법에 의한성막처리장치(506), (507) 및 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(501)을 중심으로 해서 거의 대칭인 위치에 배치되어 있다. 이것은 링형상 반송장치(502)를 통한 크로스 오염의 악영향을 억제하기 위한 배려의 하나이다. 링형상 반송장치(502)에는 이밖에 크로스 오염을 방지하기 위한 기구로서 웨이퍼 표면에 층류형상의 질소가스를 배출하는 기구가 구비되어 있다. 반송장치(502), (503a), (503b)에는 웨이퍼의 접근 또는 통과를 검지하기 위한 기구가 구비되고, 웨이퍼가 있는 경우에는 배출되는 질소의 유량을 웨이퍼가 없는 경우보다 소량으로 하는 것에 의해 기류를 제어해서 웨이퍼를 통해서 장치내의 국소적인 오염이 장치 전체로 확산하는 것을 방지하고 있다.
성막처리장치(511)은 알루미늄 또는 알루미늄을 주성분으로 하는 합금, 텅스텐 또는 티탄 텅스텐 등의 텅스텐을 주성분으로 하는 합금, 질화티탄, 티탄 실리사이드, 텅스텐 실리사이드 등의 금속 실리사이드, 구리 또는 구리를 주성분으로 하는 합금 등의 LSI의 전극배선층에 사용되는 여러종류의 금속 또는 금속화합물의 성막처리를 웨이퍼에 실시하는 것이 가능한 처리장치이다. 처리장치(511)에서 웨이퍼에 실시되는 성막처리는 스퍼터법에 의한 것이다. 성막처리장치(511)이 구비하는 처리실의 수는 1개에 한정되지 않고, 제조하는 품종, 제조량에 따라서 최적한 처리실의 수로 할 수 있다. 본 실시예의 처리장치(511)은 4개의 처리실을 구비하고 있어 필요에 따라서 HF베이퍼 세정처리, 가스클리닝처리, 스퍼터클리닝처리 등의 성막처리에 앞서는 전처리를 웨이퍼에 실시하는 것이 가능하고, 또 티탄 또는 텅스텐 등을 성막한 후에 실리사이데이션을 위한 RTA(Rapid ThermalAnnealing)처리를 웨이퍼에 실시하는 것도 가능한 기구를 구비하고 있다.
성막처리장치(512)는 알루미늄 텅스텐, 구리 등의 LSI의 전극배선층에 사용되는 여러종류의 금속의 성막처리를 웨이퍼에 실시하는 것이 가능한 처리장치이다. 처리장치(512)에서 웨이퍼에 실시되는 성막처리는 CVD법에 의한 것이다. 성막처리장치(512)가 구비하는 처리실의 수는 1개에 한정되지 않고, 제조하는 품종, 제조량 등에 따라서 최적한 처리실의 수로 할 수 있다. 본 실시예의 처리장치(512)는 2개의 처리실을 구비하고 있다.
세정처리, 웨트에칭처리를 웨이퍼에 실시하는 처리장치(509), 산화를 위한 열처리를 웨이퍼에 실시하는 처리장치(510), 성막처리장치(511), (512)는 제어계(513)에 의해서 제어되고 있다. 제어계(513)은 각 처리장치(509), (510), (511), (512)의 각 처리실, 가스공급계, 배기계, 급전계 등의 상태를 검지하는 기구를 갖고, 각 처리의 제어 또는 각 처리장치의 제어에 검지결과를 피드백하는 기구를 구비하고 있다. 각 처리의 제어는 미리 설정된 처리조건에 따라서 예를 들면 가스의 종류, 유량, 웨이퍼의 온도를 설정한다. 검지결과의 피드백이라는 것은 임의의 처리장치의 여러개의 처리실중의 1개의 배기계에 이상이 있는 경우, 그 처리실을 사용하지 않도록 처리장치에 대해서 지시하는 것 등을 말한다.
이온주입에 의한 불순물 도입처리를 웨이퍼에 실시하는 처리장치(514), 세정처리, 웨트에칭처리를 웨이퍼에 실시하는 처리장치(515), 레지스트 제거처리를 웨이퍼에 실시하는 처리장치(516)이 각각 링형상 반송장치(502)에 결합되어 있다. 처리장치(516)에 있어서의 낱장 어셔에 의한 레지스트 제거처리와 처리장치(515)에있어서의 세정에 의해 일련의 레지스트 제거공정에 관한 모든 처리가 가능하다.
열처리를 웨이퍼에 실시하는 처리장치(517)은 질소, 수소, 산소, 아르곤 등의 분위기중에서의 RTA처리를 웨이퍼에 실시하는 것이 가능한 처리장치이다. 웨이퍼의 로드, 언로드 처리장치(518)은 본 제조시스템으로의 웨이퍼의 로드, 언로드를 실행하는 처리장치이다. 로드, 언로드 처리장치(518)은 여러개의 웨이퍼를 한 번에 설치하면 1매씩 제조시스템에 로드하는 기능을 갖고, 반대로 제조시스템에서 1매씩 언드로해서 여러개의 웨이퍼를 한 번에 외부로 인출시키는 기능도 갖는다.
성막처리장치(519)는 층간절연막 평탄화를 위한 도포막을 형성하는 처리를 웨이퍼에 실시하는 처리장치이다. 처리장치(519)는 도포 뿐만 아니라 필요에 따라서 도포막에 베이크를 실시하는 처리를 실행하는 것이 가능한 기구를 구비하고 있다. 도 24에 도시한 본 실시예의 제조시스템의 처리장치는 모두 낱장처리장치이다. 계속되는 모든 낱장반송장치 사이는 반송시간 3분 이내에 웨이퍼를 반송할 수 있는 낱장반송장치에 의해 연결되어 있어 제조시스템 전체가 1개의 일련의 계속되는 처리를 웨이퍼에 실시하는 것이 가능한 시스템으로 되어 있다. 각 처리장치의 구성이나 처리의 흐름은 실시예 2의 경우와 마찬가지이다.
다음에, 본 발명의 제조시스템에 의한 제조방법에 대해서 설명한다. 먼저, 웨이퍼는 로드, 언로드 처리장치(518)에서 제조시스템으로 투입된다. 로드, 언로드 처리장치(518)에 한 번에 25매의 웨이퍼를 일괄해서 설치하면 1매씩 적당한 간격을 두고 제조시스템에 로드된다. 이 간격은 본 실시예에서는 평균24분이다. 웨이퍼는 다음에 링형상 반송장치(502)를 경유해서 처리장치(509)로 반송되고 웨트세정이 실시된다. 또, 인접하는 처리장치(510)에서 산화처리가 실시된다. 다음에, 재차 링형상 반송장치(502)를 경유해서 반송된 웨이퍼는 성막처리장치(506)에서 CVD법에 의해 질화실리콘막이 형성된다. 계속해서 링형상 반송장치(502), 직선형상 반송장치(503b)를 거쳐서 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(501)로 투입된 웨이퍼는 레지스트 도포처리, 레지스트 베이크처리, 수은의 i선 램프광원에 의한 노출처리, 레지스트현상처리 등을 포함하는 일련의 리도그래피공정에 관한 처리가 실시된다. 이 후 웨이퍼는 직선형상 반송장치(503a), 링형상 반송장치(502)를 경유해서 드라이에칭 처리장치(506)으로 반송되고, 거기에서 실리콘질화막의 일부가 레지스트를 마스크로 하는 드라이에칭에 의해서 선택적으로 제거된다. 다음에 웨이퍼는 링형상 반송장치(502)를 통해서 처리장치(514)로 반송되어 이온주입처리가 실시되고, 그 후 처리장치(516)에서 레지스트가 제거된다. 이후 마찬가지로 순차 여러개의 반도체 웨이퍼에 대해서 공정에 따라서 계속적인 처리가 실시된다. 본 실시예의 T는 3(분)이다. 실시예 2와 마찬가지의 후속처리의 도입이나 처리장치로의 여러개의 처리실의 구비에 의해서 이것을 실현하였다. 각 처리장치간의 반송은 모두 3분이다.
본 실시예에 있어서의 여러개의 웨이퍼의 처리에서도 실시예 1∼4와 마찬가지로 반송해도 처리와 동일한 시간을 할당하고 있다. 이 때문에 후속처리나 여러개의 처리실의 활용에 의한 처리에 의해 가산되는 분을 제외하면 대략 제조시스템 중에 있는 웨이퍼중의 대략 반수의 웨이퍼가 처리되고, 마찬가지로 나머지 웨이퍼가 반송된다. 이와 같은 방식을 채택하지 않고, 임의의 시간은 전체 웨이퍼를 처리하고 다음에 일제히 전체 웨이퍼를 전송시키는 방식에서는 반송시간마저 단축된다면 본 실시예와 같이 반송해도 1처리분의 시간을 할당하는 방식보다 공정완료기간이 단축될 가능성이 있다. 그러나, 그것은 소량의 처리를 실행하는 경우에 한해서 가능하게 되는 것이고, 통상의 생산형태에서는 본 실시예의 방식이 우수하다. 왜냐하면, 일제히 반송되는 동안은 웨이퍼에 대한 처리가 실행되지 않으므로 장치 가동률이 낮아지기 때문이다. 또, 전체 웨이퍼를 다음의 처리장치에 할당하는 것은 매우 스케쥴링을 곤란하게 하고, 제조시스템 전체를 효율적으로 운용하는 것이 어렵게 된다. 본 실시예의 제조시스템에서는 여러개의 웨이퍼에 처리를 실시할 때, 처리가 실시되기 전에 n번째의 웨이퍼에 대한 m번째(n, m은 정의 정수)의 처리를 임의의 시각을 기준으로 해서 (n+2×m-3)×T분 후부터 (n+2×m-2)×T분후 동안 m번째의 처리를 실행한 처리장치에서 (m+1)번째의 처리를 실행하는 처리장치로의 처리장치간 낱장반송기구에 의한 반송을 (n+2×m-2)×T분후부터 (n+2×m-1)×T분후 동안 n번째의 웨이퍼에 대한 (m+1)번째의 처리를 (n+2×m-1)×T분후부터 (n+2×m)×T분후 동안에 실시하는 것을 기본 원칙으로 해서 처리, 반송의 스케쥴링을 결정하고, 그것에 따라서 처리를 실시한다. 후속처리나 여러개의 처리실의 활용에 의한 장시간 처리는 그 예외이다.
도 25의 횡축에 [1]∼[5]로 표시한 순서로 처리의 계속화를 진행시키고, 계속처리화율(=계속처리하는 처리수/전처리수)를 증가시켜 갔다. 약 100의 처리를 필요로 하는 2층 금속배선을 갖는 상보형 MOS LSI의 제조를 예로 1로트 25매의 전체 처리의 처리시간을 계측한 결과이다. [1] 모두가 배치반송인 경우, 전체 처리에 필요한 처리시간은 약 135시간이었다. [2] 레지스트 도포처리, 레지스트 베이크처리, 노출처리, 레지스트 현상처리 등을 포함하는 리도그래피공정에 관한 일련의 처리의 최후의 처리와 드라이에칭 또는 웨트에칭 등의 에칭처리 또는 이온주입에 의한 불순물 도입처리를 우선 계속처리로 하고, T=3(분)에서의 처리를 가능하게 하였다. [3] 다음에, 드라이에칭 또는 웨트에칭 등의 에칭처리 또는 이온주입에 의한 불순물 도입처리와 레지스트 제거처리를 묶어서 상기의 계속처리와 일체화한 일련의 계속처리로 하고 T=3(분)에서의 처리를 가능하게 하였다. [4] 또 배선층 형성공정과 층간절연막 형성공정을 포함하는 배선형성공정에 관한 처리를 실시하는 처리도 일체화해서 하나의 계속처리로 하고 배선형성공정에 관한 처리를 T=3(분)에서의 처리로 하였다. [5] 이와 같이 순차 계속처리화를 진행하고, 산화, CVD 등의 나머지 모든 처리도 계속처리화해서 전체처리를 일련의 계속처리에 포함되는 T=3(분)의 처리로 하면, 1로트 25매의 전체처리의 처리시간은 10. 1시간까지 단축되었다.
본 실시예의 도 24의 장치에 의한 2층 금속배선을 갖는 상보형 MOS LSI의 제조에 대해서는 상술한 레지스트 제거처리 이후의 처리도 모드 계속처리에 속하는 처리로 되어 있으므로, 1로트의 처리시간은 도 25에 도시한 계속처리화율 100%의 10. 1시간이다. 배치반송에서 로트단위의 처리를 실행하고 있던 경우의 135시간에 비해 1/10이하로 공정완료기간이 단축되었다.
여러개의 로트를 동일 제조시스템내에서 동시에 처리해서 다수의 웨이퍼를 처리하는 경우, 본 실시예의 제조시스템에서는 처리장치의 공용화가 도모되고 있기 때문에 다소의 처리시간 저하가 초래된다. 가장 많이 공용화되는 리도그래피 처리장치에서는 미세패턴용과 러프패턴을 각각 6층과 8층의 패터닝을 위한 리도그래피처리가 1매의 웨이퍼에 대해서 실시된다. 즉, 8처리에서의 1처리장치의 공용이 본 실시예의 장치에 의한 본 실시예의 2층 금속배선을 갖는 상보형 MOS LSI의 제조에 있어서의 최대의 공유이다. 다른 처리장치의 공용화의 정도는 이것보다 낮게 억제되어 있으므로, 처리시간의 저하는 큰 것은 아니다. 3분/매로 8층의 패터닝에 대응하는 리도그래피처리를 실행하면 24분/매로서, 1일 24시간 동안의 처리능력은 60매로 된다. 이것이 본 실시예의 제조시스템의 처리능력을 규정한다. 상술한 본 제조시스템으로의 반도체웨이퍼의 투입량은 이와 같이 해서 결정하였다. 이것보다 많은 처리가 필요한 경우는 본 실시예의 제조시스템을 여러개 구비하면 좋다. 이 60매/일(=1800매/월)의 처리를 실행한 경우 1로트 25매의 전체 처리의 처리시간의 평균은 17시간이다. 이것은 고도로 컴퓨터화된 최적 생산관리 시스템에 의해서 전체 장치가 가장 효율적으로 가동하도록 관리되고 있기 때문이다. 종래의 배치반송을 기본으로 한 제조시스템에서는 아무리 컴퓨터화해도 60매/일의 처리를 실행하면 처리시간의 평균이 약 400시간까지 저하하고 있었다. 각 공정의 처리시간을 3분으로 통일하고, 처리와 반송을 동등하게 취급한 파이프라인처리로 하는 것에 의해 보다 완전에 가까운 최적화가 가능하게 되었기 때문이다.
본 실시예의 제조시스템에서는 링형상 반송장치(502)의 내부의 제조시스템의 거의 중앙에 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(501)을 배치하고 있지만, 이와 같이 공용의 정도가 높은 처리장치를 중앙에 배치하면, 웨이퍼가 착공에서부터 공정완료기간까지 반송되는 총거리를 짧게 할 수 있다. 이와 같은 배치로 하면, 반송속도는 비교적 느리게 하는 것이 가능하여 반송장치로의 부담을 저감하는 것이 가능하게 된다. 그밖에도 공용의 정도가 높은 레지스트 제거처리장치나 이온주입 처리장치를 중앙에 배치하는 것도 반송거리의 단축에는 유효하다. 본 실시예의 장치에서 리도그래피 처리장치(501)을 배치한 이유는 다음과 같다. 즉, 리도그래피 처리장치(501)은 고정밀도의 온도제어를 필요로 하는 처리장치이다. 따라서, 종래와 같이 크린룸중에 배치하는 것이 거의 불가결하다. 이 리도그래피 처리장치의 주위에 링형상 반송장치(502)나 직선형상 반송장치(503a), (503b)를 배치하면 이들도 크린룸 내에 배치할 수 있어 반송장치 자체에 복잡한 기구를 구비시키지 않고도 청정도의 유지, 관리가 용이하게 되는 이점이 있기 때문이다. 링형상 반송장치(502)의 주위에 배치된 처리장치는 경우에 따라서 청정도가 낮은 크린룸이나 크린룸 외부에 배치할 수도 있기 때문에 종래에 비해서 고청정도를 필요로 하는 크린룸 면적을 줄일 수 있게 되는 큰 이점이 있다.
공정완료기간의 단축, 낱장반송장치의 구비에 의해, 본 실시예의 제조시스템은 종래와 같은 고청정도의 청정공간에 수납할 필요가 없어지고, 종래의 청정공간보다 매우 낮은 등급의 청정공간에서 제조를 실행해도 동등 이상의 양품률이 얻어지는 효과도 있었다. 등급10000의 크린룸에 설치한 본 실시예의 제조시스템을 사용하는 것에 의해, 최소설계치수 0. 3㎛의 2층 금속배선을 갖는 상보형 MOS 논리LSI의 양품률은 종래의 장치를 사용해서 등급100의 크린룸에서 제조하고 있던 경우의 78%에서 92%로 향상하였다.
본 실시예의 제조시스템에서는 T=3(분)이지만, 공정완료기간 단축의 효과는 뒤떨어지지만 대략 7분 이하이면 양품률의 향상, 고청정도를 필요로 하는 크린룸 면적을 줄이는 효과 등에 의해 일부 제품의 제조에 있어서 저코스트화의 효과가 있다. 5분 이하이면, DRAM SRAM 등의 대량생산에 의해서 코스트(가격)의 대폭적인 저하가 도모되는 제품 이외의 제조에 있어서 저코스트화가 가능하다.
또, 여러개의 품종을 혼재시켜서 제조를 실행하는 경우에 본 실시예의 제조시스템은 종래의 제조시스템의 경우보다 각 처리장치의 가동률 저하가 작은 효과도 있다. 또, 종래 특히 급히 제조할 필요가 있는 품종을 우선해서 제조하는 것에 의해, 제조시스템 전체의 처리의 흐름이 흐트러져 각 처리장치의 가동률이 저하하고, 생산량이 저감되며, 다른 품종의 공정완료기간이 길어지는 폐해가 초래되는 경우가 많았지만, 본 실시예의 제조시스템에서는 모든 품종의 공정완료기간이 단축되므로, 종래와 같이 특정 품종의 처리를 우선시킬 필요가 없어 상기의 폐해가 초래되는 일도 없다. 따라서, 본 실시예의 제조시스템은 다품종 변량생산에 적합한 제조시스템이다.
<실시예 6>
도 27∼도 39 및 표 6∼표 8을 사용해서 설명한다. 도 27은 본 발명의제조시스템의 1실시예를 도시한 도면이다. 본 실시예의 제조시스템은 소자가 형성되고 콘택트홀이 뚫린 반도체 웨이퍼에 배선을 형성하기 위한 제조시스템이다. 본 실시예는 이 제조시스템을 사용해서 반도체 웨이퍼에 1층의 배선층과 패시베이션을 위한 보호막층을 형성한 실시예이다.
고리형상의 2조의 처리장치간 반송장치(601-1), (601-2)의 주위에 금속막 성막처리장치(602), 절연막 성막처리장치(603), 리도그래피처리장치(604), 보관장치(605), 금속막 드라이에칭 처리장치(606), 절연막 드라이에칭 처리장치(607), 제조시스템에 반도체 웨이퍼를 투입하거나 제조시스템에서 반도체 웨이퍼를 인출하는 투입/인출장치(608)이 연결되어 있다. 본 실시예에서 반도체 웨이퍼는 1매를 1조로 하고 있다. 반도체 웨이퍼 6매(반도체 웨이퍼 1∼6)에 금속막 성막처리장치(602)에 있어서의 처리에 계속해서, 리도그래피 처리장치(604), 금속막 드라이에칭 처리장치(606), 절연막 성막처리장치(603), 리도그래피 처리장치(604), 절연막 드라이에칭 처리장치(607)에 있어서의 계속되는 처리를 실시하였다.
제조시스템으로의 반도체 웨이퍼의 배출은 투입/인출장치(608)에서 실행하였다. 웨이퍼를 6매 모아서 상기 장치(608)이 갖는 예비실(608-1)에 설치하면, 예비실(608-1)내는 고청정도 대기로 치환되고, 반도체 웨이퍼는 고청정도 대기로 가득채원진 보관실(608-2)로 보관실(608-2)가 갖는 반송기구에 의해서 운반된다. 보관실(608-2)로부터는 반도체 웨이퍼1부터 순번대로 1조씩 배출실(608-4)가 갖는 반송기구에 의해서 처리장치간 반송장치(601-1) 또는 (601-2)로 임의의 시각을 기점으로 해서 본 실시예의 T인 6분 간격으로 교대로 배출된다. 웨이퍼 6매를 예비실(608-1)에 설치하고 나서 반도체 웨이퍼1의 배출이 개시될 때까지 필요로 하는 시간은 1분이다. 배출실(608-4)는 고청정도 대기로 가득채워져 있다. 또, 처리장치간 반송장치(601-1), (601-2)에서 반도체 웨이퍼는 고청정도 대기중을 반송된다. 본 실시예의 처리장치간 반송장치(601-1), (601-2)는 벨트의 구동력에 의해 한쪽방향으로 반도체 웨이퍼를 이동시키는 기구로써, 각각 9분동안 일주한다. 바깥쪽에 있는 반송계(601-1)의 일주 길이는 45㎜이고 반송속도는 300m/hr이며, 종래의 반송기술에 의해 실현가능하다. 처리장치간 반송장치(601-1), (601-2)에 의해서 제조시스템내의 어느것이가 2개의 처리장치 사이도 최장 9분동안 이동가능하다. 처리장치로부터의 반도체 웨이퍼의 배출에 필요한 시간, 처리장치가 받아들이는데 필요한 시간을 포함해서 본 실시예의 T인 2/6배 미만에서 처리장치간의 반송이 가능하다.
먼저, 반도체 웨이퍼1은 반송장치(601-1), (601-2)중 어느 하나에 의해서 금속막 성막처리장치(602)로 운반된다. 금속막 성막처리장치(602)의 구성을 도 28에 도시한다. 동일 처리장치에 있어서의 처리의 내역을 동일 처리장치까지의 반송의 내역과 함께 도 29에 도시한다. 마찬가지로, 절연막 형성처리장치에 대해서는 도 32와 도 33, 리도그래피 처리장치에 대해서는 도 34와 도 35, 금속막 드라이에칭 처리장치에 대해서는 도 36과 도 37, 절연막 드라이에칭 처리장치대해서는 도 38과 도 39에 각각의 처리장치에 있어서의 처리와 각각의 처리장치까지의 반송의 내역을 도시한다.
처리장치간 반송장치(601-1), (601-2)중 어느 하나로부터 반도체 웨이퍼1을 고순도 질소가 가득채워진 보관장치실(602-1)이 갖는 반송기구(602-9)가 받는다. 다음에, 대기압의 질소로 가득채워진 예비실1(602-2)에 동일 실이 갖는 반송기구(602-10)에 의해서 운반된 후, 예비실1(602-2)는 0. 06㎩까지 진공배기된다.
투입/인출장치(608)의 배출실(608-4)가 갖는 반송기구에 의한 반도체 웨이퍼1의 반송장치(601)로의 배출의 개시부터 처리장치(602)의 예비실1(602-2)의 배기가 종료하고 반송실(602-3)으로의 전송이 가능하게 될 때까지의 소요시간은 12분 미만이다. 12분 경과한 시각부터 처리가 개시된다. 반도체 웨이퍼1에 대한 금속막 성막처리장치(602)에 있어서의 처리 개시의 시각을 시각T0으로 한다. 반송실(602-3)으로의 전송이 가능하게 된 시각부터 처리의 개시까지가 처리대기시간이다. 처리의 최초는 예비실(602-2)에서 반송실(602-3)으로의 반도체 웨이퍼1의 반송이다. 반송실(602-3)이 갖는 반송기구(602-11)에 의해서 실행된다. 반송실(602-3)의 압력은 6. 5×10E(-5)㎩이다. 계속해서 동일반송기구(602-11)에 의해서 반도체 웨이퍼는 전처리실(602-4)로 운반되고 그곳에서 막형성의 전처리가 실시된다. 본 실시예의 제조시스템에서는 Ar의 소프트 플라즈마에 의한 소프트 에칭에 의해 콘택트홀바닥의 Si기판 표면의 자연산화막 등을 에칭제거하는 방법을 사용하고 있다. 처리시의 압력은 0. 65㎩이고, 에칭시간은 30초이다. 전처리를 종료한 반도체 웨이퍼1은 전처리실(602-4)의 배기후, 재차 반송실(602-3)을 거쳐서 반송기구(602-11)에 의해서 반송실(602-3)을 거쳐서 이번에는 스퍼터실(602-5)로 운반된다. 스퍼터실(602-5)에서는 배리어막의 형성이 실행된다. 본 실시예의 배리어막은 TiN이다. 방전가스에 Ar과 N2를 사용한 반응성 스퍼터에 의해서 150㎚의 막이 형성된다. 막형성시의 압력은 0. 5㎩이고, 막형성에 필요한 시간은 1분이다. 배리어막의 형성을 종료한 반도체 웨이퍼1은 다음에 반송기구(602-11)에 의해서 반송실(602-3)을 거쳐서 스퍼터실2(602-6)으로 이동한다. 스퍼터실2(602-6)에서는 Aℓ-1% Si-0. 5% Cu합금막의 형성이 실행된다. Aℓ합금막의 두께는 700㎚이고, 막형성시의 압력은 0. 5㎩, 막형성에 필요한 시간은 1분간이다. Aℓ합금막의 형성을 종료한 반도체 웨이퍼1은 반송실(602-3)이 갖는 반송기구(602-11)에 의해서 반송실(602-3)을 거쳐서 0. 06㎩의 압력으로 예비실2(602-7)로 전송되고, 예비실2(602-7)이 질소에 의해서 대기압으로 복원된 후, 예비실2(602-7)이 갖는 반송기구(602-12)에 의해서 고순도 질소가 가득채워진 배출실(602-8)로 이동한다. 예비실1(602-2)에서 반송실(602-3)으로의 전송 개시부터 배출실(602-8)로의 이동이 종료하고 배출실(602-8)이 갖는 반송기구(602-13)에 의해서 언제라도 처리장치간 반송장치(601)로의 배출이 가능하게 될 때까지의 소요시간은 6분 미만인 5. 7분이다. 6분 경과한 시각부터 다음의 처리장치로의 반송이 개시된다. 처리장치간 반송장치(601-1) 또는 (601-2)로의 배출이 가능하게 된 시각부터 반송 개시까지가 반송대기시간이다.
반도체 웨이퍼1에 대한 금속막 성막처리장치(602)에서의 처리가 개시되는 시각이 T0이다. 시각T0부터 3T(=18)분후까지 반도체 웨이퍼1과 반도체 웨이퍼2가 받는 처리, 반송의 내용을 설명하기 위한 도면이 도 30이다. 시각T0부터 시각T0+T까지의 T(=6)분간이 금속막 성막처리장치(602)에 있어서의 반도체 웨이퍼1의 처리시간이다. 시각T0+T부터 시각T0+3T까지의 2T분간이 금속막 성막처리장치(602)에서 리도그래피 처리장치(604)로의 반도체 웨이퍼1의 반송시간이다. 이 반송에 대해서 설명한다. 시각T0+T에 우선 반도체 웨이퍼1의 처리장치간 반송장치(601-1) 또는 (601-2)로의 배출이 개시된다. 처리장치(602)의 배출실(602-8)이 갖는 반송기구(602-13)(도 28)에 의해서 반송장치(601-1) 또는 (601-2)로 배출된 반도체 웨이퍼1은 반송장치(601-1) 또는 (601-2)에 의해서 다음의 처리를 실행하는 리도그래피 처리장치(604)로 운반된다. 동일 처리장치의 보관실(604-1)이 갖는 반송장치(601-1) 또는 (601-2)에서 처리장치로의 반도체 웨이퍼의 받아들임을 실행하는 반송기구(604-7)에 의해서 보관실(604-1)로 운반된다(도 33). 보관실(604-1)로의 이동이 완료하고 반송기구(604-8)에 의한 도포실(604-2)로의 반송으로 개시되는 리도그래피 처리장치(604)에 있어서의 처리개시가 가능한 상태로 되는 시각부터 시각T0+3T까지는 처리대기시간이다. 도 30에는 반도체 웨이퍼2가 시각T0부터 시각T0+3T까지 받는 처리, 반송의 상세한 것에 대해서도 아울러 도시하고 있다. 투입/인출장치(608)에 의해서 제조시스템에반도체 웨이퍼1보다 T분 늦게 투입된 반도체 웨이퍼2는 정확히 T분 늦게 반도체 웨이퍼1이 받는 처리, 반송 등을 받는다. 반도체 웨이퍼2에 있어서는 시각T0-T부터 시각T0+T까지의 2T분간이 전의 처리장치 즉 투입/인출장치(608)에서 금속막 성막처리장치(602)로의 반송시간이다. 시각T0+T부터 시각T0+2T까지의 T분간이 금속막 성막처리장치에 있어서의 반도체 웨이퍼2의 처리시간이다.
시각T0부터 3T(=18)분후까지 반도체 웨이퍼3과 반도체 웨이퍼4가 받는 처리, 반송의 내용을 설명하기 위한 도면이 도 31이다. 투입/인출장치(608)에 의해서 제조시스템에 반도체 웨이퍼1보다 2T분 늦게 투입된 반도체 웨이퍼3은 정확히 2T분 늦게 반도체 웨이퍼1이 받는 처리, 반송 등을 받는다. 반도체 웨이퍼3에 있어서는 시각T0부터 시각T0+2T까지의 2T분간이 전의 처리장치 즉 투입/인출장치(608)에서 금속막 성막처리장치(602)로의 반송시간이다. 시각T0+2T부터 시각T0+3T까지의 T분간이 금속막 성막처리장치에 있어서의 반도체 웨이퍼3의 처리시간이다. 반도체 웨이퍼1보다 3T분 늦게 투입된 반도체 웨이퍼4는 정확히 3T분 늦게 반도체 웨이퍼1이 받는 처리, 반송 등을 받는다. 반도체 웨이퍼4에 있어서는 시각T0+T부터 시각T0+3T까지의 2T분간이 전의 처리장치 즉 투입/인출장치(608)에서 금속막 성막처리장치(602)로의 반송시간이다.
다음에 반도체 웨이퍼1이 리도그래피 처리장치(604)에서 받는 처리에 대해서 도 34, 도 35를 사용해서 상세하게 설명한다. 보관실(604-1)에서 우선 반송기구(604-8)에 의해서 도포실(604-2)로 운반되고, 여기에서 레지스트가 회전도포된다. 두께1. 2㎛의 레지스트의 도포에 필요한 시간은 40초였다. 도 34에는 도시되어 있지 않지만, 반송기구(604-8) 등은 모두 질소를 가득채운 케이스중에 수납되어 있어 이 처리장치(604)내에서 반도체 웨이퍼가 대기에 노출되는 일은 없다. 반도체 웨이퍼1은 다음에 반송기구(604-9)에 의해서 베이크실(604-3)으로 이동된다. 여기에서, 120℃에서 40초동안 열처리가 실시되고 레지스트가 경화된다. 베이크실(604-3)에서는 반송기구(604-10)에 의해서 노출실(604-4)로 운반되고, 여기에서 수은의 i선을 광원으로 하는 노출처리가 실행된다. 노출실(604-4)의 기능은 통상의 스테퍼와 동등하다. 반도체 웨이퍼1에 대한 노출처리에 필요한 시간은 2분이었다. 노출후의 웨이퍼1은 반송기구(604-11)에 의해서 현상실(604-5)로 이동한다. 여기에서 반도체 웨이퍼1 표면은 현상액에 노출되어 현상처리가 실시된다. 현상에 필요한 시간은 80초였다. 현상후의 웨이퍼1은 반송기구(604-12)에 의해서 건조실(604-6)으로 이동한다. 보관실(604-1)에서 도포실(604-2)로의 이동이 개시된 시각부터 건조실(604-6)이 갖는 반송기구(604-13)에 의한 처리장치간 반송장치(601-1) 또는 (601-2)(도 27)로의 배출이 가능하게 될 때까지의 시간은 본 실시예의 제조시스템의 T 즉 6분 미만인 5. 3분이다. 6분 경과한 시각까지가 반송대기시간이다. 6분 경과한 시각부터 반송이 개시된다.
반도체 웨이퍼1은 반송장치(601-1), (601-2)중 어느 하나로 배출되어 금속막 드라이에칭 처리장치(606)으로 운반되고, 동일 처리장치(606)의 보관실(606-1)(도36)가 갖는 반송기구(606-9)에 의해서 질소가 가득채워진 보관실(606-1)로 이동하고, 또 반송기구(606-10)에 의해서 예비실1(606-2)로 이동한다. 반송개시부터 예비실1(606-2)의 0. 65㎩까지의 진공배기가 종료하고 언제라도 반송실(606-3)으로의 이동이 가능하게 될 때까지의 시간은 본 실시예의 제조장치의 T인 6분의 2배 즉 12분 미만이다. 12분 경과하는 시각까지가 처리대기시간이다. 12분 경과한 시각부터 처리가 개시된다.
반도체 웨이퍼1이 금속막 드라이에칭 처리장치(606)에서 받는 처리를 도 36, 도 37을 사용해서 설명한다. 예비실1(606-2)의 반도체 웨이퍼1은 반송실(606-3)이 갖는 반송기구(606-11)에 의해서 반송실(606-3)으로 이동되고, 또 에칭실(606-4)로 이동한다. 반송실(606-3)의 압력은 0. 01㎩이다. 에칭실(606-4)에서 Aℓ합금막/TiN막의 적층막의 에칭이 실행된다. 염소와 BCℓ3의 혼합가스를 사용한 동일 적층막의 에칭에는 40초를 필요로 하였다. 에칭시의 압력은 0. 4㎩이고, 에칭실(606-4)내를 일단 0. 015㎩까지 배기한 후, 에칭종료후의 반도체 웨이퍼1은 반송기구(606-11)에 의해서 반송실(606-3)을 거쳐서 다음에 부식방지처리실(606-5)로 운반되고, 여기에서 Aℓ합금막에 대한 CHF3에 의한 부식방지처리가 실시된다. 처리시의 압력은 0. 6㎩이고, 처리시간은 30초이다. 부식방지처리를 종료한 웨이퍼1은 반송기구(606-11)에 의해서 반송기구(606-3)을 거쳐서 부식방지처리실(606-5)에서 어셔실(606-6)으로 이동한다. 어셔실(606-6)에서는 산소플라즈마에 의해서 레지스트가 어싱제거된다. 처리시의 압력은50㎩이고, 처리시간은 30초이다. 레지스트가 제거된 반도체 웨이퍼1은 반송기구(606-11)에 의해서 반송실(606-3)을 거쳐서 0. 65㎩의 예비실2(606-7)로 이동한다. 웨이퍼1이 이동한 후, 예비실2(606-7)은 대기압의 고순도 질소로 가득채워진다. 그 후, 반도체 웨이퍼1은 반송기구(606-12)에 의해서 고순도 질소가 가득채워진 배출실(606-8)로 운반되고, 반송기구(606-13)에 의한 반송을 대기한다. 처리의 개시부터 반송가능하게 될 때까지의 소요시간은 5분이고, 1분간 반송을 대기한다.
반도체 웨이퍼1은 금속막 드라이에칭 처리장치(606)에서 처리장치간 반송장치(601-1), (601-2)중 어느 하나에 의해서 절연막형성 처리장치(603)으로 이동한다.
절연막형성 처리장치(603)에서의 처리를 도 32, 도 33을 사용해서 설명한다. 절연막형성 처리장치(603)이 갖는 막형성실1(603-4)는 TEOS와 산소를 원료로 하는 플라즈마CVD법에 의한 이산화실리콘막을 형성하는 형성실이다. 여기에서 형성된 이산화실리콘막은 주로 배선의 층간절연막으로서 사용된다. 막형성실2(603-5)는 SiH4와 NH3을 원료로 한 플라즈마CVD법에 의한 질화실리콘막을 형성하는 형성실이다. 이 질화실리콘막은 주로 반도체 웨이퍼의 최상층의 패시베이션을 위한 보호막으로서 사용된다. 여기에서 반도체 웨이퍼1상에 형성되는 것은 이 질화막이다. 이 절연막형성 처리장치(603)에서는 주요 처리가 막형성 뿐이기 때문에 시간적으로 여유가 있으므로, 반도체 웨이퍼1은 보관실(603-1)에서 처리를 대기한다. 처리장치간 반송장치(601-1), (601-2)중 어느 하나에서 반송기구(603-8)에 의해서 보관실(603-1)로 이동해서 처리를 대기하고 있던 반도체 웨이퍼1에 대해서 처리가 개시된다.
반송기구(603-9)에 의한 보관실(603-1)에서 예비실1(603-2)로의 이동의 개시가 처리의 개시이다. 예비실1(603-2)에서 반송기구(603-10)에 의해서 반송실(603-3)으로 운반되고, 또 막형성실2(603-5)로 운반된다. 여기에서 상술한 플라즈마CVD법에 의해 반도체 웨이퍼1상에 두께 0. 5㎛의 질화실리콘막이 형성된다. 압력은 50㎩이고, 막형성에 필요한 시간은 1분이다. 막형성후의 웨이퍼1은 반송기구(603-10)에 의해서 반송실(603-3)을 거쳐서 예비실2(603-6)으로 이동하고, 예비실2(603-6)이 대기압의 질소로 가득채워진 후, 반송기구(603-11)에 의해서 질소가 가득채워진 배출실(603-7)로 이동하고, 반송기구(603-12)에 의한 처리장치간 반송장치(601-1) 또는 (601-2)(도 27)로의 배출을 대기한다. 처리의 개시부터 배출가능하게 될 때까지가 4분이다. 따라서, 2분간 반송을 대기하게 된다. 반도체 웨이퍼1이 막형성실2(603-5)에서 반송실(603-3)으로 이동한 후, 막형성실2(603-5)는 NF3플라즈마에 의해서 클리닝되어 다음의 반도체 웨이퍼의 처리에 대비한다.
반도체 웨이퍼1은 절연막 형성 처리장치(603)에서 재차 리도그래피 처리장치(604)로 운반되고, 금속막 형성후와 마찬가지의 처리를 받는다. 노출시의 레티클이 다르다는 등 처리조건의 차이는 있지만, 처리의 흐름, 소요시간은완전히 동일하다. 리도그래피 처리장치(604)에서는 절연막 드라이에칭 처리장치(607)로 이동한다.
절연막 드라이에칭 처리장치(607)에서의 처리를 도 38, 도 39를 사용해서 설명한다. 우선, 반도체 웨이퍼1은 처리장치간 반송장치(601-1) 또는 (601-2)(도 27)에서 반송기구(607-8)에 의해서 질소가 그득채워진 보관실(607-1)로 운반되고, 또 반송장치(607-9)에 의해서 예비실1(607-2)로 운반되고 예비실1(607-2)내가 배기되어 처리를 대기한다. 처리의 개시는 반송실(607-3)으로의 이동이다. 반송기구(607-10)에 의해서 예비실1(607-2)에서 반송실(607-3)으로 운반되고, 또 에칭실(607-4)로 이동한다. 에칭실(607-4)에서는 이산화실리콘막의 드라이에칭처리도 가능하지만, 반도체 웨이퍼1에 대해서는 여기에서 질화실리콘막의 드라이에칭처리가 실시된다. 에칭가스는 CHF3이고, 압력은 0. 7㎩이며, 처리시간은 40초이다. 에칭이 종료한 반도체 웨이퍼1은 반송기구(607-10)에 의해서 반송실(607-3)을 거쳐서 에칭실(607-4)에서 어셔실(607-5)로 이동한다. 어셔실(607-5)에서는 산소플라즈마에 의해 레지스트가 어싱제거된다. 처리시의 압력은 50㎩이고, 처리시간은 30초이다. 레지스트가 제거된 후, 반송기구(607-10)에 의해서 반송실(607-3)을 거쳐 예비실2(607-6)으로 이동하고, 또 반송기구(607-11)에 의해서 질소가 가득채워진 배출실(607-7)로 이동해서 반송기구(607-12)에 의한 배출을 대기한다. 처리의 개시부터 배출이 가능하게 될 때까지의 소요시간은 4분이므로, 2분간 반송을 대기한다. 금속막 성막처리장치(602), 리도그래피 처리장치(604), 금속막 드라이에칭 처리장치(606), 절연막 성막처리장치(603), 리도그래피 처리장치(604), 절연막 드라이에칭 처리장치(607)에 있어서의 일련의 계속되는 처리를 종료한 반도체 웨이퍼1은 처리장치간 반송장치(601-1) 또는 (601-2)에 의해서 투입/인출장치(608)로 운반된다. 도 27에 도시한 동일장치(608)이 갖는 반송기구(608-3)에 의해서 보관실(608-2)로 이동한 반도체 웨이퍼1은 후속하는 반도체 웨이퍼2∼6과 함께 질소가 가득채워진 예비실(608-1)로 운반되어 제조장치로부터의 인출을 대기한다. 보관실(608-2)에서 예비실로의 반송에는 1분을 필요로 한다.
6매의 반도체 웨이퍼(반도체 웨이퍼1∼6)중 3매의 반도체 웨이퍼(반도체 웨이퍼1∼3)가 시각T0부터 시각T0+13T까지의 각 T분간에 받는 처리, 반송을 정리한 것이 표 6∼8이다.
본 발명의 1실시예를 설명하기 위한 표(표 6)
처리장치A: 금속막 성막처리장치, 처리장치B: 리도그래피 처리장치
처리장치C: 금속막 드라이에칭 처리장치, 처리장치D: 절연막 성막처리장치
처리장치E: 절연막 드라이에칭 처리장치, T0+T는 시각 T0에서 T분후라는 의미
본발명의 1실시예를 설명하기 위한 표(표 7)
처리장치A: 금속막 성막처리장치, 처리장치B: 리도그래피 처리장치
처리장치C: 금속막 드라이에칭 처리장치, 처리장치D: 절연막 성막처리장치
처리장치E: 절연막 드라이에칭 처리장치, T0+T는 시각 T0에서 T분후라는 의미
본 발명의 1실시예를 설명하기 위한 표(표 8)
처리장치A: 금속막 성막처리장치, 처리장치B: 리도그래피 처리장치
처리장치C: 금속막 드라이에칭 처리장치, 처리장치D: 절연막 성막처리장치
처리장치E: 절연막 드라이에칭 처리장치, T0+T는 시각 T0에서 T분후라는 의미
표 6에 도시한 바와 같이, 반도체 웨이퍼에서 보면, 계속되는 처리와 처리장치간의 반송이 처리T분, 반송2T분으로 반복되는 처리에 T분간, 반송에 2T분간이라는 시간을 할당한 파이프라인처리로 되어 있다. 본 실시예의 T는 6분이지만, 이것은 본 실시예에 있어서의 각 처리장치의 처리가 완료된 반도체 웨이퍼를 처리장치간 반송장치로 배출하는 것이 가능한 최소시간 간격의 최대, 즉 금속막 성막부분의 5. 7분에 여유를 두어 결정한 시간이다. 본 실시예의 각 처리장치는 처리장치내 반송장치의 제어 등의 제약 때문에 후속처리가 불가능하다. 즉, 1매의 반도체 웨이퍼를 처리하고 있는 동안은 다음의 웨이퍼의 처리로는 들어갈 수 없다. 예를 들면, 선행하는 웨이퍼의 금속의 에칭이 종료하고 동일 웨이퍼가 부식방지 처리실로 이동하더라도 후속하는 웨이퍼에 대한 에칭을 개시할 수 없다. 이 때문에, 본 실시예의 T는 6분이지만, 후속처리가 가능하다면 더 짧은 T를 설정하는 것도 가능해진다. 또, 본 실시예의 처리장치간 반송장치는 2조이지만, T가 짧고 반송속도가 부족한 경우에는 조의 수를 더욱 증가시키면 좋다. L조의 반송장치를 이용하는 경우에는 L×T분간을 반송에 할당하면 좋다.
3개의 처리장치(처리장치A∼C)가 시각T0부터 시각T0+13T까지의 각 T분간에 반도체웨이퍼에 실시하는 처리를 정리한 것이 표 7이다. 처리장치에서 보면 반송대기시간은 제외하고 6매의 반도체웨이퍼에 끊임없이 처리가 실시되고 있다.
표 8은 처리장치간 반송장치의 3개의 부분, A에서 B, B에서 C, C에서 D로의 반송을 실행하는 부분이 시각T0부터 시각T0+13T까지의 각 T분간에 반송하는 반도체웨이퍼를 정리한 도면이다.
2조의 처리장치간 반송장치와 처리장치에 웨이퍼가 할당되어 있으므로, 2조의 처리장치간 반송장치내에 전체 웨이퍼의 2/3가 존재한다. 2/3의 반도체웨이퍼가 반송장치에 의해서 반송중일 때, 1/3의 반도체웨이퍼는 처리장치내에서 처리중에 있다. 처리에 T분간, 반송에 L×T분간을 할당하는 처리와 반송을 융합한파이프라인처리에서는 항상 처리장치내에 존재하는 반도체웨이퍼의 1/(L+1)밖에 L조의 각 처리장치간 반송장치내에는 존재하지 않는다. 이 때문에 반송장치가 복잡하게 되지 않는다는 효과가 있다.
본 실시예에서 6매의 반도체웨이퍼를 제조장치에 투입하고 나서 인출이 가능하게 될때까지의 시간은 152분이었다. 최초의 반도체웨이퍼1이 인출이 가능하게 될때까지가 6처리 7반송의 20T(=120)분+2분(투입, 인출이 각 1분)의 122분이고 반도체웨이퍼2 이후가 T분씩 지연되므로, 이것에 5T(=30)분이 부가되기 때문이다.
종래와 같이 6매의 반도체웨이퍼를 단위로 해서 로트처리한 경우와 비교한다. 이것은 본 발명의 파이프라인처리에 관계없이 종래의 방법으로 6매의 웨이퍼를 처리하는데는 가장 공정완료기간이 짧은 방법이다. 각 처리장치에 있어서의 반도체웨이퍼 1매당의 처리시간은 금속막 성막처리장치가 5. 7분, 절연막 성막처리장치가 4분, 리도그래피 처리장치가 5. 3분(2회의 처리로 10. 6분), 금속막 드라이 에칭처리장치가 5분, 절연막 드라이 에칭 처리장치가 4분이다. 로트단위의 처리에서는 각 처리장치에서 6매의 웨이퍼를 모두 처리하고 나서 다음의 처리장치로 반송한다. 따라서, 처리시간의 총계는 각 처리장치에 있어서의 웨이퍼 1매당의 처리시간의 6배의 총계로서 175. 8분이다. 이것에 반송시간과 투입/인출시간이 부가된다. 반송이 9분, 투입/인출이 각 1분으로 63(=9×7)분+2분의 65분이 부가되므로, 6매의 반도체웨이퍼를 제조장치에 투입하고 나서 인출이 가능하게 될때까지의 시간은 240. 8분이다. 본 실시예쪽이 공정완료기간이 약 1/2로 단축되었다.
본 실시예에서는 1매가 1조인 웨이퍼를 단위로 해서 취급되고 있으므로, 종래의 로트단위의 처리에 비해 할당해야 할 처리시간이 짧으므로, 시간을 낭비하는 일 없이 할당할 수 있다는 효과도 있다. 종래와 같이 몇매의 웨이퍼를 1조로 하더라도 본 발명의 처리에 T분간, 반송에 L×T분간을 할당한 파이프라인처리가 가능하여 공정단축의 효과가 있다.
공정완료기간의 단축과 웨이퍼를 고순도 대기중에서 반송할 수 있는 처리장치간 반송장치를 구비하는 것에 의해 본 실시예의 제조시스템은 종래와 같은 고청정도의 청정공간에 수납할 필요는 없게 되었다. 또, 양품률의 향상의 효과도 있었다. 처리장치는 본 실시예와 동등한 종래의 장치를 사용한 경우, 88%였던 양품률이 93%까지 향상하였다.
표 7에서 알 수 있는 바와 같이, 각 처리장치에 대한 웨이퍼의 할당(스케쥴링)은 최적화의 수준이 높다. 처리장치는 빈 시간없이 계속해서 웨이퍼를 처리하고 있다. 이것은 각 처리장치에서의 처리가 T분, 처리장치간의 반송이 2T분으로 통일되어 있어 타이밍이 일치하고 있다는 효과이다. 처리할 반도체웨이퍼의 매수가 많아지면 이들의 효과는 더 커진다.
<실시예 7>
도 40 내지 도 41, 표 9를 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 메모리 LSI를 제조하기 위한 제조시스템 및 제조방법에 적용한 실시예이다. 본 실시예의 제조시스템은 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리를 웨이퍼에 실시하는 제조시스템이다.
도 40은 본 실시예의 제조시스템을 도시한 도면이다. 처리장치(701), (702)는 레지스트 도포처리, 레지스트 베이크처리, 수은의 i선 램프광원에 의한 노출처리, 레지스트 현상처리 등을 포함하는 일련의 리도그래피 공정에 관한 처리를 실행하는 여러개의 처리장치이다. 층간절연막층의 드라이에칭에 관한 처리를 실행하는 처리장치(703)은 이산화실리콘 또는 질화실리콘의 드라이에칭처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 2개의 에칭실(703-1), (703-2) 이외에 레지스트 제거처리를 웨이퍼에 실시하는 것이 가능한 어셔실(703-3)이 구비되어 있다. 2개의 에칭실(703-1), (703-2)는 모두 이산화실리콘 또는 질화실리콘의 드라이에칭처리가 가능하다. 배선층의 드라이에칭에 관한 처리를 실행하는 처리장치(704)는 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄 등의 금속 또는 금속화합물의 드라이에칭처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴로서, 에칭처리실(704-1) 이외에 레지스트 제거처리를 웨이퍼에 실시하는 것이 가능한 어셔실(704-2)도 구비되어 있다. 웨트세정처리의 처리장치가 (705)이다. 어싱에 의한 레지스트 제거후에 잔존하는 레지스트를 완전하게 제거해서 오염을 없애기 위한 세정을 실행하는 2개의 세정실(705-1), (705-2)를 갖는 것 이외에, 금속막 성막 전에 실리콘 표면의 산화막을 제거하기 위해 실행하는 플루오르화수소산계의 액에 의한 웨트에칭을 위한 세정실(705-3)을 갖고 있다. 금속막 성막처리장치(706)은 알루미늄을 주성분으로 하는 합금, 텅스텐, 질화티탄의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. 성막처리장치(706)에서 웨이퍼에 실시되는 성막처리는 스퍼터법에 의한 것과 CVD법에 의한 것이 있다. 스퍼터법에 의한 질화티탄 등의 성막은 처리실(706-1)에서 실행한다. 스퍼터법에 의한 알루미늄을 주성분으로 하는 합금의 성막은 처리실(706-2)에서 실행한다. 처리실(706-3)은 CVD법에 의한 텅스텐의 성막에 사용한다. 절연막 성막처리장치(707)은 이산화실리콘 또는 질화실리콘의 성막처리를 웨이퍼에 실시하는 것이 가능한 클러스터 툴이다. CVD법에 의한 성막을 실행하는 2개의 처리실(707-1), (707-2) 이외에 SOG의 도포, 베이크를 실행하는 여러개의 처리실(707-3)도 구비하고 있다. CVD성막에서 이산화실리콘은 처리실(707-1)을 사용해서 주로 TEOS를 원료로 하는 플라즈마CVD법으로 형성하고, 질화실리콘은 처리실(707-2)를 사용해서 모노실란과 암모니아를 원료로 하는 플라즈마CVD법으로 형성한다. 각 처리장치내의 구성, 처리의 흐름은 실시예 1의 처리장치와 마찬가지이다.
본 실시예는 24매의 웨이퍼를 1조(로트)로 하고 있다. 본 실시예의 제조시스템에서 처리장치간의 반송은 모두 로트단위의 반송이다. 반송장치(708)은 루프형상의 반송장치이고, 웨이퍼는 고청정도 대기중에서 반송된다. 이 반송장치(708)과 각 처리장치 사이는 다른 실시예와 마찬가지의 공통화된 로드록실을 포함하는 인터페이스에 의해 연결되어 있다. 다른 실시예의 제조시스템과 다른점은 본 실시예의 제조시스템은 로트단위의 반송이기 때문에 인터페이스가 1로트분의 웨이퍼를 처리하는 기능을 갖고 있다는 점이다. 각 인터페이스가 갖는 반송장치에 의해서 웨이퍼의 조의 처리장치로의 배출이나 처리장치로부터의 받아들임이 실행된다. 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(701), (702)와 반송장치(708) 사이는 웨이퍼를 2개의 처리장치(701), (702)에 할당하는 특별한 인터페이스(709)가 마련되어 있다. 보관장치(710)은 도 40에 도시한 제조시스템이 갖는 보관장치이고, 배선공정 전까지의 처리를 종료한 웨이퍼가 항상 일정량 이상 축적되어 있어 언제라도 배선공정에 착공할 수 있는 상태로 보관되어 있다.
표 9는 본 실시예의 제조시스템을 사용해서 제조하는 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리와 사용하는 처리장치 또는 처리실을 설명하는 표이다.
본 발명의 1실시예를 설명하기 위한 표(표 9)
표 중에는 본 실시예의 제조시스템의 처리장치에서의 웨이퍼 24매당의 처리시간이 기록되어 있다. 가장 긴 시간을 필요로 하는 처리장치에 있어서의 처리시간72분에 여유를 두어 본 실시예의 T는 80분으로 하였다. 반송에도 동일한 T 즉 80분을 할당하고 있다. 도 41은 본 실시예의 제조시스템에 의한 생산량과 배선공정의 공정완료기간을 처리에 앞서서 스케쥴링한 결과이다. 처리와 반송의 파이프라인처리를 사용하지 않는 종래의 제조방법에 의한 경우의 결과도 아룰러 도시한다. 본 실시예와 종래의 제조방법 모두 생산량은 웨이퍼를 단위로 해서 144매/일이다. 본 실시예에서는 처리, 반송의 스케쥴링을 정하고, 그것에 따라서 처리를 실시한다. 스케쥴링의 기본원칙은 처리장치군에 있어서 여러개의 웨이퍼의 조에 처리를 실시할 때, n번째의 웨이퍼의 조에 대한 m번째(n, m은 정의 정수)의 처리를 임의의 시각을 기준으로 해서 (n+2×m-3)×T분후부터 (n+2×m-2)×T분후 동안, m번째의 처리를 실행한 처리장치에서 (m+1)번째의 처리를 실행하는 처리장치로의 처리장치간 반송장치에 의한 반송을 (n+2×m-2)×T분후부터 (n+2×m-1)×T분후동안, n번째의 웨이퍼의 조에 대한 (m+1)번째의 처리를 (n+2×m-1)×T분후부터 (n+2×m)×T분후 동안에 실시하는 것이다. 여러개의 웨이퍼의 조가 동시에 어느 하나의 처리장치의 처리를 필요로 한 경우에는 제1번째의 처리를 먼저 개시한 웨이퍼의 조를 우선시키지만, 이 처리장치마다의 처리순서의 우선도부여 이외에는 웨이퍼의 조에 의한 처리순서의 우선도부여는 실행하고 있지 않다.
본 실시예의 제조시스템, 제조방법에 의하면, 종래의 제조시스템, 제조방법과 비교해서 매우 공정완료기간이 단축되는 것을 알 수 있다. 종래의 제조시스템, 제조방법에 의한 경우에는 공정완료기간의 평균값도 길고, 또 그 분포도 크다.
실제로 본 실시예의 제조시스템에서 여러개의 반도체 웨이퍼의 조에 계속된 처리를 실시한 결과는 도 41의 스케쥴링 결과대로였다. 또, 양품률이 향상하는 효과도 있었다. 최소설계치수가 0. 3㎛인 2층 금속배선을 갖는 상보형 MOSLSI의 배선공정에 관한 일련의 처리의 양품률은 86%에서 91%로 향상하였다.
<실시예 8>
도 21, 도 42, 도 43, 도 47, 표 10∼표 13을 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 메모리LSI의 제조시스템 및 제조방법에 적용한 실시예이다. 본 실시예의 제조시스템은 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리를 실리콘 웨이퍼에 실시하는 제조시스템이다.
도 42는 본 실시예의 제조시스템의 구성을 설명하기 위한 도면이다. 리도그래피공정에 관한 처리를 실행하는 2조의 처리장치(801a), (801b)를 각각 제어하는 2대의 계산기(802a), (802b), 층간절연막층의 드라이에칭에 관한 처리를 실행하는 처리장치(801c)를 제어하는 계산기(802c), 배선층의 드라이에칭에 관한 처리를 실행하는 처리장치(801d)를 제어하는 계산기(802d), 웨트세정에 관한 처리를 실행하는 처리장치(801e)를 제어하는 계산기(802e)가 각각의 장치 또는 여러개의 장치에 대응해서 분산 배치되어 있다. 이밖에 마찬가지로 금속막 성막에 관한 처리를 실행하는 처리장치, 절연막 성막에 관한 처리를 실행하는 처리장치, 보관장치, 처리장치간 반송장치에 대해서도 각각의 장치에 제어를 위한 계산기가 분산 배치되어 있다. 처리장치(801a)와 계산기(802a) 사이는 통신회선(807c) 등에 의해 접속되어 있어 제어용 데이타를 처리장치(801a)와 계산기(802a) 사이에서 송수신할 수 있다. 이것은 다른 처리장치와 계산기 사이도 마찬가지이다. 여러개의 데이타베이스를 관리하는 계산기(803a)∼(803e)가 통신회선(807d) 등에 의해 제어를 위한 계산기(802a)∼(802e)에 접속되어 있다. 데이타베이스를 관리하는 계산기(803a)∼(803e)에는 통신회선(807e) 등에 의해 데이타베이스를 수납한 기억장치(804a)∼(804e)가 접속되어 있다. 제어를 위한 계산기(802a)∼(802e)는 통신회선(807a), (807b)에 의해서 시스템 전체의 일괄관리용 데이타 베이스를 관리하는 계산기(805)에 접속되어 있다. 이 계산기(805)는 일괄관리용 데이타 베이스를 수납한 기억장치(806)에 통신회선(807f)에 의해서 접속되어 있다.
도 21은 본 실시예의 제조시스템의 처리장치와 반송장치를 도시한 도면으로서, 실시예 3에서 설명한 것과 구성은 동일하다. 본 실시예의 제조시스템에서 처리장치는 모두 낱장처리장치이다. 처리장치간 반송장치(308)은 고리형상의 반송장치이고, 구동력은 벨트에 의해 전달된다. 웨이퍼는 대기압의 고순도 질소중을 케이스에 수납되는 일 없이 홀더상에 탑재되어 반송한다. 이 처리장치간 반송장치(308)과 각 처리장치 사이는 공통화된 로드록실을 포함하는 인터페이스에 의해 연결되어 있다. 반송장치(308)은 웨이퍼 또는 웨이퍼를 탑재하기 위한 홀더가 각 처리장치의 인터페이스의 위치에 왔을 때, 웨이퍼를 처리장치로 배출하거나 처리장치에서 받아들이기 위해 일시 정지하면서 4분 30초동안 일주한다. 즉, 동작, 정지를 반복하면서 웨이퍼를 반송하는 반송장치이다. 인터페이스가 정해진 간격으로 처리장치간 반송장치(308)과 연결되어 있는 쪽이 이 제어가 용이하게 된다. 본 실시예에서의 인터페이스는 반송장치(308)의 일주를 50등분한 지점중 어느 한곳에 배치되어 있다. 반송장치(308)은 동작, 정지를 일주에 50회 반복한다. 5. 4초(=4분 30초/50)이 1사이클인데, 1. 9초가 동작시간, 3. 5초가 정지시간이다. 이 3. 5초중에 각 인터페이스가 갖는 반송기구에 의해서 처리장치간 반송장치(308)에서 처리장치로의 웨이퍼의 배출이나 처리장치로부터의 받아들임이 실행된다. 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(301), (302)와 처리장치간 반송장치(308) 사이는 웨이퍼를 2개의 처리장치(301), (302)에 할당하는 특별한 인터페이스(309)가 마련되어 있다. 보관장치(310)에는 배선공정 전까지의 처리를 종료한 웨이퍼가 항상 일정량 이상 축적되어 있어 언제라도 배선공정에 착공할 수 있는 상태로 보관되어 있다.
표 10은 본 실시예의 제조시스템을 사용해서 제조하는 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리와 사용하는 처리장치 또는 처리실을 설명하는 표이다.
본 발명의 1실시예를 설명하기 위한 표(표 10)
표중에는 본 실시예의 제조시스템의 처리장치에서의 웨이퍼 1매당의 처리시간을 병기하고 있다. 본 실시예의 제조시스템에서 거의 모든 처리가 5분의 공정으로 되어 있는 것은 가장 느린 처리장치의 처리시간 5분으로 완전히 처리시간을 통일하고 있기 때문이다. 본 실시예에서 후속처리는 리도그래피공정에 관한처리를 실행하는 2조의 처리장치(301) 또는 (302)(도 21)만으로 가능하다. 후속처리라는 것은 예를 들면 1매째의 웨이퍼가 처리장치에 포함되는 레지스트 도포장치에서의 레지스트 도포를 종료하고 레지스트 베이크장치에서의 베이크처리로 이행하면, 2매째의 웨이퍼에 빈 레지스트 도포장치를 사용해서 레지스트 도포를 실행하는 것이 가능하게 된다는 것이다. 리도그래피공정에 관한 처리를 실행하는 2조의 처리장치(301) 또는 (302)에서는 레지스트 도포처리, 레지스트 베이크처리, 노출처리, 현상처리, 베이크처리의 5개의 처리로 이루어지는 리도그래피공정에 관한 처리는 모두 5분동안의 후속처리가 가능하기 때문에 1매당의 처리에는 15분을 필요로 하지만, 5분마다 새로운 웨이퍼를 받아들이는 것이 가능하다. 여기에서는 후속처리에 있어서의 2조의 처리장치(301) 또는 (302) 내에서의 반송시간이 처리장치에 포함되어 있다.
본 실시예의 제조시스템에 의한 제1의 제조방법에 대해서 설명한다. 도 43은 기억장치(804a)∼(804e)(도 42)에 수납된 데이타베이스의 1예로서 기억장치(804a)에 수납된 리도그래피공정에 관한 처리를 실행하는 처리장치군(301)의 데이타베이스의 내용을 나타낸다. 처리반송 결과정보(808a)∼(808e)는 임의의 시각에 처리장치군(301)에 수용되어 있는 반도체 웨이퍼의 각각 1매마다의 처리반송 결과정보이다. 이 중의 처리반송결과정보(808c)를 데이타베이스를 관리하는 계산기(803)에 의해서 디스플레이 표시하면, 도 43의 하부와 같이 된다. 이 처리반송 결과정보(808c)에 대응하는 반도체 웨이퍼의 번호는 00002이고, 품종은 ABCD, 착공일은 1994년 5월 5일이다. 본 실시예의 데이타베이스는 각 웨이퍼가 어느 공정까지 진척되어 있는가의 공정진척 관리정보 이외에 각 공정의 처리조건이나 처리나 검사의 결과를 포함하는 처리반송 결과정보를 갖는다. 이미 종료해 있는 처리에 대해서는 각각의 처리에 의해서 미리 정해진 처리조건과 1대 1로 대응가능한 정보를 갖는다. 처리중에 처리의 파라미터를 모니터링한 경우에는 모니터링의 결과 또는 그것을 반영한 정보, 처리후에 검사가 실행된 경우에는 검사의 결과 또는 그것을 반영한 정보를 갖는다. 예를 들어 막두께 측정이 실행된 경우에는 그 두께의 정보를 포함하므로, 이 정보를 후속의 에칭공정으로의 피드포워드에 사용하는 것이 가능하다. 현재의 공정은 제8 공정의 제1층 배선 포토리도그래피로서, 품종ABCD의 제1층배선용으로 미리 정해진 조건에서 노출처리중에 있다. 본 실시예의 데이타베이스는 상기에서 설명한 바와 같이 반도체 웨이퍼 1매마다의 정보를 처리장치가 수용하고 있는 반도체 웨이퍼마다 집약해서 관리하고 있다.
표 11, 표 12는 본 실시예의 제조시스템에 의한 반도체 웨이퍼의 처리를 처리에 앞서서 스케쥴링한 결과를 집약한 데이타 베이스의 일부의 내용을 디스플레이 표시한 표이다.
본 발명의 1실시예를 설명하기 위한 표(표 11)
본 발명의 1실시예를 설명하기 위한 표(표 12)
표 11은 처리장치(301)(도 21)에 관한 스케쥴링의 결과의 일부로서, 웨이퍼1∼5의 5매에 대해서 추출하고 있다. 표 12는 처리장치간 반송장치(308)에 관한 스케쥴링의 결과의 일부로서, 마찬가지로 웨이퍼1∼5의 5매에 대해서 추출하고 있다. 본 실시예의 제조시스템의 웨이퍼처리량은 144매/일이다. 본 실시예의 제조시스템에서는 처리, 반송의 스케쥴링을 정하고, 그것에 따라서 처리를 실시한다. 스케쥴링의 기본원칙은 처리와 반송을 융합한 파이프라인방식에 따르고 있다. 즉, 본 실시예의 제조시스템에 있어서 여러개의 웨이퍼에 처리를 실시할때, n번째의 웨이퍼에 대한 m번째(n, m은 정의 정수)의 처리를 임의의 시각을 기준으로 해서(n+2×m-3)×5분후부터 (n+2×m-2)×5분후 동안, m번째의 처리를 실행한 처리장치에서 (m+1)번째의 처리를 실행하는 처리장치로의 처리장치간 반송기구에 의한 반송을 (n+2×m-2)×5분후부터 (n+2×m-1)×5분후 동안, n번째의 웨이퍼에 대한 (m+1)번째의 처리를 (n+2×m-1)×5분후부터 (n+2×m)×5분후 동안에 실시하는 것이다. 후속처리는 이것에 한정되는 것은 아니다. 여러개의 웨이퍼가 동시에 어느 하나의 처리장치의 처리를 필요로 한 경우에는 제1번째의 처리를 먼저 개시한 웨이퍼를 우선시키고, 나머지 웨이퍼는 일시적으로 보관장치(310)(도 21)에 수용한다.
제조시스템의 처리장치(801a)(도 42)에 분산 배치된 장치가 수용하고 있는 웨이퍼의 처리반송 결과정보를 갖는 데이타베이스를 수납한 기억장치(804a)는 표 11과 같은 임의의 시각에 처리장치(801a)가 처리해야할 웨이퍼의 데이타를 집약한 처리반송 예정정보를 갖는다. 본 실시예의 제1의 제조방법에서는 일괄 관리용 데이타베이스를 관리하는 계산기(805)가 기억장치(806)에 수납한 처리반송 결과정보의 일괄 관리용 데이타베이스에 따라서 1시간마다 자동적으로 스케쥴링을 실행하고, 그 결과를 반영한 처리반송 예정정보를 적어도 그 전에 스케쥴링을 완료하도록 한 시각이 되기전에 통신회선(807a)를 거쳐서 기억장치(804a)로 전송하고 있다. 다른 처리장치(801b)등에 대해서도 각각의 장치에 대응하는 표 11과 같은 처리반송 예정정보를 사전에 기억장치(804b)등으로 전송한다. 표 12에 표시한 것은 처리장치간 반송장치에 분산 배치된 기억장치가 갖는 동일장치의 처리반송 예정정보의1예이다.
본 실시예의 제조시스템에 의한 제2의 제조방법에 대해서 설명한다. 도 44는 데이타베이스를 수납한 기억장치(804a)∼(804e)(도 42)에 수납된 데이타베이스의 1예로서, 기억장치(804a)에 수납된 리도그래피공정에 관한 처리를 실행하는 처리장치군(301)의 데이타베이스의 내용을 나타낸다. 본 실시예의 제2의 제조방법의 데이타베이스는 처리반송 결과정보 이외에 스케쥴링의 결과를 반영한 각 공정의 처리예정장치나 처리예정 개시시각을 포함하는 처리반송결과, 처리반송 예정정보이다. 처리반송결과, 처리반송 예정정보(809a)∼(809e)는 임의의 시각에 처리장치군(301)에 수용되어 있는 반도체 웨이퍼의 각각 1매마다의 처리반송결과, 처리반송 예정정보이다. 이 중의 처리반송결과, 처리반송예정정보(809c)를 데이타베이스를 관리하는 계산기(803)에 의해서 디스플레이 표시하면, 도 43의 하부와 같이 된다. 이 처리반송 결과, 처리반송 예정정보(809c)에 대응하는 반도체 웨이퍼의 번호는 00002이고, 품종은 ABCD, 착공일은 1994년 5월 5일이다. 스케쥴링에 의해 정해진 처리개시 예정시각에 따르면 대부분의 공정에서 처리대기는 없지만, 제23공정의 제2층배선 에칭에 20분, 제28공정의 보호막 포토리도그래피에 10분의 처리대기로 되어 있다. 대기 동안은 보관장치(310)(도 21)에 수용되어 있다. 이미 종료해 있는 처리에 대해서는 처리후에 검사가 실행된 경우에 검사의 결과 또는 그것을 반영한 정보를 갖는다. 이 반도체 웨이퍼의 예에서는 제1층배선의 스퍼터TiN막과 CVD-W막의 실제 막두께가 제6 및 제7공정에서 측정되어 있어 그 정보를 포함하므로, 이후의 제9공정의 제1층배선 에칭공정으로의 피드 포워드에 사용하였다. 즉, 실제 막두께에 맞추어 에칭시간을 조정해서 에칭을 실행하였다. 현재의 공정은 제15공정의 제1층배선 포토리도그래피로서, 품종ABCD의 제1층배선용으로 미리 정해진 조건에서 현상처리중에 있다. 본 실시예의 데이타베이스는 상기에서 설명한 바와 같이 반도체 웨이터 1매마다의 정보를 처리장치가 수용하고 있는 반도체 웨이퍼마다 집약해서 관리하고 있다.
도 45는 본 실시예에 있어서의 정보관리를 설명하기 위한 도면이다. 도 45에는 임의의 시각에 있어서의 본 실시예의 제조시스템의 일부를 나타낸다. 처리장치(811)내에는 반도체 웨이퍼(817)∼(821)이 수용되어 있고, 처리장치(812)내에는 반도체 웨이퍼(822), (823)이 수용되어 있다. 반도체 웨이퍼는 처리장치(811)에서 처리된 후, 처리장치(812)에서 처리된다. 처리장치간 반송장치(813)에 의해서 반도체 웨이퍼(824)∼(826)이 반송중에 있다. 반도체 웨이퍼(817)∼(821)에 대응하는 처리반송 결과정보의 데이타베이스(827)∼(831)은 처리장치(811)에 분산 배치된 기억장치(814)에 수납되어 있다. 반도체 웨이퍼(822)와 (823)에 대응하는 처리반송 결과정보의 데이타베이스(832)와 (833)은 처리장치(812)에 분산 배치된 기억장치(815)에 수납되어 있다. 반도체 웨이퍼(824)∼(826)에 대응하는 처리반송 결과정보의 데이타베이스(834)∼(836)은 처리장치간 반송장치(813)에 분산 배치된 기억장치(816)에 수납되어 있다.
도 46은 임의의 시각부터 정해진 시간후에 처리나 반송이 종료한 반도체 웨이퍼가 처리장치(811), (812)와 처리장치간 반송장치(813) 사이에서 교체되는 상태를 도시한 도면이다. 반도체 웨이퍼(824)는 반송장치(813)에서 처리장치(811)로 도입된다. 웨이퍼(817)은 처리장치(811)에서의 처리를 종료하고 반송장치(813)에 의해서 반송된다. 웨이퍼(825)는 반송장치(813)에서 처리장치(812)로 도입된다. 웨이퍼(822)는 처리장치(812)에서의 처리를 종료하고 반송장치(813)에 의해서 반송된다. 웨이퍼(826)은 반송장치(813)에서 처리장치로 도입된다. 도 46에는 임의의 시각부터 정해진 시간후에 처리나 반송이 종료한 반도체 웨이퍼에 대한 데이타베이스가 기억장치(814)∼(816) 사이에서 교체되는 상태도 아울러 도시한다. 반도체 웨이퍼(824)의 데이타베이스(834)는 기억장치(816)에서 기억장치(814)로 전송된다. 웨이퍼(817)의 데이타베이스(827)은 기억장치(814)에서 기억장치(816)으로 전송된다. 웨이퍼(825)의 데이타베이스(835)는 기억장치(816)에서 기억장치(815)로 전송된다. 웨이퍼(822)의 데이타베이스(832)는 기억장치(815)에서 기억장치(816)으로 전송된다. 웨이퍼(826)의 데이타베이스(836)은 기억장치(816)에서 다음의 처리장치에 분산 배치된 기억장치로 전송된다.
이들의 전송을 제어하는 것은 도 42에 도시한 각 처리장치나 처리장치간 반송장치(801a)∼(801e)등에 분산 배치된 계산기(803a)∼(803e)등, (802a)∼(802e)등이고, 전송경로는 2개의 기억장치를 연결하는 통신회선(807a)∼(807e)등이다. 전송수순을 설명한다. 각 처리장치나 처리장치간 반송장치에 분산 배치된 계산기는 임의의 반도체 웨이퍼의 처리 또는 반송을 종료하면, 데이타베이스를 갱신하기 위해 처리반송 종료를 알리는 데이타를 데이타베이스를 관리하는 계산기(805)에 업 로드한다.
본 실시예의 제1의 제조방법에서는 또 처리반송을 종료한 데이타베이스의 전송지를 결정하기 위해 데이타베이스를 관리하는 계산기(805)에서 각각의 웨이퍼의 다음의 처리, 반송이 어느장치에 의해서 실행되는지의 정보를 다운 로드한다.
표 13은 본 실시예의 제조시스템에 의한 반도체 웨이퍼의 처리를 처리에 앞서서 스케쥴링한 결과에 따라서 작성한 각 반도체 웨이퍼 마다 집약한 처리반송 예정정보의 데이타베이스의 일부의 내용을 디스플레이 표시한 표이다.
본 발명의 1실시예를 설명하기 위한 표(표 13)
본 실시예의 제1의 제조방법에서는 이 데이타베이스는 일괄 관리용 데이타베이스의 일부로서 데이타베이스를 관리하는 계산기(806)이 함께 관리하고 있으므로, 각 처리장치나 처리장치간 반송장치에 분산 배치된 계산기는 일괄 관리용 데이타베이스를 관리하는 계산기(106)에서 데이타베이스를 전송해야할 기억장치를 결정하는 데이타를 다운 로드할 수 있다.
본 실시예의 제2의 제조방법에서는 도 44에 일부를 도시한 바와 같이 데이타베이스가 처리반송 예정정보를 포함하므로, 상기 제1의 제조방법과는 달리 각 처리장치, 처리장치간 반송장치에 분산 배치된 계산기가 처리반송을 종료한 웨이퍼의 데이타베이스의 전송지를 알 수 있고, 전송해야할 기억장치를 결정하기 위해서 일괄 관리용 데이타베이스에서 데이타를 다운 로드하는 스텝은 생략 가능하다. 제2의 제조방법이 가능한 제조시스템에 있어서는 제1의 제조방법과 제2의 제조방법을 장치의 관리 등에 의한 필요에 따라서 적절히 사용하는 것도 가능하다. 이 경우, 제조시스템이 어떤 상태에 있는지를 시스템이 표시할 수 있는 것이 바람직하다.
본 실시예의 제1, 제2의 제조방법에서는 모두 일괄관리용 데이타베이스를 관리하는 계산기가 제조시스템 전체의 공정진척을 관리하고 있다. 이것에 의해, 우발적인 고장등이 없으면, 미리 스케쥴링에 의해서 결정된 처리반송 예정정보대로 제조를 실행하는 것이 가능하다. 일괄관리용 데이타베이스를 관리하는 계산기가 고장난 경우에 분산 배치된 계산기의 관리에 의해서 제조를 계속하는 것도 가능하다. 장치의 관리 등에 의한 필요에 따라서 적절히 사용하는 것도 가능하다. 이 경우도 제조시스템이 어떤 상태에 있는지를 시스템이 표시할 수 있는 것이 바람직하다.
본 실시예 즉 2층금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리를 계속적으로 웨이퍼에 실시한 경우의 배선공정의 공정완료기간은 도 47에 도시한 바와 같이 종래에 비해서 매우 단축되었다. 종래의 로트단위의 처리에 의한 제조시스템을 사용한 경우에는 공정완료기간의 평균값도 길고, 또 그 분포도 크다. 본 실시예의 제조시스템 및 제조방법에서는 모든 웨이퍼가 거의 처리를 대기하는 일 없이 처리되므로, 각각의 처리장치의 가동율이 향상하고, 단위시간당의 생산량도 증가한다.
〈실시예 9〉
도 24, 도 48, 도 49를 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 논리LSI를 제조하기 위한 반도체 장치의 제조시스템 및 그 제조방법에 적용한 실시예이다. 제조하는 논리LSI는 2층금속배선을 갖는 상보형 MOS LSI이다.
도 24는 본 실시예의 제조시스템을 도시한 도면이다. 제조시스템의 구성은 실시예 5와 마찬가지이다. 본 발명의 제조시스템에 의한 일련의 웨이퍼처리에 대해서도 실시예 5와 마찬가지이다.
도 48, 도 49는 본 실시예에 있어서의 정보관리를 설명하기 위한 도면이다. 도 48은 임의의 시각에 있어서의 본 실시예의 제조시스템의 일부를 도시한 도면이다. 처리장치(901)내에는 반도체웨이퍼(907)∼(911)이 수용되어 있고, 처리장치(902)내에는 반도체 웨이퍼(912), (913)이 수용되어 있다. 반도체 웨이퍼는 처리장치(901)에서 처리된 후, 처리장치(902)에서 처리된다. 처리장치간 반송장치(903)에 의해서 반도체 웨이퍼(914)∼(916)이 반송중에 있다. 반도체 웨이퍼(907)∼(911)에 대응하는 처리반송 결과정보의 데이타베이스(917)∼(921)은 처리장치(901)에 분산 배치된 기억장치(904)에 수납되어 있다. 반도체 웨이퍼(912)와 (913)에 대응하는 처리반송 결과정보의 데이타베이스(922)와 (923)은 처리장치(902)에 분산 배치된 기억장치(905)에 수납되어 있다. 반도체 웨이퍼(914)∼(916)에 대응하는 처리반송 결과정보의 데이타베이스(924)∼(926)은 처리장치간 반송장치(903)에 분산 배치된 기억장치(906)에 수납되어 있다. 일괄관리용 데이타베이스(927)내에는 제조시스템내의 모든 반도체 웨이퍼에 관한 데이타베이스가 수납되어 있다. 데이타베이스(928)∼(937)은 상기에서 설명한 기억장치(904)∼(906)내의 데이타베이스(917)∼(926)과 동일한 내용의 데이타베이스이다. 도 49는 임의의 시각부터 정해진 시간후에 처리나 반송이 종료한 반도체 웨이퍼가 처리장치(901), (902)와 처리장치간 반송장치(903) 사이에서 교체된 후의 기억장치(904)∼(906)의 상태를 도시한 도면이다. 반도체 웨이퍼(914)는 반송장치(903)에서 처리장치(901)로 도입된다. 웨이퍼(907)은 처리장치(901)에서의 처리를 종료하고 반송장치(903)에 의해서 반송된다. 웨이퍼(915)는 반송장치(903)에서 처리장치(902)로 도입된다. 웨이퍼(912)는 처리장치(902)에서의 처리를 종료하고 반송장치(903)에 의해서 반송된다. 웨이퍼(916)은 반송장치(903)에서 처리장치로 도입된다. 본 실시예의 제조시스템 및 제조방법에서는 실시예 8과는 달리 처리장치나 처리장치간 반송장치에 분산 배치된 기억장치간의 직접적인 데이타베이스 전송은 실행되지 않는다. 각 기억장치의 내용은 모두 일괄관리용 데이타베이스를 관리하는 계산기가 관리한다. 본 실시예의 계산기 등의 분산 배치 상태는 실시예 8과 마찬가지이고, 도 42에 도시한 구성이다. 각 처리장치나 처리장치간 반송장치에 분산 배치된 계산기는 임의의 반도체 웨이퍼의 처리 또는 반송을 종료하면, 일괄관리용 데이타베이스를 갱신하기 위해 처리반송 종료를 알리는 데이타를 일괄관리용 데이타베이스를 관리하는 계산기(805)에 업로드한다. 본 실시예의 제조방법에서는 또 처리장치, 반송장치의 데이타베이스의 내용을 공정진척에 따라서 갱신하기 위해 필요한 데이타를 일괄관리용 데이타베이스를 관리하는 계산기(805)에서 다운로드한다. 본 실시예의 제조시스템에 있어서도 실시예 8과 마찬가지로 반도체 웨이퍼의 처리를 처리에 앞서서 스케쥴링한다. 그 결과에 따라서 작성한 각 반도체 웨이퍼마다 집약한 처리반송 예정정보의 데이타베이스는 일괄관리용 데이타베이스의 일부로서 일괄관리용 데이타베이스를 관리하는 계산기(806)이 함께 관리하고 있다.
본 실시예에서는 반도체 웨이퍼 1매마다의 공정 진척정보를 처리장치나 반송장치에 분산 배치된 데이타베이스도 갖는다. 이것에 의해 일괄관리용 데이타베이스나 데이타베이스의 일부가 우발적인 장치 고장 등으로 파괴된 경우라도 수복(修復)이 가능하여 제조를 계속할 수 있다. 본 실시예에서는 데이타베이스를 기억장치내에 수납하였지만, 반도체 웨이퍼 자체에 마크로서 기재하는 것도 가능하다.
〈실시예 10〉
도 13, 도 50을 사용해서 설명한다. 본 실시예는 본 발명을 실리콘의 논리LSI를 제조하기 위한 제조시스템에 적용한 실시예이다.
도 50은 본 실시예의 제조시스템의 계속되는 2가지 처리를 실시하는 처리장치(951), (952) 사이를 연결하는 직선형상 낱장반송장치를 도시한 도면이다. 직선형상 반송장치는 4개의 부분반송장치유닛(953), (954), (955), (956)으로 구성되어 있다. 본 실시예의 제조시스템에서는 4개의 부분반송장치유닛(953),(954), (955), (956)은 동일하지만 반드시 모두 동일할 필요는 없다. 부분반송장치유닛(953), (956)은 각각 처리장치(951), (952)에 고정되어 있다. 처리장치(951), (952)는 제조시스템이 수납된 청정공간의 강고한 바닥에 강고하게 고정된 지지재에 고정되어 있기 때문에 거의 이동하는 일은 없다. 부분반송장치유닛(953), (954), (955), (956)은 각각 반송로보트(957), (958), (959), (960)을 구비한다. 본 실시예의 제조시스템의 반송로보트(957), (958), (959), (960)은 회전신축 가능한 암을 갖고, 암의 선단부에는 부분반송장치유닛 사이 또는 부분반송장치유닛과 처리장치 사이에서 자유롭게 웨이퍼를 수수할 수 있는 기구가 구비되어 있다. 반송중앙부에는 상하방향의 이동을 가능하게 하는 기구도 구비되어 있다. 부분방송장치유닛 사이를 연결하는 신축가능한 결합부(961), (962), (963)에 의해 부분반송장치유닛(954), (955)가 다소 이동하더라도 4개의 부분반송장치유닛으로 구성되는 크린터널의 밀폐성이 유지되는 구조로 되어 있다. 본 실시예의 제조시스템에서 크린터널내에는 대기압 이상의 압력의 청정한 질소가 가득채워져 있지만, 청정한 공기를 가득채워도 좋고 진공으로 해도 좋다. 부분반송장치유닛에 고정된 레이저(964)에서 방사된 레이저광원(965)는 4개의 부분반송장치유닛(957), (958), (959), (960)이 정확하게 직선형상으로 배열되어 있는 경우에는 부분반송장치유닛(958), (959)에 고정된 2개의 중간 모니터부(966), (967)에 뚫린 미세한 구멍을 관통해서 부분반송장치유닛(956)에 고정된 최종 모니터부(968)에 도달한다. 최종 모니터부(968)에는 수광소자가 마련되어 있어 레이저광의 강도를 항상 모니터링하고 있다. 이 강도가 저하한 경우에는 부분반송장치유닛(958)또는 (959)가 좌우 또는 상하방향으로 이동해서 2개의 중간 모니터부(966), (967)에 뚫린 미세한 구멍을 모든 레이저광선이 관통하지 않게 되어 어떠한 원인에 의해서 부분반송장치유닛(957), (958), (959), (960)이 정확하게 직선형상으로 배열되어 있지 않은 것을 의미한다. 이 경우, 동시에 중간 모니터부(966), (967)에 뚫린 미세한 구멍의 주위에 배치된 수광소자에 의해 부분반송장치유닛(958)과 (959) 중의 어느 1개가 어떤 방향으로 어느정도 어긋났는가를 검지할 수 있다. 이들 신호는 모두 부분반송장치유닛의 상대적 위치관계를 관리하는 전용 제어컴퓨터에 집약해서 데이타처리된다. 부분반송장치유닛(958), (959)에는 각각 부분반송장치유닛(958), (959)의 위치를 조정하기 위한 위치조정기구(969), (970)이 구비되어 있다. 제어컴퓨터의 지시에 의해 위치조정기구(969), (970)이 작동해서 부분반송장치유닛(958) 또는 (959)의 위치가 적절하게 조정되고 4개의 부분반송장치유닛(957), (958), (959), (960)이 정확하게 직선형상으로 재배열된다. 조정에 사용하는 구동력은 공기압이지만, 다른 힘 예를 들면 질소압, 수압, 정전기력, 자력을 사용하는 것도 가능하다.
상기에서는 반송방향과 평행한 방향의 위치조정에 대해서만 설명하였지만, 본 실시예의 제조시스템에서는 이것과 수직인 2방향의 배열법을 개별적으로 모니터링하는 기구가 구비되어 있고, 위치를 조정하는 기구도 각각 갖고 있다.
본 실시예의 제조시스템에서 처리장치에 고정된 부분반송장치유닛(953), (956)은 위치를 조정하는 기능을 갖지 않지만, 처리장치에 연결되는 부분반송장치유닛에도 위치를 조정하는 기능을 구비하여 부분반송장치유닛과 처리장치 사이의상호 위치관계를 조정해도 좋다.
도 13은 본 발명을 적용한 배선공정에 관한 일련의 처리를 웨이퍼에 실시하는 제조시스템이다. 제조시스템의 구성은 실시예 2와 마찬가지이다. 도 13의 제조시스템에서는 처리장치간의 반송은 모두 낱장반송이고, 낱장반송장치(208)의 기본적인 구성은 도 50의 직선형상 반송장치와 마찬가지이며, 여러개의 부분반송장치유닛이 연결되어 낱장반송장치(208)이 구성되어 있다. 낱장반송장치(208)의 일부는 곡선이므로, 그 부분에 포함되는 부분반송장치유닛간 상호의 위치관계의 검출은 제조시스템이 수납된 청정공간의 강고한 바닥에 강고하게 고정된 지지재에 고정된 레이저를 사용해서 실행하고 있다. 이 낱장반송장치(208)과 각 처리장치 사이는 공통화된 로드록실을 포함하는 인터페이스에 의해 연결되어 있다. 일련의 리도그래피공정에 관한 처리를 실행하는 여러개의 처리장치(201), (202)와 낱장반송장치(208) 사이는 웨이퍼를 2개의 처리장치(201), (202)에 할당하는 특별한 인터페이스(209)가 마련되어 있다.
본 실시예의 제조시스템에 의하면, 종래의 자주반송차에 의해 로트단위로 웨이퍼가 반송되는 제조시스템에 비해 매우 공정완료기간이 단축되었다. 2층 금속배선을 갖는 상보형 MOS LSI의 배선공정에 관한 일련의 처리를 웨이퍼150매/일로 실행한 경우, 모든 웨이퍼의 배선공정의 공정완료기간은 4시간∼4시간30분 사이였다. 또 이에 대해 종래의 자주반송차에 의해 로트단위로 웨이퍼가 반송되는 제조시스템에서 동일한 처리를 동일한 웨이퍼150매/일로 실행한 경우에는 33시간∼43시간이었다. 본 실시예의 제조시스템에서는 반송장치의 고장의 빈도가 종래의 낱장반송장치를 구비한 제조시스템보다 훨씬 상기 베이스에서의 처리를 연속적으로 실시할 수 있다.
계속되는 2가지 공정 사이의 대기시간이 짧고 모든 계속되는 처리 사이에 청정한 질소를 가득채운 낱장반송장치에 의해 연결된 것에 의한 효과에 의해 종래의 제조시스템에 의한 것보다 양품률이 향상하였다. 최소설계치수0. 25㎛로 2층 금속배선을 갖는 상보형 MOS 메모리 LSI를 제조한 경우, 본 실시예의 제조시스템에 의하면, 동일 등급 청정도를 갖는 크린룸에 설치한 종래의 제조시스템에서 67%였던 배선공정의 양품률이 87%까지 향상하였다.
본 실시예의 제조시스템에 의하면, 처리장치간의 반송이 자동화되고 반도체웨이퍼는 질소중 또는 진공중 등의 국소청정공간을 반송하는 것도 가능하게 되므로, 종래와 같은 광대한 초청정공간을 불필요하게 할 수 있다는 효과도 있다. 반도체웨이퍼로의 먼지의 부착이나 오염물질의 흡착이 방지되고, 공정완료기간을 단축하여 양품률을 향상시킬 수 있는 고장이 적은 제조시스템이 실현되었다.
이상 상세하게 설명한 바와 같이, 본 발명에 의하면 피처리물에 실시하는 일련의 처리의 공정완료기간을 단축할 수 있고, 처리장치를 유효하게 활용해서 생산성을 향상시킴과 동시에 양품률도 향상시켜서 단위시간당 완성하는 제품의 갯수를 증가시킬 수 있어 종래와 같은 고청정도의 청정공간을 불필요하게 하는 것이 가능한 특히 낱장처리, 낱장반송이 주체인 반도체 제조시스템 및 제조방법에 적합한 제조시스템 및 제조방법을 실현할 수 있다. 본 발명의 웨이퍼정보 관리방법에의하면 고신뢰의 낱장정보관리가 가능하고, 피처리물에 실시하는 일련의 처리의 공정완료기간을 단축할 수 있어 종래와 같은 고청정도의 청정공간을 필요로 하지 않는 제조장치를 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다.
Claims (8)
- 삭제
- 삭제
- 삭제
- 여러개의 처리장치를 반송수단에 의해 연결하고, 로트 단위로 통합된 여러장의 반도체웨이퍼가 카세트에 수납되어 제조라인에 투입되고, 상기 반송수단에 의해서 상기 카세트를 상기 여러개의 처리장치 사이에서 반송하고, 상기 여러개의 처리장치에 의해서 상기 로트를 구성하는 여러장의 반도체 웨이퍼에 반복해서 소정의 처리를 실시하는 반도체 장치의 제조방법으로서,상기 제조라인에 투입된 각각의 로트에 대해서 소정 처리공정에 따라서 1대 또는 여러대의 상기 처리장치를 할당하여 상기 각 처리공정의 소요시간이 거의 균등하게 되도록 하며, 또 상기 각각의 로트에 대해서 상기 처리장치에 있어서의 처리에 할당되는 시간 및 상기 여러개의 처리장치 사이의 반송에 할당되는 시간을 상기 제조라인 공통으로 정한 단위시간T에 의거하여 스케쥴링하여 정하고, 상기 스케쥴링된 시간에 따라서 상기 각각의 로트가 상기 여러개의 처리장치에 있어서 처리가 실시되고, 상기 반송수단에 의해서 다음 공정을 할당받은 상기 여러개의 처리장치중의 어느 하나의 처리장치로 반송되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제4항에 있어서,상기 스케쥴링된 상기 각 로트에 대한 상기 각 처리장치에 있어서의 처리에 할당되는 처리시간 및 상기 여러개의 처리장치 사이에서 반송을 실행하기 위해 할당된 시간이 상기 단위시간T를 정수배해서 결정되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4항에 있어서,상기 여러개의 처리장치의 각각이 상기 각 로트에 대해서 할당된 처리시간의 범위내에서, 해당 반도체 웨이퍼를 상기 카세트로부터 꺼내어 상기 해당 반도체 웨이퍼에 소정의 처리를 실시하고, 처리후의 상기 해당 반도체 웨이퍼를 상기 카세트에 수납하는 공정을 상기 로트를 구성하는 상기 해당 반도체웨이퍼의 장수 횟수만큼 반복하고,상기 반송수단이 상기 각 로트에 대해 할당된 반송시간의 범위내에서, 상기 카세트에 수납된 상기 로트의 반도체웨이퍼를 처리가 종료한 처리장치로부터 다음 공정의 처리를 실시할 예정인 처리장치로 반송하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4항에 있어서,상기 스케쥴링은 정기적으로 또는 상기 스케쥴링된 시간과 시각에 실제의 시간과 시각이 소정의 오차 이상으로 되는 사태가 생겼을 때에, 다시 상기 스케쥴링을 실행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제4항에 있어서,상기 스케쥴링된 상기 각 로트에 대한 상기 각 처리장치에 있어서의 처리에 할당되는 처리시간 및 상기 여러개의 처리장치 사이에서 반송을 실행하기 위해 할당된 시간이 상기 단위시간T를 실수배해서 결정되는 것을 특징으로 하는 반도체장치의 제조방법.
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