JP2934296B2 - 半導体基板の連続処理システム - Google Patents
半導体基板の連続処理システムInfo
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Description
【発明の詳細な説明】 〔概要〕 半導体装置を生産するシステムに関し、 品質を保証した上で生産の効率化を可能とすることを
目的とし、 複数の半導体基板を一枚単位で搬送して複数の処理装
置で順次処理を行う半導体基板の連続処理システムであ
って、複数の半導体基板の連続処理過程中に、処理装置
でテストピースを処理し、処理済のテストピースを所定
の項目について評価する作業を各処理装置について定期
的に行うよう構成する。
目的とし、 複数の半導体基板を一枚単位で搬送して複数の処理装
置で順次処理を行う半導体基板の連続処理システムであ
って、複数の半導体基板の連続処理過程中に、処理装置
でテストピースを処理し、処理済のテストピースを所定
の項目について評価する作業を各処理装置について定期
的に行うよう構成する。
本発明は半導体装置を生産するシステムシステムに関
する。
する。
半導体装置は、汎用品であるメモリのような少品種大
量生産と、ASIC（application specific integrated ci
rcuit）のような多品種少量生産品とに大別される。
量生産と、ASIC（application specific integrated ci
rcuit）のような多品種少量生産品とに大別される。
ASICはユーザ側で、製品に組込まれるものであり、納
品が短いことが要求される。
品が短いことが要求される。
このため、ASICについては、短納期に適した生産シス
テムが求められる。なお、この生産システムは、ASICの
品質を十分に保証できるものである必要がある。
テムが求められる。なお、この生産システムは、ASICの
品質を十分に保証できるものである必要がある。
従来、半導体装置の生産は、例えば50枚のウェハを１
ロットとしてキャリヤに収め、キャリヤを搬送するバッ
チ生産システムによっていた。
ロットとしてキャリヤに収め、キャリヤを搬送するバッ
チ生産システムによっていた。
処理装置の処理条件は、同一ロット内から一のウェハ
を先行させて処理し、この結果をもとに決めていた。
を先行させて処理し、この結果をもとに決めていた。
バッチ生産システムでは、処理装置毎に、例えば50枚
という１ロット全部のウェハの処理が終了するまで、キ
ャリヤを次の処理装置に搬送することを待たなければな
らず、ウェハが−の処理装置で処理されてから次の処理
装置で処理されるまでに時間を要し、半導体装置の製造
開始から完成までに要する時間が長くなってしまう。
という１ロット全部のウェハの処理が終了するまで、キ
ャリヤを次の処理装置に搬送することを待たなければな
らず、ウェハが−の処理装置で処理されてから次の処理
装置で処理されるまでに時間を要し、半導体装置の製造
開始から完成までに要する時間が長くなってしまう。
本発明は本質を保証した上で生産の効率化を可能とし
た半導体基板の連続処理システムを提供することを目的
とする。
た半導体基板の連続処理システムを提供することを目的
とする。
本発明は複数の半導体基板を一枚単位で搬送して複数
の異なる処理装置で順次処理を行う半導体基板の連続処
理システムであって、 各処理装置毎に、該処理装置に対応したテストピース
を用意しておき、 各処理装置において、定期的にテストピースに対して
半導体基板に対する処理と同じプロセスの処理を行い、 処理済のテストピースをその処理装置が行った処理に
対応した項目について評価する作業を行い、 評価結果が良好である場合には、その処理装置による
それまでの半導体基板に対する処理が良好であると間接
的に保証する構成としたものである。
の異なる処理装置で順次処理を行う半導体基板の連続処
理システムであって、 各処理装置毎に、該処理装置に対応したテストピース
を用意しておき、 各処理装置において、定期的にテストピースに対して
半導体基板に対する処理と同じプロセスの処理を行い、 処理済のテストピースをその処理装置が行った処理に
対応した項目について評価する作業を行い、 評価結果が良好である場合には、その処理装置による
それまでの半導体基板に対する処理が良好であると間接
的に保証する構成としたものである。
評価する作業の評価の結果が「良」であることは、処
理装置の動作状態が正常であることを保証し、テストピ
ースを処理する前に半導体基板に対して示された処理の
品質を間接的に保証する。
理装置の動作状態が正常であることを保証し、テストピ
ースを処理する前に半導体基板に対して示された処理の
品質を間接的に保証する。
第１図は、実施例を説明するブロック図で、特にゲー
トアレイ（gate array）を用いたASIC生産のための連続
システムである。
トアレイ（gate array）を用いたASIC生産のための連続
システムである。
本実施例は、電子ビーム露光装置を２台、ステッパ露
光装置を２台、レジスト塗布装置とレジスト現像装置と
をそれぞれ１台、AL（aluminum）エッチング装置２台、
PSG（phospho sillicate glass）エッチング装置を２
台、ALデポジション（deposition）装置を２台、PSGデ
ポジション装置を２台、検査装置を３台、ストッカを２
台、測定装置を１台、ナンバリング装置を１台、を備え
ており、ストッカを除く各装置はインタフェース装置18
−ａ〜34−a,37−a,38−ａを介して搬送機構に結合して
いる。
光装置を２台、レジスト塗布装置とレジスト現像装置と
をそれぞれ１台、AL（aluminum）エッチング装置２台、
PSG（phospho sillicate glass）エッチング装置を２
台、ALデポジション（deposition）装置を２台、PSGデ
ポジション装置を２台、検査装置を３台、ストッカを２
台、測定装置を１台、ナンバリング装置を１台、を備え
ており、ストッカを除く各装置はインタフェース装置18
−ａ〜34−a,37−a,38−ａを介して搬送機構に結合して
いる。
また、システム制御装置10は、前記各装置とオンライ
ン（on line）で通信し制御可能であり、加工処理する
半導体基板の個々についての加工内容データを有し、ま
た、その加工処理進行状態を把握している。
ン（on line）で通信し制御可能であり、加工処理する
半導体基板の個々についての加工内容データを有し、ま
た、その加工処理進行状態を把握している。
尚、前記構成において特に重要なことは、必ずしも全
てのプロセス加工部を複数の装置で構成する必要はな
く、装置故障を短時間で復旧できるような装置は１台だ
けでもよく、装置故障の際の復旧に長い時間を要するよ
うな装置、例えば真空雰囲気中で加工処理を行うような
装置について複数の装置で構成することが極めて有効で
ある。
てのプロセス加工部を複数の装置で構成する必要はな
く、装置故障を短時間で復旧できるような装置は１台だ
けでもよく、装置故障の際の復旧に長い時間を要するよ
うな装置、例えば真空雰囲気中で加工処理を行うような
装置について複数の装置で構成することが極めて有効で
ある。
すなわち、装置の一方に故障が生じたとしても他方の
装置での加工処理が可能であり、該工程における長い時
間に亘る加工処理の停止を防止できるからである。
装置での加工処理が可能であり、該工程における長い時
間に亘る加工処理の停止を防止できるからである。
ゲートアレイを用いたASICは、基本論理素子を行列状
に配置したバルクウェハ（bulk warer）に所定の配線を
行うことによって製造する。
に配置したバルクウェハ（bulk warer）に所定の配線を
行うことによって製造する。
本実施例は前記配線をALで行ない、AL配線各層間をPS
Gで絶縁するものである。
Gで絶縁するものである。
第２図は、ASIC製造のウェハプロセスを説明するフロ
ーチャートである。
ーチャートである。
次に第２図にしたがってウェハプロセスを説明する。
（１） 工程１ ALデポジション済のバルクウェハ（半導体基板）を、
第１ストッカ35に収納する。
第１ストッカ35に収納する。
（２） 工程２ バルクウェハをナンバリング装置38へ送出し、ウェハ
番号を例えばバーコードによって付与し、製造ロットを
編成する。
番号を例えばバーコードによって付与し、製造ロットを
編成する。
以後、バルクウェハは、ウェハ番号を順番で一枚単位
で連続的に搬送されて枚葉処理される。
で連続的に搬送されて枚葉処理される。
以下、ウェハ番号がNo.1であるバルクウェハ100の処
理について説明する。
理について説明する。
第１図中、搬送機構11内の線及び矢印はバルクウェハ
100の搬送経路を示す。
100の搬送経路を示す。
（３） レジスト塗布工程３ バルクウェハ100が搬送機構11により搬送され、イン
タフェース装置22−ａを経てレジスト塗布装置22内に搬
入される。
タフェース装置22−ａを経てレジスト塗布装置22内に搬
入される。
装置22は、バルクウェハ100レジスト済を塗布する。
（４） 第１層目AL配線パターン露光工程４ レジスト済が塗布されたバルクウェハ100は、直ちに
搬送されて、第１の電子ビーム露光装置18（又は第２の
電子ビーム露光装置19）内に搬送され、こゝで、一層目
のAL配線パターンを露光される。
搬送されて、第１の電子ビーム露光装置18（又は第２の
電子ビーム露光装置19）内に搬送され、こゝで、一層目
のAL配線パターンを露光される。
（５） レジスト現像工程５ 一層目のAL配線パターンを露光されたバルクウェハ10
0は、搬送機構11によりレジス現像装置23に搬送され、
装置23はレジスト剤を現像する。
0は、搬送機構11によりレジス現像装置23に搬送され、
装置23はレジスト剤を現像する。
（６） ALエッチング工程６ レジスト剤を現像されたバルクウェハ100は、搬送機
構11により第１のALエッチング装置24（又は第２のALエ
ッチング装置25）に搬送され、こゝでエッチングされ、
第１層目AL配線パターンが形成される。
構11により第１のALエッチング装置24（又は第２のALエ
ッチング装置25）に搬送され、こゝでエッチングされ、
第１層目AL配線パターンが形成される。
（７） 層間絶縁形成工程７ 第１層目絶縁配線パターンが形成されたバルクウェハ
100は、第1PSGデポジション装置30（又は第2PSGデポジ
ション装置31）に搬送され、こゝで層間絶縁膜が形成さ
れる。
100は、第1PSGデポジション装置30（又は第2PSGデポジ
ション装置31）に搬送され、こゝで層間絶縁膜が形成さ
れる。
（８） レジスト塗布工程８ 層間絶縁膜が形成されたバルクウェハ100は、レジス
ト塗布装置22に搬送され、こゝでレジスト剤を塗布され
る。
ト塗布装置22に搬送され、こゝでレジスト剤を塗布され
る。
（９） コンタクト窓露光工程９ レジスト剤を塗布されたバルクウェハ100は、第１ス
テッパ露光装置20（又は第２ステッパ露光装置21）で、
第２層目AL配線を行うためのコンタクト窓のパターンを
露光する。
テッパ露光装置20（又は第２ステッパ露光装置21）で、
第２層目AL配線を行うためのコンタクト窓のパターンを
露光する。
（10） レジスト現像工程10 コンタクト窓パターンが露光されたバルクウェハ100
は、再びレジスト現像装置23に搬送され、こゝでレジス
ト剤が現像される。
は、再びレジスト現像装置23に搬送され、こゝでレジス
ト剤が現像される。
（11） PSGエッチング工程11 レジスト剤を現像されたバルクウェハ100は、第1PSG
エッチング装置26（又は第2PSGエッチング装置27）に搬
送され、こゝでPSG層がエッチングされる。
エッチング装置26（又は第2PSGエッチング装置27）に搬
送され、こゝでPSG層がエッチングされる。
（12） ２層目ALデポジション工程12 PSG層をエッチングされたバルクウェハ100は、第1AL
デポジション装置28（又は第２デポジション装置29）に
搬送され、こゝで、次層配線のためのAL層が形成され
る。
デポジション装置28（又は第２デポジション装置29）に
搬送され、こゝで、次層配線のためのAL層が形成され
る。
以後、前記工程３に戻り、２層目,3層目の配線を行
い、No.1のバルクウェハ100を基板とする所定論理ASIC
のウェハが製造される。
い、No.1のバルクウェハ100を基板とする所定論理ASIC
のウェハが製造される。
No.1のバルクウェハ100が最初の工程３を終了する
と、続いてNo.2のバルクウェハがレジスト塗布装置22内
に搬入される。続いて、同じくNo.3,No.4…のバルクウ
ェハが一枚単位で搬送される。
と、続いてNo.2のバルクウェハがレジスト塗布装置22内
に搬入される。続いて、同じくNo.3,No.4…のバルクウ
ェハが一枚単位で搬送される。
このように、バルクウェハが一枚単位で次々に搬送さ
れて、処理装置で順次処理されるため、製造過程のバル
クウェハには搬送のために待機している無駄な時間が無
く、従って、ASICは能率良く製造される。
れて、処理装置で順次処理されるため、製造過程のバル
クウェハには搬送のために待機している無駄な時間が無
く、従って、ASICは能率良く製造される。
尚、各工程においては、仕掛品量が適切である装置を
選択し、各装置における処理優先順は、システム制御装
置10にプログラムした処理生産計画に基づいて決定す
る。
選択し、各装置における処理優先順は、システム制御装
置10にプログラムした処理生産計画に基づいて決定す
る。
次に、上記の生産システムにより生産されたASICの品
質を保証する方法について説明する。
質を保証する方法について説明する。
上記のように、バルクウェハを一枚単位で搬送して順
次処理装置で処理を行う生産システムにおいては、前記
のバッチ生産システムにおける品質保証の仕方ができな
いため、以下に説明する方法によって製品であるASICの
品質を保証する。
次処理装置で処理を行う生産システムにおいては、前記
のバッチ生産システムにおける品質保証の仕方ができな
いため、以下に説明する方法によって製品であるASICの
品質を保証する。
第３図は、第１図中例えばレジスト塗布装置22による
レジスト塗布処理の品質を保証する方法を示す。
レジスト塗布処理の品質を保証する方法を示す。
同図、110はテストピースへのレジスト塗布工程であ
る。
る。
この工程110ではベアSiウェハ201自体よりなるテスト
ピース200（第４図参照）が装置22内に搬入され、搬入
されたテストピース200にレジストが塗布される。
ピース200（第４図参照）が装置22内に搬入され、搬入
されたテストピース200にレジストが塗布される。
レジストが塗布されてレジスト膜202が形成された処
理後のテストピース200Aは、第１図中、第１〜第３の検
査装置32〜34又は測定装置37に配送され、こゝで第４図
に示すように（ｉ）レジスト膜圧分布及び（ii）発塵に
ついて評価される。これが評価工程111である。
理後のテストピース200Aは、第１図中、第１〜第３の検
査装置32〜34又は測定装置37に配送され、こゝで第４図
に示すように（ｉ）レジスト膜圧分布及び（ii）発塵に
ついて評価される。これが評価工程111である。
この評価の結果が「良」である場合には、レジスト塗
布装置22は、No.1のバルクウェハにレシストを塗布する
工程112を行い、続いてNo.2のバルクウェハレジストに
レジスト塗布する工程113を行う。
布装置22は、No.1のバルクウェハにレシストを塗布する
工程112を行い、続いてNo.2のバルクウェハレジストに
レジスト塗布する工程113を行う。
No.nのバルクウェハにレジストを塗布する工程114を
行った後、別のテストピースが再び搬入され、搬入され
たテストピースにレジストを塗布する工程115を行う。
行った後、別のテストピースが再び搬入され、搬入され
たテストピースにレジストを塗布する工程115を行う。
このレジストが塗布されたテストピースは、上記と同
様に、第１〜第３の検査装置を32〜34又は測定装置37に
搬入され、こゝで、評価項目である（ｉ）レジスト膜圧
分布及び（ii）発塵について評価する。
様に、第１〜第３の検査装置を32〜34又は測定装置37に
搬入され、こゝで、評価項目である（ｉ）レジスト膜圧
分布及び（ii）発塵について評価する。
これが評価工程116である。
この評価の結果が「良」である場合には、レジスト塗
布装置22は、工程112,113,114の間は正常に動作してい
たと評価し、工程115の前に処理したNo.1〜No.nのバル
クウェハについてはレジスト塗布は良好であることを間
接的に保証する。
布装置22は、工程112,113,114の間は正常に動作してい
たと評価し、工程115の前に処理したNo.1〜No.nのバル
クウェハについてはレジスト塗布は良好であることを間
接的に保証する。
続いて、レジスト塗布装置22は、No.（ｎ＋１）のバ
ルクウェハにレジストを塗布する工程117を行う。
ルクウェハにレジストを塗布する工程117を行う。
また、上記評価の結果が「不良」であった場合に
は，、レジスト塗布装置22の状態に問題があったと判断
し、No.1〜No.nのバルクウェハについて詳細に検査す
る。
は，、レジスト塗布装置22の状態に問題があったと判断
し、No.1〜No.nのバルクウェハについて詳細に検査す
る。
併せて、レジスト塗布装置22を調整して、良好な動作
状態となるようにする。
状態となるようにする。
テストピースによるレジスト塗布装置22の状態の管理
は所定時間毎に定期的に行われる。
は所定時間毎に定期的に行われる。
また、評価の情報は、レジスト塗布装置22の履歴とし
て利用され、保守管理の目安とされる。
て利用され、保守管理の目安とされる。
他の装置についても、上記と同様にASIC製造中に定期
的にテストピースを処理し、処理済のテストピースを所
定の項目について評価することにより、テストピースに
処理したバルクウェハの処理の品質を保証する。
的にテストピースを処理し、処理済のテストピースを所
定の項目について評価することにより、テストピースに
処理したバルクウェハの処理の品質を保証する。
第５図は、他の主な工程におけるテストピース及び評
価項目を示す。
価項目を示す。
ALエッチング工程６（ALエッチング装置24,25） 第１のテストピース300は、ベアSiウェハ301の上面に
SiO2膜302を有し、更にAL膜303を有し、この表面にパタ
ーニングされたレジスト膜304を有する構造である。
SiO2膜302を有し、更にAL膜303を有し、この表面にパタ
ーニングされたレジスト膜304を有する構造である。
この第１のテストピースに300は、ALエッチング装置2
4に定期的に搬入され、エッチング処理に続いてアッシ
ングされ、符号300Aで示す如くになる。
4に定期的に搬入され、エッチング処理に続いてアッシ
ングされ、符号300Aで示す如くになる。
処理後のテストピース300Aについて（ｉ）ALエッチン
グレイト及び（ii）発塵について評価する。
グレイト及び（ii）発塵について評価する。
第２のテストピース400は、Siウェハ401の上面にレジ
スト膜402を有する構成である。
スト膜402を有する構成である。
第２のテストピース400は、第１のテストピース300と
併せて、ALエッチング装置24に搬入され、エッチング処
理、続いてアッシング処理され、符号400Aで示す如くに
よる。
併せて、ALエッチング装置24に搬入され、エッチング処
理、続いてアッシング処理され、符号400Aで示す如くに
よる。
処理後のテストピース400Aについて（ｉ）レジストの
アッシングレイト及び（ii）発塵について評価する。
アッシングレイト及び（ii）発塵について評価する。
層間絶縁膜形成工程７（PSGデポジション装置30,3
1）、 テストピース500は、ベアSiウェハ501自体である。
1）、 テストピース500は、ベアSiウェハ501自体である。
このテストピース500は、PSGデポジション装置30に定
期的に搬入され、処理され、PSG膜502が形成され、符号
500Aで示す如くになる。
期的に搬入され、処理され、PSG膜502が形成され、符号
500Aで示す如くになる。
処理後のテストピース500AのPSG膜502について、
（ｉ）リン濃度，（ii）膜厚，及び（iii）発塵の項目
について評価する。
（ｉ）リン濃度，（ii）膜厚，及び（iii）発塵の項目
について評価する。
PSGエッチング工程11（PSGエッチング装置26,27） テストピース600は、ベアSiウェハ601上にPSG膜6012
を有し、この上面にエッチングレジストパターン603を
有する構成である。
を有し、この上面にエッチングレジストパターン603を
有する構成である。
このレシストピース600は、PSGエッチング装置26に定
期的に搬入され、エッチングされて符号600Aで示す如く
になる。
期的に搬入され、エッチングされて符号600Aで示す如く
になる。
処理後のテストピース600Aについて（ｉ）PSG膜のエ
ッチンググレイト及び（ii）発塵について評価する。
ッチンググレイト及び（ii）発塵について評価する。
２層目ALデポジション工程12（ALデポジション装置
28,29） テストピース700は、ベアSiウェア701上にSiO2膜702
を有する構成である。
28,29） テストピース700は、ベアSiウェア701上にSiO2膜702
を有する構成である。
このテストピース700は、ALデポジション装置28に定
期的に搬入され、処理されてAL膜703が形成され、符号7
00Aで示す如くになる。
期的に搬入され、処理されてAL膜703が形成され、符号7
00Aで示す如くになる。
処理後のテストピース700Aについて、（ｉ）ALデポジ
ションレイト，（ii）AL膜703の反射率，（iii）AL膜70
3の比抵抗，（iv）AL膜703の粒径，（ｖ）発塵について
評価する。
ションレイト，（ii）AL膜703の反射率，（iii）AL膜70
3の比抵抗，（iv）AL膜703の粒径，（ｖ）発塵について
評価する。
上記の各評価の結果に基づいて、ALエッチング装置2
4,PSGデポジション装置30,PSGエッチング装置26,ALデポ
ジション装置28の動作状態が正常であることが保証さ
れ、各工程における処理の品質が間接的に保証される。
4,PSGデポジション装置30,PSGエッチング装置26,ALデポ
ジション装置28の動作状態が正常であることが保証さ
れ、各工程における処理の品質が間接的に保証される。
なお、本発明はASICに限らず、他の少量生産品の生産
にも適用し得、同様の効果を有する。
にも適用し得、同様の効果を有する。
以上、説明した様に、本発明によれば、以下に挙げる
特長を有する。
特長を有する。
1.半導体基板を枚葉処理するため、バッチ処理に比べ
て、生産に要する期間を短縮化することが出来る。
て、生産に要する期間を短縮化することが出来る。
2.テストピースを処理してこれを評価することにより各
処理装置の動作状態を半導体装置の生産を行っている過
程の中で、定期的に保証することが出来、半導体基板に
してなされた処理の品質を間接的に保証することがで出
来る。
処理装置の動作状態を半導体装置の生産を行っている過
程の中で、定期的に保証することが出来、半導体基板に
してなされた処理の品質を間接的に保証することがで出
来る。
第１図は本発明の一実施例の構成図、 第２図はASIC製造のウェハプロセスを評価するフローチ
ャート、 第３図はレジスト塗布処理の品質保証する方法を説明す
る図、 第４図はレジスト塗布装置におけるテストピースの処理
及び評価項目を示す図、 第５図は他の装置におけるテストピースの処理及び評価
項目を示す図である。 図において、 10はシステム制御装置、 11は搬送機構、 18,19は電子ビーム露光装置、 20,21はステッパ露光装置、 22はレジスト塗布装置、 23はレジスト現像装置、 24,25はALエッチング装置、 26,27はPSGエッチング装置、 28,29はALデポジション装置、 30,31はPSGデポジション装置、 32〜34は検査装置、 35,36はストッカ、 37は測定装置、 38はナンバリング装置、 18a〜34a,37a,38aはインタフェース装置、 100はバルクウェハ、 110,115はテストピースΛレジストを塗布する工程、 111,116は評価工程、 112〜114,117はバルクウェハΛレジストを塗布する工
程、 200,300,400,500,600,700は処理前のテストピース、 200A,300A,400A,500A,600A,700Aは処理後のテストピー
ス を示す。
ャート、 第３図はレジスト塗布処理の品質保証する方法を説明す
る図、 第４図はレジスト塗布装置におけるテストピースの処理
及び評価項目を示す図、 第５図は他の装置におけるテストピースの処理及び評価
項目を示す図である。 図において、 10はシステム制御装置、 11は搬送機構、 18,19は電子ビーム露光装置、 20,21はステッパ露光装置、 22はレジスト塗布装置、 23はレジスト現像装置、 24,25はALエッチング装置、 26,27はPSGエッチング装置、 28,29はALデポジション装置、 30,31はPSGデポジション装置、 32〜34は検査装置、 35,36はストッカ、 37は測定装置、 38はナンバリング装置、 18a〜34a,37a,38aはインタフェース装置、 100はバルクウェハ、 110,115はテストピースΛレジストを塗布する工程、 111,116は評価工程、 112〜114,117はバルクウェハΛレジストを塗布する工
程、 200,300,400,500,600,700は処理前のテストピース、 200A,300A,400A,500A,600A,700Aは処理後のテストピー
ス を示す。
Claims (1)
- 【請求項１】複数の半導体基板を一枚単位で搬送して複
数の異なる処理装置で順次処理を行う半導体基板の連続
処理システムであって、 各処理装置毎に、該処理装置に対応したテストピースを
用意しておき、 各処理装置において、定期的にテストピースに対して半
導体基板に対する処理と同じプロセスの処理を行い、 処理済のテストピースをその処理装置が行った処理に対
応した項目について評価する作業を行い、 評価結果が良好である場合には、その処理装置によるそ
れまでの半導体基板に対する処理が良好であると間接的
に保証する構成としたことを特徴とする半導体基板の連
続処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25104690A JP2934296B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体基板の連続処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25104690A JP2934296B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体基板の連続処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130618A JPH04130618A (ja) | 1992-05-01 |
| JP2934296B2 true JP2934296B2 (ja) | 1999-08-16 |
Family
ID=17216812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25104690A Expired - Fee Related JP2934296B2 (ja) | 1990-09-20 | 1990-09-20 | 半導体基板の連続処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934296B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW276353B (ja) * | 1993-07-15 | 1996-05-21 | Hitachi Seisakusyo Kk | |
| JP2003188229A (ja) | 2001-12-18 | 2003-07-04 | Hitachi Kasado Eng Co Ltd | ウエハ製造システムおよびウエハ製造方法 |
-
1990
- 1990-09-20 JP JP25104690A patent/JP2934296B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04130618A (ja) | 1992-05-01 |
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