JP7212737B2 - 半導体装置 - Google Patents

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Description

発明の技術分野は、半導体装置およびその作製方法に関する。ここで、半導体装置とは、
半導体特性を利用することで機能する素子および装置全般を指すものである。
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば
、特許文献１乃至特許文献４、非特許文献１等参照）。
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、Ｇａおよ
びＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特
許文献４等参照）。
そして、上記のようなＩｎ－Ｇａ－Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献
５、非特許文献５および非特許文献６等参照）。
特開昭６０－１９８８６１号公報 特開平８－２６４７９４号公報 特表平１１－５０５３７７号公報 特開２０００－１５０９００号公報 特開２００４－１０３９５７号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ－Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０－３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３－Ｇａ２ＺｎＯ４－ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８－３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ－Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３－ＺｎＧａ２Ｏ４－ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０－１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７－３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ－ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９－１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ－ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８－４９２
ところで、半導体装置の代表例である電界効果トランジスタは、シリコンなどの材料を用
いて構成されるのが一般的である。しかし、シリコンなどを材料として用いる半導体装置
では、スイッチング特性が十分に高いとはいえず、例えば、ＣＭＯＳインバータ回路を構
成する場合などにおいては、非常に大きな貫通電流により半導体装置が破壊されるといっ
た問題が生じていた。また、貫通電流により消費電力が増大するという問題も生じていた
。
また、シリコンなどを材料として用いる半導体装置では、オフ電流（漏れ電流などとも呼
ぶ）は実質的にゼロといえる程度に小さいものではない。このため、半導体装置の動作に
かかわらず僅かな電流が流れてしまい、記憶装置や液晶表示装置といった電荷保持型の半
導体装置を構成する場合には、十分な電荷保持期間を確保することが困難であった。また
、オフ電流によって半導体装置の消費電力が増大してしまうという問題もあった。
そこで、開示する発明の一態様は、上述の問題を解消した新たな構造の半導体装置を提供
することを目的の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。
本発明の一態様は、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形
成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層
と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１の
ソース電極および第１のドレイン電極と、を有する第１のトランジスタと、半導体材料を
含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２の
ゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電
極および第２のドレイン電極と、を有する第２のトランジスタと、を有する半導体装置で
ある。
上記において、第１のゲート電極と、第２のゲート電極とは、電気的に接続され、第１の
ソース電極または第１のドレイン電極と、第２のソース電極または第２のドレイン電極と
は、電気的に接続されていることが好適である。また、第１のトランジスタはｐ型トラン
ジスタ（ｐチャネル型のトランジスタ）であり、第２のトランジスタはｎ型トランジスタ
（ｎチャネル型のトランジスタ）であると好適である。
また、上記において、第１のゲート電極と、第２のソース電極または第２のドレイン電極
とは、電気的に接続されていることが好適である。
また、上記において、半導体材料を含む基板としては、単結晶半導体基板またはＳＯＩ基
板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。
また、上記において、酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体材料を
含んでいることが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を
含んでいることが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏ
ｍｓ／ｃｍ３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×
１０－１３Ａ以下とすることが好適である。
上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設けられた
構成とすることができる。
なお、第１のソース電極または第１のドレイン電極と、第２のソース電極または第２のド
レイン電極とは、一体に形成されたものであっても良い。つまり、第２のソース電極また
は第２のドレイン電極の一部が、第１のソース電極または第１のドレイン電極として機能
するものであっても良いし、第１のソース電極または第１のドレイン電極の一部が、第２
のソース電極または第２のドレイン電極として機能するものであっても良い。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」
または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１の
ゲート電極」の表現であれば、ゲート絶縁層と第１のゲート電極との間に他の構成要素を
含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現
に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的
に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあ
り、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極
」や「配線」が一体となって形成されている場合などをも含む。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコ
ンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板
などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板や絶縁体基板上に半導
体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等
において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材
料を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広
く「半導体基板」に含まれる。
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備える構成とすることで、酸化物半導体を用いたトランジスタとは
異なる電気特性（例えば、素子の動作に関与するキャリアが異なるなど）が必要な半導体
装置を実現することができる。
また、酸化物半導体を用いたトランジスタはスイッチング特性が良いため、その特性を利
用した優れた半導体装置を作製することができる。例えば、ＣＭＯＳインバータ回路では
、貫通電流を十分に抑制することができるため、半導体装置の消費電力を低減し、また、
大電流による半導体装置の破壊を防ぐことができる。また、酸化物半導体を用いたトラン
ジスタは、オフ電流が極めて小さいため、これを用いることにより半導体装置の消費電力
を低減することができる。
半導体装置を説明するための断面図および平面図 半導体装置を説明するための回路図 半導体装置を説明するための断面図および平面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 半導体装置を説明するための断面図および平面図 半導体装置を説明するための回路図 半導体装置を説明するための断面図および平面図 半導体装置を説明するための回路図 半導体装置を用いた電子機器を説明するための図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではないとする。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため
に、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面
等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図６を参照して説明する。
＜半導体装置の構成＞
図１（Ａ）には、本実施の形態に係る半導体装置の断面図を、図１（Ｂ）には、本実施の
形態に係る半導体装置の平面図を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）の
線Ａ１－Ａ２および線Ｄ１－Ｄ２における断面に相当する。図１（Ａ）および図１（Ｂ）
に示される半導体装置は、下部にｐ型トランジスタ１６０を有し、上部に酸化物半導体を
用いたｎ型トランジスタ１６２を有する。
ｐ型トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域
１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃
度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域
１１６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲ
ート電極１１０ａと、チャネル形成領域１１６の一方の側に設けられた不純物領域１１４
と電気的に接続するソース電極またはドレイン電極１３０ａと、チャネル形成領域１１６
の他方の側に設けられた不純物領域１１４と電気的に接続するソース電極またはドレイン
電極１３０ｂを有する。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。
また、基板１００に、平面的に見てサイドウォール絶縁層１１８を挟むように設けられた
、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４
が存在する。また、基板１００上にはｐ型トランジスタ１６０を囲むように素子分離絶縁
層１０６が設けられており、ｐ型トランジスタ１６０を覆うように、層間絶縁層１２６お
よび層間絶縁層１２８が設けられている。層間絶縁層１２６および層間絶縁層１２８に形
成された開口を通じて、ソース電極またはドレイン電極１３０ａは、チャネル形成領域１
１６の一方の側に設けられた金属化合物領域１２４と電気的に接続され、ソース電極また
はドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合物
領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａ
は、チャネル形成領域１１６の一方の側に設けられた金属化合物領域１２４を介してチャ
ネル形成領域１１６の一方の側に設けられた高濃度不純物領域１２０およびチャネル形成
領域１１６の一方の側に設けられた不純物領域１１４と電気的に接続され、ソース電極ま
たはドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合
物領域１２４を介してチャネル形成領域１１６の他方の側に設けられた高濃度不純物領域
１２０およびチャネル形成領域１１６の他方の側に設けられた不純物領域１１４と電気的
に接続されている。
ｎ型トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｃと、ゲ
ート電極１３６ｃ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けら
れた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４
０と電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極または
ドレイン電極１４２ｂとを有する。
ここで、ｎ型トランジスタ１６２のゲート電極１３６ｃは、層間絶縁層１２８上に形成さ
れた絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｃと
同様に、ｐ型トランジスタ１６０のソース電極またはドレイン電極１３０ａ、１３０ｂ上
に接して電極１３６ａ、電極１３６ｂが形成されている。
また、ｎ型トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、
保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けら
れている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはド
レイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けら
れており、当該開口を通じて、電極１５０ｃ、電極１５０ｄが、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また
、電極１５０ｃ、電極１５０ｄと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間
絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂに接する電極１５
０ａ、電極１５０ｂが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、水素濃度が十分に低減され
て高純度化された酸化物半導体層１４０を用いることで、ｎ型トランジスタ１６２は、極
めて優れたオフ電流特性を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは
＋１０Ｖの場合であって、ゲート電圧Ｖｇが－５Ｖから－２０Ｖの範囲では、オフ電流は
１×１０－１３Ａ以下である。このように、水素濃度が十分に低減されて高純度化された
酸化物半導体層１４０を適用し、ｎ型トランジスタ１６２のオフ電流を低減することによ
り、優れた特性の半導体装置を得ることができる。なお、上述の酸化物半導体層中の水素
濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓ
ｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、絶縁層１５２に埋め込ま
れるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃが設けられている。ここで、電
極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂおよび電極１５０
ｃと接しており、電極１５４ｃは電極１５０ｄと接している。
つまり、図１に示される半導体装置では、ｐ型トランジスタ１６０のソース電極またはド
レイン電極１３０ｂと、ｎ型トランジスタ１６２のソース電極またはドレイン電極１４２
ａとが、電極１３６ｂ、電極１５０ｂ、電極１５４ｂおよび電極１５０ｃを介して電気的
に接続されている。
また、ｐ型トランジスタ１６０のゲート電極１１０ａとｎ型トランジスタ１６２のゲート
電極１３６ｃも、層間絶縁層１２６および層間絶縁層１２８に形成される電極を介して電
気的に接続される。
なお、ｐ型トランジスタ１６０のソース電極またはドレイン電極１３０ａは、電極１５４
ａ、電極１５０ａ、電極１３６ａを介して、第１の電位を供給する電源線と電気的に接続
される。また、ｎ型トランジスタ１６２のソース電極またはドレイン電極１４２ｂは、電
極１５４ｃ、電極１５０ｄを介して、第２の電位を供給する電源線と電気的に接続される
。
ｐ型トランジスタ１６０とｎ型トランジスタ１６２を相補的に接続したＣＭＯＳインバー
タ回路の等価回路を図２に示す。図２は、図１（Ａ）および図１（Ｂ）に示す半導体装置
において、電極１５４ａを正の電位ＶＤＤとし、電極１５４ｃを接地電位ＧＮＤとした場
合の例である。なお、接地電位に代えて、負の電位ＶＤＬとしても良い。
次に、上述の半導体装置と同一の基板において、ｎ型トランジスタまたはｐ型トランジス
タを単独で用いる場合の構成について、図３を参照して説明する。図３（Ａ）は、下部の
ｐ型トランジスタ１６４と、上部の酸化物半導体を用いたｎ型トランジスタ１６６の断面
図であり、図３（Ｂ）はその平面図である。なお、図３（Ａ）は、図３（Ｂ）の、線Ｂ１
－Ｂ２および線Ｃ１－Ｃ２における断面図に相当する。また、図３において、図１と同一
の構成については、同一の符号を用いて説明する。
まず、ｐ型トランジスタ１６４の構成および電気的な接続関係について説明する。ｐ型ト
ランジスタ１６４のソース電極またはドレイン電極１３０ｃ、ソース電極またはドレイン
電極１３０ｄには、絶縁層１３２に埋め込まれるように形成された電極１３６ｄ、電極１
３６ｅが、それぞれ電気的に接続されている。また、電極１３６ｄ、電極１３６ｅには、
ゲート絶縁層１３８、保護絶縁層１４４および層間絶縁層１４６に埋め込むように形成さ
れた電極１５０ｅ、電極１５０ｆが、それぞれ電気的に接続されている。さらに、電極１
５０ｅ、電極１５０ｆには、絶縁層１５２に埋め込まれるように形成された電極１５４ｄ
、電極１５４ｅが、それぞれ電気的に接続されている。これにより、ｐ型トランジスタ１
６４のソース電極またはドレイン電極１３０ｃは、電極１３６ｄ、電極１５０ｅ、電極１
５４ｄを介して所定の配線と電気的に接続され、ソース電極またはドレイン電極１３０ｄ
は、電極１３６ｅ、電極１５０ｆ、電極１５４ｅを介して所定の配線と電気的に接続され
ることになるため、ｐ型トランジスタ１６４を単独で用いることができる。
次に、ｎ型トランジスタ１６６の構成および電気的な接続関係について説明する。素子分
離絶縁層１０６上には、ゲート絶縁層１０８ｂが設けられている。また、ゲート絶縁層１
０８ｂ上には、ゲート配線１１０ｂが設けられている。ゲート配線１１０ｂには、層間絶
縁層１２６および層間絶縁層１２８に埋め込まれるように形成された電極１３０ｅが、電
気的に接続されている。電極１３０ｅには、絶縁層１３２に埋め込まれるように形成され
たゲート電極１３６ｆが、電気的に接続されている。これにより、ｎ型トランジスタ１６
６のゲート電極１３６ｆは、電極１３０ｅを介して、ゲート配線１１０ｂと電気的に接続
されることになるため、ｎ型トランジスタ１６６を単独で用いることができる。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のｐ
型トランジスタの作製方法について説明し、その後、上部のｎ型トランジスタの作製方法
について説明する。
＜ｐ型トランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などのような絶縁基板上に絶縁層を介して半導体層が設けられた構
成のものが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、いずれの方法を用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶
縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化させることによ
り、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて
行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１０
０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
ａ、ゲート電極１１０ａを形成する（図４（Ｃ）参照）。なお、この際に、図３に示すゲ
ート配線１１０ｂを併せて形成することができる。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、
半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、浅い接合深さの
不純物領域１１４を形成する（図４（Ｃ）参照）。なお、不純物領域１１４の形成により
、半導体領域１０４のゲート絶縁層１０８ａ下部は、チャネル形成領域１１６となる（図
４（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体
素子の微細化の程度に合わせてその濃度を高くすることが望ましい。また、ここでは、絶
縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領
域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域
１１４の上面を露出させる。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、当該絶縁層が不純物領域１１４と接する領域に、硼素
（Ｂ）やアルミニウム（Ａｌ）などを添加して、高濃度不純物領域１２０を形成する（図
４（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶
縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図４（Ｅ
）参照）。当該金属層１２２は、蒸着法やスパッタリング法、スピンコート法などの各種
成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する
半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望まし
い。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル
、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、その金属層１２
２と接触する部分にも金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであるため、十分に導電性が高められた領域である。当該金属化合物領域を形成す
ることで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化
合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル等の有機絶縁材料を用いて形成しても良い。なお、ここでは、層間絶縁層１２６
と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。
層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平
坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ（
いずれも、ソース配線またはドレイン配線と呼ぶことができる）を形成する（図４（Ｈ）
参照）。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０
ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法等を用いて導電層を形成した後、エ
ッチングやＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成す
ることができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａ、ソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂの表面を平坦化することにより、後の工程において、
良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａ、ソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０ａと接触する配線などをあわせて形成することができる。また、この際に
、図３に示すゲート配線１１０ｂに接する接続電極１３０ｅを形成することができる。ソ
ース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用
いることができる材料について特に限定はなく、各種導電材料を用いることができる。例
えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオ
ジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたｐ型トランジスタが形成される。上記
工程の後には、さらに配線などを形成しても良い。配線の構造として、層間絶縁層および
導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装
置を提供することができる。
＜ｎ型トランジスタの作製方法＞
次に、図５および図６を用いて、層間絶縁層１２８上にｎ型トランジスタを作製する工程
について説明する。なお、図５および図６では、図１に示す線Ａ１－Ａ２の断面および線
Ｄ１－Ｄ２の断面における、ｎ型トランジスタの作製工程を示すものであるから、ｎ型ト
ランジスタの下部に形成されているｐ型トランジスタについては省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ上に絶縁層１３２を形成する（図５（Ａ）参照）。絶縁層１３２はＰ
ＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シ
リコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁
材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａにまで達する開口、
および、ソース電極またはドレイン電極１３０ｂにまで達する開口を形成する。この際、
後にゲート電極１３６ｃが形成される領域にも併せて開口を形成する。そして、上記開口
に埋め込むように、導電層１３４を形成する（図５（Ｂ）参照）。上記開口はマスクを用
いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用い
た露光などの方法によって形成することが可能である。エッチングとしてはウェットエッ
チング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエ
ッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの
成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料として
は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジ
ム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙
げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電
極（ここではソース電極またはドレイン電極１３０ａや、ソース電極またはドレイン電極
１３０ｂ）との界面の酸化膜を還元し、下部電極との接触抵抗を低減させる機能を有する
。また、その後の形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を
備える。
導電層１３４を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１３４
の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、ゲート電極
１３６ｃを形成する（図５（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極
１３６ａ、電極１３６ｂ、ゲート電極１３６ｃを形成する際には、表面が平坦になるよう
に加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６ｂ、
ゲート電極１３６ｃの表面を平坦化することにより、後の工程において、良好な電極、配
線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、ゲート電極１３６ｃを覆うように、
ゲート絶縁層１３８を形成する（図５（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法や
スパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化
珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウムなどを含むように形成
するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造
としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラ
ズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。
ゲート絶縁層１３８の厚さは特に限定されないが、例えば、２０ｎｍ以上５００ｎｍ以下
とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第
１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲ
ート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、成膜後の熱処理によって、ゲート絶縁層の膜質や酸
化物半導体層との界面特性が改質される絶縁層を形成しても良い。いずれにしても、ゲー
ト絶縁層としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、
良好な界面を形成できるものであれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。
これに対して、開示する発明の一態様では、酸化物半導体の不純物、特に水素や水などを
極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験
に対しても安定なトランジスタを得ることを可能としている。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図５（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａ
ｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ
－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－
Ｏ系、Ｚｎ－Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いのが好適である。
本実施の形態では、酸化物半導体層としてＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体ターゲ
ットを用いて非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非
晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができ
るから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物
半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛を主成分とする酸化物半導体成膜用ターゲットを用いることができる。また、Ｉｎ、
Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）などを用いることもできる。また、Ｉｎ
、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：
１：４［ｍｏｌ数比］の組成比を有するターゲットを用いても良い。酸化物半導体成膜用
ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下で
ある。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化物半
導体層が形成される。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（
代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば
、水素、水、水酸基、水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ
程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の成膜の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱
しながら成膜することにより、成膜した酸化物半導体層に含まれる不純物濃度を低減する
ことができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留
水分を除去しつつ水素および水分が除去されたスパッタガスを導入し、金属酸化物をター
ゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着
型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタ
ンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポ
ンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した
成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは
炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に
含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一とな
るために好ましい。酸化物半導体層は、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以
上３０ｎｍ以下の厚さとする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去することが好ましい。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、酸素雰
囲気などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスとしては、例えば、塩素を含むガス（塩素系ガ
ス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭
素（ＣＣｌ４）など）などを用いることができる。また、フッ素を含むガス（フッ素系ガ
ス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフル
オロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘ
リウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などを用いてもよい。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、３００℃
以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱
体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５
０℃において１時間の加熱処理を行う。この間、酸化物半導体層１４０は、大気に触れな
いようにし、水や水素の再混入が行われないようにする。
なお、加熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、また
は熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温加熱処理
が可能となる。また、短時間の加熱処理であるため、基板の歪み点を超える温度条件であ
っても適用が可能となる。
なお、第１の加熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成
分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例え
ば、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度
を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（即ち
不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、ま
たは８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理の条
件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体
層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体成膜用ターゲットを用いて
酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶
粒が配向した微結晶部を設けることで、酸化物半導体層の電気的特性を変化させることが
できる。このように、Ｉｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した微結晶部を酸化物半導体
層の表面に形成することで、例えば、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。なお、上述の酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加
熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小
さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の加熱処理は、島状の酸化物半導体層１４０に加工す
る前の酸化物半導体層に行うこともできる。その場合には、第１の加熱処理後に、加熱装
置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記第１の加熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果が
あるから脱水化処理、脱水素化処理などと呼ぶことも可能である。このような脱水化処理
、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極また
はドレイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成し
た後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、
脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図５（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
導電層は、スパッタ法などのＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成
することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合
金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリ
ウムから選択されたいずれか一または複数の材料を用いてもよい。また、アルミニウムに
、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから
選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、単層構造
であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニ
ウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜と、ア
ルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。酸化物半導体層１４０上のソース電極またはドレイン
電極１４２ａの下端部と、酸化物半導体層１４０上のソース電極またはドレイン電極１４
２ｂの下端部との間隔によって、トランジスタのチャネル長（Ｌ）が決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満において露光を行う場合には、数ｎｍ～数１０ｎｍと極
めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形
成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に
形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすること
も可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、
微細化によっても消費電力が大きくならずに済む。
なお、導電層のエッチングの際に、酸化物半導体層１４０が除去されないようにそれぞれ
の材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によって
は、当該工程において、酸化物半導体層１４０はその一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極または
ドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）が
可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよう
な酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることが
できるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を
行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状
となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに
加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによ
って、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成すること
ができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工
程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図５（Ｇ）参照）。
保護絶縁層１４４は、１ｎｍ以上の膜厚とし、スパッタ法など、保護絶縁層１４４に水、
水素等の不純物を混入させない方法を適宜用いて形成することができる。保護絶縁層１４
４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪
素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保
護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、
雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的に
はアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水が含まれないように
するためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物の濃度が数ｐｐｍ程度（望ましくは数ｐｐｂ程度）にまで除去され
た高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例え
ば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと
、トランジスタの電気的特性のばらつきを低減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１０
０℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くり
かえして行ってもよい。また、この加熱処理を、保護絶縁層の形成前に、減圧下で行って
もよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。なお、当該加熱
処理は、上記第２の加熱処理に代えて行っても良いし、第２の加熱処理の後に行っても良
い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図６（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を
形成する（図６（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成す
ることができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成する
ことが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれ
を用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である
。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。
導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、
タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料
や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、下部電
極（ここでは、電極１３６ａ、電極１３６ｂ、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂ）との界面の酸化膜を還元し、下部電極との接触
抵抗を低減させる機能を有する。また、その後の形成される窒化チタンは、導電性材料の
拡散を抑制するバリア機能を備える。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８
の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄを形成する（図６（Ｃ）参照）。なお、上記導電層１４８の一部を
除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄを形成する際には、
表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極
１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄの表面を平坦化することにより、
後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能とな
る。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄにまで達する開口を形成し、当該開口に埋め込むように導電層を形
成した後、エッチングやＣＭＰといった方法を用いて導電層の一部を除去し、絶縁層１５
２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃを形成する（図６（Ｄ）参
照）。当該工程は、電極１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でｎ型トランジスタ１６２を作製した場合、酸化物半導体層１４０の水
素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下となり、また、ｎ型トランジスタ１６２の
オフ電流が１×１０－１３Ａ以下となり、好ましくは１００ｚＡ／μｍ以下となる。この
ような、水素濃度が十分に低減されて高純度化された酸化物半導体層１４０を適用するこ
とで、優れた特性のｎ型トランジスタ１６２を得ることができる。また、下部にｐ型トラ
ンジスタを有し、上部に酸化物半導体を用いたｎ型トランジスタを有する優れた特性の半
導体装置を作製することができる。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備える構成とすることで、酸化物半導体を用いたトランジスタとは
異なる電気特性（例えば、素子の動作に関与するキャリアが異なるなど）が必要な半導体
装置を実現することができる。
酸化物半導体を用いたトランジスタはスイッチング特性が良いため、その特性を利用して
優れた半導体装置を作製することができる。例えば、ＣＭＯＳインバータ回路では、貫通
電流を十分に抑制することができるため、半導体装置の消費電力を低減し、また、大電流
による半導体装置の破壊を防ぐことができる。また、酸化物半導体を用いたトランジスタ
は、オフ電流が極めて小さいため、これを用いることにより半導体装置の消費電力を低減
することができる。
なお、本実施の形態では、ｐ型トランジスタ１６０とｎ型トランジスタ１６２を積層して
形成する例について説明したが、これに限られるものではなく、ｐ型トランジスタ１６０
とｎ型トランジスタ１６２を同一基板上に形成しても良い。また、本実施の形態では、ｐ
型トランジスタ１６０とｎ型トランジスタ１６２のチャネル長方向が互いに直交する例に
ついて説明したが、ｐ型トランジスタ１６０とｎ型トランジスタ１６２の位置関係などは
これに限られるものではない。さらに、ｐ型トランジスタ１６０とｎ型トランジスタ１６
２とを重畳して設けても良い。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成について、図７お
よび図８を参照して説明する。なお、本実施の形態では、メモリ素子として用いることが
可能な半導体装置の構成について示す。
図７（Ａ）には、本実施の形態に係る半導体装置の断面図を、図７（Ｂ）には、本実施の
形態に係る半導体装置の平面図を、それぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）の
線Ｅ１－Ｅ２および線Ｆ１－Ｆ２における断面に相当する。図７（Ａ）および図７（Ｂ）
に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ２６０を
有し、上部に酸化物半導体を用いたトランジスタ２６２を有する。
酸化物半導体以外の材料を用いたトランジスタ２６０は、半導体材料を含む基板２００に
設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた
不純物領域２１４および高濃度不純物領域２２０（これらをあわせて単に不純物領域とも
呼ぶ）と、チャネル形成領域２１６上に設けられたゲート絶縁層２０８ａと、ゲート絶縁
層２０８ａ上に設けられたゲート電極２１０ａと、チャネル形成領域２１６の一方の側に
設けられた不純物領域２１４と電気的に接続するソース電極またはドレイン電極２３０ａ
と、チャネル形成領域２１６の他方の側に設けられた不純物領域２１４と電気的に接続す
るソース電極またはドレイン電極２３０ｂを有する。なお、ソース電極またはドレイン電
極２３０ａは、チャネル形成領域２１６の一方の側に設けられた金属化合物領域２２４を
介して、チャネル形成領域２１６の一方の側に設けられた不純物領域２１４と電気的に接
続され、ソース電極またはドレイン電極２３０ｂは、チャネル形成領域２１６の他方の側
に設けられた金属化合物領域２２４を介して、チャネル形成領域２１６の他方の側に設け
られた不純物領域２１４と電気的に接続されているのが好適である。このように、トラン
ジスタ２６０の構成は、先の実施の形態において説明したｐ型トランジスタ１６０の構成
と同様であるから、他の詳細については、先の実施の形態を参酌することができる。なお
、トランジスタ２６０の極性については、ｐ型に限る必要はなく、ｎ型としても良い。
酸化物半導体を用いたトランジスタ２６２は、絶縁層２２８上に設けられたゲート電極２
３６ｃと、ゲート電極２３６ｃ上に設けられたゲート絶縁層２３８と、ゲート絶縁層２３
８上に設けられた酸化物半導体層２４０と、酸化物半導体層２４０上に設けられ、酸化物
半導体層２４０と電気的に接続されているソース電極またはドレイン電極２４２ａ、ソー
ス電極またはドレイン電極２４２ｂを有する。このように、トランジスタ２６２の構成は
、先の実施の形態において説明したｎ型トランジスタ１６２の構成と同様であるから、他
の詳細については、先の実施の形態を参酌することができる。一方、トランジスタ２６２
の極性についても、ｎ型に限る必要はなく、ｐ型としても良い。
次に、トランジスタ２６０と、トランジスタ２６２の電気的な接続関係について説明する
。トランジスタ２６０のソース電極またはドレイン電極２３０ａは、電極２３６ａ、電極
２５０ａ、電極２５４ａなどを介して、所定の配線と電気的に接続されている。また、ト
ランジスタ２６０のソース電極またはドレイン電極２３０ｂは、電極２３６ｂ、電極２５
０ｂ、電極２５４ｂなどを介して、所定の配線と電気的に接続されている。
トランジスタ２６２のソース電極またはドレイン電極２４２ａは、電極２５０ｄ、電極２
５４ｃ、電極２５０ｃ、電極２３６ｂ、電極２３０ｃを介して、トランジスタ２６０のゲ
ート電極２１０ａと電気的に接続されている。また、トランジスタ２６２のソース電極ま
たはドレイン電極２４２ｂは、電極２５０ｅ、電極２５４ｄなどを介して、所定の配線と
電気的に接続されている。
なお、図７において、素子分離絶縁層２０６は実施の形態１の素子分離絶縁層１０６に、
サイドウォール絶縁層２１８は実施の形態１のサイドウォール絶縁層１１８に、層間絶縁
層２２６は実施の形態１の層間絶縁層１２６に、絶縁層２３２は実施の形態１の絶縁層１
３２に、保護絶縁層２４４は実施の形態１の保護絶縁層１４４に、層間絶縁層２４６は実
施の形態１の層間絶縁層１４６に、絶縁層２５２は実施の形態１の絶縁層１５２に対応す
る。
図８には、上記半導体装置をメモリ素子として用いる場合の回路図の一例を示す。
酸化物半導体以外の材料を用いたトランジスタ２６０のソース電極は、第１のソース配線
（Ｓｏｕｒｃｅ１）と電気的に接続されている。また、酸化物半導体以外の材料を用いた
トランジスタ２６０のドレイン電極は、ドレイン配線（Ｄｒａｉｎ）と電気的に接続され
ている。また、酸化物半導体以外の材料を用いたトランジスタ２６０のゲート電極は、酸
化物半導体を用いたトランジスタ２６２のドレイン電極と電気的に接続されている。
酸化物半導体を用いたトランジスタ２６２のソース電極は、第２のソース配線（Ｓｏｕｒ
ｃｅ２）と電気的に接続されている。また、酸化物半導体を用いたトランジスタ２６２の
ゲート電極は、ゲート配線（Ｇａｔｅ）と電気的に接続されている。
ここで、酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特
徴を有している。このため、トランジスタ２６２をオフ状態とすることで、トランジスタ
２６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
ゲート電極の電位を保持するという特徴を生かすことで、例えば、次のような動作により
、メモリ素子として機能させることができる。まず、ゲート配線（Ｇａｔｅ）の電位を、
トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする
。これにより、第２のソース配線（Ｓｏｕｒｃｅ２）の電位が、トランジスタ２６０のゲ
ート電極に与えられる（書き込み動作）。その後、ゲート配線（Ｇａｔｅ）の電位を、ト
ランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とする。
トランジスタ２６２のオフ電流は極めて小さいから、トランジスタ２６０のゲート電極の
電位は長時間にわたって保持される。より具体的には、例えば、トランジスタ２６０のゲ
ート電極の電位がトランジスタ２６０をオン状態とする電位であれば、トランジスタ２６
０のオン状態が長時間にわたって保持されることになる。また、トランジスタ２６０のゲ
ート電極の電位がトランジスタ２６０をオフ状態とする電位であれば、トランジスタ２６
０のオフ状態が長時間にわたって保持される。
よって、トランジスタ２６０のゲート電極に保持された電位にしたがって、ドレイン配線
（Ｄｒａｉｎ）の電位は異なる値をとる。例えば、トランジスタ２６０のゲート電極の電
位がトランジスタ２６０をオン状態とする電位であれば、トランジスタ２６０のオン状態
が保持されることになるため、ドレイン配線（Ｄｒａｉｎ）の電位は、第１のソース配線
（Ｓｏｕｒｃｅ１）の電位に等しくなる。このように、ドレイン配線（Ｄｒａｉｎ）の電
位は、トランジスタ２６０のゲート電極に保持された電位にしたがって異なる値をとるか
ら、これを読み取ることで（読み込み動作）、メモリ素子として機能する。
本実施の形態に係る半導体装置は、トランジスタ２６２のオフ電流特性により極めて長時
間にわたり情報を保持することが可能であるから、実質的な不揮発性メモリ素子として用
いることが可能である。
なお、本実施の形態では理解の簡単のため、メモリ素子の最小単位についてのみ説明した
が、半導体装置の構成はこれに限られるものではない。複数のメモリ素子を適当に接続し
て、より高度な半導体装置を構成することもできる。例えば、上記メモリ素子を複数用い
て、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図８
に限定されず、適宜変更することができる。
以上説明したように、発明の一態様では、トランジスタ２６２のオフ電流特性を用いて、
実質的な不揮発性メモリ素子を構成している。このように、発明の一態様によって、新た
な構成の半導体装置が提供される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成について、図９お
よび図１０を参照して説明する。なお、本実施の形態では、メモリ素子として用いること
が可能な半導体装置の構成について示す。
図９（Ａ）には、本実施の形態に係る半導体装置の断面図を、図９（Ｂ）には、本実施の
形態に係る半導体装置の平面図を、それぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）の
線Ｇ１－Ｇ２および線Ｈ１－Ｈ２における断面に相当する。図９（Ａ）および図９（Ｂ）
に示される半導体装置は、下部に酸化物半導体以外の材料を用いたｐ型トランジスタ４６
０およびｎ型トランジスタ４６４を有し、上部に酸化物半導体を用いたトランジスタ４６
２を有する。
酸化物半導体以外の材料を用いたｐ型トランジスタ４６０およびｎ型トランジスタ４６４
の構成は、先の実施の形態におけるｐ型トランジスタ１６０やトランジスタ２６０などと
同様である。また、酸化物半導体を用いたトランジスタ４６２の構成は、先の実施の形態
におけるｎ型トランジスタ１６２やトランジスタ２６２などと同様である。よって、トラ
ンジスタの各構成要素についても、先の実施の形態のトランジスタに準ずるものとなって
いる。詳細については、先の実施の形態を参酌することができる。
なお、図９において、基板４００は実施の形態１の基板１００に、素子分離絶縁層４０６
は実施の形態１の素子分離絶縁層１０６に、ゲート絶縁層４０８ａは実施の形態１のゲー
ト絶縁層１０８ａに、ゲート電極４１０ａは実施の形態１のゲート電極１１０ａに、ゲー
ト配線４１０ｂは実施の形態１のゲート配線１１０ｂに、不純物領域４１４は実施の形態
１の不純物領域１１４に、チャネル形成領域４１６は実施の形態１のチャネル形成領域１
１６に、サイドウォール絶縁層４１８は実施の形態１のサイドウォール絶縁層１１８に、
高濃度不純物領域４２０は実施の形態１の高濃度不純物領域１２０に、金属化合物領域４
２４は実施の形態１の金属化合物領域１２４に、層間絶縁層４２６は実施の形態１の層間
絶縁層１２６に、層間絶縁層４２８は実施の形態１の層間絶縁層１２８に、ソース電極ま
たはドレイン電極４３０ａは実施の形態１のソース電極またはドレイン電極１３０ａに、
ソース電極またはドレイン電極４３０ｂは実施の形態１のソース電極またはドレイン電極
１３０ｂに、ソース電極またはドレイン電極４３０ｃは実施の形態２の電極１３０ｅに、
それぞれ対応する。
また、絶縁層４３２は実施の形態１の絶縁層１３２に、電極４３６ａは実施の形態１の電
極１３６ａに、電極４３６ｂは実施の形態１の電極１３６ｂに、ゲート電極４３６ｃは実
施の形態１のゲート電極１３６ｃに、ゲート絶縁層４３８は実施の形態１のゲート絶縁層
１３８に、酸化物半導体層４４０は実施の形態１の酸化物半導体層１４０に、ソース電極
またはドレイン電極４４２ａは実施の形態１のソース電極またはドレイン電極１４２ａに
、ソース電極またはドレイン電極４４２ｂは実施の形態１のソース電極またはドレイン電
極１４２ｂに、保護絶縁層４４４は実施の形態１の保護絶縁層１４４に、層間絶縁層４４
６は実施の形態１の層間絶縁層１４６に、電極４５０ａは実施の形態１の電極１５０ａに
、電極４５０ｂは実施の形態１の電極１５０ｂに、電極４５０ｃは実施の形態１の電極１
５０ｂに、電極４５０ｄは実施の形態１の電極１５０ｃに、電極４５０ｅは実施の形態１
の電極１５０ｄに、絶縁層４５２は実施の形態１の絶縁層１５２に、電極４５４ａは実施
の形態１の電極１５４ａに、電極４５４ｂは実施の形態１の電極１５４ｂに、電極４５４
ｃは実施の形態１の電極１５４ｂに、電極４５４ｄは実施の形態１の電極１５４ｃに、そ
れぞれ対応する。
本実施の形態に係る半導体装置は、トランジスタ４６２のドレイン電極と、ｐ型トランジ
スタ４６０のゲート電極と、ｎ型トランジスタ４６４のゲート電極とが、相互に電気的に
接続しているという点において、先の実施の形態に係る半導体装置とは異なっている（図
９参照）。このような構成とすることで、ＣＭＯＳインバータ回路の入力信号（ＩＮＰＵ
Ｔ）を一時的に保持させることが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図１１を用いて説明する。先の実施の形態で得られる半導体装置は、スイッチング特性
の良い酸化物半導体を用いたトランジスタを有するので、各電子機器の消費電力を低減す
ることができる。また、酸化物半導体の特性を利用した新たな半導体装置（例えば、メモ
リ素子など）が提供されるため、新たな構成の電子機器を提供することが可能である。な
お、先の実施の形態に係る半導体装置は、単体、または集積化されて回路基板などに実装
され、各電子機器の内部に搭載されることになる。
半導体装置が組み込まれ集積化された集積回路は、先の実施の形態で説明した半導体装置
以外に、抵抗、コンデンサ、コイルなどの各種回路素子を組み込んで構成されることが多
い。集積回路の例としては、演算回路、変換回路、増幅回路、メモリ回路、これらの組み
合わせに係る回路などを高度に集積化したものがある。ＭＰＵやＣＰＵなどは、その最た
るものといえよう。
また、上記半導体装置を、表示装置のスイッチング素子などに用いることも可能である。
この場合、同一の基板上に、駆動回路を併せて設けるのが好適である。もちろん、表示装
置の駆動回路のみに対して上記半導体装置を用いることもできる。
図１１（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。
図１１（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。
図１１（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、紙の書籍
のように用いることが可能となる。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図１１（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図１１
（Ｃ）では表示部３２７）に画像を表示することができる。
また、図１１（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１において、電源３３１、操作キー３３３、スピーカー３３５などを備えている。
操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボー
ドやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に
、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブ
ルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成として
もよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい
。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。
図１１（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１には、
表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス
３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４
０には、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０な
どを備えている。また、アンテナは筐体３４１内部に内蔵されている。
表示パネル３４２はタッチパネルを備えており、図１１（Ｄ）には映像表示されている複
数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で
出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、
上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもで
きる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１は、スライドし、図１１（Ｄ）の
ように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が
可能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリ
スロット３５０に記録媒体を挿入し、より大量のデータ保存および移動に対応できる。ま
た、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよ
い。
図１１（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。
図１１（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０は、筐体３７１に表示部３７３が組み込まれている。表示部３７３に
より、映像を表示することが可能である。また、ここでは、スタンド３７５により筐体３
７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ａ ゲート電極
１１０ｂ ゲート配線
１１０ｃ 配線
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ ソース電極またはドレイン電極
１３０ｄ ソース電極またはドレイン電極
１３０ｅ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ ゲート電極
１３６ｄ 電極
１３６ｅ 電極
１３６ｆ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５０ｆ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１５４ｅ 電極
１６０ ｐ型トランジスタ
１６２ ｎ型トランジスタ
１６４ ｐ型トランジスタ
１６６ ｎ型トランジスタ
２００ 基板
２０６ 素子分離絶縁層
２０８ａ ゲート絶縁層
２１０ａ ゲート電極
２１４ 不純物領域
２１６ チャネル形成領域
２１８ サイドウォール絶縁層
２２０ 高濃度不純物領域
２２４ 金属化合物領域
２２６ 層間絶縁層
２２８ 絶縁層
２３０ａ ソース電極またはドレイン電極
２３０ｂ ソース電極またはドレイン電極
２３０ｃ 電極
２３２ 絶縁層
２３６ａ 電極
２３６ｂ 電極
２３６ｃ ゲート電極
２３８ ゲート絶縁層
２４０ 酸化物半導体層
２４２ａ ソース電極またはドレイン電極
２４２ｂ ソース電極またはドレイン電極
２４４ 保護絶縁層
２４６ 層間絶縁層
２５０ａ 電極
２５０ｂ 電極
２５０ｃ 電極
２５０ｄ 電極
２５０ｅ 電極
２５２ 絶縁層
２５４ａ 電極
２５４ｂ 電極
２５４ｃ 電極
２５４ｄ 電極
２６０ トランジスタ
２６２ トランジスタ
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
４００ 基板
４０６ 素子分離絶縁層
４０８ａ ゲート絶縁層
４１０ａ ゲート電極
４１０ｂ ゲート配線
４１４ 不純物領域
４１６ チャネル形成領域
４１８ サイドウォール絶縁層
４２０ 高濃度不純物領域
４２４ 金属化合物領域
４２６ 層間絶縁層
４２８ 層間絶縁層
４３０ａ ソース電極またはドレイン電極
４３０ｂ ソース電極またはドレイン電極
４３０ｃ ソース電極またはドレイン電極
４３２ 絶縁層
４３６ａ 電極
４３６ｂ 電極
４３６ｃ ゲート電極
４３８ ゲート絶縁層
４４０ 酸化物半導体層
４４２ａ ソース電極またはドレイン電極
４４２ｂ ソース電極またはドレイン電極
４４４ 保護絶縁層
４４６ 層間絶縁層
４５０ａ 電極
４５０ｂ 電極
４５０ｃ 電極
４５０ｄ 電極
４５０ｅ 電極
４５２ 絶縁層
４５４ａ 電極
４５４ｂ 電極
４５４ｃ 電極
４５４ｄ 電極
４６０ ｐ型トランジスタ
４６２ トランジスタ
４６４ ｎ型トランジスタ

Claims (6)

  1. 複数の回路を有し、
    前記回路は、第１のチャネル形成領域を有する第１のトランジスタと、第２のチャネル形成領域を有する第２のトランジスタと、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタは、前記第１のチャネル形成領域の上方に第１のゲート電極を有し、
    前記第２のトランジスタは、前記第２のチャネル形成領域の下方に第２のゲート電極を有する、半導体装置であって、
    絶縁層と、第１の導電層と、第２の導電層と、を有し、
    前記絶縁層は、前記第２のトランジスタのソースまたはドレインの一方の上方に配置された領域と、前記第２のトランジスタのソースまたはドレインの他方の上方に配置された領域と、を有し、
    前記第１の導電層と前記第２の導電層は、それぞれ、前記絶縁層の上方に配置された領域を有し、
    前記第１のゲート電極として機能する領域を有する第３の導電層は、前記第１の導電層を介して、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第２の導電層と電気的に接続され、
    平面視において、前記絶縁層は、前記第３の導電層と重なる第１の開口部と、前記第２のトランジスタのソースまたはドレインと重なる第２の開口部と、を有し、
    平面視において、前記第１の導電層は、前記第１の開口部と重なる領域と、前記第２の開口部と重なる領域と、を有し、
    平面視において、前記第１の開口部と前記第２の開口部は、第１の方向に沿うように並んで配置され、
    平面視において、前記第２の導電層は、第２の方向に延在して配置され、
    平面視において、前記第２のゲート電極として機能する領域を有する第４の導電層は、第３の方向に延在して配置され、
    前記第２の方向は、前記第２のトランジスタのチャネル長方向であり、
    前記第３の方向は、前記第１の方向と交差し、且つ、前記第２の方向と交差する、半導体装置。
  2. 複数の回路を有し、
    前記回路は、第１のチャネル形成領域を有する第１のトランジスタと、第２のチャネル形成領域を有する第２のトランジスタと、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタは、前記第１のチャネル形成領域の上方に第１のゲート電極を有し、
    前記第２のトランジスタは、前記第２のチャネル形成領域の下方に第２のゲート電極を有する、半導体装置であって、
    絶縁層と、第１の導電層と、第２の導電層と、を有し、
    前記絶縁層は、前記第２のトランジスタのソースまたはドレインの一方の上方に配置された領域と、前記第２のトランジスタのソースまたはドレインの他方の上方に配置された領域と、を有し、
    前記第１の導電層と前記第２の導電層は、それぞれ、前記絶縁層の上方に配置された領域を有し、
    前記第１のゲート電極として機能する領域を有する第３の導電層は、前記第１の導電層を介して、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第２の導電層と電気的に接続され、
    平面視において、前記絶縁層は、前記第３の導電層と重なる第１の開口部と、前記第２のトランジスタのソースまたはドレインと重なる第２の開口部と、を有し、
    平面視において、前記第１の開口部は、前記第１のチャネル形成領域と重なりを有さず、
    平面視において、前記第１の導電層は、前記第１の開口部と重なる領域と、前記第２の開口部と重なる領域と、を有し、
    平面視において、前記第１の開口部と前記第２の開口部は、第１の方向に沿うように並んで配置され、
    平面視において、前記第２の導電層は、第２の方向に延在して配置され、
    平面視において、前記第２のゲート電極として機能する領域を有する第４の導電層は、第３の方向に延在して配置され、
    前記第２の方向は、前記第２のトランジスタのチャネル長方向であり、
    前記第３の方向は、前記第１の方向と交差し、且つ、前記第２の方向と交差する、半導体装置。
  3. 複数の回路を有し、
    前記回路は、第１のチャネル形成領域を有する第１のトランジスタと、第２のチャネル形成領域を有する第２のトランジスタと、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタは、前記第１のチャネル形成領域の上方に第１のゲート電極を有し、
    前記第２のトランジスタは、前記第２のチャネル形成領域の下方に第２のゲート電極を有する、半導体装置であって、
    絶縁層と、第１の導電層と、第２の導電層と、を有し、
    前記絶縁層は、前記第２のトランジスタのソースまたはドレインの一方の上方に配置された領域と、前記第２のトランジスタのソースまたはドレインの他方の上方に配置された領域と、を有し、
    前記第１の導電層と前記第２の導電層は、それぞれ、前記絶縁層の上方に配置された領域を有し、
    前記第１のゲート電極として機能する領域を有する第３の導電層は、前記第１の導電層を介して、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第２の導電層と電気的に接続され、
    平面視において、前記絶縁層は、前記第３の導電層と重なる第１の開口部と、前記第２のトランジスタのソースまたはドレインと重なる第２の開口部と、を有し、
    平面視において、前記第１のゲート電極は、前記第２のゲート電極と重なりを有さず、
    平面視において、前記第１の導電層は、前記第１の開口部と重なる領域と、前記第２の開口部と重なる領域と、を有し、
    平面視において、前記第１の開口部と前記第２の開口部は、第１の方向に沿うように並んで配置され、
    平面視において、前記第２の導電層は、第２の方向に延在して配置され、
    平面視において、前記第２のゲート電極として機能する領域を有する第４の導電層は、第３の方向に延在して配置され、
    前記第２の方向は、前記第２のトランジスタのチャネル長方向であり、
    前記第３の方向は、前記第１の方向と交差し、且つ、前記第２の方向と交差する、半導体装置。
  4. 複数の回路を有し、
    前記回路は、第１のチャネル形成領域を有する第１のトランジスタと、第２のチャネル形成領域を有する第２のトランジスタと、を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、酸化物半導体を有し、
    前記第１のトランジスタは、前記第１のチャネル形成領域の上方に第１のゲート電極を有し、
    前記第２のトランジスタは、前記第２のチャネル形成領域の下方に第２のゲート電極を有する、半導体装置であって、
    絶縁層と、第１の導電層と、第２の導電層と、を有し、
    前記絶縁層は、前記第２のトランジスタのソースまたはドレインの一方の上方に配置された領域と、前記第２のトランジスタのソースまたはドレインの他方の上方に配置された領域と、を有し、
    前記第１の導電層と前記第２の導電層は、それぞれ、前記絶縁層の上方に配置された領域を有し、
    前記第１のゲート電極として機能する領域を有する第３の導電層は、前記第１の導電層を介して、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、前記第２の導電層と電気的に接続され、
    平面視において、前記絶縁層は、前記第３の導電層と重なる第１の開口部と、前記第２のトランジスタのソースまたはドレインと重なる第２の開口部と、を有し、
    平面視において、前記第１の開口部は、前記第１のチャネル形成領域と重なりを有さず、
    平面視において、前記第１のゲート電極は、前記第２のゲート電極と重なりを有さず、
    平面視において、前記第１の導電層は、前記第１の開口部と重なる領域と、前記第２の開口部と重なる領域と、を有し、
    平面視において、前記第１の開口部と前記第２の開口部は、第１の方向に沿うように並んで配置され、
    平面視において、前記第２の導電層は、第２の方向に延在して配置され、
    平面視において、前記第２のゲート電極として機能する領域を有する第４の導電層は、第３の方向に延在して配置され、
    前記第２の方向は、前記第２のトランジスタのチャネル長方向であり、
    前記第３の方向は、前記第１の方向と交差し、且つ、前記第２の方向と交差する、半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１のチャネル形成領域は、半導体層に形成される、半導体装置。
  6. 請求項１乃至請求項４のいずれか一において、
    前記第１のチャネル形成領域は、単結晶半導体基板に形成される、半導体装置。
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