JP2021119605A - 半導体装置 - Google Patents

Abstract

【課題】電界効果移動度の高いトランジスタ構造を提供する。【解決手段】キャリアを流す酸化物半導体層がゲート絶縁膜に接していない構造とするため、キャリアを流す酸化物半導体層がゲート絶縁膜から離れている埋め込みチャネル構造とする。具体的には２つの酸化物半導体層の間に導電率の高い酸化物半導体層を設ける。また、自己整合的に不純物元素を酸化物半導体層に添加して電極層と接触する領域の低抵抗化を図る。また、絶縁膜に接する酸化物半導体層の膜厚を導電率の高い酸化物半導体層よりも厚くする。【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。
ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及び
メモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。

ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント
配線板に実装され、様々な電子機器の部品の一つとして用いられる。

また、チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製する技術が注
目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるトランジスタ
や、ＩｎＧａＯ_３（ＺｎＯ）_ｍを用いるトランジスタが挙げられる。

特許文献１には基板上に第１の多元系酸化物半導体層、該第１の多元系酸化物半導体層上
に一元系酸化物半導体層、該一元系酸化物半導体層上に第２の多元系酸化物半導体層を積
層した三層構造が開示されている。

また、非特許文献１に酸化物半導体を積層させた構造を含むトランジスタが開示されてい
る。

特開２０１１−１５５２４９号公報

Ａｒｏｋｉａ Ｎａｔｈａｎ ｅｔ ａｌ．，"Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ ＴＦＴｓ：Ｐｒｏｇｒｅｓｓ ａｎｄ ｉｓｓｕｅｓ"，ＳＩＤ ２０１２ Ｄｉｇｅｓｔ ｐ．１−４

酸化物半導体層を用いるトランジスタは、酸化物半導体層と接する絶縁膜の影響、即ち、
酸化物半導体層と絶縁膜の界面状態により電気特性が左右される。

例えば、絶縁膜としてシリコンを含む絶縁膜を用いる場合において、酸化シリコン膜上に
酸化物半導体層をスパッタ法によって成膜すると、スパッタリング時にシリコンが酸化物
半導体層中に混入する恐れがある。非特許文献１の構成は、チャネルとして機能する酸化
物半導体が酸化シリコンと接しており、酸化シリコン膜の構成原子であるシリコンがチャ
ネルに不純物として混入してしまう恐れがある。酸化物半導体層中にシリコンなどの不純
物が混入するとトランジスタの電界効果移動度の低下を招く恐れがある。

また、絶縁膜として窒化シリコン膜を用いると、窒化シリコン膜と酸化物半導体層の界面
にキャリアが多く流れるため、トランジスタ特性を得ることが困難となる。

電界効果移動度の高いトランジスタ構造を提供することを課題の一つとする。

そこで、キャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜に接していない構
造とするため、キャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜から離れて
いる埋め込みチャネル構造とする。さらに、下地絶縁膜上に酸化物半導体層を有し、酸化
物半導体層上にゲート絶縁膜を有している場合、キャリアを流す酸化物半導体層がシリコ
ンを含む下地絶縁膜に接していない構造とするため、キャリアを流す酸化物半導体層がシ
リコンを含む下地絶縁膜から離れている埋め込みチャネル構造とすることが好ましい。

具体的には、図１（Ａ）に示すように第１の酸化物半導体膜４０３ａ、第２の酸化物半導
体膜４０３ｂ、及び第３の酸化物半導体膜４０３ｃを順に積層し、図１（Ｂ）に示すエネ
ルギーバンド図（模式図）中の伝導帯バンドオフセット（Ｅｃ）を０．０５ｅＶ以上、好
ましくは０．１ｅＶ以上とするため、第２の酸化物半導体膜４０３ｂをｎ型化させる。図
１（Ｂ）に示すエネルギーバンド図は、図１（Ａ）におけるＣ−Ｃ’間のエネルギーバン
ド図である。なお、図１（Ｂ）に示すエネルギーバンド図は一例であって特に限定されず
、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半導体
層Ｓ１と３層目の酸化物半導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低ければよ
い。

ｎ型化させる手段としては、２層目の酸化物半導体層Ｓ２の成膜時に窒素または一酸化二
窒素を含む混合雰囲気でのスパッタ法で成膜する。また、他のｎ型化させる手段としては
、ボロンやリンを微量に含ませたスパッタリングターゲットを用いて成膜して２層目の酸
化物半導体層Ｓ２にボロンやリンを含ませる。

１層目の酸化物半導体層Ｓ１の材料としては、Ｍ１_ａＭ２_ｂＭ３_ｃＯ_ｘ（ａは０以上２以
下の実数、ｂは０より大きく５以下の実数、ｃは０以上５以下の実数、ｘは任意の実数）
で表記できる材料を用い、構成元素Ｍ２は酸化物半導体の酸素欠損を減らすためのスタビ
ライザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また
、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ
）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅ
ｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウ
ム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチ
ウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ１はインジウム
などを用いる。構成元素Ｍ３は亜鉛などを用いる。

代表的には、１層目の酸化物半導体層Ｓ１は、酸化ガリウム膜、酸化ガリウム亜鉛膜、ま
たは構成元素Ｍ２が構成元素Ｍ１より多くなる組成の材料膜を用いる。例えば、Ｉｎ：Ｇ
ａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１
：４：２の原子数比のスパッタリングターゲットやＩｎ：Ｇａ：Ｚｎ＝１：５：４の原子
数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い
る。また、１層目の酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合
雰囲気、好ましくは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好まし
く、得られる酸化物半導体層は第１のＩ型酸化物半導体層とも呼べる。第１のＩ型酸化物
半導体層は、酸化物半導体層の主成分以外の不純物が極力含まれないように高純度化し、
Ｉ型（真性半導体）又はそれに近づけている。そうすることにより、フェルミ準位（Ｅｆ
）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。

２層目の酸化物半導体層Ｓ２は、Ｍ４_ｄＭ５_ｅＭ６_ｆＯ_ｘ（ｄは０より大きく５以下の実
数、ｅは０以上３以下の実数、ｆは０より大きく５以下の実数、ｘは任意の正数）で表記
できる材料を用いる。構成元素Ｍ５は酸化物半導体の酸素欠損を減らすためのスタビライ
ザーとして、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他
のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、
プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）
、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（
Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム
（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ４はインジウムなど
を用いる。構成元素Ｍ６は亜鉛などを用いる。代表的には構成元素Ｍ４が構成元素Ｍ５よ
り多くなる組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比の
スパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。ま
た、第２の酸化物半導体層の形成時において、窒素を含む混合雰囲気や、一酸化二窒素を
含む混合雰囲気でのスパッタ法で成膜することが好ましく、得られる酸化物半導体層はＮ
型酸化物半導体層とも呼べる。なお、Ｎ型酸化物半導体層は、第１のＩ型酸化物半導体層
よりもキャリア密度が高く、導電率σが大きい。

３層目の酸化物半導体層Ｓ３は、Ｍ７_ｇＭ８_ｈＭ９_ｉＯ_ｘ（ｇは０以上２以下の実数、ｈ
は０より大きく５以下の実数、ｉは０以上５以下の実数、ｘは任意の実数）で表記できる
材料を用いる。構成元素Ｍ８は酸化物半導体の酸素欠損を減らすためのスタビライザーと
して、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｚｒ、Ｓｎなどを用いることができる。また、他のスタ
ビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセ
オジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガド
リニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）
、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ
）のいずれか一種あるいは複数種を有してもよい。構成元素Ｍ７はインジウムなどを用い
る。構成元素Ｍ９は亜鉛などを用いる。代表的には構成元素Ｍ７が構成元素Ｍ８とほぼ同
じ組成の材料膜を用いる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタ
リングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、第３
の酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好ましく
は酸素雰囲気（酸素１００％）でのスパッタ法で成膜し、得られる酸化物半導体層は第２
のＩ型酸化物半導体層とも呼べる。

なお、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半
導体層Ｓ１の伝導帯の底のエネルギーレベルよりも低い材料であればよく、それぞれ上述
の材料の組成を適宜調節すればよい。

また、２層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが３層目の酸化物半
導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低い材料であればよく、それぞれ上述
の材料の組成を適宜調節すればよい。

また、２層目の酸化物半導体層Ｓ２は、Ｓ１及びＳ３の構成元素のうち、少なくとも一つ
が共通する構成元素である。

このような３層構造を用いて２層目の酸化物半導体層Ｓ２の導電率を高め、トランジスタ
を構成した場合、２層目の酸化物半導体層Ｓ２とドレイン電極との距離、即ち３層目の酸
化物半導体層Ｓ３の膜厚が支配的となり、見かけ上、順方向に対してはチャネル長Ｌが短
くなったとみなせ、オン電流が大きくできる。逆方向に関しては３層目の酸化物半導体層
Ｓ３は空乏化して十分に低いオフ電流を実現できる。

本明細書に開示する本発明の構成は、２つの酸化物半導体層の間に、該２つの酸化物半導
体層よりも導電率σが大きい酸化物半導体層を設ける構成としてもよく、その一例が図１
（Ａ）に示すトランジスタ４１８である。なお、図１（Ａ）に示すトランジスタ４１８の
断面図は、図１（Ｃ）に示す上面図の鎖線Ａ１−Ａ２で切断した構造図であり、図１（Ｃ
）に示す点線Ａ２−Ａ３で切断した断面図を図１（Ｄ）に示す。

本明細書に開示する本発明の構成は、絶縁表面上に第１の絶縁層と、第１の絶縁層上に第
１の酸化物半導体層と、第１の酸化物半導体層上に第２の酸化物半導体層と、第２の酸化
物半導体層上に第３の酸化物半導体層と、第３の酸化物半導体層上に第２の絶縁層とを有
し、第２の酸化物半導体層の導電率は、第３の酸化物半導体層及び第１の酸化物半導体層
よりも高いことを特徴とする半導体装置である。

上記構成において、第２の酸化物半導体層の導電率を高めるため、第２の酸化物半導体層
の窒素濃度或いはボロン濃度或いはリン濃度は、第３の酸化物半導体層及び第１の酸化物
半導体層よりも高くする。第２の酸化物半導体層の成膜時の雰囲気に窒素または一酸化二
窒素を含ませて導電率σが大きい第２の酸化物半導体層を形成すればよい。

上記構成において、図１（Ａ）に示すように第１の酸化物半導体膜４０３ａの膜厚は、第
２の酸化物半導体膜４０３ｂ及び第３の酸化物半導体膜４０３ｃより大きくし、下地膜に
含まれるシリコンなどの拡散の影響を低減する。

また、上記構成において、第２の酸化物半導体層の側面は、前記第３の酸化物半導体層で
覆われる構成としてもよく、第２の酸化物半導体層の側面がソース電極層やドレイン電極
層と直接接しない構造とすることでリーク電流の低減を図ることができる。

また、上記構成において、第１の絶縁層は、シリコンを含む絶縁膜であり、第２の絶縁層
はガリウムを含む絶縁膜である。図１（Ｄ）に示すように、第２の酸化物半導体膜４０３
ｂの側面は、絶縁膜４０２としてガリウムを含む絶縁膜を用い、接触させて覆う構成とす
ると、リーク電流の低減を図ることができる。

トップゲート型トランジスタの場合、上記各構成に加えて、さらにゲート電極層を第２の
絶縁層上に有する構造である。なお、図１（Ａ）に示すトランジスタ４１８はトップゲー
ト型を示しているが本発明は、特に図１（Ａ）に示すトップゲート型に限定されない。

他のトップゲート型の例として、図１６（Ａ）を示す。埋め込みチャネル構造とするため
、具体的には、１層目の酸化物半導体層Ｓ１、２層目の酸化物半導体層Ｓ２、及び３層目
の酸化物半導体層Ｓ３を順に積層し、図１６（Ｃ）に示すエネルギーバンド図（模式図）
中の伝導帯のエネルギー差を０．０５ｅＶ以上、好ましくは０．１ｅＶ以上とするため、
図１６（Ｂ）に示すチャネル形成領域１０３ｂに導電率σが大きい酸化物半導体材料を用
いる。なお、図１６（Ｃ）に示すエネルギーバンド図は一例であって特に限定されず、２
層目の酸化物半導体層Ｓ２の伝導帯の底のエネルギーレベルが１層目の酸化物半導体層Ｓ
１と３層目の酸化物半導体層Ｓ３の伝導帯の底のエネルギーレベルよりも低ければよい。

ゲート電極層１０１と重なる２層目の酸化物半導体層Ｓ２の導電率σを大きくする手段と
しては、２層目の酸化物半導体層Ｓ２の成膜時に窒素または一酸化二窒素を含む雰囲気で
のスパッタ法で成膜する。また、他の導電率σを大きくする手段としては、ボロンやリン
を微量に含ませたスパッタリングターゲットを用いて成膜して２層目の酸化物半導体層Ｓ
２にボロンやリンを含ませる。

また、３層目の酸化物半導体層Ｓ３は、ゲート電極層１０１と重なる領域に形成されるが
、ゲート電極層１０１と重ならない低抵抗領域１０４ｃ、１０８ｃはｎ型化させる。ゲー
ト電極層１０１と重ならない低抵抗領域１０４ｃ、１０８ｃはソース電極層やドレイン電
極層と電気的に接続させるため、低抵抗な領域とすることが好ましい。また、これらの低
抵抗領域１０４ｃ、１０８ｃはゲート電極層１０１をマスクとして自己整合的に形成する
ことが好ましい。

また、ｎ型化させて低抵抗領域を形成する手段としては、ゲート電極層１０１をマスクと
し、イオン注入法により窒素、ボロン、またはリンを自己整合的に添加して低抵抗領域１
０４ｃ、１０８ｃを形成する。また、他のｎ型化させる手段としては、３層目の酸化物半
導体層Ｓ３に接して窒化絶縁膜（代表的には、窒化シリコン膜１０７）を形成する、また
は３層目の酸化物半導体層Ｓ３に窒素プラズマ処理を行う。

本明細書に開示する他の本発明の構成は、絶縁表面上に第１の絶縁層と、第１の絶縁層上
に第１の酸化物半導体層と、第１の酸化物半導体層上に第２の酸化物半導体層と、第２の
酸化物半導体層上に第３の酸化物半導体層と、第３の酸化物半導体層上に接する第２の絶
縁層と、第２の絶縁層上にゲート電極層と、第３の酸化物半導体層上に接する第３の絶縁
層と、を有し、第２の酸化物半導体層の膜厚は、第１の酸化物半導体層の膜厚及び第３の
酸化物半導体層の膜厚よりも小さいことを特徴とする半導体装置である。

上記構成において、第３の酸化物半導体層のうち、第３の絶縁層に接する領域は、結晶性
が低く、第２の絶縁層に接する領域よりも窒素濃度が高く、第３の酸化物半導体層の第２
の絶縁層に接する領域は、第２の酸化物半導体層のチャネル形成領域と重なる。第３の絶
縁層は、窒化シリコン膜であり、第３の酸化物半導体層のうち、第３の絶縁層に接する領
域は、第２の絶縁層に接する領域よりも窒素濃度が高くすることができる。さらに低抵抗
化させるために、第３の酸化物半導体層の第２の絶縁層に接する領域にゲート電極層をマ
スクとして、リンやボロンや窒素をイオン注入法により添加してもよい。第３の酸化物半
導体層は結晶構造を有する膜で形成することが好ましく、ゲート電極層と重なる領域は結
晶構造を有し、リンやボロンや窒素をイオン注入法により添加された領域は、結晶性の低
い領域となる。

また、上記構成において、第３の絶縁層はゲート電極層の側面に設けられるサイドウォー
ルとして設けてもよい。

また、上記構成において、寄生チャネルの発生を防止するため、第１の酸化物半導体層の
端面が第１の絶縁層の表面となすテーパ角度は１０°以上６０°以下であることが好まし
い。また、第２の酸化物半導体層の端面が第１の絶縁層の表面となすテーパ角度は１０°
以上６０°以下であることが好ましい。また、第３の酸化物半導体層の端面が第１の絶縁
層の表面となすテーパ角度は１０°以上６０°以下であることが好ましい。

また、上記構成において、第２の酸化物半導体層の側面は、第３の酸化物半導体層で覆わ
れる構成としてもよく、第２の酸化物半導体層の側面がソース電極層やドレイン電極層と
直接接しない構造とすることでリーク電流の低減を図ることができる。

また、酸化物半導体層の上下にゲート電極層を有するデュアルゲート型トランジスタの場
合、第１のゲート電極層を絶縁表面と第１の絶縁層の間に有し、第２の絶縁層上に第２の
ゲート電極層を有する構造である。

各酸化物半導体層の形成は、スパッタリングターゲットが多結晶、且つ、相対密度（充填
率）の高いものを用い、成膜時のスパッタリングターゲットは十分冷やして室温とし、被
成膜基板の被成膜面は、室温以上に高め、成膜チャンバー内に水分や水素がほとんどない
雰囲気下で酸化物半導体膜の成膜を行う。

スパッタリングターゲットは高密度であるほど好ましい。スパッタリングターゲットの密
度が高いことで成膜される膜密度も高くできる。具体的には、スパッタリングターゲット
の相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上、さらに好まし
くは９９．９％以上とする。なお、スパッタリングターゲットの相対密度とは、スパッタ
リングターゲットと同一組成の材料の気孔のない状態における密度との比をいう。

スパッタリングターゲットは、不活性ガス雰囲気（窒素または希ガス雰囲気）下、真空中
または高圧雰囲気中で焼成を行うことが好ましい。焼成方法として常圧焼成法、加圧焼成
法等を適宜用いて得られる多結晶ターゲットを用いる。加圧焼成法としては、ホットプレ
ス法、熱間等方加圧（ＨＩＰ；Ｈｏｔ Ｉｓｏｓｔａｔｉｃ Ｐｒｅｓｓｉｎｇ）法、放
電プラズマ焼結法、又は衝撃法を適用することが好ましい。焼成の最高温度はスパッタリ
ングターゲット材料の焼結温度により選択するが、１０００℃〜２０００℃程度とするの
が好ましく、１２００℃〜１５００℃とするのがより好ましい。また、最高温度の保持時
間は、スパッタリングターゲット材料により選択するが、０．５時間〜３時間とするのが
好ましい。

Ｉｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する場合、スパッタリングターゲットは、Ｉｎ：Ｇａ
：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：１の原子数比のスパッタリングターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子
数比のスパッタリングターゲットを用いる。

また、成膜チャンバー内に残存する不純物を低減することも緻密な膜を得る上で重要であ
る。成膜チャンバー内の背圧（到達真空度：反応ガスを導入する前の真空度）を５×１０
^−３Ｐａ以下、好ましくは６×１０^−５Ｐａとし、成膜時の圧力を２Ｐａ未満、好ましく
は０．４Ｐａ以下とする。背圧を低くすることで成膜チャンバー内の不純物を低減する。

また、成膜チャンバー内に導入するガス、即ち、成膜時に用いるガス中の不純物を低減す
ることも緻密な膜を得る上で重要である。また、成膜ガス中の酸素割合を高め、電力を最
適化することが重要である。成膜ガス中の酸素割合（上限は酸素１００％）を高め、電力
を最適化することによって成膜時のプラズマダメージを軽減することができる。そのため
、緻密な膜を得やすくなる。

また、酸化物半導体膜の成膜前または成膜中には成膜チャンバー内の水分量などを監視（
モニター）するため、四重極形質量分析計（以下、Ｑ−ｍａｓｓと呼ぶ）を常に作動させ
た状態で成膜を行うことが好ましい。

酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状
態をとる。

また、成膜条件、例えば被成膜基板の温度を２００℃以上とすることで、結晶部を含む緻
密な酸化物半導体膜、即ちＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔ
ａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を得ることもできる。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると明確な結晶部同士の境界、即ち結晶
粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡ
Ｃ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部を、試料面と概略平行な方向からＴＥＭによって観察
（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認
できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）
または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行
に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置さ
れている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」と
は、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、
８５°以上９５°以下の場合も含まれる。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＺｎＧａ_２Ｏ_４の結晶の（３１１）面に帰
属されることから、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜中の一部に、Ｚｎ
Ｇａ_２Ｏ_４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍
にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、多結晶ターゲットを用いて
成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成さ
れる。

被成膜基板の温度を２００℃以上とすると、成膜中は、スパッタリングターゲットから微
小なスパッタリング粒子が飛翔して基板上にそのスパッタリング粒子がはりつくようにし
て成膜され、且つ、基板が加熱されているため、再配列し高密度な膜となる。

この成膜中の現象を図１２、図１３、及び図１４を用いて詳細に説明する。

スパッタリングターゲットの表面にイオンが衝突すると、スパッタリングターゲットに含
まれる結晶領域は、ａ−ｂ面から劈開し、ａ−ｂ面に平行な層に沿った形状（平板状また
はペレット状）のスパッタリング粒子が剥離する。スパッタリングターゲット２００２の
表面でスパッタリングされ、放出される結晶の粒子は、ｃ軸配向であり、図１２（Ａ）に
示すような平板状のスパッタリング粒子２００１であると仮定すると、図１２（Ｂ）に示
すモデル図で模式的に表すことができる。また、平板状のスパッタリング粒子は、図１２
（Ｃ）に示すような状態、即ち最外面は（Ｇａ、Ｚｎ）Ｏ面となっていることが好ましい
。

成膜中において、酸素流量が多く、チャンバー２００３内の圧力が高いと、図１３（Ａ）
に示すように、酸素イオンが平板状のスパッタリング粒子に付着し、多くの酸素を表面に
有する状態とすることができる。この付着した酸素が抜けてしまう前に他の平板状のスパ
ッタリング粒子が積層されるため、図１４（Ｃ）に示すように、膜中に酸素を多く含ませ
ることができる。この表面吸着した酸素は酸化物半導体中の酸素欠損を低減させることに
寄与する。

また、ｃ軸配向した結晶領域を有する酸化物半導体膜が形成するには、成膜時の基板温度
を上げることが好ましい。しかし、基板温度が３５０℃よりも高い温度とすると、図１３
（Ｂ）に示すように表面吸着した酸素が放出される恐れがある。従って、基板温度は、１
５０℃以上３５０℃以下、好ましくは１６０℃以上２３０℃以下とし、成膜ガスとして酸
素ガスのみを用いると、ｃ軸配向した結晶領域を有する酸化物半導体膜、即ちＣＡＡＣ−
ＯＳ膜を形成することができる。

成膜中において、一つの平板状のスパッタリング粒子が基板２０００の面に到達して安定
する過程のモデルを図１４（Ａ）に示す。図１４（Ａ）に示すように平板状のスパッタリ
ング粒子が、結晶状態を維持したまま基板表面に到達することでＣＡＡＣ−ＯＳ膜が形成
されやすくなる。そして、平板状のスパッタリング粒子が、図１４（Ｂ）に示すように積
層されることによってＣＡＡＣ−ＯＳ膜が形成されやすくなる。なお、ＣＡＡＣ−ＯＳ膜
は、図１４（Ｃ）に示すように酸素を多く含み、酸素欠損が低減された膜となる。

基板２０００上のＣＡＡＣ−ＯＳ膜のインジウム原子は、横方向に２個以上２０個以下程
度の数が連なっており、インジウム原子を含む層を形成している。なお、インジウム原子
を含む層は、横方向に２０個より多く連なっていることもある。例えば、２個以上５０個
以下、２個以上１００個以下または２個以上５００個以下のインジウム原子が横方向に連
なっていてもよい。

また、インジウム原子を含む層は、層同士が重畳しており、その層数は１層以上２０層以
下、１層以上１０層以下または１層以上４層以下である。

このように、インジウム原子を含む層の積層体は、横方向が数個程度、縦方向が数層程度
の塊であることが多いように見える。これは、スパッタリング粒子が平板状であることに
起因すると考えられる。

また、被成膜基板の温度を高めることで、基板表面でのスパッタリング粒子のマイグレー
ションが起こりやすくなる。この作用でスパッタリング粒子は、平板状で基板表面に到達
後、わずかに移動し、平らな面（ａ−ｂ面）を基板表面に向けて付着する。そのため、表
面に垂直な方向から見てｃ軸配向した結晶領域を有する酸化物半導体膜が得やすくなる。

また、酸化物半導体膜の成膜後に、２００℃以上の加熱処理を行い、さらに緻密な膜とし
てもよい。ただし、酸化物半導体膜中の不純物元素（水素や、水など）が低減される際に
酸素欠損が生じる恐れがあるため、加熱処理を行う前に、酸化物半導体膜上または酸化物
半導体膜下に酸素過剰の絶縁層を設けておくことが好ましく、加熱処理によって酸化物半
導体膜中の酸素欠損を低減することができる。

成膜直後の酸化物半導体膜の膜質を高密度なものとすることで、薄膜でありながら単結晶
に近い緻密な膜を実現でき、膜中を酸素や水素などがほとんど拡散しないため、緻密な酸
化物半導体膜を用いた半導体装置は、信頼性の向上を実現できる。

少なくとも第２の酸化物半導体層としてＣＡＡＣ−ＯＳ膜を用い、ゲート電極層と重なる
チャネル形成領域はＣＡＡＣ−ＯＳ膜とすることが好ましい。第１の酸化物半導体層とし
てＣＡＡＣ−ＯＳ膜を用いる場合、同一の結晶構造であるため、界面に準位が少なく、高
い電界効果移動度が実現できる。また、ＣＡＡＣ−ＯＳ膜である第１の酸化物半導体層上
に接して第２の酸化物半導体層を形成すると、第１の酸化物半導体層を結晶の種としてそ
の上に形成される第２の酸化物半導体層も結晶化しやすくなり、同一の結晶構造とするこ
とができ好ましい。

電界効果移動度の高いトランジスタ構造を実現できる。

本発明の一態様を示す模式図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図及び上面図である。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示す斜視図。 半導体装置の一形態を示すブロック図。 電子機器を説明する図。 電子機器を説明する図。 （Ａ）は平板状のスパッタリング粒子の模式図であり、（Ｂ）は成膜中のモデルを示す図であり、（Ｃ）は平板状のスパッタリング粒子の状態を示すモデル図である。 （Ａ）は成膜中のモデルを示す図であり、（Ｂ）は平板状のスパッタリング粒子の酸素が放出される状態を示すモデル図である。 （Ａ）及び（Ｂ）は成膜中のモデルを示す図であり、（Ｃ）は平板状のスパッタリング粒子の状態を示すモデル図である。 半導体装置の製造装置の一例を示す上面図である。 本発明の一態様を示す上面図及び断面図及び模式図である。 本発明の一態様を示す模式図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す上面図及び断面図である。 本発明の一態様を示す断面図である。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す断面図及び回路図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。

（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図２を用いて説明
する。本実施の形態では、酸化物半導体膜を有するトランジスタの作製方法の一例を示す
。

まず、絶縁表面を有する基板４００上に絶縁膜４３３を形成し、その上にスパッタリング
法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、導電層４９１、配
線層４３４、４３６を形成する。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンな
どの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基
板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたも
のを、基板４００として用いてもよい。

絶縁膜４３３の材料は、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウ
ム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、窒化シリコン、若しくは窒化ア
ルミニウムなどの窒化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウム
などの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の
絶縁膜、又は、複数が積層された絶縁膜で形成できる。なお、「窒化酸化シリコン」とは
、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」と
は、その組成として、窒素よりも酸素の含有量が多いものをいう。ここで酸化窒化シリコ
ンとは、例として、少なくとも酸素が５０原子％以上７０原子％以下、窒素が０．５原子
％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下の範囲で含まれるもの
をいう。また、半導体素子が設けられた基板を用いる場合、絶縁膜４３３としてプラズマ
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シラン（
ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが
好ましい。この窒化シリコン膜はバリア膜としても機能し、水素又は水素化合物が、後に
形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。ま
た、プラズマＣＶＤ法の供給ガスをシラン（ＳｉＨ_４）、窒素（Ｎ_２）及びアンモニア（
ＮＨ_３）の混合ガスとして成膜された窒化シリコン膜は、供給ガスをシラン（ＳｉＨ_４）
と窒素（Ｎ_２）の混合ガスとして成膜された窒化シリコン膜よりも膜中欠陥を低減するこ
とができる。シラン（ＳｉＨ_４）、窒素（Ｎ_２）及びアンモニア（ＮＨ_３）の混合ガスと
して成膜された窒化シリコン膜を膜厚３００ｎｍ以上４００ｎｍ以下で設けることで、Ｅ
ＳＤ耐性を３００Ｖ以上とすることができる。従って、シラン（ＳｉＨ_４）、窒素（Ｎ_２
）及びアンモニア（ＮＨ_３）の混合ガスとして成膜された窒化シリコン膜を膜厚３００ｎ
ｍ以上４００ｎｍ以下形成し、その上にシラン（ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスを
供給して成膜する窒化シリコン膜を積層した積層膜を絶縁膜４３３として用いると、高い
ＥＳＤ耐性を有するバリア膜を実現できる。

導電層４９１、配線層４３４、４３６の材料は、モリブデン、チタン、タンタル、タング
ステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれら
を主成分とする合金材料を用いて形成することができる。また、導電層４９１及び配線層
４３４、４３６としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表され
る半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。導電層４９１及び
配線層４３４、４３６は、単層構造としてもよいし、積層構造としてもよい。

また、導電層４９１、配線層４３４、４３６の材料は、酸化インジウム酸化スズ、酸化タ
ングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸
化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウ
ム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用すること
もできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）以上
、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料をゲート電極層とし
て用いて、トランジスタのしきい値電圧をプラスにすることが好ましい。具体的には、Ｉ
ｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０^−１〜１×１０^−４Ω・ｃｍ、好ましくは
固有抵抗が５×１０^−２〜１×１０^−４Ω・ｃｍを有する材料をゲート電極層として用い
る。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素を含むＩ
ｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒
素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。

次いで、導電層４９１、及び配線層４３４、４３６上に酸化物絶縁膜を形成する。酸化物
絶縁膜は導電層４９１の形状を反映した表面に凸部を有する膜である。

酸化物絶縁膜としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン
、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化
ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することが
できる。酸化物絶縁膜は、単層でも積層でもよい。

そして、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））を行い、平坦化された酸化物絶縁膜４３５を形成し
、配線層４３４、４３６の上面及び導電層４９１の上面を露呈させている。ＣＭＰを行っ
た後は洗浄を行い、基板に付着している水分を除去する加熱処理を行う。ここまでの工程
を終えた断面図が図２（Ａ）に相当する。

平坦化させて加熱処理を行った後は、絶縁膜４３７と酸化物半導体膜の積層４０３を形成
する。ここまでの工程を終えた断面図が図２（Ｂ）に相当する。

そして、同一マスクを用いてパターニングを行い、絶縁膜４３７と酸化物半導体膜の積層
４０３を選択的にエッチングする。ここまでの工程を終えた断面図が図２（Ｃ）に相当す
る。絶縁膜４３７と酸化物半導体膜の積層４０３は大気に触れることなく連続的に成膜す
ると、膜界面の不純物汚染を防ぐことができ、好ましい。

絶縁膜４３７は、プラズマＣＶＤ法やスパッタ法で形成する。プラズマＣＶＤ法を用いる
場合、特にマイクロ波の電界エネルギーを利用してプラズマを発生させ、プラズマにより
絶縁膜の原料ガスを励起させ、励起させた原料ガスを被形成物上で反応させて反応物を堆
積させるプラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法ともいう。）を用いて形成する
ことが好ましい。マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜とな
ることから、当該絶縁膜を加工して形成される絶縁膜４３７も緻密な膜である。絶縁膜４
３７の膜厚は、５ｎｍ以上３００ｎｍ以下とする。

絶縁膜４３７の材料は、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウ
ム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、酸化窒化シリコン、若しくは酸
化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁
膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。

本実施の形態では、図２（Ｃ）に示すように酸化物半導体膜の積層４０３は、第１の酸化
物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第３の酸化物半導体膜４０３ｃの
順に積層した３層構造とする。

酸化物半導体膜は、二元系金属の酸化物であるＩｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉ
ｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ
−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−
Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔ
ｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ
−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−
Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ
−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物などを用いることができる。

第１の酸化物半導体膜４０３ａとしては、Ｍ１_ａＭ２_ｂＭ３_ｃＯ_ｘ（ａは０以上２以下の
実数、ｂは０より大きく５以下の実数、ｃは０以上５以下の実数、ｘは任意の実数）で表
記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比
のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上１５ｎｍ以下のＩｎ−Ｇ
ａ−Ｚｎ系酸化物膜を用いる。また、第１の酸化物半導体膜４０３ａは、非晶質構造とし
てもよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。なお、第１の酸化物半導体膜４０
３ａは、第１のＩ型酸化物半導体層と呼ぶことができる。

また、第２の酸化物半導体膜４０３ｂとしては、Ｍ４_ｄＭ５_ｅＭ６_ｆＯ_ｘ（ｄは０より大
きく５以下の実数、ｅは０以上３以下の実数、ｆは０より大きく５以下の実数、ｘは任意
の正数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝３：１：
２の原子数比のスパッタリングターゲットを用い、酸素と窒素を含む混合雰囲気、または
希ガスと酸素と窒素を含む混合雰囲気でのスパッタ法で膜厚５ｎｍ以上３０ｎｍ以下のＩ
ｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、第２の酸化物半導体膜４０３ｂはＣＡＡＣ
−ＯＳ膜とすることが好ましい。なお、第２の酸化物半導体膜４０３ｂは、Ｎ型酸化物半
導体層と呼ぶことができる。

また、第３の酸化物半導体膜４０３ｃとしては、Ｍ７_ｇＭ８_ｈＭ９_ｉＯ_ｘ（ｇは０以上２
以下の実数、ｈは０より大きく５以下の実数、ｉは０以上５以下の実数、ｘは任意の実数
）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原
子数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上３０ｎｍ以下のＩ
ｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。なお、第３の酸化物半導体膜４０３ｃは、第２のＩ
型酸化物半導体層と呼ぶことができる。また、第３の酸化物半導体膜４０３ｃは、非晶質
構造としてもよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。第３の酸化物半導体膜４
０３ｃは、ソース電極層及びドレイン電極層と接し、しきい値を決める。

このような積層構造とすることでキャリアを流す第２の酸化物半導体膜４０３ｂがシリコ
ンを含む絶縁膜に接していない構造とする。

また、第１の酸化物半導体膜４０３ａを形成する際に用いるスパッタリングターゲットと
、第２の酸化物半導体膜４０３ｂを形成する際に用いるスパッタリングターゲットは多結
晶ターゲットを用い、ＣＡＡＣ−ＯＳ膜とする。また、第１の酸化物半導体膜４０３ａと
して結晶化しやすい組成のスパッタリングターゲットを用いることで、第１の酸化物半導
体膜４０３ａと接する第２の酸化物半導体膜４０３ｂも結晶化させることができる。第１
の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂの界面に準位が少ないため、
高い電界効果移動度が実現できる。望ましくはキャリアが流れるのを第２の酸化物半導体
膜４０３ｂのみとなるように膜厚や組成を調節する。

絶縁膜４３７と第１の酸化物半導体膜４０３ａを大気に触れることなく連続的に成膜する
と、絶縁膜４３７と第１の酸化物半導体膜４０３ａの界面の不純物汚染を防ぐことができ
、第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃを大気に触れることな
く連続的に成膜すると、第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃ
の界面の不純物汚染を防ぐことができる。また、第３の酸化物半導体膜４０３ｃは、第２
の酸化物半導体膜４０３ｂが後の工程のエッチングなどにより大気に触れることから保護
する保護膜としても機能する。

第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜
４０３ｃを順次積層する工程を大気に触れることなく連続的に行う場合、図１５に上面図
を示す製造装置を用いればよい。

図１５に示す製造装置は、枚葉式マルチチャンバー設備であり、３つのスパッタ装置１０
ａ、１０ｂ、１０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給
室１１や、ロードロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５などを有し
ている。なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロ
ボットがそれぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室１３、
及び基板加熱室１５は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰
囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点
−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。図１５の製造装置
を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基板を搬送し、ロー
ドロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板加熱室１５で被処
理基板に付着している水分を真空ベークなどで除去し、その後、搬送室１３を経てスパッ
タ装置１０ｃに被処理基板を移動させ、スパッタ装置１０ｃ内で第１の酸化物半導体膜４
０３ａを成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０
ａに被処理基板を移動させ、スパッタ装置１０ａ内で第２の酸化物半導体膜４０３ｂを成
膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ｂに被処理
基板を移動させ、スパッタ装置１０ｂ内で第３の酸化物半導体膜４０３ｃを成膜する。必
要であれば、大気に触れることなく、搬送室１３を経て基板加熱室１５に被処理基板を移
動させ、加熱処理を行う。このように、図１５の製造装置を用いることによって大気に触
れることなく、作製プロセスを進めることができる。また、図１５の製造装置のスパッタ
装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを
実現できる。また、図１５の製造装置のスパッタ装置は、平行平板型スパッタリング装置
、イオンビームスパッタリング装置、または対向ターゲット式スパッタリング装置などを
用いればよい。対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、
成膜ダメージが小さいため、結晶化度の高いＣＡＡＣ−ＯＳ膜を形成することができる。

シリコンを含む絶縁膜と触れないようにすることで、キャリアを流す第２の酸化物半導体
膜４０３ｂの膜中及び膜の上下の界面にシリコンなどの不純物を混入させないように上下
の界面を第１の酸化物半導体膜４０３ａ及び第３の酸化物半導体膜４０３ｃで保護するこ
とで高い電界効果移動度を実現する。

絶縁膜４３７と酸化物半導体膜の積層４０３を形成した後、導電膜を形成する。この導電
膜を選択的にエッチングして電極層４４５ａ、４４５ｂ、及び導電層４４２が形成される
。ここまでの工程を終えた断面図が図２（Ｄ）に相当する。このエッチングの際に複数回
のエッチングを行うことで下端部に突出した領域を有する断面構造の電極を形成している
。なお、下端部に突出した領域を有する電極層４４５ａまたは電極層４４５ｂは、トラン
ジスタのソース電極層またはドレイン電極層である。電極層４４５ａは、配線層４３６上
に接して設けられ、電極層４４５ｂは、配線層４３４上に接して設けられている。

電極層４４５ａ、４４５ｂの間隔は、トランジスタのチャネル長Ｌとなる。また、トラン
ジスタのチャネル長Ｌを５０ｎｍ未満、例えば２０ｎｍ程度とする場合には、電子ビーム
を用いてレジストを露光し、現像したマスクを導電膜のエッチングマスクとして用いるこ
とが好ましい。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。ま
た、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもでき
る。電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ
〜５０ｋＶであることが好ましい。また、電流強度は、５×１０^−１２〜１×１０^−１１
Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。ま
た、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。上記条件により
、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ
以下にすることができる。

そして、電極層４４５ａ、４４５ｂ、及び導電層４４２上に絶縁膜４０２を設け、酸化物
半導体膜の積層４０３上にも絶縁膜４０２を形成する。絶縁膜４０２の材料としては、酸
化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、Ｇａ_２Ｏ_３（Ｇｄ_２Ｏ_３）膜、酸
化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミ
ニウム膜、または窒化酸化シリコン膜を用いて形成することができる。また、他の材料と
して絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物膜も絶縁膜４０２の材料として用いること
ができる。絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：
２［原子数比］のスパッタリングターゲットを用い、基板温度を室温とし、スパッタリン
グガスにアルゴン、またはアルゴンと酸素の混合ガスを用いて形成すればよい。

絶縁膜４０２は、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）を含むこ
とがより好ましい。酸化物半導体膜の積層４０３と接する絶縁層が酸素過剰領域を含むこ
とで、酸化物半導体膜の積層４０３へ酸素を供給することが可能となり、酸化物半導体膜
の積層４０３からの酸素の脱離を防止するとともに酸素欠損を補填することが可能となる
ためである。絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁
膜４０２を形成すればよい。又は、成膜後の絶縁膜４０２に酸素を導入して、酸素過剰領
域を形成してもよい。また、絶縁膜４０２は、図３（Ａ）に示すように第１の絶縁膜４０
２ａと第２の絶縁膜４０２ｂの積層構造とすることが望ましく、過剰に酸素を含む領域（
酸素過剰領域）を含む絶縁膜上に０．１７Ｗ／ｃｍ^２以上０．５Ｗ／ｃｍ^２以下、さらに
好ましくは０．２６Ｗ／ｃｍ^２以上０．３５Ｗ／ｃｍ^２以下の高周波電力を供給する条件
により、酸化シリコン膜または酸化窒化シリコン膜を形成する。具体的には、原料ガスで
あるシラン（ＳｉＨ_４）を１６０ｓｃｃｍ、原料ガスである一酸化二窒素（Ｎ_２Ｏ）を４
０００ｓｃｃｍ供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周
波電源を用いて１５００Ｗの電力を供給して酸化窒化シリコン膜を形成する。また、酸化
窒化シリコン膜を形成する際の基板温度は２２０℃とする。

次いで、絶縁膜４０２を選択的にエッチングして導電層４４２達する開口を形成した後、
導電膜を形成し、導電膜を選択的にエッチングすることで導電層４４２と電気的に接続す
る電極層４３８と、絶縁膜４０２を介して酸化物半導体膜の積層４０３上にゲート電極層
４０１とを形成する。そして、ゲート電極層４０１及び電極層４３８を覆い、バリア膜と
して機能する絶縁膜４０７を設ける。

絶縁膜４０７は、プラズマＣＶＤ法を用いて、シラン（ＳｉＨ_４）と窒素（Ｎ_２）の混合
ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜は
バリア膜として機能し、水素又は水素化合物が、後に形成する酸化物半導体層へ混入する
ことを抑制して半導体装置の信頼性を向上させる。

ゲート電極層４０１及び電極層４３８の材料は、モリブデン、チタン、タンタル、タング
ステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれら
を主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１及び
電極層４３８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される
半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１
及び電極層４３８は、単層構造としてもよいし、積層構造としてもよい。

本実施の形態では、絶縁膜４０２上に接するゲート電極層４０１として、タングステン膜
を用いる。

以上の工程で、本実施の形態のトランジスタ４１５を作製することができる（図３（Ａ）
参照）。トランジスタ４１５は、デュアルゲート構造のトランジスタの一例であり、図３
（Ａ）は、トランジスタ４１５のチャネル長方向の断面図である。なお、デュアルゲート
構造のトランジスタ４１５において、絶縁膜４３７は第１のゲート絶縁膜、絶縁膜４０２
は第２のゲート絶縁膜となる。

また、導電層４９１はトランジスタ４１５の電気的特性を制御する第２のゲート電極層（
いわゆるバッグゲートともいう）として機能することができる。例えば導電層４９１の電
位をＧＮＤ（または固定電位）とすることでトランジスタ４１５のしきい値電圧をよりプ
ラスとし、ノーマリーオフのトランジスタとすることができる。

また、導電層４９１及び絶縁膜４３７を設けなければ、図１（Ａ）に示すトップゲート構
造のトランジスタを作製することもできる。図１（Ａ）に示すトランジスタを作製する場
合、導電層４９１の間に絶縁膜４３７を形成しないという点と、酸化物絶縁膜４３５の下
方に窒化物絶縁膜４４４を設けている点以外は同一のプロセスで作製することができるた
め、ここでは詳細な説明は省略することとする。また、工程数を変更することなく、レイ
アウトを変更することで同一基板上にデュアルゲート構造のトランジスタとトップゲート
構造のトランジスタの両方を作製することもできる。

図１（Ａ）に示すトランジスタ４１８は、基板４００上に窒化物絶縁膜４４４、酸化物絶
縁膜４３５、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第３の酸
化物半導体膜４０３ｃ、第１の絶縁膜４０２ａ、第２の絶縁膜４０２ｂの順に積層され、
第２の酸化物半導体膜４０３ｂがシリコンを含む絶縁膜と離れている構成となっている。
また、窒化物絶縁膜４４４として窒化シリコン膜を用い、第２の絶縁膜４０２ｂとして窒
化シリコン膜を用いる、或いは絶縁膜４０７を窒化シリコン膜とすることが好ましく、外
部から第２の酸化物半導体膜４０３ｂへの水分の侵入や水素の侵入をブロックできるため
、トランジスタの信頼性が向上する。

また、図３（Ｂ）は、トランジスタ４１５の上面図の一例であり、図３（Ｂ）中の鎖線Ｘ
Ｙで切断した断面が図３（Ａ）に相当する。

（実施の形態２）
本実施の形態では、図１（Ａ）の構造と一部異なる図４（Ａ）の構造例およびその作製方
法を以下に示す。

まず、基板４００上に酸化物絶縁膜４３５を形成する。酸化物絶縁膜４３５としては、プ
ラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化
アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜
鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化物絶縁膜４３
５は、単層でも積層でもよい。また、必要であれば、基板４００と酸化物絶縁膜４３５の
間に窒化シリコン膜などの窒化物絶縁膜を設けてもよい。

次いで、第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂを同一マスクを
用いてパターニングを行って形成し、その後、第３の酸化物半導体膜４０３ｃを形成する
。異なるマスクを用いて形成することにより、図４（Ａ）に示すように第１の酸化物半導
体膜４０３ａの側面及び第２の酸化物半導体膜４０３ｂの側面及び上面を第３の酸化物半
導体膜４０３ｃで覆う構成とすることができる。なお、本実施の形態では、第１の酸化物
半導体層乃至第３の酸化物半導体層の全ての層が非晶質構造とする。ただし、特に限定さ
れず、第１の酸化物半導体層乃至第３の酸化物半導体層の全ての層をＣＡＡＣ−ＯＳ膜と
することも可能であり、第１の酸化物半導体層乃至第３の酸化物半導体層の少なくとも一
層を非晶質構造とすることも可能である。

次いで、導電膜を形成する。この導電膜を選択的にエッチングして電極層４４５ａ、４４
５ｂが形成される。

そして、電極層４４５ａ、４４５ｂ上に絶縁膜４０２を設け、第３の酸化物半導体膜４０
３ｃ上にも絶縁膜４０２を形成する。また、図４（Ｂ）に示すように、第２の酸化物半導
体膜４０３ｂの側面は、第３の酸化物半導体膜４０３ｃで覆われているため、絶縁膜４０
２と接しない構成となっている。

次いで、絶縁膜４０２上に導電膜を形成し、導電膜を選択的にエッチングすることで、絶
縁膜４０２を介して第３の酸化物半導体膜４０３ｃ上にゲート電極層４０１を形成する。
そして、ゲート電極層４０１を覆い、バリア膜として機能する絶縁膜４０７を設ける。

以上の工程で、図４（Ａ）に示すトランジスタ４１６を作製することができる。また、図
４（Ｃ）は上面図を示しており、鎖線Ｂ１−Ｂ２で切断した断面が図４（Ａ）に相当し、
点線Ｂ２−Ｂ３で切断した断面が図４（Ｂ）に相当する。図４（Ｃ）に示すように第３の
酸化物半導体膜４０３ｃの周縁は、第２の酸化物半導体膜４０３ｂの周縁の外側になる。

本実施の形態は実施の形態１と自由に組み合わせることができる。実施の形態１に用いた
図面と同じ符号の部分には同じ材料を用いることができる。実施の形態１に示した酸化物
半導体膜の積層４０３に代えて、第１の酸化物半導体膜４０３ａの側面及び第２の酸化物
半導体膜４０３ｂの側面及び上面を第３の酸化物半導体膜４０３ｃで覆う構成としてもよ
い。第２の酸化物半導体膜４０３ｂと電極層４４５ａの間に第３の酸化物半導体膜４０３
ｃを設けることができるためリーク電流の低減を図ることができる。

（実施の形態３）
本実施の形態では、実施の形態１に示すトランジスタを使用した半導体装置の例を図５を
用いて説明する。

図５に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５０
を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有するものである。トラ
ンジスタ６１０は、実施の形態１で示すトランジスタ４１５と同様な構造を有する例であ
る。また、図３と同じ箇所は同じ符号を用いて説明する。なお、図５（Ｂ）は図５（Ａ）
に相当する半導体装置の回路図である。

ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とする
ことが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン
など）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料
を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラン
ジスタは、その特性により長時間の電荷保持を可能とする。

半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半
導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領
域は、半導体基板中、又は半導体基板上に形成することができる。図５（Ａ）に示す半導
体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例
である。

図５（Ａ）に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該
単結晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の
半導体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トラ
ンジスタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０
及びトランジスタ７５０は電気的に接続されたＣＭＯＳ（相補型金属酸化物半導体：Ｃｏ
ｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路
７６０を形成している。

なお、本実施の形態では、基板７００としてｐ型の導電型を有する単結晶シリコン基板を
用いているため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ
型を付与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル
形成領域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ
）やヒ素（Ａｓ）等を用いることができる。

よって、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導電
型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加する
ことによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（Ｂ
）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。

一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純
物元素を添加してｐウェルを形成してもよい。

トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ
Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソース
領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、ゲー
ト電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不純物
領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられてお
り、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が異な
るｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができる。

トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域と
して機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型不
純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型不
純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５１
の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７５
６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域７
５５を自己整合的に形成することができる。

基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８９
により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８、
及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６８
７に形成された開口を介してｎ型不純物領域７４５に接する配線層６４７と、絶縁膜７８
８及び絶縁膜６８７に形成された開口を介してｐ型不純物領域７５５に接する配線層６５
７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及びトランジスタ７５０
を電気的に接続する配線層７４８が形成されている。配線層７４８は、絶縁膜７８８及び
絶縁膜６８７に形成されてｎ型不純物領域７４５に達する開口でｎ型不純物領域７４５と
電気的に接続され、絶縁膜７８８及び絶縁膜６８７に形成されてｐ型不純物領域７５５に
達する開口でｐ型不純物領域７５５と電気的に接続される。

絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が設けられ
、絶縁膜６８６上に配線層６５８が形成されている。配線層６５８は、絶縁膜７８８、絶
縁膜６８７、及び絶縁膜６８６に形成された開口を介してゲート配線と電気的に接続され
ている。ゲート配線は、ゲート絶縁膜７４２、またはゲート絶縁膜７５２上に形成されて
おり、ゲート配線がそれぞれ枝分かれしてゲート電極層７４１及びゲート電極層７５１と
なっている。

また、本実施の形態の半導体装置は図５（Ａ）に示す構成に限定されず、トランジスタ７
４０、７５０としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有
さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、
ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。ま
た、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。

次に、図５の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説
明する。

絶縁膜６８６及び配線層６５８上に絶縁膜６８４が積層され、絶縁膜６８４上に、導電層
４９１と配線層６９２が形成されている。

導電層４９１、及び配線層６９２上に酸化物絶縁膜４３５が設けられている。酸化物絶縁
膜４３５上には、絶縁膜４３７と、絶縁膜４３７上に第１の酸化物半導体膜４０３ａと、
第１の酸化物半導体膜４０３ａ上に第１の酸化物半導体膜４０３ａと組成の異なる第２の
酸化物半導体膜４０３ｂと、第１の酸化物半導体膜４０３ａと組成がほぼ同じ第３の酸化
物半導体膜４０３ｃとを有する。そして、第３の酸化物半導体膜４０３ｃ上に、突出した
領域を下端部に有する電極層４４５ａ、及び突出した領域を下端部に有する電極層４４５
ｂを有する。第２の酸化物半導体膜４０３ｂのうち、電極層４４５ａ及び電極層４４５ｂ
と重なっていない領域（チャネル形成領域）上に接して絶縁膜４０２を有し、その上にゲ
ート電極層４０１が設けられている。

また、容量素子６９０もトランジスタ６１０と同一の酸化物絶縁膜４３５上に工程を増や
すことなく形成しており、容量素子６９０は、電極層４４５ａを一方の電極とし、容量電
極層６９３をもう一方の電極とし、それらの間に設けられた絶縁膜４０２を誘電体とする
容量である。なお、容量電極層６９３はゲート電極層４０１と同じ工程で形成される。

導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の電
気的特性を制御するバッグゲートとして機能させる。なお、導電層４９１は静電気に対す
る静電遮蔽機能も有する。ただし、導電層４９１を用いてトランジスタ６１０のしきい値
を制御し、ノーマリーオフのトランジスタとする必要がない場合には、導電層４９１を設
けなくともよい。また、ある特定の回路の一部にトランジスタ６１０を用いる場合に導電
層４９１を設けると支障がでる恐れがある場合には、その回路には設けなくともよい。

配線層６９２は、絶縁膜６８４に形成された開口を介して配線層６５８と電気的に接続す
る。本実施の形態において、絶縁膜６８４はＣＭＰ法による平坦化処理を行っている例で
ある。

絶縁膜６８４は半導体装置において下部と上部の間に設けられており、上部のトランジス
タ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しない
ように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶縁
膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。絶縁
膜６８４は、実施の形態１に示した絶縁膜４３３と同じ材料を用いることができる。

トランジスタ６１０は実施の形態１に示した作製方法に従って作製すれば、トランジスタ
４１５と同様に作製することができる。そして、絶縁膜４０７を形成した後、層間絶縁膜
４８５を形成する。さらに、層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線上
方に他の半導体素子や配線などを形成して多層構造を有する半導体装置を作製してもよい
。

また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることがで
きる。

（実施の形態４）
実施の形態１に示すトランジスタを使用した半導体装置の他の例として、論理回路である
ＮＯＲ型回路の断面図の一例を図６（Ａ）に示す。図６（Ｂ）は図６（Ａ）に対応するＮ
ＯＲ型回路の回路図であり、図６（Ｃ）はＮＡＮＤ型回路の回路図である。

図６（Ａ）及び図６（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであ
るトランジスタ８０１、８０２は、図５に示すトランジスタ７５０と同様な構造を有する
、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トラ
ンジスタであるトランジスタ８０３、８０４は、図５に示すトランジスタ６１０、及び実
施の形態１で示すトランジスタ４１５と同様な構造を有するチャネル形成領域に酸化物半
導体膜を用いたトランジスタを用いる。

なお、図６（Ａ）及び図６（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３、８
０４は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特
性を形御する導電層４９１を設ける。該導電層の電位を制御し、例えばＧＮＤとすること
でトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフ
のトランジスタとすることができる。なお、本実施の形態は、ＮＯＲ型回路において、ト
ランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能できる該
導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートと
して機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。

図６（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シ
リコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜の
積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。

トランジスタ８０３のゲート電極層４０１は配線層８３２と電気的に接続している。また
、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８０３の
ゲート電極層４０１は、埋め込み配線と電気的に接続し、埋め込み配線は、電極層８４２
と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜４８６と、第２の
バリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれ
た低抵抗導電層４８７とで構成される。

埋め込み配線は、層間絶縁膜４８５に電極層８４２に達するコンタクトホールを形成し、
第１のバリア金属膜４８６を成膜し、その上に低抵抗導電層４８７を形成するための銅ま
たは銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層
４８７を保護するため、第２のバリア金属膜４８８を形成する。埋め込み配線は、第１の
バリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２
のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。

第１のバリア金属膜４８６、及び第２のバリア金属膜４８８は、低抵抗導電層４８７に含
まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデ
ン膜、窒化タングステン膜などを用いる。

配線層８３２は絶縁膜８２６及び絶縁膜８３０に形成された開口に設けられ、配線層８３
５は絶縁膜８３３に形成された開口に設けられ、電極層８４２は配線層８３５上に形成さ
れる。

トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジ
スタ８０３の電極層４４５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成さ
れた開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられている。
なお、電極層４４５ａまたは電極層４４５ｂは、トランジスタ８０３のソース電極層また
はドレイン電極層である。

絶縁膜４３７上に接して第１の酸化物半導体膜４０３ａが形成され、第２の酸化物半導体
膜４０３ｂ上に接して、第３の酸化物半導体膜４０３ｃが形成される。また、絶縁膜４３
７及び絶縁膜４０２によって、不必要な酸素の放出が抑制でき、第２の酸化物半導体膜４
０３ｂを酸素過剰な状態に維持することができる。従って、トランジスタ８０３において
、効率よく第２の酸化物半導体膜４０３ｂ中及び界面の酸素欠損の補填を行うことが可能
となる。トランジスタ８０４も、トランジスタ８０３と同様の構成であり、同様の効果を
有する。

図６（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８
１１、８１４は、図５に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型トラ
ンジスタであるトランジスタ８１２、８１３は、図５に示すトランジスタ６１０と同様な
構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。

なお、図６（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化
物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する
導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１
２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとす
ることができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１２
及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気的
に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電
層はそれぞれ独立して電気的に制御される構造であってもよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
。

また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化
を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製
方法を提供することができる。

また、本実施の形態では、実施の形態１に示すトランジスタを使用したＮＯＲ型回路とＮ
ＡＮＤ型回路の例を示したが、特に限定されず、実施の形態１または実施の形態２に示す
トランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、
実施の形態１または実施の形態２に示すトランジスタを使用して電力が供給されない状況
でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置
）を作製することもできる。

図７に半導体装置の回路図を示す。

図７において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層と
は、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイ
ン電極層とは、電気的に接続されている。トランジスタ１６０は、本実施の形態で示した
トランジスタ７４０、７５０、８０２を用いることができる。

また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイ
ン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジ
スタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０
のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の他方は、容
量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容
量素子１６４の電極の他方は電気的に接続されている。

トランジスタ１６２は、実施の形態１または実施の形態２で示すトランジスタ４１５、４
１６、４１７のいずれか一の構造を用いることができる。

図７に示す回路構成を有する半導体装置では、トランジスタ１６０のゲート電極層の電位
が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが
可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより
、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与
えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる
（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷
、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線
の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ
状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持され
る（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層
の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート
電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベ
ル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲ
ート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより
低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン
状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線
の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、トランジスタ１６０
のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレ
ベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば
、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合に
は、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ
状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を
読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態
にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずト
ランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。

図８に異なる記憶装置の構造の一形態の例を示す。

図８は、記憶装置の斜視図である。図８に示す記憶装置は上部に記憶回路としてメモリセ
ルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）乃至メモリセルアレ
イ３４００（ｎ）ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００（
１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４を
有する。

図８では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ３
４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ３
４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル
３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例
えば、本実施の形態において説明した図７の回路構成と同様の構成とすることもできる。

なお、メモリセル３１７０ａ及びメモリセル３１７０ｂに含まれるトランジスタは、酸化
物半導体膜にチャネル形成領域を有するトランジスタを用いる。酸化物半導体膜にチャネ
ル形成領域を有するトランジスタの構成については、実施の形態１において説明した構成
と同様であるため、説明は省略する。

また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用
いたトランジスタを有する。例えば、半導体材料（例えば、シリコンなど）を含む基板に
素子分離絶縁層を設け、素子分離絶縁層に囲まれた領域にチャネル形成領域となる領域を
形成することによって得られるトランジスタとすることができる。なお、トランジスタは
、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜に
チャネル形成領域が形成されるトランジスタであってもよい。

メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）及び論理回路３０
０４は層間絶縁層を間に介して積層され、層間絶縁層を貫通する電極や配線によって適宜
電気的接続等を行うことができる。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっ
ても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。

また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み
合わせることができる。

（実施の形態５）
本実施の形態では、半導体装置の一例として、実施の形態１または実施の形態２で示すト
ランジスタ４１５、４１６、４１８、または実施の形態７または実施の形態８で示すトラ
ンジスタ１２０、１２１、１２２、１２３、１３０のいずれか一を少なくとも一部に用い
たＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。

図９（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図９（Ａ）に示すＣＰＵ
は、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ
／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ
Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを
用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよ
い。もちろん、図９（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、
実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレ
ジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイ
ミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号Ｃ
ＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各
種回路に供給する。

図９（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジ
スタ１１９６のメモリセルには、上記実施の形態４に開示したメモリセルを用いることが
できる。

図９（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１か
らの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ
１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、
容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保
持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行わ
れる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き
換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することがで
きる。

電源停止に関しては、図９（Ｂ）または図９（Ｃ）に示すように、メモリセル群と、電源
電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け
ることにより行うことができる。以下に図９（Ｂ）及び図９（Ｃ）の回路の説明を行う。

図９（Ｂ）及び図９（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング
素子に、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１８、
または実施の形態７または実施の形態８で示すトランジスタ１２０、１２１、１２２、１
２３、１３０のいずれか一を含む記憶回路の構成の一例を示す。

図９（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数
有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実
施の形態３に記載されているメモリセルを用いることができる。メモリセル群１１４３が
有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電
源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１
１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図９（Ｂ）では、スイッチング素子１１４１として、実施の形態１または実施の形態２で
示すトランジスタ４１５、４１６、４１８のいずれか一を用いており、該トランジスタは
、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図９（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成
を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング
素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、
上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよい
し、直列と並列が組み合わされて接続されていてもよい。

また、図９（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有す
る各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、
スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていて
もよい。

また、図９（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッ
チング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置
の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモ
リセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。

ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型
或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生す
る画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレ
オ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話
、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機
器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装
置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器
洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵
庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げ
られる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用
ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや
、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範
疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と
電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）
、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付
自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコ
プター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。
これらの電子機器の具体例を図１０、及び図１１に示す。

図１０（Ａ）及び図１０（Ｂ）は２つ折り可能なタブレット型端末である。図１０（Ａ）
は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部
９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モー
ド切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。

図１０（Ａ）及び図１０（Ｂ）に示すような携帯機器においては、画像データの一時記憶
などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態４に
説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半
導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、図１０（
Ａ）及び図１０（Ｂ）に示すような携帯機器においては、画像処理や演算処理を行うＣＰ
Ｕが使用されている。そのＣＰＵに実施の形態５に示したＣＰＵを用いることが可能であ
り、用いた場合、携帯機器の消費電力を低減することができる。

また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表
示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部
９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分
の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部
９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示
部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂ
を表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。

また、図１０（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

図１０（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１０（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１０（Ａ）及び図１０（Ｂ）に示したタブレット型端末は、様々な情
報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻など
を表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入
力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有するこ
とができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用
いると、小型化を図れる等の利点がある。

また、図１０（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１０（Ｃ
）にブロック図を示し説明する。図１０（Ｃ）には、太陽電池９６３３、バッテリー９６
３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、
表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６
、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１０（Ｂ）に示す充放電制御回
路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。

図１１（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が
組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を
出力することが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装
置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃ
ｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を
用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装
置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを
介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から
受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行う
ことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えてい
てもよい。テレビジョン装置８０００は、実施の形態４に示すメモリや、実施の形態５に
示したＣＰＵを用いることが可能である。

図１１（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナ
ーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００
は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１１（Ａ）において
、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８
２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２
０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵを
エアコンディショナーのＣＰＵに用いることによって省電力化が図れる。

図１１（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備え
る電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室
用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１１（Ａ）では、Ｃ
ＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを
電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。

図１１（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７０
０には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７
０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図
示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施
の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が
図れる。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を
組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報
（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負
荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９
７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エ
ネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合
は、図示していないが、直流を交流に変換するインバータも内蔵される。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態７）
本実施の形態では、半導体装置の一形態を、図１６を用いて説明する。

なお、図１６（Ｂ）に示すトランジスタ１２３の断面図は、図１６（Ａ）に示す上面図の
鎖線Ａ−Ｂで切断した構造図である。

図１６に示すトランジスタ１２３は、基板１００上に設けられた下地絶縁層１３３と、下
地絶縁層１３３上に設けられ、少なくともチャネル形成領域１０３ｂ、低抵抗領域１０４
ｃ及び低抵抗領域１０８ｃを含む酸化物半導体積層１０９と、チャネル形成領域１０３ｂ
上に設けられたゲート絶縁層１０２及びゲート電極層１０１と、酸化物半導体積層１０９
、ゲート絶縁層１０２及びゲート電極層１０１上の窒化シリコン膜１０７と、窒化シリコ
ン膜１０７に設けられた開口を介して低抵抗領域１０４ｃ及び低抵抗領域１０８ｃとそれ
ぞれ電気的に接続する電極層１０５ａ、１０５ｂとを有する。電極層１０５ａ、１０５ｂ
はソース電極層またはドレイン電極層として機能する。

なお、上記構成において、下地絶縁層１３３は積層であり、第１の下地絶縁層１３３ａ上
に第２の下地絶縁層１３３ｂを有している。第１の下地絶縁層１３３ａとして窒化シリコ
ン膜を用い、第２の下地絶縁層１３３ｂとして酸化シリコン膜を用いる。また、ゲート絶
縁層１０２は積層であり、第１のゲート絶縁層１０２ａ上に第２のゲート絶縁層１０２ｂ
を有している。第１のゲート絶縁層１０２ａとして酸化シリコン膜を用い、第２のゲート
絶縁層１０２ｂとして窒化シリコン膜を用いる。また、窒化シリコン膜１０７で覆われて
いるため、外部からチャネル形成領域１０３ｂへの水分の侵入や水素の侵入をブロックで
きるため、トランジスタ１２３の信頼性が向上する。

また、上記構成において、酸化物半導体積層１０９は、３層の酸化物半導体層からなり、
第１の領域１０４ａ、第２の領域１０３ａ、第３の領域１０８ａを有する１層目の酸化物
半導体層Ｓ１と、第４の領域１０４ｂ、チャネル形成領域１０３ｂ、第５の領域１０８ｂ
を有する２層目の酸化物半導体層Ｓ２と、低抵抗領域１０４ｃと、第６の領域１０３ｃと
、低抵抗領域１０８ｃとを有する３層目の酸化物半導体層Ｓ３とが順次積層されている。
３層の酸化物半導体層は結晶構造を有する膜としてもよいし、非晶質構造を有する膜とし
てもよい。

また、３層の酸化物半導体層のうち、２層目の酸化物半導体層の膜厚を他の酸化物半導体
層の膜厚より小さくする。３層の酸化物半導体層のそれぞれの膜厚は５ｎｍ以上４０ｎｍ
以下とする。また、２層目の酸化物半導体層の材料は、他の酸化物半導体層よりもキャリ
ア密度が高く、導電率σが大きい酸化物半導体であれば特に限定されない。

例えば、１層目の酸化物半導体層Ｓ１として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比
のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、２
層目の酸化物半導体層Ｓ２として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタ
リングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、３層目の酸化
物半導体層Ｓ３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングター
ゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いてもよい。この３層の場合
、各酸化物半導体層の形成時において、希ガスよりも酸素を多く含む混合雰囲気、好まし
くは酸素雰囲気（酸素１００％）でのスパッタ法で成膜することが好ましく、得られる３
層の酸化物半導体層は全てＩ型酸化物半導体層とも呼べる。Ｉ型酸化物半導体層は、酸化
物半導体層の主成分以外の不純物が極力含まれないように高純度化し、Ｉ型（真性半導体
）又はそれに近づけている。そうすることにより、フェルミ準位（Ｅｆ）は真性フェルミ
準位（Ｅｉ）と同じレベルにまですることができる。

また、他の積層の組み合わせとして、１層目の酸化物半導体層Ｓ１としてＩｎ：Ｇａ：Ｚ
ｎ＝１：３：２の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−
Ｚｎ系酸化物膜を用い、２層目の酸化物半導体層Ｓ２として、窒素雰囲気下でＩｎ：Ｇａ
：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇ
ａ−Ｚｎ系酸化物膜を用い、３層目の酸化物半導体層Ｓ３として、Ｉｎ：Ｇａ：Ｚｎ＝１
：１：１の原子数比のスパッタリングターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系
酸化物膜を用いてもよい。２層目の酸化物半導体層Ｓ２の形成時において、酸素よりも窒
素を多く含む混合雰囲気、好ましくは窒素雰囲気（窒素１００％）でのスパッタ法で成膜
することが好ましく、得られる２層目の酸化物半導体層はＮ^＋型酸化物半導体層とも呼べ
る。この３層の場合、Ｉ型層、Ｎ^＋型層、Ｉ型層の順で積層されているとも呼べる。

また、他の積層の組み合わせとして、１層目の酸化物半導体層Ｓ１として酸素と窒素の混
合雰囲気下でＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用
いて成膜される窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、２層目の酸化物半導体層
Ｓ２として、窒素雰囲気下でＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリング
ターゲットを用いて成膜される窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜を用い、３層目の
酸化物半導体層Ｓ３として、酸素と窒素の混合雰囲気下でＩｎ：Ｇａ：Ｚｎ＝１：１：１
の原子数比のスパッタリングターゲットを用いて成膜される窒素を含むＩｎ−Ｇａ−Ｚｎ
系酸化物膜を用いてもよい。１層目の酸化物半導体層Ｓ１及び３層目の酸化物半導体層Ｓ
３の形成時において、窒素よりも酸素を多く含む混合雰囲気でのスパッタ法で成膜するこ
とが好ましく、得られる１層目及び３層目の酸化物半導体層はＮ⁻型酸化物半導体層とも
呼べる。この３層の場合、Ｎ⁻型層、Ｎ^＋型層、Ｎ⁻型層の順で積層されているとも呼べ
る。

また、３層の酸化物半導体層は、順次積層する工程を大気に触れることなく連続的に行う
場合、図１５に上面図を示す製造装置を用いればよい。

また、図１５の製造装置のスパッタ装置は、平行平板型スパッタリング装置、イオンビー
ムスパッタリング装置、または対向ターゲット式スパッタリング装置などを用いればよい
。対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、成膜ダメージ
が小さいため、結晶化度の高いＣＡＡＣ−ＯＳ膜を形成することができる。

また、低抵抗領域１０４ｃ、及び低抵抗領域１０８ｃは、窒化シリコン膜１０７が接して
形成されているため、第６の領域１０３ｃよりも窒素濃度が高く、低抵抗となっている。
また、本実施の形態では、低抵抗領域１０４ｃ、及び低抵抗領域１０８ｃよりもチャネル
形成領域１０３ｂは、導電率σを大きくする。

上記構成において、チャネル形成領域１０３ｂは、下地絶縁層１３３との間に第２の領域
１０３ａが設けられ、シリコンを含む下地絶縁層１３３から離れている。第２の領域１０
３ａは、下地絶縁層１３３からのシリコンの混入を防止している。また、チャネル形成領
域１０３ｂは、ゲート絶縁層１０２との間に第６の領域１０３ｃが設けられ、シリコンを
含むゲート絶縁層１０２から離れている。このようにキャリアを流すチャネル形成領域１
０３ｂがシリコンを含む絶縁膜から離れている埋め込みチャネル構造のトランジスタ１２
３となっている。

図１６（Ｃ）に示すエネルギーバンド図は、図１６（Ｂ）におけるＣ−Ｃ’間のエネルギ
ーバンド図である。図１６（Ｃ）に示すように、２層目の酸化物半導体層Ｓ２の伝導帯の
底のエネルギーレベルが１層目の酸化物半導体層Ｓ１と３層目の酸化物半導体層Ｓ３の伝
導帯の底のエネルギーレベルよりも低く、伝導帯が凹構造を形成すければよい。

第２の領域１０３ａを設けることにより、チャネル形成領域１０３ｂにシリコンなどの不
純物が混入することを防ぎ、トランジスタの電界効果移動度の低下を防止している。また
、チャネル形成領域１０３ｂに導電率σが大きい酸化物半導体を用いることで高い電界効
果移動度が実現できる。また、チャネル形成領域１０３ｂ上に設けられた第６の領域１０
３ｃは空乏化して十分に低いオフ電流を実現できる。

また、図１６（Ｃ）に示すエネルギーバンド図は一例であって限定されない。例えば、２
層目の酸化物半導体層Ｓ２の成膜途中で成膜条件またはスパッタリングターゲットを変え
て層Ｓ２１と層Ｓ２２を形成し、図１７（Ａ）に示すようなエネルギーバンド図となるよ
うにしてもよい。層Ｓ２１と層Ｓ２２の合計膜厚は１５ｎｍ以上３０ｎｍ以下とすること
が好ましい。また、３層目の酸化物半導体層Ｓ３は、実質的なチャネル長になりうるため
、１層目の酸化物半導体層Ｓ１及び２層目の酸化物半導体層Ｓ２よりも厚いほうが好まし
い。

また、２層目の酸化物半導体層Ｓ２の成膜途中で連続的に成膜条件を変えて層Ｓ２１と層
Ｓ２２を形成し、図１７（Ｂ）に示すようなエネルギーバンド図となるようにしてもよい
。

また、３層目の酸化物半導体層Ｓ３の成膜途中で連続的に成膜条件を変えて層Ｓ３１と層
Ｓ３２を形成し、図１７（Ｃ）に示すようなエネルギーバンド図となるようにしてもよい
。層Ｓ３１と層Ｓ３２の合計膜厚は１５ｎｍ以上３０ｎｍ以下とすることが好ましい。

（実施の形態８）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１８を用いて説
明する。本実施の形態では、不純物元素（ドーパントともいう）を添加して低抵抗領域１
０４ｃ及び低抵抗領域１０８ｃを形成することにより、チャネル形成領域１０３ｂよりも
電気的抵抗が低い領域としたトランジスタ１２０の作製方法の一例を示す。

まず、基板１００上に下地絶縁層１３３を成膜する。

使用できる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性
を有していることが必要となる。基板１００としてシリコンや炭化シリコンなどの単結晶
半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板等を用い
てもよい。また、ＳＯＩ基板、半導体基板上に半導体素子が設けられたものなどを用いる
ことができる。また、バリウムホウケイ酸ガラスやアルミのホウケイ酸ガラスなどのガラ
ス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。

下地絶縁層１３３は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐ
ｉｔａｘｙ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、パ
ルスレーザ堆積法（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＬＤ法）、Ａ
ＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができ
る。なお、下地絶縁層１３３をスパッタリング法を用いて形成すると、水素等の不純物元
素を低減することができる。

また、下地絶縁層１３３の材料は、実施の形態１に示した絶縁膜４３３と同一の材料を用
いることができる。

下地絶縁層１３３は、後に形成される１層目の酸化物半導体層と接するため、層中（バル
ク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば
、下地絶縁層１３３として、酸化珪素膜を用いる場合には、ＳｉＯ_{（２＋α）}（ただし、
α＞０）とする。

続いて、下地絶縁層１３３上に酸化物半導体層の積層を形成する。

１層目の酸化物半導体層Ｓ１としては、Ｍ１_ａＭ２_ｂＭ３_ｃＯ_ｘ（ａは０以上２以下の実
数、ｂは０より大きく５以下の実数、ｃは０以上５以下の実数、ｘは任意の実数）で表記
できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比の
スパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上４０ｎｍ以下のＩｎ−Ｇａ
−Ｚｎ系酸化物膜を用いる。また、１層目の酸化物半導体層は、非晶質構造としてもよい
が、ＣＡＡＣ−ＯＳ膜とすることが好ましい。

また、２層目の酸化物半導体層Ｓ２としては、Ｍ４_ｄＭ５_ｅＭ６_ｆＯ_ｘ（ｄは０より大き
く５以下の実数、ｅは０以上３以下の実数、ｆは０より大きく、５以下の実数、ｘは任意
の正数）で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝３：１：
２の原子数比のスパッタリングターゲットを用い、酸素雰囲気、酸素と窒素を含む混合雰
囲気、または希ガスと酸素と窒素を含む混合雰囲気、または窒素雰囲気でのスパッタ法で
膜厚５ｎｍ以上４０ｎｍ以下のＩｎ−Ｇａ−Ｚｎ系酸化物膜を成膜する。また、２層目の
酸化物半導体層はＣＡＡＣ−ＯＳ膜とすることが好ましい。

また、３層目の酸化物半導体層Ｓ３としては、Ｍ７_ｇＭ８_ｈＭ９_ｉＯ_ｘ（ｇは０以上２以
下の実数、ｈは０より大きく５以下の実数、ｉは０以上５以下の実数、ｘは任意の実数）
で表記できる材料膜を用いる。本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子
数比のスパッタリングターゲットを用いて成膜される膜厚５ｎｍ以上４０ｎｍ以下のＩｎ
−Ｇａ−Ｚｎ系酸化物膜を用いる。また、３層目の酸化物半導体層は、非晶質構造として
もよいが、ＣＡＡＣ−ＯＳ膜とすることが好ましい。３層目の酸化物半導体層は、ソース
電極層またはドレイン電極層と接し、しきい値を決める。

このような積層構造とすることで後に形成される２層目の酸化物半導体層の一部であるチ
ャネル形成領域がシリコンを含む絶縁膜に接していない構造とする。

なお、３層の酸化物半導体層を形成する際に用いるスパッタリングターゲットは多結晶タ
ーゲットを用い、ＣＡＡＣ−ＯＳ膜とする。

次に、３層の酸化物半導体層上にフォトリソグラフィ工程によりマスクを形成した後、該
マスクを用いて３層の酸化物半導体層の一部をエッチングすることで、図１８（Ａ）に示
すように、酸化物半導体層の積層を形成する。この後、マスクを除去する。この段階にお
いて、寄生チャネルの発生を防止するため、１層目の酸化物半導体層の端面が下地絶縁層
１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以
下とする。また、２層目の酸化物半導体層の端面が下地絶縁層１３３の表面となすテーパ
角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。また、３層目の
酸化物半導体層の端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以
下、好ましくは２０°以上４０°以下とする。

なお、２層目の酸化物半導体層に下地絶縁層１３３から酸素を供給するための加熱処理は
、酸化物半導体層を島状に加工する前に行ってもよいし、島状に加工した後に行ってもよ
い。ただし、島状に加工するよりも前に加熱処理を行うことで、下地絶縁層１３３から外
部に放出される酸素の量が少ないため、より多くの酸素を２層目の酸化物半導体層に供給
できる。

続いて、酸化物半導体層の積層上にゲート絶縁層１０２を形成する。

ゲート絶縁層１０２の材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸
化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物
絶縁層を用いることが好ましい。また、酸化ハフニウム、酸化イットリウム、ハフニウム
シリケート（ＨｆＳｉ_ｘＯ_ｙ、ｘ＞０、ｙ＞０）、窒素が添加されたハフニウムシリケー
ト、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ、ｘ＞０、ｙ＞０）、酸化ランタン、など
のＨｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁
層１０２は、単層構造としてもよいし、積層構造としてもよい。ゲート絶縁層１０２を積
層構造とする場合、３層目の酸化物半導体層と接しないのであれば窒化シリコン膜を用い
ることもできる。

ゲート絶縁層１０２の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢ
Ｅ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲー
ト絶縁層は、スパッタリングターゲット表面に対し、略垂直に複数の基板表面がセットさ
れた状態で成膜を行うスパッタ装置を用いて成膜してもよい。

また、ゲート絶縁層１０２は、下地絶縁層１３３と同様に酸化物半導体層と接するため、
層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好まし
い。

本実施の形態では、ゲート絶縁層１０２として、ＣＶＤ法を用いた膜厚２０ｎｍの酸化窒
化シリコン膜を用いる。

続いて、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりマ
スクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、ゲート電極
層１０１を形成する。

ゲート電極層１０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニ
ウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて形成することができる。また、ゲート電極層１０１としてリン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなど
のシリサイド膜を用いてもよい。さらに、インジウムスズ酸化物、酸化タングステンを含
むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含む
インジウム酸化物、酸化チタンを含むインジウムスズ酸化物、インジウム亜鉛酸化物、酸
化珪素を添加したインジウムスズ酸化物などの導電性材料を適用することもできる。また
、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁層１０２と接するゲート電極層１０１の一層として、窒素を含む金属酸
化物、具体的には窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や
、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ
膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができ
る。これらの膜は５ｅＶ以上、または５．５ｅＶ以上の仕事関数を有し、ゲート電極とし
て用いた場合、トランジスタの閾値電圧をプラスにすることができ、いわゆるノーマリオ
フのスイッチング素子を実現できる。

ゲート電極層１０１の膜厚は、５０ｎｍ以上３００ｎｍ以下が好ましい。本実施の形態で
は、スパッタリング法を用いて、膜厚３０ｎｍの窒化タンタルと膜厚２００ｎｍのタング
ステンの積層を成膜する。

次いで、ゲート電極層１０１をマスクとして、ゲート絶縁層１０２を選択的に除去し、３
層の酸化物半導体層の一部を露呈させる。ここまでの段階で、図１８（Ａ）に示す構造と
なる。

次いで、ゲート電極層１０１をマスクとして、酸化物半導体層に抵抗を低減させる不純物
元素を導入し、ゲート電極層と重畳しない領域に低抵抗領域を形成する。不純物元素の導
入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンイン
プランテーション法などを用いることができる。

導入する不純物元素は、リン、ボロン、窒素、ヒ素、アルゴン、アルミニウム、またはこ
れらを含む分子イオンなどを用いることができる。これらの元素のドーズ量は、１×１０
^１３〜５×１０^１６ｉｏｎｓ／ｃｍ^２とするのが好ましい。また、不純物元素としてリン
を導入する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。

また、３層の酸化物半導体層に不純物元素を導入する処理は、複数回行っても良い。３層
の酸化物半導体層に不純物元素を導入する処理を複数回行う場合、不純物元素は複数回す
べてにおいて同じであってもよいし、１回の処理毎に変えてもよい。

ここで、不純物元素を導入しておくことにより、３層の酸化物半導体層の抵抗を低減でき
ると共に、３層の酸化物半導体層に打ち込むことで、アモルファス化することによって、
後に形成される窒化シリコン膜の形成時に最表面の酸化物半導体層への窒素の拡散が起こ
りやすく、より低抵抗領域の抵抗を低減することができる。

なお、不純物元素を導入する条件や、３層の酸化物半導体層の膜厚にもよるが、少なくと
も３層目の酸化物半導体層Ｓ３のゲート電極層と重畳しない領域に低抵抗領域を形成する
。また、２層目の酸化物半導体層Ｓ２のゲート電極層と重畳しない領域に不純物元素を導
入することもでき、１層目の酸化物半導体層Ｓ１のゲート電極層と重畳しない領域に不純
物元素を導入することもできる。本実施の形態では２層目の酸化物半導体層Ｓ２のゲート
電極層と重畳しない領域にも不純物元素を導入し、１層目の酸化物半導体層Ｓ１のゲート
電極層と重畳しない領域にも不純物元素を導入する。ここまでの段階で、図１８（Ｂ）に
示す構造となる。

次いで、ゲート電極層１０１を覆い、且つ、３層目の酸化物半導体層上に接する窒化シリ
コン膜１０７を形成する。窒化シリコン膜１０７は、プラズマＣＶＤ法を用いて、シラン
（ＳｉＨ_４）と窒素（Ｎ_２）の混合ガスを供給して成膜する窒化シリコン膜を用いること
が好ましい。この窒化シリコン膜はバリア膜としても機能し、水素又は水素化合物が、後
に形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。
また、窒化シリコン膜１０７は、窒素雰囲気でのスパッタ法を用いて形成してもよい。窒
化シリコン膜１０７に接する酸化物半導体層の表面付近の領域には、窒素が導入されて低
抵抗化する。

以上の工程により、第１の領域１０４ａ、第２の領域１０３ａ、第３の領域１０８ａを有
する１層目の酸化物半導体層Ｓ１と、第４の領域１０４ｂ、チャネル形成領域１０３ｂ、
第５の領域１０８ｂを有する２層目の酸化物半導体層Ｓ２と、低抵抗領域１０４ｃと、第
６の領域１０３ｃと、低抵抗領域１０８ｃとを有する３層目の酸化物半導体層Ｓ３とから
なる酸化物半導体積層１０９を形成することができる。

低抵抗領域１０４ｃ、及び低抵抗領域１０８ｃは、不純物元素が添加され、非晶質構造と
なっており、さらに窒素が拡散されているため、窒素の含有量が、第６の領域１０３ｃよ
りも多い。また、１層目の酸化物半導体層Ｓ１のゲート電極層と重畳しない領域である第
１の領域１０４ａ、及び第３の領域１０８ａは、不純物元素が添加され、非晶質構造とな
っている。

続いて、窒化シリコン膜１０７の低抵抗領域１０４ｃ及び低抵抗領域１０８ｃと重畳する
領域の一部をエッチングし、低抵抗領域１０４ｃ及び低抵抗領域１０８ｃに達する開口を
形成する。開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。エッ
チングはドライエッチングでも、ウェットエッチングでもよく、双方を組み合わせて開口
を形成してもよい。また、該開口は低抵抗領域１０４ｃ及び低抵抗領域１０８ｃに達すれ
ばよく、形状は特に限定されない。

続いて、該開口に導電膜を形成した後、フォトリソグラフィ工程によりマスクを形成した
後、該マスクを用いて導電膜の一部をエッチングすることで、電極層１０５ａ、１０５ｂ
を形成する（図１８（Ｄ）参照）。電極層１０５ａ、１０５ｂには上述したゲート電極層
４０１に用いた材料及び方法と同様にして作製することができる。本実施の形態では、導
電膜としてタングステン膜を用いる。

以上の工程でトランジスタ１２０を作製することができる。また、上面図は、図１６（Ａ
）と同一であり、鎖線Ａ−Ｂで切断した断面が図１８（Ｄ）に相当する。

また、トランジスタ１２０のチャネル形成領域１０３ｂ、第２の領域１０３ａ、及び第６
の領域１０３ｃは、窒素が添加されず、ＣＡＡＣ−ＯＳ膜のままであるため、信頼性の高
い半導体装置とすることができる。

また、本実施の形態の半導体装置は図１８（Ｄ）に示す構成に限定されず、図１９（Ｄ）
、図２０（Ｅ）、図２１（Ａ）、または図２１（Ｂ）示すトランジスタ構成としてもよい
。

図１９（Ｄ）に示すトランジスタ１２２は、ゲート電極層１０１の側面に側壁絶縁層（サ
イドウォールともよぶ）を設ける構成である。以下にトランジスタ１２２の作製方法を説
明する。

図１８（Ａ）に示した工程までは同一であるため、ここでは説明を省略する。図１９（Ａ
）は図１８（Ａ）と同一である。

図１９（Ａ）と同一の状態を得た後、窒化シリコン膜１０７を形成する。窒化シリコン膜
１０７の形成により低抵抗領域１０４ｃ及び低抵抗領域１０８ｃが形成される。この段階
での状態が図１９（Ｂ）である。

次いで、窒化シリコン膜１０７を部分的にエッチングして、側壁絶縁層１１３ａ、１１３
ｂを形成する。

次いで、ゲート電極層１０１及び側壁絶縁層１１３ａ、１１３ｂをマスクとして、酸化物
半導体層に抵抗を低減させる不純物元素を導入する。この段階での状態が図１９（Ｃ）で
ある。

なお、３層目の酸化物半導体層のうち、側壁絶縁層１１３ａと重なる第７の領域１０６ａ
と、側壁絶縁層１１３ｂと重なる第８の領域１０６ｂが形成される。第７の領域１０６ａ
、及び第８の領域１０６ｂは窒素が第６の領域１０３ｃよりも多く含まれている。また、
側壁絶縁層１１３ａ、１１３ｂの形成後に低抵抗領域１０４ｃ及び低抵抗領域１０８ｃは
リンやボロンが添加されているため、リンやボロンが添加されていない第７の領域１０６
ａ、及び第８の領域１０６ｂよりも低抵抗である。

次いで、導電膜を形成した後、フォトリソグラフィ工程によりマスクを形成した後、該マ
スクを用いて導電膜の一部をエッチングすることで、電極層１０５ａ、１０５ｂを形成す
る。また、電極層１０５ａ、１０５ｂと酸化物半導体層が接している面積が大きいため、
低抵抗化でき、半導体装置の高速化が可能である。

次いで、トランジスタ１２２起因の表面凹凸を低減するために、平坦化絶縁膜となる層間
絶縁層１１１を設ける。層間絶縁層１１１は、ポリイミド樹脂、アクリル樹脂等の有機材
料を用いることができる。また、上記有機材料の他に、低誘電材料（ｌｏｗ−ｋ材料）等
を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで
、平坦化絶縁膜を形成してもよい。

以上の工程で、図１９（Ｄ）に示すトランジスタ１２２を作製することができる。

また、トランジスタ１２２の上面図を図２０（Ａ）に示す。図２０（Ａ）中の鎖線Ｃ−Ｄ
で切断した断面が、図１９（Ｄ）に対応する。また、図２０（Ａ）中の鎖線Ｅ−Ｆで切断
した断面を図２０（Ｂ）に示す。

図２０（Ｂ）に示すように第２の領域１０３ａの端面はゲート絶縁層１０２で覆われてい
る。第２の領域１０３ａの端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上
６０°以下、好ましくは２０°以上４０°以下とする。同様に、チャネル形成領域１０３
ｂの端面はゲート絶縁層１０２で覆われている。チャネル形成領域１０３ｂの端面が下地
絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４
０°以下とする。同様に、第６の領域１０３ｃの端面はゲート絶縁層１０２で覆われてい
る。また、第６の領域１０３ｃの端面が下地絶縁層１３３の表面となすテーパ角度は１０
°以上６０°以下、好ましくは２０°以上４０°以下とする。このように少なくともチャ
ネル形成領域１０３ｂの端面をゲート絶縁層１０２で覆う構成とし、各酸化物半導体層の
端面が下地絶縁層１３３の表面となすテーパ角度を２０°以上４０°以下とすることで寄
生チャネルの発生を防ぐことができる。

また、リークを低減するために、図２０（Ｅ）に示すトランジスタ構造としてもよい。図
２０（Ｅ）に示すトランジスタ１２４は、図１９（Ｄ）の構造と一部異なる構造例である
。図２０（Ｅ）に示すトランジスタ１２４は、１層目の酸化物半導体層の側面及び２層目
の酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成である。３層目の
酸化物半導体層の平面面積は、２層目及び１層目の酸化物半導体層の平面面積よりも広く
する。図２０（Ｃ）にトランジスタ１２４の上面図を示しており、３層目の酸化物半導体
層の周縁の内側に鎖線で示しているのが、２層目及び１層目の酸化物半導体層の周縁であ
る。図２０（Ｃ）中の鎖線ＧＨで切断した断面が図２０（Ｅ）に相当し、点線ＫＪで切断
した断面が図２０（Ｄ）に相当する。

図２０（Ｄ）に示すトランジスタ１２４は、基板１００上に下地絶縁層１３３を形成し、
１層目の酸化物半導体層と２層目の酸化物半導体層を同一マスクを用いてパターニングを
行って形成し、その後、３層目の酸化物半導体層を形成する。異なるマスクを用いて形成
することにより、図２０（Ｄ）に示すように１層目の酸化物半導体層の側面及び２層目の
酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成とすることができる
。このような構成とすることにより電極層１０５ａと電極層１０５ｂの間に生じるリーク
電流を低減することができる。

トランジスタ１２４においても、第２の領域１０３ａの端面が下地絶縁層１３３の表面と
なすテーパ角度は１０°以上６０°以下、好ましくは２０°以上４０°以下とする。同様
に、チャネル形成領域１０３ｂの端面が下地絶縁層１３３の表面となすテーパ角度は１０
°以上６０°以下、好ましくは２０°以上４０°以下とする。また、第６の領域１０３ｃ
の端面が下地絶縁層１３３の表面となすテーパ角度は１０°以上６０°以下、好ましくは
２０°以上４０°以下とする。

図２１（Ａ）に示すトランジスタ１２１は、図１８（Ｄ）の構造と一部異なる構造例であ
る。図２１（Ａ）に示すトランジスタ１２１は、１層目の酸化物半導体層の側面及び２層
目の酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成である。

図２１（Ａ）に示すトランジスタ１２１は、基板１００上に下地絶縁層１３３を形成し、
１層目の酸化物半導体層と２層目の酸化物半導体層を同一マスクを用いてパターニングを
行って形成し、その後、３層目の酸化物半導体層を形成する。異なるマスクを用いて形成
することにより、図２１（Ａ）に示すように１層目の酸化物半導体層の側面及び２層目の
酸化物半導体層の側面及び上面を３層目の酸化物半導体層で覆う構成とすることができる
。

次いで、ゲート絶縁層１０２を形成し、ゲート電極層１０１を形成する。そして、不純物
元素の添加を行った後、窒化シリコン膜１０７を形成する。次いで、窒化シリコン膜に開
口を形成し、導電膜を形成する。該開口に導電膜を形成した後、フォトリソグラフィ工程
によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、ソ
ース電極層またはドレイン電極層として機能する電極層１０５ａ、１０５ｂを形成する。

以上の工程で、図２１（Ａ）に示すトランジスタ１２１を作製することができる。

図２１（Ｂ）に示すトランジスタ１３０は、３層の酸化物半導体層を形成した後、電極層
１０５ａ、１０５ｂを形成し、その後にゲート電極層１０１を形成し、電極層１０５ａ、
１０５ｂ、及びゲート電極層１０１をマスクとして不純物元素を添加する構成である。電
極層１０５ａ、１０５ｂとゲート電極層１０１の作製順序が異なる以外は、図１８（Ｄ）
とほぼ同一である。

以下にトランジスタ１３０の作製方法を説明する。

まず、基板１００上に下地絶縁層１３３を形成する。次いで、１層目の酸化物半導体層Ｓ
１、２層目の酸化物半導体層Ｓ２、３層目の酸化物半導体層Ｓ３を順に形成する。

１層目の酸化物半導体層Ｓ１として、酸素雰囲気（酸素１００％）でのスパッタ法で、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のスパッタリングターゲットを用いたＩｎ−Ｇａ
−Ｚｎ系酸化物膜を用いる。

また、２層目の酸化物半導体層Ｓ２として、酸素雰囲気（酸素１００％）でのスパッタ法
で、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のスパッタリングターゲットを用いたＩｎ
−Ｇａ−Ｚｎ系酸化物膜を用いる。

３層目の酸化物半導体層Ｓ３として、酸素雰囲気（酸素１００％）でのスパッタ法で、Ｉ
ｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のスパッタリングターゲットを用いたＩｎ−Ｇａ
−Ｚｎ系酸化物膜を用いる。

次いで、フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて３層の酸
化物半導体層の一部をエッチングすることで、酸化物半導体層の積層を形成する。

次いで、酸化物半導体層の積層を覆う導電膜を形成する。次いで、フォトリソグラフィ工
程によりマスクを形成した後、該マスクを用いて導電膜の一部をエッチングすることで、
電極層１０５ａ、１０５ｂを形成する。

次いで、電極層１０５ａ、１０５ｂを覆う絶縁膜を形成し、導電膜を形成する。次いで、
フォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて導電膜の一部をエ
ッチングすることで、ゲート電極層１０１を形成する。そして、同じマスクを用いて絶縁
膜のゲート電極層１０１と重畳しない領域をエッチングすることでゲート絶縁層１０２を
形成する。

次いで、ゲート電極層１０１、及び電極層１０５ａ、１０５ｂをマスクとして、少なくと
も３層目の酸化物半導体層に抵抗を低減させる不純物元素を導入し、ゲート電極層、及び
電極層１０５ａ、１０５ｂと重畳しない領域に低抵抗領域１０４ｃ、１０８ｃを形成する
。

次いで、ゲート電極層１０１を覆い、且つ、低抵抗領域１０４ｃ、１０８ｃ上に接する窒
化シリコン膜１０７を形成する。

以上の工程により、第１の領域１０４ａ、第２の領域１０３ａ、第３の領域１０８ａを有
する１層目の酸化物半導体層Ｓ１と、第４の領域１０４ｂ、チャネル形成領域１０３ｂ、
第５の領域１０８ｂを有する２層目の酸化物半導体層Ｓ２と、低抵抗領域１０４ｃと、第
６の領域１０３ｃと、低抵抗領域１０８ｃとを有する３層目の酸化物半導体層Ｓ３とから
なる酸化物半導体積層１０９を有するトランジスタ１３０を作製することができる。

なお、トランジスタ１３０の酸化物半導体積層１０９の下方にバックゲートとして機能で
きる導電層を設ける場合には、基板１００と下地絶縁層１３３の間に導電層を設ければよ
く、その場合、下地絶縁層１３３は化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎ
ｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））による平坦化処理を行うことが好ましい。

また、本実施の形態は他の実施の形態と自由に組み合わせることができる。

（実施の形態９）
実施の形態７に示すトランジスタを使用した半導体装置の他の例として、論理回路である
ＮＯＲ型回路の断面図の一例を図２３（Ａ）に示す。図２３（Ｂ）は図２３（Ａ）に対応
するＮＯＲ型回路の回路図であり、図２３（Ｃ）はＮＡＮＤ型回路の回路図である。

図２３（Ａ）及び図２３（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタ
であるトランジスタ８０１、８０２は、図２２に示すトランジスタ７５０と同様な構造を
有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル
型トランジスタであるトランジスタ８０３、８０４は、図２２に示すトランジスタ６１０
、及び実施の形態７で示すトランジスタ１３０と同様な構造を有するチャネル形成領域に
酸化物半導体膜を用いたトランジスタを用いる。

なお、図２３（Ａ）及び図２３（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３
、８０４は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気
的特性を形御する導電層１９１を設ける。該導電層の電位を制御し、例えばＧＮＤとする
ことでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリー
オフのトランジスタとすることができる。なお、本実施の形態は、ＮＯＲ型回路において
、トランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能でき
る該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲー
トとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。

図２３（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶
シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜
の積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。

トランジスタ８０３のゲート電極層１０１は配線層８３２と電気的に接続している。また
、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８０３の
ゲート電極層１０１は、埋め込み配線と電気的に接続し、埋め込み配線は、電極層８４２
と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜１８６と、第２の
バリア金属膜１８８と、第１のバリア金属膜１８６と第２のバリア金属膜１８８で囲まれ
た低抵抗導電層１８７とで構成される。

埋め込み配線は、層間絶縁膜１８５に電極層８４２に達するコンタクトホールを形成し、
第１のバリア金属膜１８６を成膜し、その上に低抵抗導電層１８７を形成するための銅ま
たは銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層
１８７を保護するため、第２のバリア金属膜１８８を形成する。

第１のバリア金属膜１８６、及び第２のバリア金属膜１８８は、低抵抗導電層１８７に含
まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデ
ン膜、窒化タングステン膜などを用いる。

配線層８３２は絶縁膜８２６及び絶縁膜８３０に形成された開口に設けられ、配線層８３
５は絶縁膜８３３に形成された開口に設けられ、電極層８４２は配線層８３５上に形成さ
れる。

トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジ
スタ８０３の電極層１０５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成さ
れた開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられている。
なお、電極層１０５ａまたは電極層１０５ｂは、トランジスタ８０３のソース電極層また
はドレイン電極層である。

絶縁膜１３７上に接して３層の酸化物半導体層が形成される。また、絶縁膜１３７及びゲ
ート絶縁層１０２によって、不必要な酸素の放出が抑制でき、チャネル形成領域１０３ｂ
を酸素過剰な状態に維持することができる。従って、トランジスタ８０３において、効率
よくチャネル形成領域中及び界面の酸素欠損の補填を行うことが可能となる。トランジス
タ８０４も、トランジスタ８０３と同様の構成であり、同様の効果を有する。

図２３（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ
８１１、８１４は、図２２に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型
トランジスタであるトランジスタ８１２、８１３は、図２２に示すトランジスタ６１０と
同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。

なお、図２３（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸
化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御す
る導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８
１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタと
することができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１
２及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気
的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導
電層はそれぞれ独立して電気的に制御される構造であってもよい。

本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる
。

また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化
を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製
方法を提供することができる。

また、本実施の形態では、実施の形態７に示すトランジスタを使用したＮＯＲ型回路とＮ
ＡＮＤ型回路の例を示したが、特に限定されず、実施の形態７または実施の形態８に示す
トランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、
実施の形態７または実施の形態８に示すトランジスタを使用して電力が供給されない状況
でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置
）を作製することもできる。

１０ａ スパッタ装置
１０ｂ スパッタ装置
１０ｃ スパッタ装置
１１ 基板供給室
１２ａ ロードロック室
１２ｂ ロードロック室
１３ 搬送室
１４ カセットポート
１５ 基板加熱室
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０２ａ ゲート絶縁層
１０２ｂ ゲート絶縁層
１０３ａ 領域
１０３ｂ チャネル形成領域
１０３ｃ 領域
１０４ａ 領域
１０４ｂ 領域
１０４ｃ 低抵抗領域
１０５ａ 電極層
１０５ｂ 電極層
１０６ａ 領域
１０６ｂ 領域
１０７ 窒化シリコン膜
１０８ａ 領域
１０８ｂ 領域
１０８ｃ 低抵抗領域
１０９ 酸化物半導体積層
１１１ 層間絶縁層
１１３ａ 側壁絶縁層
１１３ｂ 側壁絶縁層
１２０ トランジスタ
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１３０ トランジスタ
１３３ 下地絶縁層
１３３ａ 下地絶縁層
１３３ｂ 下地絶縁層
１３６ 下地絶縁層
１３７ 絶縁膜
１６０：トランジスタ
１６２：トランジスタ
１６４：容量素子
１８５ 層間絶縁膜
１８６ バリア金属膜
１８７ 低抵抗導電層
１８８ バリア金属膜
１９１ 導電層
４００：基板
４０１：ゲート電極層
４０２：絶縁膜
４０２ａ：第１の絶縁膜
４０２ｂ：第２の絶縁膜
４０３：酸化物半導体膜の積層
４０３ａ：第１の酸化物半導体膜
４０３ｂ：第２の酸化物半導体膜
４０３ｃ：第３の酸化物半導体膜
４０７ 絶縁膜
４１５ トランジスタ
４１６ トランジスタ
４１７ トランジスタ
４１８ トランジスタ
４３３ 絶縁膜
４３４ 配線層
４３５ 酸化物絶縁膜
４３６ 配線層
４３７ 絶縁膜
４３８ 電極層
４４２ 導電層
４４４ 窒化物絶縁膜
４４５ａ：電極層
４４５ｂ：電極層
４８５ 層間絶縁膜
４８６ バリア金属膜
４８７ 低抵抗導電層
４８８ バリア金属膜
４９１ 導電層
６１０ トランジスタ
６４７ 配線層
６５７ 配線層
６５８ 配線層
６８４ 絶縁膜
６８６ 絶縁膜
６８７ 絶縁膜
６９０ 容量素子
６９２ 配線層
６９３ 容量電極層
７００ 基板
７４０ トランジスタ
７４１ ゲート電極層
７４２ ゲート絶縁膜
７４３ チャネル形成領域
７４４ ｎ型不純物領域
７４５ ｎ型不純物領域
７４６ 側壁絶縁層
７４８ 配線層
７５０ トランジスタ
７５１ ゲート電極層
７５２ ゲート絶縁膜
７５３ チャネル形成領域
７５４ ｐ型不純物領域
７５５ ｐ型不純物領域
７５６ 側壁絶縁層
７６０ 回路
７８８ 絶縁膜
７８９ 素子分離領域
８００ 基板
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８２５ 電極層
８２６ 絶縁膜
８３０ 絶縁膜
８３１ 配線層
８３２ 配線層
８３３ 絶縁膜
８３４ 配線層
８３５ 配線層
８４２ 電極層
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２０００ 基板
２００１ スパッタリング粒子
２００２ スパッタリングターゲット
２００３ チャンバー
３００４ 論理回路
３１７０ａ メモリセル
３１７０ｂ メモリセル
３４００ メモリセルアレイ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０３３ 具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (3)

1. インジウムとガリウムと亜鉛とを有し、チャネル形成領域を有する第１の酸化物半導体膜と、
   前記第１の酸化物半導体膜上の、インジウムとガリウムと亜鉛とを有する第２の酸化物半導体膜と、
   前記第２の酸化物半導体膜と接するソース電極及びドレイン電極と、を有し、
   前記第１の酸化物半導体膜は、インジウムをガリウムよりも多い組成で有し、
   前記第２の酸化物半導体膜は、不純物元素を有する領域を有し、
   前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜の側面及び上面を覆い、
   前記ソース電極及び前記ドレイン電極は、前記第１の酸化物半導体膜と接しない、半導体装置。
2. インジウムとガリウムと亜鉛とを有し、チャネル形成領域を有する第１の酸化物半導体膜と、
   前記第１の酸化物半導体膜上の、インジウムとガリウムと亜鉛とを有する第２の酸化物半導体膜と、
   前記第２の酸化物半導体膜上の、シリコンを有するゲート絶縁膜と、
   前記ゲート絶縁膜上のゲート電極と、
   前記第２の酸化物半導体膜と接するソース電極及びドレイン電極と、を有し、
   前記第１の酸化物半導体膜は、インジウムをガリウムよりも多い組成で有し、
   前記第２の酸化物半導体膜は、前記ゲート電極と重ならず、且つ、不純物元素を有する領域を有し、
   前記第２の酸化物半導体膜は、前記第１の酸化物半導体膜の側面及び上面を覆い、
   前記ソース電極及び前記ドレイン電極は、前記第１の酸化物半導体膜と接しない、半導体装置。
3. 請求項１または２において、
   前記不純物元素は、リン、ボロン、窒素、ヒ素、アルゴンまたはアルミニウムの少なくとも一である半導体装置。

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