JP2018503254A - Ｉｉｉ−ｎデバイスの凹部に形成されるオーミックコンタクト - Google Patents

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Abstract

デバイスは、上側と、上側の反対側である下側とを有するＩＩＩ−Ｎ層と、ＩＩＩ−Ｎ層の上側に設けられた少なくとも１つの導電性コンタクトとを含み、導電性コンタクトは、ＩＩＩ−Ｎ層内に延びている。導電性コンタクトは、ＩＩＩ−Ｎ層の下側とは逆を向く頂部側と、ＩＩＩ−Ｎ層の下側を向く底部側とを有する。底部側は、第１端と、第１端の反対側である第２端とを有し、第１端から、第１端よりも上の中間点まで上昇する第１側部と、中間点から、中間点よりも頂部側から遠い第２端まで下降する第２側部とを有する。【選択図】 図６

Description

本明細書は、１つ又は複数のオーミックコンタクトを含む半導体デバイス、特にトランジスタ及びダイオードなどの窒化物ベースのデバイスに関する。
電力用途に使用されるトランジスタは、通常、シリコン（Ｓｉ）半導体材料を用いて製造されてきた。電力用途のための一般的なトランジスタデバイスは、Ｓｉ ＣｏｏｌＭＯＳ、ＳｉパワーＭＯＳＦＥＴ、及びＳｉ絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistors：ＩＧＢＴ）が含まれる。Ｓｉパワーデバイスは、安価であるが、スイッチング速度が比較的遅く、電気ノイズが高レベルであるといった多くの短所がある。より最近では、優れた特性を有する炭化ケイ素（ＳｉＣ）パワーデバイスが検討されている。現在、大電流を搬送し、高電圧をサポートし、非常に低いオン抵抗及び高速スイッチング時間を提供する魅力的な候補として、ＩＩＩ族窒化物又はＩＩＩ−Ｎ半導体デバイス、例えば、窒化ガリウム（ＧａＮ）デバイスが注目されている。
多くのデバイスで利用されているＩＩＩ−Ｎ材料構造へのオーミックコンタクトの形成は、ＩＩＩ−Ｎ材料上に１つ以上の金属層を堆積させた後、構造をアニールし、金属と、この下のＩＩＩ−Ｎ材料とを混合して合金を形成することによって達成される。オーミックコンタクトを形成するためのこのような合金化プロセスは、抵抗率の低いオーミックコンタクトを形成できることが知られているが、このプロセスの信頼性及び歩留まりは、通常、商業規模の製造には不十分である。
第１の側面では、デバイスは、上側と、上側の反対側である下側とを有するＩＩＩ−Ｎ層と、ＩＩＩ−Ｎ層の上側に形成された少なくとも１つの導電性コンタクトであって、ＩＩＩ−Ｎ層内に延びる導電性コンタクトとを備える。導電性コンタクトは、ＩＩＩ−Ｎ層の下側の逆を向く頂部側と、ＩＩＩ−Ｎ層の下側を向く底部側とを有する。底部側は、第１端と、第１端の反対側である第２端と、第１端から、第１端よりも頂部側に近い中間点まで上昇する第１側部と、中間点から、中間点よりも頂部側から遠い第２端まで下降する第２側部とを有する。
第２の側面では、デバイスを製造する方法は、上側と、上側の反対側である下側とを有するＩＩＩ−Ｎ層を形成することを含む。この方法は、レジストパターンを用いてＩＩＩ−Ｎ層の表面をエッチングすることを含む、ＩＩＩ−Ｎ層の上側の表面に凹部を形成することと、ＩＩＩ−Ｎ層の表面の凹部に導電性コンタクトを形成することとを含む。導電性コンタクトは、ＩＩＩ−Ｎ層の下側の逆を向く頂部側と、ＩＩＩ−Ｎ層の下側を向く底部側とを有する。底部側は、第１端と、第１端の反対側である第２端と、第１端から第１端よりも頂部側に近い中間点まで上昇する第１側部と、中間点から、中間点よりも頂部側から遠い第２端まで下降する第２側部とを有する。
第３の側面では、デバイスを製造する方法は、レジストパターンを用いてＩＩＩ−Ｎ層の表面をエッチングすることを含む、導電性チャネルを有するＩＩＩ−Ｎ層の表面に凹部を形成することと、ＩＩＩ−Ｎ層の表面の凹部に導電性コンタクトを形成することとを含み、導電性コンタクトは、導電性チャネルと電気的に接触し、導電性コンタクトは、凹部の底面に接触する底部側と、底部側の逆を向く頂部側とを有する。表面のエッチングにより、凹部の底面は、第１端と、第１端の反対側である第２端と、第１端から、第１端よりも頂部側に近い中間点まで単調に上昇する第１側部と、中間点から、中間点よりも頂部側から遠い第２端まで単調に下降する第２側部とを有する。
第４の側面では、デバイスは、上側と、上側の反対側である下側とを有するＩＩＩ−Ｎ層と、ＩＩＩ−Ｎ層の上側に形成された導電性コンタクトとを含む。導電性コンタクトは、ＩＩＩ−Ｎ層の下側とは逆を向く頂部側と、ＩＩＩ−Ｎ層の下側を向く底部側とを含み、底部側は、第１端と、第１端の反対側である第２端と、第１端と第２端との間の中間点とを含む。デバイスは、更に、ＩＩＩ−Ｎ層内の２ＤＥＧチャネルを含み、２ＤＥＧチャネルは、中間点の下の第１の部分と、第１端及び第２端の下の第２の部分とを含み、第２の部分は、第１の部分よりも高い電子濃度を有する。
本明細書に記載のデバイス及び方法は、以下の特徴の１つ以上を含むことができる。第１側部は、第１端から中間点まで単調に上昇してもよく、第２側部は、中間点から第２端まで単調に下降してもよい。ＩＩＩ−Ｎ層は、ＩＩＩ−Ｎチャネル層とＩＩＩ−Ｎバリア層とを含んでもよく、ＩＩＩ−Ｎチャネル層とＩＩＩ−Ｎバリア層との組成差により、ＩＩＩ−Ｎバリア層に隣接するＩＩＩ−Ｎチャネル層内に２ＤＥＧチャネルが誘導される。第１側部は、第１端から中間点に向かって湾曲し、第２側部は、第２端から中間点に向かって湾曲し、導電性コンタクトの底部側に実質的に丸みがある溝形状を形成してもよい。ＩＩＩ−Ｎ層は、ＧａＮ層と、ＧａＮ層上のＩＩＩ−Ｎスペーサ層と、ＩＩＩ−Ｎスペーサ層上のＩＩＩ−Ｎバリア層とを含むことができる。更に、ＩＩＩ−Ｎスペーサ層は、ＩＩＩ−Ｎバリア層よりも大きなバンドギャップを有していてもよい。デバイスにおいて、第１端及び第２端の少なくとも１つは、ＩＩＩ−Ｎスペーサ層を貫通してＧａＮ層に接触するように延びていてもよい。ＩＩＩ−Ｎスペーサ層は、ＡｌＮを含むことができ、ＩＩＩ−Ｎバリア層は、ＡｌＧａＮを含むことができる。
導電性コンタクトは、ソースコンタクトであってもよく、デバイスは、ドレインコンタクトとゲートコンタクトとを更に含み、トランジスタを構成してもよい。ドレインコンタクトは、ＩＩＩ−Ｎ層の下側の逆を向くドレイン頂部側と、ＩＩＩ−Ｎ層の下側を向くドレイン底部側とを有し、ドレイン底部側は、ドレイン第１端と、ドレイン第１端の反対側であるドレイン第２端と、ドレイン第１端から、ドレイン第１端よりもドレイン頂部側に近いドレイン中間点まで上昇するドレイン第１側部と、ドレイン中間点から、ドレイン中間点よりもドレイン頂部側から遠いドレイン第２端まで下降するドレイン第２側部とを有していてもよい。トランジスタは、ドレイン、ソース及びゲートが同じ側にあるラテラルトランジスタであってもよい。ドレイン第１側部は、ドレイン第１端からドレイン中間点まで単調に上昇し、ドレイン第２側部は、ドレイン中間点からドレイン第２端まで単調に下降してもよい。導電性コンタクトは、０．３Ω以下の正規化接触抵抗を有することができる。デバイスにおいて、第１端及び／又は第２端は、３００ナノメートル未満の幅を有することができる。ＩＩＩ−Ｎ層は、基板上にあってもよい。
導電性コンタクトを形成することは、第１側部が第１端から中間点まで単調に上昇し、第２側部が中間点から第２端まで単調に下降するように導電性コンタクトを形成することを含むことができる。デバイスを形成する方法は、デバイスを３００℃〜６００℃の温度に加熱することを含むことができる。デバイスを加熱することは、デバイスを１〜３分間加熱することを含むことができる。ＩＩＩ−Ｎ層の表面をエッチングすることは、塩素系ガスを用いてドライエッチングを行うことを含むことができる。更に、ＩＩＩ−Ｎ層の表面をエッチングすることは、２５Ｗ以下のＲＦバイアスで、Ｃｌ２プラズマ内でプラズマエッチングを行うことを含むことができる。ＩＩＩ−Ｎ層の形成は、ＧａＮ層、ＧａＮ層上のＡｌＮスペーサ層、及びＡｌＮスペーサ層上のＡｌＧａＮ層を形成することを含むことができる。更に、凹部を形成することは、ＡｌＧａＮ層を貫通してＡｌＮスペーサ層まで凹部を形成することを含むことができる。凹部を形成することは、ＡｌＧａＮ層を貫通してＡｌＮスペーサ層内まで凹部を形成することを含むことができる。凹部を形成することは、ＡｌＧａＮ層及びＡｌＮスペーサ層を貫通してＧａＮ層内まで凹部を形成することを含むことができる。
ＩＩＩ−Ｎ層は、凹部を含んでいてもよく、導電性コンタクトは、凹部内に設けてもよい。２ＤＥＧチャネルと導電性コンタクトの底部側の第１端との間の距離は、２ＤＥＧチャネルと中間点との間の距離より短くてもよい。導電性コンタクトは、２ＤＥＧチャネルとオーミック接触することができる。
本明細書に記載された主題の１つ以上の実施形態の詳細は、添付の図面及び以下の説明に記載されている。この主題の他の特徴、側面、及び利点は、以下の説明、図面、及び特許請求の範囲から明らかになる。
例示的なＩＩＩ族窒化物（ＩＩＩ−Ｎ）トランジスタの平面図（上側図）である。 トランジスタの断面図である。 ３つのコンタクトの例を示す断面図である。 ソース及びドレインコンタクト１１０、１１２が異なる深さに掘り下げられた例示的なデバイスの断面図である。 ソース及びドレインコンタクト１１０、１１２が異なる深さに掘り下げられた例示的なデバイスの断面図である。 ソース及びドレインコンタクト１１０、１１２が異なる深さに掘り下げられた例示的なデバイスの断面図である。 半導体デバイスを製造する例示的なプロセスのフローチャートである。 例示的な半導体デバイスの製造工程を説明する断面図である。 例示的な半導体デバイスの製造工程を説明する断面図である。 例示的な半導体デバイスの製造工程を説明する断面図である。 例示的な半導体デバイスの製造工程を説明する断面図である。 例示的な半導体デバイスの製造工程を説明する断面図である。 例示的な半導体デバイスの製造工程を説明する断面図である。 凹部を含む半導体材料構造の断面図である。 図８の垂直破線に沿ったバンド図である。 図８の垂直破線に沿ったバンド図である。
様々な図面における同様の参照符号は同様の要素を示す。
図１Ａは、例示的なＩＩＩ族窒化物（ＩＩＩ−Ｎ）トランジスタ１００の平面図（上側図）である。図１Ｂは、トランジスタ１００の断面図である。図１Ａに示すように、トランジスタは、基板１０２（省略可）及びＩＩＩ−Ｎ層１２２を含む。
基板は、シリコン、ＳｉＣ、ＡｌＮ、ＧａＮ、サファイア、又はＩＩＩ−Ｎ材料の成長のための任意の他の適切な成長基板とすることができる。ＩＩＩ−Ｎ層１２２は、ＩＩＩ−Ｎチャネル層１０４、ＩＩＩ−Ｎスペーサ層１０６、及びＩＩＩ−Ｎバリア層１０８を含み、層１０４、１０６、１０８の組成は、ＩＩＩ−Ｎチャネル層１０４とＩＩＩ−Ｎスペーサ層１０６の界面近傍のＩＩＩ−Ｎチャネル層１０４内に２ＤＥＧ１１６が誘導されるように選択される。幾つかの具体例では、スペーサ層１０６を省略してもよい。この場合、ＩＩＩ−Ｎチャネル層１０４上にＩＩＩ−Ｎバリア層１０８を直接形成し、層１０４、１０８の組成は、ＩＩＩ−Ｎチャネル層１０４及びＩＩＩ−Ｎバリア層１０８の界面近傍のＩＩＩ−Ｎチャネル層１０４内に２ＤＥＧ１１６が誘導されるように選択される。
ＩＩＩ−Ｎ層１２２上には、ゲートコンタクト１１８が堆積される。幾つか具体例では、ゲートコンタクト１１８は、下位にあるＩＩＩ−Ｎ層１２２に直接接触する（図示せず）。他の具体例では、図１Ｂに示すように、ゲート１１８と、下位のＩＩＩ−Ｎ層１２２との間に絶縁層１２０が設けられる。ＩＩＩ−Ｎ層１２２上のゲート１１８を挟んだ両側には、ソース及びドレインオーミックコンタクト１１０、１１２が堆積される。ソース及びドレインコンタクト１１０、１１２は、デバイスチャネル１１６へのオーミック（又は実質的オーミック）コンタクトを形成する。トランジスタ１００は、同じ側にゲート１１８、ドレイン１１０、及びソース１１２を有するラテラルトランジスタとすることができる。ソースコンタクト１１２に対してゲート１１８に印加される電圧は、デバイスのゲート領域（すなわち、ゲート直下の領域）における２ＤＥＧ電荷密度を変調する。
本明細書で使用する、ＩＩＩ族窒化物又はＩＩＩ−Ｎ材料、層、デバイス、構造等の用語は、化学式ＢｗＡｌｘＩｎｙＧａｚＮで表される化合物半導体材料からなる材料、デバイス又は構造を意味し、ｗ＋ｘ＋ｙ＋ｚは約１であり、ｗ、ｘ、ｙ及びｚは、それぞれ０以上で１以下である。ＩＩＩ族窒化物又はＩＩＩ−Ｎデバイスでは、導電性チャネルは、ＩＩＩ−Ｎ材料層内に部分的又は全体的に含まれていてもよい。
ソース及びドレインコンタクト１１０、１１２を形成するオーミック金属は、典型的には、仕事関数が比較的低い少なくとも１つの金属、例えば、アルミニウム（Ａｌ）又はチタン（Ｔｉ）を含む。幾つかの具体例では、オーミックコンタクト１１０及び１１２は、チタン、アルミニウム、ニッケル、金、又はこれらの組み合わせを含む。幾つかの具体例では、ＩＩＩ−Ｎ層１２２は、基板１０２上のＧａＮ層１０４、ＧａＮ層１０４上のＡｌＮスペーサ層１０６、及びＡｌＮスペーサ層１０６上のＡｌＧａＮ層１０８を含む。ＡｌＮスペーサ層１０６は、例えば、移動度を増加させ、トランジスタ１００のオン状態抵抗を下げるために有用である場合がある。ＡｌＮスペーサ層１０６は、ＡｌＮで形成してもよく、これに代えて、ＡｌＧａＮ層１０８よりもバンドギャップが大きな材料で形成してもよい。例えば、層１０６は、層１０６が層１０８よりも大きなバンドギャップを有するようにＡｌ、Ｉｎ及びＧａの組成が選択されたＡｌＩｎＧａＮから形成してもよい。あるいは、層１０６は、ＡｌＧａＮから形成してもよく、この場合、層１０６におけるＡｌの成分比は、層１０８におけるＡｌの成分比よりも大きい。
トランジスタ１００は、ゲート１１８とＡｌＧａＮ層１０８との間に絶縁層１２０を含むことができる。また、絶縁層１２０は、ゲート１１８の両側の最上位のＩＩＩ−Ｎ表面における電圧変動を防止又は抑制することによって分散を防止又は抑制するパッシベーション層としても機能することができる。絶縁層１２０は、ＳｉｘＮｙ、Ａｌ２Ｏ３、ＳｉＯ２、ＡｌｘＳｉｙＮ等で形成することができ、金属有機化学気相成長法（ＭＯＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、化学蒸着（ＣＶＤ）、スパッタリング、原子層堆積（ＡＬＤ）、高密度化学気相堆積、又は任意の適切な堆積プロセスを用いて形成することができる。特定の具体例では、絶縁層１２０は、ＭＯＣＶＤによって形成された窒化シリコン（ＳｉｘＮｙ）層である。
ソース及びドレインコンタクト１１０、１１２は、トランジスタ１００の幅Ｗに対して、Ｏｈｍ−ｍｍで測定できる正規化された接触抵抗を示す。オーム単位で測定される各コンタクトの全抵抗は、正規化された接触抵抗（Ｏｈｍ−ｍｍ単位）にトランジスタの幅Ｗ（ミリメートル単位）を乗算した値に等しくなる。これは、例えば、デバイスの性能を改善し、正規化抵抗が低いオーミックコンタクトを実現する際に有用である場合がある。幾つかの従来のトランジスタでは、オーミックコンタクトは０．８〜２．０Ｏｈｍ−ｍｍの範囲の正規化抵抗を示す。図１Ａ及び図１Ｂに示す例示的なトランジスタ１００は、例えば、オーミックコンタクトの形状及び深さのために、０．２〜０．３Ｏｈｍ−ｍｍの範囲の正規化抵抗を示すオーミックコンタクトを有することができる。
図２は、例えば、図１Ａ及び図１Ｂの例示的なトランジスタ１００のソース及び／又はドレインオーミックコンタクト１１０、１１２のいずれか１つ以上について使用することができる３つの例示的コンタクト２００ａ〜ｃの断面図である。例示的なコンタクト２００ａ〜ｃのそれぞれは、基板１０２の反対を向く頂部側２０８ａ〜ｃと、その反対方向を向く底部側とを含む。
各コンタクト２００ａ〜ｃの底部側は、第１端２０２ａ〜ｃと、第１端２０２ａ〜ｃの反対側にある第２端２０６ａ〜ｃとを含む。各コンタクト２００ａ〜ｃは、第１端２０２ａ〜ｃから、第１端２０２ａ〜ｃよりも頂部側２０８ａ〜ｃに近い中間点２０４ａ〜ｃまで、例えば単調に上昇する第１側部と、中間点２０４ａ〜ｃから第２端２０６ａ〜ｃまで単調に下降する第２側部とを有する。第２端２０６ａ〜ｃは、中間点２０４ａ〜ｃよりも頂部側２０８ａから遠ざかっている。
コンタクト２００ａ〜ｃの第１端２０２ａ及び／又は第２端２０６ａは、端部が平坦又は実質的に平坦である幅（「ｗ」）を有することができる。この幅は、例えば２０〜３００ナノメートル、例えば５０〜２００ナノメートルであってもよい。
第１の例示的なコンタクト２００ａは、第１端２０２ａから中間点２０４ａまで湾曲する第１側部と、中間点２０４ａから第２端２０６ａまで湾曲する第２側部とを有し、コンタクト２００ａの底部側に、実質的に丸みがある溝形状が形成されている。第２の例示的なコンタクト２００ｂは、第１端２０２ｂから中間点２０４ｂに向かって３つの線分で上昇する第１側部と、中間点２０４ｂから第２端２０６ｂに３つの線分で下降する第２側部とを有する。第３の例示的なコンタクト２００ｃは、第１端２０２ｃから中間点２０４ｃまで３つの線分で上昇する第１側部と、中間点２０４ｃから第２端２０６ｃまでの３つの線分で下降する第２側部とを有する。
図３〜図５は、ソース及びドレインコンタクト１１０、１１２が、図１の例示的なデバイス１００の場合とは異なる深さに陥入された例示的なデバイス３００、４００、５００の断面図である。
図３は、例示的なデバイス３００を示しており、ここでは、ソース及びドレインコンタクト１１０、１１２は、スペーサ層１０６を通過してＩＩＩ−Ｎチャネル層１０４の頂部側まで陥入している（例えば、第１及び／又は第２のコンタクトの底部側がＩＩＩ−Ｎチャネル層１０４の頂部側に達している）。図４は、ＩＩＩ−Ｎチャネル層１０４のチャネル１１６を通過してソース及びドレインコンタクト１１０、１１２が陥入した例示的なデバイス４００を示す。図５は、ソース及びドレインコンタクト１１０、１１２がＩＩＩ−Ｎバリア層１０８に陥入されているがスペーサ層１０６には到達していない例示的なデバイス５００を示す。
凹部の深さは、コンタクト１１０、１１２の抵抗に影響を及ぼす可能性がある。幾つかの実施形態では、凹部を深くすることによって抵抗を下げることができ、この深さは、それ以上深くしても抵抗を下げられない限界点がある場合がある。ある深さを超えると、凹部が深くなるにつれて抵抗が高くなることもある。
図６は、半導体デバイスを製造するための例示的なプロセス６００のフローチャートである。プロセス６００を用いて、例えば、図１Ａ、図１Ｂ及び図３〜図５のデバイス１００、３００、４００、５００を製造することができる。
まず、基板上にＩＩＩ−Ｎ層を形成する（６０２）。基板は、シリコンウェハであってもよい。ＩＩＩ−Ｎ層は、基板上のＧａＮ層と、ＧａＮ層上のＡｌＮスペーサ層と、ＡｌＮスペーサ層上のＡｌＧａＮ層とを含むことができる。ＩＩＩ−Ｎ層は、基板上にＩＩＩ−Ｎ層を直接成長させるか、又は第１の基板上にＩＩＩ−Ｎ層又はＩＩＩ−Ｎ層の一部を成長させ、第１の基板からバッファ層を剥離し、バッファ層を基板に接合することによって形成することができる。ＩＩＩ−Ｎ層の形成は、任意の適切な堆積プロセスを使用することを含むことができる。
次に、ＩＩＩ−Ｎ層の表面に１つ以上の凹部を形成する（６０４）。例えば、パターン化されたレジストを用いてＩＩＩ−Ｎ層の表面をエッチングすることができる。表面のエッチングは、塩素系ガスを用いてドライエッチングを行うことを含むことができる。幾つかの実施形態では、ドライエッチング技術、例えば、プラズマエッチング、デジタルプラズマエッチング、又は反応性イオンエッチング（ＲＩＥ）を用いて凹部を形成する。
エッチングのパラメータを調整することにより、凹部の形状及び深さを制御することができる。例えば、エッチング中に使用されるイオンエネルギ、エッチング中に加えられる圧力、及び使用されるレジストパターンを変更することによって、目的の深さ及び形状を達成することができる。一例として、以下のようなプロセスによって、図１Ｂに示すようなプロファイルを有する凹部を実現し、ここにソース及びドレインコンタクト１１０、１１２のそれぞれを堆積させてもよい。ＩＩＩ−Ｎ層構造１２２及び絶縁層１２０の形成後、１．１〜１．２ミクロンの厚さを有する単一層のフォトレジスト層を表面に堆積させ、凹部が形成される領域の下の材料を露出させるようにパターン化する。フォトレジストはエッチングマスクとして機能し、この下の材料が後続するエッチングプロセスにおいてエッチングされるのを防止する。次に、エッチングガスとしてＣｌ２を用いたＥＣＲプラズマエッチャにより凹部をエッチングする。このとき、５０ｓｃｃｍのＣｌ２をチャンバに注入し、ＲＦバイアス電力を２０Ｗに維持し、チャンバ圧力を２．５ｍＴｏｒｒに維持する。エッチングに続いて、エッチングチャンバからデバイスを取り出し、フォトレジストマスクを除去する。
次に、１つ以上の凹部上に導電性コンタクトを形成する（６０６）。凹部の形状のために、導電コンタクトは、第１端から中間点まで、例えば単調に上昇する第１側部と、中間点から第１端の反対側の第２端まで、例えば、単調に下降する第２側部とを含む底部側を有する。
そして、所与の時間、所与の温度でデバイスを加熱する（６０８）。例えば、デバイスは、３００℃〜６００℃の温度に加熱することができる。デバイスの加熱時間は、１〜３分間とすることができる。通常、熱の印加は、コンタクトがＩＩＩ−Ｎ層と合金化される温度より低い温度で行われる。
図７Ａ〜図７Ｆは、デバイス７００の製造工程を説明する半導体デバイス７００の断面図である。デバイス７００は、例えば、図６に示すプロセス６００を使用して製造することができる。
図７Ａは、ＩＩＩ−Ｎ層１０４、１０６、１０８が基板１０２上に形成され、絶縁層１２０がＩＩＩ−Ｎ層１０８上に形成された後のデバイス７００を示す。図７Ｂは、デバイス７００をエッチングするために、パターン化されたフォトレジスト１２２（又はこれに代えて他のマスキング層）をデバイス７００上に配設した後のデバイス７００を示す。図示されているように、フォトレジスト層１２２は、１つ以上のアパーチャを含み、これにより、１つ以上のアパーチャの下のＩＩＩ−Ｎ材料を後にエッチングすることができる。図７Ｃは、フォトレジスト層のアパーチャの下のＩＩＩ−Ｎ層（例えば、層１０８）の１つ以上に凹部を残すようにデバイス７００がエッチングされた後のデバイス７００を示す。例えば、図示されているように、凹部は、スペーサ層１０６の上側までエッチングすることができる。また、図７Ｃにも示されているように、エッチングは、アパーチャの周縁部分の下のＩＩＩ−Ｎ材料を、アパーチャの内側部分の下のＩＩＩ−Ｎ材料よりも速い速度でエッチングし、これによって所望のプロファイルを有する凹部を実現する。
図７Ｄは、パターン形成されたレジスト１２２がデバイス７００から除去された後のデバイス７００を示す。図７Ｅは、ソース及びドレインコンタクト１１０、１１２が凹部の上に形成された後のデバイス７００を示す。図７Ｆは、ソース及びドレインコンタクト１１０、１１２の間にゲート１１８が形成され、これによってトランジスタを形成した後のデバイス７００を示す。
図８は、デバイス１００のソース電極及びドレイン電極の下の領域におけるバンド構造及び電子キャリア濃度を計算するためのシミュレーションで使用されるＩＩＩ−Ｎ半導体構造を示す。図９Ａは、線８２（すなわち、層１０６、１０４）に沿った半導体構造のバンド図であり、図９Ｂは、線８４（すなわち、層１０８の残余部分及び層１０６及び１０４）に沿った半導体構造のバンド図である。図９Ａにおいて、線９２は伝導帯エネルギＥＣ（ｅＶで測定され、左の軸に対応する）であり、線９３は価電子帯エネルギＥＶ（ｅＶで測定され、左の軸に対応する）であり、線９１は電子キャリア濃度ｎｅ（ｃｍ−３で測定され、右の軸に対応する）である。図９Ｂにおいて、線９５は伝導帯エネルギＥＣ（ｅＶで測定され、左の軸に対応する）であり、線９６は価電子帯エネルギＥＶ（ｅＶで測定され、左の軸に対応する）であり、線９４は電子キャリア濃度ｎｅ（ｃｍ−３で測定され、側の軸に対応する）である。
図９Ａにおける電子キャリア濃度９１のスパイクは、下方に延び、ＡｌＮスペーサ層と接触するコンタクトの端部（すなわち、図２の端部２０２ａ〜ｃ及び２０６ａ〜ｃ）の下の２ＤＥＧチャネル１１６の位置に対応し、図９Ａにおける電子キャリア濃度９４のスパイクは、コンタクトの中央部分（すなわち、図２の部分２０４ａ〜ｃ）の下の２ＤＥＧチャネル１１６の位置に対応する。図８に示すように、（線８２に沿う）コンタクトの下方に延びる端部の下のＡｌＮスペーサ層の真上には、ＡｌＧａＮバリア層材料は存在せず、（線８４に沿う）コンタクトの中心部には、ＡｌＮスペーサ層上に残る約７ｎｍのＡｌＧａＮバリア層材料が存在する。このシミュレーションは、２ＤＥＧキャリア濃度が、コンタクトの中央部の下の領域におけるよりも、コンタクトの端部の下の領域（すなわち、図８の「２ＤＥＧ高濃度」とラベルされた領域）において実質的により高いことを示している（コンタクトの端部の下の領域における２ＤＥＧキャリア濃度は、２ＤＥＧの他の部分より実質的に高かった）。このように、コンタクトの下方に延びる端部の下で２ＤＥＧキャリア濃度が上昇するため、ここに開示する陥入したオーミックコンタクトは、他のタイプのオーミックコンタクトよりも接触抵抗が低くなると考えられる。
幾つかの実施形態を説明した。但し、ここに開示した技術及びデバイスの思想及び範囲から逸脱することなく、様々な変更を行うことができることは明らかである。例えば、ここに開示した金属浸出を低減した合金オーミックコンタクトを形成するためのプロセスは、合金化又はアニーリングされたオーミックコンタクト、例えば、ダイオード、レーザ、及びＬＥＤを必要とする他のデバイスの製造に使用することができる。したがって、他の実施態様も以下の特許請求の範囲に含まれる。

Claims (31)

  1. 上側と、前記上側の反対側である下側とを有するＩＩＩ−Ｎ層と、
    前記ＩＩＩ−Ｎ層の上側に形成された少なくとも１つの導電性コンタクトであって、前記ＩＩＩ−Ｎ層内に延びる導電性コンタクトと、を備え、前記導電性コンタクトは、
    前記ＩＩＩ−Ｎ層の前記下側の逆を向く頂部側と、
    前記ＩＩＩ−Ｎ層の前記下側を向く底部側とを有し、前記底部側は、
    第１端と、前記第１端の反対側である第２端と、
    前記第１端から、前記第１端よりも前記頂部側に近い中間点まで上昇する第１側部と、
    前記中間点から、前記中間点よりも前記頂部側から遠い前記第２端まで下降する第２側部とを有するデバイス。
  2. 前記第１側部は、前記第１端から前記中間点まで単調に上昇し、前記第２側部は、前記中間点から前記第２端まで単調に下降する、請求項１に記載のデバイス。
  3. 前記ＩＩＩ−Ｎ層は、ＩＩＩ−Ｎチャネル層とＩＩＩ−Ｎバリア層とを含み、前記ＩＩＩ−Ｎチャネル層と前記ＩＩＩ−Ｎバリア層との組成差により、前記ＩＩＩ−Ｎバリア層に隣接する前記ＩＩＩ−Ｎチャネル層内に２ＤＥＧチャネルが誘導される、請求項１に記載のデバイス。
  4. 前記第１側部は、前記第１端から前記中間点に向かって湾曲し、前記第２側部は、前記第２端から前記中間点に向かって湾曲し、前記導電性コンタクトの底部側に実質的に丸みがある溝形状が形成されている、請求項１に記載のデバイス。
  5. 前記ＩＩＩ−Ｎ層は、
    ＧａＮ層と、
    前記ＧａＮ層上のＩＩＩ−Ｎスペーサ層と、
    前記ＩＩＩ−Ｎスペーサ層上のＩＩＩ−Ｎバリア層とを含む、請求項１に記載のデバイス。
  6. 前記ＩＩＩ−Ｎスペーサ層は、前記ＩＩＩ−Ｎバリア層よりも大きなバンドギャップを有する、請求項５に記載のデバイス。
  7. 前記第１端又は前記第２端、又はこの両方は、前記ＩＩＩ−Ｎスペーサ層まで延び、
    前記中間点は、前記ＩＩＩ−Ｎバリア層内に位置する、請求項６に記載のデバイス。
  8. 前記第１端及び前記第２端の少なくとも１つは、前記ＩＩＩ−Ｎスペーサ層を貫通して前記ＧａＮ層に接触する、請求項７に記載のデバイス。
  9. 前記ＩＩＩ−Ｎスペーサ層は、ＡｌＮを含み、前記ＩＩＩ−Ｎバリア層は、ＡｌＧａＮを含む、請求項５に記載のデバイス。
  10. 前記導電性コンタクトは、ソースコンタクトであり、前記デバイスは、ドレインコンタクトとゲートコンタクトとを更に含み、トランジスタを構成する、請求項１に記載のデバイス。
  11. 前記ドレインコンタクトは、
    前記ＩＩＩ−Ｎ層の下側の逆を向くドレイン頂部側と、
    前記ＩＩＩ−Ｎ層の下側を向くドレイン底部側とを有し、前記ドレイン底部側は、
    ドレイン第１端と、前記ドレイン第１端の反対側であるドレイン第２端と、
    前記ドレイン第１端から、前記ドレイン第１端よりも前記ドレイン頂部側に近いドレイン中間点まで上昇するドレイン第１側部と、
    前記ドレイン中間点から、前記ドレイン中間点よりも前記ドレイン頂部側から遠い前記ドレイン第２端まで下降するドレイン第２側部とを有する、請求項１０に記載のデバイス。
  12. 前記トランジスタは、前記ドレイン、ソース及びゲートが同じ側にあるラテラルトランジスタである、請求項１１に記載のデバイス。
  13. 前記ドレイン第１側部は、前記ドレイン第１端から前記ドレイン中間点まで単調に上昇し、前記ドレイン第２側部は、前記ドレイン中間点から前記ドレイン第２端まで単調に下降する、請求項１１に記載のデバイス。
  14. 前記導電性コンタクトは、０．３Ωｍｍ以下の正規化接触抵抗を有する、請求項１に記載のデバイス。
  15. 前記第１端及び／又は前記第２端は、３００ナノメートル未満の幅を有する、請求項１に記載のデバイス。
  16. 前記ＩＩＩ−Ｎ層は、基板上にある、請求項１に記載のデバイス。
  17. デバイスを製造する方法であって、
    上側と、前記上側の反対側である下側とを有するＩＩＩ−Ｎ層を形成することと、
    レジストパターンを用いて前記ＩＩＩ−Ｎ層の表面をエッチングすることを含む、前記ＩＩＩ−Ｎ層の上側の表面に凹部を形成することと、
    前記ＩＩＩ−Ｎ層の表面の凹部に導電性コンタクトを形成することと、を含み、前記導電性コンタクトは、
    前記ＩＩＩ−Ｎ層の前記下側の逆を向く頂部側と、
    前記ＩＩＩ−Ｎ層の前記下側を向く底部側と、を有し、前記底部側は、
    第１端と、前記第１端の反対側である第２端と、
    前記第１端から、前記第１端よりも前記頂部側に近い中間点まで上昇する第１側部と、
    前記中間点から、前記中間点よりも前記頂部側から遠い前記第２端まで下降する第２側部とを有する方法。
  18. 前記導電性コンタクトを形成することは、前記第１側部が前記第１端から前記中間点まで単調に上昇し、前記第２側部が前記中間点から前記第２端まで単調に下降するように前記導電性コンタクトを形成することを含む、請求項１７に記載の方法。
  19. 前記デバイスを３００℃〜６００℃の温度に加熱することを含む、請求項１７に記載の方法。
  20. 前記デバイスを加熱することは、前記デバイスを１〜３分間加熱することを含む、請求項１９に記載の方法。
  21. 前記ＩＩＩ−Ｎ層の表面をエッチングすることは、塩素系ガスを用いてドライエッチングを行うことを含む、請求項１７に記載の方法。
  22. 前記ＩＩＩ−Ｎ層の表面をエッチングすることは、２５Ｗ以下のＲＦバイアスで、Ｃｌ２プラズマ内でプラズマエッチングを行うことを含む、請求項２１に記載の方法。
  23. 前記ＩＩＩ−Ｎ層を形成することは、
    ＧａＮ層と、
    前記ＧａＮ層上のＩＩＩ−Ｎスペーサ層と、
    前記ＡｌＮスペーサ層上のＡｌＧａＮ層とを形成することを含む、請求項１７に記載の方法。
  24. 前記凹部を形成することは、前記ＡｌＧａＮ層を貫通して前記ＡｌＮスペーサ層まで前記凹部を形成することを含む、請求項２３に記載の方法。
  25. 前記凹部を形成することは、前記ＡｌＧａＮ層を貫通して前記ＡｌＮスペーサ層内まで前記凹部を形成することを含む、請求項２３に記載の方法。
  26. 前記凹部を形成することは、前記ＡｌＧａＮ層及び前記ＡｌＮスペーサ層を貫通して前記ＧａＮ層内まで前記凹部を形成することを含む、請求項２３に記載の方法。
  27. デバイスを製造する方法であって、
    レジストパターンを用いてＩＩＩ−Ｎ層の表面をエッチングすることを含む、導電性チャネルを有するＩＩＩ−Ｎ層の表面に凹部を形成することと、
    前記ＩＩＩ−Ｎ層の表面の凹部に導電性コンタクトを形成することとを含み、前記導電性コンタクトは、前記導電性チャネルと電気的に接触し、前記導電性コンタクトは、前記凹部の底面に接触する底部側と、前記底部側の逆を向く頂部側とを有し、
    前記表面のエッチングにより、前記凹部の底面は、
    第１端と、前記第１端の反対側である第２端と、
    前記第１端から前記第１端よりも前記頂部側に近い中間点まで単調に上昇する第１側部と、
    前記中間点から、前記中間点よりも前記頂部側から遠い前記第２端まで単調に下降する第２側部とを有する方法。
  28. 上側と、前記上側の反対側である下側とを有するＩＩＩ−Ｎ層と、
    前記ＩＩＩ−Ｎ層の上側に形成され、前記ＩＩＩ−Ｎ層の下側とは逆を向く頂部側と、前記ＩＩＩ−Ｎ層の下側を向く底部側とを含む導電性コンタクトであって、前記底部側は、第１端と、前記第１端の反対側である第２端と、前記第１端と前記第２端との間の中間点とを含む導電性コンタクトと、
    前記ＩＩＩ−Ｎ層内の２ＤＥＧチャネルと、を備え、
    前記２ＤＥＧチャネルは、前記中間点の下の第１の部分と、前記第１端及び前記第２端の下の第２の部分とを含み、前記第２の部分は、前記第１の部分よりも高い電子濃度を有するデバイス。
  29. 前記ＩＩＩ−Ｎ層は、凹部を含み、前記導電性コンタクトは、前記凹部内にある、請求項２８に記載のデバイス。
  30. 前記２ＤＥＧチャネルと前記導電性コンタクトの前記底部側の前記第１端との間の距離は、前記２ＤＥＧチャネルと前記中間点との間の距離より短い、請求項２８に記載のデバイス。
  31. 前記導電性コンタクトは、前記２ＤＥＧチャネルとオーミック接触している、請求項２８に記載のデバイス。
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