JP2011109646A5 - アナログ回路 - Google Patents

Claims (10)

1. リファレンストランジスタと、ミラートランジスタと、検出器と、を有し、
   前記リファレンストランジスタは前記検出器と電気的に接続され、
   前記リファレンストランジスタのドレインとゲートは電気的に接続され、
   前記リファレンストランジスタのゲートは前記ミラートランジスタのゲートと電気的に接続され、
   前記リファレンストランジスタと前記ミラートランジスタは、ドレイン電圧が１Ｖ及び１０Ｖの場合において、ゲート電圧が−５Ｖから−２０Ｖの範囲におけるドレイン電流が１×１０ ^−１３ Ａ以下である酸化物半導体を有することを特徴とするアナログ回路。
2. 請求項１において、
   前記ミラートランジスタは、複数の薄膜トランジスタが並列接続されていることを特徴とするアナログ回路。
3. 請求項１または請求項２において、
   前記ミラートランジスタのチャネル幅は、前記リファレンストランジスタのチャネル幅よりも大きいことを特徴とするアナログ回路。
4. 請求項１乃至請求項３のいずれか一項において、
   前記酸化物半導体のチャネル領域のキャリア濃度が５×１０^１４／ｃｍ^３以下であることを特徴とするアナログ回路。
5. 請求項１乃至請求項４のいずれか一項において、
   前記酸化物半導体のチャネル領域の水素濃度が５×１０ ^１９ ａｔｏｍｓ／ｃｍ ^３ 以下であることを特徴とするアナログ回路。
6. 第１端子が高電源電位に電気的に接続された第１の薄膜トランジスタと、
   第１端子が高電源電位に電気的に接続された第２の薄膜トランジスタと、
   前記高電源電位と、前記第１の薄膜トランジスタの前記第１端子との間に、検出器と、を有し、
   前記第１の薄膜トランジスタのゲートは、前記検出器と前記第１の薄膜トランジスタの前記第１端子の間に電気的に接続され、
   前記第２の薄膜トランジスタのゲートは、前記第１の薄膜トランジスタのゲートと電気的に接続され、
   前記第１の薄膜トランジスタの第２端子と、前記第２の薄膜トランジスタの第２端子とは、低電源電位に電気的に接続され、
   前記第１の薄膜トランジスタと前記第２の薄膜トランジスタは、ドレイン電圧が１Ｖ及び１０Ｖの場合において、ゲート電圧が−５Ｖから−２０Ｖの範囲におけるドレイン電流が１×１０ ^−１３ Ａ以下である酸化物半導体を有することを特徴とするアナログ回路。
7. 請求項６において、
   前記第２の薄膜トランジスタは、複数の薄膜トランジスタが並列接続されていることを特徴とするアナログ回路。
8. 請求項６または請求項７において、
   前記第２の薄膜トランジスタのチャネル幅は、前記第１の薄膜トランジスタのチャネル幅よりも大きいことを特徴とするアナログ回路。
9. 請求項６乃至請求項８のいずれか一項において、
   前記酸化物半導体のチャネル領域のキャリア濃度が５×１０^１４／ｃｍ^３以下であることを特徴とするアナログ回路。
10. 請求項６乃至請求項９のいずれか一項において、
    前記酸化物半導体のチャネル領域の水素濃度が５×１０ ^１９ ａｔｏｍｓ／ｃｍ ^３ 以下であることを特徴とするアナログ回路。