JP4019321B2 - 電流生成供給回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流生成供給回路に関し、特に、有機ＥＬ素子等のように供給される電流（負荷駆動電流）に応じて駆動状態（発光輝度）が制御される負荷に適用可能な電流生成供給回路に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータや映像機器のモニタやディスプレイとして、液晶表示装置（ＬＣＤ）等の陰極線管（ＣＲＴ）に替わる表示装置や表示デバイスの普及が著しい。特に、液晶表示装置は、旧来の表示装置（ＣＲＴ）に比較して、薄型軽量化、省スペース化、低消費電力化等が可能であるため、急速に普及している。また、比較的小型の液晶表示装置は、近年普及が著しい携帯電話やデジタルカメラ、携帯情報端末（ＰＤＡ）等の表示デバイスとしても広く適用されている。
【０００３】
このような液晶表示装置に続く次世代の表示デバイス（ディスプレイ）として、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や無機エレクトロルミネッセンス素子（以下、「無機ＥＬ素子」と略記する）、あるいは、発光ダイオード（ＬＥＤ）等のような自己発光型の光学要素（発光素子）を、マトリクス状に配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）の本格的な実用化が期待されている。
【０００４】
このような発光素子型ディスプレイ（特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイ）においては、液晶表示装置に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、液晶表示装置のようにバックライトを必要としないので、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００５】
このようなディスプレイの一例は、概略、行方向に配設された走査ラインと列方向に配設されたデータラインの各交点近傍に発光素子を含む表示画素が配列された表示パネルと、画像表示信号（表示データ）に応じた階調電流を生成して、データラインを介して各表示画素に供給するデータドライバと、所定のタイミングで走査信号を順次印加して特定の行の表示画素を選択状態にする走査ドライバと、を備え、各表示画素に供給された上記階調電流により、各発光素子が表示データに応じた所定の輝度階調で発光動作して、所望の画像情報が表示パネルに表示される。なお、発光素子型のディスプレイの具体例については、後述する発明の実施の形態において、詳しく説明する。
【０００６】
ここで、上記ディスプレイにおける表示駆動動作としては、複数の表示画素（発光素子）に対して、データドライバにより表示データに応じた電流値を有する個別の階調電流を生成し、走査ドライバにより選択された特定の行の表示画素に供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分の各行について順次繰り返す電流指定型の駆動方式や、走査ドライバにより選択された特定の行の表示画素に対して、データドライバにより一定の電流値の駆動電流を、表示データに応じた個別の時間幅（信号幅）で供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分順次繰り返すパルス幅変調（ＰＷＭ）型の駆動方式等が知られている。
【０００７】
このようなディスプレイに適用されるデータドライバの具体的な構成としては、例えば、図１６に示すように、電流路の一端側（エミッタ）が電源端子ＴＭｐに接続されるとともに、電流路の他端側（コレクタ）が基準電流入力端子ＴＭｒに接続されたトランジスタＴＰｒと、電流路の一端側（エミッタ）が共通電源ラインＬｐを介して上記電源端子ＴＭｐに共通に接続されるとともに、電流路の他端側（コレクタ）が個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍに接続され、かつ、各制御端子（ベース）が上記トランジスタＴＰｒの制御端子（ベース）に並列的に接続された複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍからなるカレントミラー回路を基本構成として備えた定電流駆動回路を良好に適用することができる。
【０００８】
このようなデータドライバにおいては、トランジスタＴＰｒに流れる基準電流Ｉｒに応じて、複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍに流れる一定の電流値を有する駆動電流ＩＰ１、ＩＰ２、・・・ＩＰｍを個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して（もしくは、図示を省略した出力回路をさらに介して）、図示を省略した表示パネルを構成する複数の表示画素に一括して供給することにより、表示画素（発光素子）を発光動作させることができる。なお、図１６に示したようなデータドライバ（定電流駆動回路）については、例えば、特許文献１等に、その基本構成や、出力電流間のバラツキを改善した構成が記載されている。
【０００９】
また、データドライバの他の構成としては、例えば、図１７に示すように、表示データに応じた電流値を有する電流を生成、出力する電流源ＰＩに共通の電流供給ラインＬｉを介して接続された複数のラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍと、該ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍごとに設けられた出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍとを備えたものを良好に適用することができる。
【００１０】
このようなデータドライバにおいては、電流源ＰＩから出力される表示データに応じた電流Ｉdtを、時系列的に入力されるラッチ制御信号ＳＬ１、ＳＬ２、・・・ＳＬｍに基づいて、ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍに順次保持し、所定のタイミングで入力される出力イネーブル信号Ｓenに基づいて、出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍから個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して、各ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍに保持された電流Ｉdtに基づく駆動電流ＩＤ１、ＩＤ２、・・・ＩＤｍを、表示パネルを構成する複数の表示画素に一括して供給する。ここで、図１７においては、複数のラッチ回路及び出力回路からなる構成を一組のみ示したが、このような構成を二組設けて、一方のラッチ回路群に電流を順次保持している期間に、他方のラッチ回路群に保持された電流を出力するようにした構成を適用するものであってもよい。
【００１１】
なお、図１６、図１７に示した従来技術においては、データドライバにより生成された駆動電流をデータドライバ側から表示パネル（表示画素）側に、流し込む方向に供給する場合について説明したが、上記特許文献１にも示されているように、データドライバにより生成された駆動電流を表示パネル（表示画素）側からデータドライバ側に、引き込む方向に供給するものも知られている。
【００１２】
【特許文献１】
特開２００２−２０２８２３号公報 （第３頁、図２、図１５）
【００１３】
【発明が解決しようとする課題】
しかしながら、上述したような発光素子型ディスプレイにおいては、以下に示すような問題を有していた。
すなわち、データドライバにより表示データに応じた駆動電流を表示画素ごとに生成し、出力端子に接続された各データラインを介して、特定行の各表示画素に一括して供給する従来の構成及び駆動制御方法においては、上記駆動電流が、表示データに対応して変化するとともに、各表示画素（データライン）に対応してデータドライバに個別に設けられたトランジスタやラッチ回路等の回路構成に、電流源から共通の電流供給ラインを介して供給される電流も変化することになる。
【００１４】
一般に、信号配線には寄生容量（配線容量）が存在するため、上述したようなデータラインや電流供給ラインを介して所定の電流を供給する動作は、当該信号配線（データライン、電流供給ライン）に存在する寄生容量を所定の電位まで充電、あるいは、放電することに相当する。そのため、データラインや電流供給ラインを介して供給される電流が微少である場合には、データラインや電流供給ラインへの充放電動作に時間を要し、当該信号ラインの電位が安定するまでに（ある程度の）時間を要することになる。
【００１５】
一方、データドライバにおける動作は、データライン数（すなわち、表示画素数）が増加するほど、各データラインにおける電流の保持動作等に割り当てられる動作期間が短くなって高速な動作を要求されるが、上述したようにデータラインや電流供給ラインへの充放電動作に所定の時間を要するため、この充放電動作の速度に起因してデータドライバの動作速度が律速されてしまうという問題を有していた。
すなわち、表示パネルの小型化や高精細化（高解像度化）等に伴って、データラインを介して供給される駆動電流の電流値が小さくなるほど、データドライバの動作速度が制約されることになり、良好な画像表示動作を実現することが困難になるという問題を有していた。
【００１６】
そこで、本発明は、上述した課題に鑑み、有機ＥＬ素子等のように供給される電流に応じて駆動状態（発光輝度）が制御される負荷に対して、微少な電流（負荷駆動電流）を供給して比較的低い階調で動作させる場合（低い輝度階調で発光動作させる場合等）であっても、負荷の駆動状態に応じた適切な電流値を有する負荷駆動電流を迅速に生成して出力することができる電流生成供給回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の電流生成供給回路は、負荷に電流を供給して駆動する電流生成供給回路において、定電流源から供給される基準電流に基づいて、複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成し、前記デジタル信号の各ビット値に応じて、前記単位電流を選択的に合成し、負荷駆動電流として前記負荷に供給する電流生成手段を備え、前記電流生成手段は、前記基準電流が流れる基準電流トランジスタと、前記各単位電流が流れる複数の単位電流トランジスタと、を具備し、前記各単位電流トランジスタ及び前記基準電流トランジスタは、基本となる一定のトランジスタサイズを有する基本トランジスタが並列に複数接続された構成とされ、該複数の基本トランジスタは所定の基準位置を中心にして相互に対称となる位置に配置され、前記基準電流トランジスタを構成する前記複数の基本トランジスタは、前記基準位置を中心に配置された前記単位電流トランジスタを構成する前記複数の基本トランジスタの外方側に、前記基準位置を中心にして相互に対称となるように配置されていることを特徴とする。
【００１８】
請求項２記載の電流生成供給回路において、請求項１記載の電流生成供給回路は、前記電流生成手段において、前記基準電流トランジスタと前記複数の単位電流トランジスタとは、カレントミラー回路を構成していることを特徴とする。
請求項３記載の電流生成供給回路は、請求項１又は２記載の電流生成供給回路において、前記複数の基本トランジスタは、各々、特定の一次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする。
請求項４記載の電流生成供給回路は、請求項１又は２記載の電流生成供給回路において、前記複数の基本トランジスタは、各々、二次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする。
【００１９】
請求項５記載の電流生成供給回路は、請求項３又は４に記載の電流生成供給回路において、前記電流生成手段は、前記複数の基本トランジスタの配置に対して、特定方向の第１の領域に、前記複数の基本トランジスタの各電流路の出力配線が配設され、前記第１の領域とは重ならない第２の領域に、前記各電流路の入力配線及び前記各制御端子に接続された配線が配設されていることを特徴とする。
【００２０】
請求項６記載の電流生成供給回路は、請求項１乃至５のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記デジタル信号の各ビット値に応じて前記単位電流を選択するスイッチ回路部を備え、少なくとも、前記単位電流トランジスタを構成する前記複数の基本トランジスタと前記スイッチ回路部との間に介在する抵抗成分が均一になるように配線されていることを特徴とする。
【００２１】
請求項７記載の電流生成供給回路は、請求項１乃至６のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記複数ビットのデジタル信号の各々に対応して、前記基準電流トランジスタに流れる基準電流に対して、前記複数の単位電流トランジスタにより、各々異なる比率の電流値を有する前記複数の単位電流を生成することを特徴とする。
請求項８記載の電流生成供給回路は、請求項７記載の電流生成供給回路において、前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタの数が各々異なるように形成されていることを特徴とする。
【００２２】
請求項９記載の電流生成供給回路は、請求項８記載の電流生成供給回路において、前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタのチャネル幅の合計が２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする。
請求項１０記載の電流生成供給回路は、請求項１乃至９のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷側から引き込む方向に流すように設定することを特徴とする。
請求項１１記載の電流生成供給回路は、請求項１乃至９のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷に流し込む方向に流すように設定することを特徴とする。
【００２３】
請求項１２記載の電流生成供給回路は、請求項１乃至１１のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記定電流源に接続された電流供給線に並列に複数接続され、前記負荷駆動電流を同時並行的に個別に供給することを特徴とする。
請求項１３記載の電流生成供給回路は、請求項１乃至１２のいずれかに記載の電流生成供給回路において、前記負荷は、前記電流生成手段から供給される前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする。
【００２４】
すなわち、本発明に係る電流生成供給回路は、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する負荷（表示画素）に対して、所定の電流値を有する負荷駆動電流（階調電流）を生成して供給する電流駆動装置であって、負荷の駆動状態を制御するための複数ビットのデジタル信号（表示データ）に対応した電流値を有する負荷駆動電流を生成して負荷に出力する電流生成手段（電流生成部）を有し、該電流生成手段が、基準電流に基づいてデジタル信号の各ビットに対応する複数の単位電流を生成する、基準電流トランジスタ及び複数の単位電流トランジスタを備え、少なくとも、該基準電流トランジスタ又は各単位電流トランジスタのいずれかが、基本となるトランジスタサイズ（チャネル幅）を有する複数の基本トランジスタを、所定の基準位置を中心にして相互に対称となる位置に配置するとともに、相互に並列に接続した構成を有している。
【００２５】
ここで、基準電流トランジスタと複数の単位電流トランジスタとは、例えばカレントミラー回路を構成し、該カレントミラー回路部を構成する複数の単位電流トランジスタとして、基準電流トランジスタに対してチャネル幅が各々異なる比率（例えば、２ｋで規定される比率）となるように形成することにより、上記複数の単位電流が各々異なる電流値を有するように設定することができ、各単位電流トランジスタに流れる単位電流を、上記デジタル信号に応じて選択的に合成（電流値を合算）することにより、所定の階調数を有する負荷駆動電流を生成することができる。
【００２６】
これにより、カレントミラー回路部の基準電流トランジスタに一定の基準電流を流すのみで、各単位電流トランジスタに異なる電流値を有する複数の単位電流を一義的に流すことができ、負荷駆動電流の生成に関連して電流生成供給回路に供給される信号レベルが変動しない構成を有しているので、負荷駆動電流が微小な場合であっても、電流生成供給回路に接続される電流供給線に付加された寄生容量への充放電動作に起因する信号遅延の影響を排除して、電流生成供給回路、又は、電流生成供給回路を備えた電流駆動装置の動作速度を向上させることができる。
【００２７】
また、本発明に係る電流生成手段においては、カレントミラー回路部を構成する基準電流トランジスタ及び複数の単位電流トランジスタの、少なくともいずれかを、基本のチャネル幅を有する複数の電界効果型トランジスタ（基本トランジスタ）を並列に接続した回路構成を有しているので、電界効果トランジスタの製造プロセスにおいて生じる寸法変換差の影響を、単位電流トランジスタの実質的なチャネル幅（複数の単位トランジスタのチャネル幅の合計）に関わらず略均一化することができる。
【００２８】
さらに、上記複数の電界効果型トランジスタ（基本トランジスタ）を、基準位置に対して対称となる位置に配置したコモンセントロイド形状又はそれに準じた位置に配置する構成を有しているので、電界効果トランジスタの製造プロセスにおいて生じる加工バラツキをほぼ相殺することができる。これにより、デジタル信号（指定階調）に対する負荷駆動電流の電流値（単位電流の合成値）の線形性を良好に確保することができ、負荷をデジタル信号に応じた適切な駆動状態で動作させることができる。
【００２９】
【発明の実施の形態】
以下、本発明に係る電流生成供給回路について、実施の形態を示して詳しく説明する。
＜電流生成供給回路の第１の実施形態＞
まず、本発明に係る電流生成供給回路について、図面を参照して説明する。
図１は、本発明に係る電流生成供給回路の第１の実施形態を示す概略構成図である。
【００３０】
図１（ａ）に示すように、本実施形態に係る電流生成供給回路ＩＬＡは、電流値を指定するための複数ビット（本実施形態においては、４ビットの場合を示す）のデジタル信号ｄ０、ｄ１、ｄ２、ｄ３（ｄ０〜ｄ３）を個別に取り込んで保持（ラッチ）するラッチ回路ＬＣ０、ＬＣ１、ＬＣ２、ＬＣ３（ＬＣ０〜ＬＣ３）を備えたデータラッチ部１０と、定電流発生源ＩＲから供給される一定の電流値を有する基準電流Ｉrefを取り込み、上記データラッチ部１０（各ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号（反転出力信号）ｄ１０＊、ｄ１１＊、ｄ１２＊、ｄ１３＊（ｄ１０＊〜ｄ１３＊；以下、本明細書中では、反転極性を示す記号を、便宜的に「＊」を用いて示す。図１（ａ）、（ｂ）の符号参照）に基づいて、基準電流Ｉrefに対して所定比率の電流値を有する負荷駆動電流ＩＤを生成して図示を省略した負荷ＬＤに出力する電流生成部２０Ａと、を有して構成されている。ここで、本実施形態においては、定電流発生源ＩＲは、電流供給線Ｌｓを介して電流生成部２０Ａから基準電流Ｉrefを引き抜くように、低電位電源（例えば、接地電位）Ｖgndに接続されている。
【００３１】
なお、図１（ａ）に示したデータラッチ部１０の構成は、本明細書においては、便宜的に図１（ｂ）に示すような回路記号で示す。図１（ｂ）において、ＩＮ０〜ＩＮ３は、各々、図１（ａ）に示した各ラッチ回路ＬＣ０〜ＬＣ３の入力接点ＩＮを示し、ＯＴ０〜ＯＴ３は、各々、各ラッチ回路ＬＣ０〜ＬＣ３の非反転出力接点ＯＴを示し、ＯＴ０＊〜ＯＴ３＊は、各々、各ラッチ回路ＬＣ０〜ＬＣ３の反転出力接点ＯＴ＊を示す。
【００３２】
以下、上記各構成について、具体的に説明する。
（データラッチ部１０）
データラッチ部１０は、図１に示すように、デジタル信号ｄ０〜ｄ３のビット数（４ビット）に応じた数のラッチ回路ＬＣ０〜ＬＣ３が並列に設けられた構成を有し、図示を省略したタイミングジェネレータやシフトレジスタ等から出力されるタイミング制御信号（非反転クロック信号）ＣＬＫ、（反転クロック信号）ＣＬＫ＊に基づいて、各々個別に供給される上記デジタル信号ｄ０〜ｄ３を同時に取り込み、当該デジタル信号ｄ０〜ｄ３に基づく信号レベルを出力、保持する動作（信号保持動作）を実行する。
【００３３】
（電流生成部２０Ａ）
図２は、本実施形態に適用される電流生成部の一具体例を示す回路概念図である。
電流生成部２０Ａは、図２に示すように、基準電流Ｉrefに対して、各々、異なる比率の電流値を有する複数の単位電流Ｉsa、Ｉsb、Ｉsc、Ｉsdを生成するカレントミラー回路部２１Ａと、上記複数の単位電流Ｉsa〜Ｉsdのうち、上述したデータラッチ部１０の各ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊（図１に示した反転出力端子ＯＴ＊の信号レベル）に基づいて、任意の単位電流を選択するスイッチ回路部２２Ａと、を備えている。
【００３４】
電流生成部２０Ａに適用されるカレントミラー回路部２１Ａは、具体的には、電流供給線Ｌｓを介して基準電流Ｉrefが供給される（引き抜かれる）電流入力接点ＩＮｉと高電位電源＋Ｖに接続された電源接点（以下、「高電位電源＋Ｖ」と記す）との間に、電流路（ソース−ドレイン端子）が接続されるとともに、制御端子（ゲート端子）が接点Ｎgaに接続され、所定のチャネル幅を有するｐチャネル型の電界効果型トランジスタ（以下、「ｐチャネル型トランジスタ」と略記する）からなる基準電流トランジスタＴＰ１１と、各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄと高電位電源＋Ｖとの間に、各々、電流路が並列に接続されるとともに、各制御端子が接点Ｎgaに共通に接続され、各々所定のチャネル幅を有するｐチャネル型トランジスタからなる単位電流トランジスタＴＰ１２、ＴＰ１３、ＴＰ１４、ＴＰ１５と、を備えた構成を有している。ここで、接点Ｎgaは、電流入力接点ＩＮｉに直接接続されているとともに、容量Ｃａを介して高電位電源＋Ｖに接続されている。
【００３５】
なお、図２においては、カレントミラー回路部２１Ａを構成する各電界効果型トランジスタのトランジスタサイズの大小関係を、トランジスタの回路記号の幅を変えることで便宜的かつ概念的に示した。基準電流トランジスタ及び単位電流トランジスタを構成する各電界効果型トランジスタの具体的な構成については、詳しく後述する。
【００３６】
また、電流生成部２０Ａに適用されるスイッチ回路部２２Ａは、負荷が接続される電流出力接点ＯＵＴｉと上記各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄとの間に電流路が接続されるとともに、制御端子に上記各ラッチ回路ＬＣ０〜ＬＣ３から個別に出力される出力信号ｄ１０＊〜ｄ１３＊が並列的に印加される複数（４個）のｐチャネル型トランジスタからなるスイッチトランジスタＴＰ１６、ＴＰ１７、ＴＰ１８、ＴＰ１９と、を備えた構成を有している。
【００３７】
このような構成を有する電流生成部２０Ａにおいて、特に、カレントミラー回路部２１Ａを構成する各単位電流トランジスタＴＰ１２〜ＴＰ１５に流れる単位電流Ｉsa〜Ｉsdが、基準電流トランジスタＴＰ１１に流れる基準電流Ｉrefに対して、各々異なる所定の比率の電流値を有するように設定されている。
具体的には、各単位電流トランジスタＴＰ１２〜ＴＰ１５のトランジスタサイズが、各々異なる比率、例えば、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する電界効果型トランジスタにおいて、チャネル長を一定とした場合の各チャネル幅の比が、Ｗ１２：Ｗ１３：Ｗ１４：Ｗ１５＝１：２：４：８になるように形成されている。ここで、Ｗ１２は、単位電流トランジスタＴＰ１２のチャネル幅を示し、Ｗ１３は、単位電流トランジスタＴＰ１３のチャネル幅を示し、Ｗ１４は、単位電流トランジスタＴＰ１４のチャネル幅を示し、Ｗ１５は、単位電流トランジスタＴＰ１５のチャネル幅を示す。
【００３８】
これにより、各単位電流トランジスタＴＰ１２〜ＴＰ１５に流れる単位電流Ｉsa〜Ｉsdの電流値は、基準電流トランジスタＴＰ１１のチャネル幅をＷ１１とすると、各々Ｉsa＝（Ｗ１２／Ｗ１１）×Ｉref、Ｉsb＝（Ｗ１３／Ｗ１１）×Ｉref、Ｉsc＝（Ｗ１４／Ｗ１１）×Ｉref、Ｉsd＝（Ｗ１５／Ｗ１１）×Ｉrefに設定される。すなわち、単位電流トランジスタＴＰ１２〜ＴＰ１５の各チャネル幅を、各々２ｋ（ｋ＝０、１、２、３、・・・；２ｋ＝１、２、４、８、・・・）に設定することにより、単位電流間の電流値を２ｋで規定される比率に設定することができる。
【００３９】
このように電流値が設定された各単位電流Ｉsa〜Ｉsdから、後述するように、複数ビットのデジタル信号ｄ０〜ｄ３（すなわち、データラッチ部１０からの出力信号ｄ１０＊〜ｄ１３＊）に基づいて、任意の単位電流を選択して合成することにより、２ｋ段階の電流値を有する負荷駆動電流ＩＤが生成される。したがって、図１、図２に示したように、４ビットのデジタル信号ｄ０〜ｄ３を適用した場合、各単位電流トランジスタＴＰ１２〜ＴＰ１５に接続されるスイッチトランジスタＴＰ１６〜ＴＰ１９のオン状態に応じて、２４＝１６段階（階調）の異なる電流値を有する負荷駆動電流ＩＤが生成される。
【００４０】
このような構成を有する電流生成部２０Ａにおいては、上記ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊の信号レベルに応じて、スイッチ回路部２２Ａのうちの、特定のスイッチトランジスタがオン動作（スイッチトランジスタＴＰ１６〜ＴＰ１９のいずれか１つ以上がオン動作する場合のほか、いずれのスイッチトランジスタＴＰ１６〜ＴＰ１９もオフ動作する場合を含む）し、該オン動作したスイッチトランジスタに接続されたカレントミラー回路部２２Ａの単位電流トランジスタ（ＴＰ１２〜ＴＰ１５のいずれか１つ以上の組み合わせ）に、基準電流トランジスタＴＰ１１に流れる基準電流Ｉrefに対して、所定比率（ａ×２ｋ倍；ａは基準電流トランジスタＴＰ１１のチャネル幅Ｗ１１により規定される定数）の電流値を有する単位電流Ｉsa〜Ｉsdが流れ、上述したように、電流出力接点ＯＵＴｉにおいて、これらの単位電流の合成値となる電流値を有する負荷駆動電流ＩＤが、高電位電源＋Ｖから、オン状態にあるスイッチトランジスタ（ＴＰ１６〜ＴＰ１９のいずれか）に接続された単位電流トランジスタ（ＴＰ１２〜ＴＰ１５のいずれか）及び電流出力接点ＯＵＴｉを介して、図示を省略した負荷方向に流れる。
【００４１】
これにより、本実施形態に係る電流生成供給回路ＩＬＡにおいては、タイミング制御信号ＣＬＫ、ＣＬＫ＊により規定されるタイミングで、データラッチ部２１Ａに入力される複数ビットのデジタル信号ｄ０〜ｄ３に応じて、電流生成部２２Ａにより所定の電流値を有するアナログ電流からなる負荷駆動電流ＩＤが生成されて、負荷ＬＤに供給されることになる（本実施形態においては、上述したように、電流生成供給回路側から負荷方向に負荷駆動電流が流し込まれる）。
【００４２】
なお、本実施形態においては、電流生成供給回路（各駆動電流供給回路部）に接続された負荷に対して、電流生成供給回路側から負荷駆動電流を流し込むように構成した場合（以下、便宜的に、「電流印加方式」と記す）について示したが、本発明においては、負荷側から電流生成供給回路方向に負荷駆動電流を引き込むように構成（以下、便宜的に、「電流シンク方式」と記す）したものであってもよい。電流シンク方式に対応した電流生成供給回路については、簡単に後述する。
【００４３】
ここで、本実施形態に係る電流生成部（カレントミラー回路部）の構成、及び、その回路パターンのレイアウト（配置）方法について、詳しく説明する。
図３は、周知の電界効果型トランジスタの製造プロセスにおける寸法変換差の影響を示す概念図である。
上述したように、本実施形態に係るカレントミラー回路部においては、複数ビットのデジタル信号に基づいて、基準電流Ｉrefに対して相互に電流比率の異なる電流値を有する単位電流Ｉsa〜Ｉsdを選択的に合成して負荷駆動電流を生成するように構成されている。そして、上記電流比率（又は、単位電流の電流値）は、上述したように、基準電流トランジスタ及び単位電流トランジスタを構成する電界効果型トランジスタのチャネル幅により規定される。
【００４４】
ここで、周知の電界効果型トランジスタ（薄膜トランジスタ）の製造プロセスにおける設計寸法と仕上がり寸法との関係（寸法変換差）について検証すると、一般に集積回路の製造プロセスにおいては、エッチング工程等におけるサイドエッチング量やマスクの位置合わせずれ等に基づく寸法シフトにより、仕上がり寸法が設計寸法に対してある程度ずれることが知られている。例えば、図３（ａ）に示すように、電界効果型トランジスタ（ここでは、便宜的にｐチャネル型トランジスタを示す）のチャネル幅の設計寸法をＷ１＝ａとした場合、寸法シフトにより電界効果型トランジスタのチャネル幅方向の両端側で各々−Δａだけずれが生じた場合、全体で２×Δａの寸法変換差が生じ、仕上がり寸法がＷ１＝ａ−２Δａとなる。この寸法変換差は、トランジスタサイズに比較して微少であるため、設計手法により補正することが極めて困難であるという特徴を有している。
【００４５】
また、この寸法変換差は、同一のプロセスを用いた場合、トランジスタサイズ（チャネル幅）に関わらず、略一定の値となるため、例えば、図３（ｂ）に示すように、チャネル幅の設計寸法をＷ２＝２ａとした場合であっても、上述した場合と同様に−２Δａの寸法変換差が生じて、仕上がり寸法はＷ２＝２ａ−２Δａとなる。そのため、電界効果型トランジスタのチャネル幅が異なると、寸法変換差の影響の程度が異なり、チャネル幅が小さいほど寸法変換差の影響を大きく受けることになり、上述したような電流生成供給回路（カレントミラー回路部）においては微少な電流値の負荷駆動電流ほど、本来の駆動状態から特性がずれる（すなわち、低い階調の駆動状態で負荷を動作させる場合ほど、駆動状態の線形性が損なわれる）可能性があった。
【００４６】
さらに、集積回路の製造プロセスにおいては、一般に同一のウェハや基板内であっても、膜厚や膜特性、アライメント精度、製造プロセスにおける温度や流体密度等の条件の不均一に起因して加工ばらつきが生じることが知られている。そのため、同一のトランジスタサイズの電界効果型トランジスタであっても、基板上での配置位置に応じて素子特性にばらつきが生じ、このような電界効果型トランジスタを、電流生成供給回路（カレントミラー回路部）に適用した場合、上述した場合と同様に、負荷の駆動状態の線形性を損なううえ、このような電流生成供給回路を複数備えた電流駆動装置（例えば、後述するような表示装置に適用されるデータドライバ）おいては、電流生成供給回路相互間の回路特性（電流出力特性）も不均一になる可能性があった。
【００４７】
そこで、本発明においては、上述したような寸法変換差や加工ばらつきの影響を抑制するために、電流生成供給回路（カレントミラー回路）を構成する電界効果型トランジスタ（基準電流トランジスタ及び単位電流トランジスタ）を、基本となる最小のトランジスタサイズ（チャネル幅）を有する電界効果トランジスタを基本トランジスタとして、この基本トランジスタを複数並列接続することにより、所望のチャネル幅を有する電界効果型トランジスタを構成し、かつ、上記複数の基本トランジスタを、いわゆる、コモンセントロイド形状又はそれに準じたパターンレイアウトを有するように配置するようにした構成を有している。
【００４８】
すなわち、例えば、図３（ａ）に示したように、チャネル幅Ｗ１＝ａを有する電界効果型トランジスタを、最小寸法を有する基本のトランジスタ（基本トランジスタ）に設定し、図３（ｃ）に示すように、該基本トランジスタを複数個（ここでは、２個）並列に接続することにより、図３（ｂ）に示した場合と同様に、チャネル幅が複数倍（Ｗ２＝２ａ）の電界効果型トランジスタを構成する。これによれば、各基本トランジスタのチャネル幅はＷ１＝ａで常に一定あるので、これらを並列に複数接続した場合であっても、各基本トランジスタに生じる寸法変換差は、常に２Δａで一定となる。
【００４９】
したがって、この場合のチャネル幅は、図３（ａ）に示した場合の複数倍（すなわち、Ｗ３＝２×（ａ−２Δａ）＝２×Ｗ）となり、電界効果型トランジスタのチャネル幅が異なる場合であっても、寸法変換差の影響は一定となるので、指定階調に対する負荷駆動電流の電流値の関係が良好な線形性を示す。ここで、図３（ｃ）においては、チャネル幅を基本となる基本トランジスタの２倍に設定した場合を示したが、上述したように、２以上の２ｋ（＝２、４、８、・・・）倍のチャネル幅に設定する場合には、各々、上記基本トランジスタを２個、４個、８個、・・・並列に接続する。
【００５０】
また、加工ばらつきは、一般に特定の傾向（１次元的な傾斜分布）を有していることが知られており、このような加工ばらつきによる素子特性への影響を抑制する手法として、コモンセントロイド形状が知られている。すなわち、特定の基準点に対して対称（線対称、点対称）となる位置に配置された素子同士（素子の設計サイズ及び素子の配置方向は同一）では、上記加工ばらつきの１次元的な傾斜分布により、各種のパラメータや特性が、上記基準点に対して対称的に変化すると考えることができる（基準点で特性Ｐが得られた場合、一方の素子では特性Ｐ＋ΔＰが得られ、他方の素子では特性Ｐ−ΔＰが得られる）ので、これらの素子相互を並列に接続することにより、１次元的なばらつき分布をキャンセル（相殺）することができる。このようなパターンレイアウト手法をコモンセントロイド形状といい、例えば、差動増幅回路の差動対や容量の形成に適用されている。
【００５１】
（パターンレイアウト方法の第１の実施例）
図４は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第１の実施例を示す概念図であり、図５は、本実施例に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。ここでは、上述したように（図２参照）、データラッチ部１０に取り込み保持されるデジタル信号ｄ０（又は、その反転出力信号ｄ１０＊）により選択制御される単位電流Ｉsaを生成する単位電流トランジスタＴＰ１２を、最小寸法を有する基本のトランジスタ（基本トランジスタ）に設定し、他の単位電流Ｉsb、Ｉsc、Ｉsdの電流値が各々単位電流Ｉsaの２（＝２１）倍、４（＝２２）倍、８（＝２３）倍となるように、各単位電流トランジスタＴＰ1３、ＴＰ１４、ＴＰ１５が上記基本トランジスタを２個、４個、８個並列に接続した構成を有しているものとする。
【００５２】
本実施例に係るカレントミラー回路部のレイアウト方法は、まず、図４（ａ）に示すように、第０ビットのデジタル信号ｄ０に対応する単位電流トランジスタＴＰ１２を構成する基本トランジスタ（図中、“０”と表記する；以下、「トランジスタ“０”」と記す）を所定の基準位置に配置し、該トランジスタ“０”の両脇（図面左右側）に、第１ビットのデジタル信号ｄ１に対応する単位電流トランジスタＴＰ１３を構成する２個の基本トランジスタ（図中、“１”と表記する；以下、「トランジスタ“１”」と記す）を配置する。
【００５３】
次いで、図４（ｂ）に示すように、トランジスタ“０”及び“１”をそれぞれ挟み込む位置（トランジスタ“０”及び“１”の各両脇）に、第２ビットのデジタル信号ｄ２に対応する単位電流トランジスタＴＰ１４を構成する４個の基本トランジスタ（図中、“２”と表記する；以下、「トランジスタ“２”」と記す）を配置し、さらに、図４（ｃ）に示すように、トランジスタ“０”、“１”、“２”をそれぞれ挟み込む位置（トランジスタ“０”、“１”、“２”の各両脇）に、第３ビットのデジタル信号ｄ３に対応する単位電流トランジスタＴＰ１５を構成する８個の基本トランジスタ（図中、“３”と表記する；以下、「トランジスタ“３”」と記す）を配置する。
【００５４】
なお、図１、図２に示した構成においては、４ビット（第０ビット〜第３ビット）のデジタル信号ｄ０〜ｄ３を入力信号としているので、図４（ｃ）に示したようなトランジスタ配置となるが、デジタル信号のビット数がより多い場合には、上記パターンレイアウト方法にしたがって、さらに上位のビットに対応する基本トランジスタを配置する操作を繰り返す。
【００５５】
次いで、図４（ｄ）に示すように、順次配列された基本トランジスタ群（単位電流トランジスタを構成する基本トランジスタ群）の両外側に、基準電流トランジスタＴＰ１１を構成する所定数の基本トランジスタ（図中、“ref”と表記する；以下、「トランジスタ“ref”」と記す）を、半数ずつ配置する。ここで、トランジスタ“ref”の配置は、図４（ｄ）においては、複数個の基本トランジスタを連続的に配置した構成を示したが、本発明はこれに限定されるものではなく、上述した基準位置に配置されたトランジスタ“０”に対して線対称となる位置であれば、任意の位置に配置するものであってもよい。
したがって、このようなパターンレイアウト方法により、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ref”）を、コモンセントロイド形状に基づいて一次元レイアウトすることができる。
【００５６】
そして、このように配置されたトランジスタ“０”〜“３”、“ref”の結線パターンは、図２に示した電流生成部２０Ａの構成に対応させて説明すると、図５に示すように、各トランジスタ“０”〜“３”（上述した単位電流トランジスタＴＰ１２〜ＴＰ１５に相当する）のソース端子が高電位電源＋Ｖに共通に接続されるとともに、ゲート端子が接点Ｎgaに共通に接続されている。
【００５７】
また、トランジスタ“０”のドレイン端子は、接点Ｎａ及びスイッチＳＷ０（上述した各スイッチトランジスタＴＰ１６に相当する）を介して電流出力接点ＯＵＴｉ（図示を省略した負荷）に接続され、２個のトランジスタ“１”の各ドレイン端子は、共通の接点Ｎｂ及びスイッチＳＷ１（上述した各スイッチトランジスタＴＰ１７に相当する）を介して電流出力接点ＯＵＴｉに接続され、４個のトランジスタ“２”の各ドレイン端子は、共通の接点Ｎｃ及びスイッチＳＷ２（上述した各スイッチトランジスタＴＰ１８に相当する）を介して電流出力接点ＯＵＴｉに接続され、８個のトランジスタ“３”の各ドレイン端子は、共通の接点Ｎｄ及びスイッチＳＷ３（上述した各スイッチトランジスタＴＰ１９に相当する）を介して電流出力接点ＯＵＴｉに接続されている。
【００５８】
すなわち、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”は、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有している。なお、図５において、配線途中に示した小黒点は配線相互の接続点を表し、また、太黒丸は、配線相互の接続点であって、他の配線層に接続するためのコンタクトホールを表している。
【００５９】
さらに、基準電流トランジスタＴＰ１１を構成する各トランジスタ“ref”のソース端子は高電位電源＋Ｖに共通に接続され、ゲート端子は共通の接点Ｎgaを介してドレイン端子及び電流入力接点ＩＮｉに接続されている。また、接点Ｎgaと高電位電源＋Ｖとの間には容量Ｃａが接続されている。すなわち、基準電流トランジスタＴＰ１１を構成する複数のトランジスタ“ref”は、各々、電流入力接点ＩＮｉと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有している。
【００６０】
これにより、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する電界効果型トランジスタの実質的なチャネル幅は、図３（ｃ）に示した場合と同様に、単位電流トランジスタＴＰ１２を基本として、各々２倍、４倍、８倍の寸法になるように形成され、また、基準電流トランジスタＴＰ１１のチャネル幅も、単位電流トランジスタＴＰ１２を基本として、所定の比率になるように形成されることにより、基準電流Ｉrefに対する各単位電流Ｉsa〜Ｉsdの電流値が規定される。
【００６１】
加えて、本実施形態に係る電流生成部における基本トランジスタの結線パターンにおいては、以下に示すような特徴的な配線方法を適用している。
すなわち、第１の特徴は、図５に示した結線パターンにおいて、各トランジスタ“０”〜“３”のドレイン配線と、ソース配線及びゲート配線が配線される領域を相互に切り離して（図中、上方領域と下方領域に分離して重ならないように）配置設定することにより、出力配線（ドレイン配線）がゲート配線とは交差しないように配線して、各トランジスタ“０”〜“３”からの出力電流（すなわち、単位電流に相当し、さらには、合成電流である負荷駆動電流にも関連する）が電位変動の大きいゲート電圧の影響を受けないようにしている。
【００６２】
また、第２の特徴は、図５に示したように、トランジスタ“０”〜“３”の出力配線（ドレイン配線）同士が必然的に交差することになるため、各トランジスタ“１”〜“３”ごとの出力配線相互の接続を、上記出力配線が形成される層（出力配線層）とは異なる配線層（例えば、コンタクトホールを介してゲート配線が形成される配線層）において行い、接点Ｎａ〜Ｎｄと各スイッチＳＷ０〜ＳＷ３との接続は、再度コンタクトホールを介して出力配線層において行う。
【００６３】
ここで、各トランジスタ“０”〜“３”とスイッチＳＷ０〜ＳＷ３間のコンタクトホールの数（すなわち、コンタクトホールを介在させることにより付加される抵抗値に相当する；コンタクト抵抗）を均一化するために、本来、他の配線層への移行を必要としないトランジスタ“０”とスイッチＳＷ０間においても、上記他のトランジスタ“１”〜“３”の出力配線相互の接続を行う配線層に移行するように、コンタクトホールを２回経由するように結線パターン（配線経路）を設定している。これにより、コンタクト抵抗の不均一に起因する出力電流のばらつきを抑制することができる。
【００６４】
このように、本実施形態に係る電流生成供給回路においては、カレントミラー回路）を構成する各電界効果型トランジスタを、基本となるトランジスタサイズを有する基本トランジスタを複数個並列に接続することにより、所望のチャネル幅を有する電界効果型トランジスタを構成し、かつ、上記複数の基本トランジスタを、いわゆる、コモンセントロイド形状を有するように配置することにより、電界効果トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができるので、指定階調（複数ビットのデジタル信号）に対応する適切な電流値を有する負荷駆動電流を生成、供給することができ、負荷の駆動状態を低階調から高階調まで線形性良く制御することができるとともに、電流生成供給回路を複数備えた電流駆動装置においても、電流生成供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、複数の負荷を均一な駆動状態で動作させることができる。
【００６５】
（パターンレイアウト方法の第２の実施例）
図６は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの第２の実施例を示す回路構成図である。ここで、上述した実施例と同等の構成においては同等の符号を付してその説明を簡略化又は省略する。
【００６６】
本実施例に係る電流生成部を構成する基本トランジスタの配置は、図６（ａ）に示すように、上述した第１の実施例と同様に、第０ビットのデジタル信号ｄ０に対応するトランジスタ“０”を基準位置に配置し、該トランジスタ“０”の両脇に、第１ビットのデジタル信号ｄ１に対応するトランジスタ“１”を１個ずつ配置し、さらに、その両脇に、第２ビットのデジタル信号ｄ２に対応するトランジスタ“２”を２個ずつ配置し、さらに、その両脇に、第３ビットのデジタル信号ｄ３に対応するトランジスタ“３”を４個ずつ配置する。
そして、上記のように順次配列された基本トランジスタ群の両外側に、基準電流トランジスタを構成する所定数のトランジスタ“ref”を、半数ずつ配置する。
【００６７】
したがって、このようなパターンレイアウト方法によって、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ref”）を、少なくとも基準位置に対して対称となる位置に配置することができ、コモンセントロイド形状に準じたパターンレイアウトで一次元レイアウトすることができる。
【００６８】
そして、このように配置されたトランジスタ“０”〜“３”、“ref”の結線パターンにおいても、図６（ｂ）に示すように、上述した実施例（図５参照）と同様に、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”が、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有しているので、上述した実施例と同様に、寸法変換差を均一化しつつ、加工ばらつきを相殺して、指定階調に対応する負荷駆動電流の電流値を線形性良く制御することができる。
【００６９】
また、図６（ｂ）に示した結線パターンによれば、図５に示した結線パターンに比較して、トランジスタ“０”〜“３”の出力配線（ドレイン配線）同士の交差を大幅に削減することができるので、出力配線相互の接続を出力配線層とは異なる配線層で行うためのコンタクトホールの数を減らすことができ（図５に示した結線パターンに示した１９箇所に対して、図６に示した結線パターンでは８箇所）、製造歩留まり（加工プロセスにおける歩留まり）を向上させることができる。
【００７０】
（パターンレイアウト方法の第３の実施例）
図７は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第３の実施例を示す概念図であり、図８は、本実施例に係る電流生成部（カレントミラー回路）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。ここで、上述した実施例と同等の構成においては同等の符号を付してその説明を簡略化又は省略する。
【００７１】
上述した第１及び第２の実施例においては、電流生成部のカレントミラー回路部を構成する電界効果型トランジスタ（基準電流トランジスタ及び単位電流トランジスタを構成する基本トランジスタ）を、基準位置を中心にして線対称となる位置に一次元的に配置した構成について示したが、本実施例においては、上記基本トランジスタを、基準位置を中心にして点対称となる位置に二次元的に配置した構成を有している。
【００７２】
本実施例に係るカレントミラー回路部のレイアウト方法は、まず、図７（ａ）に示すように、単位電流トランジスタＴＰ１２を構成するトランジスタ“０”を所定の基準位置に配置し、該トランジスタ“０”に隣接する外周領域（以下、便宜的に「配置領域」と記す）Ｒ１に、単位電流トランジスタＴＰ１３を構成する２個のトランジスタ“１”を、上記基準位置（トランジスタ“０”）に対して相互に点対称の関係となるように配置する。
【００７３】
次いで、図７（ｂ）に示すように、トランジスタ“１”が配置された上記周辺領域Ｒ１に隣接する領域（配置領域）Ｒ２に、単位電流トランジスタＴＰ１４を構成する４個のトランジスタ“２”を、上記基準位置に対して相互に点対称の関係となるように配置し、さらに、図７（ｃ）に示すように、上記周辺領域Ｒ２に隣接する領域（配置領域）Ｒ３に、単位電流トランジスタＴＰ１５を構成する８個のトランジスタ“３”を、上記基準位置に対して相互に点対称の関係となるように配置する。
【００７４】
なお、図１、図２に示した構成においては、４ビット（第０ビット〜第３ビット）のデジタル信号ｄ０〜ｄ３を入力信号としているので、図７（ｃ）に示したように、基準位置を中心にして同心円状に各トランジスタ“１”、“２”、“３”が配置される。したがって、デジタル信号のビット数がより多い場合には、上記パターンレイアウト方法に基づいて、さらに上位のビットに対応する基本トランジスタを、さらに外周側に設定される配置領域に配置する操作を繰り返す。
【００７５】
次いで、図７（ｄ）に示すように、順次配列された基本トランジスタ群（単位電流トランジスタを構成する基本トランジスタ群）のさらに外周となる配置領域Ｒｒに、基準電流トランジスタＴＰ１１を構成する所定数のトランジスタ“ref”を、上記基準位置に対して相互に点対称の関係となるように配置する。
したがって、このようなパターンレイアウト方法により、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ref”）を、コモンセントロイド形状に基づいて二次元レイアウトすることができる。ここで、配置領域Ｒ１、Ｒ２、Ｒ３、Ｒｒに上記各トランジスタ“１”、“２”、“３”、“ref”を配置する際に形成される“１”、“２”、“３”“ref”が配置されていない領域Ｒ１ａ及びＲ１ｂ、Ｒ２ａ及びＲ２ｂ、Ｒ３ａ及びＲ３ｂ、Ｒｒａ及びＲｒｂを配線領域に設定する。
【００７６】
そして、このように配置されたトランジスタ“０”〜“３”、“ref”の結線パターンにおいても、図８に示すように、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”が、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有しているので、上述した各実施例と同様に、寸法変換差を均一化しつつ、加工ばらつきを相殺して、指定階調に対応する負荷駆動電流の電流値を線形性良く制御することができる。
【００７７】
また、図７、図８に示したレイアウト方法及び結線パターンによれば、電流生成部（カレントミラー回路部）を構成する各基本トランジスタが二次元的に配置されているので、階調を指定するデジタル信号のビット数が増加した場合であっても、上述した第１及び第２の実施例に示したレイアウト方法に比較して、特定方向（一次元方向）の寸法が長大化する現象を抑制することができ、レイアウト設計上の自由度を向上させることができる。
【００７８】
さらに、上述した各実施例に示したような出力配線（ドレイン配線）相互の交差が回避されるので、コンタクトホールを介して他の配線層に移行する必要がなくなり、製造歩留まりを向上させることができるとともに、出力電流がコンタクト抵抗の影響を受けることがなく、指定階調に対して適切な電流値を有する負荷駆動電流（出力電流）を生成することができる。
【００７９】
なお、本実施例においては、基本トランジスタが配置される配置領域として、中空方形形状（方形のドーナツ形状）を有する領域を適用した場合について説明したが、本発明はこれに限定されるものではなく、基本トランジスタを基準位置を中心にして点対称に配置することができる領域形状、例えば、中空の多角形形状や中空円形形状等を有するものであってもよい。
【００８０】
また、特定の単位電流トランジスタを構成する複数の基本トランジスタを、上記基準位置を中心とする特定の（同一の）配置領域内に配置する手法のみを示したが、本発明はこれに限定されるものではなく、基本トランジスタ相互の接続関係を維持し、かつ、上記点対称の配置関係を維持した状態で、一部の基本トランジスタのみを内周側の配置領域に配置するようにしてもよい。これによれば、図７に示したように基本トランジスタが配置されていない領域に基本トランジスタを配置することができ、基板面積の利用効率を向上させることができる。
また、上述した各実施例においては、ｐチャネル型トランジスタを適用して構成される電流生成供給回路（電流生成部）について詳しく説明したが、後述するように、ｎチャネル型トランジスタを適用した構成（図９、図１０参照）においても同様の概念が適用されることは言うまでもない。
【００８１】
＜電流生成供給回路の第２の実施形態＞
次に、本発明に係る電流生成供給回路の第２の実施形態について、図面を参照して説明する。本実施形態においては、負荷側から電流生成供給回路方向に負荷駆動電流を引き込む電流シンク方式に対応した電流生成供給回路について説明する。
図９は、本実施形態に係る電流生成供給回路の第２の実施形態を示す概略構成図であり、図１０は、本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。ここで、上述した実施形態と同等の構成については、同等の符号を付して、その説明を簡略化又は省略する。
【００８２】
図９に示すように、本実施形態に係る電流生成供給回路ＩＬＢは、上述した実施形態と同様に、データラッチ部１０と、電流生成部２０Ｂと、を有するとともに、電流生成部２０Ｂに電流供給線Ｌｓを介して接続された定電流発生源ＩＲが、定電流発生源ＩＲ側から電流生成部２０Ｂ方向に基準電流Ｉrefを流し込むように、高電位電源＋Ｖに接続されている。
データラッチ部１０は、上述した実施形態（図１参照）と同等の構成を有し、複数のデジタル信号ｄ０〜ｄ３に対応して個別に設けられた各ラッチ回路ＬＣ０〜ＬＣ３の出力信号ｄ１０〜ｄ１３（非反転出力端子ＯＴの信号レベル）が電流生成部２０Ｂに出力されるように接続されている。
【００８３】
本実施形態に係る電流生成部２０Ｂは、図１０に示すように、概略、上述した実施形態（図２参照）と略同等の回路構成を有するカレントミラー回路部２１Ｂと、スイッチ回路部２２Ｂと、を備え、各ラッチ回路ＬＣ０〜ＬＣ３からの出力信号ｄ１０〜ｄ１３に基づいて、基準電流Ｉrefに対して、所定比率の電流値を有する複数の単位電流Ｉsh、Ｉsi、Ｉsj、Ｉskを任意に選択、合成して生成される負荷駆動電流ＩＤを負荷に供給するように構成されている。
【００８４】
具体的には、カレントミラー回路部２１Ｂ及びスイッチ回路部２２Ｂを構成する全てのトランジスタＴＮ１１〜ＴＮ１５及びＴＮ１６〜ＴＮ１９がｎチャネル型トランジスタからなり、基準電流トランジスタＴＮ１１は、電流路が電流入力接点ＩＮｉと低電位電源Ｖgndとの間に接続されるとともに、制御端子が電流入力接点ＩＮｉに接続された接点Ｎgbに接続されている。接点Ｎgbと低電位電源Ｖgndとの間には容量Ｃｂが接続されている。また、単位電流トランジスタＴＮ１２〜ＴＮ１５は、各々、電流路が接点Ｎｈ、Ｎｉ、Ｎｊ、Ｎｋと低電位電源Ｖgndとの間に接続されるとともに、制御端子が接点Ｎgbに共通に接続されている。また、スイッチング用のトランジスタＴＮ１６〜ＴＮ１９は、各々、電流路が上記接点Ｎｈ、Ｎｉ、Ｎｊ、Ｎｋと電流出力接点ＯＵＴｉとの間に接続されるとともに、制御端子にラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３が並列的に印加されるように構成されている。
【００８５】
ここで、本実施形態においても、カレントミラー回路部２１Ｂを構成する単位電流トランジスタＴＮ１２〜ＴＮ１５のトランジスタサイズ（すなわち、チャネル長を一定とした場合のチャネル幅）が、基準電流トランジスタＴＮ１１を基準として、所定の比率になるように形成され、各単位電流トランジスタＴＮ１２〜ＴＮ１５の電流路に流れる単位電流Ｉsh〜Ｉskが、基準電流Ｉrefに対して、各々異なる所定の比率の電流値を有するように設定されている。
【００８６】
これにより、本実施形態に係る電流生成供給回路２０Ｂにおいても、データラッチ部１０（ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号ｄ１０〜ｄ１３の信号レベルに応じて、スイッチ回路部２２Ｂの特定のトランジスタＴＮ１６〜ＴＮ１９がオン動作して、各単位電流トランジスタＴＮ１２〜ＴＮ１５を介して基準電流Ｉrefの所定比率倍の電流値を有する単位電流Ｉsh〜Ｉskが流れ、これらの合成電流が電流出力接点ＯＵＴｉを介して負荷駆動電流ＩＤとして図示を省略した負荷に供給される（本実施形態においては、負荷側から電流生成供給回路方向に負荷駆動電流が流れ込む）。
【００８７】
したがって、上述した第１及び第２の実施形態に示した電流生成供給回路ＩＬＡ、ＩＬＢにおいては、負荷に直接接続された電流生成供給回路に、定電流発生源ＩＲから電流供給線Ｌｓを介して、信号レベルが変動しない一定の基準電流Ｉrefを供給し、複数ビットのデジタル信号ｄ０〜ｄ３（データラッチ部１０の出力信号ｄ１０〜ｄ１３、ｄ１０＊〜ｄ１３＊）に基づいて、負荷を所望の駆動状態で動作させることができる電流値を有する負荷駆動電流ＩＤを生成することができる構成を有していることにより、電流供給線Ｌｓに供給される電流（基準電流）の変化に伴う電位変動をほとんど生じることがないので、負荷駆動電流の電流値が微少な場合や、負荷への負荷駆動電流の供給時間（あるいは、負荷の駆動時間）が短く設定されている場合であっても、電流供給ラインに付加された寄生容量（配線容量）への充放電動作に起因する電流生成供給回路の動作速度の低下を抑制して、電流生成供給回路、又は、該電流生成供給回路を適用した電流駆動装置の動作速度に対する制約を緩和し、負荷をより迅速かつ的確な駆動状態で動作させることができる。
【００８８】
なお、上述した各実施形態に示した複数ビットのデジタル信号としては、後述するように、表示装置に所望の画像情報を表示するための表示データ（表示信号）を適用することでき、この場合において、電流生成供給回路により生成、出力される負荷駆動電流は、表示パネルを構成する各表示画素を所定の輝度階調で発光動作させるために供給される階調電流に対応する。
【００８９】
以下、上述したような電流生成供給回路を、データドライバに適用した表示装置について説明する。
＜表示装置＞
図１１は、本発明に係る電流生成供給回路を適用可能な表示装置の一実施形態を示す概略ブロック図であり、図１２は、本実施形態に係る表示装置の要部構成を示す概略構成図である。ここでは、表示パネルとしてアクティブマトリクス方式に対応した表示画素を備えた構成について説明する。
【００９０】
図１１、図１２に示すように、本実施形態に係る表示装置１００は、概略、複数の表示画素（負荷）がマトリクス状に配列された表示パネル１１０と、表示パネル１１０の行方向に配列された表示画素群ごとに共通に接続された、走査ライン（走査線）ＳＬａ、ＳＬｂに接続された走査ドライバ（走査駆動手段）１２０と、表示パネル１１０の列方向に配列された表示画素群ごとに共通に接続された、データライン（信号線）ＤＬに接続されたデータドライバ（信号駆動手段）１３０と、走査ドライバ１２０及びデータドライバ１３０の動作状態を制御する各種制御信号を生成、出力するシステムコントローラ１４０と、表示装置１００の外部から供給される映像信号に基づいて、表示データやタイミング信号等を生成する表示信号生成回路１５０と、を備えて構成されている。
【００９１】
表示パネル１１０は、具体的には、図１２に示すように、各行ごとの表示画素群に対応して、各々、並列に配設された一対の走査ラインＳＬａ、ＳＬｂと、各列ごとの表示画素群に対応するとともに、走査ラインＳＬａ、ＳＬｂに対して直交するように配設されたデータラインＤＬと、これらの直交するラインの各交点近傍に配列された複数の表示画素（図１２中、後述する画素駆動回路ＤＣｘ及び有機ＥＬ素子ＯＥＬからなる構成）と、を備えた構成を有している。
【００９２】
表示画素は、例えば、走査ドライバ１２０から走査ラインＳＬａを介して印加される走査信号Ｖsel、走査ラインＳＬｂを介して印加される走査信号Ｖsel＊（走査ラインＳＬａに印加される走査信号Ｖselの極性反転信号）、及び、データドライバ１３０からデータラインＤＬを介して供給される階調電流Ｉpix（上述した負荷駆動電流ＩＤに相当する）に基づいて、各表示画素における階調電流Ｉpixの書込動作及び発光動作を制御する画素駆動回路ＤＣｘと、該画素駆動回路ＤＣｘから供給される発光駆動電流の電流値に応じて発光輝度が制御される、周知の有機ＥＬ素子（発光素子）ＯＥＬと、を有して構成されている。なお、本実施形態においては、電流駆動型の発光素子として有機ＥＬ素子ＯＥＬを適用した場合について示すが、発光ダイオード等の他の発光素子を適用するものであってもよい。
【００９３】
ここで、画素駆動回路ＤＣｘは、概略、走査信号Ｖsel、Ｖsel＊に基づいて各表示画素の選択／非選択状態を制御し、選択状態において表示データに応じた階調電流Ｉpixを取り込んで電圧レベルとして保持し、非選択状態において上記保持した電圧レベルに基づく発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光させる動作を維持する機能を有している。なお、画素駆動回路ＤＣｘに適用可能な回路構成例については後述する。
【００９４】
走査ドライバ１２０は、図１２に示すように、シフトレジスタとバッファからなるシフトブロックＳＢを、各行の走査ラインＳＬａ、ＳＬｂごとに対応して複数段備え、システムコントローラ１４０から供給される走査制御信号（走査スタート信号ＳＳＴＲ、走査クロック信号ＳＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０の上方から下方に順次シフトしつつ出力されるシフト信号が、バッファを介して所定の電圧レベル（選択レベル）を有する走査信号Ｖselとして各走査ラインＳＬａに印加されるとともに、該走査信号Ｖselを極性反転した電圧レベルが走査信号Ｖsel＊として各走査ラインＳＬｂに印加される。これにより、各行ごとの表示画素群を選択状態とし、データドライバ１３０により各データラインＤＬを介して供給される表示データに基づく階調電流Ｉpixを、各表示画素に書き込むように制御する。
【００９５】
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号（後述するサンプリングスタート信号ＳＴＲ、シフトクロック信号ＳＦＣ等）に基づいて、表示信号生成回路１５０から供給される複数ビットのデジタル信号からなる表示データＤ０〜Ｄ３（上述した複数ビットのデジタル信号ｄ０〜ｄ３に相当する）を取り込んで保持し、当該表示データに対応する電流値を有する階調電流Ｉpixを生成して、各データラインＤＬに同時並行的に供給するように制御する。すなわち、本実施形態に係るデータドライバ１３０においては、上述した電流生成供給回路（図１及び図２参照）の構成及び機能を良好に適用することができる。なお、データドライバ１３０の具体的な回路構成やその駆動制御動作の例については、詳しく後述する。
【００９６】
システムコントローラ１４０は、後述する表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０の各々に対して、走査制御信号（上述した走査スタート信号ＳＳＴＲや走査クロック信号ＳＣＬＫ等）及びデータ制御信号（上述したサンプリングスタート信号ＳＴＲやシフトクロック信号ＳＦＣ等）を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に走査信号Ｖsel、Ｖsel＊及び階調電流Ｉpixを出力させ、画素駆動回路ＤＣｘにおける所定の制御動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。
【００９７】
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を、複数ビットのデジタル信号からなる表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１５０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１４０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０に対して供給する上記走査制御信号及びデータ制御信号を生成する。
【００９８】
（データドライバ）
次いで、上述した表示装置に適用されるデータドライバの構成について説明する。
本実施形態に係る表示装置１００に適用されるデータドライバ１３０は、概略、図１に示した電流生成供給回路ＩＬＡが各データラインＤＬに対応して、階調電流供給回路として個別に設けられ、各々の階調電流供給回路に対して、例えば、単一の定電流発生源ＩＲから共通の電流供給線Ｌｓを介して、一定の電流値を有する負の基準電流が供給される（すなわち、基準電流が引き抜かれるように供給される）ように構成されている。
【００９９】
本実施例に係るデータドライバ１３０は、例えば、図１２に示すように、システムコントローラ１４０からデータ制御信号として供給されるシフトクロック信号ＳＦＣに基づいて、サンプリングスタート信号ＳＴＲをシフトしつつ、所定のタイミングでシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・（上述したタイミング制御信号ＣＬＫに相当する）を順次出力するシフトレジスタ回路１３１と、該シフトレジスタ回路１３１からのシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・の入力タイミングに基づいて、表示信号生成回路１５０から順次供給される１行分の表示データＤ０〜Ｄｑ（ここでは、図１及び図２に示した電流生成供給回路に入力されるデジタル信号ｄ０〜ｄ３に対応させて、便宜的にｑ＝３とする）を順次取り込み、各表示画素における発光輝度に対応した階調電流Ｉpixを生成して、各データラインＤＬ１、ＤＬ２、・・・を介して供給する階調電流供給回路群１３２と、該階調電流供給回路群１３２を構成し、各データラインＤＬ１、ＤＬ２、・・・ごとに設けられた階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・（上述した電流生成供給回路ＩＬＡに相当する；以下、便宜的に「階調電流供給回路ＰＸＡ」とも記す）に対して、データドライバ１３０の外部に設けられた定電流発生源ＩＲから一定の電流値を有する基準電流Ｉrefを定常的に供給する共通の電流供給線Ｌｓと、を備えて構成されている。
【０１００】
ここで、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・は、データラッチ部１０１、１０２、１０３、・・・（上述したデータラッチ部１０に相当する）及び階調電流生成部２０１、２０２、２０３、・・・（上述した電流生成部２０Ａに相当する）を備えた構成を有している。
なお、本実施形態においては、データドライバ１３０に設けられた全ての階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に対して、単一の定電流発生源ＩＲからの基準電流Ｉrefが共通に供給される構成を示したが、本発明はこれに限定されるものではなく、例えば、データドライバが表示パネルに対して複数個用いられている場合には、各データドライバごとに定電流発生源を個別に備えるものであってもよく、さらには、単一のデータドライバ内に設けられた複数の階調電流供給回路ごとに定電流発生源を備えるものであってもよい。
【０１０１】
（表示画素）
次いで、上述した表示装置（表示パネル）の各表示画素に適用される画素駆動回路について簡単に説明する。
図１３は、本実施形態に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。なお、ここで示す画素駆動回路は、本発明に係る表示装置に適用可能なごく一例を示すものにすぎず、同等の機能を有する他の回路構成を適用するものであってもよいことはいうまでもない。
【０１０２】
図１３に示すように、本実施例に係る画素駆動回路ＤＣｘは、走査ラインＳＬａ、ＳＬｂとデータラインＤＬとの交点近傍に、ゲート端子が走査ラインＳＬａに、ソース端子及びドレイン端子が電源接点Ｖdd及び接点Ｎxaに各々接続されたｐチャネル型トランジスタＴｒ３１と、ゲート端子が走査ラインＳＬｂに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎxaに各々接続されたｐチャネル型トランジスタＴｒ３２と、ゲート端子が接点Ｎxbに、ソース端子及びドレイン端子が接点Ｎxa及び接点Ｎxcに各々接続されたｐチャネル型トランジスタＴｒ３３と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子が接点Ｎxb及び接点Ｎxcに各々接続されたｎチャネル型トランジスタＴｒ３４と、接点Ｎxa及び接点Ｎxb間に接続されたコンデンサＣｘと、を備えた構成を有している。ここで、電源接点Ｖddは、例えば、図示を省略した電源ラインを介して、高電位電源に接続され、常時、もしくは、所定のタイミングで一定の高電位電圧が印加される。
【０１０３】
また、このような画素駆動回路ＤＣｘから供給される発光駆動電流により発光輝度が制御される有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣｘの接点Ｎxcに、カソード端子が低電位電源（例えば、接地電位Ｖgnd）に各々接続された構成を有している。ここで、コンデンサＣｘは、トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量であってもよいし、その寄生容量に加えてゲート−ソース間にさらに、容量素子を別個に付加するようにしたものであってもよい。
【０１０４】
このような構成を有する画素駆動回路ＤＣｘにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、書込動作期間において、例えば、走査ラインＳＬａにハイレベル（選択レベル）の走査信号Ｖselを印加するとともに、走査ラインＳＬｂにローレベルの走査信号Ｖsel＊を印加し、このタイミングに同期して、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるための階調電流ＩpixをデータラインＤＬに供給する。ここでは、階調電流Ｉpixとして、正極性の電流を供給し、データドライバ１３０側からデータラインＤＬを介して表示画素（画素駆動回路ＤＣｘ）方向に当該電流が流し込まれる（印加する）ように設定する。
【０１０５】
これにより、画素駆動回路ＤＣｘを構成するトランジスタＴｒ３２及びＴｒ３４がオン動作するとともに、トランジスタＴｒ３１がオフ動作して、データラインＤＬに供給された階調電流Ｉpixに対応する正の電位が接点Ｎxaに印加される。また、接点Ｎxb及び接点Ｎxc間が短絡して、トランジスタＴｒ３３のゲート−ドレイン間が同電位に制御されることにより、トランジスタＴｒ３３がオフ動作するとともに、コンデンサＣｘの両端（接点Ｎxa及び接点Ｎxb間）には、階調電流Ｉpixに応じた電位差が生じ、該電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。
【０１０６】
次いで、発光動作期間において、走査ラインＳＬａにローレベル（非選択レベル）の走査信号Ｖselを印加するとともに、走査ラインＳＬｂにハイレベルの走査信号Ｖsel＊を印加し、このタイミングに同期して、階調電流Ｉpixの供給を遮断する。これにより、トランジスタＴｒ３２及びＴｒ３４がオフ動作してデータラインＤＬ及び接点Ｎxa間、並びに、接点Ｎxb及び接点Ｎxc間が電気的に遮断されることにより、コンデンサＣｘは、上述した書込動作において蓄積された電荷を保持する。
【０１０７】
このように、コンデンサＣｘが書込動作時の充電電圧を保持することにより、接点Ｎxa及び接点Ｎxb間（トランジスタのＴｒ３３のゲート−ソース間）の電位差が保持されることになり、トランジスタＴｒ３３はオン動作する。また、上記走査信号Ｖsel（ローレベル）の印加により、トランジスタＴｒ３１が同時にオン動作するので、電源接点（高電位電源）ＶddからトランジスタＴｒ３１及びＴｒ３３を介して、有機ＥＬ素子ＯＥＬに階調電流Ｉpix（より詳しくは、コンデンサＣｘに保持された電荷）に応じた発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。
【０１０８】
＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置の動作について、図面を参照して説明する。
図１４は、本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートであり、図１５は、本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。ここでは、図１２に示したデータドライバの構成に加え、図１及び図２に示した電流生成供給回路の構成も適宜参照しながら説明する。
【０１０９】
まず、データドライバ１３０における制御動作は、上述した階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に設けられたデータラッチ部１０１、１０２、１０３、・・・に、表示信号生成回路１５０から供給される表示データＤ０〜Ｄ３を取り込み保持するとともに、該表示データＤ０〜Ｄ３に基づく反転出力信号を一定期間出力する信号保持動作と、データラッチ部１０１、１０２、１０３、・・・から出力される反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいて、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に設けられた階調電流生成部２０１、２０２、２０３、・・・により、上記表示データＤ０〜Ｄ３に対応する階調電流Ｉpixを生成して各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・を介して各表示画素に個別に供給する電流生成供給動作と、を設定することにより実行される。そして、これらの信号保持動作及び電流生成供給動作は、１水平選択期間内の帰線期間を除く期間に、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・ごとに順次実行される。
【０１１０】
ここで、信号保持動作においては、図１４に示すように、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて、上記各データラッチ部１０１、１０２、１０３、・・・により、各列の表示画素（すなわち、各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・）に対応して切り替わる表示データＤ０〜Ｄ３を順次取り込む動作が１行分連続的に実行され、該表示データＤ０〜Ｄ３が取り込まれたデータラッチ部１０１、１０２、１０３、・・・から順に、一定期間（次のシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・が出力されるまでの期間）、反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・が各階調電流生成部２０１、２０２、２０３、・・・に出力される。
【０１１１】
また、電流生成供給動作においては、上記反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいて、各階調電流生成部２０１、２０２、２０３、・・・に設けられた複数のスイッチトランジスタ（図２に示したスイッチトランジスタＴＰ１６〜ＴＰ１９）のオン／オフ状態が制御され、オン動作したスイッチトランジスタに接続された単位電流トランジスタ（図２に示したトランジスタＴＰ１２〜ＴＰ１５）に流れる単位電流の合成電流が、階調電流Ｉpixとして各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・を介して順次供給される。
【０１１２】
ここで、階調電流Ｉpixは、例えば、全てのデータラインＤＬ１、ＤＬ２、ＤＬ３、・・・に対して、少なくとも一定期間、並列的（すなわち、同時並行的）に供給されるように設定される。また、本実施形態においては、上述したように、基準電流Ｉrefに対して予めトランジスタサイズにより規定された所定比率（例えば、ａ×２ｋ；ｋ＝０、１、２、３、・・・）の電流値を有する複数の単位電流を生成し、上記反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいてスイッチトランジスタがオン／オフ動作することにより、所定の単位電流を選択して合成し、正極性の階調電流Ｉpixを生成して、データドライバ１３０側からデータラインＤＬ１、ＤＬ２、ＤＬ３、・・・方向に流し込むように該階調電流Ｉpixを供給する。
【０１１３】
なお、本実施例に係るデータドライバ１３０においては、図１２に示したように、定電流発生源ＩＲから一定の電流値を有する基準電流Ｉrefが供給される共通の電流供給線Ｌｓに対して、複数の階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・が並列的に接続された構成を有し、図１４に示したように、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・において、表示データＤ０〜Ｄ３に基づいて、同時並行的に各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・（表示画素）に供給される階調電流Ｉpixが生成されるので、電流供給線Ｌｓを介して各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・に供給される電流は、定電流発生源ＩＲにより供給される基準電流Ｉrefそのものではなく、階調電流供給回路の数（すなわち、表示パネル１１０に配設されたデータラインの数に相当する；例えば、ｍ個）に応じて、略均等分割された電流値（Ｉref／ｍ）を有する電流が供給されることになる。
【０１１４】
したがって、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・の階調電流生成部２０１、２０２、２０３、・・・を構成するカレントミラー回路部において設定される基準電流に対する各単位電流の電流値の比率（基準電流トランジスタに対する単位電流トランジスタのチャネル幅の比）を、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に供給される上記電流値（Ｉref／ｍ）を勘案して、例えば、図２に示した回路構成における比率のｍ倍に設定するようにしてもよい。
【０１１５】
また、他の構成として、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に、例えば、シフトレジスタ回路１３１から出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて選択的にオン動作するスイッチ手段を設け、各階調電流生成部２０１、２０２、２０３、・・・において、表示データＤ０〜Ｄ３に基づいて階調電流Ｉpixが生成される電流生成供給動作の期間のみ、上記定電流発生源ＩＲからの基準電流Ｉrefをそのまま、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に選択的に供給するようにしてもよい。
【０１１６】
そして、表示パネル１１０（表示画素）における制御動作は、図１５に示すように、表示パネル１１０一画面に所望の画像情報を表示する一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、特定の走査ラインに接続された表示画素群を選択して、データドライバ１３０から供給される表示データに対応する階調電流Ｉpixを書き込み、信号電圧として保持する書込動作期間（表示画素の選択期間）Ｔseと、該保持された信号電圧に基づいて、上記表示データに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間（表示画素の非選択期間）Ｔnseと、を設定（Ｔsc＝Ｔse＋Ｔnse）し、各動作期間において、上述した画素駆動回路ＤＣｘと同等の駆動制御を実行する。ここで、各行ごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。また、書込動作期間Ｔseは、少なくとも、上記データドライバ１３０における電流生成供給動作において、各データラインＤＬへ階調電流Ｉpixを並列的に供給する一定期間を含む期間に設定される。
【０１１７】
すなわち、表示画素への書込動作期間Ｔseにおいては、図１５に示すように、特定の行（ｉ行目）の表示画素に対して、走査ドライバ１２０により走査ラインＳＬａ、ＳＬｂを所定の信号レベルに走査することにより、データドライバ１３０により各データラインＤＬに並列的に供給された階調電流Ｉpixを電圧成分として一斉に保持する動作を実行し、その後の発光動作期間Ｔnseにおいては、上記書込動作期間Ｔseに保持された電圧成分に基づく発光駆動電流を有機ＥＬ素子ＯＥＬに継続的に供給することにより、表示データに対応する輝度階調で発光する動作が継続される。
このような一連の駆動制御動作を、図１５に示すように、表示パネル１１０を構成する全ての行の表示画素群について順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、各表示画素が所定の輝度階調で発光し、所望の画像情報が表示される。
【０１１８】
したがって、本実施形態に係るデータドライバ１３０及び表示装置１００において、各データラインＤＬを介して特定の行の表示画素群に供給される階調電流Ｉpixが、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・により、単一の定電流発生源ＩＲから共通の電流供給線Ｌｓを介して供給される基準電流Ｉref（または、基準電流Ｉrefを階調電流供給回路の数で均等分割した電流）に基づいて生成されるので、表示データＤ０〜Ｄ３に応じて各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・に供給される基準電流Ｉrefの電流値が変動することがなく、電流供給線Ｌｓの充放電動作に起因するデータドライバの動作速度の低下を抑制して、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【０１１９】
また、データドライバ（階調電流供給回路）において、上記基準電流が流れる基準電流トランジスタに対して、カレントミラー回路構成を有する複数の単位電流トランジスタのチャネル幅を、各々所定の比率（例えば、２ｋ倍）になるように設定することにより、基準電流に対して該比率により規定される電流値を有する複数の単位電流を流すことができ、表示データ（複数ビットのデジタル信号）に基づいて、これらを適宜合成することにより、２ｋ段階の電流値を有する階調電流を生成することができるので、表示データに対応した適切な電流値を有するアナログ電流からなる階調電流を、比較的簡易な回路構成により生成することができ、表示画素を適正な輝度階調で発光動作させることができる。
【０１２０】
特に、表示パネルに配設された各データラインに対応して、データドライバに設けられる階調電流供給回路（階調電流生成部）において、表示データの各ビットに応じて単位電流を生成する単位電流トランジスタとして、図１乃至図８に示したように、基本となるトランジスタサイズ（チャネル幅）を有する複数の基本トランジスタをコモンセントロイド形状又はそれに準じたパターンレイアウトとなるように配置するとともに、基本トランジスタ相互を並列に接続した回路構成を適用することにより、トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができる。
【０１２１】
したがって、表示データ（指定階調）に対して（適切な電流値を有する単位電流を生成して）良好な線形性を有する階調電流を生成、供給することができ、表示画素の発光輝度を低階調から高階調まで線形性良く制御することができる。また、階調電流供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、表示画素相互を均一な発光状態で動作させることができ、表示画質の向上を図ることができる。
【０１２２】
なお、本実施形態においては、データドライバ及び表示画素（画素駆動回路）として、電流印加方式に対応した構成を示したが、本発明はこれに限定されるものではなく、図９、図１０に示したような電流生成供給回路を階調電流供給回路に適用して、表示画素側からデータドライバ方向に階調電流を引き込むように供給する電流シンク方式の回路構成を適用することもできる。
【０１２３】
また、本実施形態においては、データドライバとして、各データラインに対して単一の階調電流供給回路のみを設けた構成を示したが、本発明はこれに限定されるものではなく、各データラインごとに２組の階調電流供給回路を設け、一方の階調電流供給回路において表示データを取り込みつつ、他方の階調電流供給回路において階調電流を生成、供給する動作を、交互に繰り返し実行するように構成してもよい。
【０１２４】
【発明の効果】
以上説明したように、本発明に係る電流生成供給回路によれば、負荷に直接接続された電流生成供給回路に、定電流発生源から電流供給線を介して、信号レベルが変動しない一定の基準電流を供給し、複数ビットのデジタル信号に基づいて、負荷を所望の駆動状態で動作させることができる電流値を有する負荷駆動電流を生成することができる構成を有していることにより、電流供給線に供給される電流（基準電流）の変化に伴う電位変動をほとんど生じることがないので、負荷駆動電流の電流値が微少な場合や、負荷への負荷駆動電流の供給時間（あるいは、負荷の駆動時間）が短く設定されている場合であっても、電流供給ラインに付加された寄生容量（配線容量）への充放電動作に起因する電流生成供給回路の動作速度の低下を抑制することができ、電流生成供給回路、又は、該電流生成供給回路を適用した電流駆動装置の動作速度に対する制約を緩和し、負荷をより迅速かつ的確な駆動状態で動作させることができる。
【０１２５】
また、本発明に係る電流生成供給回路においては、上記基準電流が流れる基準電流トランジスタに対して、カレントミラー回路構成を有する複数の単位電流トランジスタの実質的なチャネル幅（基本トランジスタのチャネル幅の合計値；基本トランジスタの数）を、各々所定の比率（例えば、２ｋ倍）になるように設定することにより、基準電流に対して該比率により規定される電流値を有する複数の単位電流を流すことができ、複数ビットのデジタル信号（表示データ）に基づいて、これらを適宜合成することにより、２ｋ段階の電流値を有する負荷駆動電流（階調電流）を生成することができるので、指定階調（デジタル信号）に対応した適切な電流値を有する負荷駆動電流を、比較的簡易な回路構成により生成して、負荷の駆動状態を適正に制御することができる。
【０１２６】
特に、本発明に係る電流生成供給回路においては、少なくとも、カレントミラー回路を構成する各単位電流トランジスタのいずれかが、基本となるトランジスタサイズを有する基本トランジスタが並列に複数接続されて、所望のチャネル幅を有するトランジスタを構成し、かつ、該複数の基本トランジスタを、いわゆる、コモンセントロイド形状又はそれに準じたパターンレイアウトを有するように配置することにより、各基本トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができるので、指定階調（デジタル信号）に対応する適切な電流値を有する負荷駆動電流（単位電流の合成値）を生成、供給することができ、負荷の駆動状態を低階調から高階調まで線形性良く制御することができるとともに、電流生成供給回路を複数備えた電流駆動装置においても、電流生成供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、複数の負荷を均一な駆動状態で動作させることができる。
【図面の簡単な説明】
【図１】本発明に係る電流生成供給回路の第１の実施形態を示す概略構成図である。
【図２】本実施形態に適用される電流生成部の一具体例を示す回路概念図である。
【図３】周知の電界効果型トランジスタの製造プロセスにおける寸法変換差の影響を示す概念図である。
【図４】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第１の実施例を示す概念図である。
【図５】本実施例に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。
【図６】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの第２の実施例を示す回路構成図である。
【図７】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第３の実施例を示す概念図である。
【図８】本実施例に係る電流生成部（カレントミラー回路）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。
【図９】本実施形態に係る電流生成供給回路の第２の実施形態を示す概略構成図である。
【図１０】本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。
【図１１】本発明に係る電流生成供給回路を適用可能な表示装置の一実施形態を示す概略ブロック図である。
【図１２】本実施形態に係る表示装置の要部構成を示す概略構成図である。
【図１３】本実施形態に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。
【図１４】本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートである。
【図１５】本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。
【図１６】従来技術におけるデータドライバの一構成例を示す回路構成図である。
【図１７】従来技術におけるデータドライバの他の構成例を示す回路構成図である。
【符号の説明】
ＩＬＡ、ＩＬＢ ６ 電流生成供給回路
１０ データラッチ部
２０Ａ、２０Ｂ 電流生成部
２１Ａ、２１Ｂ カレントミラー回路部
２２Ａ、２２Ｂ スイッチ回路部
１００ 表示装置
１３０ データドライバ
ＰＸＡ１、ＰＸＡ２、・・ 階調電流供給回路
２０１、２０２、・・ 階調電流生成部
【発明の属する技術分野】
本発明は、電流生成供給回路に関し、特に、有機ＥＬ素子等のように供給される電流（負荷駆動電流）に応じて駆動状態（発光輝度）が制御される負荷に適用可能な電流生成供給回路に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータや映像機器のモニタやディスプレイとして、液晶表示装置（ＬＣＤ）等の陰極線管（ＣＲＴ）に替わる表示装置や表示デバイスの普及が著しい。特に、液晶表示装置は、旧来の表示装置（ＣＲＴ）に比較して、薄型軽量化、省スペース化、低消費電力化等が可能であるため、急速に普及している。また、比較的小型の液晶表示装置は、近年普及が著しい携帯電話やデジタルカメラ、携帯情報端末（ＰＤＡ）等の表示デバイスとしても広く適用されている。
【０００３】
このような液晶表示装置に続く次世代の表示デバイス（ディスプレイ）として、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や無機エレクトロルミネッセンス素子（以下、「無機ＥＬ素子」と略記する）、あるいは、発光ダイオード（ＬＥＤ）等のような自己発光型の光学要素（発光素子）を、マトリクス状に配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）の本格的な実用化が期待されている。
【０００４】
このような発光素子型ディスプレイ（特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイ）においては、液晶表示装置に比較して、表示応答速度が速く、視野角依存性もなく、また、高輝度・高コントラスト化、表示画質の高精細化、低消費電力化等が可能であるとともに、液晶表示装置のようにバックライトを必要としないので、一層の薄型軽量化が可能であるという極めて優位な特徴を有している。
【０００５】
このようなディスプレイの一例は、概略、行方向に配設された走査ラインと列方向に配設されたデータラインの各交点近傍に発光素子を含む表示画素が配列された表示パネルと、画像表示信号（表示データ）に応じた階調電流を生成して、データラインを介して各表示画素に供給するデータドライバと、所定のタイミングで走査信号を順次印加して特定の行の表示画素を選択状態にする走査ドライバと、を備え、各表示画素に供給された上記階調電流により、各発光素子が表示データに応じた所定の輝度階調で発光動作して、所望の画像情報が表示パネルに表示される。なお、発光素子型のディスプレイの具体例については、後述する発明の実施の形態において、詳しく説明する。
【０００６】
ここで、上記ディスプレイにおける表示駆動動作としては、複数の表示画素（発光素子）に対して、データドライバにより表示データに応じた電流値を有する個別の階調電流を生成し、走査ドライバにより選択された特定の行の表示画素に供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分の各行について順次繰り返す電流指定型の駆動方式や、走査ドライバにより選択された特定の行の表示画素に対して、データドライバにより一定の電流値の駆動電流を、表示データに応じた個別の時間幅（信号幅）で供給して、各発光素子を所定の輝度階調で発光させる動作を、１画面分順次繰り返すパルス幅変調（ＰＷＭ）型の駆動方式等が知られている。
【０００７】
このようなディスプレイに適用されるデータドライバの具体的な構成としては、例えば、図１６に示すように、電流路の一端側（エミッタ）が電源端子ＴＭｐに接続されるとともに、電流路の他端側（コレクタ）が基準電流入力端子ＴＭｒに接続されたトランジスタＴＰｒと、電流路の一端側（エミッタ）が共通電源ラインＬｐを介して上記電源端子ＴＭｐに共通に接続されるとともに、電流路の他端側（コレクタ）が個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍに接続され、かつ、各制御端子（ベース）が上記トランジスタＴＰｒの制御端子（ベース）に並列的に接続された複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍからなるカレントミラー回路を基本構成として備えた定電流駆動回路を良好に適用することができる。
【０００８】
このようなデータドライバにおいては、トランジスタＴＰｒに流れる基準電流Ｉｒに応じて、複数のトランジスタＴＰ１、ＴＰ２、・・・ＴＰｍに流れる一定の電流値を有する駆動電流ＩＰ１、ＩＰ２、・・・ＩＰｍを個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して（もしくは、図示を省略した出力回路をさらに介して）、図示を省略した表示パネルを構成する複数の表示画素に一括して供給することにより、表示画素（発光素子）を発光動作させることができる。なお、図１６に示したようなデータドライバ（定電流駆動回路）については、例えば、特許文献１等に、その基本構成や、出力電流間のバラツキを改善した構成が記載されている。
【０００９】
また、データドライバの他の構成としては、例えば、図１７に示すように、表示データに応じた電流値を有する電流を生成、出力する電流源ＰＩに共通の電流供給ラインＬｉを介して接続された複数のラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍと、該ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍごとに設けられた出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍとを備えたものを良好に適用することができる。
【００１０】
このようなデータドライバにおいては、電流源ＰＩから出力される表示データに応じた電流Ｉdtを、時系列的に入力されるラッチ制御信号ＳＬ１、ＳＬ２、・・・ＳＬｍに基づいて、ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍに順次保持し、所定のタイミングで入力される出力イネーブル信号Ｓenに基づいて、出力回路ＤＯ１、ＤＯ２、・・・ＤＯｍから個別の出力端子ＯＵＴ１、ＯＵＴ２、・・・ＯＵＴｍを介して、各ラッチ回路ＬＴ１、ＬＴ２、・・・ＬＴｍに保持された電流Ｉdtに基づく駆動電流ＩＤ１、ＩＤ２、・・・ＩＤｍを、表示パネルを構成する複数の表示画素に一括して供給する。ここで、図１７においては、複数のラッチ回路及び出力回路からなる構成を一組のみ示したが、このような構成を二組設けて、一方のラッチ回路群に電流を順次保持している期間に、他方のラッチ回路群に保持された電流を出力するようにした構成を適用するものであってもよい。
【００１１】
なお、図１６、図１７に示した従来技術においては、データドライバにより生成された駆動電流をデータドライバ側から表示パネル（表示画素）側に、流し込む方向に供給する場合について説明したが、上記特許文献１にも示されているように、データドライバにより生成された駆動電流を表示パネル（表示画素）側からデータドライバ側に、引き込む方向に供給するものも知られている。
【００１２】
【特許文献１】
特開２００２−２０２８２３号公報 （第３頁、図２、図１５）
【００１３】
【発明が解決しようとする課題】
しかしながら、上述したような発光素子型ディスプレイにおいては、以下に示すような問題を有していた。
すなわち、データドライバにより表示データに応じた駆動電流を表示画素ごとに生成し、出力端子に接続された各データラインを介して、特定行の各表示画素に一括して供給する従来の構成及び駆動制御方法においては、上記駆動電流が、表示データに対応して変化するとともに、各表示画素（データライン）に対応してデータドライバに個別に設けられたトランジスタやラッチ回路等の回路構成に、電流源から共通の電流供給ラインを介して供給される電流も変化することになる。
【００１４】
一般に、信号配線には寄生容量（配線容量）が存在するため、上述したようなデータラインや電流供給ラインを介して所定の電流を供給する動作は、当該信号配線（データライン、電流供給ライン）に存在する寄生容量を所定の電位まで充電、あるいは、放電することに相当する。そのため、データラインや電流供給ラインを介して供給される電流が微少である場合には、データラインや電流供給ラインへの充放電動作に時間を要し、当該信号ラインの電位が安定するまでに（ある程度の）時間を要することになる。
【００１５】
一方、データドライバにおける動作は、データライン数（すなわち、表示画素数）が増加するほど、各データラインにおける電流の保持動作等に割り当てられる動作期間が短くなって高速な動作を要求されるが、上述したようにデータラインや電流供給ラインへの充放電動作に所定の時間を要するため、この充放電動作の速度に起因してデータドライバの動作速度が律速されてしまうという問題を有していた。
すなわち、表示パネルの小型化や高精細化（高解像度化）等に伴って、データラインを介して供給される駆動電流の電流値が小さくなるほど、データドライバの動作速度が制約されることになり、良好な画像表示動作を実現することが困難になるという問題を有していた。
【００１６】
そこで、本発明は、上述した課題に鑑み、有機ＥＬ素子等のように供給される電流に応じて駆動状態（発光輝度）が制御される負荷に対して、微少な電流（負荷駆動電流）を供給して比較的低い階調で動作させる場合（低い輝度階調で発光動作させる場合等）であっても、負荷の駆動状態に応じた適切な電流値を有する負荷駆動電流を迅速に生成して出力することができる電流生成供給回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の電流生成供給回路は、負荷に電流を供給して駆動する電流生成供給回路において、定電流源から供給される基準電流に基づいて、複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成し、前記デジタル信号の各ビット値に応じて、前記単位電流を選択的に合成し、負荷駆動電流として前記負荷に供給する電流生成手段を備え、前記電流生成手段は、前記基準電流が流れる基準電流トランジスタと、前記各単位電流が流れる複数の単位電流トランジスタと、を具備し、前記各単位電流トランジスタ及び前記基準電流トランジスタは、基本となる一定のトランジスタサイズを有する基本トランジスタが並列に複数接続された構成とされ、該複数の基本トランジスタは所定の基準位置を中心にして相互に対称となる位置に配置され、前記基準電流トランジスタを構成する前記複数の基本トランジスタは、前記基準位置を中心に配置された前記単位電流トランジスタを構成する前記複数の基本トランジスタの外方側に、前記基準位置を中心にして相互に対称となるように配置されていることを特徴とする。
【００１８】
請求項２記載の電流生成供給回路において、請求項１記載の電流生成供給回路は、前記電流生成手段において、前記基準電流トランジスタと前記複数の単位電流トランジスタとは、カレントミラー回路を構成していることを特徴とする。
請求項３記載の電流生成供給回路は、請求項１又は２記載の電流生成供給回路において、前記複数の基本トランジスタは、各々、特定の一次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする。
請求項４記載の電流生成供給回路は、請求項１又は２記載の電流生成供給回路において、前記複数の基本トランジスタは、各々、二次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする。
【００１９】
請求項５記載の電流生成供給回路は、請求項３又は４に記載の電流生成供給回路において、前記電流生成手段は、前記複数の基本トランジスタの配置に対して、特定方向の第１の領域に、前記複数の基本トランジスタの各電流路の出力配線が配設され、前記第１の領域とは重ならない第２の領域に、前記各電流路の入力配線及び前記各制御端子に接続された配線が配設されていることを特徴とする。
【００２０】
請求項６記載の電流生成供給回路は、請求項１乃至５のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記デジタル信号の各ビット値に応じて前記単位電流を選択するスイッチ回路部を備え、少なくとも、前記単位電流トランジスタを構成する前記複数の基本トランジスタと前記スイッチ回路部との間に介在する抵抗成分が均一になるように配線されていることを特徴とする。
【００２１】
請求項７記載の電流生成供給回路は、請求項１乃至６のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記複数ビットのデジタル信号の各々に対応して、前記基準電流トランジスタに流れる基準電流に対して、前記複数の単位電流トランジスタにより、各々異なる比率の電流値を有する前記複数の単位電流を生成することを特徴とする。
請求項８記載の電流生成供給回路は、請求項７記載の電流生成供給回路において、前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタの数が各々異なるように形成されていることを特徴とする。
【００２２】
請求項９記載の電流生成供給回路は、請求項８記載の電流生成供給回路において、前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタのチャネル幅の合計が２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする。
請求項１０記載の電流生成供給回路は、請求項１乃至９のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷側から引き込む方向に流すように設定することを特徴とする。
請求項１１記載の電流生成供給回路は、請求項１乃至９のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷に流し込む方向に流すように設定することを特徴とする。
【００２３】
請求項１２記載の電流生成供給回路は、請求項１乃至１１のいずれかに記載の電流生成供給回路において、前記電流生成手段は、前記定電流源に接続された電流供給線に並列に複数接続され、前記負荷駆動電流を同時並行的に個別に供給することを特徴とする。
請求項１３記載の電流生成供給回路は、請求項１乃至１２のいずれかに記載の電流生成供給回路において、前記負荷は、前記電流生成手段から供給される前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする。
【００２４】
すなわち、本発明に係る電流生成供給回路は、有機ＥＬ素子や発光ダイオード等のように、電流値に応じて所定の駆動状態（発光輝度）で動作する負荷（表示画素）に対して、所定の電流値を有する負荷駆動電流（階調電流）を生成して供給する電流駆動装置であって、負荷の駆動状態を制御するための複数ビットのデジタル信号（表示データ）に対応した電流値を有する負荷駆動電流を生成して負荷に出力する電流生成手段（電流生成部）を有し、該電流生成手段が、基準電流に基づいてデジタル信号の各ビットに対応する複数の単位電流を生成する、基準電流トランジスタ及び複数の単位電流トランジスタを備え、少なくとも、該基準電流トランジスタ又は各単位電流トランジスタのいずれかが、基本となるトランジスタサイズ（チャネル幅）を有する複数の基本トランジスタを、所定の基準位置を中心にして相互に対称となる位置に配置するとともに、相互に並列に接続した構成を有している。
【００２５】
ここで、基準電流トランジスタと複数の単位電流トランジスタとは、例えばカレントミラー回路を構成し、該カレントミラー回路部を構成する複数の単位電流トランジスタとして、基準電流トランジスタに対してチャネル幅が各々異なる比率（例えば、２ｋで規定される比率）となるように形成することにより、上記複数の単位電流が各々異なる電流値を有するように設定することができ、各単位電流トランジスタに流れる単位電流を、上記デジタル信号に応じて選択的に合成（電流値を合算）することにより、所定の階調数を有する負荷駆動電流を生成することができる。
【００２６】
これにより、カレントミラー回路部の基準電流トランジスタに一定の基準電流を流すのみで、各単位電流トランジスタに異なる電流値を有する複数の単位電流を一義的に流すことができ、負荷駆動電流の生成に関連して電流生成供給回路に供給される信号レベルが変動しない構成を有しているので、負荷駆動電流が微小な場合であっても、電流生成供給回路に接続される電流供給線に付加された寄生容量への充放電動作に起因する信号遅延の影響を排除して、電流生成供給回路、又は、電流生成供給回路を備えた電流駆動装置の動作速度を向上させることができる。
【００２７】
また、本発明に係る電流生成手段においては、カレントミラー回路部を構成する基準電流トランジスタ及び複数の単位電流トランジスタの、少なくともいずれかを、基本のチャネル幅を有する複数の電界効果型トランジスタ（基本トランジスタ）を並列に接続した回路構成を有しているので、電界効果トランジスタの製造プロセスにおいて生じる寸法変換差の影響を、単位電流トランジスタの実質的なチャネル幅（複数の単位トランジスタのチャネル幅の合計）に関わらず略均一化することができる。
【００２８】
さらに、上記複数の電界効果型トランジスタ（基本トランジスタ）を、基準位置に対して対称となる位置に配置したコモンセントロイド形状又はそれに準じた位置に配置する構成を有しているので、電界効果トランジスタの製造プロセスにおいて生じる加工バラツキをほぼ相殺することができる。これにより、デジタル信号（指定階調）に対する負荷駆動電流の電流値（単位電流の合成値）の線形性を良好に確保することができ、負荷をデジタル信号に応じた適切な駆動状態で動作させることができる。
【００２９】
【発明の実施の形態】
以下、本発明に係る電流生成供給回路について、実施の形態を示して詳しく説明する。
＜電流生成供給回路の第１の実施形態＞
まず、本発明に係る電流生成供給回路について、図面を参照して説明する。
図１は、本発明に係る電流生成供給回路の第１の実施形態を示す概略構成図である。
【００３０】
図１（ａ）に示すように、本実施形態に係る電流生成供給回路ＩＬＡは、電流値を指定するための複数ビット（本実施形態においては、４ビットの場合を示す）のデジタル信号ｄ０、ｄ１、ｄ２、ｄ３（ｄ０〜ｄ３）を個別に取り込んで保持（ラッチ）するラッチ回路ＬＣ０、ＬＣ１、ＬＣ２、ＬＣ３（ＬＣ０〜ＬＣ３）を備えたデータラッチ部１０と、定電流発生源ＩＲから供給される一定の電流値を有する基準電流Ｉrefを取り込み、上記データラッチ部１０（各ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号（反転出力信号）ｄ１０＊、ｄ１１＊、ｄ１２＊、ｄ１３＊（ｄ１０＊〜ｄ１３＊；以下、本明細書中では、反転極性を示す記号を、便宜的に「＊」を用いて示す。図１（ａ）、（ｂ）の符号参照）に基づいて、基準電流Ｉrefに対して所定比率の電流値を有する負荷駆動電流ＩＤを生成して図示を省略した負荷ＬＤに出力する電流生成部２０Ａと、を有して構成されている。ここで、本実施形態においては、定電流発生源ＩＲは、電流供給線Ｌｓを介して電流生成部２０Ａから基準電流Ｉrefを引き抜くように、低電位電源（例えば、接地電位）Ｖgndに接続されている。
【００３１】
なお、図１（ａ）に示したデータラッチ部１０の構成は、本明細書においては、便宜的に図１（ｂ）に示すような回路記号で示す。図１（ｂ）において、ＩＮ０〜ＩＮ３は、各々、図１（ａ）に示した各ラッチ回路ＬＣ０〜ＬＣ３の入力接点ＩＮを示し、ＯＴ０〜ＯＴ３は、各々、各ラッチ回路ＬＣ０〜ＬＣ３の非反転出力接点ＯＴを示し、ＯＴ０＊〜ＯＴ３＊は、各々、各ラッチ回路ＬＣ０〜ＬＣ３の反転出力接点ＯＴ＊を示す。
【００３２】
以下、上記各構成について、具体的に説明する。
（データラッチ部１０）
データラッチ部１０は、図１に示すように、デジタル信号ｄ０〜ｄ３のビット数（４ビット）に応じた数のラッチ回路ＬＣ０〜ＬＣ３が並列に設けられた構成を有し、図示を省略したタイミングジェネレータやシフトレジスタ等から出力されるタイミング制御信号（非反転クロック信号）ＣＬＫ、（反転クロック信号）ＣＬＫ＊に基づいて、各々個別に供給される上記デジタル信号ｄ０〜ｄ３を同時に取り込み、当該デジタル信号ｄ０〜ｄ３に基づく信号レベルを出力、保持する動作（信号保持動作）を実行する。
【００３３】
（電流生成部２０Ａ）
図２は、本実施形態に適用される電流生成部の一具体例を示す回路概念図である。
電流生成部２０Ａは、図２に示すように、基準電流Ｉrefに対して、各々、異なる比率の電流値を有する複数の単位電流Ｉsa、Ｉsb、Ｉsc、Ｉsdを生成するカレントミラー回路部２１Ａと、上記複数の単位電流Ｉsa〜Ｉsdのうち、上述したデータラッチ部１０の各ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊（図１に示した反転出力端子ＯＴ＊の信号レベル）に基づいて、任意の単位電流を選択するスイッチ回路部２２Ａと、を備えている。
【００３４】
電流生成部２０Ａに適用されるカレントミラー回路部２１Ａは、具体的には、電流供給線Ｌｓを介して基準電流Ｉrefが供給される（引き抜かれる）電流入力接点ＩＮｉと高電位電源＋Ｖに接続された電源接点（以下、「高電位電源＋Ｖ」と記す）との間に、電流路（ソース−ドレイン端子）が接続されるとともに、制御端子（ゲート端子）が接点Ｎgaに接続され、所定のチャネル幅を有するｐチャネル型の電界効果型トランジスタ（以下、「ｐチャネル型トランジスタ」と略記する）からなる基準電流トランジスタＴＰ１１と、各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄと高電位電源＋Ｖとの間に、各々、電流路が並列に接続されるとともに、各制御端子が接点Ｎgaに共通に接続され、各々所定のチャネル幅を有するｐチャネル型トランジスタからなる単位電流トランジスタＴＰ１２、ＴＰ１３、ＴＰ１４、ＴＰ１５と、を備えた構成を有している。ここで、接点Ｎgaは、電流入力接点ＩＮｉに直接接続されているとともに、容量Ｃａを介して高電位電源＋Ｖに接続されている。
【００３５】
なお、図２においては、カレントミラー回路部２１Ａを構成する各電界効果型トランジスタのトランジスタサイズの大小関係を、トランジスタの回路記号の幅を変えることで便宜的かつ概念的に示した。基準電流トランジスタ及び単位電流トランジスタを構成する各電界効果型トランジスタの具体的な構成については、詳しく後述する。
【００３６】
また、電流生成部２０Ａに適用されるスイッチ回路部２２Ａは、負荷が接続される電流出力接点ＯＵＴｉと上記各接点Ｎａ、Ｎｂ、Ｎｃ、Ｎｄとの間に電流路が接続されるとともに、制御端子に上記各ラッチ回路ＬＣ０〜ＬＣ３から個別に出力される出力信号ｄ１０＊〜ｄ１３＊が並列的に印加される複数（４個）のｐチャネル型トランジスタからなるスイッチトランジスタＴＰ１６、ＴＰ１７、ＴＰ１８、ＴＰ１９と、を備えた構成を有している。
【００３７】
このような構成を有する電流生成部２０Ａにおいて、特に、カレントミラー回路部２１Ａを構成する各単位電流トランジスタＴＰ１２〜ＴＰ１５に流れる単位電流Ｉsa〜Ｉsdが、基準電流トランジスタＴＰ１１に流れる基準電流Ｉrefに対して、各々異なる所定の比率の電流値を有するように設定されている。
具体的には、各単位電流トランジスタＴＰ１２〜ＴＰ１５のトランジスタサイズが、各々異なる比率、例えば、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する電界効果型トランジスタにおいて、チャネル長を一定とした場合の各チャネル幅の比が、Ｗ１２：Ｗ１３：Ｗ１４：Ｗ１５＝１：２：４：８になるように形成されている。ここで、Ｗ１２は、単位電流トランジスタＴＰ１２のチャネル幅を示し、Ｗ１３は、単位電流トランジスタＴＰ１３のチャネル幅を示し、Ｗ１４は、単位電流トランジスタＴＰ１４のチャネル幅を示し、Ｗ１５は、単位電流トランジスタＴＰ１５のチャネル幅を示す。
【００３８】
これにより、各単位電流トランジスタＴＰ１２〜ＴＰ１５に流れる単位電流Ｉsa〜Ｉsdの電流値は、基準電流トランジスタＴＰ１１のチャネル幅をＷ１１とすると、各々Ｉsa＝（Ｗ１２／Ｗ１１）×Ｉref、Ｉsb＝（Ｗ１３／Ｗ１１）×Ｉref、Ｉsc＝（Ｗ１４／Ｗ１１）×Ｉref、Ｉsd＝（Ｗ１５／Ｗ１１）×Ｉrefに設定される。すなわち、単位電流トランジスタＴＰ１２〜ＴＰ１５の各チャネル幅を、各々２ｋ（ｋ＝０、１、２、３、・・・；２ｋ＝１、２、４、８、・・・）に設定することにより、単位電流間の電流値を２ｋで規定される比率に設定することができる。
【００３９】
このように電流値が設定された各単位電流Ｉsa〜Ｉsdから、後述するように、複数ビットのデジタル信号ｄ０〜ｄ３（すなわち、データラッチ部１０からの出力信号ｄ１０＊〜ｄ１３＊）に基づいて、任意の単位電流を選択して合成することにより、２ｋ段階の電流値を有する負荷駆動電流ＩＤが生成される。したがって、図１、図２に示したように、４ビットのデジタル信号ｄ０〜ｄ３を適用した場合、各単位電流トランジスタＴＰ１２〜ＴＰ１５に接続されるスイッチトランジスタＴＰ１６〜ＴＰ１９のオン状態に応じて、２４＝１６段階（階調）の異なる電流値を有する負荷駆動電流ＩＤが生成される。
【００４０】
このような構成を有する電流生成部２０Ａにおいては、上記ラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０＊〜ｄ１３＊の信号レベルに応じて、スイッチ回路部２２Ａのうちの、特定のスイッチトランジスタがオン動作（スイッチトランジスタＴＰ１６〜ＴＰ１９のいずれか１つ以上がオン動作する場合のほか、いずれのスイッチトランジスタＴＰ１６〜ＴＰ１９もオフ動作する場合を含む）し、該オン動作したスイッチトランジスタに接続されたカレントミラー回路部２２Ａの単位電流トランジスタ（ＴＰ１２〜ＴＰ１５のいずれか１つ以上の組み合わせ）に、基準電流トランジスタＴＰ１１に流れる基準電流Ｉrefに対して、所定比率（ａ×２ｋ倍；ａは基準電流トランジスタＴＰ１１のチャネル幅Ｗ１１により規定される定数）の電流値を有する単位電流Ｉsa〜Ｉsdが流れ、上述したように、電流出力接点ＯＵＴｉにおいて、これらの単位電流の合成値となる電流値を有する負荷駆動電流ＩＤが、高電位電源＋Ｖから、オン状態にあるスイッチトランジスタ（ＴＰ１６〜ＴＰ１９のいずれか）に接続された単位電流トランジスタ（ＴＰ１２〜ＴＰ１５のいずれか）及び電流出力接点ＯＵＴｉを介して、図示を省略した負荷方向に流れる。
【００４１】
これにより、本実施形態に係る電流生成供給回路ＩＬＡにおいては、タイミング制御信号ＣＬＫ、ＣＬＫ＊により規定されるタイミングで、データラッチ部２１Ａに入力される複数ビットのデジタル信号ｄ０〜ｄ３に応じて、電流生成部２２Ａにより所定の電流値を有するアナログ電流からなる負荷駆動電流ＩＤが生成されて、負荷ＬＤに供給されることになる（本実施形態においては、上述したように、電流生成供給回路側から負荷方向に負荷駆動電流が流し込まれる）。
【００４２】
なお、本実施形態においては、電流生成供給回路（各駆動電流供給回路部）に接続された負荷に対して、電流生成供給回路側から負荷駆動電流を流し込むように構成した場合（以下、便宜的に、「電流印加方式」と記す）について示したが、本発明においては、負荷側から電流生成供給回路方向に負荷駆動電流を引き込むように構成（以下、便宜的に、「電流シンク方式」と記す）したものであってもよい。電流シンク方式に対応した電流生成供給回路については、簡単に後述する。
【００４３】
ここで、本実施形態に係る電流生成部（カレントミラー回路部）の構成、及び、その回路パターンのレイアウト（配置）方法について、詳しく説明する。
図３は、周知の電界効果型トランジスタの製造プロセスにおける寸法変換差の影響を示す概念図である。
上述したように、本実施形態に係るカレントミラー回路部においては、複数ビットのデジタル信号に基づいて、基準電流Ｉrefに対して相互に電流比率の異なる電流値を有する単位電流Ｉsa〜Ｉsdを選択的に合成して負荷駆動電流を生成するように構成されている。そして、上記電流比率（又は、単位電流の電流値）は、上述したように、基準電流トランジスタ及び単位電流トランジスタを構成する電界効果型トランジスタのチャネル幅により規定される。
【００４４】
ここで、周知の電界効果型トランジスタ（薄膜トランジスタ）の製造プロセスにおける設計寸法と仕上がり寸法との関係（寸法変換差）について検証すると、一般に集積回路の製造プロセスにおいては、エッチング工程等におけるサイドエッチング量やマスクの位置合わせずれ等に基づく寸法シフトにより、仕上がり寸法が設計寸法に対してある程度ずれることが知られている。例えば、図３（ａ）に示すように、電界効果型トランジスタ（ここでは、便宜的にｐチャネル型トランジスタを示す）のチャネル幅の設計寸法をＷ１＝ａとした場合、寸法シフトにより電界効果型トランジスタのチャネル幅方向の両端側で各々−Δａだけずれが生じた場合、全体で２×Δａの寸法変換差が生じ、仕上がり寸法がＷ１＝ａ−２Δａとなる。この寸法変換差は、トランジスタサイズに比較して微少であるため、設計手法により補正することが極めて困難であるという特徴を有している。
【００４５】
また、この寸法変換差は、同一のプロセスを用いた場合、トランジスタサイズ（チャネル幅）に関わらず、略一定の値となるため、例えば、図３（ｂ）に示すように、チャネル幅の設計寸法をＷ２＝２ａとした場合であっても、上述した場合と同様に−２Δａの寸法変換差が生じて、仕上がり寸法はＷ２＝２ａ−２Δａとなる。そのため、電界効果型トランジスタのチャネル幅が異なると、寸法変換差の影響の程度が異なり、チャネル幅が小さいほど寸法変換差の影響を大きく受けることになり、上述したような電流生成供給回路（カレントミラー回路部）においては微少な電流値の負荷駆動電流ほど、本来の駆動状態から特性がずれる（すなわち、低い階調の駆動状態で負荷を動作させる場合ほど、駆動状態の線形性が損なわれる）可能性があった。
【００４６】
さらに、集積回路の製造プロセスにおいては、一般に同一のウェハや基板内であっても、膜厚や膜特性、アライメント精度、製造プロセスにおける温度や流体密度等の条件の不均一に起因して加工ばらつきが生じることが知られている。そのため、同一のトランジスタサイズの電界効果型トランジスタであっても、基板上での配置位置に応じて素子特性にばらつきが生じ、このような電界効果型トランジスタを、電流生成供給回路（カレントミラー回路部）に適用した場合、上述した場合と同様に、負荷の駆動状態の線形性を損なううえ、このような電流生成供給回路を複数備えた電流駆動装置（例えば、後述するような表示装置に適用されるデータドライバ）おいては、電流生成供給回路相互間の回路特性（電流出力特性）も不均一になる可能性があった。
【００４７】
そこで、本発明においては、上述したような寸法変換差や加工ばらつきの影響を抑制するために、電流生成供給回路（カレントミラー回路）を構成する電界効果型トランジスタ（基準電流トランジスタ及び単位電流トランジスタ）を、基本となる最小のトランジスタサイズ（チャネル幅）を有する電界効果トランジスタを基本トランジスタとして、この基本トランジスタを複数並列接続することにより、所望のチャネル幅を有する電界効果型トランジスタを構成し、かつ、上記複数の基本トランジスタを、いわゆる、コモンセントロイド形状又はそれに準じたパターンレイアウトを有するように配置するようにした構成を有している。
【００４８】
すなわち、例えば、図３（ａ）に示したように、チャネル幅Ｗ１＝ａを有する電界効果型トランジスタを、最小寸法を有する基本のトランジスタ（基本トランジスタ）に設定し、図３（ｃ）に示すように、該基本トランジスタを複数個（ここでは、２個）並列に接続することにより、図３（ｂ）に示した場合と同様に、チャネル幅が複数倍（Ｗ２＝２ａ）の電界効果型トランジスタを構成する。これによれば、各基本トランジスタのチャネル幅はＷ１＝ａで常に一定あるので、これらを並列に複数接続した場合であっても、各基本トランジスタに生じる寸法変換差は、常に２Δａで一定となる。
【００４９】
したがって、この場合のチャネル幅は、図３（ａ）に示した場合の複数倍（すなわち、Ｗ３＝２×（ａ−２Δａ）＝２×Ｗ）となり、電界効果型トランジスタのチャネル幅が異なる場合であっても、寸法変換差の影響は一定となるので、指定階調に対する負荷駆動電流の電流値の関係が良好な線形性を示す。ここで、図３（ｃ）においては、チャネル幅を基本となる基本トランジスタの２倍に設定した場合を示したが、上述したように、２以上の２ｋ（＝２、４、８、・・・）倍のチャネル幅に設定する場合には、各々、上記基本トランジスタを２個、４個、８個、・・・並列に接続する。
【００５０】
また、加工ばらつきは、一般に特定の傾向（１次元的な傾斜分布）を有していることが知られており、このような加工ばらつきによる素子特性への影響を抑制する手法として、コモンセントロイド形状が知られている。すなわち、特定の基準点に対して対称（線対称、点対称）となる位置に配置された素子同士（素子の設計サイズ及び素子の配置方向は同一）では、上記加工ばらつきの１次元的な傾斜分布により、各種のパラメータや特性が、上記基準点に対して対称的に変化すると考えることができる（基準点で特性Ｐが得られた場合、一方の素子では特性Ｐ＋ΔＰが得られ、他方の素子では特性Ｐ−ΔＰが得られる）ので、これらの素子相互を並列に接続することにより、１次元的なばらつき分布をキャンセル（相殺）することができる。このようなパターンレイアウト手法をコモンセントロイド形状といい、例えば、差動増幅回路の差動対や容量の形成に適用されている。
【００５１】
（パターンレイアウト方法の第１の実施例）
図４は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第１の実施例を示す概念図であり、図５は、本実施例に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。ここでは、上述したように（図２参照）、データラッチ部１０に取り込み保持されるデジタル信号ｄ０（又は、その反転出力信号ｄ１０＊）により選択制御される単位電流Ｉsaを生成する単位電流トランジスタＴＰ１２を、最小寸法を有する基本のトランジスタ（基本トランジスタ）に設定し、他の単位電流Ｉsb、Ｉsc、Ｉsdの電流値が各々単位電流Ｉsaの２（＝２１）倍、４（＝２２）倍、８（＝２３）倍となるように、各単位電流トランジスタＴＰ1３、ＴＰ１４、ＴＰ１５が上記基本トランジスタを２個、４個、８個並列に接続した構成を有しているものとする。
【００５２】
本実施例に係るカレントミラー回路部のレイアウト方法は、まず、図４（ａ）に示すように、第０ビットのデジタル信号ｄ０に対応する単位電流トランジスタＴＰ１２を構成する基本トランジスタ（図中、“０”と表記する；以下、「トランジスタ“０”」と記す）を所定の基準位置に配置し、該トランジスタ“０”の両脇（図面左右側）に、第１ビットのデジタル信号ｄ１に対応する単位電流トランジスタＴＰ１３を構成する２個の基本トランジスタ（図中、“１”と表記する；以下、「トランジスタ“１”」と記す）を配置する。
【００５３】
次いで、図４（ｂ）に示すように、トランジスタ“０”及び“１”をそれぞれ挟み込む位置（トランジスタ“０”及び“１”の各両脇）に、第２ビットのデジタル信号ｄ２に対応する単位電流トランジスタＴＰ１４を構成する４個の基本トランジスタ（図中、“２”と表記する；以下、「トランジスタ“２”」と記す）を配置し、さらに、図４（ｃ）に示すように、トランジスタ“０”、“１”、“２”をそれぞれ挟み込む位置（トランジスタ“０”、“１”、“２”の各両脇）に、第３ビットのデジタル信号ｄ３に対応する単位電流トランジスタＴＰ１５を構成する８個の基本トランジスタ（図中、“３”と表記する；以下、「トランジスタ“３”」と記す）を配置する。
【００５４】
なお、図１、図２に示した構成においては、４ビット（第０ビット〜第３ビット）のデジタル信号ｄ０〜ｄ３を入力信号としているので、図４（ｃ）に示したようなトランジスタ配置となるが、デジタル信号のビット数がより多い場合には、上記パターンレイアウト方法にしたがって、さらに上位のビットに対応する基本トランジスタを配置する操作を繰り返す。
【００５５】
次いで、図４（ｄ）に示すように、順次配列された基本トランジスタ群（単位電流トランジスタを構成する基本トランジスタ群）の両外側に、基準電流トランジスタＴＰ１１を構成する所定数の基本トランジスタ（図中、“ref”と表記する；以下、「トランジスタ“ref”」と記す）を、半数ずつ配置する。ここで、トランジスタ“ref”の配置は、図４（ｄ）においては、複数個の基本トランジスタを連続的に配置した構成を示したが、本発明はこれに限定されるものではなく、上述した基準位置に配置されたトランジスタ“０”に対して線対称となる位置であれば、任意の位置に配置するものであってもよい。
したがって、このようなパターンレイアウト方法により、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ref”）を、コモンセントロイド形状に基づいて一次元レイアウトすることができる。
【００５６】
そして、このように配置されたトランジスタ“０”〜“３”、“ref”の結線パターンは、図２に示した電流生成部２０Ａの構成に対応させて説明すると、図５に示すように、各トランジスタ“０”〜“３”（上述した単位電流トランジスタＴＰ１２〜ＴＰ１５に相当する）のソース端子が高電位電源＋Ｖに共通に接続されるとともに、ゲート端子が接点Ｎgaに共通に接続されている。
【００５７】
また、トランジスタ“０”のドレイン端子は、接点Ｎａ及びスイッチＳＷ０（上述した各スイッチトランジスタＴＰ１６に相当する）を介して電流出力接点ＯＵＴｉ（図示を省略した負荷）に接続され、２個のトランジスタ“１”の各ドレイン端子は、共通の接点Ｎｂ及びスイッチＳＷ１（上述した各スイッチトランジスタＴＰ１７に相当する）を介して電流出力接点ＯＵＴｉに接続され、４個のトランジスタ“２”の各ドレイン端子は、共通の接点Ｎｃ及びスイッチＳＷ２（上述した各スイッチトランジスタＴＰ１８に相当する）を介して電流出力接点ＯＵＴｉに接続され、８個のトランジスタ“３”の各ドレイン端子は、共通の接点Ｎｄ及びスイッチＳＷ３（上述した各スイッチトランジスタＴＰ１９に相当する）を介して電流出力接点ＯＵＴｉに接続されている。
【００５８】
すなわち、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”は、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有している。なお、図５において、配線途中に示した小黒点は配線相互の接続点を表し、また、太黒丸は、配線相互の接続点であって、他の配線層に接続するためのコンタクトホールを表している。
【００５９】
さらに、基準電流トランジスタＴＰ１１を構成する各トランジスタ“ref”のソース端子は高電位電源＋Ｖに共通に接続され、ゲート端子は共通の接点Ｎgaを介してドレイン端子及び電流入力接点ＩＮｉに接続されている。また、接点Ｎgaと高電位電源＋Ｖとの間には容量Ｃａが接続されている。すなわち、基準電流トランジスタＴＰ１１を構成する複数のトランジスタ“ref”は、各々、電流入力接点ＩＮｉと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有している。
【００６０】
これにより、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する電界効果型トランジスタの実質的なチャネル幅は、図３（ｃ）に示した場合と同様に、単位電流トランジスタＴＰ１２を基本として、各々２倍、４倍、８倍の寸法になるように形成され、また、基準電流トランジスタＴＰ１１のチャネル幅も、単位電流トランジスタＴＰ１２を基本として、所定の比率になるように形成されることにより、基準電流Ｉrefに対する各単位電流Ｉsa〜Ｉsdの電流値が規定される。
【００６１】
加えて、本実施形態に係る電流生成部における基本トランジスタの結線パターンにおいては、以下に示すような特徴的な配線方法を適用している。
すなわち、第１の特徴は、図５に示した結線パターンにおいて、各トランジスタ“０”〜“３”のドレイン配線と、ソース配線及びゲート配線が配線される領域を相互に切り離して（図中、上方領域と下方領域に分離して重ならないように）配置設定することにより、出力配線（ドレイン配線）がゲート配線とは交差しないように配線して、各トランジスタ“０”〜“３”からの出力電流（すなわち、単位電流に相当し、さらには、合成電流である負荷駆動電流にも関連する）が電位変動の大きいゲート電圧の影響を受けないようにしている。
【００６２】
また、第２の特徴は、図５に示したように、トランジスタ“０”〜“３”の出力配線（ドレイン配線）同士が必然的に交差することになるため、各トランジスタ“１”〜“３”ごとの出力配線相互の接続を、上記出力配線が形成される層（出力配線層）とは異なる配線層（例えば、コンタクトホールを介してゲート配線が形成される配線層）において行い、接点Ｎａ〜Ｎｄと各スイッチＳＷ０〜ＳＷ３との接続は、再度コンタクトホールを介して出力配線層において行う。
【００６３】
ここで、各トランジスタ“０”〜“３”とスイッチＳＷ０〜ＳＷ３間のコンタクトホールの数（すなわち、コンタクトホールを介在させることにより付加される抵抗値に相当する；コンタクト抵抗）を均一化するために、本来、他の配線層への移行を必要としないトランジスタ“０”とスイッチＳＷ０間においても、上記他のトランジスタ“１”〜“３”の出力配線相互の接続を行う配線層に移行するように、コンタクトホールを２回経由するように結線パターン（配線経路）を設定している。これにより、コンタクト抵抗の不均一に起因する出力電流のばらつきを抑制することができる。
【００６４】
このように、本実施形態に係る電流生成供給回路においては、カレントミラー回路）を構成する各電界効果型トランジスタを、基本となるトランジスタサイズを有する基本トランジスタを複数個並列に接続することにより、所望のチャネル幅を有する電界効果型トランジスタを構成し、かつ、上記複数の基本トランジスタを、いわゆる、コモンセントロイド形状を有するように配置することにより、電界効果トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができるので、指定階調（複数ビットのデジタル信号）に対応する適切な電流値を有する負荷駆動電流を生成、供給することができ、負荷の駆動状態を低階調から高階調まで線形性良く制御することができるとともに、電流生成供給回路を複数備えた電流駆動装置においても、電流生成供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、複数の負荷を均一な駆動状態で動作させることができる。
【００６５】
（パターンレイアウト方法の第２の実施例）
図６は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの第２の実施例を示す回路構成図である。ここで、上述した実施例と同等の構成においては同等の符号を付してその説明を簡略化又は省略する。
【００６６】
本実施例に係る電流生成部を構成する基本トランジスタの配置は、図６（ａ）に示すように、上述した第１の実施例と同様に、第０ビットのデジタル信号ｄ０に対応するトランジスタ“０”を基準位置に配置し、該トランジスタ“０”の両脇に、第１ビットのデジタル信号ｄ１に対応するトランジスタ“１”を１個ずつ配置し、さらに、その両脇に、第２ビットのデジタル信号ｄ２に対応するトランジスタ“２”を２個ずつ配置し、さらに、その両脇に、第３ビットのデジタル信号ｄ３に対応するトランジスタ“３”を４個ずつ配置する。
そして、上記のように順次配列された基本トランジスタ群の両外側に、基準電流トランジスタを構成する所定数のトランジスタ“ref”を、半数ずつ配置する。
【００６７】
したがって、このようなパターンレイアウト方法によって、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ref”）を、少なくとも基準位置に対して対称となる位置に配置することができ、コモンセントロイド形状に準じたパターンレイアウトで一次元レイアウトすることができる。
【００６８】
そして、このように配置されたトランジスタ“０”〜“３”、“ref”の結線パターンにおいても、図６（ｂ）に示すように、上述した実施例（図５参照）と同様に、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”が、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有しているので、上述した実施例と同様に、寸法変換差を均一化しつつ、加工ばらつきを相殺して、指定階調に対応する負荷駆動電流の電流値を線形性良く制御することができる。
【００６９】
また、図６（ｂ）に示した結線パターンによれば、図５に示した結線パターンに比較して、トランジスタ“０”〜“３”の出力配線（ドレイン配線）同士の交差を大幅に削減することができるので、出力配線相互の接続を出力配線層とは異なる配線層で行うためのコンタクトホールの数を減らすことができ（図５に示した結線パターンに示した１９箇所に対して、図６に示した結線パターンでは８箇所）、製造歩留まり（加工プロセスにおける歩留まり）を向上させることができる。
【００７０】
（パターンレイアウト方法の第３の実施例）
図７は、本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第３の実施例を示す概念図であり、図８は、本実施例に係る電流生成部（カレントミラー回路）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。ここで、上述した実施例と同等の構成においては同等の符号を付してその説明を簡略化又は省略する。
【００７１】
上述した第１及び第２の実施例においては、電流生成部のカレントミラー回路部を構成する電界効果型トランジスタ（基準電流トランジスタ及び単位電流トランジスタを構成する基本トランジスタ）を、基準位置を中心にして線対称となる位置に一次元的に配置した構成について示したが、本実施例においては、上記基本トランジスタを、基準位置を中心にして点対称となる位置に二次元的に配置した構成を有している。
【００７２】
本実施例に係るカレントミラー回路部のレイアウト方法は、まず、図７（ａ）に示すように、単位電流トランジスタＴＰ１２を構成するトランジスタ“０”を所定の基準位置に配置し、該トランジスタ“０”に隣接する外周領域（以下、便宜的に「配置領域」と記す）Ｒ１に、単位電流トランジスタＴＰ１３を構成する２個のトランジスタ“１”を、上記基準位置（トランジスタ“０”）に対して相互に点対称の関係となるように配置する。
【００７３】
次いで、図７（ｂ）に示すように、トランジスタ“１”が配置された上記周辺領域Ｒ１に隣接する領域（配置領域）Ｒ２に、単位電流トランジスタＴＰ１４を構成する４個のトランジスタ“２”を、上記基準位置に対して相互に点対称の関係となるように配置し、さらに、図７（ｃ）に示すように、上記周辺領域Ｒ２に隣接する領域（配置領域）Ｒ３に、単位電流トランジスタＴＰ１５を構成する８個のトランジスタ“３”を、上記基準位置に対して相互に点対称の関係となるように配置する。
【００７４】
なお、図１、図２に示した構成においては、４ビット（第０ビット〜第３ビット）のデジタル信号ｄ０〜ｄ３を入力信号としているので、図７（ｃ）に示したように、基準位置を中心にして同心円状に各トランジスタ“１”、“２”、“３”が配置される。したがって、デジタル信号のビット数がより多い場合には、上記パターンレイアウト方法に基づいて、さらに上位のビットに対応する基本トランジスタを、さらに外周側に設定される配置領域に配置する操作を繰り返す。
【００７５】
次いで、図７（ｄ）に示すように、順次配列された基本トランジスタ群（単位電流トランジスタを構成する基本トランジスタ群）のさらに外周となる配置領域Ｒｒに、基準電流トランジスタＴＰ１１を構成する所定数のトランジスタ“ref”を、上記基準位置に対して相互に点対称の関係となるように配置する。
したがって、このようなパターンレイアウト方法により、図１、図２に示した電流生成供給回路のカレントミラー回路部２１Ａを構成する各基本トランジスタ（トランジスタ“０”〜“３”、“ref”）を、コモンセントロイド形状に基づいて二次元レイアウトすることができる。ここで、配置領域Ｒ１、Ｒ２、Ｒ３、Ｒｒに上記各トランジスタ“１”、“２”、“３”、“ref”を配置する際に形成される“１”、“２”、“３”“ref”が配置されていない領域Ｒ１ａ及びＲ１ｂ、Ｒ２ａ及びＲ２ｂ、Ｒ３ａ及びＲ３ｂ、Ｒｒａ及びＲｒｂを配線領域に設定する。
【００７６】
そして、このように配置されたトランジスタ“０”〜“３”、“ref”の結線パターンにおいても、図８に示すように、各単位電流トランジスタＴＰ１２〜ＴＰ１５を構成する各トランジスタ“０”〜“３”が、各々、接点Ｎａ〜Ｎｄと高電位電源＋Ｖとの間に、電流路が並列に接続された構成を有しているので、上述した各実施例と同様に、寸法変換差を均一化しつつ、加工ばらつきを相殺して、指定階調に対応する負荷駆動電流の電流値を線形性良く制御することができる。
【００７７】
また、図７、図８に示したレイアウト方法及び結線パターンによれば、電流生成部（カレントミラー回路部）を構成する各基本トランジスタが二次元的に配置されているので、階調を指定するデジタル信号のビット数が増加した場合であっても、上述した第１及び第２の実施例に示したレイアウト方法に比較して、特定方向（一次元方向）の寸法が長大化する現象を抑制することができ、レイアウト設計上の自由度を向上させることができる。
【００７８】
さらに、上述した各実施例に示したような出力配線（ドレイン配線）相互の交差が回避されるので、コンタクトホールを介して他の配線層に移行する必要がなくなり、製造歩留まりを向上させることができるとともに、出力電流がコンタクト抵抗の影響を受けることがなく、指定階調に対して適切な電流値を有する負荷駆動電流（出力電流）を生成することができる。
【００７９】
なお、本実施例においては、基本トランジスタが配置される配置領域として、中空方形形状（方形のドーナツ形状）を有する領域を適用した場合について説明したが、本発明はこれに限定されるものではなく、基本トランジスタを基準位置を中心にして点対称に配置することができる領域形状、例えば、中空の多角形形状や中空円形形状等を有するものであってもよい。
【００８０】
また、特定の単位電流トランジスタを構成する複数の基本トランジスタを、上記基準位置を中心とする特定の（同一の）配置領域内に配置する手法のみを示したが、本発明はこれに限定されるものではなく、基本トランジスタ相互の接続関係を維持し、かつ、上記点対称の配置関係を維持した状態で、一部の基本トランジスタのみを内周側の配置領域に配置するようにしてもよい。これによれば、図７に示したように基本トランジスタが配置されていない領域に基本トランジスタを配置することができ、基板面積の利用効率を向上させることができる。
また、上述した各実施例においては、ｐチャネル型トランジスタを適用して構成される電流生成供給回路（電流生成部）について詳しく説明したが、後述するように、ｎチャネル型トランジスタを適用した構成（図９、図１０参照）においても同様の概念が適用されることは言うまでもない。
【００８１】
＜電流生成供給回路の第２の実施形態＞
次に、本発明に係る電流生成供給回路の第２の実施形態について、図面を参照して説明する。本実施形態においては、負荷側から電流生成供給回路方向に負荷駆動電流を引き込む電流シンク方式に対応した電流生成供給回路について説明する。
図９は、本実施形態に係る電流生成供給回路の第２の実施形態を示す概略構成図であり、図１０は、本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。ここで、上述した実施形態と同等の構成については、同等の符号を付して、その説明を簡略化又は省略する。
【００８２】
図９に示すように、本実施形態に係る電流生成供給回路ＩＬＢは、上述した実施形態と同様に、データラッチ部１０と、電流生成部２０Ｂと、を有するとともに、電流生成部２０Ｂに電流供給線Ｌｓを介して接続された定電流発生源ＩＲが、定電流発生源ＩＲ側から電流生成部２０Ｂ方向に基準電流Ｉrefを流し込むように、高電位電源＋Ｖに接続されている。
データラッチ部１０は、上述した実施形態（図１参照）と同等の構成を有し、複数のデジタル信号ｄ０〜ｄ３に対応して個別に設けられた各ラッチ回路ＬＣ０〜ＬＣ３の出力信号ｄ１０〜ｄ１３（非反転出力端子ＯＴの信号レベル）が電流生成部２０Ｂに出力されるように接続されている。
【００８３】
本実施形態に係る電流生成部２０Ｂは、図１０に示すように、概略、上述した実施形態（図２参照）と略同等の回路構成を有するカレントミラー回路部２１Ｂと、スイッチ回路部２２Ｂと、を備え、各ラッチ回路ＬＣ０〜ＬＣ３からの出力信号ｄ１０〜ｄ１３に基づいて、基準電流Ｉrefに対して、所定比率の電流値を有する複数の単位電流Ｉsh、Ｉsi、Ｉsj、Ｉskを任意に選択、合成して生成される負荷駆動電流ＩＤを負荷に供給するように構成されている。
【００８４】
具体的には、カレントミラー回路部２１Ｂ及びスイッチ回路部２２Ｂを構成する全てのトランジスタＴＮ１１〜ＴＮ１５及びＴＮ１６〜ＴＮ１９がｎチャネル型トランジスタからなり、基準電流トランジスタＴＮ１１は、電流路が電流入力接点ＩＮｉと低電位電源Ｖgndとの間に接続されるとともに、制御端子が電流入力接点ＩＮｉに接続された接点Ｎgbに接続されている。接点Ｎgbと低電位電源Ｖgndとの間には容量Ｃｂが接続されている。また、単位電流トランジスタＴＮ１２〜ＴＮ１５は、各々、電流路が接点Ｎｈ、Ｎｉ、Ｎｊ、Ｎｋと低電位電源Ｖgndとの間に接続されるとともに、制御端子が接点Ｎgbに共通に接続されている。また、スイッチング用のトランジスタＴＮ１６〜ＴＮ１９は、各々、電流路が上記接点Ｎｈ、Ｎｉ、Ｎｊ、Ｎｋと電流出力接点ＯＵＴｉとの間に接続されるとともに、制御端子にラッチ回路ＬＣ０〜ＬＣ３から出力される出力信号ｄ１０〜ｄ１３が並列的に印加されるように構成されている。
【００８５】
ここで、本実施形態においても、カレントミラー回路部２１Ｂを構成する単位電流トランジスタＴＮ１２〜ＴＮ１５のトランジスタサイズ（すなわち、チャネル長を一定とした場合のチャネル幅）が、基準電流トランジスタＴＮ１１を基準として、所定の比率になるように形成され、各単位電流トランジスタＴＮ１２〜ＴＮ１５の電流路に流れる単位電流Ｉsh〜Ｉskが、基準電流Ｉrefに対して、各々異なる所定の比率の電流値を有するように設定されている。
【００８６】
これにより、本実施形態に係る電流生成供給回路２０Ｂにおいても、データラッチ部１０（ラッチ回路ＬＣ０〜ＬＣ３）から出力される出力信号ｄ１０〜ｄ１３の信号レベルに応じて、スイッチ回路部２２Ｂの特定のトランジスタＴＮ１６〜ＴＮ１９がオン動作して、各単位電流トランジスタＴＮ１２〜ＴＮ１５を介して基準電流Ｉrefの所定比率倍の電流値を有する単位電流Ｉsh〜Ｉskが流れ、これらの合成電流が電流出力接点ＯＵＴｉを介して負荷駆動電流ＩＤとして図示を省略した負荷に供給される（本実施形態においては、負荷側から電流生成供給回路方向に負荷駆動電流が流れ込む）。
【００８７】
したがって、上述した第１及び第２の実施形態に示した電流生成供給回路ＩＬＡ、ＩＬＢにおいては、負荷に直接接続された電流生成供給回路に、定電流発生源ＩＲから電流供給線Ｌｓを介して、信号レベルが変動しない一定の基準電流Ｉrefを供給し、複数ビットのデジタル信号ｄ０〜ｄ３（データラッチ部１０の出力信号ｄ１０〜ｄ１３、ｄ１０＊〜ｄ１３＊）に基づいて、負荷を所望の駆動状態で動作させることができる電流値を有する負荷駆動電流ＩＤを生成することができる構成を有していることにより、電流供給線Ｌｓに供給される電流（基準電流）の変化に伴う電位変動をほとんど生じることがないので、負荷駆動電流の電流値が微少な場合や、負荷への負荷駆動電流の供給時間（あるいは、負荷の駆動時間）が短く設定されている場合であっても、電流供給ラインに付加された寄生容量（配線容量）への充放電動作に起因する電流生成供給回路の動作速度の低下を抑制して、電流生成供給回路、又は、該電流生成供給回路を適用した電流駆動装置の動作速度に対する制約を緩和し、負荷をより迅速かつ的確な駆動状態で動作させることができる。
【００８８】
なお、上述した各実施形態に示した複数ビットのデジタル信号としては、後述するように、表示装置に所望の画像情報を表示するための表示データ（表示信号）を適用することでき、この場合において、電流生成供給回路により生成、出力される負荷駆動電流は、表示パネルを構成する各表示画素を所定の輝度階調で発光動作させるために供給される階調電流に対応する。
【００８９】
以下、上述したような電流生成供給回路を、データドライバに適用した表示装置について説明する。
＜表示装置＞
図１１は、本発明に係る電流生成供給回路を適用可能な表示装置の一実施形態を示す概略ブロック図であり、図１２は、本実施形態に係る表示装置の要部構成を示す概略構成図である。ここでは、表示パネルとしてアクティブマトリクス方式に対応した表示画素を備えた構成について説明する。
【００９０】
図１１、図１２に示すように、本実施形態に係る表示装置１００は、概略、複数の表示画素（負荷）がマトリクス状に配列された表示パネル１１０と、表示パネル１１０の行方向に配列された表示画素群ごとに共通に接続された、走査ライン（走査線）ＳＬａ、ＳＬｂに接続された走査ドライバ（走査駆動手段）１２０と、表示パネル１１０の列方向に配列された表示画素群ごとに共通に接続された、データライン（信号線）ＤＬに接続されたデータドライバ（信号駆動手段）１３０と、走査ドライバ１２０及びデータドライバ１３０の動作状態を制御する各種制御信号を生成、出力するシステムコントローラ１４０と、表示装置１００の外部から供給される映像信号に基づいて、表示データやタイミング信号等を生成する表示信号生成回路１５０と、を備えて構成されている。
【００９１】
表示パネル１１０は、具体的には、図１２に示すように、各行ごとの表示画素群に対応して、各々、並列に配設された一対の走査ラインＳＬａ、ＳＬｂと、各列ごとの表示画素群に対応するとともに、走査ラインＳＬａ、ＳＬｂに対して直交するように配設されたデータラインＤＬと、これらの直交するラインの各交点近傍に配列された複数の表示画素（図１２中、後述する画素駆動回路ＤＣｘ及び有機ＥＬ素子ＯＥＬからなる構成）と、を備えた構成を有している。
【００９２】
表示画素は、例えば、走査ドライバ１２０から走査ラインＳＬａを介して印加される走査信号Ｖsel、走査ラインＳＬｂを介して印加される走査信号Ｖsel＊（走査ラインＳＬａに印加される走査信号Ｖselの極性反転信号）、及び、データドライバ１３０からデータラインＤＬを介して供給される階調電流Ｉpix（上述した負荷駆動電流ＩＤに相当する）に基づいて、各表示画素における階調電流Ｉpixの書込動作及び発光動作を制御する画素駆動回路ＤＣｘと、該画素駆動回路ＤＣｘから供給される発光駆動電流の電流値に応じて発光輝度が制御される、周知の有機ＥＬ素子（発光素子）ＯＥＬと、を有して構成されている。なお、本実施形態においては、電流駆動型の発光素子として有機ＥＬ素子ＯＥＬを適用した場合について示すが、発光ダイオード等の他の発光素子を適用するものであってもよい。
【００９３】
ここで、画素駆動回路ＤＣｘは、概略、走査信号Ｖsel、Ｖsel＊に基づいて各表示画素の選択／非選択状態を制御し、選択状態において表示データに応じた階調電流Ｉpixを取り込んで電圧レベルとして保持し、非選択状態において上記保持した電圧レベルに基づく発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光させる動作を維持する機能を有している。なお、画素駆動回路ＤＣｘに適用可能な回路構成例については後述する。
【００９４】
走査ドライバ１２０は、図１２に示すように、シフトレジスタとバッファからなるシフトブロックＳＢを、各行の走査ラインＳＬａ、ＳＬｂごとに対応して複数段備え、システムコントローラ１４０から供給される走査制御信号（走査スタート信号ＳＳＴＲ、走査クロック信号ＳＣＬＫ等）に基づいて、シフトレジスタにより表示パネル１１０の上方から下方に順次シフトしつつ出力されるシフト信号が、バッファを介して所定の電圧レベル（選択レベル）を有する走査信号Ｖselとして各走査ラインＳＬａに印加されるとともに、該走査信号Ｖselを極性反転した電圧レベルが走査信号Ｖsel＊として各走査ラインＳＬｂに印加される。これにより、各行ごとの表示画素群を選択状態とし、データドライバ１３０により各データラインＤＬを介して供給される表示データに基づく階調電流Ｉpixを、各表示画素に書き込むように制御する。
【００９５】
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号（後述するサンプリングスタート信号ＳＴＲ、シフトクロック信号ＳＦＣ等）に基づいて、表示信号生成回路１５０から供給される複数ビットのデジタル信号からなる表示データＤ０〜Ｄ３（上述した複数ビットのデジタル信号ｄ０〜ｄ３に相当する）を取り込んで保持し、当該表示データに対応する電流値を有する階調電流Ｉpixを生成して、各データラインＤＬに同時並行的に供給するように制御する。すなわち、本実施形態に係るデータドライバ１３０においては、上述した電流生成供給回路（図１及び図２参照）の構成及び機能を良好に適用することができる。なお、データドライバ１３０の具体的な回路構成やその駆動制御動作の例については、詳しく後述する。
【００９６】
システムコントローラ１４０は、後述する表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０の各々に対して、走査制御信号（上述した走査スタート信号ＳＳＴＲや走査クロック信号ＳＣＬＫ等）及びデータ制御信号（上述したサンプリングスタート信号ＳＴＲやシフトクロック信号ＳＦＣ等）を生成して出力することにより、各ドライバを所定のタイミングで動作させて、表示パネル１１０に走査信号Ｖsel、Ｖsel＊及び階調電流Ｉpixを出力させ、画素駆動回路ＤＣｘにおける所定の制御動作を連続的に実行させて、映像信号に基づく所定の画像情報を表示パネル１１０に表示させる制御を行う。
【００９７】
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出し、表示パネル１１０の１行分ごとに、該輝度階調信号成分を、複数ビットのデジタル信号からなる表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１５０は、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１４０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバ１３０に対して供給する上記走査制御信号及びデータ制御信号を生成する。
【００９８】
（データドライバ）
次いで、上述した表示装置に適用されるデータドライバの構成について説明する。
本実施形態に係る表示装置１００に適用されるデータドライバ１３０は、概略、図１に示した電流生成供給回路ＩＬＡが各データラインＤＬに対応して、階調電流供給回路として個別に設けられ、各々の階調電流供給回路に対して、例えば、単一の定電流発生源ＩＲから共通の電流供給線Ｌｓを介して、一定の電流値を有する負の基準電流が供給される（すなわち、基準電流が引き抜かれるように供給される）ように構成されている。
【００９９】
本実施例に係るデータドライバ１３０は、例えば、図１２に示すように、システムコントローラ１４０からデータ制御信号として供給されるシフトクロック信号ＳＦＣに基づいて、サンプリングスタート信号ＳＴＲをシフトしつつ、所定のタイミングでシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・（上述したタイミング制御信号ＣＬＫに相当する）を順次出力するシフトレジスタ回路１３１と、該シフトレジスタ回路１３１からのシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・の入力タイミングに基づいて、表示信号生成回路１５０から順次供給される１行分の表示データＤ０〜Ｄｑ（ここでは、図１及び図２に示した電流生成供給回路に入力されるデジタル信号ｄ０〜ｄ３に対応させて、便宜的にｑ＝３とする）を順次取り込み、各表示画素における発光輝度に対応した階調電流Ｉpixを生成して、各データラインＤＬ１、ＤＬ２、・・・を介して供給する階調電流供給回路群１３２と、該階調電流供給回路群１３２を構成し、各データラインＤＬ１、ＤＬ２、・・・ごとに設けられた階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・（上述した電流生成供給回路ＩＬＡに相当する；以下、便宜的に「階調電流供給回路ＰＸＡ」とも記す）に対して、データドライバ１３０の外部に設けられた定電流発生源ＩＲから一定の電流値を有する基準電流Ｉrefを定常的に供給する共通の電流供給線Ｌｓと、を備えて構成されている。
【０１００】
ここで、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・は、データラッチ部１０１、１０２、１０３、・・・（上述したデータラッチ部１０に相当する）及び階調電流生成部２０１、２０２、２０３、・・・（上述した電流生成部２０Ａに相当する）を備えた構成を有している。
なお、本実施形態においては、データドライバ１３０に設けられた全ての階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に対して、単一の定電流発生源ＩＲからの基準電流Ｉrefが共通に供給される構成を示したが、本発明はこれに限定されるものではなく、例えば、データドライバが表示パネルに対して複数個用いられている場合には、各データドライバごとに定電流発生源を個別に備えるものであってもよく、さらには、単一のデータドライバ内に設けられた複数の階調電流供給回路ごとに定電流発生源を備えるものであってもよい。
【０１０１】
（表示画素）
次いで、上述した表示装置（表示パネル）の各表示画素に適用される画素駆動回路について簡単に説明する。
図１３は、本実施形態に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。なお、ここで示す画素駆動回路は、本発明に係る表示装置に適用可能なごく一例を示すものにすぎず、同等の機能を有する他の回路構成を適用するものであってもよいことはいうまでもない。
【０１０２】
図１３に示すように、本実施例に係る画素駆動回路ＤＣｘは、走査ラインＳＬａ、ＳＬｂとデータラインＤＬとの交点近傍に、ゲート端子が走査ラインＳＬａに、ソース端子及びドレイン端子が電源接点Ｖdd及び接点Ｎxaに各々接続されたｐチャネル型トランジスタＴｒ３１と、ゲート端子が走査ラインＳＬｂに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎxaに各々接続されたｐチャネル型トランジスタＴｒ３２と、ゲート端子が接点Ｎxbに、ソース端子及びドレイン端子が接点Ｎxa及び接点Ｎxcに各々接続されたｐチャネル型トランジスタＴｒ３３と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子が接点Ｎxb及び接点Ｎxcに各々接続されたｎチャネル型トランジスタＴｒ３４と、接点Ｎxa及び接点Ｎxb間に接続されたコンデンサＣｘと、を備えた構成を有している。ここで、電源接点Ｖddは、例えば、図示を省略した電源ラインを介して、高電位電源に接続され、常時、もしくは、所定のタイミングで一定の高電位電圧が印加される。
【０１０３】
また、このような画素駆動回路ＤＣｘから供給される発光駆動電流により発光輝度が制御される有機ＥＬ素子ＯＥＬは、アノード端子が上記画素駆動回路ＤＣｘの接点Ｎxcに、カソード端子が低電位電源（例えば、接地電位Ｖgnd）に各々接続された構成を有している。ここで、コンデンサＣｘは、トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量であってもよいし、その寄生容量に加えてゲート−ソース間にさらに、容量素子を別個に付加するようにしたものであってもよい。
【０１０４】
このような構成を有する画素駆動回路ＤＣｘにおける有機ＥＬ素子ＯＥＬの駆動制御動作は、まず、書込動作期間において、例えば、走査ラインＳＬａにハイレベル（選択レベル）の走査信号Ｖselを印加するとともに、走査ラインＳＬｂにローレベルの走査信号Ｖsel＊を印加し、このタイミングに同期して、有機ＥＬ素子ＯＥＬを所定の輝度階調で発光動作させるための階調電流ＩpixをデータラインＤＬに供給する。ここでは、階調電流Ｉpixとして、正極性の電流を供給し、データドライバ１３０側からデータラインＤＬを介して表示画素（画素駆動回路ＤＣｘ）方向に当該電流が流し込まれる（印加する）ように設定する。
【０１０５】
これにより、画素駆動回路ＤＣｘを構成するトランジスタＴｒ３２及びＴｒ３４がオン動作するとともに、トランジスタＴｒ３１がオフ動作して、データラインＤＬに供給された階調電流Ｉpixに対応する正の電位が接点Ｎxaに印加される。また、接点Ｎxb及び接点Ｎxc間が短絡して、トランジスタＴｒ３３のゲート−ドレイン間が同電位に制御されることにより、トランジスタＴｒ３３がオフ動作するとともに、コンデンサＣｘの両端（接点Ｎxa及び接点Ｎxb間）には、階調電流Ｉpixに応じた電位差が生じ、該電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。
【０１０６】
次いで、発光動作期間において、走査ラインＳＬａにローレベル（非選択レベル）の走査信号Ｖselを印加するとともに、走査ラインＳＬｂにハイレベルの走査信号Ｖsel＊を印加し、このタイミングに同期して、階調電流Ｉpixの供給を遮断する。これにより、トランジスタＴｒ３２及びＴｒ３４がオフ動作してデータラインＤＬ及び接点Ｎxa間、並びに、接点Ｎxb及び接点Ｎxc間が電気的に遮断されることにより、コンデンサＣｘは、上述した書込動作において蓄積された電荷を保持する。
【０１０７】
このように、コンデンサＣｘが書込動作時の充電電圧を保持することにより、接点Ｎxa及び接点Ｎxb間（トランジスタのＴｒ３３のゲート−ソース間）の電位差が保持されることになり、トランジスタＴｒ３３はオン動作する。また、上記走査信号Ｖsel（ローレベル）の印加により、トランジスタＴｒ３１が同時にオン動作するので、電源接点（高電位電源）ＶddからトランジスタＴｒ３１及びＴｒ３３を介して、有機ＥＬ素子ＯＥＬに階調電流Ｉpix（より詳しくは、コンデンサＣｘに保持された電荷）に応じた発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが所定の輝度階調で発光する。
【０１０８】
＜表示装置の駆動制御方法＞
次に、上述した構成を有する表示装置の動作について、図面を参照して説明する。
図１４は、本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートであり、図１５は、本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。ここでは、図１２に示したデータドライバの構成に加え、図１及び図２に示した電流生成供給回路の構成も適宜参照しながら説明する。
【０１０９】
まず、データドライバ１３０における制御動作は、上述した階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に設けられたデータラッチ部１０１、１０２、１０３、・・・に、表示信号生成回路１５０から供給される表示データＤ０〜Ｄ３を取り込み保持するとともに、該表示データＤ０〜Ｄ３に基づく反転出力信号を一定期間出力する信号保持動作と、データラッチ部１０１、１０２、１０３、・・・から出力される反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいて、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・に設けられた階調電流生成部２０１、２０２、２０３、・・・により、上記表示データＤ０〜Ｄ３に対応する階調電流Ｉpixを生成して各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・を介して各表示画素に個別に供給する電流生成供給動作と、を設定することにより実行される。そして、これらの信号保持動作及び電流生成供給動作は、１水平選択期間内の帰線期間を除く期間に、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・ごとに順次実行される。
【０１１０】
ここで、信号保持動作においては、図１４に示すように、シフトレジスタ回路１３１から順次出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて、上記各データラッチ部１０１、１０２、１０３、・・・により、各列の表示画素（すなわち、各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・）に対応して切り替わる表示データＤ０〜Ｄ３を順次取り込む動作が１行分連続的に実行され、該表示データＤ０〜Ｄ３が取り込まれたデータラッチ部１０１、１０２、１０３、・・・から順に、一定期間（次のシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・が出力されるまでの期間）、反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・が各階調電流生成部２０１、２０２、２０３、・・・に出力される。
【０１１１】
また、電流生成供給動作においては、上記反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいて、各階調電流生成部２０１、２０２、２０３、・・・に設けられた複数のスイッチトランジスタ（図２に示したスイッチトランジスタＴＰ１６〜ＴＰ１９）のオン／オフ状態が制御され、オン動作したスイッチトランジスタに接続された単位電流トランジスタ（図２に示したトランジスタＴＰ１２〜ＴＰ１５）に流れる単位電流の合成電流が、階調電流Ｉpixとして各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・を介して順次供給される。
【０１１２】
ここで、階調電流Ｉpixは、例えば、全てのデータラインＤＬ１、ＤＬ２、ＤＬ３、・・・に対して、少なくとも一定期間、並列的（すなわち、同時並行的）に供給されるように設定される。また、本実施形態においては、上述したように、基準電流Ｉrefに対して予めトランジスタサイズにより規定された所定比率（例えば、ａ×２ｋ；ｋ＝０、１、２、３、・・・）の電流値を有する複数の単位電流を生成し、上記反転出力信号ｄ１０＊〜ｄ１３＊、ｄ２０＊〜ｄ２３＊、ｄ３０＊〜ｄ３３＊、・・・に基づいてスイッチトランジスタがオン／オフ動作することにより、所定の単位電流を選択して合成し、正極性の階調電流Ｉpixを生成して、データドライバ１３０側からデータラインＤＬ１、ＤＬ２、ＤＬ３、・・・方向に流し込むように該階調電流Ｉpixを供給する。
【０１１３】
なお、本実施例に係るデータドライバ１３０においては、図１２に示したように、定電流発生源ＩＲから一定の電流値を有する基準電流Ｉrefが供給される共通の電流供給線Ｌｓに対して、複数の階調電流供給回路ＰＸＡ１、ＰＸＡ２、ＰＸＡ３、・・・が並列的に接続された構成を有し、図１４に示したように、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・において、表示データＤ０〜Ｄ３に基づいて、同時並行的に各データラインＤＬ１、ＤＬ２、ＤＬ３、・・・（表示画素）に供給される階調電流Ｉpixが生成されるので、電流供給線Ｌｓを介して各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・に供給される電流は、定電流発生源ＩＲにより供給される基準電流Ｉrefそのものではなく、階調電流供給回路の数（すなわち、表示パネル１１０に配設されたデータラインの数に相当する；例えば、ｍ個）に応じて、略均等分割された電流値（Ｉref／ｍ）を有する電流が供給されることになる。
【０１１４】
したがって、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・の階調電流生成部２０１、２０２、２０３、・・・を構成するカレントミラー回路部において設定される基準電流に対する各単位電流の電流値の比率（基準電流トランジスタに対する単位電流トランジスタのチャネル幅の比）を、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に供給される上記電流値（Ｉref／ｍ）を勘案して、例えば、図２に示した回路構成における比率のｍ倍に設定するようにしてもよい。
【０１１５】
また、他の構成として、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に、例えば、シフトレジスタ回路１３１から出力されるシフト信号ＳＲ１、ＳＲ２、ＳＲ３、・・・に基づいて選択的にオン動作するスイッチ手段を設け、各階調電流生成部２０１、２０２、２０３、・・・において、表示データＤ０〜Ｄ３に基づいて階調電流Ｉpixが生成される電流生成供給動作の期間のみ、上記定電流発生源ＩＲからの基準電流Ｉrefをそのまま、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・（階調電流生成部２０１、２０２、２０３、・・・）に選択的に供給するようにしてもよい。
【０１１６】
そして、表示パネル１１０（表示画素）における制御動作は、図１５に示すように、表示パネル１１０一画面に所望の画像情報を表示する一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、特定の走査ラインに接続された表示画素群を選択して、データドライバ１３０から供給される表示データに対応する階調電流Ｉpixを書き込み、信号電圧として保持する書込動作期間（表示画素の選択期間）Ｔseと、該保持された信号電圧に基づいて、上記表示データに応じた発光駆動電流を有機ＥＬ素子ＯＥＬに供給して、所定の輝度階調で発光動作させる発光動作期間（表示画素の非選択期間）Ｔnseと、を設定（Ｔsc＝Ｔse＋Ｔnse）し、各動作期間において、上述した画素駆動回路ＤＣｘと同等の駆動制御を実行する。ここで、各行ごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。また、書込動作期間Ｔseは、少なくとも、上記データドライバ１３０における電流生成供給動作において、各データラインＤＬへ階調電流Ｉpixを並列的に供給する一定期間を含む期間に設定される。
【０１１７】
すなわち、表示画素への書込動作期間Ｔseにおいては、図１５に示すように、特定の行（ｉ行目）の表示画素に対して、走査ドライバ１２０により走査ラインＳＬａ、ＳＬｂを所定の信号レベルに走査することにより、データドライバ１３０により各データラインＤＬに並列的に供給された階調電流Ｉpixを電圧成分として一斉に保持する動作を実行し、その後の発光動作期間Ｔnseにおいては、上記書込動作期間Ｔseに保持された電圧成分に基づく発光駆動電流を有機ＥＬ素子ＯＥＬに継続的に供給することにより、表示データに対応する輝度階調で発光する動作が継続される。
このような一連の駆動制御動作を、図１５に示すように、表示パネル１１０を構成する全ての行の表示画素群について順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、各表示画素が所定の輝度階調で発光し、所望の画像情報が表示される。
【０１１８】
したがって、本実施形態に係るデータドライバ１３０及び表示装置１００において、各データラインＤＬを介して特定の行の表示画素群に供給される階調電流Ｉpixが、各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・により、単一の定電流発生源ＩＲから共通の電流供給線Ｌｓを介して供給される基準電流Ｉref（または、基準電流Ｉrefを階調電流供給回路の数で均等分割した電流）に基づいて生成されるので、表示データＤ０〜Ｄ３に応じて各階調電流供給回路ＰＸＡ１、ＰＸＡ２、・・・に供給される基準電流Ｉrefの電流値が変動することがなく、電流供給線Ｌｓの充放電動作に起因するデータドライバの動作速度の低下を抑制して、表示装置における表示応答特性並びに表示画質の向上を図ることができる。
【０１１９】
また、データドライバ（階調電流供給回路）において、上記基準電流が流れる基準電流トランジスタに対して、カレントミラー回路構成を有する複数の単位電流トランジスタのチャネル幅を、各々所定の比率（例えば、２ｋ倍）になるように設定することにより、基準電流に対して該比率により規定される電流値を有する複数の単位電流を流すことができ、表示データ（複数ビットのデジタル信号）に基づいて、これらを適宜合成することにより、２ｋ段階の電流値を有する階調電流を生成することができるので、表示データに対応した適切な電流値を有するアナログ電流からなる階調電流を、比較的簡易な回路構成により生成することができ、表示画素を適正な輝度階調で発光動作させることができる。
【０１２０】
特に、表示パネルに配設された各データラインに対応して、データドライバに設けられる階調電流供給回路（階調電流生成部）において、表示データの各ビットに応じて単位電流を生成する単位電流トランジスタとして、図１乃至図８に示したように、基本となるトランジスタサイズ（チャネル幅）を有する複数の基本トランジスタをコモンセントロイド形状又はそれに準じたパターンレイアウトとなるように配置するとともに、基本トランジスタ相互を並列に接続した回路構成を適用することにより、トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができる。
【０１２１】
したがって、表示データ（指定階調）に対して（適切な電流値を有する単位電流を生成して）良好な線形性を有する階調電流を生成、供給することができ、表示画素の発光輝度を低階調から高階調まで線形性良く制御することができる。また、階調電流供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、表示画素相互を均一な発光状態で動作させることができ、表示画質の向上を図ることができる。
【０１２２】
なお、本実施形態においては、データドライバ及び表示画素（画素駆動回路）として、電流印加方式に対応した構成を示したが、本発明はこれに限定されるものではなく、図９、図１０に示したような電流生成供給回路を階調電流供給回路に適用して、表示画素側からデータドライバ方向に階調電流を引き込むように供給する電流シンク方式の回路構成を適用することもできる。
【０１２３】
また、本実施形態においては、データドライバとして、各データラインに対して単一の階調電流供給回路のみを設けた構成を示したが、本発明はこれに限定されるものではなく、各データラインごとに２組の階調電流供給回路を設け、一方の階調電流供給回路において表示データを取り込みつつ、他方の階調電流供給回路において階調電流を生成、供給する動作を、交互に繰り返し実行するように構成してもよい。
【０１２４】
【発明の効果】
以上説明したように、本発明に係る電流生成供給回路によれば、負荷に直接接続された電流生成供給回路に、定電流発生源から電流供給線を介して、信号レベルが変動しない一定の基準電流を供給し、複数ビットのデジタル信号に基づいて、負荷を所望の駆動状態で動作させることができる電流値を有する負荷駆動電流を生成することができる構成を有していることにより、電流供給線に供給される電流（基準電流）の変化に伴う電位変動をほとんど生じることがないので、負荷駆動電流の電流値が微少な場合や、負荷への負荷駆動電流の供給時間（あるいは、負荷の駆動時間）が短く設定されている場合であっても、電流供給ラインに付加された寄生容量（配線容量）への充放電動作に起因する電流生成供給回路の動作速度の低下を抑制することができ、電流生成供給回路、又は、該電流生成供給回路を適用した電流駆動装置の動作速度に対する制約を緩和し、負荷をより迅速かつ的確な駆動状態で動作させることができる。
【０１２５】
また、本発明に係る電流生成供給回路においては、上記基準電流が流れる基準電流トランジスタに対して、カレントミラー回路構成を有する複数の単位電流トランジスタの実質的なチャネル幅（基本トランジスタのチャネル幅の合計値；基本トランジスタの数）を、各々所定の比率（例えば、２ｋ倍）になるように設定することにより、基準電流に対して該比率により規定される電流値を有する複数の単位電流を流すことができ、複数ビットのデジタル信号（表示データ）に基づいて、これらを適宜合成することにより、２ｋ段階の電流値を有する負荷駆動電流（階調電流）を生成することができるので、指定階調（デジタル信号）に対応した適切な電流値を有する負荷駆動電流を、比較的簡易な回路構成により生成して、負荷の駆動状態を適正に制御することができる。
【０１２６】
特に、本発明に係る電流生成供給回路においては、少なくとも、カレントミラー回路を構成する各単位電流トランジスタのいずれかが、基本となるトランジスタサイズを有する基本トランジスタが並列に複数接続されて、所望のチャネル幅を有するトランジスタを構成し、かつ、該複数の基本トランジスタを、いわゆる、コモンセントロイド形状又はそれに準じたパターンレイアウトを有するように配置することにより、各基本トランジスタの製造プロセスにおいて生じる寸法変換差を均一化しつつ、加工ばらつきを相殺して、その影響を抑制することができるので、指定階調（デジタル信号）に対応する適切な電流値を有する負荷駆動電流（単位電流の合成値）を生成、供給することができ、負荷の駆動状態を低階調から高階調まで線形性良く制御することができるとともに、電流生成供給回路を複数備えた電流駆動装置においても、電流生成供給回路相互間の回路特性（電流出力特性）のバラツキを抑制して、複数の負荷を均一な駆動状態で動作させることができる。
【図面の簡単な説明】
【図１】本発明に係る電流生成供給回路の第１の実施形態を示す概略構成図である。
【図２】本実施形態に適用される電流生成部の一具体例を示す回路概念図である。
【図３】周知の電界効果型トランジスタの製造プロセスにおける寸法変換差の影響を示す概念図である。
【図４】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第１の実施例を示す概念図である。
【図５】本実施例に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。
【図６】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタの配置及び結線パターンの第２の実施例を示す回路構成図である。
【図７】本実施形態に係る電流生成部（カレントミラー回路部）を構成する基本トランジスタのレイアウト方法の第３の実施例を示す概念図である。
【図８】本実施例に係る電流生成部（カレントミラー回路）を構成する基本トランジスタの配置及び結線パターンの一例を示す回路構成図である。
【図９】本実施形態に係る電流生成供給回路の第２の実施形態を示す概略構成図である。
【図１０】本実施形態に係る電流生成供給回路に適用される電流生成部の他の具体例を示す回路構成図である。
【図１１】本発明に係る電流生成供給回路を適用可能な表示装置の一実施形態を示す概略ブロック図である。
【図１２】本実施形態に係る表示装置の要部構成を示す概略構成図である。
【図１３】本実施形態に適用される表示画素（画素駆動回路）の一実施例を示す回路構成図である。
【図１４】本実施例に係るデータドライバにおける制御動作の一例を示すタイミングチャートである。
【図１５】本実施形態に係る表示パネル（表示画素）における制御動作の一例を示すタイミングチャートである。
【図１６】従来技術におけるデータドライバの一構成例を示す回路構成図である。
【図１７】従来技術におけるデータドライバの他の構成例を示す回路構成図である。
【符号の説明】
ＩＬＡ、ＩＬＢ ６ 電流生成供給回路
１０ データラッチ部
２０Ａ、２０Ｂ 電流生成部
２１Ａ、２１Ｂ カレントミラー回路部
２２Ａ、２２Ｂ スイッチ回路部
１００ 表示装置
１３０ データドライバ
ＰＸＡ１、ＰＸＡ２、・・ 階調電流供給回路
２０１、２０２、・・ 階調電流生成部
Claims (13)
- 負荷に電流を供給して駆動する電流生成供給回路において、
定電流源から供給される基準電流に基づいて、複数ビットのデジタル信号の各ビットに対応する複数の単位電流を生成し、前記デジタル信号の各ビット値に応じて、前記単位電流を選択的に合成し、負荷駆動電流として前記負荷に供給する電流生成手段を備え、
前記電流生成手段は、前記基準電流が流れる基準電流トランジスタと、前記各単位電流が流れる複数の単位電流トランジスタと、を具備し、
前記各単位電流トランジスタ及び前記基準電流トランジスタは、基本となる一定のトランジスタサイズを有する基本トランジスタが並列に複数接続された構成とされ、該複数の基本トランジスタは所定の基準位置を中心にして相互に対称となる位置に配置され、前記基準電流トランジスタを構成する前記複数の基本トランジスタは、前記基準位置を中心に配置された前記単位電流トランジスタを構成する前記複数の基本トランジスタの外方側に、前記基準位置を中心にして相互に対称となるように配置されていることを特徴とする電流生成供給回路。 - 前記電流生成手段において、前記基準電流トランジスタと前記複数の単位電流トランジスタとは、カレントミラー回路を構成していることを特徴とする請求項１記載の電流生成供給回路。
- 前記複数の基本トランジスタは、各々、特定の一次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする請求項１又は２記載の電流生成供給回路。
- 前記複数の基本トランジスタは、各々、二次元方向に配置され、該各基本トランジスタの電流路が並列に接続されていることを特徴とする請求項１又は２記載の電流生成供給回路。
- 前記電流生成手段は、前記複数の基本トランジスタの配置に対して、特定方向の第１の領域に、前記複数の基本トランジスタの各電流路の出力配線が配設され、前記第１の領域とは重ならない第２の領域に、前記各電流路の入力配線及び前記各制御端子に接続された配線が配設されていることを特徴とする請求項３又は４に記載の電流生成供給回路。
- 前記電流生成手段は、前記デジタル信号の各ビット値に応じて前記単位電流を選択するスイッチ回路部を備え、
少なくとも、前記単位電流トランジスタを構成する前記複数の基本トランジスタと前記スイッチ回路部との間に介在する抵抗成分が均一になるように配線されていることを特徴とする請求項１乃至５のいずれかに記載の電流生成供給回路。 - 前記電流生成手段は、前記複数ビットのデジタル信号の各々に対応して、前記基準電流トランジスタに流れる基準電流に対して、前記複数の単位電流トランジスタにより、各々異なる比率の電流値を有する前記複数の単位電流を生成することを特徴とする請求項１乃至６のいずれかに記載の電流生成供給回路。
- 前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタの数が各々異なるように形成されていることを特徴とする請求項７記載の電流生成供給回路。
- 前記複数の単位電流トランジスタは、各々、並列に接続される前記基本トランジスタのチャネル幅の合計が２ｋ（ｋ＝０、１、２、３、・・・）で規定される、異なる比率に設定されていることを特徴とする請求項８記載の電流生成供給回路。
- 前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷側から引き込む方向に流すように設定することを特徴とする請求項１乃至９のいずれかに記載の電流生成供給回路。
- 前記電流生成手段は、前記負荷駆動電流の信号極性を、前記負荷に流し込む方向に流すように設定することを特徴とする請求項１乃至９のいずれかに記載の電流生成供給回路。
- 前記電流生成手段は、前記定電流源に接続された電流供給線に並列に複数接続され、前記負荷駆動電流を同時並行的に個別に供給することを特徴とする請求項１乃至１１のいずれかに記載の電流生成供給回路。
- 前記負荷は、前記電流生成手段から供給される前記負荷駆動電流の電流値に応じて、所定の輝度階調で発光動作する電流駆動型の発光素子を備えていることを特徴とする請求項１乃至１２のいずれかに記載の電流生成供給回路。
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