JP2009207041A - 電気回路、電気光学装置、電子機器、および電気回路の制御方法 - Google Patents
電気回路、電気光学装置、電子機器、および電気回路の制御方法 Download PDFInfo
- Publication number
- JP2009207041A JP2009207041A JP2008049298A JP2008049298A JP2009207041A JP 2009207041 A JP2009207041 A JP 2009207041A JP 2008049298 A JP2008049298 A JP 2008049298A JP 2008049298 A JP2008049298 A JP 2008049298A JP 2009207041 A JP2009207041 A JP 2009207041A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- power supply
- supply line
- gate
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims description 10
- 230000007423 decrease Effects 0.000 claims abstract description 23
- 230000004044 response Effects 0.000 claims description 6
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 19
- 230000008901 benefit Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 14
- 239000010409 thin film Substances 0.000 description 11
- 230000007704 transition Effects 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000010408 film Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 239000002772 conduction electron Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
【課題】入力信号に必要な振幅を低減する。
【解決手段】電源線L1と出力部N2との間のトランジスタTA1のゲートG1は容量素子C1を介して入力部N1に結合する。電源線L2と出力部N2との間のトランジスタTA2のゲートG2は容量素子C2を介して入力部N1に結合する。トランジスタTB3は、電源線L1からみてゲートG1の方向を順方向として電源線L1とゲートG1との間にダイオード接続される。トランジスタTB4は、ゲートG1からみて電源線L1の方向を順方向として電源線L1とゲートG1との間にダイオード接続される。トランジスタTB3の閾値電圧VT3がトランジスタTA1の閾値電圧VT1を上回り、かつ、トランジスタTB3の閾値電圧VT3とトランジスタTB4の閾値電圧VT4との加算が減少するように、トランジスタTB3およびトランジスタTB4の各々のバックゲートBの電位VBが設定される。
【選択図】図1
【解決手段】電源線L1と出力部N2との間のトランジスタTA1のゲートG1は容量素子C1を介して入力部N1に結合する。電源線L2と出力部N2との間のトランジスタTA2のゲートG2は容量素子C2を介して入力部N1に結合する。トランジスタTB3は、電源線L1からみてゲートG1の方向を順方向として電源線L1とゲートG1との間にダイオード接続される。トランジスタTB4は、ゲートG1からみて電源線L1の方向を順方向として電源線L1とゲートG1との間にダイオード接続される。トランジスタTB3の閾値電圧VT3がトランジスタTA1の閾値電圧VT1を上回り、かつ、トランジスタTB3の閾値電圧VT3とトランジスタTB4の閾値電圧VT4との加算が減少するように、トランジスタTB3およびトランジスタTB4の各々のバックゲートBの電位VBが設定される。
【選択図】図1
Description
本発明は、経時的にレベルが変動する入力信号の振幅(高位側および低位側の一方のレベル)を変化させる技術に関する。
電源線間に直列に配置されたNチャネル型のトランジスタとPチャネル型のトランジスタとを利用して入力信号の振幅を変化させる電気回路が特許文献1に開示されている。Nチャネル型のトランジスタのゲートは入力端子に接続され、Pチャネル型のトランジスタ(以下「出力段トランジスタ」という)のゲートは入力端子に対して容量結合される。特許文献1の技術においては、ダイオード接続されたトランジスタ(以下「クリップトランジスタ」という)を出力段トランジスタのゲートと電源線との間に介在させることで、出力段トランジスタのゲートの電圧の変動が所定の範囲内に制限(クリップ)される。
ところで、例えば製造工程の簡素化という観点からすると、電気回路を構成する各トランジスタの電気的な特性(特に閾値電圧)は共通することが望ましい。薄膜トランジスタについてはこの傾向が格別に顕著である。しかし、特許文献1の技術において出力段トランジスタの閾値電圧とクリップトランジスタの閾値電圧とが一致する場合には、入力信号を充分に大きい振幅に設定する必要がある。以上の事情に鑑みて、本発明は、入力信号に必要な振幅を低減することをひとつの目的とする。
以上の課題を解決するために、本発明の第1の態様に係る電気回路は、第1電源線(例えば電源線L1)と出力部との間に接続されたPチャネル型の第1トランジスタ(例えばトランジスタTA1)と、入力信号が供給される入力部と第1トランジスタのゲートとの間に介在する第1容量素子と、第2電源線(例えば電源線L2)と出力部との間に接続されるとともに入力信号に応じて第1トランジスタとは相補的に動作するNチャネル型の第2トランジスタ(例えばトランジスタTA2)と、第1電源線からみて第1トランジスタのゲートの方向を順方向として第1電源線と第1トランジスタのゲートとの間にダイオード接続された第3トランジスタ(例えばトランジスタTB3)と、第1トランジスタのゲートからみて第1電源線の方向を順方向として第1電源線と第1トランジスタのゲートとの間にダイオード接続された第4トランジスタ(例えばトランジスタTB4)とを具備し、第3トランジスタの閾値電圧が第1トランジスタの閾値電圧を上回り、かつ、第3トランジスタの閾値電圧と第4トランジスタの閾値電圧との加算が減少するように、第3トランジスタおよび第4トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第3トランジスタの閾値電圧と第4トランジスタの閾値電圧との加算が減少するように第3トランジスタおよび第4トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第3トランジスタの閾値電圧が第1トランジスタの閾値電圧を上回るから、第3トランジスタの閾値電圧が第1トランジスタと同等である場合と比較して第1トランジスタの駆動能力を充分に確保する(すなわち第1トランジスタのオン抵抗を低減する)ことが可能である。
第1の態様に係る電気回路の具体例において、第3トランジスタは、閾値制御端子が第1電源線に接続されたPチャネル型のトランジスタである。以上の態様によれば、第3トランジスタが第1電源線に接続されるから、第3トランジスタの閾値制御端子の電位を制御するための配線を独立に(すなわち第1電源線とは別個に)形成する場合と比較して電気回路の構成が簡素化されるという利点がある。また、他の具体例において、第3トランジスタは、閾値制御端子が第2電源線に接続されたNチャネル型のトランジスタである(例えば図8)。以上の態様によれば、第3トランジスタが第2電源線に接続されるから、第3トランジスタの閾値制御端子の電位を制御するための配線を独立に形成する場合と比較して電気回路の構成が簡素化される。さらに、Nチャネル型の第3トランジスタの閾値制御端子を第2電源線に接続することで、第3トランジスタをPチャネル型とした構成と比較して、第3トランジスタの閾値電圧が容易かつ充分に増加するという利点もある。
第1の態様に係る電気回路の具体例において、第4トランジスタは、閾値制御端子が第2電源線に接続されたPチャネル型のトランジスタである。以上の態様によれば、第4トランジスタが第2電源線に接続されるから、第4トランジスタの閾値制御端子の電位を制御するための配線を独立に(すなわち第2電源線とは別個に)形成する場合と比較して電気回路の構成が簡素化されるという利点がある。
なお、第1の態様に係る電気回路において第2トランジスタの接続の態様は任意である。例えば、第2トランジスタのゲートを入力部に対して直接に接続した構成(例えば図9)が採用される。また、第2トランジスタについて第1トランジスタと同様の構成を採用した以下の態様も好適である。すなわち、入力部と第2トランジスタのゲートとの間に介在する第2容量素子と、第2トランジスタのゲートからみて第2電源線の方向を順方向として第2電源線と第2トランジスタのゲートとの間にダイオード接続された第5トランジスタ(例えばトランジスタTB5)と、第2電源線からみて第2トランジスタのゲートの方向を順方向として第2電源線と第2トランジスタのゲートとの間にダイオード接続された第6トランジスタ(例えばトランジスタTB6)とが配置され、第5トランジスタの閾値電圧が第2トランジスタの閾値電圧を上回り、かつ、第5トランジスタの閾値電圧と第6トランジスタの閾値電圧との加算が減少するように、第5トランジスタおよび第6トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第5トランジスタの閾値電圧と第6トランジスタの閾値電圧との加算が減少するように第5トランジスタおよび第6トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第5トランジスタの閾値電圧が第2トランジスタの閾値電圧を上回るから、第5トランジスタの閾値電圧が第2トランジスタと同等である場合と比較して第2トランジスタの駆動能力を充分に確保する(すなわち第2トランジスタのオン抵抗を低減する)ことが可能である。
本発明の第2の態様に係る電気回路は、第2電源線と出力部との間に接続されたNチャネル型の第2トランジスタと、入力信号が供給される入力部と第2トランジスタのゲートとの間に介在する第2容量素子と、第1電源線と出力部との間に接続されるとともに入力信号に応じて第2トランジスタとは相補的に動作するPチャネル型の第1トランジスタと、第2トランジスタのゲートからみて第2電源線の方向を順方向として第2電源線と第2トランジスタのゲートとの間にダイオード接続された第5トランジスタと、第2電源線からみて第2トランジスタのゲートの方向を順方向として第2電源線と第2トランジスタのゲートとの間にダイオード接続された第6トランジスタとを具備し、第5トランジスタの閾値電圧が第2トランジスタの閾値電圧を上回り、かつ、第5トランジスタの閾値電圧と第6トランジスタの閾値電圧との加算が減少するように、第5トランジスタおよび第6トランジスタの各々の閾値制御端子の電位が設定される。以上の構成によれば、第5トランジスタの閾値電圧と第6トランジスタの閾値電圧との加算が減少するように第5トランジスタおよび第6トランジスタの各々の閾値制御端子の電位が設定されるから、入力信号に必要な振幅が低減されるという利点がある。また、第5トランジスタの閾値電圧が第2トランジスタの閾値電圧を上回るから、第5トランジスタの閾値電圧が第2トランジスタと同等である場合と比較して第2トランジスタの駆動能力を充分に確保する(すなわち第2トランジスタのオン抵抗を低減する)ことが可能である。
第5トランジスタおよび第6トランジスタを具備する態様の具体例において、第5トランジスタは、閾値制御端子が第2電源線に接続されたNチャネル型のトランジスタである。以上の態様によれば、第5トランジスタが第2電源線に接続されるから、第5トランジスタの閾値制御端子の電位を制御するための配線を独立に(すなわち第2電源線とは別個に)形成する場合と比較して電気回路の構成が簡素化されるという利点がある。また、閾値制御端子が第1電源線に接続されたPチャネル型のトランジスタを第5トランジスタとして利用した構成も好適である(例えば図8)。以上の態様によれば、第5トランジスタが第1電源線に接続されるから、第5トランジスタの閾値制御端子の電位を制御するための配線を独立に形成する場合と比較して電気回路の構成が簡素化される。さらに、Pチャネル型の第5トランジスタの閾値制御端子を第1電源線に接続することで、第5トランジスタをNチャネル型とした構成と比較して、第5トランジスタの閾値電圧が容易かつ充分に増加するという利点もある。
第5トランジスタおよび第6トランジスタを具備する態様の具体例において、第6トランジスタは、閾値制御端子が第2電源線に接続されたNチャネル型のトランジスタである。以上の態様によれば、第6トランジスタが第1電源線に接続されるから、第6トランジスタの閾値制御端子の電位を制御するための配線を独立に(すなわち第1電源線とは別個に)形成する場合と比較して電気回路の構成が簡素化されるという利点がある。
なお、第2の態様に係る電気回路において第1トランジスタの接続の態様は任意である。例えば、第1トランジスタのゲートを入力部に対して直接に接続した構成(例えば図10)が採用される。また、第1トランジスタについて第2トランジスタと同様の構成を採用した以下の態様も好適である。すなわち、入力部と第1トランジスタのゲートとの間に介在する第1容量素子と、第1トランジスタのゲートからみて第1電源線の方向を順方向として第1電源線と第1トランジスタのゲートとの間にダイオード接続された第3トランジスタと、第1電源線からみて第1トランジスタのゲートの方向を順方向として第1電源線と第1トランジスタのゲートとの間にダイオード接続された第4トランジスタとが配置され、第3トランジスタの閾値電圧が第1トランジスタの閾値電圧を上回り、かつ、第3トランジスタの閾値電圧と第4トランジスタの閾値電圧との加算が減少するように、第3トランジスタおよび第4トランジスタの各々の閾値制御端子の電位が設定される。
第1の態様および第2の態様に係る電気回路の具体例において、出力部から出力される出力信号のレベルが上昇し始める第1時点(例えば図12の時点ta2)にてハイレベルに設定されるとともに第1時点の経過後にローレベルに変化し、出力信号のレベルが低下し始める第2時点(例えば図12の時点tb2)にてローレベルに設定されるとともに第2時点の経過後にハイレベルに変化する閾値制御信号(例えば図12の閾値制御信号STH)が、第1トランジスタおよび第2トランジスタの各々の閾値制御端子に供給される。以上の態様によれば、電気回路(入力信号と出力信号との関係)がヒステリシス特性を示すから、入力信号に重畳された雑音の影響が低減されるという利点がある。さらに好適な態様においては、出力信号が入力されるインバータ回路が配置され、インバータ回路からの出力信号が閾値制御信号として第1トランジスタおよび第2トランジスタの各々の閾値制御端子に供給される。以上の態様によれば、インバータ回路の出力信号が閾値制御信号として利用されるから、インバータ回路の出力信号とは別個の閾値制御信号が生成される構成と比較して電気回路の構成が簡素化されるという利点がある。
なお、以上の各態様における閾値制御端子は、当該閾値制御端子の電位に応じてトランジスタの閾値電圧が変化する部位である。例えばバックゲートやボディコンタクト電極(チャネルコンタクト電極)が閾値制御端子として例示される。また、「相補的に動作する」とは、第1トランジスタおよび第2トランジスタの一方がオン状態に制御されるときに他方がオフ状態に制御されることを意味する。
本発明に係る電気光学装置は、以上に例示した何れかの態様に係る電気回路を含む駆動回路(例えば図15の走査線駆動回路52や信号線駆動回路54)と、駆動回路によって駆動される複数の電気光学素子とを具備する。以上の各態様に係る電気回路によれば、入力信号に必要な振幅が低減されるとともに出力信号の波形の鈍りが抑制されるから、本発明の電気光学装置においては、駆動回路にて消費される電力を低減するとともに駆動回路や電気光学素子の誤動作の可能性を低減することが可能である。本発明に係る電気光学装置は、パーソナルコンピュータや携帯電話機といった各種の電子機器の表示装置として採用されるほか、電子写真方式の画像形成装置における露光装置としても好適である。
本発明は、以上に例示した各態様に係る電気回路を制御する方法としても特定される。第1の態様に係る電気回路の駆動方法は、第3トランジスタの閾値電圧が第1トランジスタの閾値電圧を上回り、かつ、第3トランジスタの閾値電圧と第4トランジスタの閾値電圧との加算が減少するように、第3トランジスタおよび第4トランジスタの各々の閾値制御端子の電位を設定することを特徴とする。第2の態様に係る電気回路の制御方法は、第5トランジスタの閾値電圧が第2トランジスタの閾値電圧を上回り、かつ、第5トランジスタの閾値電圧と第6トランジスタの閾値電圧との加算が減少するように、第5トランジスタおよび第6トランジスタの各々の閾値制御端子の電位を設定することを特徴とする。以上の制御方法によれば、本発明の電気回路と同様の作用および効果が奏される。
<A:第1実施形態>
図1は、本発明の第1実施形態に係る電気回路100Aの回路図であり、図2は、電気回路100Aの動作を示すタイミングチャートである。電気回路100Aは、外部回路から入力部(入力端子)N1に供給される入力信号SINの振幅を変化させた出力信号SOUTを出力部(出力端子)N2から出力するレベル変換回路である。図2に示すように、入力信号SINの電位は、低位側電位VIN_L(接地電位)から高位側電位VIN_H(VIN_H>VIN_L)までの振幅AINで経時的に変動する。電気回路100Aは、絶縁性の基板の表面に形成された複数の薄膜トランジスタで構成される。
図1は、本発明の第1実施形態に係る電気回路100Aの回路図であり、図2は、電気回路100Aの動作を示すタイミングチャートである。電気回路100Aは、外部回路から入力部(入力端子)N1に供給される入力信号SINの振幅を変化させた出力信号SOUTを出力部(出力端子)N2から出力するレベル変換回路である。図2に示すように、入力信号SINの電位は、低位側電位VIN_L(接地電位)から高位側電位VIN_H(VIN_H>VIN_L)までの振幅AINで経時的に変動する。電気回路100Aは、絶縁性の基板の表面に形成された複数の薄膜トランジスタで構成される。
図1に示すように、電気回路100Aは、Pチャネル型のトランジスタTA1とNチャネル型のトランジスタTA2とを具備する。トランジスタTA1およびトランジスタTA2は、電源線L1と電源線L2との間に直列に接続された薄膜トランジスタである。さらに具体的には、トランジスタTA1のソースSは電源線L1に接続され、トランジスタTA2のソースSは電源線L2に接続される。トランジスタTA1およびトランジスタTA2の各々のドレインDは出力部N2に対して共通に接続される。電源線L1には高位側電位VOUT_Hが供給され、電源線L2には低位側電位VOUT_Lが供給される。図2に示すように、高位側電位VOUT_Hは入力信号SINの高位側電位VIN_Hよりも高く、低位側電位VOUT_Lは入力信号SINの低位側電位VIN_Lよりも低い(VOUT_H>VIN_H>VIN_L>VOUT_L)。
入力部N1とトランジスタTA1のゲートG1との間には容量素子C1が介在する。すなわち、容量素子C1の一方の電極が入力部N1に接続されるとともに他方の電極がトランジスタTA1のゲートG1に接続される。同様に、入力部N1とトランジスタTA2のゲートG2との間には容量素子C2が介在する。以上のようにゲートG1およびゲートG2は入力部N1に容量結合するから、入力部N1に供給される入力信号SINが高位側電位VIN_Hから低位側電位VIN_Lに低下すると、ゲートG1の電位VG1およびゲートG2の電位VG2は低下する。したがって、トランジスタTA1がオン状態に制御されるとともにトランジスタTA2がオフ状態に制御され、図2に破線で図示したように、出力信号SOUTはトランジスタTA1を介して高位側電位VOUT_Hに設定される。一方、入力信号SINが低位側電位VIN_Lから高位側電位VIN_Hに上昇すると電位VG1および電位VG2が上昇するから、トランジスタTA1がオフ状態に制御されるとともにトランジスタTA2がオン状態に制御される。したがって、出力信号SOUTはトランジスタTA2を介して低位側電位VOUT_Lに設定される。すなわち、入力信号SINの振幅AIN(VIN_L〜VIN_H)を電位VOUT_Lから電位VOUT_Hまでの振幅AOUTに拡大した出力信号SOUTが生成される。
電源線L1とトランジスタTA1のゲートG1との間にはトランジスタTB3とトランジスタTB4とが並列に介在する。トランジスタTB3およびトランジスタTB4は、トランジスタTA1と同じPチャネル型の薄膜トランジスタである。トランジスタTB3のゲートはトランジスタTA1のゲートG1(トランジスタTB3のドレイン)に接続(ダイオード接続)される。したがって、トランジスタTB3は、電源線L1からみてゲートG1の方向を順方向とするダイオードとして機能する。一方、トランジスタTB4は、電源線L1にゲートが接続されることで、ゲートG1からみて電源線L1の方向(すなわちトランジスタTB3とは逆方向)を順方向とするダイオードとして機能する。トランジスタTB3の閾値電圧VT3およびトランジスタTB4の閾値電圧VT4は等価的なダイオードの順方向電圧Vfに相当する。
トランジスタTA1のゲートG1の電位VG1が、高位側電位VOUT_HよりもトランジスタTB3の閾値電圧(絶対値)VT3だけ低い電位V1L(V1L=VOUT_H−VT3)を下回ると、トランジスタTB3がオン状態に遷移するから、電源線L1からトランジスタTB3を経由してゲートG1に電流が流れる。一方、電位VG1が、高位側電位VOUT_HよりもトランジスタTB4の閾値電圧VT4だけ高い電位V1H(V1H=VOUT_H+VT4)を上回ると、トランジスタTB4がオン状態に遷移するから、ゲートG1からトランジスタTB4を経由して電源線L1に電流が流れる。したがって、図2に示すように、トランジスタTA1のゲートG1の電位VG1は、電位V1Lを下限として電位V1Hを上限とする範囲A1内に制限(クリップ)される。
一方、図1に示すように、電源線L2とトランジスタTA2のゲートG2との間にはトランジスタTB5とトランジスタTB6とが並列に介在する。トランジスタTB5およびトランジスタTB6は、トランジスタTA2と同じNチャネル型の薄膜トランジスタである。トランジスタTB5のゲートはトランジスタTA2のゲートG2に接続される。したがって、トランジスタTB5は、ゲートG2からみて電源線L2の方向を順方向とするダイオードとして機能する。一方、トランジスタTB6は、電源線L2にゲートが接続されることで、電源線L2からみてゲートG2の方向を順方向とするダイオードとして機能する。トランジスタTB5の閾値電圧VT5およびトランジスタTB6の閾値電圧VT6は等価的なダイオードの順方向電圧Vfに相当する。
トランジスタTA2のゲートG2の電位VG2が、低位側電位VOUT_LよりもトランジスタTB5の閾値電圧VT5だけ高い電位V2H(V2H=VOUT_L+VT5)を上回ると、トランジスタTB5がオン状態に遷移するから、ゲートG2からトランジスタTB5を経由して電源線L2に電流が流れる。一方、電位VG2が、低位側電位VOUT_LよりもトランジスタTB6の閾値電圧VT6だけ低い電位V2L(V2L=VOUT_L−VT6)を下回ると、トランジスタTB6がオン状態に遷移するから、電源線L2からトランジスタTB6を経由してゲートG2に電流が流れる。したがって、図2に示すように、トランジスタTA2のゲートG2の電位VG2は、電位V2Lを下限として電位V2Hを上限とする範囲A2内に制限(クリップ)される。
等価的にダイオードとして機能する各トランジスタTB(TB3〜TB6)はバックゲートBを含む。図3は、トランジスタTB(TB3〜TB6)の構成を示す断面図である。トランジスタTBは、トランジスタTA1やトランジスタTA2とともに絶縁性の基板10の表面に形成される。基板10を被覆する下地層11の表面にバックゲートBが形成される。バックゲートBはゲート絶縁膜12で覆われ、ゲート絶縁膜12の表面に半導体層13(例えばポリシリコンの膜体)が形成される。半導体層13の表面上のゲート絶縁膜14を挟んで半導体層13のチャネル領域と対向するようにゲート15が形成される。半導体層13のソース領域には層間絶縁層16の貫通孔を介してソース17が接続され、半導体層13のドレイン領域には層間絶縁層16の貫通孔を介してドレイン18が接続される。
図4は、Pチャネル型のトランジスタTB(TB3,TB4)のゲートに印加される電圧VG(横軸)とソース−ドレイン間に流れるドレイン電流ID(縦軸)との関係をバックゲートBの電位VB毎に図示したグラフである。同様に、図5は、Nチャネル型のトランジスタTB(TB5,TB6)のゲートの電圧VGとドレイン電流IDとの関係をバックゲートBの電位VB毎に図示したグラフである。図4および図5に示すように、トランジスタTB(TB3〜TB6)の閾値電圧(VT3〜VT6)は、バックゲートBの電位VBが上昇するほど負極性側に変化する(電位VBが低下するほど正極性側に変化する)。
例えば、Pチャネル型のトランジスタTB(TB3,TB4)においては、バックゲートBの電位VBが上昇するほど閾値電圧の絶対値(VT3,VT4)は増加するから、等価的なダイオードの順方向電圧Vfは増加する(電位VBが低下するほど順方向電圧Vfは減少する)。一方、Nチャネル型のトランジスタTB(TB5,TB6)においては、バックゲートBの電位VBが低下するほど閾値電圧の絶対値(VT5,VT6)は増加するから、等価的なダイオードの順方向電圧Vfは増加する(電位VBが上昇するほど順方向電圧Vfは増加する)。
トランジスタTB3およびトランジスタTB4は、半導体層13に導入される不純物の濃度がトランジスタTA1と共通する。したがって、バックゲートBに電位VBを印加しない場合のトランジスタTB3の閾値電圧VX3およびトランジスタTB4の閾値電圧VX4はトランジスタTA1の閾値電圧VT1と同等である。同様に、トランジスタTB5およびトランジスタTB6は、半導体層13に導入される不純物の濃度がトランジスタTA2と共通する。したがって、バックゲートBに電位VBを印加しない場合のトランジスタTB5の閾値電圧VX5およびトランジスタTB6の閾値電圧VX6は、バックゲートBが形成されないトランジスタTA2の閾値電圧VT2と同等である(図7参照)。
図1に示すように、トランジスタTB3のバックゲートBは電源線L1に接続されて電位VBは高位側電位VOUT_Hに設定される。したがって、図2に示すように、トランジスタTB3の閾値電圧VT3(順方向電圧Vf)は、バックゲートBを持たないトランジスタTA1の閾値電圧VT1(電位VBを印加しない場合のトランジスタTB3の閾値電圧VX3)を上回る。一方、トランジスタTB4のバックゲートBは電源線L2に接続されて電位VBは低位側電位VOUT_Lに設定される。したがって、図2に示すように、トランジスタTB4の閾値電圧VT4(順方向電圧Vf)はトランジスタTA1の閾値電圧VT1(電位VBを印加しない場合のトランジスタTB4の閾値電圧VX4)を下回る。そして、トランジスタTB4のバックゲートBに低位側電位VOUT_Lを印加することによる閾値電圧VT4の減少量(VX4−VT4)は、トランジスタTB3のバックゲートBに高位側電位VOUT_Hを印加することによる閾値電圧VT3の増加量(VT3−VX3)よりも大きい。したがって、閾値電圧VT3と閾値電圧VT4との加算値(ゲートG1の電位VG1の振幅)A1は、バックゲートBに電位VBを印加しない場合の閾値電圧VX3と閾値電圧VX4との加算値X1(X2=VX3+VX4=2VT1)と比較して減少する。
一方、図1に示すように、トランジスタTB5のバックゲートBは電源線L2に接続されて電位VBは低位側電位VOUT_Lに設定される。したがって、図2に示すように、トランジスタTB5の閾値電圧VT5(順方向電圧Vf)は、トランジスタTA2の閾値電圧VT2(電位VBを印加しない場合のトランジスタTB5の閾値電圧VX5)を上回る。一方、トランジスタTB6のバックゲートBは電源線L1に接続されて電位VBは高位側電位VOUT_Hに設定される。したがって、図2に示すように、トランジスタTB6の閾値電圧VT6(順方向電圧Vf)はトランジスタTA2の閾値電圧VT2(電位VBを印加しない場合のトランジスタTB6の閾値電圧VX6)を下回る。そして、トランジスタTB6のバックゲートBに高位側電位VOUT_Hを印加することによる閾値電圧VT6の減少量(VX6−VT6)は、トランジスタTB5のバックゲートBに低位側電位VOUT_Lを印加することによる閾値電圧VT5の増加量(VT5−VX5)よりも大きい。したがって、閾値電圧VT5と閾値電圧VT6との加算値(ゲートG2の電位VG2の振幅)A2は、バックゲートBに電位VBを印加しない場合の閾値電圧VX5と閾値電圧VX6との加算値X2(X2=VX5+VX6=2VT2)と比較して減少する。
本形態においてはバックゲートBの電位VBに応じてトランジスタTB(TB3〜TB6)の閾値電圧VT(VT3〜VT6)が以上のように制御される。したがって、各トランジスタTBの閾値電圧VTを制御しない構成(以下「対比例」という)と比較すると、以下に詳述するように、入力信号SINに必要な振幅が低減されるとともに出力信号SOUTの波形の鈍りを抑制できるという利点がある。
図6は、対比例に係る電気回路200の回路図であり、図7は、対比例の動作を示すタイミングチャートである。図6に示すように、対比例に係る電気回路200は、本形態の電気回路100AにおけるトランジスタTB(TB3〜TB6)をトランジスタTX(TX3〜TX6)に置換した構成である。各トランジスタTXはバックゲートBを持たない薄膜トランジスタである。
対比例において、トランジスタTX3の閾値電圧VX3およびトランジスタTX4の閾値電圧VX4はトランジスタTA1の閾値電圧VT1と同等である。図7に示すように、トランジスタTA1のゲートG1の電位VG1は、閾値電圧VX3と閾値電圧VX4との加算に相当する範囲X1(X1=VX3+VX4=2VT1)で入力信号SINに応じて変動する。一方、トランジスタTX5の閾値電圧VX5およびトランジスタTX6の閾値電圧VX6はトランジスタTA2の閾値電圧VT2と同等である。トランジスタTA2のゲートG2の電位VG2は、閾値電圧VX5と閾値電圧VX6との加算に相当する範囲X2(X2=VX5+VX6=2VT2)で変動する。
入力信号SINの振幅AINが範囲X1や範囲X2を下回るとすれば、電位VG1や電位VG2が不定となるから、入力信号SINの振幅AINは範囲X1および範囲X2よりも大きい必要がある。すなわち、対比例において入力信号SINについては、トランジスタTA1の閾値電圧VT1の2倍およびトランジスタTA2の閾値電圧VT2の2倍の双方を上回る振幅AINを確保する必要がある。
一方、本形態においては、ゲートG1の電位VG1の範囲A1およびゲートG2の電位VG2の範囲A2が減少するようにトランジスタTB(TB3〜TB6)のバックゲートBの電位VBが制御されるから、閾値電圧VT3および閾値電圧VT4の加算に相当する範囲A1と閾値電圧VT5および閾値電圧VT6の加算に相当する範囲A2とを上回るように入力信号SINの振幅AINを確保すれば、トランジスタTA1の閾値電圧VT1の2倍(範囲X1)やトランジスタTA2の閾値電圧VT2の2倍(範囲X2)を上回る範囲まで入力信号SINの振幅AINを拡大する必要はない。すなわち、本形態によれば、入力信号SINに必要となる振幅AINが対比例と比較して低減されるという利点がある。そして、入力信号SINの振幅AINを低減することで、電気回路100Aの前段の回路で消費される電力が削減されるという効果や、電気回路100Aにおいて充分な利得を容易に確保できるといった効果が実現される。
また、対比例の閾値電圧VX3は閾値電圧VT1と同等であるから、トランジスタTA1のゲート−ソース間には自身の閾値電圧VT1と同等の電圧が印加されるに過ぎない。したがって、入力信号SINが低位側電位VIN_Lに低下してもトランジスタTA1が完全にはオン状態とならない(オン状態が高い)場合がある。Nチャネル型のトランジスタTA2についても同様である。すなわち、トランジスタTA2のゲート−ソース間には自身の閾値電圧VT2と同等の電圧(閾値電圧VX5)が印加されるに過ぎないから、トランジスタTA2は完全にはオン状態とならない場合がある。以上のように対比例ではトランジスタTA1やトランジスタTA2のオン抵抗が充分に低下しない(すなわち駆動能力が不足する)から、図7に示すように出力信号SOUTの波形に鈍りが発生するという問題がある。
一方、本形態においては、トランジスタTB3の閾値電圧VT3(順方向電圧Vf)が閾値電圧VT1を上回るようにバックゲートBの電位VBが設定されるから、入力信号SINが低位側電位VIN_Lに低下すると、トランジスタTA1のゲート−ソース間には閾値電圧VT1を上回る電圧(閾値電圧VT3)が印加される。したがって、トランジスタTA1は完全にオン状態に制御される。トランジスタTA2についても同様に、トランジスタTB5の閾値電圧VT5は閾値電圧VT2を上回るから、入力信号SINが高位側電位VIN_Hに上昇すると、トランジスタTA2のゲート−ソース間には閾値電圧VT2を上回る電圧(閾値電圧VT5)が印加される。したがって、トランジスタTA2は完全にオン状態に制御される。以上のようにトランジスタTA1およびトランジスタTA2のオン抵抗が対比例と比較して低減されるから、本形態によれば、図2に示すように、出力信号SOUTの波形の鈍りが有効に抑制されるという利点がある。
また、トランジスタTB(TB3〜TB6)のバックゲートBを電源線L1や電源線L2に接続することで各々の閾値電圧VT(VT3〜VT6)が制御されるから、例えば高位側電位VOUT_Hや低位側電位VOUT_Lとは別個の電位をトランジスタTBのバックゲートBに供給する構成(電源線L1や電源線L2とは別の配線がトランジスタTBのバックゲートBに接続された構成)と比較して電気回路100Aの簡素化や小型化が実現されるという利点もある。
<B:第2実施形態>
次に、本発明の第2実施形態について説明する。なお、以下の各形態において作用や機能が第1実施形態と同等である要素については、以上と同じ符号を付して各々の詳細な説明を省略する。
次に、本発明の第2実施形態について説明する。なお、以下の各形態において作用や機能が第1実施形態と同等である要素については、以上と同じ符号を付して各々の詳細な説明を省略する。
図8は、本形態に係る電気回路100Bの回路図である。図8に示すように、電気回路100BのトランジスタTB3はNチャネル型の薄膜トランジスタであり、トランジスタTB5はPチャネル型の薄膜トランジスタである。第1実施形態と同様に、トランジスタTB3は、電源線L1からみてゲートG1の方向が順方向となるように電源線L1とゲートG1との間にダイオード接続され、トランジスタTB5は、ゲートG2からみて電源線L2の方向が順方向となるように電源線L2とゲートG2との間にダイオード接続される。
トランジスタTB3のバックゲートBは電源線L2に接続される。トランジスタTB3のバックゲートBに低位側電位VOUT_Lが供給されることで、閾値電圧VT3(等価的なダイオードの順方向電圧Vf)は、Pチャネル型のトランジスタTB3のバックゲートBに高位側電位VOUT_Hを供給する第1実施形態と比較して増加する。したがって、トランジスタTA1のゲートG1に印加される電位VG1の範囲A1の下限値である電位V1Lが第1実施形態と比較して低下する(すなわち範囲A1が拡大する)。すなわち、入力信号SINが低位側電位VIN_Lに低下した場合のトランジスタTA1のゲート−ソース間の電圧(閾値電圧VT3)が増加するから、第1実施形態と比較してトランジスタTA1のオン抵抗が低減される。
一方、トランジスタTB5のバックゲートBは電源線L1に接続される。トランジスタTB5のバックゲートBに高位側電位VOUT_Hが供給されることで、閾値電圧VT5(順方向電圧Vf)は、Nチャネル型のトランジスタTB5のバックゲートBに低位側電位VOUT_Lを供給する第1実施形態と比較して増加する。したがって、範囲A2の上限値である電位V2Hが第1実施形態と比較して上昇する(すなわち範囲A2が拡大する)。すなわち、入力信号SINが高位側電位VIN_Hに上昇した場合のトランジスタTA2のゲート−ソース間の電圧(閾値電圧VT5)が増加するから、第1実施形態と比較してトランジスタTA2のオン抵抗が低減される。
以上の形態によっても第1実施形態と同様の効果が奏される。また、本形態においてはトランジスタTA1およびトランジスタTA2のオン抵抗が低減されるから、出力信号SOUTの波形の鈍りが第1実施形態よりも抑制されるという利点がある。
<C:第3実施形態>
図9は、本発明の第3実施形態に係る電気回路100Cの回路図である。電気回路100Cは、第1実施形態の電気回路100AからトランジスタTB5とトランジスタTB6と容量素子C2とを省略した構成である。トランジスタTA2のゲートG2は入力部N1に直接に接続される。入力信号SINのローレベルは出力信号SOUTと同じ低位側電位VOUT_Lに設定される。すなわち、入力信号SINは低位側電位VOUT_Lから高位側電位VIN_Hまでの振幅AINで変動する。
図9は、本発明の第3実施形態に係る電気回路100Cの回路図である。電気回路100Cは、第1実施形態の電気回路100AからトランジスタTB5とトランジスタTB6と容量素子C2とを省略した構成である。トランジスタTA2のゲートG2は入力部N1に直接に接続される。入力信号SINのローレベルは出力信号SOUTと同じ低位側電位VOUT_Lに設定される。すなわち、入力信号SINは低位側電位VOUT_Lから高位側電位VIN_Hまでの振幅AINで変動する。
入力信号SINが低位側電位VOUT_Lに低下した場合のトランジスタTA1の動作は第1実施形態と同様である。一方、入力信号SINが高位側電位VIN_Hに変動するとトランジスタTA2がオン状態となるから、出力信号SOUTはトランジスタTA2を介して低位側電位VOUT_Lに設定される。したがって、入力信号SINと出力信号SOUTとでローレベルの電位(低位側電位VOUT_L)は変化しない。すなわち、電気回路100Cは、入力信号SINの高位側電位VIN_Hのみを高位側電位VOUT_Hに上昇(正方向のみのレベル変換)させた出力信号SOUTを生成する。
以上の形態においてもトランジスタTA1の動作に関して第1実施形態と同様の効果が実現される。なお、第2実施形態と同様に、バックゲートBが電源線L2に接続されたNチャネル型のトランジスタを図9のトランジスタTB3として利用した構成も好適である。
<D:第4実施形態>
図10は、本発明の第4実施形態に係る電気回路100Dの回路図である。電気回路100Dは、第1実施形態の電気回路100AからトランジスタTB3とトランジスタTB4と容量素子C1とを省略した構成である。トランジスタTA1のゲートG1は入力部N1に直接に接続される。入力信号SINは低位側電位VIN_Lから高位側電位VOUT_H(出力信号SOUTのハイレベル)までの振幅AINで変動する。
図10は、本発明の第4実施形態に係る電気回路100Dの回路図である。電気回路100Dは、第1実施形態の電気回路100AからトランジスタTB3とトランジスタTB4と容量素子C1とを省略した構成である。トランジスタTA1のゲートG1は入力部N1に直接に接続される。入力信号SINは低位側電位VIN_Lから高位側電位VOUT_H(出力信号SOUTのハイレベル)までの振幅AINで変動する。
入力信号SINが高位側電位VOUT_Hに上昇した場合のトランジスタTA2の動作は第1実施形態と同様である。一方、入力信号SINが低位側電位VIN_Lに低下するとトランジスタTA1がオン状態に変化するから、出力信号SOUTは高位側電位VOUT_Hに設定される。したがって、入力信号SINと出力信号SOUTとでハイレベルの電位は変化しない。すなわち、電気回路100Dは、入力信号SINの低位側電位VIN_Lのみを低位側電位VOUT_Lに低下(負方向のみのレベル変換)させた出力信号SOUTを生成する。
以上の形態においてもトランジスタTA2の動作に関して第1実施形態と同様の効果が実現される。なお、第2実施形態と同様に、バックゲートBが電源線L1に接続されたPチャネル型のトランジスタを図10のトランジスタTB5として利用した構成も好適である。
<E:第5実施形態>
図11は、本発明の第5実施形態に係る電気回路100Eの回路図である。図11に示すように、電気回路100Eは、第1実施形態と同様の電気回路100A(レベル変換回路)にインバータ回路30を追加した構成である。インバータ回路30は、電源線L1と電源線L2との間に直列に接続されたPチャネル型のトランジスタTD1およびNチャネル型のトランジスタTD2を具備する。トランジスタTD1およびトランジスタTD2の各々のゲートは入力部(入力端子)Na1に共通に接続される。トランジスタTD1およびトランジスタTD2の各々のドレインは出力部(出力端子)Na2に共通に接続される。電気回路100Aから出力された出力信号SOUTが入力部Na1に供給される。インバータ回路30は、出力信号SOUTを反転した波形(入力信号SINの振幅を拡大して整形した波形)の出力信号SOUTaを生成して出力部Na2から出力する。
図11は、本発明の第5実施形態に係る電気回路100Eの回路図である。図11に示すように、電気回路100Eは、第1実施形態と同様の電気回路100A(レベル変換回路)にインバータ回路30を追加した構成である。インバータ回路30は、電源線L1と電源線L2との間に直列に接続されたPチャネル型のトランジスタTD1およびNチャネル型のトランジスタTD2を具備する。トランジスタTD1およびトランジスタTD2の各々のゲートは入力部(入力端子)Na1に共通に接続される。トランジスタTD1およびトランジスタTD2の各々のドレインは出力部(出力端子)Na2に共通に接続される。電気回路100Aから出力された出力信号SOUTが入力部Na1に供給される。インバータ回路30は、出力信号SOUTを反転した波形(入力信号SINの振幅を拡大して整形した波形)の出力信号SOUTaを生成して出力部Na2から出力する。
電気回路100AのトランジスタTA1およびトランジスタTA2は、バックゲートBを具備する図3の構造の薄膜トランジスタである。トランジスタTA1およびトランジスタTA2の各々のバックゲートBは接続点N3に共通に接続される。接続点N3はインバータ回路30の出力部Na2に接続される。トランジスタTA1およびトランジスタTA2の各々のバックゲートBには、インバータ回路30の出力部Na2から出力される出力信号SOUTaが閾値制御信号STHとして供給される。閾値制御信号STHは、トランジスタTA1の閾値電圧VT1およびトランジスタTA2の閾値電圧VT2を制御するための電圧信号である。
トランジスタTA1の閾値電圧VT1およびトランジスタTA2の閾値電圧VT2はバックゲートBの電位VBに対して図3および図4のように変化する。したがって、閾値制御信号STHがローレベル(低位側電位VOUT_L)に設定されると、トランジスタTA1の閾値電圧VT1およびトランジスタTA2の閾値電圧VT2は、閾値制御信号STHがハイレベルである場合と比較して正極性側に変化する(すなわちトランジスタTA1がオン状態に遷移し易くなる)。一方、閾値制御信号STHがハイレベル(高位側電位VOUT_H)に設定されると、閾値電圧VT1および閾値電圧VT2は、閾値制御信号STHがローレベルである場合と比較して負極性側に変化する(すなわちトランジスタTA2がオン状態に遷移し易くなる)。
図12は、電気回路100Eの動作を示すタイミングチャートである。図12に示すように、インバータ回路30からの出力信号SOUTa(閾値制御信号STH)は、入力信号SIN(図12では図示を省略するが、ゲートG1の電位VG1とゲートG2の電位VG2と略同相の信号である)に対して遅延した時点で高位側電位VOUT_Hおよび低位側電位VOUT_Lの一方から他方に周期的に遷移する波形となる。
ゲートG1の電位VG1およびゲートG2の電位VG2が入力信号SINに連動して低下し始める時点ta1において、閾値制御信号STH(出力信号SOUTa)はハイレベルに設定されているから、閾値電圧VT1は低位側の電圧VT1_Lに設定され、トランジスタTA2の閾値電圧VT2は低位側の電圧VT2_Lに設定される。時点ta2において、電位VG1が閾値電圧VT1_Lを下回ることでトランジスタTA1がオン状態に遷移するとともに、電圧VG2が閾値電圧VT2_Lを下回ることでトランジスタTA2がオフ状態に遷移する。したがって、時点ta2にて出力信号SOUTの電位が上昇し始める。そして、出力信号SOUTの電位がインバータ回路30の閾値電圧VCを上回る時点ta3において出力信号SOUTaが低下し始める。出力信号SOUTa(閾値制御信号STH)がローレベルに到達すると、閾値電圧VT1が高位側の電圧VT1_Hに設定されるとともに閾値電圧VT2が高位側の電圧VT2_Hに設定される。すなわち、トランジスタTA1は、時点ta2でオン状態に変化すると時点ta3の経過後にはオフ状態に変化し難い状態となり、トランジスタTA2は、時点ta2にてオフ状態に遷移すると時点ta3の経過後にはオン状態に変化し難い状態となる。
次に、図12の時点tb2においては、時点tb1にて上昇し始めた電位VG1が電圧VT1_Hを上回るとともに、時点tb1にて上昇し始めた電圧VG2が電圧VT2_Hを上回る。したがって、トランジスタTA1がオフ状態に遷移するとともにトランジスタTA2がオン状態に遷移することで出力信号SOUTが低下し始める。そして、出力信号SOUTの電位が閾値電圧VCを下回る時点tb3にて出力信号SOUTaが上昇し始め、出力信号SOUTa(閾値制御信号STH)がハイレベルに到達すると、閾値電圧VT1が低位側の電圧VT1_Lに設定されるとともに閾値電圧VT2が低位側の電圧VT2_Lに設定される。すなわち、トランジスタTA1は、時点tb2でオフ状態に変化すると時点tb3の経過後にはオン状態に変化し難い状態となり、トランジスタTA2は、時点tb2にてオン状態に遷移すると時点tb3の経過後にはオフ状態に遷移し難い状態となる。
以上のように電気回路100Aにおける入力信号SINと出力信号SOUTとの関係はヒステリシス特定(シュミットトリガ特性)を示すから、入力信号SINに雑音が発生した場合であっても、出力信号SOUTや出力信号SOUTaの雑音を抑制することが可能である。すなわち、雑音に対する耐性が確保される。なお、図11においては第1実施形態の電気回路100Aを使用したが、第2実施形態から第4実施形態の電気回路(100B〜100D)を図11の電気回路100Aに代えて利用してもよい。
<F:第6実施形態>
図13は、本発明の第6実施形態に係る電気回路100Fの回路図である。図13に示すように、電気回路100Fは、ボディコンタクト電極Eが形成された薄膜トランジスタを第1実施形態におけるトランジスタTB(TB3〜TB6)として採用した構成である。トランジスタTBの閾値電圧VT(VT3〜VT6)は、ボディコンタクト電極Eに供給される電位に応じて制御される。
図13は、本発明の第6実施形態に係る電気回路100Fの回路図である。図13に示すように、電気回路100Fは、ボディコンタクト電極Eが形成された薄膜トランジスタを第1実施形態におけるトランジスタTB(TB3〜TB6)として採用した構成である。トランジスタTBの閾値電圧VT(VT3〜VT6)は、ボディコンタクト電極Eに供給される電位に応じて制御される。
図14は、トランジスタTB(TB3〜TB6)の構造を示す平面図である。トランジスタTBは、絶縁性の基板10の表面に形成された半導体層21(例えばポリシリコンの膜体)を具備する。半導体層21を覆うゲート絶縁膜(図示略)を挟んで半導体層21と対向するようにゲート22が形成される。半導体層21にはソース領域21sとドレイン領域21dとボディコンタクト領域(チャネルコンタクト領域)21bとがゲート22の作成後に形成される。Pチャネル型のトランジスタTB(TB3,TB4)のボディコンタクト領域21bにはN型の不純物が導入され、Nチャネル型のトランジスタTB(TB5,TB6)のボディコンタクト領域21bにはP型の不純物が導入される。
半導体層21とゲート22とを覆うように層間絶縁層(図示略)が形成される。層間絶縁層には複数の貫通孔(H1,H2,H3)が形成される。半導体層21のソース領域21sには貫通孔H1を介してソース23が接続され、ドレイン領域21dには貫通孔H2を介してドレイン24が接続される。また、半導体層21のボディコンタクト領域21bには貫通孔H3を介してボディコンタクト電極Eが接続される。
トランジスタTB3およびトランジスタTB4の各々のボディコンタクト電極Eの電位は、閾値電圧VT3が閾値電圧VT1を上回り、かつ、ボディコンタクト電極Eに電圧を印加しない場合と比較して閾値電圧VT3と閾値電圧VT4との加算が減少する(すなわち閾値電圧VT3と閾値電圧VT4とが閾値電圧VT1に対して第1実施形態と同様の条件を満たす)ように個別に設定される。同様に、トランジスタTB5およびトランジスタTB6の各々のボディコンタクト電極Eの電位は、閾値電圧VT5が閾値電圧VT2を上回り、かつ、ボディコンタクト電極Eに電圧を印加しない場合と比較して閾値電圧VT5と閾値電圧VT6との加算が減少する(すなわち閾値電圧VT5と閾値電圧VT6とが閾値電圧VT2に対して第1実施形態と同様の条件を満たす)ように個別に設定される。
本形態においても第1実施形態と同様の作用および効果が奏される。なお、第2実施形態(図8)と同様にトランジスタTB3をNチャネル型としてトランジスタTB5をPチャネル型とした構成は本形態にも同様に適用される。また、第3実施形態(図9)と同様にトランジスタTB5とトランジスタTB6と容量素子C2とを省略した構成や、第4実施形態(図10)と同様にトランジスタTB3とトランジスタTB4と容量素子C1とを省略した構成も本形態に同様に適用される。本形態の電気回路100Fを図11(第5実施形態)の電気回路100Aに代えて採用してもよい。また、第5実施形態のトランジスタTA1やトランジスタTA2として図14の構造の薄膜トランジスタが利用される。
<G:第7実施形態>
図15は、本発明の第7実施形態に係る電気光学装置40のブロック図である。電気光学装置40は、素子部42と走査線駆動回路52と信号線駆動回路54とが基板10の表面に形成された表示装置である。素子部42には、相互に交差する方向に延在する複数の走査線44と複数の信号線46とが形成される。走査線44と信号線46との各交差には電気光学素子PIXが配置される。電気光学素子PIXの構成は任意であるが、例えば液晶素子や有機EL(Electroluminescence)素子が好適である。電気光学素子PIXは、ゲートが走査線44に接続されたトランジスタ(図示略)を介して信号線46に接続される。
図15は、本発明の第7実施形態に係る電気光学装置40のブロック図である。電気光学装置40は、素子部42と走査線駆動回路52と信号線駆動回路54とが基板10の表面に形成された表示装置である。素子部42には、相互に交差する方向に延在する複数の走査線44と複数の信号線46とが形成される。走査線44と信号線46との各交差には電気光学素子PIXが配置される。電気光学素子PIXの構成は任意であるが、例えば液晶素子や有機EL(Electroluminescence)素子が好適である。電気光学素子PIXは、ゲートが走査線44に接続されたトランジスタ(図示略)を介して信号線46に接続される。
図15の制御回路56は、クロック信号や画像信号などの各種の制御信号を出力することで走査線駆動回路52や信号線駆動回路54を制御する。走査線駆動回路52は、複数の走査線44の各々を順次に選択する。信号線駆動回路54は、各電気光学素子PIXの階調を指定するデータ信号を各走査線44の選択に同期して順次に各信号線46に出力する。
走査線駆動回路52および信号線駆動回路54には、第1実施形態から第6実施形態の少なくともひとつに係る電気回路100(100A,100B,100C,100D,100E,100F)が搭載される。例えば、電気回路100は、制御回路56から供給される制御信号(入力信号SIN)を、走査線駆動回路52や信号線駆動回路54の動作に必要な振幅の出力信号SOUTに変換して出力する。また、電気回路100は、走査線駆動回路52や信号線駆動回路54が生成した駆動信号(走査信号やデータ信号)を、素子部42(電気光学素子PIX)の動作に必要な振幅の出力信号SOUTに変換して出力する。第1実施形態から第6実施形態の電気回路100においては入力信号SINに必要な振幅が低減されるから、電気回路100を利用した電気光学装置40によれば、走査線駆動回路52や信号線駆動回路54や制御回路56で消費される電力を低減することが可能である。また、出力信号SOUTの波形の鈍りが抑制されるから、走査線駆動回路52や信号線駆動回路54や素子部42における誤動作の可能性が低減されるという利点もある。
<H:変形例>
以上の各形態には以下に例示するような様々な変形を加えることができる。なお、以下の例示から2以上の態様を任意に選択して組合わせてもよい。
以上の各形態には以下に例示するような様々な変形を加えることができる。なお、以下の例示から2以上の態様を任意に選択して組合わせてもよい。
(1)変形例1
以上の各形態においては、トランジスタTB(TB3〜TB6)の閾値電圧を制御するための閾値制御端子(バックゲートBやボディコンタクト電極E)を電源線L1や電源線L2に接続したが、電源線L1や電源線L2とは別の配線から各トランジスタTBの閾値制御端子に電位を供給する構成も採用される。すなわち、本発明の具体的な態様においては、閾値電圧VT3および閾値電圧VT4が以上の各形態の条件を満たすようにトランジスタTB3およびトランジスタTB4の各々の閾値制御端子の電位が設定され、あるいは、閾値電圧VT5および閾値電圧VT6が以上の各形態の条件を満たすようにトランジスタTB5およびトランジスタTB6の各々の閾値制御端子の電位が設定され、閾値制御端子に対する電位の供給元は本発明において任意である。
以上の各形態においては、トランジスタTB(TB3〜TB6)の閾値電圧を制御するための閾値制御端子(バックゲートBやボディコンタクト電極E)を電源線L1や電源線L2に接続したが、電源線L1や電源線L2とは別の配線から各トランジスタTBの閾値制御端子に電位を供給する構成も採用される。すなわち、本発明の具体的な態様においては、閾値電圧VT3および閾値電圧VT4が以上の各形態の条件を満たすようにトランジスタTB3およびトランジスタTB4の各々の閾値制御端子の電位が設定され、あるいは、閾値電圧VT5および閾値電圧VT6が以上の各形態の条件を満たすようにトランジスタTB5およびトランジスタTB6の各々の閾値制御端子の電位が設定され、閾値制御端子に対する電位の供給元は本発明において任意である。
(2)変形例2
第5実施形態においてはインバータ回路30の出力信号SOUTaを閾値制御信号STHとして利用したが、出力信号SOUTaとは別個に生成された閾値制御信号STHをトランジスタTA1およびトランジスタTA2の各々の閾値制御端子(バックゲートBやボディコンタクト電極E)に供給する構成も好適である。ただし、図11のように出力信号SOUTaを閾値制御信号STHとして兼用する構成によれば、閾値制御信号STHを伝送する配線を出力信号SOUTaの配線とは別個に形成する必要がないという利点がある。
第5実施形態においてはインバータ回路30の出力信号SOUTaを閾値制御信号STHとして利用したが、出力信号SOUTaとは別個に生成された閾値制御信号STHをトランジスタTA1およびトランジスタTA2の各々の閾値制御端子(バックゲートBやボディコンタクト電極E)に供給する構成も好適である。ただし、図11のように出力信号SOUTaを閾値制御信号STHとして兼用する構成によれば、閾値制御信号STHを伝送する配線を出力信号SOUTaの配線とは別個に形成する必要がないという利点がある。
(3)変形例3
第5実施形態以外の各形態においては、トランジスタTA1およびトランジスタTA2に閾値制御端子(バックゲートBやボディコンタクト電極E)が形成されない構成を例示したが、トランジスタTA1やトランジスタTA2に閾値制御端子を形成するとともに当該閾値制御端子の電位を制御することで、トランジスタTA1の閾値とトランジスタTA2の閾値との関係を適宜に調整することも可能である。
第5実施形態以外の各形態においては、トランジスタTA1およびトランジスタTA2に閾値制御端子(バックゲートBやボディコンタクト電極E)が形成されない構成を例示したが、トランジスタTA1やトランジスタTA2に閾値制御端子を形成するとともに当該閾値制御端子の電位を制御することで、トランジスタTA1の閾値とトランジスタTA2の閾値との関係を適宜に調整することも可能である。
(4)変形例4
第7実施形態における液晶素子や有機EL素子は電気光学素子PIXの例示に過ぎない。第7実施形態の電気光学装置40に使用される電気光学素子PIXについて、自身が発光する自発光型と外光の透過率を変化させる非発光型との区別や、電流の供給によって駆動される電流駆動型と電界(電圧)の印加によって駆動される電圧駆動型との区別は不問である。例えば、無機EL素子,電界電子放出素子(FE(Field-Emission)素子),表面伝導型電子放出素子(SE(Surface conduction Electron emitter)素子),弾道電子放出素子(BS(Ballistic electron Emitting)素子),LED(Light Emitting Diode)素子,電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置に本発明は適用される。すなわち、電気光学素子とは、電流の供給や電圧(電界)の印加といった電気的な作用に応じて階調(透過率や輝度といった光学的な特性)が変化する素子である。
第7実施形態における液晶素子や有機EL素子は電気光学素子PIXの例示に過ぎない。第7実施形態の電気光学装置40に使用される電気光学素子PIXについて、自身が発光する自発光型と外光の透過率を変化させる非発光型との区別や、電流の供給によって駆動される電流駆動型と電界(電圧)の印加によって駆動される電圧駆動型との区別は不問である。例えば、無機EL素子,電界電子放出素子(FE(Field-Emission)素子),表面伝導型電子放出素子(SE(Surface conduction Electron emitter)素子),弾道電子放出素子(BS(Ballistic electron Emitting)素子),LED(Light Emitting Diode)素子,電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置に本発明は適用される。すなわち、電気光学素子とは、電流の供給や電圧(電界)の印加といった電気的な作用に応じて階調(透過率や輝度といった光学的な特性)が変化する素子である。
<I:応用例>
図16から図18には、第7実施形態に係る電気光学装置40を利用した電子機器の形態が図示されている。図16のパーソナルコンピュータ2000は、各種の画像を表示する第5実施形態の電気光学装置40と、電源スイッチ2001やキーボード2002が設置された本体部2010とを具備する。
図16から図18には、第7実施形態に係る電気光学装置40を利用した電子機器の形態が図示されている。図16のパーソナルコンピュータ2000は、各種の画像を表示する第5実施形態の電気光学装置40と、電源スイッチ2001やキーボード2002が設置された本体部2010とを具備する。
図17の携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002と、各種の画像を表示する電気光学装置40とを備える。スクロールボタン3002を操作することによって、電気光学装置40に表示される画面がスクロールされる。
図18の携帯情報端末(PDA:Personal Digital Assistants)4000は、複数の操作ボタン4001および電源スイッチ4002と、各種の画像を表示する電気光学装置40とを備える。電源スイッチ4002を操作すると、住所録やスケジュール帳といった様々な情報が電気光学装置40に表示される。
なお、電気光学装置40が適用される電子機器としては、図16から図18に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても電気光学装置は利用される。
100A,100B,100C,100D,100E,100F……電気回路、TA1,TA2,TB3,TB4,TB5,TB6……トランジスタ、C1,C2……容量素子、B……バックゲート、E……ボディコンタクト電極、L1,L2……電源線、40……電気光学装置、PIX……電気光学素子、42……素子部、52……走査線駆動回路、54……信号線駆動回路、SIN……入力信号、SOUT,SOUTa……出力信号。
Claims (15)
- 第1電源線と出力部との間に接続されたPチャネル型の第1トランジスタと、
入力信号が供給される入力部と前記第1トランジスタのゲートとの間に介在する第1容量素子と、
第2電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第1トランジスタとは相補的に動作するNチャネル型の第2トランジスタと、
前記第1電源線からみて前記第1トランジスタのゲートの方向を順方向として前記第1電源線と前記第1トランジスタのゲートとの間にダイオード接続された第3トランジスタと、
前記第1トランジスタのゲートからみて前記第1電源線の方向を順方向として前記第1電源線と前記第1トランジスタのゲートとの間にダイオード接続された第4トランジスタとを具備し、
前記第3トランジスタの閾値電圧が前記第1トランジスタの閾値電圧を上回り、かつ、前記第3トランジスタの閾値電圧と前記第4トランジスタの閾値電圧との加算が減少するように、前記第3トランジスタおよび前記第4トランジスタの各々の閾値制御端子の電位が設定される
電気回路。 - 前記第3トランジスタは、前記閾値制御端子が前記第1電源線に接続されたPチャネル型のトランジスタである
請求項1の電気回路。 - 前記第3トランジスタは、前記閾値制御端子が前記第2電源線に接続されたNチャネル型のトランジスタである
請求項1の電気回路。 - 前記第4トランジスタは、前記閾値制御端子が前記第2電源線に接続されたPチャネル型のトランジスタである
請求項1の電気回路。 - 前記入力部と前記第2トランジスタのゲートとの間に介在する第2容量素子と、
前記第2トランジスタのゲートからみて前記第2電源線の方向を順方向として前記第2電源線と前記第2トランジスタのゲートとの間にダイオード接続された第5トランジスタと、
前記第2電源線からみて前記第2トランジスタのゲートの方向を順方向として前記第2電源線と前記第2トランジスタのゲートとの間にダイオード接続された第6トランジスタとを具備し、
前記第5トランジスタの閾値電圧が前記第2トランジスタの閾値電圧を上回り、かつ、前記第5トランジスタの閾値電圧と前記第6トランジスタの閾値電圧との加算が減少するように、前記第5トランジスタおよび前記第6トランジスタの各々の閾値制御端子の電位が設定される
請求項1から請求項4の何れかの電気回路。 - 第2電源線と出力部との間に接続されたNチャネル型の第2トランジスタと、
入力信号が供給される入力部と前記第2トランジスタのゲートとの間に介在する第2容量素子と、
第1電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第2トランジスタとは相補的に動作するPチャネル型の第1トランジスタと、
前記第2トランジスタのゲートからみて前記第2電源線の方向を順方向として前記第2電源線と前記第2トランジスタのゲートとの間にダイオード接続された第5トランジスタと、
前記第2電源線からみて前記第2トランジスタのゲートの方向を順方向として前記第2電源線と前記第2トランジスタのゲートとの間にダイオード接続された第6トランジスタとを具備し、
前記第5トランジスタの閾値電圧が前記第2トランジスタの閾値電圧を上回り、かつ、前記第5トランジスタの閾値電圧と前記第6トランジスタの閾値電圧との加算が減少するように、前記第5トランジスタおよび前記第6トランジスタの各々の閾値制御端子の電位が設定される
電気回路。 - 前記第5トランジスタは、前記閾値制御端子が前記第2電源線に接続されたNチャネル型のトランジスタである
請求項5または請求項6の電気回路。 - 前記第5トランジスタは、前記閾値制御端子が前記第1電源線に接続されたPチャネル型のトランジスタである
請求項5または請求項6の電気回路。 - 前記第6トランジスタは、前記閾値制御端子が前記第2電源線に接続されたNチャネル型のトランジスタである
請求項5または請求項6の電気回路。 - 前記出力部から出力される出力信号のレベルが上昇し始める第1時点にてハイレベルに設定されるとともに前記第1時点の経過後にローレベルに変化し、前記出力信号のレベルが低下し始める第2時点にてローレベルに設定されるとともに前記第2時点の経過後にハイレベルに変化する閾値制御信号が、前記第1トランジスタおよび前記第2トランジスタの各々の閾値制御端子に供給される
請求項1から請求項9の何れかの電気回路。 - 前記出力信号が入力されるインバータ回路を具備し、
前記インバータ回路からの出力信号が前記閾値制御信号として前記第1トランジスタおよび前記第2トランジスタの各々の閾値制御端子に供給される
請求項10の電気回路。 - 請求項1から請求項11の何れかの電気回路を含む駆動回路と、
前記駆動回路によって駆動される複数の電気光学素子と
を具備する電気光学装置。 - 請求項12に記載の電気光学装置を具備する電子機器。
- 第1電源線と出力部との間に接続されたPチャネル型の第1トランジスタと、
入力信号が供給される入力部と前記第1トランジスタのゲートとの間に介在する第1容量素子と、
第2電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第1トランジスタとは相補的に動作するNチャネル型の第2トランジスタと、
前記第1電源線からみて前記第1トランジスタのゲートの方向を順方向として前記第1電源線と前記第1トランジスタのゲートとの間にダイオード接続された第3トランジスタと、
前記第1トランジスタのゲートからみて前記第1電源線の方向を順方向として前記第1電源線と前記第1トランジスタのゲートとの間にダイオード接続された第4トランジスタとを具備する電気回路を制御する方法であって、
前記第3トランジスタの閾値電圧が前記第1トランジスタの閾値電圧を上回り、かつ、前記第3トランジスタの閾値電圧と前記第4トランジスタの閾値電圧との加算が減少するように、前記第3トランジスタおよび前記第4トランジスタの各々の閾値制御端子の電位を設定する
電気回路の制御方法。 - 第2電源線と前記出力部との間に接続されたNチャネル型の第2トランジスタと、
入力信号が供給される入力部と前記第2トランジスタのゲートとの間に介在する第2容量素子と、
第1電源線と前記出力部との間に接続されるとともに前記入力信号に応じて前記第2トランジスタとは相補的に動作するPチャネル型の第1トランジスタと、
前記第2トランジスタのゲートからみて前記第2電源線の方向を順方向として前記第2電源線と前記第2トランジスタのゲートとの間にダイオード接続された第5トランジスタと、
前記第2電源線からみて前記第2トランジスタのゲートの方向を順方向として前記第2電源線と前記第2トランジスタのゲートとの間にダイオード接続された第6トランジスタとを具備する電気回路を駆動する方法であって、
前記第5トランジスタの閾値電圧が前記第2トランジスタの閾値電圧を上回り、かつ、前記第5トランジスタの閾値電圧と前記第6トランジスタの閾値電圧との加算が減少するように、前記第5トランジスタおよび前記第6トランジスタの各々の閾値制御端子の電位を設定する
電気回路の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008049298A JP2009207041A (ja) | 2008-02-29 | 2008-02-29 | 電気回路、電気光学装置、電子機器、および電気回路の制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008049298A JP2009207041A (ja) | 2008-02-29 | 2008-02-29 | 電気回路、電気光学装置、電子機器、および電気回路の制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009207041A true JP2009207041A (ja) | 2009-09-10 |
Family
ID=41148834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008049298A Withdrawn JP2009207041A (ja) | 2008-02-29 | 2008-02-29 | 電気回路、電気光学装置、電子機器、および電気回路の制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009207041A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015135500A (ja) * | 2009-10-30 | 2015-07-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
US10115743B2 (en) | 2009-10-21 | 2018-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and semiconductor device |
CN111868815A (zh) * | 2018-03-27 | 2020-10-30 | 夏普株式会社 | 显示装置 |
-
2008
- 2008-02-29 JP JP2008049298A patent/JP2009207041A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10115743B2 (en) | 2009-10-21 | 2018-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and semiconductor device |
US10319744B2 (en) | 2009-10-21 | 2019-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and semiconductor device |
US10957714B2 (en) | 2009-10-21 | 2021-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Analog circuit and semiconductor device |
JP2015135500A (ja) * | 2009-10-30 | 2015-07-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
CN111868815A (zh) * | 2018-03-27 | 2020-10-30 | 夏普株式会社 | 显示装置 |
CN111868815B (zh) * | 2018-03-27 | 2022-07-26 | 夏普株式会社 | 显示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10210805B2 (en) | Organic light-emitting diode (OLED) pixel circuit, display device and control method | |
CN107945737B (zh) | 像素补偿电路、其驱动方法、显示面板及显示装置 | |
JP5457826B2 (ja) | レベルシフト回路、信号駆動回路、表示装置および電子機器 | |
EP3163562B1 (en) | Pixel circuit, display panel and display device | |
JP7025213B2 (ja) | 電子回路及び駆動方法、表示パネル、並びに表示装置 | |
US8436835B2 (en) | Touch device, display substrate, liquid crystal display and operation method for photo sensor | |
CN107818759B (zh) | 像素驱动电路及像素驱动方法、阵列基板以及显示装置 | |
JP5057828B2 (ja) | 表示装置 | |
US20080007324A1 (en) | Booster Circuit, Semiconductor Device, And Electronic Apparatus | |
TWI417843B (zh) | 對偶畫素單元及對偶驅動電路 | |
WO2020181515A1 (zh) | 像素电路及其驱动方法、显示装置 | |
US10115345B2 (en) | Pixel circuit, driving method thereof and display panel | |
JP4293227B2 (ja) | 電子回路、電子装置、その駆動方法、電気光学装置および電子機器 | |
KR20070120450A (ko) | 전자 회로, 그 구동 방법, 전자 장치 및 전자 기기 | |
JP2007205902A (ja) | 光検知回路、電気光学装置および電子機器 | |
JP2008256827A (ja) | 画素回路の駆動方法、発光装置、および電子機器 | |
JP2009207041A (ja) | 電気回路、電気光学装置、電子機器、および電気回路の制御方法 | |
KR20220030514A (ko) | 표시 장치 및 그것의 구동 방법 | |
JP2007225653A (ja) | 電気光学装置、その駆動方法、および電子機器 | |
CN109036284B (zh) | 像素补偿电路及显示装置 | |
JP2009049859A (ja) | 電気回路、電気回路の駆動方法、表示装置および電子機器。 | |
JP2009177450A (ja) | 電気回路、電気光学装置、電子機器、および電気回路の駆動方法 | |
JP2017223855A (ja) | 電気光学装置、電気光学装置の駆動方法、および電子機器 | |
JP5124955B2 (ja) | 電気光学装置、その駆動方法、および電子機器 | |
CN112967684B (zh) | 像素电路及其驱动方法、显示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110510 |