JP2009177450A - 電気回路、電気光学装置、電子機器、および電気回路の駆動方法 - Google Patents
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Abstract
【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Q1は、Pチャネル型のトランジスタTR1とNチャネル型のトランジスタTR2とで構成される。トランジスタTR1およびトランジスタTR2の各々のバックゲートには閾値制御信号C1が供給される。閾値制御信号C1は、インバータ回路Q1からの出力信号SOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号SOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。
【選択図】図1
【解決手段】インバータ回路Q1は、Pチャネル型のトランジスタTR1とNチャネル型のトランジスタTR2とで構成される。トランジスタTR1およびトランジスタTR2の各々のバックゲートには閾値制御信号C1が供給される。閾値制御信号C1は、インバータ回路Q1からの出力信号SOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号SOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。
【選択図】図1
Description
本発明は、インバータ回路を含む電気回路に関する。
出力信号のレベルを変化させる閾値が入力信号の変化の方向に応じて相違するヒステリシス特性を持ったシュミットトリガ回路は、例えば雑音に対する耐性を確保するための手段として従来から提案されている。特許文献1には、相補型のトランジスタで構成されたシュミットトリガ型のインバータ回路が開示されている。図18に示すように、特許文献1のインバータ回路70は、Pチャネル型のトランジスタ71およびNチャネル型のトランジスタ72と、トランジスタ72のソースに接続されたNチャネル型のトランジスタ73およびPチャネル型のトランジスタ74とで構成される。
特開平10−163826号公報
しかし、図18のインバータ回路70においては多数(最低でも4個)のトランジスタが必要であるから、回路構成の簡素化が困難であるという問題がある。また、入力信号SINがハイレベルに設定されているときにトランジスタ73とトランジスタ74とを介して定常的に電流が流れるから、消費電力の低減が困難であるという問題もある。特許文献1の図1や図3に開示されるようにトランジスタ71およびトランジスタ72の後段に配置されたインバータ回路の出力端をトランジスタ74のゲートに接続することで定常的な電流を遮断することも可能ではあるが、トランジスタの個数の増加や構成の複雑化が深刻化する結果となる。以上の事情に鑑みて、本発明は、入出力がヒステリシス特性を示す電気回路において構成を簡素化しながら消費電力を低減することをひとつの目的とする。
以上の課題を解決するために、本発明に係る電気回路は、Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタとを含む第1インバータ回路(例えば図1や図8や図10のインバータ回路Q1)を具備し、第1インバータ回路の出力する第1出力信号のレベルが低下し始める第1時点にてローレベルに設定されるとともに第1時点の経過後にハイレベルに設定され、第1出力信号のレベルが上昇し始める第2時点にてハイレベルに設定されるとともに第2時点の経過後にローレベルに変化する第1閾値制御信号(例えば図1や図8や図10の閾値制御信号C1)が、第1トランジスタおよび第2トランジスタの各々のバックゲートに供給される。以上の構成においては、入力信号が上昇するときに第1インバータ回路の閾値電圧が高位側に設定されるとともに入力信号が低下するときに第1インバータ回路の閾値電圧が低位側に設定されるというヒステリシス特性が、第1トランジスタおよび第2トランジスタの各々のバックゲートに対する第1閾値制御信号の供給によって実現される。第1トランジスタと第2トランジスタとに定常的な電流は流れないから、電気回路の構成の簡素化と消費電力の低減とを両立することが可能である。
本発明の好適な態様において、第1出力信号が入力される第2インバータ回路(例えば図1や図8や図10のインバータ回路Q2)を具備し、第2インバータ回路の出力する第2出力信号が第1閾値制御信号として第1トランジスタおよび第2トランジスタの各々のバックゲートに供給される。以上の態様においては、第2インバータ回路からの第2出力信号が第1閾値制御信号として流用されるから、第1閾値制御信号が第2出力信号とは独立に生成される構成と比較して電気回路の構成や処理が簡素化される。
さらに好適な態様において、第2インバータ回路は、Pチャネル型の第3トランジスタとNチャネル型の第4トランジスタとを含み、第1出力信号のレベルが低下するときにローレベルに設定されるとともに第1出力信号のレベルが上昇するときにハイレベルに設定される第2閾値制御信号(例えば図8や図10における閾値制御信号C2)が、第3トランジスタおよび第4トランジスタの各々のバックゲートに供給される。以上の態様によれば、入力信号や第1出力信号に対する第2出力信号の遅延が低減されるから、第3トランジスタおよび第4トランジスタの各々のバックゲートの電圧が固定された構成と比較して、雑音に対する耐性を向上させることが可能である。
第2閾値制御信号を第3トランジスタおよび第4トランジスタの各々のバックゲートに供給する態様においては、例えば、第2出力信号が、第2閾値制御信号として第3トランジスタおよび第4トランジスタの各々のバックゲートに供給される。以上の態様においては、第2インバータ回路からの第2出力信号が第2閾値制御信号として流用されるから、第2閾値制御信号が第2出力信号とは独立に生成される構成と比較して電気回路の構成や処理が簡素化される。別の態様に係る電気回路は、第2出力信号を遅延させることで第2閾値制御信号を生成して第3トランジスタおよび第4トランジスタの各々のバックゲートに供給する遅延回路を具備する。以上の態様においては、第1出力信号の低下の開始後の所定の期間にわたって第2閾値制御信号がローレベルに維持され、第1出力信号の上昇の開始後の所定の期間にわたって第2閾値制御信号がハイレベルに維持される。したがって、第2出力信号の変動を急峻にすることが可能である。
本発明の他の態様に係る電気回路は、Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタとを含むn個(nは2以上の自然数)のインバータ回路が縦続に接続された電気回路であって、第1段から第(n-1)段までの各段のインバータ回路における第1トランジスタおよび第2トランジスタの各々のバックゲートには次段以後の何れかのインバータ回路の出力信号が供給される。以上の電気回路によっても、電気回路の構成の簡素化と消費電力の低減とを両立することが可能である。なお、本態様に係る電気回路は第4実施形態(図13)として後述される。
本発明に係る電気光学装置は、以上に例示した何れかの態様に係る電気回路を含む駆動回路(例えば図14の走査線駆動回路52や信号線駆動回路54)と、駆動回路によって駆動される複数の電気光学素子とを具備する。以上の電気光学装置によれば、信号に発生する雑音の低減を実現しながら、駆動回路の構成の簡素化と消費電力の低減とを両立することが可能である。本発明に係る電気光学装置は、パーソナルコンピュータや携帯電話機といった各種の電子機器の表示装置として採用されるほか、電子写真方式の画像形成装置における露光装置としても好適である。
本発明は、以上に例示した各態様に係る電気回路を駆動する方法としても特定される。本発明に係る電気回路の駆動方法は、Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタとを含む第1インバータ回路を具備する電気回路を駆動する方法であって、第1インバータ回路の出力する第1出力信号のレベルが低下し始める第1時点にてローレベルに設定されるとともに第1時点の経過後にハイレベルに設定され、第1出力信号のレベルが上昇し始める第2時点にてハイレベルに設定されるとともに第2時点の経過後にローレベルに変化する第1閾値制御信号を、第1トランジスタおよび第2トランジスタの各々のバックゲートに供給する。以上の態様によれば、本発明の電気回路と同様の作用および効果が奏される。
<A:第1実施形態>
図1は、本発明の第1実施形態に係る電気回路の構成を示す回路図である。電気回路100Aは、インバータ回路Q1とインバータ回路Q2とを直列に接続したバッファ回路である。インバータ回路Q1は、Pチャネル型のトランジスタTR1とNチャネル型のトランジスタTR2とで構成される。同様に、インバータ回路Q2は、Pチャネル型のトランジスタTR3とNチャネル型のトランジスタTR4とで構成される。電気回路100Aを構成する各トランジスタ(TR1〜TR4)は、MOS(Metal Oxide Semiconductor)型の薄膜トランジスタである。
図1は、本発明の第1実施形態に係る電気回路の構成を示す回路図である。電気回路100Aは、インバータ回路Q1とインバータ回路Q2とを直列に接続したバッファ回路である。インバータ回路Q1は、Pチャネル型のトランジスタTR1とNチャネル型のトランジスタTR2とで構成される。同様に、インバータ回路Q2は、Pチャネル型のトランジスタTR3とNチャネル型のトランジスタTR4とで構成される。電気回路100Aを構成する各トランジスタ(TR1〜TR4)は、MOS(Metal Oxide Semiconductor)型の薄膜トランジスタである。
トランジスタTR1およびトランジスタTR2は、電源電位VDDが供給される電源線L1と接地電位GNDが供給される電源線L2との間に直列に接続される。さらに詳述すると、トランジスタTR1のソースSは電源線L1に接続され、トランジスタTR2のソースSは電源線L2に接続される。トランジスタTR1およびトランジスタTR2の各々のドレインDは出力部(出力端子)P1Bに電気的に接続される。同様に、インバータ回路Q2のトランジスタTR3およびトランジスタTR4は、電源線L1と電源線L2との間に直列に接続される。
トランジスタTR1のゲートGとトランジスタTR2のゲートGとは入力部(入力端子)P1Aに電気的に接続される。入力部P1Aには外部回路(図示略)から入力信号SINが供給される。以上の構成において、入力信号SINを反転した波形の出力信号SOUT1が出力部P1Bから出力される。すなわち、入力信号SINがハイレベル(電源電位VDD)である場合には、トランジスタTR2がオン状態に遷移することでローレベル(接地電位GND)の出力信号SOUT1が出力部P1Bに出力され、入力信号SINがローレベル(接地電位GND)である場合には、トランジスタTR1がオン状態に遷移することでハイレベル(電源電位VDD)の出力信号SOUT1が出力部P1Bに出力される。
インバータ回路Q1の出力信号SOUT1はインバータ回路Q2の入力部P2A(トランジスタTR3のゲートGとトランジスタTR4のゲートGとの接続点)に供給される。したがって、トランジスタTR3のドレインDとトランジスタTR4のドレインDとが接続された出力部P2Bには、出力信号SOUT1を反転した波形(入力信号SINを整形した波形)の出力信号SOUT2が出力される。
図1に示すように、トランジスタTR1およびトランジスタTR2の各々はバックゲートBを含む。トランジスタTR1およびトランジスタTR2の各々のバックゲートBは接続点R1にて電気的に接続される。接続点R1には、インバータ回路Q2の出力部P2Bに出力される出力信号SOUT2が閾値制御信号C1として供給される。閾値制御信号C1は、トランジスタTR1およびトランジスタTR2の各々の閾値電圧を制御するための電圧信号である。
図2は、インバータ回路Q1(トランジスタTR1およびトランジスタTR2)の構造を示す断面図である。トランジスタTR1およびトランジスタTR2は絶縁性の基板10の表面に形成される。基板10を被覆する下地層11の表面にバックゲートBが形成される。各バックゲートBはゲート絶縁膜13で覆われ、ゲート絶縁膜13の表面に半導体層15(例えばポリシリコンの膜体)が形成される。半導体層15の表面上のゲート絶縁膜17を挟んで半導体層15のチャネル領域と対向するようにゲートGが形成される。半導体層15のソース領域には層間絶縁層19の貫通孔を介してソースSが接続され、半導体層15のドレイン領域には層間絶縁層19の貫通孔を介してドレインDが接続される。
図3は、Pチャネル型のトランジスタTR1のゲートGに印加される電圧VG(横軸)とソースS−ドレインD間に流れるドレイン電流ID(縦軸)との関係をバックゲートBの電圧VB毎に図示したグラフである。同様に、図4は、Nチャネル型のトランジスタTR2のゲートGの電圧VGとドレイン電流IDとの関係をバックゲートBの電圧VB毎に図示したグラフである。図3および図4に示すように、トランジスタTR1およびトランジスタTR2の各々の閾値電圧は、バックゲートBの電圧VBが上昇するほど低下する(電圧VBが低下するほど上昇する)。したがって、Pチャネル型のトランジスタTR1は、自身のバックゲートBに印加される電圧VBが低いほどオン状態に遷移し易く、Nチャネル型のトランジスタTR2は、自身のバックゲートBに印加される電圧VBが高いほどオン状態に遷移し易い。
図5は、電気回路100Aの動作を示すタイミングチャートである。図5には、トランジスタTR1およびトランジスタTR2の各々のバックゲートBに電圧が印加されていない場合のインバータ回路Q1の閾値電圧(以下「基準電圧」という)VCが入力信号SINの振幅の中心電圧(VDD/2)として図示されている。インバータ回路Q2は基準電圧VCを閾値電圧として動作する。
図5に示すように、入力信号SIN(実線)は、ハイレベルおよびローレベルの一方から他方に周期的に遷移する。出力信号SOUT2(閾値制御信号C1)は、入力信号SINに対して遅延した時点でハイレベル(VDD)およびローレベル(GND)の一方から他方に周期的に遷移する波形(入力信号SINを整形した波形)となる。
閾値制御信号C1がローレベルに設定されると、図3および図4を参照して前述したように、トランジスタTR1およびトランジスタTR2の各々の閾値電圧は、閾値制御信号C1がハイレベルである場合と比較して正極性側に変化する(すなわちトランジスタTR1がオン状態に遷移し易くなる)。したがって、図5の入力信号SINに破線で併記したように、閾値制御信号C1がローレベルである場合のインバータ回路Q1の実質的な閾値電圧V1は、基準電圧VCよりも高い電圧VHに制御される。一方、閾値制御信号C1がハイレベルに設定されると、トランジスタTR1およびトランジスタTR2の各々の閾値電圧は、閾値制御信号C1がローレベルである場合と比較して負極性側に変化する(すなわちトランジスタTR2がオン状態に遷移し易くなる)。したがって、閾値制御信号C1がハイレベルである場合のインバータ回路Q1の実質的な閾値電圧V1は、基準電圧VCよりも低い電圧VLに制御される。以上のようにインバータ回路Q1の閾値電圧V1は、閾値制御信号C1に同期して電圧VHおよび電圧VLの一方から他方に周期的に変動する。
入力信号SINが時点ta1にて上昇するときに閾値制御信号C1はローレベルに設定されるから、インバータ回路Q1の閾値電圧V1は電圧VHに設定される。したがって、入力信号SINが時点ta2にて電圧VHを上回ると、トランジスタTR2がオン状態に遷移することで出力信号SOUT1が低下し始める。そして、出力信号SOUT1が基準電圧VCを下回る時点ta3において、インバータ回路Q2のトランジスタTR3がオン状態に遷移することで出力信号SOUT2が上昇し始める。さらに出力信号SOUT2(閾値制御信号C1)がハイレベルに到達することでインバータ回路Q1の閾値電圧V1は電圧VLに設定される。以上の状態においては、入力信号SINが電圧VLを下回らない限り、出力信号SOUT1はローレベルに維持されるとともに出力信号SOUT2(閾値制御信号C1)はハイレベルに維持される。
次に、入力信号SINのレベルが時点tb1にて低下し始めて時点tb2で電圧VLを下回ると、トランジスタTR1がオン状態に遷移することで出力信号SOUT1が上昇し始める。そして、出力信号SOUT1が基準電圧VCを上回る時点tb3において、インバータ回路Q2のトランジスタTR4がオン状態に遷移することで出力信号SOUT2が低下し始める。そして、出力信号SOUT2(閾値制御信号C1)がローレベルに到達することでインバータ回路Q1の閾値電圧V1は電圧VHに設定される。したがって、入力信号SINが次に電圧VHを上回るレベルに上昇する時点ta2までインバータ回路Q1の閾値電圧V1は電圧VHに維持される。
以上の説明から理解されるように、インバータ回路Q1は、図6に示すヒステリシス特性(シュミットトリガ特性)を示す。すなわち、インバータ回路Q1の閾値電圧V1は、入力信号SINがローレベルを維持する場合およびローレベルから上昇している場合には高位側の電圧VHに設定され、入力信号SINがハイレベルを維持する場合およびハイレベルから低下している場合には低位側の電圧VLに設定される。
図7は、本形態による効果を説明するための概念図である。図7においては、入力信号SINがローレベルからハイレベルに遷移する本来の時点t1の到来前に、基準電圧VCを上回るレベルの雑音N1が入力信号SINに発生し、入力信号SINがハイレベルからローレベルに遷移する本来の時点t2の到来前に、基準電圧VCを下回るレベルの雑音N2が入力信号SINに発生した場合が想定されている。
いま、インバータ回路Q1の閾値電圧V1が基準電圧VCに固定された構成(すなわちトランジスタTR1およびトランジスタTR2の各々のバックゲートに電圧が印加されない構成)を本形態との対比例として想定する。図7に示すように、対比例のもとでは、雑音N1によって入力信号SINのレベルが基準電圧VCを上回る期間T1において、本来ならばローレベルに維持されるべき出力信号SOUT2のレベルがハイレベルに遷移する。また、雑音N2によって入力信号SINのレベルが基準電圧VCを下回る期間T2において、本来ならばハイレベルに維持されるべき出力信号SOUT2のレベルがローレベルに遷移する。以上のように、対比例においては入力信号SINの雑音に起因して出力信号SOUT2にも雑音が重畳されるから、出力信号SOUT2の供給先となる回路に誤動作を発生させるという問題がある。
本形態においては、雑音N1が発生する期間T1内においてインバータ回路Q1の閾値電圧V1は電圧VHに設定されるから、図7に示すように、雑音N1によって入力信号SINのレベルが基準電圧VCを上回った場合であっても出力信号SOUT2はローレベルに維持される。同様に、雑音N2が発生する期間T2内においてインバータ回路Q1の閾値電圧V1は電圧VLに設定されるから、雑音N2によって入力信号SINのレベルが基準電圧VCを下回った場合であっても、出力信号SOUT2はハイレベルに維持される。以上のように出力信号SOUT2には入力信号SINの雑音の影響が現れないから、出力信号SOUT2の出力先の回路における誤動作が有効に防止されるという利点がある。
また、図18に例示したインバータ回路70においてはヒステリシス特性を実現するために4個のトランジスタ(71〜74)が必要となる。本形態においては、トランジスタTR1およびトランジスタTR2のバックゲートBの電圧(閾値制御信号C1)を制御することで図6のヒステリシス特性が実現されるから、インバータ回路Q1は2個のトランジスタ(TR1,TR2)で構成される。したがって、図18のインバータ回路70と比較してインバータ回路Q1の構成を簡素化することができる。また、図18の構成においては入力信号SINがハイレベルにある場合にトランジスタ73とトランジスタ74とを介して定常的に電流が流れるのに対し、本形態においてはトランジスタTR1とトランジスタTR2とに定常的な電流は流れない。したがって、本形態によれば、図18の構成と比較して、電気回路100Aの消費する電力が削減されるという利点がある。
<B:第2実施形態>
次に、本発明の第2実施形態について説明する。なお、以下に示す各形態において作用や機能が第1実施形態と同等である要素については、以上と同じ符号を付して各々の詳細な説明を省略する。
次に、本発明の第2実施形態について説明する。なお、以下に示す各形態において作用や機能が第1実施形態と同等である要素については、以上と同じ符号を付して各々の詳細な説明を省略する。
図8は、本発明の第2実施形態に係る電気回路100Bの回路図である。図8に示すように、インバータ回路Q2のトランジスタTR3およびトランジスタTR4は、第1実施形態のトランジスタTR1やトランジスタTR2と同様にバックゲートBを含む。トランジスタTR3の閾値電圧は自身のバックゲートBの電圧に応じて図3と同様に変化し、トランジスタTR4の閾値電圧は自身のバックゲートBの電圧に応じて図4と同様に変化する。トランジスタTR3およびトランジスタTR4の各々のバックゲートBは接続点R2にて相互に接続される。接続点R2は出力部P2Bに接続される。インバータ回路Q2からの出力信号SOUT2は、閾値制御信号C2として接続点R2からトランジスタTR3およびトランジスタTR4の各々のバックゲートBに供給される。
図9は、電気回路100Bの動作を示すタイミングチャートである。図9においては、インバータ回路Q2の実質的な閾値電圧V2の変化の様子を破線で出力信号SOUT1に併記した。閾値制御信号C2(出力信号SOUT2)がローレベルである場合、トランジスタTR3およびトランジスタTR4の各々の閾値電圧は正極性側に変化するから、インバータ回路Q2の閾値電圧V2は基準電圧VCよりも高い電圧VHに制御される。一方、閾値制御信号C2がハイレベルである場合、トランジスタTR3およびトランジスタTR4の各々の閾値電圧は負極性側に変化するから、インバータ回路Q2の実質的な閾値電圧V2は基準電圧VCよりも低い電圧VLに制御される。
図9に示すように、インバータ回路Q1からの出力信号SOUT1がハイレベルを維持する期間において出力信号SOUT2(閾値制御信号C2)はローレベルに設定されるから、インバータ回路Q2の閾値電圧V2は高位側の電圧VHに制御される。以上の状態において出力信号SOUT1が時点ta1でハイレベルから低下し始めると、出力信号SOUT1が電圧VHに到達した時点ta2にて出力信号SOUT2はローレベルから上昇し始める。一方、出力信号SOUT1がローレベルを維持する期間においては、出力信号SOUT2(閾値制御信号C2)がハイレベルに設定されることでインバータ回路Q2の閾値電圧V2は低位側の電圧VLに制御される。したがって、出力信号SOUT2は、時点Tb1にてローレベルから上昇し始めた出力信号SOUT1が電圧VLに到達した時点tb2にてハイレベルから低下し始める。
第1実施形態においては、インバータ回路Q2の閾値電圧V2が基準電圧VCに固定されるから、図9に示すように出力信号SOUT1のレベルが基準電圧VCに到達する時点(ta3,tb3)まで出力信号SOUT2は変化しない。これに対して本形態においては、出力信号SOUT1が低下して電圧VHに到達した時点ta2で出力信号SOUT2が上昇し始めるとともに、出力信号SOUT1が上昇して電圧VLに到達した時点tb2で出力信号SOUT2が低下し始める。したがって、入力信号SINや出力信号SOUT1に対する出力信号SOUT2の遅延が第1実施形態と比較して低減されるという利点がある。
一方、インバータ回路Q1の閾値電圧V1は、第1実施形態と同様に、出力信号SOUT2が閾値制御信号C1としてトランジスタTR1およびトランジスタTR2の各々のバックゲートBに供給されることで制御される。前述のように本形態においては出力信号SOUT2の遅延が低減されるから、入力信号SINのレベルが上昇して電圧VHに到達する時点ta1から閾値電圧V1が電圧VLに向けて低下し始める時点(すなわち出力信号SOUT2が上昇し始める時点)ta2までの時間長が短縮される。同様に、入力信号SINのレベルが低下して電圧VLに到達する時点tb1から閾値電圧V1が上昇し始める時点(すなわち出力信号SOUT2が低下し始める時点)tb2までの時間長が短縮される。したがって、第1実施形態と比較して雑音(特に時点ta1や時点tb1の直後に発生する雑音)に対する耐性が向上するという利点がある。
なお、本形態におけるインバータ回路Q2の閾値電圧V2は、出力信号SOUT1がローレベルとなる期間にて低位側の電圧VLに設定され、出力信号SOUT1がハイレベルとなる期間にて高位側の電圧VHに設定される。したがって、閾値電圧V2が基準電圧VCに固定された構成と比較すると、出力信号SOUT1に雑音が発生した場合には出力信号SOUT2に雑音の影響が現れ易い。しかし、インバータ回路Q1とインバータ回路Q2とは近接して配置されるから、実際には出力信号SOUT1に雑音は殆ど発生しない。したがって、出力信号SOUT1の雑音が出力信号SOUT2に重畳され易いとは言っても、インバータ回路Q1にて入力信号SINの雑音の影響を解消することで、出力信号SOUT2の雑音は有効に解消される。
<C:第3実施形態>
図10は、本発明の第3実施形態に係る電気回路100Cの回路図である。図10に示すように、本形態の電気回路100Cは、第2実施形態の電気回路100B(図8)に遅延回路30を追加した構成である。図10の遅延回路30は、インバータ回路Q2の出力部P2Bと接続点R2との間に介在し、インバータ回路Q2からの出力信号SOUT2を所定の遅延量Δだけ遅延させることで閾値制御信号C2を生成して接続点R2に出力する。例えば、図11の部分(A)に示すように抵抗と容量とを接続した回路や、図11の部分(B)に示すように2個のインバータ回路を直接に接続した回路が遅延回路30として好適である。インバータ回路Q1の接続点R1には出力信号SOUT2が閾値制御信号C1として供給される。
図10は、本発明の第3実施形態に係る電気回路100Cの回路図である。図10に示すように、本形態の電気回路100Cは、第2実施形態の電気回路100B(図8)に遅延回路30を追加した構成である。図10の遅延回路30は、インバータ回路Q2の出力部P2Bと接続点R2との間に介在し、インバータ回路Q2からの出力信号SOUT2を所定の遅延量Δだけ遅延させることで閾値制御信号C2を生成して接続点R2に出力する。例えば、図11の部分(A)に示すように抵抗と容量とを接続した回路や、図11の部分(B)に示すように2個のインバータ回路を直接に接続した回路が遅延回路30として好適である。インバータ回路Q1の接続点R1には出力信号SOUT2が閾値制御信号C1として供給される。
図12は、電気回路100Cの動作を示すタイミングチャートである。図12に示すように、閾値制御信号C2は出力信号SOUT2に対して遅延量Δだけ遅延するから、インバータ回路Q2の閾値電圧V2の変動は、出力信号SOUT2が閾値制御信号C2として利用される第2実施形態と比較して遅延量Δだけ遅延する。したがって、出力信号SOUT1のレベルが電圧VHを下回る時点ta2から期間T1が経過するまで閾値制御信号C2はローレベルに保持される。同様に、出力信号SOUT1のレベルが電圧VLを上回る時点tb2から期間T2が経過するまで閾値制御信号C1はハイレベルに保持される。
図3に示したように、Pチャネル型のトランジスタTR3のドレイン電流IDはバックゲートBの電圧VBが低下するほど増加するから、時点ta2にてオン状態に遷移したトランジスタTR3に期間T1内で流れるドレイン電流IDの電流量(トランジスタTR3の駆動能力)は、時点ta2の直後に閾値制御信号C2がハイレベルに上昇する第2実施形態と比較して増加する。したがって、出力信号SOUT2のレベルが時点ta2にて上昇し始めてからハイレベルに到達するまでの時間長が第2実施形態と比較して短縮される(出力信号SOUT2の上昇が急峻となる)。図12においては、第2実施形態における出力信号SOUT2の波形(破線)が本形態の出力信号SOUT2(実線)に併記されている。一方、時点tb2にてオン状態に遷移したトランジスタTR4に期間T2内で流れるドレイン電流IDの電流量(トランジスタTR4の駆動能力)は、時点tb2の直後に閾値制御信号C2がローレベルに低下する第2実施形態と比較して増加する。したがって、出力信号SOUT2のレベルが時点tb2にて低下し始めてからローレベルに到達するまでの時間長は第2実施形態と比較して短縮される。
一方、インバータ回路Q1の閾値電圧V1は、出力信号SOUT2が閾値制御信号C1としてトランジスタTR1およびトランジスタTR2の各々のバックゲートBに供給されることで制御される。前述のように本形態においては出力信号SOUT2が急峻に変動するから、入力信号SINのレベルが上昇して電圧VHに到達する時点ta1から閾値電圧V1は迅速に電圧VLに低下する。同様に、入力信号SINのレベルが低下して電圧VLに到達する時点tb1から閾値電圧V1は迅速に電圧VHに上昇する。したがって、第2実施形態と比較して雑音(特に時点ta1や時点tb1の直後に発生する雑音)に対する耐性が向上するという利点がある。
<D:第4実施形態>
図13は、本発明の第4実施形態に係る電気回路100Dの回路図である。電気回路100Dは、縦続に接続されたn個(nは2以上の自然数)のインバータ回路QA(QA[1]〜QA[n])を具備する。各インバータ回路QAは、第1実施形態におけるインバータ回路Q1と同様の構成である。
図13は、本発明の第4実施形態に係る電気回路100Dの回路図である。電気回路100Dは、縦続に接続されたn個(nは2以上の自然数)のインバータ回路QA(QA[1]〜QA[n])を具備する。各インバータ回路QAは、第1実施形態におけるインバータ回路Q1と同様の構成である。
第i段目(i=1〜n)のインバータ回路QA[i]は、前段のインバータ回路QA[i-1]から供給される出力信号SOUT[i-1](第1段目のインバータ回路QA[1]においては外部回路から供給される入力信号SIN)を、所定の遅延量dだけ遅延させることで出力信号SOUT[i]を生成して出力する。したがって、電気回路100Dは、入力信号SINを遅延量n・dだけ遅延させた出力信号SOUT[n]を出力する遅延回路として機能する。ただし、各インバータ回路QAの遅延量は相違してもよい。
第1段目から第(n-1)段目までの各インバータ回路QA[i]における接続点R1は、次段のインバータ回路QA[i+1]の出力部P1Bに接続される。また、最終段(第n段目)のインバータ回路QA[n]の接続点R1は自身の出力部P1Bに接続される。
以上の構成において、インバータ回路QA[i]の閾値電圧Vは、第1実施形態と同様に、前段のインバータ回路QA[i-1]から供給される出力信号SOUT[i-1](インバータ回路QA[1]においては入力信号SIN)がローレベルから上昇するときには高位側の電圧VHに設定され、ハイレベルから低下するときには低位側の電圧VLに設定される。したがって、各インバータ回路QAの閾値電圧Vが基準電圧VCに固定された場合と比較して、出力信号SOUT[1]〜SOUT[n]のレベルが変動し始める時点を遅延させる(すなわち各インバータ回路QAにおける遅延量dを充分に確保する)ことが可能である。すなわち、本形態によれば、インバータ回路QAの段数を低減しながら遅延量(n・d)を充分に確保できるという利点がある。また、第1実施形態について説明したように雑音に対する耐性が向上するから、入力信号SINを遅延させた出力信号SOUT[n]を安定的に生成できるという利点もある。
<E:第5実施形態>
図14は、本発明の第5実施形態に係る電気光学装置のブロック図である。電気光学装置40は、素子部42と走査線駆動回路52と信号線駆動回路54とが図2の基板10の表面に形成された表示装置である。素子部42には、X方向に延在する複数の走査線44とY方向に延在する複数の信号線46とが形成される。走査線44と信号線46との各交差には電気光学素子PIXが配置される。電気光学素子PIXの構成は任意であるが、例えば液晶素子や有機EL(Electroluminescence)素子が好適である。電気光学素子PIXは、ゲートが走査線44に接続されたトランジスタ(図示略)を介して信号線46に接続される。
図14は、本発明の第5実施形態に係る電気光学装置のブロック図である。電気光学装置40は、素子部42と走査線駆動回路52と信号線駆動回路54とが図2の基板10の表面に形成された表示装置である。素子部42には、X方向に延在する複数の走査線44とY方向に延在する複数の信号線46とが形成される。走査線44と信号線46との各交差には電気光学素子PIXが配置される。電気光学素子PIXの構成は任意であるが、例えば液晶素子や有機EL(Electroluminescence)素子が好適である。電気光学素子PIXは、ゲートが走査線44に接続されたトランジスタ(図示略)を介して信号線46に接続される。
図14の制御回路56は、クロック信号や画像信号などの各種の制御信号を出力することで走査線駆動回路52や信号線駆動回路54を制御する。走査線駆動回路52は、複数の走査線44の各々を順次に選択する。信号線駆動回路54は、各電気光学素子PIXの階調を指定するデータ信号を各走査線44の選択に同期して順次に各信号線46に出力する。
走査線駆動回路52および信号線駆動回路54には、第1実施形態から第4実施形態の少なくともひとつに係る電気回路100(100A,100B,100C,100D)が搭載される。例えば、電気回路100は、各種の信号(例えば制御回路56から供給される制御信号)の波形を整形するために当該信号の経路上に配置される。また、電気回路100は、複数の信号間のタイミング(位相)を調整するために各信号の経路上に配置される。第1実施形態から第4実施形態の電気回路100においては雑音に対する耐性が充分に確保されるから、電気回路100を利用した本形態の電気光学装置40によれば、動作の信頼性や表示の品質を充分に確保することが可能である。
<F:変形例>
以上の各形態には以下に例示するような様々な変形を加えることができる。なお、以下の例示から2以上の態様を任意に選択して組合わせてもよい。
以上の各形態には以下に例示するような様々な変形を加えることができる。なお、以下の例示から2以上の態様を任意に選択して組合わせてもよい。
(1)変形例1
第1実施形態から第3実施形態においてはインバータ回路Q1とインバータ回路Q2とを直列に接続したバッファ回路を例示したが、インバータ回路Q1の単体(インバータ回路Q2を省略した構成)でも電気回路として使用される。また、第1実施形態から第3実施形態においてはインバータ回路Q2からの出力信号SOUT2を外部に出力したが、出力信号SOUT2とともに出力信号SOUT1を外部回路に出力して利用してもよい。同様に、第4実施形態において、第1段目から第(n-1)段目の各段のインバータ回路QAからの出力信号(SOUT[1]〜SOUT[n-1])を外部回路に出力する構成も好適である。
第1実施形態から第3実施形態においてはインバータ回路Q1とインバータ回路Q2とを直列に接続したバッファ回路を例示したが、インバータ回路Q1の単体(インバータ回路Q2を省略した構成)でも電気回路として使用される。また、第1実施形態から第3実施形態においてはインバータ回路Q2からの出力信号SOUT2を外部に出力したが、出力信号SOUT2とともに出力信号SOUT1を外部回路に出力して利用してもよい。同様に、第4実施形態において、第1段目から第(n-1)段目の各段のインバータ回路QAからの出力信号(SOUT[1]〜SOUT[n-1])を外部回路に出力する構成も好適である。
(2)変形例2
第1実施形態から第3実施形態においてはインバータ回路Q1のトランジスタTR1およびトランジスタTR2の各々のバックゲートBの電圧をインバータ回路Q2からの出力信号SOUT2(閾値制御信号C1)に基づいて制御したが、出力信号SOUT2以外の信号に基づいてトランジスタTR1およびトランジスタTR2の各々のバックゲートBの電圧を制御してもよい。例えば、外部回路にて生成された閾値制御信号C1がインバータ回路Q1の接続点R1に供給される構成や、入力信号SINを遅延回路にて遅延させることで生成された閾値制御信号C1がインバータ回路Q1の接続点R1に供給される構成も好適である。
第1実施形態から第3実施形態においてはインバータ回路Q1のトランジスタTR1およびトランジスタTR2の各々のバックゲートBの電圧をインバータ回路Q2からの出力信号SOUT2(閾値制御信号C1)に基づいて制御したが、出力信号SOUT2以外の信号に基づいてトランジスタTR1およびトランジスタTR2の各々のバックゲートBの電圧を制御してもよい。例えば、外部回路にて生成された閾値制御信号C1がインバータ回路Q1の接続点R1に供給される構成や、入力信号SINを遅延回路にて遅延させることで生成された閾値制御信号C1がインバータ回路Q1の接続点R1に供給される構成も好適である。
第4実施形態においても同様に、各インバータ回路QAに対する閾値制御信号C1の供給元は適宜に変更される。例えば、外部回路にて生成された閾値制御信号C1が各段のインバータ回路QAの接続点R1に供給される構成や、インバータ回路QA[i]に前段から供給される出力信号SOUT[i-1](初段のインバータ回路QA[1]については入力信号SIN)を遅延させることで生成された閾値制御信号C1がインバータ回路QA[i]の接続点R1に供給される構成が採用される。また、第i段目のインバータ回路QA[i]からみて2段以上後段のインバータ回路QAの出力信号SOUT(例えばインバータ回路QA[i+3]の出力信号SOUT[i+3])がインバータ回路QA[i]の接続点R1に供給される構成も好適である。
以上の例示から理解されるように、本発明の好適な態様においては、出力信号SOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、出力信号SOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する閾値制御信号C1が、トランジスタTR1およびトランジスタTR2の各々のバックゲートBに供給されれば足り、閾値制御信号C1の供給元の如何は不問である。なお、以上においては閾値制御信号C1について説明したが、閾値制御信号C2についても同様に供給元は任意である。
(3)変形例3
第5実施形態における液晶素子や有機EL素子は電気光学素子PIXの例示に過ぎない。第5実施形態の電気光学装置40に使用される電気光学素子PIXについて、自身が発光する自発光型と外光の透過率を変化させる非発光型との区別や、電流の供給によって駆動される電流駆動型と電界(電圧)の印加によって駆動される電圧駆動型との区別は不問である。例えば、無機EL素子,電界電子放出素子(FE(Field-Emission)素子),表面伝導型電子放出素子(SE(Surface conduction Electron emitter)素子),弾道電子放出素子(BS(Ballistic electron Emitting)素子),LED(Light Emitting Diode)素子,電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置に本発明は適用される。すなわち、電気光学素子とは、電流の供給や電圧(電界)の印加といった電気的な作用に応じて階調(透過率や輝度といった光学的な特性)が変化する素子である。
第5実施形態における液晶素子や有機EL素子は電気光学素子PIXの例示に過ぎない。第5実施形態の電気光学装置40に使用される電気光学素子PIXについて、自身が発光する自発光型と外光の透過率を変化させる非発光型との区別や、電流の供給によって駆動される電流駆動型と電界(電圧)の印加によって駆動される電圧駆動型との区別は不問である。例えば、無機EL素子,電界電子放出素子(FE(Field-Emission)素子),表面伝導型電子放出素子(SE(Surface conduction Electron emitter)素子),弾道電子放出素子(BS(Ballistic electron Emitting)素子),LED(Light Emitting Diode)素子,電気泳動素子、エレクトロクロミック素子など様々な電気光学素子を利用した電気光学装置に本発明は適用される。すなわち、電気光学素子とは、電流の供給や電圧(電界)の印加といった電気的な作用に応じて階調(透過率や輝度といった光学的な特性)が変化する素子である。
<G:応用例>
図15から図17には、第5実施形態に係る電気光学装置40を利用した電子機器の形態が図示されている。図15のパーソナルコンピュータ2000は、各種の画像を表示する第5実施形態の電気光学装置40と、電源スイッチ2001やキーボード2002が設置された本体部2010とを具備する。
図15から図17には、第5実施形態に係る電気光学装置40を利用した電子機器の形態が図示されている。図15のパーソナルコンピュータ2000は、各種の画像を表示する第5実施形態の電気光学装置40と、電源スイッチ2001やキーボード2002が設置された本体部2010とを具備する。
図16の携帯電話機3000は、複数の操作ボタン3001およびスクロールボタン3002と、各種の画像を表示する電気光学装置40とを備える。スクロールボタン3002を操作することによって、電気光学装置40に表示される画面がスクロールされる。
図17の携帯情報端末(PDA:Personal Digital Assistants)4000は、複数の操作ボタン4001および電源スイッチ4002と、各種の画像を表示する電気光学装置40とを備える。電源スイッチ4002を操作すると、住所録やスケジュール帳といった様々な情報が電気光学装置40に表示される。
なお、電気光学装置40が適用される電子機器としては、図15から図17に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても電気光学装置は利用される。
100A,100B,100C,100D……電気回路、Q1,Q2,QA(QA[1]〜QA[n]……インバータ回路、TR1〜TR4……トランジスタ、B……バックゲート、L1,L2……電源線、30……遅延回路、40……電気光学装置、PIX……電気光学素子、42……素子部、52……走査線駆動回路、54……信号線駆動回路、SIN……入力信号、SOUT1,SOUT2……出力信号、C1,C2……閾値制御信号。
Claims (9)
- Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタとを含む第1インバータ回路を具備し、
前記第1インバータ回路の出力する第1出力信号のレベルが低下し始める第1時点にてローレベルに設定されるとともに前記第1時点の経過後にハイレベルに変化し、前記第1出力信号のレベルが上昇し始める第2時点にてハイレベルに設定されるとともに前記第2時点の経過後にローレベルに変化する第1閾値制御信号が、前記第1トランジスタおよび前記第2トランジスタの各々のバックゲートに供給される
電気回路。 - 前記第1出力信号が入力される第2インバータ回路を具備し、
前記第2インバータ回路の出力する第2出力信号が前記第1閾値制御信号として前記第1トランジスタおよび前記第2トランジスタの各々のバックゲートに供給される
請求項1の電気回路。 - 前記第2インバータ回路は、Pチャネル型の第3トランジスタとNチャネル型の第4トランジスタとを含み、
前記第1出力信号のレベルが低下するときにローレベルに設定されるとともに前記第1出力信号のレベルが上昇するときにハイレベルに設定される第2閾値制御信号が、前記第3トランジスタおよび前記第4トランジスタの各々のバックゲートに供給される
請求項2の電気回路。 - 前記第2出力信号が前記第2閾値制御信号として前記第3トランジスタおよび前記第4トランジスタの各々のバックゲートに供給される
請求項3の電気回路。 - 前記第2出力信号を遅延させることで前記第2閾値制御信号を生成して前記第3トランジスタおよび前記第4トランジスタの各々のバックゲートに供給する遅延回路
を具備する請求項3の電気回路。 - Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタとを含むn個(nは2以上の自然数)のインバータ回路が縦続に接続された電気回路であって、
第1段から第(n-1)段までの各段のインバータ回路における前記第1トランジスタおよび前記第2トランジスタの各々のバックゲートには次段以後の何れかのインバータ回路の出力信号が供給される
電気回路。 - 請求項1から請求項6の何れかの電気回路を含む駆動回路と、
前記駆動回路によって駆動される複数の電気光学素子と
を具備する電気光学装置。 - 請求項7に記載の電気光学装置を具備する電子機器。
- Pチャネル型の第1トランジスタとNチャネル型の第2トランジスタとを含む第1インバータ回路を具備する電気回路を駆動する方法であって、
前記第1インバータ回路の出力する第1出力信号のレベルが低下し始める第1時点にてローレベルに設定されるとともに前記第1時点の経過後にハイレベルに変化し、前記第1出力信号のレベルが上昇し始める第2時点にてハイレベルに設定されるとともに前記第2時点の経過後にローレベルに変化する第1閾値制御信号を、前記第1トランジスタおよび前記第2トランジスタの各々のバックゲートに供給する
電気回路の駆動方法。
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JP2008013429A JP2009177450A (ja) | 2008-01-24 | 2008-01-24 | 電気回路、電気光学装置、電子機器、および電気回路の駆動方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012238697A (ja) * | 2011-05-11 | 2012-12-06 | Renesas Electronics Corp | 半導体装置 |
JP2015089116A (ja) * | 2013-09-27 | 2015-05-07 | 株式会社半導体エネルギー研究所 | 半導体装置、及び該半導体装置を具備するアナログ/デジタル変換回路 |
-
2008
- 2008-01-24 JP JP2008013429A patent/JP2009177450A/ja not_active Withdrawn
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