JP2011023688A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】２本の半導体ピラーを接続する接続部における消去時の電子の逆注入を抑制し、消去特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に交互に積層された複数の電極膜ＷＬ及び電極間絶縁膜１４を有する積層構造体ＭＬ、積層構造体を第１方向に貫通する半導体ピラーＳＰ、半導体ピラーどうしを接続する接続部半導体層ＣＰ、接続部半導体層に対向する接続部導電層ＢＧ、記憶層４８、内側絶縁膜４２、外側絶縁膜４３及び接続部外側絶縁膜４４を備える。記憶層は電極膜と半導体ピラーとの間及び接続部導電層と接続部半導体層との間に設けられ、内側絶縁膜は記憶層と半導体ピラーとの間及び記憶層と接続部半導体層との間に設けられ、外側絶縁膜は電極膜と記憶層との間に設けられ、接続部外側絶縁膜は、記憶層と接続部導電層との間に設けられ、半導体ピラーの外側絶縁膜よりも厚い。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関する。

従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子を集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする(微細化する)が、近年その微細化もコスト的、技術的に困難なものになってきた。

一方、メモリの３次元化などのアイデアが多数出されているが、一般的な３次元デバイスにおいては、各層ごとに少なくとも３回のリソグラフィ工程を含むプロセスを必要とするため、３次元化してもコストを低減することはできず、積層数を４層以上にすると却ってコストの増加を招いてしまう。

これに対し、一括加工型３次元積層メモリセルが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。

この一括加工型３次元積層メモリにおいては、シリコン基板上に絶縁膜とワード線となる電極膜とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、例えば、貫通ホールの側面に電荷蓄積層（記憶層）を設け、その内側にシリコンピラーが設けられる。なお、電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。

さらに、シリコン基板の側に設けられた接続部によって２つの貫通ホールを繋ぐことにより、Ｕ字形状のシリコンピラーを形成することもできる。すなわち、Ｕ字形状の貫通ホールを形成し、その側壁に、ブロック絶縁膜、電荷蓄積層及びトンネル絶縁膜を形成し、残余の空間にシリコンを埋め込むことにより、Ｕ字構造のシリコンピラーからなるメモリストリングが形成される。

特開２００７−２６６１４３号公報

本発明は、２本の半導体ピラーを接続する接続部における消去時の電子の逆注入を抑制し、消去特性が良好な不揮発性半導体記憶装置及びその製造方法を提供する。

本発明の一態様によれば、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、前記接続部半導体層に対向して設けられた接続部導電層と、前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記記憶層と前記接続部導電層との間に設けられ、前記外側絶縁膜よりも膜厚が厚い接続部外側絶縁膜と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。

本発明の他の一態様によれば、基板の主面上に設けられた導電層に溝を形成し、溝の壁面に絶縁膜を形成した後に前記溝の残余の空間に犠牲層を埋め込み、前記導電層、前記絶縁膜及び前記犠牲層の上に、前記主面に対して垂直な第１方向に複数の電極膜と複数の電極間絶縁膜とを交互に積層して前記複数の電極膜及び前記複数の電極間絶縁膜を有する積層構造体を形成し、前記積層構造体を前記第１方向に貫通し、前記犠牲層に到達し、前記第１方向に対して垂直な第２方向において互いに隣接する第１貫通ホール及び第２貫通ホールを形成し、前記第１及び第２貫通ホールを介して前記犠牲層を除去して前記絶縁膜を露出させた後、前記第１及び第２貫通ホールと、前記露出した前記絶縁膜と、の壁面に、外側絶縁膜、記憶層及び内側絶縁膜と、を積層し、前記第１及び第２貫通ホールと前記溝との残余の空間に半導体材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明によれば、２本の半導体ピラーを接続する接続部における消去時の電子の逆注入を抑制し、消去特性が良好な不揮発性半導体記憶装置及びその製造方法が提供される。

第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。 第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。 第１の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 第１の実施形態に係る別の不揮発性半導体記憶装置の要部の構成を例示する模式的断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
すなわち、同図（ｂ）及び同図（ｃ）は、それぞれ同図（ａ）のＡ−Ａ’線断面図及びＢ−Ｂ’線断面図である。
図２は、第１の実施形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
図５は、第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。

本発明の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。
まず、図２〜図４により、不揮発性半導体記憶装置１１０の全体の構成の概要を説明する。

図２に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１が設けられる。

本具体例では、半導体基板１１においては、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲとが設定されている。周辺領域ＰＲにおいては、半導体基板１１の上には、各種の周辺領域回路ＰＲ１が設けられる。

メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。

メモリ部ＭＵは、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。

図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。

図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられている。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。

ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。

積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。

そして、積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部にメモリセルＭＣが設けられる。すなわち、半導体ピラーＳＰの側面と電極膜ＷＬとの間に、後述する絶縁膜を介して記憶層４８が設けられ、この記憶層４８がメモリセルＭＣにおける記憶部となる。

図１（ａ）は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図１に表したように、不揮発性半導体記憶装置１１０は、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と、例えばＹ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸方向に貫通する第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、を備える。

電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間には、記憶層４８が設けられており、記憶層４８と、半導体ピラーＳＰとの間には、内側絶縁膜４２が設けられており、電極膜ＷＬのそれぞれと記憶層４８との間には、外側絶縁膜４３が設けられている。

そして、２つの半導体ピラーＳＰは、基板の側で接続部ＣＰ（接続部半導体層）により接続されている。すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝ＣＴＲが設けられ、溝ＣＴＲの内部に、接続部外側絶縁膜４４、記憶層４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と接続部ＣＰとによって、Ｕ字形状の半導体ピラーが形成される。

そして、後述するように、接続部ＣＰに対向する接続部外側絶縁膜４４の膜厚は、半導体ピラーＳＰに対向する外側絶縁膜４３よりも厚い。

図１（ｂ）に表したように、半導体ピラーＳＰをＸ−Ｙ平面で切断した時の断面は円形（円、楕円及び各種の扁平円を含む）である。すなわち、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３は、半導体ピラーＳＰの円の中心を中心とした同心円の円環円筒状である。

すなわち、半導体ピラーＳＰ（第１及び第２半導体ピラーＳＰ１及びＳＰ２）に対向する内側絶縁膜４２と半導体ピラーＳＰとの間の内側界面４８ａ、及び、外側絶縁膜４３と電極膜ＷＬとの間の外側界面４８ｂは、半導体ピラーＳＰの側が凹状の曲面形状を有している。

そして、内側界面４８ａをＸ−Ｙ平面で切断した時の内側界面４８ａの曲率は、外側界面４８ｂをＸ−Ｙ平面で切断した時の外側界面４８ｂの曲率よりも大きい。すなわち、内側絶縁膜４２の曲率は、外側絶縁膜４３の曲率よりも大きい。
なお、ここで、曲率は、上記の界面を近似する円の半径の逆数であり、従って、内側絶縁膜４２の曲率半径は、外側絶縁膜４３の曲率半径よりも小さい。
ここで、外側絶縁膜４３の厚さは、膜厚ｔ１である。

一方、図１（ｃ）に表したように、半導体基板１１の主面１１ａの上に層間絶縁膜１３を介して設けられたバックゲートＢＧの溝ＣＴＲの側面ＣＴＲ１及び底面ＣＴＲ２は実質的に平面である。そして、このような溝ＣＴＲの内部に、接続部外側絶縁膜４４、記憶層４８、内側絶縁膜４２及び接続部ＣＰが埋め込まれている。

なお、接続部外側絶縁膜４４、記憶層４８、内側絶縁膜４２及び接続部ＣＰの少なくともいずれかの少なくとも一部が溝ＣＴＲの内部に埋め込まれていても良く、接続部外側絶縁膜４４、記憶層４８、内側絶縁膜４２及び接続部ＣＰのうちの溝ＣＴＲから露出する部分は、その上に設けられる層間絶縁膜１３ｂ等によって覆われていても良い。
さらに、バックゲートＢＧは接続部ＣＰに対向して設けられれば良く、例えばバックゲートＢＧの上に溝を有する層間絶縁膜が設けられ、その溝の内部に、接続部外側絶縁膜４４、記憶層４８、内側絶縁膜４２及び接続部ＣＰが埋め込まれていても良く、すなわち、接続部外側絶縁膜４４、記憶層４８、内側絶縁膜４２及び接続部ＣＰは、バックゲートＢＧに埋め込まれなくても良い。

そして、図１（ｃ）に表したように、接続部外側絶縁膜４４と記憶層４８との間の接続部外側界面４８ｄは、平面である部分を有している。
具体的には、接続部外側絶縁膜４４とバックゲートＳＧとの間の接続部外側界面４８ｄは、溝ＣＴＲの側面ＣＴＲ１及び底面ＣＴＲ２に対向する部分において曲率を有さない。さらに、バックゲートＢＧに対向している内側絶縁膜４２と接続部ＣＰとの間の接続部内側界面４８ｃは、溝ＣＴＲの側面ＣＴＲ１及び底面ＣＴＲ２に対向する部分において曲率を有さない。

そして、接続部内側界面４８ｃ及び接続部外側界面４８ｄは、接続部内側界面４８ｃと接続部外側界面４８ｄとが互いに平行な平面である部分を有する。

ここで、接続部外側絶縁膜４４の膜厚は、側面ＣＴＲ１における膜厚ｔ３としても良く、また、底面ＣＴＲ２における膜厚ｔ２としても良い。

そして、膜厚ｔ２及び膜厚ｔ３は、膜厚ｔ１よりも大きい（厚い）。

なお、半導体ピラーＳＰに対向して設けられる外側絶縁膜４３と、接続部ＣＰに対向して設けられる接続部外側絶縁膜４４の内側部分（接続部ＣＰ側の部分）の少なくとも一部と、は、一括して形成されることができる。すなわち、外側絶縁膜４３と、接続部外側絶縁膜４４の内側部分の少なくとも一部と、には、同じ材料が用いられることができる。

そして、半導体ピラーＳＰに対向する部分の記憶層４８と、接続部ＣＰに対向する部分の記憶層４８と、は、一括して形成される。すなわち、半導体ピラーＳＰに対向する部分の記憶層４８と、接続部ＣＰに対向する部分の記憶層４８と、には同じ材料が用いられる。

さらに、半導体ピラーＳＰに対向する部分の内側絶縁膜４２と、接続部ＣＰに対向する部分の内側絶縁膜４２と、は、一括して形成される。すなわち、半導体ピラーＳＰに対向する部分の内側絶縁膜４２と、接続部ＣＰに対向する部分の内側絶縁膜４２と、には同じ材料が用いられる。

そして、半導体ピラーＳＰと接続部ＣＰとは、一括して形成され、すなわち、半導体ピラーＳＰと接続部ＣＰと、には同じ材料が用いられる。

電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するセルトランジスタが形成される。セルトランジスタは３次元マトリクス状に配列し、この記憶層４８に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルＭＣとして機能する。

すなわち、内側絶縁膜４２は、メモリセルＭＣのセルトランジスタにおけるトンネル絶縁膜として機能する。
一方、外側絶縁膜４３は、メモリセルＭＣのセルトランジスタにおけるブロック絶縁膜として機能する。
電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。

電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンなどを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。

電極間絶縁膜１４及び内側絶縁膜４２、外側絶縁膜４３及び接続部外側絶縁膜４４には、例えばシリコン酸化膜を用いることができる。

記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は単層膜でも良く、また積層膜であっても良い。

なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８、外側絶縁膜４３及び接続部外側絶縁膜４４には、上記に例示した材料に限らず、任意の材料を用いることができる。

上記のように、第１及び第２半導体ピラーＳＰ１及びＳＰ２の部分において、メモリセルＭＣが設けられ、このメモリセルＭＣが、不揮発性半導体記憶装置１１０の各記憶部となる。一方、接続部ＣＰは、第１及び第２半導体ピラーＳＰ１及びＳＰ２を互いに電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、第１及び第２半導体ピラーＳＰ１及びＳＰ２にメモリセルＭＣが設けられ、接続部ＣＰは、第１及び第２半導体ピラーＳＰ１及びＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。

この場合、接続部ＣＰに対向する記憶層４８は記憶部として機能させないが、説明を簡単にするために、接続部ＣＰに対向する記憶層４８の部分も「記憶層」という名称を用いる。なお、この場合、接続部ＣＰとバックゲートＢＧとの間に設けられる内側絶縁膜４２、記憶層４８及び接続部外側絶縁膜４４は、接続部ＣＰとバックゲートＢＧとの間のゲート絶縁膜として機能する。

なお、図１（ａ）、図２及び図３においては、電極膜ＷＬが４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。

なお、図５に例示したように、Ｙ軸方向に隣接する半導体ピラーＳＰどうしの間の電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。

なお、図２及び図３に表したように、積層構造体ＭＬの上には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。選択ゲート電極ＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断されている。すなわち、選択ゲート電極ＳＧは、Ｘ軸方向に沿って延在する帯状の形状を有している。

なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。

そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２が設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。ビア２２は、バリア層２０と金属層２１との積層膜を有する。

そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。

積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。すなわち、積層構造体ＭＬに設けられる半導体ピラーＳＰは、積層構造体ＭＬの上部の選択ゲート電極ＳＧもさらに貫通している。

なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、接続部の全体または任意の接続部を指す場合には、「接続部ＣＰ」と言い、特定の接続部を指す場合に「第ｎ接続部ＣＰｎ」（ｎは１以上の任意の整数）と言う。

図３に表したように、不揮発性半導体記憶装置１１０においては、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とが第１接続部ＣＰ１（接続部ＣＰ）によって接続されている。さらに、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とが第２接続部ＣＰ２（接続部ＣＰ）によって接続されている。

すなわち、第１接続部ＣＰ１（接続部ＣＰ）によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。

図４に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、上記のｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。

そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。

これにより、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作できる。第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４に関しても同様である。

なお、電極膜ＷＬＡと電極膜ＷＬＢとの組み合せを１つの消去ブロックとすることができ、消去ブロックごとに、電極膜ＷＬＡ及び電極膜ＷＬＢと、別の電極膜ＷＬＡ及び電極膜ＷＬＢと、が分断される。
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。

また、バックゲートＢＧは、ビアプラグ３３によってバックゲート配線３４に接続される。

図２及び図３に表したように、半導体ピラーＳＰの接続部ＣＰとは反対の端のそれぞれが、ビット線ＢＬまたはソース線に接続され、半導体ピラーＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられることにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。

このように、不揮発性半導体記憶装置１１０は、積層構造体ＭＬと、第１半導体ピラーＳＰ１と、第２半導体ピラーＳＰ２と、第１接続部ＣＰ（接続部ＣＰ）と、バックゲートＢＧと、第１記憶層（記憶層４８）と、第１内側絶縁膜（内側絶縁膜４２）と、第１外側絶縁膜（外側絶縁膜４３）と、第１接続部外側絶縁膜（接続部外側絶縁膜４４）と、を備える。

積層構造体ＭＬは、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。

第１半導体ピラーＳＰ１は、積層構造体ＭＬをＺ軸方向に貫通する。第２半導体ピラーＳＰ２は、Ｙ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。

第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられ、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２と同じ材料からなる。

バックゲートＢＧは、第１接続部ＣＰに対向して設けられる。

第１記憶層４８は、電極膜ＷＬのそれぞれと、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、の間、並びに、バックゲートＢＧと第１接続部ＣＰ１との間、に設けられる。

第１内側絶縁膜４２は、第１記憶層４８と、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、の間、並びに、第１記憶層４８と第１接続部ＣＰ１との間、に設けられる。

第１外側絶縁膜４３は、電極膜ＷＬのそれぞれと、第１記憶層４８と、の間に設けられる。

第１接続部外側絶縁膜４４は、第１記憶層４８とバックゲートＢＧとの間に設けられ、第１接続部外側絶縁膜４４の膜厚は、第１外側絶縁膜４３よりも厚い。
なお、第１外側絶縁膜４３（外側絶縁膜４３）の膜厚は、電極膜ＷＬと第１記憶層４８（記憶層４８）との間の距離であり、Ｚ軸に対して垂直な方向における第１外側絶縁膜４３（外側絶縁膜４３）の厚さである。
一方、第１接続部外側絶縁膜４４（接続部外側絶縁膜４４）の膜厚は、バックゲートＷＬと第１記憶層４８（記憶層４８）との間の距離であり、第１接続部外側絶縁膜４４の膜厚は、Ｘ軸方向の第１接続部外側絶縁膜４４の厚さ（膜厚ｔ３）としても良く、また、Ｚ軸方向における第１接続部外側絶縁膜４４の厚さ（膜厚ｔ２）としても良い。

そして、不揮発性半導体記憶装置１１０は、ビット線ＢＬとソース線ＳＬとをさらに備えることができる。
ビット線ＢＬは、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の側の第１端部と接続され、Ｙ軸方向に延在する。ソース線ＳＬは、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の側の第２端部と接続され、Ｘ軸方向に延在する。

そして、不揮発性半導体記憶装置１１０は、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２接続部ＣＰ２と、第２記憶層（記憶層４８）と、第２内側絶縁膜（内側絶縁膜４２）と、第２外側絶縁膜（外側絶縁膜４３）と、第２接続部外側絶縁膜（接続部外側絶縁膜４４）と、をさらに備えることができる。

第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。なお、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４は、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２と同じ材料からなる。

第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４と同じ材料からなる。第２接続部ＣＰ２は、バックゲートＢＧに対向している。

第２記憶層４８は、電極膜ＷＬのそれぞれと、第３及び第４半導体ピラーＳＰ３及びＳＰ４と、の間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、に設けられる。

第２内側絶縁膜４２は、第２記憶層４８と、第３及び第４半導体ピラーＳＰ３及びＳＰ４と、の間、並びに、第２記憶層４８と第２接続部ＣＰ２との間、に設けられる。

第２外側絶縁膜４３は、電極膜ＷＬのそれぞれと、第２記憶層４８と、の間に設けられる。

第２接続部外側絶縁膜４４は、第２記憶層４８とバックゲートＢＧとの間に設けられ、第２接続部外側絶縁膜４４の膜厚は、第２外側絶縁膜４３よりも厚い。

そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。

このような構造を有する不揮発性半導体記憶装置１１０においては、接続部ＣＰ（第１及び第２接続部ＣＰ１及びＣＰ２）に対向するバックゲートＢＧの溝ＣＴＲの壁面（側面ＣＴＲ１及び底面ＣＴＲ２）は、平面の部分を有している。この平面の部分においてはブロック絶縁膜とトンネル絶縁膜とで曲率に差が生じないが、半導体ピラーＳＰに対向する外側絶縁膜４３の厚さ（膜厚ｔ１）よりも接続部外側絶縁膜４４の厚さ（膜厚ｔ２及び膜厚ｔ３）を厚くすることで、接続部外側絶縁膜４４の電界を内側絶縁膜４２よりも低下させることができる。

以下、不揮発性半導体記憶装置１１０の動作について比較例と比較して説明する。
図６は、第１明の実施形態及び比較例の不揮発性半導体記憶装置の特性を例示する模式的断面図である。
すなわち、図６（ａ）〜（ｄ）は、本実施形態に係る不揮発性半導体記憶装置１１０に関する特性を例示し、図６（ａ）及び（ｃ）は、それぞれ半導体ピラーＳＰ及び接続部ＣＰにおける電界の様子を例示しており、図６（ｂ）及び（ｄ）は、それぞれ、半導体ピラーＳＰ及び接続部ＣＰにおけるエネルギーバンド図を例示している。

図６（ｅ）及び（ｆ）は、比較例の不揮発性半導体記憶装置１１９の接続部ＣＰにおける電界の様子及びエネルギーバンド図をそれぞれ例示している。
比較例の不揮発性半導体記憶装置１１９においては、接続部ＣＰにおける接続部外側絶縁膜４５の厚さ（膜厚ｔ４及び膜厚ｔ５）が、半導体ピラーＳＰに対向する外側絶縁膜４３の厚さ（膜厚ｔ１）と同じに設定されていることを除いて、本実施形態に係る不揮発性半導体記憶装置１１０と同じ構成を有している。

図６（ａ）に表したように、不揮発性半導体記憶装置１１０において、消去動作時には、半導体ピラーＳＰの電位を電極膜ＷＬに対して相対的に高くする消去バイアス電圧が印加される。この時、半導体ピラーＳＰから電極膜ＷＬに向かって放射状に広がる電界ＥＦが発生する。そして、半導体ピラーＳＰの部分においては、外側絶縁膜４３の曲率は、内側絶縁膜４２の曲率よりも小さく、その結果、外側絶縁膜４３における電界ＥＦは、内側絶縁膜４２よりも低くなる。

その結果、図６（ｂ）に表したように、半導体ピラーＳＰから、電界ＥＦが高い内側絶縁膜４２に向けて、ホールＣｇ２が注入され、記憶層４８に書き込まれていた情報が消去される。この時、外側絶縁膜４３においては電界ＥＦが低いので、電極膜ＷＬから外側絶縁膜４３に向けて電子Ｃｇ１は注入されない。

このように、内側絶縁膜４２と外側絶縁膜４３とで曲率に差異を設け、電界ＥＦに差異を設けることで、内側絶縁膜４２と外側絶縁膜４３とにシリコン酸化膜のように同じ材料を用いた場合においても、消去バイアス電圧を印加した時の外側絶縁膜４３への電子Ｃｇ１の逆注入が抑制される。

そして、図６（ｃ）に表したように、接続部ＣＰにおいては、溝ＣＴＲの側面ＣＴＲ１及び底面ＣＴＲ２は平面であり、この場合、電界ＥＦの向きは、この平面に対して垂直な方向となる。このため、内側絶縁膜４２における電界ＥＦと、接続部外側絶縁膜４４における電界ＥＦと、が互いに平行となる。この時、不揮発性半導体記憶装置１１０においては、接続部外側絶縁膜４４の厚さ（膜厚ｔ２及び膜厚ｔ３）を、半導体ピラーＳＰの部分における外側絶縁膜４３の厚さ（膜厚ｔ１）よりも厚くしているので、接続部外側絶縁膜４４に印加される電界ＥＦを外側絶縁膜４３に印加される電界ＥＦよりも低くすることができる。

その結果、図６（ｄ）に表したように、バックゲートＢＧから接続部外側絶縁膜４４に向けて電子が注入されることを抑制できる。

一方、図６（ｅ）に表したように、比較例の不揮発性半導体記憶装置１１９においては、溝ＣＴＲの側面ＣＴＲ１及び底面ＣＴＲ２が平面であり、この部分において内側絶縁膜４２における電界ＥＦと、接続部外側絶縁膜４５における電界ＥＦと、が互いに平行となる。そして、接続部外側絶縁膜４５の厚さ（膜厚ｔ４及び膜厚ｔ５）が、半導体ピラーＳＰの部分における外側絶縁膜４３の厚さ（膜厚ｔ１）と同じなので、接続部外側絶縁膜４５に印加される電界ＥＦは、外側絶縁膜４３に印加される電界ＥＦよりも大きくなる。すなわち、接続部外側絶縁膜４５が平面であるので、曲率を有する外側絶縁膜４３のように、電界が緩和される効果がない。

その結果、図６（ｆ）に表したように、接続部ＣＰから、内側絶縁膜４２に向けてホールＣｇ２が注入されることと同時に、内側絶縁膜４２と同様の電界ＥＦが印加される接続部外側絶縁膜４５に、バックゲートＢＧから電子Ｃｇ１が注入されてしまう。

これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、半導体ピラーＳＰに対向する外側絶縁膜４３に比べ、接続部ＣＰに対向する接続部外側絶縁膜４４の厚さを厚くすることで、全体の電界を低減できる。これにより、不揮発性半導体記憶装置１１０によれば、２本の半導体ピラーを接続する接続部における消去バイアス印加時の電子の逆注入を抑制し、消去特性が良好な３次元積層構造の不揮発性半導体記憶装置を提供することができる。

なお、既に説明したように、半導体ピラーＳＰの部分においては、内側絶縁膜４２に比べて外側絶縁膜４３の曲率を小さくすることで内側絶縁膜４２よりも外側絶縁膜４３の電界ＥＦを低くし、内側絶縁膜４２と外側絶縁膜４３とに同様の材料を用いた場合においても、外側絶縁膜４３に向かっての電子Ｃｇ１の逆注入を抑制できる。

これに対し、平面型のメモリの場合は、ブロック絶縁膜とトンネル絶縁膜とに、比誘電率が同じ材料を用いた場合には、書き込み／消去動作時にトンネル電流を流すとブロック絶縁膜にもトンネル絶縁膜に印加される電界と略同じ強度の電界が印加される。このため、特に消去バイアス印加時においては、ゲート電極からの電子の逆注入によりしきい値を下げることができないという問題が発生する。この問題を解決するため、ブロック絶縁膜にトンネル絶縁膜（例えば酸化シリコン）よりも比誘電率が高い材料（例えば酸化アルミニウム）を用い、トンネル絶縁膜に印加される電界と、ブロック絶縁膜に印加される電界と、の間に差を設け、ブロック絶縁膜のリーク電流を低減することで、所望の書き込み／消去動作を可能としている。しかしながら、比誘電率が高い材料を用いることは、プロセスインテグレーションの整合性を低下させ、また、比誘電率が高い材料に固有の誘電分極による緩和電流によりデータ保持特性が劣化するなど、動作が不安定になる可能性がある。

これに対し、既に説明したように、本実施形態に係る不揮発性半導体記憶装置１１０においては、パイプ状の記憶層４８の内外の側面に内側絶縁膜４２と外側絶縁膜４３とが設けられ、曲率差により電界差を発生させることができるので、外側絶縁膜４３に要求される比誘電率の制約を緩和することができる。すなわち、外側絶縁膜４３の比誘電率は、内側絶縁膜４２の比誘電率と等しくすることができる。そして、接続部外側絶縁膜４４の比誘電率は、内側絶縁膜４２の比誘電率と等しくすることができる。例えば、内側絶縁膜４２、外側絶縁膜４３及び接続部外側絶縁膜４４に、プロセスインテグレーションの整合性が高く、信頼性が高いシリコン酸化膜を用いることができる。

このように、内側絶縁膜４２及び外側絶縁膜４３には酸化シリコンを用いることが望ましい。また、後述するように、接続部外側絶縁膜４４にも酸化シリコンを用いることができる。

以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。
図７は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
すなわち、同図は、Ｘ−Ｚ平面で接続部ＣＰを切断したときの断面図である。
図８は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
すなわち、同図は、Ｙ−Ｚ平面で半導体ピラーＳＰ及び接続部ＣＰを切断したときの断面図である。

図７（ａ）に表したように、シリコンからなる半導体基板１１の主面１１ａ上に、層間絶縁膜１３となる例えば厚さ１００ｎｍ（ナノメートル）のシリコン酸化膜を例えばＣＶＤ（Chemical Vapor Deposition）で堆積させ、さらに、バックゲートＢＧとなる導電膜ＢＧｆを例えば２００ｎｍで堆積させる。導電膜ＢＧｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコンなどを用いることができる。その後、導電膜ＢＧｆに、リソグラフィ及びＲＩＥ（Reactive Ion Etching）を用いて、接続部ＣＰが形成される溝ＣＴＲを形成する。

そして、図７（ｂ）に表したように、溝ＣＴＲの内壁面に、接続部外側絶縁膜４４の一部となる絶縁膜４４ａを形成する。絶縁膜４４ａには、例えばシリコン酸化膜を用いることができ、絶縁膜４４ａの厚さは例えば５ｎｍである。

そして、図７（ｃ）に表したように、溝ＣＴＲの残余の空間に、例えばシリコン窒化膜からなる犠牲層Ｓｆを埋め込む。そして、導電膜ＢＧｆの上の絶縁膜４４ａと、導電膜ＢＧｆ及び絶縁膜４４ａの上の犠牲層Ｓｆを除去する。

そして、図７（ｄ）に表したように、導電膜ＢＧｆ、絶縁膜４４ａ及び犠牲層Ｓｆの上に、例えばシリコン酸化膜からなる層間絶縁膜１３ｂを形成する。

その後、図８（ａ）に表したように、層間絶縁膜１３ｂの上に、電極間絶縁膜１４となる絶縁膜１４ｆ、及び、電極膜ＷＬとなる導電膜ＷＬｆを、交互に所望の繰り返しの数で堆積させ、その上に層間絶縁膜１５を堆積させる。導電膜ＷＬｆには、例えばＡｓドープのアモルファスシリコン、または、Ｐドープのアモルファスシリコンなどを用いることができる。これにより積層構造体ＭＬが形成される。なお、ここでは、層間絶縁膜１５は積層構造体ＭＬに含まれるものとする。

その後、リソグラフィ及びＲＩＥを用いて、積層構造体ＭＬに貫通ホールＴＨ（第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２）を一括加工により形成する。このとき貫通ホールＴＨは、溝ＣＴＲに埋め込まれた犠牲層Ｓｆに到達する深さとし、これにより、犠牲層Ｓｆの一部が露出する。

なお、貫通ホールＴＨの直径は、例えば、６０ｎｍである。ただし、本発明はこれに限らず、貫通ホールＴＨの径は任意である。

なお、貫通ホールＴＨの断面形状を円形（円、楕円及び扁平円などを含む）とすることで、外側絶縁膜４３の曲率は、内側絶縁膜４２の曲率よりも小さくなり、内側絶縁膜４２よりも外側絶縁膜４３の電界ＥＦを低くできる。

その後、図８（ｂ）に表したように、例えばホットリン酸（Ｈ_３ＰＯ_４）処理を行い、犠牲層Ｓｆを除去する。これにより、２本の貫通ホールＴＨを溝ＣＴＲで接続したＵ字形状のメモリホールＭＨが形成される。
この工程における接続部ＣＰ及びその周辺の状態が図７（ｅ）に例示されている。

そして、そして、図７（ｆ）に表したように、メモリホールＭＨ（貫通ホールＴＨ及び溝ＣＴＲ）の内部に外側絶縁膜４３となる絶縁膜４３ｆを形成する。絶縁膜４３ｆには、例えばシリコン酸化膜を用いることができ、絶縁膜４３ｆの厚さは例えば１０ｎｍとする。

溝ＣＴＲの部分においては、絶縁膜４４ａと絶縁膜４３ｆとの積層膜が接続部外側絶縁膜４４となり、接続部外側絶縁膜４４の厚さは１５ｎｍとなる。一方、貫通ホールＴＨの内側面には、外側絶縁膜４３となる絶縁膜４３ｆが形成され、貫通ホールＴＨの内側面に形成された外側絶縁膜４３の厚さは、１０ｎｍとなる。

その後、図７（ｇ）に表したように、メモリホールＭＨの残余の空間に、記憶層４８となるシリコン窒化膜を厚さ４ｎｍで、内側絶縁膜４２となるシリコン酸化膜を５ｎｍで、順次堆積させ、残余の空間に、半導体ピラーＳＰ（チャネル）となるノンドープのアモルファスシリコン膜ＳＰｆを埋め込む。

その後、図８（ｃ）に表したように、アモルファスシリコン膜ＳＰｆをエッチバックし、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３からなる積層膜４９を露出させる。そして、例えば希フッ酸処理及びホットリン酸処理を順次行い、露出された積層膜４９を除去する。

その後、図８（ｄ）に表したように、層間絶縁膜１６と、選択ゲート電極ＳＧとなるアモルファスシリコン膜ＳＧｆと、層間絶縁膜１８と、を順次堆積させ、その後、これらの膜に、メモリホールＭＨ内のアモルファスシリコン膜ＳＰｆに達する選択ゲートホールＳＧＨを形成する。

その後、選択ゲートホールＳＧＨ内の内側の壁面に、選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩとなるシリコン窒化膜を堆積させ、選択ゲートホールＳＧＨの底部のシリコン窒化膜をエッチング除去した後、選択ゲートトランジスタのチャネルとなる例えばアモルファスシリコンを堆積させ、所望の深さまでエッチバックする。
その後、所定のコンタクト形成及び配線工程を経ることで、図１〜図５に例示した不揮発性半導体記憶装置１１０が形成される。

なお、上記において、絶縁膜４４ａ、絶縁膜４３ｆ（外側絶縁膜４３となる膜）、記憶層４８、内側絶縁膜４２の厚さは一例であり、本発明はこれに限らない。

また、上記においては、記憶層４８としてシリコン窒化膜（窒化シリコン）を用いる場合について説明したが、本発明はこれに限らず、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。

また、電極間絶縁膜１４、内側絶縁膜４２、外側絶縁膜４３及び接続部外側絶縁膜４４には、酸化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。

図９は、第１の実施形態に係る別の不揮発性半導体記憶装置の要部の構成を例示する模式的断面図である。
すなわち、同図（ａ）〜（ｃ）は、図１（ａ）のＢ−Ｂ’線断面に相当する断面図である。
図９（ａ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１１においては、溝ＣＴＲの側面ＣＴＲ１と底面ＣＴＲ２とが交差する部分が曲面になっている。この他は、不揮発性半導体記憶装置１１０と同じである。この場合も、溝ＣＴＲの側面ＣＴＲ１及び底面ＣＴＲ２は、平面の部分を有しており、少なくともこの部分において、接続部外側絶縁膜４４の厚さは、半導体ピラーＳＰに対向する外側絶縁膜４３よりも厚い。すなわち、接続部外側絶縁膜４４は、溝ＣＴＲの壁面に設けられた絶縁膜４４ａと、その内側の絶縁膜４３ｆと、の積層膜で形成され、一方、外側絶縁膜４３は、絶縁膜４３ｆによって形成される。従って、この場合も、接続部外側絶縁膜４４は、絶縁膜４４ａの厚さ分だけ、外側絶縁膜４３よりも厚い。

図９（ｂ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１２においては、溝ＣＴＲの側面ＣＴＲ１が主面１１ａに対して傾斜している。この場合も、溝ＣＴＲの側面ＣＴＲ１及び底面ＣＴＲ２は、平面の部分を有しており、少なくともこの部分において、接続部外側絶縁膜４４の厚さは、外側絶縁膜４３よりも厚い。このように、溝ＣＴＲの壁面において平面の部分は、主面１１ａに対して傾斜した平面であっても良い。

図９（ｃ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１３においては、溝ＣＴＲの側面ＣＴＲ１の主面１１ａに対する傾斜角度が不揮発性半導体記憶装置１１２よりもさらに大きくなっており、底面ＣＴＲ２の幅が不揮発性半導体記憶装置１１２よりも狭くなっている。すなわち、溝ＣＴＲの断面の形状が、略三角形を有している。この場合も、溝ＣＴＲの側面ＣＴＲ１は、平面の部分を有しており、少なくともこの部分において、接続部外側絶縁膜４４の厚さは、外側絶縁膜４３よりも厚い。

ところで、上記においては、接続部外側絶縁膜４４を、溝ＣＴＲの壁面に設けられた絶縁膜４４ａと、その内側の絶縁膜４３ｆと、の積層膜の構成とすることで、接続部外側絶縁膜４４を外側絶縁膜４３よりも厚くしたが、接続部外側絶縁膜４４を外側絶縁膜４３よりも厚くする手法は任意である。
また、上記の絶縁膜４４ａ及び絶縁膜４３ｆの少なくともいずれかが、複数の膜からなる積層膜であっても良く、また、絶縁膜４４ａ及び絶縁膜４３ｆが、互いに異なる材料を含んでもいても良い。

（第２の実施の形態）
図１０は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
図１０に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、半導体基板１１（基板）の主面１１ａ上に設けられた導電層（バックゲートＢＧとなる導電膜ＢＧｆ）に溝ＣＴＲを形成し、溝ＣＴＲの壁面に絶縁膜（絶縁膜４４ａ）を形成した後に溝ＣＴＲの残余の空間に犠牲層Ｓｆを埋め込む（ステップＳ１１０）。
すなわち、図７（ａ）〜（ｃ）に関して説明した処理を実施する。

そして、上記の導電層（導電膜ＢＧｆ）、絶縁膜（絶縁膜４４ａ）及び犠牲層Ｓｆの上に、主面１１ａに対して垂直なＺ軸方向に、複数の電極膜ＷＬと複数の電極間絶縁膜１４と、を交互に積層して積層構造体ＭＬを形成する（ステップＳ１２０）。
すなわち、図７（ｄ）及び図８（ａ）に関して説明した処理を実施する。

そして、積層構造体ＭＬをＺ軸方向に貫通し、犠牲層Ｓｆに到達し、Ｙ軸方向において互いに隣接する第１貫通ホールＴＨ１及び第２貫通ホールＴＨ２を形成する（ステップＳ１３０）。
すなわち、図８（ａ）に関して説明した処理を実施する。

そして、第１及び第２貫通ホールＴＨ１及びＴＨ２を介して犠牲層Ｓｆを除去して上記の絶縁膜（絶縁膜４４ａ）を露出させた後、第１及び第２貫通ホールＴＨ１及びＴＨ２と、露出した絶縁膜（絶縁膜４４ａ）と、の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２と、を積層し、第１及び第２貫通ホールＴＨ１及びＴＨ２と、溝ＣＴＲと、の残余の空間に半導体材料（例えばアモルファスシリコン膜ＳＰｆ）を埋め込む（ステップＳ１４０）。
すなわち、例えば、図８（ｂ）及び（ｃ）に関して説明した処理を実施する。

これにより、第１の実施形態に関して説明した不揮発性半導体記憶装置１１０〜１１３が製造できる。

本実施形態に係る不揮発性半導体記憶装置の製造方法によれば、接続部外側絶縁膜４４は、溝ＣＴＲの壁面に設けられた絶縁膜４４ａと、その内側の絶縁膜４３ｆと、の積層膜を有することができ、半導体ピラーＳＰに対向する外側絶縁膜４３よりも絶縁膜４４ａの厚さだけ、厚くできる。これにより、接続部ＣＰにおいて、接続部外側絶縁膜４４の電界ＥＦを内側絶縁膜４２よりも低くでき、消去バイアス印加時の電子の逆注入を抑制し、消去特性が良好な３次元積層構造の不揮発性半導体記憶装置を製造することができる。

なお、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、溝ＣＴＲの深さ及び幅を、従来の製造方法における溝に対して、絶縁膜４４ａの厚さ分だけ深く、広くしておけば良い。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

１１…半導体基板、 １１ａ…主面、 １３、１３ｂ、１５、１６、１７、１８、１９…層間絶縁膜、 １４、１４ｆ…電極間絶縁膜、 ２０…バリア層、 ２１…金属層、 ２２…ビア、 ３１、３３…ビアプラグ、 ３２…ワード配線、 ３４…バックゲート配線、 ４２…内側絶縁膜、 ４３…外側絶縁膜、 ４３ｆ…絶縁膜、 ４４、４５…接続部外側絶縁膜、 ４４ａ…絶縁膜、 ４８…記憶層、 ４８ａ…内側界面、 ４８ｂ…外側界面、 ４８ｃ…接続部内側界面、 ４８ｄ…接続部外側界面、 ４９…積層膜、 １１０、１１１、１１２、１１３、１１９…不揮発性半導体記憶装置、 ＢＧ…バックゲート、 ＢＧｆ…導電膜、 ＢＬ…ビット線、 ＣＰ…接続部、 ＣＰ１、ＣＰ２…第１及び第２接続部、 ＣＴＲ 溝、 ＣＴＲ１ 側面、 ＣＴＲ２ 底面、 ＣＵ…回路部、 Ｃｇ１…電子、 Ｃｇ２…ホール、 ＥＦ…電界、 ＩＬ…絶縁層、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＭＬ…積層構造体、 ＭＲ…メモリアレイ領域、 ＭＳ１〜ＭＳ４…第１〜第４メモリストリング、 ＭＵ…メモリ部、 ＭＵ１…マトリクスメモリセル部、 ＭＵ２…配線接続部、 ＰＲ…周辺領域、 ＰＲ１…周辺領域回路、 ＳＧ…選択ゲート電極、 ＳＧ１〜ＳＧ４ 第１〜第４選択ゲート電極、 ＳＧＨ…選択ゲートホール、 ＳＧＩ…選択ゲート絶縁膜、 ＳＧｆ…アモルファスシリコン膜、 ＳＬ…ソース線、 ＳＰ…半導体ピラー、 ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、 ＳＰｆ…アモルファスシリコン膜、 Ｓｆ…犠牲層、 ＴＨ、ＴＨ１、ＴＨ２ 貫通ホール、 ＵＳＧ…上部選択ゲート電極、 ＵＳＧＩ…上部選択ゲート絶縁膜、 ＷＬ、ＷＬＡ、ＷＬＢ 電極膜、 ＷＬｆ 導電膜、 ＷＲ１、ＷＲ２ 第１及び第２領域

Claims (5)

1. 第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
   前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
   前記第１方向に対して垂直な第２方向において前記第１半導体ピラーと隣接し、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
   前記第１半導体ピラーと前記第２半導体ピラーとを前記第１方向における同じ側で電気的に接続し、前記第２方向に延在する接続部半導体層と、
   前記接続部半導体層に対向して設けられた接続部導電層と、
   前記電極膜のそれぞれと前記第１及び第２半導体ピラーとの間、並びに、前記接続部導電層と前記接続部半導体層との間、に設けられた記憶層と、
   前記記憶層と前記第１及び第２半導体ピラーとの間、並びに、前記記憶層と前記接続部半導体層との間、に設けられた内側絶縁膜と、
   前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
   前記記憶層と前記接続部導電層との間に設けられ、前記外側絶縁膜よりも膜厚が厚い接続部外側絶縁膜と、
   を備えたことを特徴とする不揮発性半導体記憶装置。
2. 前記接続部外側絶縁膜と前記記憶層との間の接続部外側界面は、平面である部分を有していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記接続部外側絶縁膜の少なくとも一部は、前記接続部導電層に設けられた溝に埋め込まれており、前記溝の側面及び底面の少なくともいずれかは、平面である部分を有することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
4. 前記接続部外側絶縁膜の比誘電率は、前記内側絶縁膜の比誘電率と等しいことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
5. 基板の主面上に設けられた導電層に溝を形成し、溝の壁面に絶縁膜を形成した後に前記溝の残余の空間に犠牲層を埋め込み、
   前記導電層、前記絶縁膜及び前記犠牲層の上に、前記主面に対して垂直な第１方向に複数の電極膜と複数の電極間絶縁膜とを交互に積層して前記複数の電極膜及び前記複数の電極間絶縁膜を有する積層構造体を形成し、
   前記積層構造体を前記第１方向に貫通し、前記犠牲層に到達し、前記第１方向に対して垂直な第２方向において互いに隣接する第１貫通ホール及び第２貫通ホールを形成し、
   前記第１及び第２貫通ホールを介して前記犠牲層を除去して前記絶縁膜を露出させた後、前記第１及び第２貫通ホールと、前記露出した前記絶縁膜と、の壁面に、外側絶縁膜、記憶層及び内側絶縁膜と、を積層し、前記第１及び第２貫通ホールと前記溝との残余の空間に半導体材料を埋め込むことを特徴とする不揮発性半導体記憶装置の製造方法。

Images