TWI479553B - 半導體晶粒分離方法及半導體晶粒區塊或半導體晶粒列的陣列 - Google Patents

半導體晶粒分離方法及半導體晶粒區塊或半導體晶粒列的陣列 Download PDF

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Description

半導體晶粒分離方法及半導體晶粒區塊或半導體晶粒列的陣列 [相關申請案的相互參照]
本案主張R. Co等人於2008年6月29日提申之美國專利第61/132,708號暫時申請案；及R. Co等人於2008年11月25日提申之美國專利第12/323,288號暫時申請案的優先權；這兩件申請案的名稱皆為“Semiconductor die separation method”，且其內容皆藉由此參照而被併於本文中。
本案與S.J.S. McElrea等人於2008年6月19日提申名稱為“Wafer level surface passivation of stackable integrated circuit chips”的美國專利申請案第12/142,589號有關，該案內容藉由此參照亦被併於本文中。
本發明係有關於半導體晶圓處理，特別是有關於準備單個化(singulated)的半導體積體電路晶粒。
在晶粒準備的一些階段，晶圓被切割用以將晶粒單個化。亦即，該晶圓被切割(例如，藉由沿著介於該晶粒的有效電路區域之間的“街道(streets)”鋸切該晶圓)形成一陣列的晶粒於該晶圓支撐件上。被單個化的晶粒然後可為了進一步的處理而被單獨地操縱(例如，藉由使用一“撿取並放置”工具來操縱)。
許多晶粒準備程序可在晶圓層級來實施，亦即，在晶粒單個化之前實施。然而，某些用來準備晶粒的程序需要接觸到側壁。例如，必需提供電絕緣於晶粒邊緣及側壁上，用以防止該晶粒的半導體本體與用作為該晶粒的互連線之電導體，及與晶粒邊緣接觸或晶粒側壁接觸的電導體發生短路。
這些程序可在被個別地單個化的晶粒上被實施。然而，為了提高產出量，在經晶粒從該晶圓陣列上移出之前在晶粒上實施這些程序是較佳的。
典型地，被單個化的晶粒可在該支撐件上被移位。被單個化的晶粒可轉動，或相關於該陣列移動，使得被移位的晶粒不再位於適當的版位(register)。詳言之，在晶圓切割處理期間該切割鋸的運動會造成晶粒移離版位。
版位未對準(out-of-register)的晶粒會對後續該晶圓陣列中的晶粒準備產生問題。
例如，晶粒移位會造成介於陣列中之晶粒之間的間距變窄，使得街道在某些地方被窄化，或變成不是筆直的。當後續的晶粒準備程序需要將該切割工具再次通過該街道時，該工具會在該額外的通過期間傷到該被移位的晶粒。例如，施用一晶粒黏著膜於該晶粒陣列的背面是所想要的，然後藉由將一切割工具通過在該陣列中的街道來切割該晶粒黏著膜，以得到一陣列之背後有黏著膜的單個化的晶粒。
例如，該晶粒偏移會造成在該晶粒上的特徵結構的移位而偏離版位。當後續的晶粒準備程序需要對這些特徵結構作處理時，實施此後續的程序的設備將無法接近這些被偏移的特徵結構。特徵結構偏離版位的偏移會造成這些程序的失效。例如，施用一圖案化的遮罩或模板或自動化的工具來對該晶粒上的互連墊定址是所想要的，用以施加一獲連端子或將覆蓋在該等墊上的被動層去除掉。
在這些情形中，晶粒偏移因為會傷及晶粒或會因為失敗的程序而對提高產量的努力造成挫折。
依據本發明，藉由將晶圓在兩個階段中切割來將晶粒偏移減小或實質上消除。在一些實施例中，一第一晶圓切割程序是在將該晶圓薄化至預定的晶粒厚度之前被實施；且在其它實施例中，該晶圓在實施一第一晶圓切割程序之前即被薄化至預定的晶粒厚度。
在該第一晶圓切割程序中，切割係沿著第一組街道(street)被實施以切割至一大於該預定的晶粒厚度的深度；及非必要地(optionally)切割係沿著一第二組街道實施以切割至一小於該晶粒厚度的深度。沿著第一組街道的切割產生晶粒側壁，沿著第二組街道的切割產生部分側壁。第一切割程續及晶圓薄化的結果為一陣列的晶粒列(在一些實施例中為晶粒塊)，其中該等晶粒列或塊係彼此分隔開來的，而在每一晶粒列或塊中之晶粒子則被該晶圓之在未被切割或被切割至一小於晶圓厚度深度之未被切割的部分保持相連接該等晶圓列或塊所經歷的偏移小於被個別地切割開來的晶粒，主要是因為它們與底下的晶圓支撐件有較大的接觸面積。在後者的切割程訊中，該晶粒係藉由沿著該第二街道組實施一完全穿透該薄化的晶圓陣列之第二晶粒切割程序而被單個化(singulated)。
在該第一切割程序之後，一或多個晶粒準備程序可被實施。這些晶粒準備程序中的一部分程序需要接觸(access to)被選定的晶粒邊緣或晶粒側壁。例如，施加一電絕緣塗層於一互連晶粒邊緣及/或與一互連晶粒邊緣鄰接的晶粒側壁，用以在與一電互連線或墊片或跡線接觸的事件中電性地保護該邊緣及/或該側壁。因此，在這種情形中，在第一晶圓切割程序期間，該第一組街道(即切割被實施達到至少與晶粒厚度一樣大的深度)包括與互連晶粒邊緣相對的街道。其它的準備程序包括一與該晶粒上的特徵結構，例如晶粒墊，有關的操作。例如，一早先被施加的被動層會覆蓋該等晶粒墊，為了後續在該等晶粒墊上的電連接，必需選擇性地將該等墊上的被動層去除掉，以露出用於電接觸的墊表面。或者，例如，將一互連端子附裝在被選定的晶粒墊上，以促進後續的電連接。
在一個一般的態樣中(第一晶圓切割程序在晶圓薄化之前)，本發明提供一種用來準備單個化的半導體晶粒的方法，其包含：提供一具有一正面的晶圓，其半導體晶片有效區域(active regions)被形成在該正面上，該等有效區域係以鋸切街道為界，該等有效區域在一沿著其互連邊緣的互連留邊(margin)內設置有互連墊；實施一第一晶圓切割程序，其中切割係沿著一第一組街道被實施，從該正面被切至一至少與該預定的晶粒厚度一樣大的深度，非必要地(optionally)，切割係沿著一第二組街道被實施達到一小於該預定的晶粒厚度的深度；之後實施一晶粒準備程序；及之後沿著該第二組街道實施一第二晶圓切割程序，其完全穿透該薄化的晶圓陣列。該第一晶圓切割程序界定晶粒邊緣，且在第一晶圓切割程序中實施切割達到至少與該預定的晶粒厚度一樣大的深度以界定晶粒側壁。在一些實施例中，該第一組街道包括面對晶粒邊緣的街道，且實施切割達到一至少與該晶粒厚度一樣的深度以界定互連邊緣及互連側壁。在一些實施例中，該晶粒準備程序包括施加一電絕緣於至少該等互連邊緣上及在一些實施例中，該晶粒準備程序包括施加一電絕緣至少於該等互連側壁上。在一些實施例中，該晶粒準備程序包括施加一電絕緣層，如一晶粒黏著膜，於該薄化的晶圓陣列的背面上。在一些實施例中，該晶粒準備程序包括切割一晶粒黏著膜。在一些實施例中，該晶粒的有效側被一保護膜覆蓋，且該晶粒準備程序包括形成開孔於該保護膜中用以露出特徵結構(如，晶粒互連墊)。在一些實施例中，該晶粒準備程序包括在該互連墊中之特徵結構的大量處理，例如，在該等互連墊上之凸塊或其它特徵結構的大量形成，或在該等互連墊上之凸塊的大量鑄造，或在該等互連墊上之導電翼片或條帶的大量形成。在一些實施例中，該晶粒準備程序包括在該等互連墊中之特徵結構的大量處理，譬如像是在 該等互連墊上之凸塊或其它特徵結構的大量形成，或在該等互連墊上之凸塊的大量鑄造，或在該等互連墊上之導電翼片或條帶的大量形成。其它的晶粒準備程序亦可被實施。
在第一晶圓切割程序是在晶圓薄化之前實施的實施例中，在面對該晶粒的互連留邊的鋸切街道中，該晶圓被切割至一深度，其至少與該預定的晶粒厚度一樣大，使得沿著這些街道的側壁全部被形成為穿透整個晶粒厚度。因此，這些側壁可以進行進一步的處理。在未面對該晶粒的互連留邊的鋸切街道中，該晶圓(在實施一晶粒準備程序之前)可非必要地被部分地切穿該晶圓的厚度，使得晶粒在該晶圓薄化程序期間沒有完全被切穿透。當該晶圓中之晶粒的互連留邊都是沿著順著一個方向平行街道(“N-S街道”)被設置時，該薄化處理程序產生一陣列的晶粒列，其中，在每一列中的晶粒(在“E-W街道”上)都仍然是相連接的或是(在“E-W街道”)是部分相連的，其中該等晶粒列被N-S街道分隔開。與被完全單個化的晶粒比較起來，被部分切割的晶粒列或塊較不可能偏離版位(register)。一稍後的切割程序完成晶粒的分離(晶粒單個化)。(將可被理解的是，本文中的“N-S”及“E-W”係任意指定的且是為了便於說明而指定的，與晶圓的任何特定視角無關。)
在其它的一般態樣中(晶圓薄化是在晶圓切割之前)，本發明提供一種用來準備單個化的半導體晶粒的方法， 其包含：提供一具有一正面的晶圓，其半導體晶片有效區域(active regions)被形成在該正面上，該等有效區域係以鋸切街道為界，該等有效區域在一沿著其互連邊緣的互連留邊(margin)內設置有互連墊；將該晶圓薄化至一晶粒厚度；實施一第一晶圓切割程序，其中切割係沿著一第一組街道被實施，從該正面被切至一至少與該預定的晶粒厚度一樣大的深度(典型地，一路直接穿透該晶圓)，且非必要地(optionally)，切割係沿著一第二組街道被實施達到一小於該預定的晶粒厚度的深度；之後實施一晶粒準備程序；及之後沿著該第二組街道實施一第二晶圓切割程序，其完全穿透該薄化的晶圓陣列。該第一晶圓切割程序界定晶粒邊緣，且在第一晶圓切割程序中實施切割達到至少與該預定的晶粒厚度一樣大的深度(典型地，一路直接穿透該晶圓)以界定晶粒側壁。在一些實施例中，該第一組街道包括面對晶粒邊緣的街道，且實施切割達到一至少與該晶粒厚度一樣的深度以界定互連邊緣及互連側壁。在一些實施例中，該晶粒準備程序包括施加一電絕緣於至少該等互連邊緣上及在一些實施例中，該晶粒準備程序包括施加一電絕緣於至少該等互連側壁上。在一些實施例中，該晶粒準備程序包括施加一電絕緣層，如一晶粒黏著膜，於該薄化的晶圓陣列的背面上。在一些實施例中，該晶粒準備程序包括切割一晶粒黏著膜。在一些實施例中，該晶粒的有效側被一保護膜覆蓋，且該晶粒準備程序包括形成開孔於該保護膜中用以露出特徵結構(如，晶粒互連墊 )。在一些實施例中，該晶粒準備程序包括在該互連墊中之特徵結構的大量處理，例如，在該等互連墊上之凸塊或其它特徵結構的大量形成，或在該等互連墊上之凸塊的大量鑄造，或在該等互連墊上之導電翼片或條帶的大量形成。其它的晶粒準備程序亦可被實施。
在晶圓被薄化至晶粒厚度是在切割之前實施的實施例中，在面對該晶粒的互連留邊的鋸切街道中，該晶圓被切割完全穿透該被薄化的晶圓，使得沿著這些街道的側壁全部被形成為穿透整個晶粒厚度。因此，這些側壁可以進行進一步的處理。在未面對該晶粒的互連留邊的鋸切街道中，該晶圓(在實施一晶粒準備程序之前)可非必要地被部分地切穿該被薄化的晶圓，使得晶粒在這些街到處沒有完全被切割穿透(或完全未被切割)。當該晶圓中之晶粒的互連留邊都是沿著順著一個方向平行街道(“N-S街道”)被設置時，該部分切割產生一陣列的晶粒列，其中，在每一列中的晶粒(在“E-W街道”上)都仍然是相連接的或是(在“E-W街道”)是部分相連的，及其中該等晶粒列被N-S街道分隔開。與被完全單個化的晶粒比較起來，被部分切割的(或未被切割的)晶粒列或塊較不可能偏離版位(晶粒偏斜)。一稍後的切割程序完成晶粒的分離(晶粒單個化)。
在另一態樣中，本發明提供一陣列的半導體晶粒列(在一些實施例中為晶粒塊)於一晶圓支撐件上，該等晶粒列或塊在第一組街道處係被分離的，且在每一晶粒列或塊中的晶粒係被在一第二組街道中的晶圓材料所連接。
在一些實施例中，一電絕緣膜被施加在該陣列的晶粒列(在一些實施例中為晶粒塊)之外露的背面上，且晶粒係藉由切割穿透該膜層而被單個化。切割可用一機械式技術(鋸切，斷裂，撕裂)；或雷射切割或研磨；或水刀切割；或其述技術的組合來實施。
在一些實實施例中，該電絕緣膜包括一黏合膜，譬如一晶粒附著黏合膜，一熱管理膜，或被建構來作為附著至一印刷電路板，或其它晶粒，或一基材上之任何膜層。
本發明的方法可被用來準備用於許多種裝置上的半導體晶粒，例如包括堆疊式晶粒組件，多晶片模組，生醫構件，光電設備，MEMS，及垂直地互連的半導體組件。該等裝置可被用來建造，例如，電腦，通訊設備，及消費與工業電子裝置。
在另一態樣中，本發明提供一種組件其包括一疊上文所述的裝置，其被晶粒對晶粒地(die-to-die)電連接。
在另一態樣中，本發明提供一種組件其包括一晶粒或一疊上文所述的晶粒，其被底下的電路(例如，在一基材或一電路板上的電路)電連接。
依據本發明的這些組件可被用來建造電腦，通訊設備，及消費與工業電子裝置。
本發明現將藉由參考附圖更詳細地加以說明，這些附圖顯示出本發明的不同實施例。這些圖式係示意地顯示本發明的特徵及它們與其它特徵及結構之間的關係，且這些圖並非按照比例加以繪製。為了提高清晰度，在顯示本發明的這些圖中，相當於顯示在其它圖中的元件之元件並未全部被重新標號，但它們在所有圖中都可以很容易被辨別出來。同樣為了清晰起見，當對於瞭解本發明而言並非是必要時，某些特徵結構並未在圖中被示出。例如在晶粒中的電路細節並未被示出。
現翻到圖12，其顯示一半導體晶圓120的一部分的示意平面圖，其中該有效面被示出。數個積體電路晶片被形成在該晶圓上，其中的一個晶片被標為12B。一晶片的一有效區域120被示出，其以鋸切街道121及123為界。互連墊沿著與該晶片120的有效區域的相反邊緣被設置成列，因此在圖12中(及在其它圖中)被顯示為例子的晶片係周邊墊(peripheral-pad)晶片。
圖13A及14A顯示在以傳統方式沿著街道121，123鋸切圖12的晶圓所得到的陣列的一部分中之單個化的半導體晶粒，其顯示出晶粒偏移；及被記為“B”的部分分別在圖13B及14B中被放大。
在圖13A及14B中，晶粒130(及介於街道131之間的晶粒列中的其它晶粒)被轉動；因此沿著街道131及133的側壁不再平行，使得街道131及133在一些位置點被窄化且不再是筆直的。又，在被轉動的晶粒上的互連墊不再是被設置成與未被切割的晶圓相同的圖案。
在圖14A，14B中，晶粒140(及介於街道141與141’之間的晶粒列中的其它晶粒)已(向圖的右邊)被移位；因此街道141比在位被切割的晶圓內的寬；及街道141’比在未被切割的晶圓上的窄。再者，在被移位的晶粒上的互連墊不再是被設置成與未被切割的晶圓相同的圖案。
如在圖13A，13B及14A，14B所見的，嘗試將一切割工具沿著街道通過用以切斷在該晶粒底下之晶粒附著膜會造成傷害到該被偏移的晶粒的結果。再者，嘗試使用一遮罩或篩網或一自動化工具(例如，用來沉積一導電凸塊或珠狀物於互連墊上，或用來選擇性地去除掉覆蓋的被動層)來定址該等互連墊將會失敗，因為該等互連墊已不再位於其被預期的位置處。
依據本發明，晶粒偏移可藉由兩階段切割該晶圓而被減小或實質地消除。圖1A-6B顯示第一晶圓切割程序是在將該晶圓薄化至預定的晶粒厚度之前被實施的實施例；圖7A-11B顯示的是晶圓薄化至預定的晶粒厚度是在實施第一晶圓切割程序之前執行的實施例。在第一晶圓切割程序中，切割係沿著一第一組街道被實施，切至一至少與該預定的晶粒厚度一樣大的深度，且非必要地(optionally)，切割係沿著一第二組街道被實施達到一小於該預定的晶粒厚度的深度。該第一切割程序與晶圓化的結果為產生一陣列的晶粒列或塊，其中該等晶粒列或塊彼此分隔開來，而在每一晶粒列或塊內的晶粒則仍被該晶圓之在該組未被切割的或被切至一小於晶粒厚度的深度之街道內的未被切割的部分保持相連接。該等晶粒列或塊受到的偏移小於被單個化的晶粒，其主要是因為它們與底下的晶圓支撐件有較大的接觸面積。
一或多個晶粒準備程序然後可被實施於該陣列的晶粒列或塊上。之後，該晶粒藉由沿著第二組街道實施完全穿透該薄化的晶圓陣列之該第二晶粒切割程序而被單個化。
在一些例子中，在該第一切割程序後所實施的該晶粒準備程序需要接觸被選定的晶粒邊緣或晶粒側壁。例如，施用一電絕緣塗層於一互連晶粒邊緣及/或與一互連晶粒邊緣鄰接的側壁上，用以在與一電互連線或翼片或跡線接觸的情形中保護該邊緣及/或側壁。因此，在這些例子中，在第一晶圓切割程序期間，該第一組街道(即，切割被實施至一至少與該晶粒厚度一樣的深度)包括面對互連晶粒邊緣的街道。
在一些例子中，在該第一切割程序後所實施的該晶粒準備程序包括一與該晶粒上的特徵結構，例如晶粒墊，有關的操作。例如，一先前已被施加的被動層會覆蓋該等晶粒墊，且為了後續在該等晶粒墊上的電連接，必需選擇性地將該等墊上的被動層去除掉，以露出用於電接觸的墊表面。或者，例如，將一互連端子附裝在被選定的晶粒墊上，以促進後續的電連接。
晶圓薄化之前的第一晶圓切割
現翻到圖1A，其顯示一半導體晶圓10，譬如一矽晶圓，的一部分的示意平面圖，該有效側於圖中被示出。數個積體電路晶片被形成在該晶圓上。一晶片的有效區域(active region)12被示出，其以鋸切街道11及13為界。互連墊18沿著與該晶片12的有效區域的邊緣被設置成陣列，因此在此圖中(及在其它圖中)被顯示為例子的晶片係周邊墊(peripheral-pad)晶片。該等墊可以此方式被定位於該晶圓內(亦即，原始的晶粒墊可以是被適當地設置的周邊墊)；或者重新繞徑的(rerouting)電路可連接在該晶圓上被提供在所想要的連位置處的墊。在這些圖所示的例子中，互連墊18被設置成列，靠近每一晶片之兩個相反的邊緣15(如墊16的列18)，且這些邊緣為了方便可被稱為“互連邊緣”。該晶粒之有效側與該等互連邊緣相鄰的區域12(即，該等互連墊18的列16被設置於其內)為了方便可被稱為“互連留邊”。該晶圓中的一些鋸切街道面對該等互連邊緣或留邊。在這些圖所示的例子中，面對該等互連邊緣或留邊的街道(如，街道11)都平行於一個方向上，且沒有面對該等互連邊緣或留邊的街道(如，街道13)則平行於另一個方向上，其垂直於該第一個方向。面對該等互連邊緣或留邊的街道11為了方便可被稱為“N-S街道”，其它的街道13被稱為“E-W街道”。本文中的“N-S”及“E-W”係任意指定的且是為了便於說明而指定的，與晶圓的任何特定視角無關。
如圖1B及1C所示，晶圓10被安置在一與該晶圓處理設備有關的支撐件19上(例如，一鋸切夾頭)，在此階段，該晶圓係以其正面背向該支撐件的方式被安置。在一分切(dicing)架中之分切膠帶可被放置在該鋸切夾頭上，且該晶圓可被安置在該分切膠帶上；但在此階段並不需要膠帶，且該晶圓可被直接放置在該鋸切夾頭上。參考圖1B及1C，該晶圓具有一厚度w，其大於(通常大許多倍)最終的晶粒厚度d。
該晶粒可具有任何厚度；一典型的晶圓可具有約30密耳(mils)，或760微米的額定的(nominal)厚度。該完成的晶粒在一些實施例中可具有一範圍在約20微米至約250微米之間的厚度；且該等溝渠的深度將依據所想要之完成的晶粒厚度來決定。在一些實施例中，該完成的晶粒可具有一“標準的”厚度，其範圍在約120微米至約250微米之間；或可以是“薄的”，其厚度範圍在約80微米至約120微米之間；或可以是“超薄的”，其厚度範圍在約20微米至約8微米之間。
該被安置的晶圓會接受一第一切割程序，在此程序中該晶圓會沿著一第一組街道及非必要地沿著一第二組街道被切割(例如，使用一分切鋸加以切割)。圖2A，2B，2C顯示沿著該第一組街道11(在此處為N-S街道)切割達到該晶圓中s的深度(其大於最終的晶粒厚度d)的結果，用以在該晶圓的正面上形成平行的溝渠21。該等溝渠界定由側壁25界定出來的條帶(strip)，每一條帶都包括一列相連的晶粒22。在此階段，該等條帶是被留在該等溝渠21的底板處的晶圓物質所連接的。
圖3A，3B，3C顯示沿著第二組街道13(在此處為E-W街道)之(非必要的)切割達到該晶圓中一深度(其小於最終的晶粒厚度)的結果，用以在該晶圓的正面上形成平行的溝渠33。沿著該第二組街道的淺切割的深度可以比該最終的晶粒厚度小很多，在一些例子中，該淺的切割可以近乎零。該淺的切割界定非互連的晶粒邊緣，且可界定部分晶粒非互連側壁37。
該第一晶圓切割程序的第一部分及第二部分(如果有實施的話)可以任何順序來實施；亦即，該第二部分可在第一部分切割之前被實施，或該第一部分可在該第二部分之前實施；且並不是沿著一組街道的所有切割必需在完成沿著另一組街道的切割之前完成。
該第一切割程序的此淺切割部分可完全被省略。然而，實施一淺切割以至少界定該等晶粒邊緣有一些好處；詳言之，例如當一電絕緣塗層於該第一切割程序之後被施用至該陣列時，該塗層將會被形成在由淺切割所界定的該等晶粒邊緣上(及部分的晶粒側壁上)(以及由深切割所界定的晶粒邊緣與側壁上)。之後，當一沿著該第二組街道的後續切割被實施時，該塗層在切割邊緣處的任何撕裂或撕碎都將位在該淺的溝渠中，而不是位在該晶粒正面的邊緣處。
不同的切割深度可被界定。在一例子中，一標準晶圓可具有一約29密耳的厚度，當所想要的晶粒厚度為50微米時，面對該等互連留邊的街道可被切割至一約65微米的深度(比最終的晶粒厚度深約15微米)，且其它街道可被切割至一約15微米的深度，其界定沿著這些街道的晶粒邊緣。
然後，一支撐件49，例如一背磨膠帶，被施用至該晶圓的正面上，且如果稍早有使用一分切膠帶的話，則該分切膠帶被去除掉用以露出該晶圓的背面。然後該晶圓被薄化，例如藉由背磨處理，至該組終的晶粒厚度。所產生的結果被示於圖4A，4B及4C中。因為在此例子中沿著N-S街道的溝渠被形成至一大於該晶粒厚度的深度，所以將晶圓薄化會將留在這些溝渠中的晶圓物質去除掉，而得到的結果是一陣列由側壁(此處為互連晶粒側壁)45所界定且包括一列晶粒42之完全分離的平行條帶44。該底下的支撐件49的一個介於側壁(此處為互連晶粒側壁)45之間的區域41被露出來，這些側壁是稍早被深溝渠21所界定的。一些晶圓物質43留在該第二組街道中(此處為E-W街道)，因為該淺切割(即使是在其被實施時)其深度不足以在晶圓薄化作業時被曝露出來。
在第一切割程序之後，該陣列被安置在一支撐件上，例如一背撐膠帶，且該背磨膠帶被去除掉用以露出該經過薄化的晶圓的正面及分離的條帶。其結果被示於圖5A，5B，5C中。條帶54的背面被施用至該支撐件59。支撐件59的區域51被露出來介於條帶54之間。每一條帶都包括一列晶粒52，其係被該晶圓物質之仍留在該等街道13中的部分43連接。一晶粒準備程序現可被實施在該陣列之外露的部分上；詳言之，許多程序中的任何程序都可被實施在該晶粒的正面上的特徵結構上(譬如，互連墊)，及/或許多程序中的任何程序都可被實施在側壁55上或介於條帶之間的空間中。例如，如果一晶粒附著膜稍早已被施用在該晶圓或該陣列的背面上的話，則該膜層(未示於這些圖中)可藉由將一切割工具(其比第一切割程序中用的切割工具窄)通過該等條帶之間由側壁55所界定的空間來加以切割。或者，如果一絕緣層被施用在該陣列上作為該晶粒準備程序的一部分的話，該絕緣層可在該等晶粒墊上方被選擇性的打開，用以露出墊表面以供稍後的電連接之用；且介於條帶之間的該絕緣層可藉由將一切割工具(其比第一切割程序中用的切割工具窄)通過該等條帶之間由側壁55所界定的空間來加以切割。
如上文中提到的，第一切割程序的淺切割部分(及纏得到之示於圖3A，3B，3C中的結果)可完全被省略。在這些實施例中，沿著第一組街道切割晶圓所得到的陣列(如示於圖2A，2B，2C中者)可如細所述地被薄化。一支撐件49，例如一背磨膠帶，被施用至該晶圓的正面上，且該分切膠帶被去除掉用以露出該晶圓的背面。然後該晶圓被薄化，例如藉由背磨處理，至該組終的晶粒厚度。所產生的結果被示於圖4D，4E及4F中。因為在此例子中沿著N-S街道的溝渠21被形成至一大於該晶粒厚度的深度，所以將晶圓薄化會將留在這些溝渠中的晶圓物質去除掉，而得到的結果是一陣列由側壁(此處為互連晶粒側壁)415所界定且包括一列晶粒412之完全分離的平行條帶414。該底下的支撐件49的一個介於側壁(此處為互連晶粒側壁)415之間的區域41被露出來，這些側壁是稍早被深溝渠21所界定的。第二組街道413(此處為E-W街道)並沒有被切穿，因為該淺切割(即使是在其被實施時)其深度不足以在晶圓薄化作業時被曝露出來。
在該薄化程序之後，一膠帶(譬如，一分切膠帶)被放置在該晶圓陣列的背面上。非必要地，且較佳地在一些實施例中，一晶粒附著膜被放置在該晶圓陣列的背面上，然後該分切膠帶被放置在該附著膜上。該背磨膠帶然後被去除掉以露出該經過薄化的晶圓的正面及分離的條帶。其結果被示於圖5D，5E，5F中。條帶514的背面412被施用至該支撐件59。支撐件59的區域51被露出來介於條帶514之間。每一條帶都包括一列晶粒512，其係被該晶圓物質之仍留在該等街道13中的部分413連接。一晶粒準備程序現可被實施在該陣列之外露的部分上；詳言之，許多程序中的任何程序都可被實施在該晶粒的正面上的特徵結構上(譬如，互連墊)，及/或許多程序中的任何程序都可被實施在側壁515上或介於條帶之間的空間中。例如，如果一晶粒附著膜稍早已被施用在該晶圓或該陣列的背面上的話，則該膜層(未示於這些圖中)可藉由將一切割工具(其比第一切割程序中用的切割工具窄)通過該等條帶之間由側壁515所界定的空間來加以切割。或者，如果一絕緣層被施用在該陣列上作為該晶粒準備程序的一部分的話，該絕緣層可在該等晶粒墊上方被選擇性的打開，用以露出墊表面以供稍後的電連接之用；且介於條帶之間的該絕緣層可藉由將一切割工具(其比第一切割程序中用的切割工具窄)通過該等條帶之間由側壁515所界定的空間來加以切割。
可被有利地在實施第二晶圓切割程序實施前被實施之其它晶粒準備程序都可被使用。這些晶粒準備程序包括，例如，大量形成凸塊於晶粒互連墊上，例如藉由網版印刷；或形成一底凸塊金屬於該頂互連墊上。當該晶粒準備程序需要加熱時，一耐熱膠帶可被用來支撐該陣列。
之後，晶粒的單個化在第二切割程序中被完成，在該程序中該晶圓被切穿(從該陣列的正面或背面皆可)用以去除掉沿著介於晶粒之間的第二組街道存留的晶圓物質。所得到之單個化的晶粒陣列被示於圖6A，6B，6C中。現在，晶粒62被側壁67(在此處為非互連的側壁)及側壁65(在此處為互連側壁)界定。該支撐件69的區域63及支撐件69的區域61在介於晶粒62之間的第二組街道中被露出來。該被單個化的晶粒可在該陣列中被進一步處理，或它們可藉由使用一撿取並放置的工具而從該支撐件上被移除並操縱。
在第一晶圓切割之前晶圓薄化
圖7A至11C顯示在一實施例中晶圓在實施第一晶圓切割程序之前被薄化至預定的晶粒厚度的階段。這些階段包括：將晶圓安置在一支撐件上，譬如一被施用於該晶圓的正面上的背磨膠帶，並將該晶圓薄化至所想要的晶粒厚度(圖7A，7B，7C)；將該經過薄化的晶圓安置在一支撐件上，譬如一被施用於該經過薄化的晶圓的背面上的分切膠帶，並將該背磨膠帶去除掉用以露出該經過薄化的晶圓的正面(圖8A，8B，8C)；實施一第一切割程序，其包括在一第一組街道中(在此為N-S街道)切穿至(且稍微切入)該支撐件(亦即，達到一至少大於該晶粒厚度d的深度s1)(圖9A，9B，9C)及(非必要地)切入到該晶圓中到達一深度s2其小於(且可顯著地小於)該晶圓厚度d(圖10A，10B，10C)。在此階段所得到的結果為一陣列的條帶，彼此被該第一切割程序形成於該第一組街道(N-S街道)中的溝渠分隔開，其中每一條帶都包括一列相連結的晶粒，它們留在第二組街道中的晶圓物質連接。
圖7A，7B，7C顯示一安置在一支撐件79(譬如一被施用於該晶圓的正面上的背磨膠帶)上且被薄化(例如，藉由背研磨)至該最終的晶粒厚度d的晶圓的一部分70。晶粒72係以鋸切街道11及13為界；這些街道分別包含為被切割的晶圓物質71，73。圖7A中所示之該經過薄化的晶圓的背面及包含該等互連墊18之該晶粒72的有效面皆面向該支撐件79。
圖8A，8B，8C顯示出將該經過薄化的晶圓安置在一支撐件(譬如一被施用於該晶圓的背面上的分切膠帶)上並將該背磨膠帶去除掉以露出該經過薄化的晶圓的正面的結果。
圖9A，9B，9C，10A及10C顯示出一第一晶圓切割程序的結果，該晶圓在該程序中沿著一第一組街道及非必要地沿著一第二組街道被切割(例如，藉由使用一分切鋸來切割)。圖9A，9B，9C顯示沿著第一組街道11(在此為N-S街道)切割用以在該晶圓的正面形成平行的溝渠91的結果，該溝渠的深度s1至少與該最終的晶粒厚度d一樣大。因為該晶圓稍早以被薄化至該最終的晶粒厚度d，所以該等溝渠延伸穿過該晶圓並到達或進入到該支撐件79中。該等溝渠界定由側壁95界定的條帶，每一條帶都包括一列94相連接的晶粒92。在此階段，該等條帶彼此係分隔開的，且晶粒92係完全被留在街道13內的晶圓物質所連結。
圖10A，10B，10C顯示(非必要地)沿著第二組街道13(此處為E-W街道)切割用以在該晶圓的正面形成平行的溝渠103的結果，該溝渠的深度s2小於該最終的晶粒厚度d。沿著第二組街道的淺切割的深度可以比該最終的晶粒厚度小很多，在某些例子中，該淺切割可以接近於零。該淺切割至少界定該晶粒102的非互連晶粒邊緣且界定晶粒非互連部分側壁107。
如上文中提到的，第一晶圓切割可實施於不同的階段中：在一(“第一”)階段中該晶圓被沿著第一組街道切割至一至少與晶粒厚度一樣大的深度，及在另一(“第二”)階段中該晶圓被沿著一第二組街道切割至一小於該晶粒厚度的深度。當該第一晶圓切割程序的兩個階段都被實施時，它們可以任何次序來實施；亦即，該非必要的第二階段可自該第一階段之前實施，或該第一階段可在該非必要的第二階段之前實施；且並不是沿著一組街道的所有切割都必需在沿著另一組街道的切割完成之前完成。而且，如上文中提到的，該第二階段可以被省略。
不論形成較淺的溝渠的非必要切割是否被實施，一晶粒準備程序現在可被實施於該陣列之外露的部分上；詳言之，詳言之，許多程序中的任何程序都可被實施在該晶粒的正面上的特徵結構上(譬如，互連墊)，及/或許多程序中的任何程序都可被實施在側壁55上或介於條帶之間的空間中。實以已於上文中提供。
在晶粒準備程序之後，該晶粒可藉由在該第二組街道中(在此處為E-W街道)切割至該晶圓中的一個至少與該晶粒厚度d相同的深度s3而被單個化(圖11A，11B，11C)。因為該晶圓已在稍早被薄化至最終的晶粒厚度d，所以該等溝渠延伸穿透該晶圓到達或進入該支撐件79，如在113處所示。該被單個化的晶粒112可在該陣列中被進一步處理，或或它們可藉由使用一撿取並放置的工具而從該支撐件上被移除並操縱。
在上述的例子中，該晶粒的互連墊沿著該有效區域的相反邊緣被設置成列且成為陣列。在其它的實施例中，該晶粒的互連墊可以只沿著一個邊緣被設置成陣列；亦即，每一晶粒只有一個互連邊緣。或者，在其它的實施例中，該晶粒的互連墊可沿著兩相鄰邊緣被設置成陣列；亦即，每一晶粒可具有兩個互連邊緣其相會於該晶粒的一個角落。該等墊可以此方式被定位於該晶圓內(亦即，原始的晶粒墊可以是被適當地設置的周邊墊)；或者重新繞徑的(rerouting)電路可連接在該晶圓上被提供在所想要的連位置處的墊。
圖15A顯示一晶圓的一部分150，在此晶圓上每一晶粒具有一互連邊緣。該晶粒的有效區域係以在一個方向上平行的鋸切街道151，151’及在一與該方向垂直的另一方向上平行的鋸切街道153為界。街道151，151’為了方便可被稱為“N-S街道”及街道153為了方便可被稱為“E-W街道”。互連墊158沿著每一晶粒152的有效區域的一個邊緣(其界定互連邊緣155)排列成一列156，及互連墊158’沿著每一晶粒152’的有效區域的一個邊緣(其界定互連邊緣155’)排列成一列156’。在此例子中，相鄰的晶粒152，152’各自的互連邊緣面向相反方向，因此，街道151’的兩側面對互連邊緣155’，及街道151及153面對非互連邊緣。
在此一配置中，一第一切割程序可被實施在街道151’且交替平行的街道151未被切割。在上述例子中所用的術語中，街道151’構成一第一組街道，其餘的街道則構成一第二組街道。其結果被示於圖15B中。在前述的例子中，該第一晶圓切割程序在該晶圓的正面形成一深度與該最終晶粒厚度一樣的平行溝渠。該等溝渠界定由互連側壁159界定的條帶157，每一條帶都包括兩列相連接的晶粒152，152’。在晶圓係於第一晶圓切割程序之前被薄化的實施例中，該等溝渠穿透該經過薄化的晶圓(且某一程度進入到)該晶圓支撐件，且該第一晶圓切割程序得到一陣列的完全分離的平行條帶。在該第一晶圓切割程序係在晶圓薄化之前實施的例子中，薄化的結果是一陣列的完全分離的平行條帶157。包含兩列相連的晶粒的條帶比只包含一列相連的晶粒的條帶寬，因此它們與支撐件有一更大的接觸面積。與支撐件有一更大的接觸面積的條帶較不可能在後續對該陣列的操作期間偏移。
該第一切割程序可在此階段被完成；或如前述的例子，一淺切割可非必要地沿著一些或全部的其餘街道實施。實施一第二切割程序去除掉留在其餘街道中的晶圓物質可產生晶粒單個化的結果。
圖16A顯示一晶圓的一部分160，在該晶圓上每一晶粒都具有兩個相鄰的互連邊緣，亦即，在每一晶粒上的兩個相會於該晶粒的一個角落的邊緣。該晶粒的有效區域係以在一個方向上平行的鋸切街道161，161’及在一與該方向垂直的另一方向上平行的鋸切街道163，163’為界。街道161，161’為了方便可被稱為“N-S街道”及街道163，163’為了方便可被稱為“E-W街道”。互連墊168沿著每一晶粒162，162”的有效區域的一個邊緣(其界定互連邊緣165)排列成一列166，及互連墊沿著每一晶粒162’，162”’的有效區域的一個邊緣(其界定互連邊緣165’)排列成一列166’。互連墊178沿著每一晶粒162，162'的有效區域的一個邊緣(其界定互連邊緣175)排列成一列176，及互連墊沿著每一晶粒162”，162”’的有效區域的一個邊緣(其界定互連邊緣175’)排列成一列176’。如該圖所示，每一晶粒都具有對對一N-S街道161’的互連邊緣及一面對一E-W街道163’，163’的互連邊緣。在此例子中，相鄰的晶粒162”，162”’各自的互連邊緣面向相反方向；因此，街道161’，163’的兩側面對互連邊緣，及街道161及163面對非互連邊緣。
在此一配置中，一第一切割程序被實施在街道161’，163’中，且交替的平行街道161，163則未被切割或被部分切割。在上述例子中所用的術語中，街道161’，163’構成一第一組街道，其餘的街道則構成一第二組街道。其結果被示於圖16B中。在前述的例子中，該第一晶圓切割程序在該晶圓的正面形成一深度與該最終晶粒厚度一樣的平行溝渠。該等溝渠界定由互連側壁165，165’及175，175’界定的區塊167，每一區塊都包括四個相連接的晶粒162，162’，162”’162”’。在晶圓係於第一晶圓切割程序之前被薄化的實施例中，該等溝渠穿透該經過薄化的晶圓(且某一程度進入到)該晶圓支撐件，且該第一晶圓切割程序得到一陣列的完全分離的區塊。在該第一晶圓切割程序係在晶圓薄化之前實施的例子中，薄化的結果是一陣列的完全分離的區塊167。包含四個相連的晶粒的區塊比只包含單一晶粒的區塊寬，因此它們與支撐件有一更大的接觸面積。與支撐件有一更大的接觸面積的條帶較不可能在後續對該陣列的操作期間偏移。
該第一切割程序可在此階段被完成；或如前述的例子，一淺切割可非必要地沿著一些或全部的其餘街道實施。實施一第二切割程序去除掉留在其餘街道中的晶圓物質可產生晶粒單個化的結果。
實例：第一晶圓切割於晶圓薄化之前；經過塗覆的晶粒表面及晶粒附著膜
下面的例子顯示在一晶粒分離處理中的詳細步驟，其中至少某些晶粒表面具有一電絕緣的塗層，且該晶粒被提供有一晶粒附著膜。
該處理係以一半導體晶圓開始，其包含半導體電路其界定以鋸切街道為界之有效晶粒區域。每一有效晶粒區域都具有沿著至少一邊緣(互連邊緣)被設置互連墊。該等墊可在從晶圓代工廠提供時就被設置在該晶圓中；或者重新繞徑的(rerouting)電路可被提供在該晶圓上用以將原始的晶粒墊連接至沿著一或多個互連邊緣被設置的互連墊。例如，在晶圓中的晶粒可以是中心墊晶粒。或者，當在該晶圓中的晶粒為周邊墊晶粒時，該等墊可能未能為了終端使用而被適當地設置；該等墊可能未被設置在所想要的互連邊緣上；或者對於所想要連技術而言該等墊被設置成彼此靠得太近。
該晶圓然後接受該第一晶圓切割程序。如上文中提到的，該第一切割程序包括一第一部分，在此部分中切割係被實施在面對互連晶粒邊緣的第一組街道上，從該晶圓的正面切割至一至少與該最終晶粒厚度一樣大的深度。在選擇切割參數，特別是切割寬度及切割深度，時多加小心將會是有好處的。
通常，該鋸口必需比街道寬度來得窄。切割寬度是一處理參數，及當想要讓晶粒墊靠近所得到的晶粒邊緣時，該切割應儘可能地寬，但又不能寬到足以傷害到在晶粒邊緣處的晶粒密封。該街道寬度是由規格或由直接測量來決定，一較窄的鋸切刀被選取；根據一標準規則，該刀片寬度較佳地比該街道寬度小約35微米，且較佳地至少約等於且通常大於該街道寬度的一半。例如，對於一街道寬度為80微米的街道而言，所選取的刀片為可提供至少40微米但小於50微米的切割寬度的刀片；一“DF”刀片(其可提供範圍在40-50微米之間的切割寬度)對於此要求而言是適合的。
如上文中提到的，從第一組街道的切割中獲得的溝渠其深度必需足以讓後續的晶圓薄化將相連的晶粒的條帶或區塊完全分離；亦即，該切割深度必需至少與該最終的晶粒厚度一樣大。在一傳統的“研磨前分切(dice-before-grind)”式晶粒單個化處理中，該切割典型地被切至比該最終的晶粒厚度還大50微米的深度；亦即，對於一50微米厚的晶粒而言，該切割將達到該晶圓內的約100微米的深度(“過切(overcut)”50微米)。對與此一傳統切割而言，背研磨在遭遇到該等溝渠之後仍繼續研磨該晶圓多達50微米。該背研磨工具在薄化處理期間對該晶圓施加應力，且當背研磨期間遭遇到該等溝渠(或某些溝渠)時，這些應力會迫使所得到之分離的晶粒條帶或區塊沒有對準。因此，最好是將背研磨時間限制在接近遭遇所有的溝渠且將所有的條帶或區塊分離所需的時間的最小值，用以限制在遭遇到所有的溝渠之後必需被研磨掉的晶圓物質的數量。根據本發明，這可藉由將切割深度限制為接近該最終的晶粒厚度，亦即，藉由限制該過切，來達成。該切割深度應超過該最終的晶粒厚度很小的量，以容忍在背研磨之後於實際切割上及晶圓厚度上的任何變動。這亦可藉由將該分切鋸程式化成只切割至一只比該晶粒深度稍微深一些(譬如15微米)的目標厚度來達成。例如，對於所想要的晶粒厚度為約50微米而言，該鋸子可被設定為切至一約65微米(過切15微米)的深度。
該切割高度可用各種方式來標示。在一傳統的方式中，該鋸子被設定為切割至該切割台上方一特定的高度。該切割高度係藉由將該晶圓加上該分切膠帶的總厚度減掉該所想要的切割深度來決定的。然後，該鋸子被設定為切割至該切割高度。例如，在傳統的方式中，該當晶圓具有約760微米的厚度且它被安置在一具有約110微米的厚度的分切膠帶上時，該晶圓加上該膠帶的總厚度為870微米；對於所想要的晶粒厚度為50微米及所想要的過切量為50微米而言，該刀片高度被設定為在該切割台上方約770微米。典型地，當該切割高被標示在該切割台上時，50微米的過切量是必需的，用以補償在厚度上的較大變化；15微米的過切量對於使用此傳統方式而言是無法可靠地達成。
在另一種較佳的方式中，該切割深度是從該晶圓的正面來標示，而不是從該切割台標示。此項性能可由Disco公司(日本)所製造的可程式鋸子來提供。在一種方式中，該晶圓被放置在該切割台上，且一測試切割被實施在靠近該晶圓的邊緣處。一非接觸式裝置，譬如像是由Keyence公司(日本)所製造的裝置，被用來測量該測試切割的深度，來校準該設備。然後該鋸子被程式設定，用以切割至該晶圓正面表面下方該所想要的深度。該設備可被程式設定用以在該第一切割程序期間的不同時間間隔(例如，在完成每一街道的切割之後)重新校準。
如上文中提到的，沿著面對互連邊緣的街道實施切割所形成的溝渠界定與互連邊緣相鄰的互連側壁，該等晶粒墊係沿著互連邊緣被排列。該晶粒的正面及互連邊緣及側壁因而變成可供進一步處理來使用。
非必要地，如上文中提到的，該第一切割程序的第二部分可被實施，其對沿著未面對互連邊緣的街道實施切割至一小於該最終的晶粒厚度的深度。一約15微米之淺的溝渠深度是適當的。當此程序被實施時，所得到之淺的渠界定非互連邊緣，及部分非互連側壁，其被額外地提供以作為進一步處理之用。
因為依據本發明該晶粒未被該第一切割程序單個化，所以並不一定要在第一切割程序之前將該晶圓安置在一分切膠帶上。另一方面，一分切膠帶可以在後續的處理期間保護該晶圓陣列的背面。如果一分切膠帶是所想要的話，則在實施該第一切割程序之前，該晶圓被安置在一分切膠帶上，且該分切膠帶被放在一膜層架(例如，一分切環)上。在第一分割程序之後，該分切膠帶在介該晶圓的外緣與該膜層架的內緣之間的位置處被切割，用以讓該晶圓與該膜層架脫離同時將該分切膠帶留在該晶圓的背面上。
在第一切割程序完成之後，因為第一切割程序而在該晶圓上露出來的特徵結構可接受一晶粒準備程序。在此例子中，一聚對二甲苯塗層被施加在該被部分切割的晶圓的所有外露表面上。
一標準的聚對二甲苯處理被使用。該被部分切割的晶圓可用電漿加以清潔(例如，使用氧氣電漿)，且一黏著促進劑可被施用，以確保該聚對二甲苯與該表面的良好黏著。適合的黏著促進劑包括，例如，各種“矽烷”黏著促進劑；甲基丙烯酸矽烷，譬如以“Silquest”為名所販售者，例如“Silquest A-174”。該被部分切割的晶圓(其背面較佳地被一膠帶(例如，分切膠帶)保護)被放置在該聚對二甲苯室中，且聚對二甲苯被沉積在所有外露的表面上，包括晶圓正面，深溝渠的側壁及底部，以及非必要的淺溝渠(如果有的話)的側壁及底面。該聚對二甲苯沉積處理獲得一大致均勻的保形圖層於所有外露表面上。所得到的塗層的厚度可藉由控制處理時間來加以控制。該聚對二甲苯處理被實施，用以提供一連續的塗層，較佳地沒有針孔(pinhole)。在不同的實施例中，可使用不同的聚對二甲苯厚度；例如，具有約2.5微米厚度的聚對二甲苯C塗層即可被使用。在其它的例子中，可使用約10微米厚的塗層厚度。
較厚的聚對二甲苯塗層(如，10微米)會被聚對二甲苯沉積處理之後實施的鋸切所撕裂。聚對二甲苯的保護值會因為在靠近晶粒邊緣處的塗層裂痕而減損。在一溝渠的底部的撕裂痕不會有不利的影響，因此當使用一較厚的聚對二甲苯塗層時，形成淺溝渠的切割是有利的。在另一方面，較薄的聚對二甲苯塗層(例如，2.5微米)較不會被鋸切所撕裂，當使用一較薄的聚對二甲苯塗層時，該第一切割程序的第二階段就不是必要的了。
如上文中提及的，該聚對二甲苯塗層處理是在所有外露的表面上沉積聚對二甲苯，該聚對二甲苯先驅物分子會侵入到極小的空間中。在該晶圓背面上的聚對二甲苯會妨礙後續的背研磨處理。因此，保護該晶圓的背面(例如，藉由將一膠帶留在定位上直到該聚對二甲苯處理完成為止)是有利的，使得不會有聚對二甲苯留在晶圓背面上。在該聚對二甲苯處理完成之後，該分切膠帶從該晶圓背面被去除掉。
一或多個晶粒準備程序可實施。詳言之，在此例子中，當互連墊都被沉積在該被部分切割的晶圓的所有外露表面上的聚對二甲苯塗層所遮蓋時，將要被形成為該晶粒的電互連的互連墊必需被露出來。用來將墊露出來的一特別適合的技術為雷射研磨，且此技術可有利地在晶粒被單個化之前的晶圓階段被實施，使得晶粒沒有被偏移及晶粒(及該等墊)被適當地對準。該雷射設備可被設定及對準，然後被自動化地從一個墊到另一個墊及從一個晶粒到下一個晶粒地步進。
在晶粒準備程序之後，一晶圓薄化程序可被實施，例如藉由使用選擇過的研磨輪(杯，圓盤)所實施的背研磨。該晶圓藉由將該膠帶施用至該晶圓之(被塗上了聚對二甲苯)的正面上而被安裝在一研磨膠帶上。當該分切膠帶(在此處一膠帶被使用)被去除掉之後，該晶圓的背面被露出來以進行背研磨。
遵循一特定的背研磨協定(protocol)是較有利的。在此例子中該協定係有關於在薄化作業期間將該研磨輪對於該晶圓及該晶圓陣列的機械性衝擊最小化，用以將在該陣列中之該等條帶或區塊，或晶粒的偏移最小化，以及將應力在該晶圓上的傳播最小化。將該晶圓薄化處理在多個階段中實施是較佳的；在此例子中，一第一階段使用一粗糙的研磨輪(例如，320粒度)；第二階段使用更細小的研磨輪(例如，一玻璃化的4800粒度)；及一第三階段使用一拋光輪。一玻璃化的(玻璃化無機纖維)輪可從Disco公司(日本)購得。當機械式衝擊藉由使用該玻璃化輪子而被降低時，這些晶粒的條帶或區塊的分離係發生在第二階段。
在此例子中，一晶粒附著膜被被施用至該經過薄化之拋光過的背面上。較佳的晶粒附著膜包括從Hitachi買到的膜(如，FH900)，或從Nitto買到的膜(如，EM500，EM700)，及能夠“固定”一段時間(如，至少4個小時)的薄膜用以確保可靠地黏著至該晶圓陣列上，且可在將研磨膠帶從該正面上去除掉時將偏移減至最小。
當該晶粒附著膜充分地固定時，該研磨膠帶藉由將其撕下來而被去除掉。在一傳統的研磨膠帶去除中，該膠帶係以一從一角落到另一角落的方向從該晶粒被撕下來，例如是在一相對於該等晶粒邊緣為45度的角度方向上。在此例子中，該膠帶較佳地藉由在一平行於該等連邊緣街道(或，對於晶粒塊而言係平行於長的互連邊緣)的方向上撕掉而被去除掉，用以將條帶或區塊上的側向應力最小化。
然後，該晶粒附著膜係在面對互連邊緣的深溝渠中被切割。因為陣列偏移已被最小化，所以該晶粒附著膜切割不會傷害到該晶粒或在互連晶粒側壁上的聚對二甲苯薄膜。當使用一鋸子來實施此切割時，該鋸子必需夠窄，使得它不會碰撞到該晶粒或在該等互連側壁上的聚對二甲苯薄膜。很顯然地，較厚的聚對二甲苯薄膜將佔據較大部分的街道寬度，這將需要一較薄的鋸子。而且，對用於晶粒附著膜的鋸子的控制更精細是較有利的。在一傳統的切割程序中，該鋸子為了第一切割而被對準，之後從一街道至另一街道地步進橫越該晶圓，這有賴於對特定的步進間距的適當對準。在一實施例中，該鋸子在切割被選取的街道或所有街道之前使用與每一街道有關的基準點來加以重新對準/重新校準。在另一實施例中，對每一街道實施數個測 量，且數據可被統計學地加以處理用以決定一對該街道而言最佳的鋸切路徑。
然後，一第二晶圓切割程序被實施，用以一路切穿仍留在沒有面對互連晶粒邊緣的街道中的晶圓物質，以及切穿在這些街道底下的晶粒附著膜，而得到被單個化的晶粒。該被單個化的晶粒陣列現已準備好進行後續的處理，例如包括使用一撿取及放置工具實施的移除與放置。
如上文中提到的，如上文中描述地加以單個化的晶粒可被堆疊起來且晶粒可被晶粒對晶粒地(die-to-die)加以電連接，用以形成一電連接的堆疊式晶粒組件。而且，如上文中提到的，一如上文中描述地加以單個化的晶粒或一晶粒堆可被電連接至底下的電路(例如在一基材或電路板中的電路)。將可被瞭解的是，在各晶粒上將被連接至其它晶粒墊(例如，在一堆疊式晶粒組件中的其它晶粒墊)或連接至底下電路上的結合位置的各種晶粒墊必需被露出來用以完成電接觸。當一先前形成的被動層尚未從該等將被連接的墊或結合位置上被去除掉時，該被動層的選擇性去除必需在單個化處理之後，在晶粒的堆疊之後，或在將該晶粒或晶粒堆放到該支撐件上之後被實施。用來選擇性地去除掉在被選定的墊或位置上的被動層的適合技術包括雷射研磨。
其它的實施例在申請專利範圍內。
120．．．半導體晶圓
120．．．有效區域(晶片)
121．．．鋸切街道
123．．．鋸切街道
130．．．晶粒
131．．．街道
133．．．街道
140．．．晶粒
141．．．街道
141’．．．街道
12．．．有效區域(晶片)
10．．．半導體晶圓
11．．．鋸切街道
13．．．鋸切街道
18．．．互連墊
15．．．相反緣
16．．．墊(列)
19．．．支撐件
w．．．厚度
d．．．最終的晶粒厚度
21．．．溝渠
22．．．相連的晶粒
25．．．側壁
33．．．溝渠
37．．．非互連的側壁
49．．．支撐件
44．．．條帶
42．．．晶粒
41．．．區域
43．．．晶圓物質(留下來的部分)
54．．．條帶
51．．．區域
42．．．背側
59．．．支撐件
52．．．晶粒
55．．．側壁
414．．．條帶
415．．．側壁
412．．．一列晶粒
413．．．第二組街道
514．．．條帶
412．．．背側
515．．．側壁
62．．．晶粒
67．．．側壁
63．．．區域
69．．．支撐件
61．．．區域
s1．．．深度
70．．．部分
45．．．側壁
79．．．支撐件
72．．．晶粒
71．．．未被切割的晶圓物質
73．．．未被切割的晶圓物質
91．．．溝渠
95．．．側壁
92．．．相連的晶粒
94．．．列
103．．．溝渠
s2．．．深度
102．．．晶粒
s3．．．深度
150．．．部分
151．．．鋸切街道
151’．．．鋸切街道
153．．．鋸切街道
158．．．互連墊
156．．．列
155．．．互連邊緣
158’．．．互連墊
156’．．．列
155’．．．互連邊緣
152．．．相連的晶粒
152’．．．相連的晶粒
157．．．條帶
160．．．部分
161．．．鋸切街道
161’．．．鋸切街道
163．．．鋸切街道
163’．．．鋸切街道
168．．．互連墊
166．．．列
166’．．．列
165．．．互連邊緣
165’．．．互連邊緣
162．．．晶粒
162”．．．晶粒
162”’．．．晶粒
178．．．互連墊
175．．．互連邊緣
175’．．．互連邊緣
176’．．．列
167．．．區塊
162’．．．晶粒
圖1A-6C為示意性的圖式其顯示在一用來提供一晶圓陣列中的單個化晶粒處理的實施例中的階段。
圖7A-11C為示意性圖式其顯示在另一用來提供一晶圓陣列中的單個化晶粒處理的實施例中的階段。
在前述的圖中，圖號帶有“A”的圖為平面圖，圖案帶有“B”及“C”的圖顯示的是垂直於彼此的剖面圖；例如，圖1B所示的剖面圖係沿著圖1A中的B-B線所取的剖面，圖1C所示的剖面圖係弦著圖1A中的C-C線所取的剖面。而且，在前述的圖式中，帶有“D”，“E”及“F”的圖顯示的是一處理的替代階段。
圖12為一示意平面圖其顯示一具有積體電路晶片區域之半導體晶圓的正面(有效面)的一部分。
圖13A及14A為示意平面圖其顯示在一陣列的一部分中之被單個化的半導體晶粒，其係藉以圖12所示之傳統的方式鋸切一晶圓而形成的，其顯示出晶粒偏移。
圖13B及14B為示意平面圖其分別顯示圖13A及14A中被標記為B的部分的放大圖式。
圖15A及16A為示意平面圖其顯示一具有積體電路晶片區域之半導體晶圓的正面(有效面)的一部分。
圖15B及16B為示意平面圖其分別顯示實施一根據本發明的一實施例的第一晶圓切割程序而形成的晶圓陣列。
18．．．互連墊
41．．．區域
42．．．背側
43．．．晶圓物質(留下來的部分)
44．．．條帶
45．．．側壁
49．．．支撐件

Claims (24)

  1. 一種準備單個化(singulated)半導體晶粒的方法，其包含：提供一具有一正面的晶圓，半導體晶片有效區域(active regions)被形成在該正面上，該等有效區域係以鋸切街道為界，該等有效區域具有互連墊，該等互連墊被設置在一沿著其一互連邊緣的互連留邊(margin)內；實施一第一晶圓切割程序，其中切割係沿著一第一組街道被實施，從該正面被切至一至少與一預定的晶粒厚度一樣大的深度；實施一晶粒準備程序；及沿著一第二組街道實施一第二晶圓切割程序，其完全穿透薄化的晶圓陣列。
  2. 如申請專利範圍第1項之方法，其中該第一晶圓切割程序更包含沿著該第二組街道實施切割至一小於該預定的晶粒厚度的深度。
  3. 如申請專利範圍第1項之方法，其中該第一晶圓切割程序界定晶粒邊緣，且實施該第一晶圓切割程序中的該等切割至一至少與該預定的晶粒厚度一樣大的深度以界定晶粒側壁。
  4. 如申請專利範圍第2項之方法，其中該第一晶圓切割程序界定晶粒邊緣，且實施該第一晶圓切割程序中的該等切割至一至少與該預定的晶粒厚度一樣大的深度以界定晶粒側壁。
  5. 如申請專利範圍第1項之方法，其中該第一組街道包括面對互連晶粒邊緣的街道，且實施該等切割至一至少與該晶粒厚度一樣的深度以界定互連邊緣及互連側壁。
  6. 如申請專利範圍第1項之方法，其中該晶粒準備程序包括施加一電絕緣於外露的晶圓表面上。
  7. 如申請專利範圍第3項之方法，其中該晶粒準備程序包括施加一電絕緣於至少該等互連邊緣上。
  8. 如申請專利範圍第3項之方法，其中該晶粒準備程序包括施加一電絕緣於至少該等互連側壁上。
  9. 如申請專利範圍第1項之方法，其更包含將該晶圓薄化至該預定的晶粒厚度。
  10. 如申請專利範圍第9項之方法，其中薄化該晶圓得到一陣列之相連接的晶粒的分離條帶。
  11. 如申請專利範圍第9項之方法，其中薄化該晶圓得到一陣列之相連接的晶粒的分離區塊。
  12. 如申請專利範圍第9項之方法，其更包含施加一電絕緣層於該被薄化的晶圓的背面上。
  13. 一種準備單個化(singulated)半導體晶粒的方法，其包含：提供一具有一正面的晶圓，半導體晶片有效區域(active regions)被形成在該正面上，該等有效區域係以鋸切街道為界，該等有效區域具有互連墊，該等互連墊被設置在一沿著其一互連邊緣的互連留邊(margin)內；將該晶圓薄化至一預定的晶粒厚度； 實施一第一晶圓切割程序，其中切割係沿著一第一組街道被實施，從該正面被切至一至少與一預定的晶粒厚度一樣大的深度；實施一晶粒準備程序；及沿著一第二組街道實施一第二晶圓切割程序，其完全穿透該薄化的晶圓陣列。
  14. 如申請專利範圍第13項之方法，其中該第一晶圓切割程序更包含沿著該第二組街道實施切割至一小於該預定的晶粒厚度的深度。
  15. 如申請專利範圍第13項之方法，其中該第一晶圓切割程序界定晶粒邊緣，且實施該第一晶圓切割程序中的該等切割至一至少與該預定的晶粒厚度一樣大的深度以界定晶粒側壁。
  16. 如申請專利範圍第14項之方法，其中該第一晶圓切割程序界定晶粒邊緣，且實施該第一晶圓切割程序中的該等切割至一至少與該預定的晶粒厚度一樣大的深度以界定晶粒側壁。
  17. 如申請專利範圍第13項之方法，其中該第一組街道包括面對互連晶粒邊緣的街道，且實施該等切割至一至少與該晶粒厚度一樣的深度以界定互連邊緣及互連側壁。
  18. 如申請專利範圍第13項之方法，其中該晶粒準備程序包括施加一電絕緣於外露的晶圓表面上。
  19. 如申請專利範圍第17項之方法，其中該晶粒準備程序包括施加一電絕緣於至少該等互連邊緣上。
  20. 如申請專利範圍第17項之方法，其中該晶粒準備程序包括施加一電絕緣於至少該等互連側壁上。
  21. 如申請專利範圍第13項之方法，其中實施該第一晶圓切割程序得到一陣列之相連接的晶粒的分離條帶。
  22. 如申請專利範圍第21項之方法，其中實施該第一晶圓切割程序得到一陣列之相連接的晶粒的分離區塊。
  23. 如申請專利範圍第13項之方法，更包含施加一電絕緣層於該被薄化的晶圓的背面上。
  24. 一種半導體晶粒區塊或半導體晶粒列的陣列，該等晶粒區塊或晶粒列在一第一組街道處被分離，且在每一區塊或列中的晶粒被一第二組街道中的晶圓物質連接。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923349B2 (en) * 2007-06-19 2011-04-12 Vertical Circuits, Inc. Wafer level surface passivation of stackable integrated circuit chips
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
US8178978B2 (en) 2008-03-12 2012-05-15 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
US8587088B2 (en) 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
JP2012195388A (ja) * 2011-03-15 2012-10-11 Toshiba Corp 半導体装置の製造方法及び半導体装置
TWI450325B (zh) * 2012-03-22 2014-08-21 Alpha & Omega Semiconductor 一種支援從晶圓背面實施切割的晶片封裝方法
US8975162B2 (en) 2012-12-20 2015-03-10 Applied Materials, Inc. Wafer dicing from wafer backside
WO2015063649A1 (en) * 2013-10-29 2015-05-07 Koninklijke Philips N.V. Separating a wafer of light emitting devices
JP6696897B2 (ja) 2013-10-29 2020-05-20 ルミレッズ ホールディング ベーフェー 発光デバイスのウエハを分離する方法
JP6377936B2 (ja) * 2014-04-01 2018-08-22 エイブリック株式会社 半導体ウェハ
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
JP2018074083A (ja) * 2016-11-02 2018-05-10 株式会社ディスコ ウエーハの加工方法
CN113053770B (zh) * 2021-03-15 2024-03-08 上海华力微电子有限公司 一种晶圆切割方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200425356A (en) * 2002-12-09 2004-11-16 Advanced Interconnect Tech Ltd Package having exposed integrated circuit device
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
TW200527549A (en) * 2004-02-05 2005-08-16 United Microelectronics Corp Ultra-thin wafer level stack packaging method and structure using thereof
TW200721471A (en) * 2005-09-01 2007-06-01 Micron Technology Inc Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level

Family Cites Families (208)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147968A (en) * 1977-05-30 1978-12-23 Hitachi Ltd Thick film circuit board
US4323914A (en) * 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
US4363076A (en) * 1980-12-29 1982-12-07 Honeywell Information Systems Inc. Integrated circuit package
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS6149432A (ja) * 1984-08-18 1986-03-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH063819B2 (ja) * 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5334872A (en) * 1990-01-29 1994-08-02 Mitsubishi Denki Kabushiki Kaisha Encapsulated semiconductor device having a hanging heat spreading plate electrically insulated from the die pad
US5311401A (en) * 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
US5331591A (en) * 1993-02-01 1994-07-19 At&T Bell Laboratories Electronic module including a programmable memory
FR2704690B1 (fr) 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
IL106892A0 (en) 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US6255726B1 (en) 1994-06-23 2001-07-03 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US5891761A (en) * 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US5698895A (en) * 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US6228686B1 (en) * 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
US5434745A (en) * 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
JP3233535B2 (ja) * 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
US5616953A (en) * 1994-09-01 1997-04-01 Micron Technology, Inc. Lead frame surface finish enhancement
US5619476A (en) * 1994-10-21 1997-04-08 The Board Of Trustees Of The Leland Stanford Jr. Univ. Electrostatic ultrasonic transducer
US5466634A (en) * 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
DE69621983T2 (de) * 1995-04-07 2002-11-21 Shinko Electric Ind Co Struktur und Verfahren zur Montage eines Halbleiterchips
US5721151A (en) 1995-06-07 1998-02-24 Lsi Logic Corporation Method of fabricating a gate array integrated circuit including interconnectable macro-arrays
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5538758A (en) * 1995-10-27 1996-07-23 Specialty Coating Systems, Inc. Method and apparatus for the deposition of parylene AF4 onto semiconductor wafers
JP3527350B2 (ja) * 1996-02-01 2004-05-17 株式会社ルネサステクノロジ 半導体装置
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5880530A (en) * 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
JP3685585B2 (ja) * 1996-08-20 2005-08-17 三星電子株式会社 半導体のパッケージ構造
US6034438A (en) * 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
US6962829B2 (en) * 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US6664616B2 (en) * 1996-11-21 2003-12-16 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
JP3779789B2 (ja) * 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2980046B2 (ja) * 1997-02-03 1999-11-22 日本電気株式会社 半導体装置の実装構造および実装方法
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US6271598B1 (en) * 1997-07-29 2001-08-07 Cubic Memory, Inc. Conductive epoxy flip-chip on chip
WO1999009599A2 (en) 1997-08-21 1999-02-25 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US5888850A (en) * 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6138349A (en) 1997-12-18 2000-10-31 Vlt Corporation Protective coating for an electronic device
US6624505B2 (en) 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
JP3891678B2 (ja) 1998-03-11 2007-03-14 松下電器産業株式会社 半導体装置
US6315856B1 (en) * 1998-03-19 2001-11-13 Kabushiki Kaisha Toshiba Method of mounting electronic component
DE19833713C1 (de) * 1998-07-27 2000-05-04 Siemens Ag Verfahren zur Herstellung eines Verbundkörpers aus wenigstens zwei integrierten Schaltungen
JP3516592B2 (ja) 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
US6175158B1 (en) * 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
US6303977B1 (en) 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
US6297657B1 (en) * 1999-01-11 2001-10-02 Wentworth Laboratories, Inc. Temperature compensated vertical pin probing device
JP2000269411A (ja) 1999-03-17 2000-09-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
EP1041624A1 (en) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
US6338980B1 (en) 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2001183415A (ja) 1999-12-28 2001-07-06 Molex Inc ベアチップ用ｉｃソケット
JP3879351B2 (ja) 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
DE10004941A1 (de) 2000-02-06 2001-08-09 Reimer Offen Temperierter Probennehmer für Flüssigkeiten
JP2001223323A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
WO2001064344A2 (en) 2000-03-02 2001-09-07 Microchips, Inc. Microfabricated devices for the storage and selective exposure of chemicals and devices
US6384473B1 (en) * 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6335224B1 (en) 2000-05-16 2002-01-01 Sandia Corporation Protection of microelectronic devices during packaging
US6956283B1 (en) 2000-05-16 2005-10-18 Peterson Kenneth A Encapsulants for protecting MEMS devices during post-packaging release etch
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
WO2001097277A1 (fr) * 2000-06-16 2001-12-20 Matsushita Electric Industrial Co., Ltd. Procede d'encapsulation de pieces electroniques et une telle encapsulation
US6525413B1 (en) * 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
JP4361670B2 (ja) * 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
US6593648B2 (en) * 2000-08-31 2003-07-15 Seiko Epson Corporation Semiconductor device and method of making the same, circuit board and electronic equipment
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
US6580165B1 (en) * 2000-11-16 2003-06-17 Fairchild Semiconductor Corporation Flip chip with solder pre-plated leadframe including locating holes
DE10103186B4 (de) * 2001-01-24 2007-01-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiter-Chip
US20020100600A1 (en) 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
JP2002305286A (ja) * 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
US6910268B2 (en) 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
WO2002096389A1 (en) 2001-05-30 2002-12-05 Microchips, Inc. Conformal coated microchip reservoir devices
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US20030006493A1 (en) 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US20030038353A1 (en) * 2001-08-23 2003-02-27 Derderian James M. Assemblies including stacked semiconductor devices separated by discrete conductive elements therebetween, packages including the assemblies, and methods
US7518223B2 (en) 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6569709B2 (en) 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
JP2003142518A (ja) 2001-11-02 2003-05-16 Nec Electronics Corp 半導体製造装置、半導体製造方法、半導体装置及び電子装置
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
US6627509B2 (en) * 2001-11-26 2003-09-30 Delaware Capital Formation, Inc. Surface flashover resistant capacitors and method for producing same
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
DE10202881B4 (de) * 2002-01-25 2007-09-20 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
US6802446B2 (en) 2002-02-01 2004-10-12 Delphi Technologies, Inc. Conductive adhesive material with metallurgically-bonded conductive particles
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
USD475981S1 (en) * 2002-03-29 2003-06-17 Mitsubishi Denki Kabushiki Kaisha Integrated circuits substrate
US7340181B1 (en) 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP4081666B2 (ja) 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
US7268005B2 (en) 2002-10-30 2007-09-11 Finisar Corporation Apparatus and method for stacking laser bars for uniform facet coating
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP4381675B2 (ja) 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
US6881610B2 (en) 2003-01-02 2005-04-19 Intel Corporation Method and apparatus for preparing a plurality of dice in wafers
JP2004214548A (ja) 2003-01-08 2004-07-29 Mitsubishi Electric Corp 部品内蔵基板型モジュール、それを搭載した基板、部品内蔵基板型モジュールの製造方法、および部品内蔵基板型モジュールを搭載した基板の製造方法
US7035113B2 (en) 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
JPWO2004070809A1 (ja) 2003-02-06 2006-05-25 株式会社半導体エネルギー研究所 表示装置の作製方法
KR100499289B1 (ko) 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP3772984B2 (ja) 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
TWI231023B (en) 2003-05-27 2005-04-11 Ind Tech Res Inst Electronic packaging with three-dimensional stack and assembling method thereof
EP1636842B1 (en) 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
JP2005005380A (ja) 2003-06-10 2005-01-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3842759B2 (ja) 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
TWM243783U (en) 2003-06-30 2004-09-11 Innolux Display Corp Structure of chip on glass
JP2007528120A (ja) 2003-07-03 2007-10-04 テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ 集積回路装置をパッケージングする方法及び装置
JP3718205B2 (ja) 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
KR20050009036A (ko) 2003-07-15 2005-01-24 삼성전자주식회사 적층 패키지 및 그 제조 방법
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US20050067694A1 (en) * 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
US7064010B2 (en) 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
US7064069B2 (en) 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
JP4198072B2 (ja) 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP3811160B2 (ja) 2004-03-09 2006-08-16 株式会社東芝 半導体装置
KR100890073B1 (ko) 2004-03-23 2009-03-24 텍사스 인스트루먼츠 인코포레이티드 수직으로 적층된 반도체 장치 및 그 제조 방법
US7095105B2 (en) 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7245021B2 (en) * 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
US20050251031A1 (en) 2004-05-06 2005-11-10 Scimed Life Systems, Inc. Apparatus and construction for intravascular device
US7239020B2 (en) 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
US7125747B2 (en) * 2004-06-23 2006-10-24 Advanced Semiconductor Engineering, Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
TWI236110B (en) 2004-06-25 2005-07-11 Advanced Semiconductor Eng Flip chip on leadframe package and method for manufacturing the same
JP2006019493A (ja) 2004-07-01 2006-01-19 Disco Abrasive Syst Ltd ウェーハの分割方法
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
JP4424351B2 (ja) 2004-09-08 2010-03-03 パナソニック株式会社 立体的電子回路装置の製造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
US7566634B2 (en) 2004-09-24 2009-07-28 Interuniversitair Microelektronica Centrum (Imec) Method for chip singulation
US8324725B2 (en) 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
DE102004052921A1 (de) 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
JP2006140294A (ja) 2004-11-11 2006-06-01 Fujitsu Ltd 半導体基板、半導体装置の製造方法及び半導体装置の試験方法
JP4613590B2 (ja) 2004-11-16 2011-01-19 セイコーエプソン株式会社 実装基板及び電子機器
KR100626618B1 (ko) 2004-12-10 2006-09-25 삼성전자주식회사 반도체 칩 적층 패키지 및 제조 방법
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
US20060267173A1 (en) 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7351657B2 (en) 2005-06-10 2008-04-01 Honeywell International Inc. Method and apparatus for applying external coating to grid array packages for increased reliability and performance
JP2006351793A (ja) 2005-06-15 2006-12-28 Fujitsu Ltd 半導体装置
US7196262B2 (en) 2005-06-20 2007-03-27 Solyndra, Inc. Bifacial elongated solar cell devices
KR100629498B1 (ko) 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP4731241B2 (ja) * 2005-08-02 2011-07-20 株式会社ディスコ ウエーハの分割方法
JP2007073803A (ja) 2005-09-08 2007-03-22 Toshiba Corp 半導体装置及びその製造方法
JP4750523B2 (ja) * 2005-09-27 2011-08-17 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2007134486A (ja) 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
US7981726B2 (en) 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7408243B2 (en) 2005-12-14 2008-08-05 Honeywell International Inc. High temperature package flip-chip bonding to ceramic
US20070158799A1 (en) 2005-12-29 2007-07-12 Chin-Tien Chiu Interconnected IC packages with vertical SMT pads
US20070158807A1 (en) 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
TWI284971B (en) 2006-01-26 2007-08-01 Siliconware Precision Industries Co Ltd Multichip stack structure
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8710675B2 (en) 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
US7429521B2 (en) 2006-03-30 2008-09-30 Intel Corporation Capillary underfill of stacked wafers
US7732912B2 (en) 2006-08-11 2010-06-08 Tessera, Inc. Semiconductor chip packages and assemblies with chip carrier units
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
JP2008071953A (ja) 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
KR100813624B1 (ko) 2006-10-25 2008-03-17 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8154881B2 (en) 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
US20080180242A1 (en) 2007-01-29 2008-07-31 Cottingham Hugh V Micron-scale implantable transponder
US20080203566A1 (en) 2007-02-27 2008-08-28 Chao-Yuan Su Stress buffer layer for packaging process
JP2008236688A (ja) 2007-03-23 2008-10-02 Hitachi Ltd テレビ放送受信装置
US7638869B2 (en) 2007-03-28 2009-12-29 Qimonda Ag Semiconductor device
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
JP5110995B2 (ja) 2007-07-20 2012-12-26 新光電気工業株式会社 積層型半導体装置及びその製造方法
JP5049684B2 (ja) 2007-07-20 2012-10-17 新光電気工業株式会社 積層型半導体装置及びその製造方法
WO2009017758A2 (en) 2007-07-27 2009-02-05 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
CN101861646B (zh) 2007-08-03 2015-03-18 泰塞拉公司 利用再生晶圆的堆叠封装
US7906853B2 (en) 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
WO2009052150A1 (en) 2007-10-18 2009-04-23 Vertical Circuits, Inc. Chip scale stacked die package
KR20090059754A (ko) 2007-12-07 2009-06-11 삼성전자주식회사 표시 기판 및 표시 기판의 제조 방법
US8178978B2 (en) 2008-03-12 2012-05-15 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
WO2009154761A1 (en) 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
WO2010141311A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
TW200425356A (en) * 2002-12-09 2004-11-16 Advanced Interconnect Tech Ltd Package having exposed integrated circuit device
TW200527549A (en) * 2004-02-05 2005-08-16 United Microelectronics Corp Ultra-thin wafer level stack packaging method and structure using thereof
TW200721471A (en) * 2005-09-01 2007-06-01 Micron Technology Inc Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level

Also Published As

Publication number Publication date
US20090315174A1 (en) 2009-12-24
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