JPS6149432A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6149432A
JPS6149432A JP59171937A JP17193784A JPS6149432A JP S6149432 A JPS6149432 A JP S6149432A JP 59171937 A JP59171937 A JP 59171937A JP 17193784 A JP17193784 A JP 17193784A JP S6149432 A JPS6149432 A JP S6149432A
Authority
JP
Japan
Prior art keywords
electrodes
semiconductor element
lead group
substrate
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59171937A
Other languages
English (en)
Other versions
JPH0332914B2 (ja
Inventor
Kenzo Hatada
畑田　賢造
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP59171937A priority Critical patent/JPS6149432A/ja
Publication of JPS6149432A publication Critical patent/JPS6149432A/ja
Priority to US07/040,769 priority patent/US4784972A/en
Publication of JPH0332914B2 publication Critical patent/JPH0332914B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4822—Beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring the bump preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体素子の電極に外部回路との接続用リード
群を簡便に接続する方法に関するものである。
従来例の構成とその問題点 近年、ＩＣ，ＬＳＩ等の半導体素子は各種の家庭電化製
品、産業用機器の分野へ導入されている０これら家庭電
化製品、産業用機器は省資源化、少電力化のためにある
いは利用範囲を拡大させるために、小型化、薄型化のい
わゆるボータプル化が促進されてきている。
半導体素子においてもポータプル化に対応するために、
パッケージングの小型化、薄型化が要求されてきている
。拡散工程、電極配線工程の終了したシリコンスライス
は半導体素子単位のチップに切断され、チップの周辺に
設けられたアルミ電極端子から外部端子へ電極リードを
取出して取扱いやすくしまた機械的保護のためにパッケ
ージングされる。通常、これら半導体素子のパッケージ
ングにはＤＩＬ、チップキャリヤ、フリップテップ、テ
ープキャリヤ方式等が用いられている。この中で接続箇
所の信頼性が高く、小型化、薄型化のパッケージングを
提供できるものとして、フリップチップとテープキャリ
ヤ方式がある。フリップテップ方式は、半導体素子上の
電極端子上にバリヤメタルと呼ばれる多層金属膜を設け
、さらに、この多層金属膜上に電気メツキ法により金属
突起を設け、前記金属突起を回路基板の配線パターンに
一括接合する方式である。またテープキャリヤ方式は前
記フリップチップ方式と同様に、半導体素子上の電極端
子上にバリヤメタルを介して電気メツキ法により金属突
起を形成する。そして、一定幅の長尺のポリイミドテー
プ上に金属リード端子を設け、半導体素子の電極端子上
の金属突起とリード端子とを、電極端子数に無関係に同
時に一括接続するものである。しかしながらこれらフリ
ップチップ、テープキャリヤ方式も次の様な問題がある
。゛ フリップチップおよびテープキャリヤ方式は、半導体素
子の電極端子上に金属突起を形成するための工程として
多層電極膜を形成するための蒸着工程、電解メッキ用マ
スクを形成するためのフォトリソ工程、電解メッキで金
属突起を形成するためのメッキ工程そして、不要の前記
多層電極膜を除去するためのエソテング工程を必要とし
、これらの工程によって、半導体素子に損傷を与え、こ
の工程での歩留りを低下さし、金属突起形成工程のコス
トを高価にしていた。またフリップテップ方式において
は、半導体素子の電極端子上に形成した金属突起を回路
基板の配線パターンに直接接合するために、前記回路基
板に熱膨張や機械的歪が発生すると、その応力を緩和で
きず、金属突起の接合部分や半導体素子を破損せしめ完
全な電気的不良を多発せしめていた。一方フィルムキャ
リャ方式においては、半導体素子の電極端子上に形成し
た金属突起と金属リード端子を接合し、この金属端子を
利用して電気的測定を行なった後、前記金属リード端子
を所定の長さに切断し、これを回路基板の配線パターン
に接合していた。このために、フリップチップ方式で問
題となった回路基板の熱膨張や機械的歪を前記リード端
子で完全に緩和でき、接合の信頼性が著じるしく高いも
のであるが、金属リードを形成した前記ポリイミドテー
プの製造コストが著しるしく高く、汎用性を欠くもので
ある。
発明の目的 本発明はこのような従来の問題に鑑み、回路基板の膨張
やそりに対応し接続不良が発生しないばかりか、半導体
素子の歩留りを低下させない安価な接続方法を提供する
ことを目的とする。
発明の構成 本発明は、基板上に半導体素子の電極と対応した位置に
突起を有し、前記半導体素子の端外へ延在するリード群
を形成しておき、前記リード群の突起とを接合せしめ、
基板上のリード群を剥離・転写し、半導体素子の電極上
に形成する構成である。
実施例の説明 第１図で本発明の詳細な説明する。リード群２を形成す
る基板１はセラミック、ガラス等の絶縁体を母体として
構成され、リード群２は半導体素子６の電極６と相対す
る位置に突起３を有し、半導体素子の端外へ延在４した
構成である。またリード群２はメッキ法または印刷法等
により基板１上に形成され、その材料はＡｕ、半田、Ｃ
ｕ。
Ａｑ等であって、少なくとも半導体素子５の電極６と合
金化しやすい材料である。
半導体素子６をツール７で吸引し、前記半導体素子６の
電極（例えばアルミ）６とリード群２の突起３とを位置
合せする（第１図ａ）。次いで、ソール７を下降８せし
め、ツール７により加圧・加熱すれば、半導体素子５の
電極６とリード群２の突起３とが接合されツールを上昇
９せしむればリード群２は基板１から剥離され丁度、半
導体素子の電極にビーム・リードが形成された状態とな
る（第１図ｂ）。ここでリード群２がＡｕで構成される
ならば、Ａｕ−Ａ７の合金で半導体素子６の電極６とリ
ード群は接合されるものであり、また、リード群がＡｕ
　　、半導体素子の電極がＡｕで構成されればＡｕ−Ａ
ｕの圧着で接合される。捷たツール７の加圧力はリード
群１本当り３ｏ〜１００７で、温度は３５０〜５５０１
：、加圧時間０．２〜１．６秒で確実な接合が得られる
。
次にリード群を形成するための基板の構成例について説
明する。リード群には半導体素子の電極との接合を完全
に実施するために突起が形成される。この突起によりツ
ールの加圧・加熱時に集中的に電極に荷重が作用し、よ
り合金化を作シやすくするものである。第２図において
半導体素子の電極と対応する位置の基板１上に突起１ｏ
が形成され、基板１の表全面にわたシ導電膜１１が形成
される。導電膜１１はＰｔ、Ｐｄ、ｉｔｏ膜で構成され
メッキ処理が行なえ、かつ剥離が容易な材料を用いる。
メッキ用のマスク１２　、１２’はリード群２を形成す
るパターンを有し、ＳｉＯ２，Ｓ　１　ａ　Ｎ４＋　Ａ
　Ｚ２０ｓやポリイミド膜等の比較的耐熱性のある材料
で構成される。導電膜１１をメッキ用の一方の電極と５
．シて電解メッキ処理すれば破線の如くにリード群が形
成される。リード群２は基板１の突起１ｏに相当する領
域は、他の領域よりも高く、すなわち突起を有するリー
ド群を得ることができる。半導体素子の電極にリード群
を転写・接合した後、基板１は再度メッキ処理すれば、
あらたにリード群を形成できるものである。
第３図によって基板の他の構成例を説明する。
基板１′上において、半導体素子の電極と相対する領域
の導電膜１１′と延在する他の領域の導電膜１１′との
比抵抗が異なる。導電膜１１′は低い抵抗を有し、導電
膜１１′は導電膜１１′よりも高い抵抗を示し、例えば
導電膜１１′と１１”とは同一材質で抵抗値の異なる構
成であっても良いし、異種材料で構成しても良い。次い
でリード群を形成するためのメッキ用マスク１２　、１
２’を形成する。メッキ用マスクの材料は第２図の構成
と同一である。
第３図の構成でメッキ処理すれば、抵抗値の高い所はメ
ッキ溶液中において、電界が低くなるので形成されるメ
ッキ厚が薄くなり、逆に抵抗値の低い所はメッキ厚が厚
くなる。したがって抵抗値の低い導電膜１１′上には厚
く、導電膜１１″上には薄く形成されるので突起を有し
たリード群２を形成できる。また抵抗値の高い領域は一
般にメッキの附着力も弱いので、半導体素子の電極に転
写・接合する際に、容易に基板から剥離しやすい効果が
ある。
実施例ではリードの形成をメッキ法で行なったが、印刷
法により形成することもできる。
次に本発明の半導体装置を基板に実装する場合を説明す
る。リード群を半導体素子の電極に接合すれば、半導体
素子の端外ヘリード群が延在した構造となるから、第４
図の如くリード群２に電気特性測定用の探針を接触させ
れば、容易に半導体素子の電気的検査を行なうことがで
きる。次に検査の終了した半導体素子６は、回路基板２
６の配線パターン２７にフェイスダウンの形で半田づけ
２８固定しても良いしく第５図ａ）、回路基板２６′に
凹部２９を設け、これに半導体素子６を挿入し、配線パ
ターン２７′と半田づけ２８′シ固定することにより（
第５図ｂ）実装するものである０発明の効果 （１）半導体素子の電極へのリード形成が、−回のみの
接合工程でしかも一括して形成できる。このため半導体
素子へのリード形成のための設備が著しるしく簡略し、
かつ材料および製造コストが安価になる。
（２）リード群が半導体素子の端外へ延在した構成であ
るため、リード群の接合後に半導体素子の電気的検査が
容易に行なう、不良の半導体素子を回路基板に搭載する
事がないから実装の歩留りおよび信頼度が高い。また、 （３）リード群が半導体素子の端外へ延在した構成であ
るため、そのまま回路基板上に搭載できるため、余分な
工程、設備が不用であり、著しるしく信頼性が高く、製
造コス＋が安価になる。
（４）　　また、リード群を形成する基板も何回も繰返
しメッキ処理できるので、リード群の形成費用を著しる
しく安価にできる。
【図面の簡単な説明】
第１図ａ、ｂは本発明の一実施例の工程を示す断面図、
第２図、第３図は本発明のリード群を形成するための基
板の実施例を示す断面図、第４図は検査方法を示す断面
図、第６図ａ、ｂは本発明の半導体装置の実装例を示す
断面図である。 １・・・・・・基板、２・・・・・・リード群、６・・
・・・・素子、６・・・・・・％Ｅ極、７・・・・・・
ツール。 代理人の氏名　弁理士　中　尾　敏　男　はが１名ご ＩＪ３図

Claims (3)

    【特許請求の範囲】
  1. （１）基板上に形成され、少なくとも半導体素子の電極
    と対応し、前記半導体素子の端外へ延在するリード群と
    前記半導体素子の電極とを位置合せ、加圧・加熱せしめ
    、前記リード群を前記基板上から剥離し前記半導体素子
    の電極に接合することを特徴とする半導体装置の製造方
    法。
  2. （２）リード群の半導体素子の電極と対応する位置に突
    起が形成されていることを特徴とする特許請求の範囲第
    １項記載の半導体装置の製造方法。
  3. （３）リード群を形成する基板の金属膜において、リー
    ド群の突起を形成する領域の金属膜が低抵抗、その他の
    領域が比較的高抵抗を有することを特徴とする特許請求
    の範囲第１項記載の半導体装置の製造方法。
JP59171937A 1984-08-18 1984-08-18 半導体装置の製造方法 Granted JPS6149432A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59171937A JPS6149432A (ja) 1984-08-18 1984-08-18 半導体装置の製造方法
US07/040,769 US4784972A (en) 1984-08-18 1987-04-17 Method of joining beam leads with projections to device electrodes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59171937A JPS6149432A (ja) 1984-08-18 1984-08-18 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS6149432A true JPS6149432A (ja) 1986-03-11
JPH0332914B2 JPH0332914B2 (ja) 1991-05-15

Family

ID=15932589

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59171937A Granted JPS6149432A (ja) 1984-08-18 1984-08-18 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4784972A (ja)
JP (1) JPS6149432A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0218946A (ja) * 1988-07-06 1990-01-23 Rohm Co Ltd Ｉｃの実装方法および実装装置
JP2007329491A (ja) * 1994-11-15 2007-12-20 Formfactor Inc 柔軟性ワイヤからの電気的接触構造

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63160352A (ja) * 1986-12-24 1988-07-04 Semiconductor Energy Lab Co Ltd 半導体装置の実装方法
JPH0793390B2 (ja) * 1987-01-16 1995-10-09 日本電気株式会社 Ｉｃカード等のための薄型構造の紫外線透過型半導体装置パッケージ
DE3829538A1 (de) * 1988-08-31 1990-03-08 Siemens Ag Verfahren zum verbinden eines halbleiterchips mit einem substrat
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
KR940004246B1 (ko) * 1989-09-11 1994-05-19 신닛뽕 세이데쓰 가부시끼가이샤 Tab 테이프와 반도체칩을 접속하는 방법 및 그것에 사용하는 범프시이트와 범프 부착 tab 테이프
US5270260A (en) * 1990-08-23 1993-12-14 Siemens Aktiengesellschaft Method and apparatus for connecting a semiconductor chip to a carrier system
US5591149A (en) * 1992-10-07 1997-01-07 The Procter & Gamble Company Absorbent article having meltblown components
US5097101A (en) * 1991-02-05 1992-03-17 Tektronix, Inc. Method of forming a conductive contact bump on a flexible substrate and a flexible substrate
JPH0779191B2 (ja) * 1991-04-08 1995-08-23 株式会社東芝 立体配線板の製造方法
US5151388A (en) * 1991-05-07 1992-09-29 Hughes Aircraft Company Flip interconnect
US5681300A (en) * 1991-12-17 1997-10-28 The Procter & Gamble Company Absorbent article having blended absorbent core
US5316105A (en) * 1993-03-03 1994-05-31 Reggin Robert F Portable tree stand for deer hunting
US7073254B2 (en) * 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US6835898B2 (en) 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US20070228110A1 (en) * 1993-11-16 2007-10-04 Formfactor, Inc. Method Of Wirebonding That Utilizes A Gas Flow Within A Capillary From Which A Wire Is Played Out
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
WO1995028740A1 (en) * 1994-04-14 1995-10-26 Olin Corporation Electronic package having improved wire bonding capability
US5686353A (en) * 1994-12-26 1997-11-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US20100065963A1 (en) 1995-05-26 2010-03-18 Formfactor, Inc. Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out
US8033838B2 (en) 1996-02-21 2011-10-11 Formfactor, Inc. Microelectronic contact structure
US5994152A (en) 1996-02-21 1999-11-30 Formfactor, Inc. Fabricating interconnects and tips using sacrificial substrates
US6880245B2 (en) * 1996-03-12 2005-04-19 International Business Machines Corporation Method for fabricating a structure for making contact with an IC device
JPH10303252A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
US6117299A (en) * 1997-05-09 2000-09-12 Mcnc Methods of electroplating solder bumps of uniform height on integrated circuit substrates
US6441315B1 (en) 1998-11-10 2002-08-27 Formfactor, Inc. Contact structures with blades having a wiping motion
US6405429B1 (en) * 1999-08-26 2002-06-18 Honeywell Inc. Microbeam assembly and associated method for integrated circuit interconnection to substrates
US7262611B2 (en) 2000-03-17 2007-08-28 Formfactor, Inc. Apparatuses and methods for planarizing a semiconductor contactor
US6729019B2 (en) 2001-07-11 2004-05-04 Formfactor, Inc. Method of manufacturing a probe card
US7084650B2 (en) * 2002-12-16 2006-08-01 Formfactor, Inc. Apparatus and method for limiting over travel in a probe card assembly
DE102006009723A1 (de) * 2006-03-02 2007-09-06 Siemens Ag Verfahren zum Herstellen und planaren Kontaktieren einer elektronischen Vorrichtung und entsprechend hergestellte Vorrichtung
US7528618B2 (en) * 2006-05-02 2009-05-05 Formfactor, Inc. Extended probe tips
US8742602B2 (en) * 2007-03-16 2014-06-03 Invensas Corporation Vertical electrical interconnect formed on support prior to die mount
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US8704379B2 (en) * 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US7863159B2 (en) * 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9006028B2 (en) * 2008-09-12 2015-04-14 Ananda H. Kumar Methods for forming ceramic substrates with via studs
US8148646B2 (en) * 2008-09-29 2012-04-03 Formfactor, Inc. Process of positioning groups of contact structures
TWI570879B (zh) * 2009-06-26 2017-02-11 英維瑟斯公司 半導體總成及晶粒堆疊總成
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
WO2015178296A1 (ja) * 2014-05-20 2015-11-26 三菱電機株式会社 電力用半導体装置
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS557022B1 (ja) * 1968-05-10 1980-02-21
US3599056A (en) * 1969-06-11 1971-08-10 Bell Telephone Labor Inc Semiconductor beam lead with thickened bonding portion
US3634930A (en) * 1969-06-12 1972-01-18 Western Electric Co Methods for bonding leads and testing bond strength
US3760238A (en) * 1972-02-28 1973-09-18 Microsystems Int Ltd Fabrication of beam leads
US3859723A (en) * 1973-11-05 1975-01-14 Microsystems Int Ltd Bonding method for multiple chip arrays
US3984620A (en) * 1975-06-04 1976-10-05 Raytheon Company Integrated circuit chip test and assembly package
US3971428A (en) * 1975-10-17 1976-07-27 The United States Of America As Represented By The Secretary Of The Navy Method for making beam leads
US4052787A (en) * 1975-12-18 1977-10-11 Rockwell International Corporation Method of fabricating a beam lead flexible circuit
US4022641A (en) * 1976-04-02 1977-05-10 The United States Of America As Represented By The Secretary Of The Navy Method for making beam leads for ceramic substrates
IT1094628B (it) * 1977-06-06 1985-08-02 Rca Corp Metodo di fabbricazione di dispositivi semiconduttori
US4312117A (en) * 1977-09-01 1982-01-26 Raytheon Company Integrated test and assembly device
US4179802A (en) * 1978-03-27 1979-12-25 International Business Machines Corporation Studded chip attachment process
JPS5917981B2 (ja) * 1979-07-02 1984-04-24 セイコーエプソン株式会社 基板導体層への突起製造方法
JPS5637499A (en) * 1979-08-31 1981-04-11 Toshiba Corp Heat exchanger
JPS604278B2 (ja) * 1980-02-26 1985-02-02 良夫 名取 電気メッキ法
JPS57152147A (en) * 1981-03-16 1982-09-20 Matsushita Electric Ind Co Ltd Formation of metal projection on metal lead
DE3208081A1 (de) * 1982-03-06 1983-09-08 Braun Ag, 6000 Frankfurt Verfahren zur herstellung einer siebartigen scherfolie fuer einen elektrisch betriebenen trockenrasierapparat mit erhebungen auf ihrer der haut zugewandten flaeche
FR2524707B1 (fr) * 1982-04-01 1985-05-31 Cit Alcatel Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus
JPS629642A (ja) * 1985-07-05 1987-01-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0218946A (ja) * 1988-07-06 1990-01-23 Rohm Co Ltd Ｉｃの実装方法および実装装置
JP2007329491A (ja) * 1994-11-15 2007-12-20 Formfactor Inc 柔軟性ワイヤからの電気的接触構造

Also Published As

Publication number Publication date
US4784972A (en) 1988-11-15
JPH0332914B2 (ja) 1991-05-15

Similar Documents

Publication Publication Date Title
JPS6149432A (ja) 半導体装置の製造方法
JPH0357618B2 (ja)
JP3007497B2 (ja) 半導体集積回路装置、その製造方法、及びその実装方法
JPH0550134B2 (ja)
JPH07201864A (ja) 突起電極形成方法
TW518917B (en) A tape carrier for semiconductor and the manufacturing method for the semiconductor and this tape carrier
TW200411886A (en) An assembly method for a passive component
JP2715793B2 (ja) 半導体装置及びその製造方法
JPH0239097B2 (ja)
JPH03293740A (ja) 半導体装置の接続方法
JP3457926B2 (ja) 半導体装置およびその製造方法
JPH0740576B2 (ja) フィルムキャリヤ半導体装置の電気試験方法
JPH0350736A (ja) 半導体チップのバンプ製造方法
JP3019065B2 (ja) 半導体装置の接続方法
JP2974840B2 (ja) 半導体素子の実装方法
JP3258564B2 (ja) 半導体装置およびその製造方法
JPH07142490A (ja) 半導体集積回路装置およびその製造方法
JPS61210649A (ja) 半導体装置の製造方法
JPH118260A (ja) 樹脂封止型半導体装置の製造方法
JPS63185035A (ja) 半導体装置
JPS6234143B2 (ja)
JPS62208642A (ja) 半導体装置の実装方法
JP2989504B2 (ja) 半導体パッケージにおける半導体チップの評価方法
JPH0691095B2 (ja) 半導体装置の製造方法
JPS6091656A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term