JPS63160352A - 半導体装置の実装方法 - Google Patents
半導体装置の実装方法Info
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- JPS63160352A JPS63160352A JP61310493A JP31049386A JPS63160352A JP S63160352 A JPS63160352 A JP S63160352A JP 61310493 A JP61310493 A JP 61310493A JP 31049386 A JP31049386 A JP 31049386A JP S63160352 A JPS63160352 A JP S63160352A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の利用分野」
この発明は、軽量化、低コスト化を図る為に液晶表示素
子の表示基板上に直接駆動の為の高度集積回路を設置す
る方法を提案するにある。
子の表示基板上に直接駆動の為の高度集積回路を設置す
る方法を提案するにある。
「従来の技術」
液晶表示素子の駆動回路はガラスエポキシ基板上に銅箔
を形成した回路を設け、パッケージICをハンダ付けす
ることにより作られ、それをFPCにより表示基板と1
本1本結んでいる。
を形成した回路を設け、パッケージICをハンダ付けす
ることにより作られ、それをFPCにより表示基板と1
本1本結んでいる。
又、そのガラスエポキシ基板を省く為にチップICをT
AB法と呼ばれるポリイミド系の樹脂フィルムをベース
とするフレキシブルな基板上の配線に接続し、フィルム
端部に設けられた電極端子を表示基板上の電極に接続す
る方法、又フリップチップ法と呼ばれるICのパッドに
ハンダのバンブを設け、かつ対抗する電極にハンダメッ
キを設けてバンダーハンダ接続を行う方法等がある。
AB法と呼ばれるポリイミド系の樹脂フィルムをベース
とするフレキシブルな基板上の配線に接続し、フィルム
端部に設けられた電極端子を表示基板上の電極に接続す
る方法、又フリップチップ法と呼ばれるICのパッドに
ハンダのバンブを設け、かつ対抗する電極にハンダメッ
キを設けてバンダーハンダ接続を行う方法等がある。
「発明が解決したいとする問題点」
表示装置の他に、回路用基板をさらに設けることは、軽
量化及び低コスト化には妨げとなっている。TAB法は
軽量化を目的とした方法であるが、使用するテープを形
成するのにコストがかかりすぎることが問題となってい
る。
量化及び低コスト化には妨げとなっている。TAB法は
軽量化を目的とした方法であるが、使用するテープを形
成するのにコストがかかりすぎることが問題となってい
る。
又、フリップデツプ法に用いるハンダバンブの形成は隣
接するバンブ同志のショートを回避する為にIC基板上
に形成する電極の集積度が上がらないのが問題点である
。
接するバンブ同志のショートを回避する為にIC基板上
に形成する電極の集積度が上がらないのが問題点である
。
また、駆動用のICのAIパット部分に、Cu、Au、
等の金属を中心とするバンプを設けることもICコスト
の上昇につながり、さらなるコストダウンを困難として
いる。
等の金属を中心とするバンプを設けることもICコスト
の上昇につながり、さらなるコストダウンを困難として
いる。
そしてその結果、軽量化、低コスト化、高集積化を図る
為にバンプ加工等を行なわない通常プロセスによるIC
チップを直接表示基板上に接続する方法が求められてい
た。
為にバンプ加工等を行なわない通常プロセスによるIC
チップを直接表示基板上に接続する方法が求められてい
た。
「問題を解決するための手段」
かかる問題を解決するため、本発明は液晶表示基板の内
部よりのびた配線の端部もしくは中間部に印刷法により
凸部を設けた。凸部の材質は、Fe。
部よりのびた配線の端部もしくは中間部に印刷法により
凸部を設けた。凸部の材質は、Fe。
Cu、Au、八g、Pd−Ag、Pt、AI、C,Su
、In、Ni+Ta、Ti、Sb、Bi+等の少なくと
も1種類の導電性粒子を、又は少なくともそれら1種類
を含む合金の導電性粒子を含んだエマルジョンを焼結し
てできた前記導電物質を50%以上含む駒材である。
、In、Ni+Ta、Ti、Sb、Bi+等の少なくと
も1種類の導電性粒子を、又は少なくともそれら1種類
を含む合金の導電性粒子を含んだエマルジョンを焼結し
てできた前記導電物質を50%以上含む駒材である。
また、凸部の高さは、LSIのAlパット周辺のパッシ
ベーション膜厚より決定される値で約5〜30μmが適
当であると考えられる。凸部の面積は、LSl、のAl
パットの開口形状と同様か、それ以下の面積を持つ同様
形状が適当である。
ベーション膜厚より決定される値で約5〜30μmが適
当であると考えられる。凸部の面積は、LSl、のAl
パットの開口形状と同様か、それ以下の面積を持つ同様
形状が適当である。
この様な凸部を設けた事で、LSI’のAtパット上に
、今まで必要であった金属バンプを作成する必要がなく
なり、また凸部の作成が印刷法であるために、従来に比
べて非常に作製コストが低減できた事が特徴となってい
る。
、今まで必要であった金属バンプを作成する必要がなく
なり、また凸部の作成が印刷法であるために、従来に比
べて非常に作製コストが低減できた事が特徴となってい
る。
以下に実施例に従って本発明を説明する。
「実施例1」
第1図は本発明のIC実装方法を使用した作成方法図で
ある。
ある。
本実施例では、基板(1)上の配線(2)も印刷法で行
った。前述のペーストとして、Ag粒子を含む(独)デ
メトロン社製カバー銀ペースト(Prod No。
った。前述のペーストとして、Ag粒子を含む(独)デ
メトロン社製カバー銀ペースト(Prod No。
61900234)に油性エマルジョンを混合し、オフ
セット印刷法により10μm厚に塗布をした。(第1図
〔A〕)その後、N2雰囲気中で第4図(A)の温度カ
ーブに従って焼成を行った。すると(第1図CB〕)の
如く、配線下部に基板との密着層が形成され、上部にA
gを中心とする導電性の焼結物が形成され た。その後、凸部(3)となるパターンを同様にして印
刷焼結させた。〔同図(C)、(D) )この時凹部(
3)の高さは焼結後で30μmであった。他の例として
基板上の配線をスパッタ法によるITOを用いたが、密
着性、導電性とも良好であった。
セット印刷法により10μm厚に塗布をした。(第1図
〔A〕)その後、N2雰囲気中で第4図(A)の温度カ
ーブに従って焼成を行った。すると(第1図CB〕)の
如く、配線下部に基板との密着層が形成され、上部にA
gを中心とする導電性の焼結物が形成され た。その後、凸部(3)となるパターンを同様にして印
刷焼結させた。〔同図(C)、(D) )この時凹部(
3)の高さは焼結後で30μmであった。他の例として
基板上の配線をスパッタ法によるITOを用いたが、密
着性、導電性とも良好であった。
第2図に凸部まで作成した表示基板のIC実装部の平面
図、断面図を示す。次に表示基板上のIC(5)が対抗
する部位(4)にエポキシ樹脂を5gに対して15μm
φのNi粒子(6)を50mg混入した接着剤(7)
をスクリーン印刷法により塗布した。
図、断面図を示す。次に表示基板上のIC(5)が対抗
する部位(4)にエポキシ樹脂を5gに対して15μm
φのNi粒子(6)を50mg混入した接着剤(7)
をスクリーン印刷法により塗布した。
その後表示基板上の電極凸部(3)をIC基板(5)上
の電極(8)と位置あわせをして治具により側基板が相
向かい合う方向に力を3Kg重かけて180℃でエポキ
シ樹脂を20分かけて硬化させた。
の電極(8)と位置あわせをして治具により側基板が相
向かい合う方向に力を3Kg重かけて180℃でエポキ
シ樹脂を20分かけて硬化させた。
硬化後の接続部の拡大図を(第3図〔A〕)に示す。I
C基板(5)上のAlパット(8)表面と表示基板配線
上の凸部(3)表面との間隔は3μmになるように調整
した。すると接続部に存在するNi粒子は凸部内に食い
込み、導電率をあげることができた。又、接続部以外に
存在するNi粒子(6)は凸部の高さを30μmとした
ため、IC基板(5)や表示基板上の配線(2)を傷つ
けることなくエポキシ樹脂(7)中に存在することがわ
かった。
C基板(5)上のAlパット(8)表面と表示基板配線
上の凸部(3)表面との間隔は3μmになるように調整
した。すると接続部に存在するNi粒子は凸部内に食い
込み、導電率をあげることができた。又、接続部以外に
存在するNi粒子(6)は凸部の高さを30μmとした
ため、IC基板(5)や表示基板上の配線(2)を傷つ
けることなくエポキシ樹脂(7)中に存在することがわ
かった。
本実施例ではエポキシ樹脂に透明なものを、又表示基板
にガラスを用いた為、ガラス側から位置合わせを行った
。又、接着剤としてIJV硬化樹脂も用いてみたが、表
示基板側からUv光を入射することで硬化を行うことが
できた。
にガラスを用いた為、ガラス側から位置合わせを行った
。又、接着剤としてIJV硬化樹脂も用いてみたが、表
示基板側からUv光を入射することで硬化を行うことが
できた。
「実施例2」
本実施例においても、「実施例1」の如く基板上の配線
の印刷、焼結を行った後、凸部を形成する材料として、
(独)デメトロン社製導電接着剤DAPI (No、6
1901143)を用いて、オフセント印刷法により凸
部(3)を設けた。その後基板(1)上の凸部(3)と
rc基板(5)上の電極(8)の位置あわせをして治具
により側基板が相向かい合う方向に力を加え、第4図C
B)の様な昇温カーブにて焼成を行い、凸部の形成とI
Cの接続を同時に行った。第3図CB)は本実施例の凸
部、接合部の断面形状である。
の印刷、焼結を行った後、凸部を形成する材料として、
(独)デメトロン社製導電接着剤DAPI (No、6
1901143)を用いて、オフセント印刷法により凸
部(3)を設けた。その後基板(1)上の凸部(3)と
rc基板(5)上の電極(8)の位置あわせをして治具
により側基板が相向かい合う方向に力を加え、第4図C
B)の様な昇温カーブにて焼成を行い、凸部の形成とI
Cの接続を同時に行った。第3図CB)は本実施例の凸
部、接合部の断面形状である。
本実施例の場合、特に工程数が少なく半導体装置の実装
を行えるという特徴を持つ。
を行えるという特徴を持つ。
本発明により、従来より有望と言われながらもコスト、
生産性の面より実現が困難であった、ICチップを直接
表示基板上に設置し、電気的接続を行う事が、低コスト
でかつ生産性よく行うことが可能となった。
生産性の面より実現が困難であった、ICチップを直接
表示基板上に設置し、電気的接続を行う事が、低コスト
でかつ生産性よく行うことが可能となった。
さらに、IC基板上の電極にはんだバンプを形成する必
要が無いため、ICチップの集積度をあげることが可能
となり、ICチップの価格を安くすることも出来ると言
う特徴を持つ。
要が無いため、ICチップの集積度をあげることが可能
となり、ICチップの価格を安くすることも出来ると言
う特徴を持つ。
第1図は本発明の工程を示す。
第2図は本発明におけるIC実装部分の平面図と断面図
を示す。 第3図は本発明における硬化後の接続部の拡大図である
。 第4図は本発明における焼結時の温度と時間の関楳を示
す。
を示す。 第3図は本発明における硬化後の接続部の拡大図である
。 第4図は本発明における焼結時の温度と時間の関楳を示
す。
Claims (1)
- 【特許請求の範囲】 1、絶縁基板上又は表面に絶縁処理を施した導電性基板
上に設けられた配線の端部もしくは中間部に印刷法によ
り、高さ5〜30μmの凸部を設けた第1の電極と、L
SIのパットである第2の電極を電気的に接続すること
を特徴とする半導体装置の実装方法 2、特許請求の範囲第1項において、凸部の平面的な大
きさは、LSIのパットの大きさと同等か、小さいこと
を特徴とする半導体装置の実装方法
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61310493A JPS63160352A (ja) | 1986-12-24 | 1986-12-24 | 半導体装置の実装方法 |
EP87118977A EP0272678A3 (en) | 1986-12-24 | 1987-12-21 | Conductive pattern producing method and its applications |
CN87105952.5A CN1021875C (zh) | 1986-12-24 | 1987-12-23 | 导电图形的制造方法 |
US08/219,853 US6383327B1 (en) | 1986-12-24 | 1994-03-30 | Conductive pattern producing method |
US09/995,866 US20020110637A1 (en) | 1986-12-24 | 2001-11-26 | Conductive pattern producing method and its applications |
US11/048,767 US7288437B2 (en) | 1986-12-24 | 2005-02-03 | Conductive pattern producing method and its applications |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61310493A JPS63160352A (ja) | 1986-12-24 | 1986-12-24 | 半導体装置の実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63160352A true JPS63160352A (ja) | 1988-07-04 |
JPH0432541B2 JPH0432541B2 (ja) | 1992-05-29 |
Family
ID=18005889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61310493A Granted JPS63160352A (ja) | 1986-12-24 | 1986-12-24 | 半導体装置の実装方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US6383327B1 (ja) |
EP (1) | EP0272678A3 (ja) |
JP (1) | JPS63160352A (ja) |
CN (1) | CN1021875C (ja) |
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---|---|---|---|---|
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JP2001053283A (ja) * | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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TWI265762B (en) * | 2003-01-14 | 2006-11-01 | Sharp Kk | Wiring material, wiring substrate and manufacturing method thereof, display panel, fine particle thin film material, substrate including thin film layer and manufacturing method thereof |
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US7916263B2 (en) | 2004-12-02 | 2011-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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KR101513642B1 (ko) * | 2013-08-21 | 2015-04-20 | 엘지전자 주식회사 | 반도체 디바이스 |
KR101509425B1 (ko) | 2013-08-29 | 2015-04-08 | (주)에프씨아이 | 컨덕티브 필름을 포함하는 반도체 구조 |
KR20160051834A (ko) | 2013-09-06 | 2016-05-11 | 솔베이 스페셜티 폴리머스 이태리 에스.피.에이. | 전기 전도성 조립체 |
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- 1986-12-24 JP JP61310493A patent/JPS63160352A/ja active Granted
-
1987
- 1987-12-21 EP EP87118977A patent/EP0272678A3/en not_active Withdrawn
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-
1994
- 1994-03-30 US US08/219,853 patent/US6383327B1/en not_active Expired - Lifetime
-
2001
- 2001-11-26 US US09/995,866 patent/US20020110637A1/en not_active Abandoned
-
2005
- 2005-02-03 US US11/048,767 patent/US7288437B2/en not_active Expired - Fee Related
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US20050148165A1 (en) | 2005-07-07 |
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