KR940004246B1 - Tab 테이프와 반도체칩을 접속하는 방법 및 그것에 사용하는 범프시이트와 범프 부착 tab 테이프 - Google Patents

Tab 테이프와 반도체칩을 접속하는 방법 및 그것에 사용하는 범프시이트와 범프 부착 tab 테이프 Download PDF

Info

Publication number
KR940004246B1
KR940004246B1 KR1019900014073A KR900014073A KR940004246B1 KR 940004246 B1 KR940004246 B1 KR 940004246B1 KR 1019900014073 A KR1019900014073 A KR 1019900014073A KR 900014073 A KR900014073 A KR 900014073A KR 940004246 B1 KR940004246 B1 KR 940004246B1
Authority
KR
South Korea
Prior art keywords
bump
tab tape
semiconductor chip
lead
bumps
Prior art date
Application number
KR1019900014073A
Other languages
English (en)
Other versions
KR910007096A (ko
Inventor
야스히데 오노
다다까쓰 마루야마
히로야끼 오쓰까
히로유끼 다나하시
Original Assignee
신닛뽕 세이데쓰 가부시끼가이샤
사이또오 히로시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP1234916A external-priority patent/JP2780376B2/ja
Priority claimed from JP1234915A external-priority patent/JP2780375B2/ja
Application filed by 신닛뽕 세이데쓰 가부시끼가이샤, 사이또오 히로시 filed Critical 신닛뽕 세이데쓰 가부시끼가이샤
Publication of KR910007096A publication Critical patent/KR910007096A/ko
Application granted granted Critical
Publication of KR940004246B1 publication Critical patent/KR940004246B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/79Apparatus for Tape Automated Bonding [TAB]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49572Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49121Beam lead frame or beam lead device

Abstract

내용 없음.

Description

TAB 테이프와 반도체칩을 접속하는 방법 및 그것에 사용하는 범프시이트와 범프 부착 TAB 테이프
제1도는 본 발명의 TAB 테이프와 반도체칩을 접촉하는 방법의 일실시예를 나타낸 도면.
제1a도는 제1도의 방법에 사용하는 범프시이트의 사시도.
제2도는 본 발명에 의한 범프 부착 TAB 테이프를 만드는 방법의 일실시예를 설명하기 위한 도면.
제3a, 3b도는 제1a도의 범프시이트 및 제2도의 범프 부착 TAB 테이프를 만드는데 사용하는 지그의 구조를 나타낸 도면.
제4a∼4d도는 제3a도의 지그 플레이트에 설치된 범프를 배열하기 위한 관통공의 각종 형상을 나타낸 도면.
제5도는 제2도의 방법으로 만들어진 범프 부착 TAB의 각 리이드에 고착된 범프의 형상을 나타낸 도면.
제6a∼6d도는 범프 부착 TAB 테이프를 만드는 방법에 사용하는 범프를 규칙적으로 임시 배열하기 위한 다른 지그의 구조를 나타낸 도면.
제7도는 본 발명에 의한 범프 부착 TAB 테이프를 만드는 방법의 다른 실시예에 사용하는 기판의 도면.
제8a∼제8e도는 제7도의 기판을 사용하여 TAB 테이프를 작성하는 방법을 나타낸 도면.
제9도는 본 발명에 의한 범프 부착 TAB 테이프를 만드는 방법의 또 다른 실시예에 사용하는 기판 및 합성수지 필름의 도면.
제10a∼제10f도는 제9도의 기판을 사용해서 TAB 테이프를 작성하는 방법을 나타낸 도면.
제11a∼11d도는 종래의 범프 부착 TAB 테이프와 본 발명에 의한 범프 부착 TAB 테이프의, 반도체칩과의 접합에 의한 양태의 비교를 나타낸 도면.
제12도는 종래기술에 의한 TAB 테이프와 반도체칩을 접속하는 방법을 나타낸 도면.
제13도는 종래기술에 의한 범프 부착 TAB 테이프를 만드는 방법을 설명하기 위한 도면.
본 발명은, IC나 LSI 등의 반도체칩과 기판 또는 리이드 프레임을 접속하기 위한 배선용 테이프, 소위 TAB(Tape Automated Bonding)용의 테이프와의 접속방법, 및 그것에 사용하는 범프시이트와 범프 부착 TAB 테이프에 관한다.
종래, IC나 LSI 등의 반도체칩은 리이드 프레임에 지지되며, 칩 회로는 Au 본딩와이어 등으로 리이드 프레임과 연결되는 것이 보통이었다.
그런데 근년, 반도체의 고성능화에 따라서, 현저하게 고밀도의 실장기술이 요구되어 왔었다. 즉, 집적회로는 점점 고밀도화하고, 이에 수반하여 어셈블리 기술도 고도화가 요구된 결과로서, 칩 회로의 배선도 종래의 본딩와이어 방식에서는 이와 같은 요구에 대응할 수 없는 경우가 많아졌다.
TAB 방식은, 이와 같은 최근의 기술변화에 대응할 수 있는 반도체칩의 전극 접합법으로서 널리 실용되어진 접합 방법이다. 이 TAB 방식에 의한 접합에서는, 와이어본딩법에 있어서의 리이드 프레임의 대신에 테이프상에 리이드 패턴이 연속적으로 형성되고 있는 TAB 테이프가 사용되며, 본딩와이어의 대신에 TAB 테이프상의 리이드부 혹은 칩측의 접합 부분의 어느 것인가에 미리 형성해둔 범프가 사용된다. 실제의 접합은 칩과 TAB 테이프를 걸쳐 합쳐서 열압착 등의 방법에 의해서 행하여지는 것이 보통이다.
제12도는 TAB 방식의 본딩의 일예를 나타낸 모식도이다. 도면에 있어서, (1)은 반도체칩이며, 이 칩상에는 범프(6)가 복수개로 미리 만들어지고 있다. (2)는, 테이프상의 수지필름(3)과 함께 TAB 테이프(12)를 형성하고 있는 금속제의 리이드이다. 칩(1)은 범프(6)가 위로 향하는 자세로 TAB 본더의 본딩스테이지(4)의 위에 놓여지며, 그 상부에 TAB 테이프가 배치된다. 이런 상태에서 위측에서 과도한 열을 갖는 압착투울(5)을 화살표의 방향으로 밀어붙임으로서, 본딩이 행하여지고 있다.
그리고, 이들의 방법으로 사용되는 TAB 테이프는, 폴리이미드, 폴리에스테르 등의 합성수지 필름에 스프로킷 구멍 및 디바이스 구멍이 뚫어진 위에 이 필름상에 금속박이 적층된 위, 포토레지스트법에 의해 리이드 배선 패턴을 형성함으로써 제조되는 것이 보통이다. 한편, 이 TAB 테이프와 IC나 LSI 등의 반도체칩의 전극을 접속하기 위한 범프에 대해서는, 전자재료 1989년 7월호 71페이지에 기재되고 있는 바와 같이, 반도체칩의 AI 전극위에 도금에 의해서 형성되는 것이 많았다. 그러나, IC나 LSI의 Al 전극상에 범프를 도금법에 의해서 형성하는 것은 코스트가 높을 뿐만아니라, 작업상 및 반도체칩의 회로를 손상할 위험이 있다는 것으로서도, 반드시 바람직한 프로세스라고는 말하기 어렵다.
또 범프를 TAB 테이프측의 리이드위에 형성하는 방법으로서는, 특개소 62-286239호에 개시되고 있는 방법이나, National Technical Report, Vol. 31(1985) No. 3, P. 116-124에 기재되어 있는 「전자 범프법이 있다. 후자의 방법은 미리 유리기판상에 범프를 결정된 배열로 되도록 나란히 놓고, 그것을 리이드패턴이 형성되어 있는 TAB 테이프의 리이드에 옮겨 베끼는 방식이다. 그러나 이 방법도 작업이 번잡하고, 코스트적으로도 문제가 있다.
상술한 바와 같이, 종래의 TAB 방식에는 범프 형성 방법에 코스트가 지나치게 먹힌다는 것, 범프 형성작업이 번잡하다는 것, 및 범프 형성 작업이 칩에 손상을 줄 우려가 있다는 것의 문제가 있다.
본 발명은 이들의 문제를 해결하는 것으로서, 반도체칩에 손상을 줄 우려가 없고, 간단하여 신뢰성이 높은 TAB 테이프와 반도체칩을 접속하는 방법을 제공하는 것을 제1의 목적으로 한다.
본 발명의 제2의 목적은, 상기 TAB 테이프와 반도체칩을 접속하는 방법에 사용하는 재료, 특히 범프부착 시이트 및 범프 TAB 테이프를 제공하려는 것이다.
TAB 테이프와 반도체칩을 접속하는 방법은, 미리 접속코저 하는 반도체칩의 전극 패턴에 대응하는 위치에 보올상 범프를 배열하여 고정하는 것과, 전기한 반도체칩의 각 전극이 전기한 TAB 테이프의 대응하는 리이드와 전기 범프를 거쳐서 전기적으로 접속되도록 전기한 각 범프를 전기한 반도체칩의 대응 전극 및 전기한 TAB 테이프의 대응하는 리이드에 열압착하는 것이다.
TAB 테이프와 반도체칩을 접속하는 방법에 사용하는 범프시이트는, 합성수지의 기판과 전기한 기판상의 접속코저 하는 반도체칩의 전극배열에 대응하는 위치에 고정된 금속제의 보올상의 범프이다.
범프 부착 TAB 테이프는 접속코저 하는 반도체의 칩의 전극배열에 대응하는 배열을 가진 리이드를 갖춘 합성수지의 TAB 테이프와 전기한 리이드의 각 단부에 고착된 금속제의 범프로 하여금, 전기한 각 리이드가 대응하는 전기한 반도체의 칩 전극과 전기한 범프를 개재하여 접속될 때, 전기한 반도체칩에 접속되는 전기한 범프의 부분은 적어도 그 형상이 대략 보올형의 일부를 형성한다.
본 발명에 의한 TAB과 반도체칩과의 접속방법의 일실시예를 도면을 참조해서 설명하겠다.
본 발명에 있어서의 범프로서는, 입경이 갖추어진 보올상 또는 덩어리 모양의 금, 알루미늄, 구리 등의 동전재료를 사용한다. 이 범프는, 미리 TAB의 리이드 선단에 대응하도록 위치 맞춤하여 배열한 뒤, 그 배열을 흐트러지지 않도록 해서 테이프상의 수지필름에 묻어넣는다. 이 범프가 적정 위치에 배열된 수지제의 테이프를 범프시이트라 부르기로 한다.
범프시이트는 다음과 같은 방법에 의해서 제작한다. 범프를 묻어넣기 위한 수지필름(14)으로서는 폴리에스테르, 폴리이미드 등이 적당하다. 이들의 수지로 미리 만들어진 테이프상 필름의 위에, 소정의 배열을 이루도록 범프를 묻어넣는 다음 방법으로서 범프를 형의 위에 배열해서 임시로 고정한 곳에 상기 수지의 용융한 것을 흘려서 소정의 두께로 되도록 굳어지게 하고, 형에서 벗겨서 범프시이트로 하는 것도 가능하다. 이중 후자의 방법인 경우는 용융한 수지액이 본래 드러내어져야 할 범프의 접합부까지도 덮어버릴 위험성이 있다. 이와 같은 경우에는 알칼리액 등의 수지를 녹이는 용제를 사용해서 범프 표면부의 수지를 용융해서 금속면을 노출시킬 필요가 있다.
다음에, 이 범프시이트를 사용해서 반도체칩과 TAB 테이프(12)위의 리이드(2)를 접합하는 구체적인 방법의 일예를, 제1도를 참조하면서 설명하겠다. 상기한 방법으로 제작된 범프시이트(11)는 제1도에 나타낸 것처럼 합성수지의 필름(14)에 범프(6)가 소정위치에 배열한 것이다. 이 범프시이트(11)는 본딩스테이지(4)위에 놓여진 반도체칩(1)과, TAB 테이프(12)의 리이드부(2)와의 중간에 정확하게 위치를 맞추어서 끼워넣어진다. 그런 상태에서 압착투울(5)에 의해서 열압착을 행함으로써, 반도체칩(1)의 전극부(7)와 리이드의 사이가 범프시이트에 고정되고 있는 범프(6)를 거쳐서 접합된다. 열압착에 있어서의 가열 온도는 350°∼550℃, 압력은 10∼50g/리이드이다. 이들의 접합에는 종래 보통으로 사용되고 있는 TAB 본더를 그대로 이용할 수 있다.
제1도의 예에서는, 리이드와 범프 사이, 및 범프와 반도체칩 사이의 2개 부분이 접합이 일괄해서 행하여지고 있다. 그러나 위치 맞춤 등의 관계에서 이와 같은 세팅에 곤란이 따를 경우에는, 양자를 2단계로 분할해서 따로따로 접속하여도 하등 상관없다. 즉, 최초의 TAB 테이프와 범프시이트만을 위치 맞춤하여 겹쳐서 맞추고, 먼저 범프와 리이드와의 접합을 행한 후, 다음에 이 범프부와 반도체칩의 전극부를 겹쳐 맞추어서 접합하는, 혹은 이것과 반대의 순번으로 2개 부분의 접합을 따로따로 행하는 것도 가능하다.
다음에 범프시이트의 작성과, 그것을 사용한 TAB 테이프와 반도체칩과의 접 속의 실시예에 대하여 설명하겠다.
[실시예 1]
99.9% 이상의 금을 사용해서, 평균 직경이 80㎛ 크기의 보올을 제작하여 범프로 하였다. 이 제작은, 범프에 사용하는 금속, 이 경우 금의 직경이 25㎛의 와이어를 소정길이로 절단하여, 그 단편을 서로 접촉하지 않도록하여 융점 이상의 온도까지 가열하고 금속의 표면 장력의 작용에 의해 보올상으로 함으로써 얻을 수 있다. 각 단편의 길이는, 그것을 보올상으로 했을 때의 지름이 80㎛가 되도록 선택된다. 실제의 보올의 직경은 75∼85㎛의 범위에 있다.
이 금의 범프를 200핀의 TAB 테이프의 인너리이드의 위치에 맞추어서 배치한 범프시이트를 제3a, 3b도에 나타낸 바와 같은 지그를 사용하여 작성하였다. 즉, 금의 보올의 직경보다 조금 작은 70㎛의 직경을 가진 관통공(24)이, TAB 테이프의 인너리이드에 대응하는 위치에 설치된 스테인레스 박판(22)을 제3b도와 같은 단면을 가진 진공박스(21)의 상면에 놓고, 흡인구(23)에 접속된 진공펌프(도시하지 않음)에 의해 진공박스 내부의 공기를 흡인해 가면서 박판의 위에 범프를 살포하면, 범프는 관통공(24)의 위치에 흡인되며 그 위치에 임시 고정된다. 다음, 박판의 위에 폴리이미드를 용매에 녹인 액을 흘려서 굳게하면, 제1a도에 나타낸 것과 같은 범프시이트가 얻어진다. 폴리이미드 필름의 두께는 40㎛로 하였다.
폴리이미드가 완전히 굳어진 다음 박판에서 벗겨내면, 소정의 위치에 범프가 형성된 범프시이트가 얻어진다.
상술한 바와 같이 작성한 범프시이트를 같은 배치의 200핀의 인너리이드를 갖는 TAB 테이프의 밑에 위치 맞춤하여 배치하고, 다시 그 밑에 200핀의 Si칩을 놓고, 전체를 TAB 본더에 의해 일괄 열압착을 행하였다. 압착의 조건은 350℃로 2초였다.
이 압착후에 인장강도를 조사하였는바, 어느 핀도 TAB의 인너리이드부에서 절단되어, 접합부는 충분한 강도를 가지고 있는 것이 확인되었다.
[실시예 2]
99.99%의 순도를 갖는 금을 소재로하여, 평균 직경이 90㎛(실측 87∼93㎛)이 보올을 제작하였다. 40㎛ 두께의 폴리에틸렌시이트의 소정 위치에 미리 레이저로 80㎛의 구멍을 뚫고, 그 구멍에 전기한 금보올을 조금 가열하여 밀어넣었다. 금보올은 시이트의 중앙에서 고정되며 범프시이트를 형성할 수 있었다.
상술한 바와 같이 형성된 범프시이트를 먼저 TAB의 인너리이드부에 열압착하고, 다음에 반도체칩의 Al전극에 열압착하였다. 접합성은 양자 모두 양호하였다.
이상과 같이 TAB 테이프와 반도체칩을 접속할 때에 미리 접속용 범프를 소정위치에 배치한 테이프(범프시이트)를 제작 사용하도록 했기 때문에 칩의 전극부에 범프를 형성하는 방법과 같이 칩에 손상을 줄 걱정이 없고, 더구나 작업성이 양호하고 낮은 코스트의 TAB 실장 기술이 확립되었다.
이상은 범프시이트를 사용해서 TAB 테이프와 반도체칩을 접속했으나, 접속처리를 간이화 하자면, TAB 테이프와 범프시이트를 일체화한 범프 부착 TAB 테이프를 사용하는 것이 바람직하다. 전술한 바와 같이, 범프 부착 TAB 테이프의 작성에 대해서는 National Technical Report Vol. 31, No. 3(1985), P. 116∼124에서 제안되고 있는 「전사 범프법이 있다. 이 방법을 제13도를 참조해서 설명하겠다. TAB 테이프는 베이스 필름(3)위에 리이드(2)가 형성되어 있는 것이지만, 이 TAB 테이프 그 자체는 뒤에 설명하는 바와 같이 통상의 방법으로 제작된 것을 사용할 수 있다. TAB 테이프에 범프가 「전자 범프법에서는 다음과 같이 고착된다. 제13도에 있어서, 유리 등의 도금기판(41)의 위에 먼저 무전해 도금법이나 스퍼터링법 등에 의해서 도전용 금속(42)을 균일하게 부착시킨다. 다음에 범프를 형성해야할 위치 이외의 부분을 절연체(43)로 매스킹한다. 이런 상태에서 금 도금을 행하면, 절연물로 매스킹되어 있지 않은 곳에만 금이 부착하고, 범프(6)가 형성된다. 이와 같이 해서 형성된 금 범프를 TAB 테이프의 리이드(2)의 선단부와 위치 맞춤하여 가열·가압을 행하면, 리이드 선단부에 범프가 전사되는 것이다.
이 방법에 의하면, 범프 형성 과정에서 반도체칩을 손상할 위험이 피해지다는 것은 당연하지만, 다시 범프 형성용의 기판을 반복 사용할 수 있기 때문에, 범프 부착 TAB 테이프의 제조 코스트가 싸다고 하는 이점도 있다고 되어 있다. 그러나, 이 방법에서는 범프를 형성하는 작업 그 자체는 제13도의 공정에서도 명확한 바와 같이 번잡하며, 범프 형성용 기판도 반복 사용에 의해서 손상이 진행되므로, 항상 양호한 범프를 형성하기 위해서는, 엄밀한 기판의 관리가 필요하게 된다. 또, 범프는 범프 제작용 기판에서 리이드에 전사될 때에 한번 변형을 받고, 그 변형을 받은 부분이 다음에 또한번 반도체칩과의 접합을 담당하게 되기 때문에, 접합의 신뢰성이나 안정성에 결여되는 수도 있다. 또한, 그 위에 다시, 범프를 도금으로 형성하기 때문에, 범프의 조성이나 형상을 자유롭게 선택할 수 없다고 하는 커다란 제약이 있다. 특히 범프의 조성으로서는 반도체칩의 패드부와의 접합성을 중시하면, 순금보다도 특수한 첨가원소를 가한 합금쪽이 뛰어난 경우가 적지 않지만, 그들의 특수합금제 범프는 도금에 의해 종래법에서는 형성할 수가 없다.
그리고, TAB 테이프 그 자체의 제조에 관해서는 이미 많은 종류의 확립된 방법이 있으며, 양호한 제품이 공급되고 있다. 그중에서도 특히 잘 사용되고 있는 것을 2층 테이프와 3층 테이프의 두 개이다. 이 양자는 다음과 같은 차이가 있다. 즉 2층 테이프는 테이프의 필름 베이스위에 금속(대개는 구리)을 도금하여 직접 리이드 패턴을 형성한 것이다. 한편 3층 테이프는, 필름 베이스위에 금속박을 접착제로 발라맞춘후, 에칭으로 리이드 패턴을 제작한 것이다. 또 TAB 테이프의 베이스 필름으로서는, 폴리이미드, 폴리에스테르 등의 합성수지가 사용되지만, 이들에 미리 스프로컷 구멍 및 디바이스 구멍이 뚫어진 것도 TAB 테이프용으로서 제공되고 있다.
본 발명에 의한 범프 부착 TAB 테이프는 미리 제작한 보올 모양의 범프를 반도체칩의 전극 위치에 대응하도록 기판상에서 임시 배열한 후, 그 기판을 TAB 테이프와 위치 맞춤하여 겹쳐 맞추고, 기판상에 임시 배열되고 있는 범프를 TAB 테이프의 리이드 선단부분에 베껴냄으로서 작성되므로, 범프의 반도체칩과 접합되는 부분은 변형을 받지 않으며, 처음의 보올형 형상을 유지하고 있으므로 반도체칩과의 양호한 접합을 얻을 수 있다.
이하 본 발명에 의한 범프 부착 TAB 테이프의 작성 방법을 제2도를 참조해서 설명하겠다. TAB 테이프로서는 베이스 필름(3)의 위에 리이드(2)가 소정의 패턴으로 형성된 기존의 2층 혹은 3층의 TAB 테이프가 사용된다. 또 따로 범프를 배열하기 위한 스테인레스 박판의 기판(31)을 준비한다. 기판(31)에는 TAB 테이프의 리이드 위치에 대응하는 위치에 보올 모양의 범프의 크기에 맞추어서 오목한 부분 또는 관통구멍이 설치되어 있다. 이 오목부분 또는 관통구멍에 범프를 하나씩 떨어뜨리므로서 소정 위치에 범프가 매열된다. 사용하는 보올 모양 범프는 전술한 범프시이트의 작성에 사용한 범프와 마찬가지로 하여 만들어진다. 여기서, 범프의 재료, 사이즈는 접속해야할 TAB 테이프와 반도체칩의 재료성분에 따라서 적당히 선택된다.
이와 같이 해서 소정위치에 범프가 배열된 기판과 TAB 테이프를, 기판의 범프와 TAB 테이프의 리이드선단부가 정합하도록 위치 맞춤하여 겹쳐 맞추고, 온도 350∼550℃, 가압력 10∼50g/리이드로 가열, 가압함으로써 범프가 리이드의 선단부에 전사된다. 이때, 범프의 리이드에 접착되는 부분은 가압에 의해서 변형을 받지만, 반도체칩의 전극에 접착되는 두부는 거의 변형을 받지 않으며, 당초의 유연한 보올 형상을 유지하고 있으므로, 반도체칩과의 양호한 접착을 얻을 수 있다.
그리고, 이와 같이 해서 만들어진 범프 부착 TAB 테이프는, 반도체칩의 전극부와 위치 맞춤하여 겹쳐 맞춘 다음, 열압착 등의 방법으로 접합을 행할 수 있는 것은 기존의 범프 부착 TAB 테이프의 경우와 완전히 같은 것이다.
다음에, 상술한 범프 부착 TAB 테이프와 작성의 각종 실시예에 대해서 상세하게 설명하겠다.
[실시예 3]
TAB 본더의 본딩스테이지 상부에, 제3a도에 나타낸 진공박스(21)를 부착하였다. 이 진공박스는, 상면에 0.1㎜ 두께의 스테인레스 박판(22)이 떼고 붙이기 가능하게 접착되며, 진공용 흡입구(23)에 부착된 진공펌프(도시치 않음)에 의해서 내부를 감압할 수 있도록 되어 있다.
상기한 0.1㎜ 두께의 스테인레스 박판(22)은 범프 형성용 기판으로 되는 것으로 200핀용 TAB 테이프의 인너리이드의 범프 위치에 맞추어서, 직경 70㎛의 관통구멍(24)이 모두 200개로 에칭에 의해서 설치되어 있다. 관통구멍의 단면 형상은 제4a도와 같은 단순한 형상으로 하였다. 이 기판의 아래쪽을 감압하면서, 상면에 순도가 99.99%의 금을 사용해서 만든 평균 직경이 80㎛ 크기의 보올을 다수 살포하였다. 이때 기판의 일단에 초음파진동을 주어서, 금보올이 관통구멍에 확실하게 포촉되도록 한 후, 기판상에 남은 여분의 금보올은 에이로 가볍게 불어서 날려 버렸다.
다음에 기판상에 TAB 테이프를 위치 맞춤하여 겹쳐 맞추고, 본딩투울(도시치 않음)에 의해서 가압·가열함으로써, 기판상에 금보올을 TAB 테이프의 리이드 선단부에 전사하였다. 기판은, 재차 금보올을 살포함으로써, 반복 사용할 수 있었다.
한편 리이드 선단부에 전사된 범프는 상기 전사 공정을 거치므로서 제5도에 나타낸 바와 같은 단면 형상으로 변형된다. 그러나 범프 선단은 보올 형상을 유지하고 반도체칩과의 접합에 편리한 형상으로 되었다.
[실시예 4]
제3a도의 진공박스의 상면 스테인레스 박판(22)을 단면이 제4b도와 같은 형상의 관통구멍을 가진 것으로 하였다. 이와 같이 구배를 가진 관통구멍은, 레이저 가공에 의해서 얻었다. 진공박스 내부를 감압하여 실시예 3과 마찬가지인 방법으로 보올형의 범프를 관통구멍 부분에 배열하였다.
다음에 기판상에 TAB 테이프를 위치 맞춤하여 겹쳐 맞추고, 본딩투울에 의해서 가열·가압함으로써, 기판상의 금보올을 TAB 테이프의 리이드 선단부분에 전사였다. 본 실시예의 경우는 기판의 관통구멍이 구배를 가지고 있기 때문에, 범프가 전사된 리이드를 기판에서 끌어올릴 때의 박리가 용이하며, 리이드를 변형시킬 우려가 적은 것이 특징이다. 또 전사후의 범프 단면 형상은 실시예 3의 것과 대부분 변하지 않은 형으로 되며, 반도체칩과의 접합도 매우 양호한 결과가 얻어졌다.
[실시예 5]
금 88%-게르마늄 12%의 저융점 합금으로 직경 40㎛의 보올을 만들었다.
실시예 3과 마찬가지의 진공박스를 사용하고, 상부의 기판에는, 단면 형상이 제4c도에 나타낸 것처럼 관통구멍을 뚫었다. 이 관통구멍은, 처음에, 3각추 모양의 헤드를 가진 펀치로 기판상면에 오목 모양의 움푹한 것을 만든후, 그 움푹한 밑바닥 부분에 레이저를 조사해서 관통구멍으로 한 것이다. 구멍의 사이즈는 상면의 최대 직경 부분이 대개 30㎛가 되도록 하였다.
감압한 이 기판상에 전기한 금-게르마늄 합금제 보올을 살포하여 관통구멍에 트랩시킨후, 위치 맞춤한 TAB 테이프를 겹쳐 맞추고, 본딩머신을 사용하여 범프를 리이드 선단부에 전사하였다. 본 실시예의 경우는 실시예 2보다도 더 범프 전사후의 리이드 끌어올림이 용이하였다. 범프 형성용 기판과 범프와의 사이의 성분관계 등에 의해, 양자의 친화력이 강하고 범프 전사후의 리이드 끌어올림이 곤란해지는 경우에는, 기판의 관통구멍을 본 실시예와 같은 형태로 하면 좋다. 그리고 제4d도에 나타낸 단면 형상의 관통구멍도, 본 실시예와 대개 마찬가지의 효과가 기대된다.
[실시예 6]
실시예 4와 마찬가지로, 제3a도의 진공박스의 상면 스테인레스 박판(22)을 단면이 제4b도와 같은 형상의 관통구멍을 가진 것으로 하였다. 진공박스의 흡입구에 유연한 진공고무관을 연결하고, 박스 내부가 감압상태인 채로 자유롭게 움직일 수 있도록 하였다.
이것과는 따로 평탄한 받침대를 준비하고, 그 받침대 위에 보올모양의 금 범프를 랜덤하게 살포하였다. 상기한 진공박스를 상부의 기판 부분이 밑을 향하도록 뒤집어 놓은 상태에서 받침대위의 금 범프에 접근시키고, 감압된 관통구멍에 범프를 흡인시켰다. 다음에 이 범프를 흡인한 채로 진공박스를 반전시키고, TAB 본더의 본딩스테이지 위에 고정하여 TAB 테이프를 위치 맞춤하여 겹쳐 맞추고, 리이드부에 범프를 전사하였다.
본 실시예의 경우에는 처음부터 관통구멍 부분 밖에는 흡착되지 않으므로, 기판위에 오른 여분을 범프로 불어서 날려 버리는 조작이 불필요하였다.
[실시예 7]
이 실시예에서는 진공박스를 사용치 않고, 범프 배열용 기판을 제6a도에 단면으로 나타낸 것과 같은 2중 구조로 하였다. 상구기판(22a)은 두께 50㎛의 스테인레스판이지만, 반도체칩의 전극 패턴에 맞추어서, 보올형 금 범프(2)의 직경 80㎛보다 약간 큰 내경 100㎛의 관통구멍을 설치하였다. 하부기판(22b)은 두께 200㎛의 스테인레스판으로, 그 표면에는 상부기판의 관통구멍과 대응하는 위치에 깊이 10㎛의 접시모양의 움푹을 설치하였다.
2매의 기판 테두리부의 사이에 두께 20㎛의 스테인레스 박판을 스페이서(도시치 않음)를 넣어서, 제6a도에 나타낸 것처럼 2매의 기판간에 약 20㎛의 틈사이가 형성되도록 겹쳐 맞추었다. 기판(22a)의 상부에 범프를 살포하고, 초음파 진동을 주어서, 기판(22a)의 관통구멍에 범프를 떨어뜨려 넣었다. 떨어뜨린 범프는 제6b도에 나타낸 것처럼, 하부기판(22b)의 움푹에 지탱되지만, 이때 기판(22a)의 위에는 관통구멍에 포촉되지 않았던 잉여의 범프가 얹어져 있었다. 거기서 제6c도에 나타낸 것처럼 기판(22a)의 상면에 쓸어내기용의 판(4)을 달리게 하여, 잉여의 범프를 제거하였다.
다음에 스페이서를 제거하여, 기판(22b)을 기판(22a)과의 틈사이가 없어질 때까지 위쪽으로 밀어올렸다. 이것에 의해, 제6d도에 나타낸 것처럼, 범프의 상부가 기판(22a)의 상면에서 약 29㎛ 정도 돌출한 상태에서 범프가 깨끗하게 임시 배열되었다. 이 임시 배열된 범프의 위에 TAB 테이프의 리이드부를 위치 맞춤하여 겹쳐 맞추고, 앞의 실시예와 마찬가지의 방법으로 범프를 리이드 선단부에 전사하고, 범프 부착 TAB 테이프를 제작하였다.
본 실시예에는, 진공장치 등에 의한 감압을 필요로 하지 않기 때문에 작업성이 한층 좋을 뿐만 아니라, 전사시에 본딩투울에 의해서 주어지는 압력을 받는 기판을 얼마든지 두껍게 할(본 실시예에서는 200㎛) 수가 있기 때문에, 내구성이 있는 제조 장치를 얻을 수 있다.
[실시예 8]
99.99% 이상의 금을 사용해서, 평균 직경이 80㎛ 크기의 보올을 제작하여 범프로 하였다. 실제의 보올의 직경은 75∼85㎛의 범위이다.
이 금의 범프를 200핀의 TAB 테이프의 인너리이드의 위치에 맞추어서 배치하였다. 배치하는 방법에 대해서는 제7, 8a∼8e도에 의거하여 설명하겠다. 금보올의 직경보다 조금 작은 직경 70㎛의 관통구멍을 TAB 테이프의 인너리이드 위치와 대응하도록 맞추어서 뚫은 스테인레스 박판제의 기판(22)의 형(11)을 준비한다. 제8a도는 제7도의 VIIIA∼VIIIA에 따른 단면을 나타낸다. 이 기판의 관통구멍(24)의 부분을 밑에서 진공펌프로 흡인함으로써, 제8b도에 나타내 것처럼 관통구멍의 위치에 범프(6)가 배치·임시 고정되도록 하였다.
다음에 폴리이미드를 용매에 녹인 액(40)을 흘려서 제8c도에 나타낸 것처럼 굳게 하였다. 굳은 후의 폴리이미드 필름(40)의 두께는 40㎛로 되도록 하였다. 폴리이미드가 완전히 굳어진 다음에 형에서 벗겨내면, 소정의 위치에 범프의 형성된 제8d도에 나타낸 것과 같은 범프시이트(11)가 얻어졌다.
이 범프시이트에서는 범프의 특히 한쪽면측(제8d도의 위쪽)이 폴리이미드의 피막을 입고 있으므로 가성소오다로 표면을 가볍게 에칭하여 두부의 금속면을 노출시켰다.
다음에 이 범프시이트의 한쪽면에, 제8e도에 나타낸 것처럼 구리 도금에 의해서 약 30㎛ 두께의 리이드패턴(2)을 직접 형성하여, 범프 부착 TAB 테이프를 완성하였다.
이 범프 부착 TAB 테이프를 같은 배치의 200개의 전극을 갖는 반도체칩에 위치 맞춤하여 놓고, 전체를 TAB 본더에 의해 열압착을 행하였다. 압착의 조건은 압력 30g/리이드, 온도 350℃에서 2초로 하였다.
이 압착후에 인장강도를 조사였던바, 어느 핀도 TAB의 인너리이드부에서 절단되며, 접합부는 충분한 강도를 가지고 있다는 것이 확인되었다.
통상의 TAB 테이프에서는 반도체칩과 겹치는 테이프 부분이 디바이스 구멍으로서 창틀 모양으로 후벼서 구멍을 뚫어놓고 있으며, 리이드의 선단부분만이 디바이스 구멍의 안측에 돌출하는 형태로 만들어져 있다. 또, 반도체칩과의 접합은 제11a도와 같이 행하여지고 있다. 도면에 있어서, (2)는 리이드, (33)은 TAB 테이프의 베이스 필름, (1)은 반도체칩, (6)은 범프, (50)은 본딩투울을 각각 나타내고 있다.
제11a도와 같은 형에서는 디바이스 구멍이 열려 있지 않으면 본딩은 불가능하다. 종래의 범프 부착 TAB 테이프에 있어서, 디바이스 구멍을 형성하지 않은 경우는 제11b도와 같이 해서 압착하는 것으로 된다. 이 경우, 가열된 본딩투울이 테이프의 베이스 필름에 직접 접촉하는 것으로 되며, 필름이 타서 절연성이 손상된다거나, 본딩투울면이 더럽혀지는 등의 좋지 않은 현상을 일으켜서, 도저히 실용에 견디는 접합을 행할 수가 없다.
이상 설명한 바와 같이, 종래의 범프 부착 TAB 테이프에서는 디바이스 구멍은 불가결하다. 이 때문에 2층 타입의 경우에는 리이드를 형성한 후에 필름을 에칭하여 디바이스 구멍을 뚫어놓고 있고, 3층 타입의 경우에는 리이드를 형성하기전에 미리 펀칭 등에 의해서, 스프로킷 구멍과 함께 디바이스 구멍을 꿰뚫고 있다.
본 발명에 의한 펌프 부착 TAB 테이프의 경우에는 펌프가 베이스 필름을 관통하여 설치되어 있으므로, 디바이스 구멍이 뚫어져 있지 않은 테이프를 그대로 사용하여도, 제11c도에 나타낸 것처럼, 본더의 본딩투울이 직접 필름에 접촉하는 일은 없다. 즉 테이프 제작 과정에서 디바이스 구멍을 설치하기 위한 공정을 생략할 수 있다. 이점은, 본 발명법의 작업성이 뛰어나고 있다는 것을 나타내는 부가적인 이점의 하나이다.
[실시예 9]
99.99%의 순도를 갖는 금을 소재로 해서, 평균 직경이 90㎛(실측 87∼93㎛)의 보올을 제작하였다. 40㎛ 두께의 폴리이미드 필름에 레이저로 200핀의 반도체칩의 전극 패턴과 정렬하도록 80㎛의 구멍을 뚫었다. 이 구멍에 금보올을 고정했으나, 그 방법에 대해서는, 이하 제9,10a∼10f도를 사용하여 설명하겠다.
먼저 제9도에 나타낸 것처럼 금보올을 배열해야할 위치에 구멍을 뚫은 폴리이미드 필름(40)의 이면측에 필름과 같은 위치에 구멍이 뚫어져 있는 스테인레스 박판(22)을 겹쳐 맞춘 기판을 준비한다. 제10a도는 제9도의 X-X에 따르는 단면을 나타냄. 다음에 제10b도에 나타낸 것처럼 스테인레스 박판의 이면측을 진공으로 끌어서 폴리이미드 필름의 구멍 위치에 금보올(4)을 흡인하였다. 이어서 제10c도에 나타낸 것처럼 후방에서 금보올을 프레스(53)에 의해서 기계적으로 밀어넣고, 보올의 두부가 테이프의 반대측에서 5㎛정도 돌출하도록 하였다. 이와 같은 방법에 의해서, 금 범프가 테이프의 두께 방향에 대해서 비대상인 위치에 고정된 제10d도에 나타낸 것처럼 범프시이트를 얻는다.
다음 이 범프시이트의 한쪽면, 범프가 약 5㎛ 돌출하고 있는 측의 시이트 표면에 구리도금에 의해서 제10e도에 나타낸 것처럼 리이드(2)를 소망의 패턴으로 형성하였다. 구리도금의 두께는 30㎛ 정도로 하였다. 이것에 의해, 금 범프와 구리의 리이드는 일체화되며, 전기적인 도통은 물론이거니와, 어느 정도의 강도로 기계적으로도 접합되었다. 이 범프시이트의 중앙부에서 반도체칩이 겹쳐지는 부분에는 제10f도에 나타낸 것처럼 에칭에 의해서 테이프에 창틀모양의 디바이스 구멍을 뚫었다. 이것에 의해, 리이드 선단부는 디바이스 구멍의 안측으로 돌출된 형태로 되며, 그 리이드 선단부에는 보올형의 금 범프가 붙은 상태의 범프 부착 TAB 테이프가 얻어진다.
상기한 방법으로 제작된 범프 부착 TAB 테이프를 사용해서, 반도체칩과의 접속 시험을 행하였다. 열압착의 조건은 압력 35g/리이드, 온도 450℃, 1초로 하였다. 리이드 접합부의 인장강도를 조사하였는바, 모두가 리이드부에서 파단하고, 리이드와 범프 사이, 그리고 범프와 반도체칩 사이는 완전한 접합이 되어진다.
본 실시예에 있어서는, 전사 범프 방식으로 제작된 범프 부착 TAB 테이프와 같이 반도체칩이 놓이는 부분의 테이프에 디바이스 구멍을 설치하였다. 구멍을 뚫기 위한 공정은 추가되지만, 제11d도에 나타낸 것과 같은 형태로 접합을 행할 수 있으므로 본딩의 가열조건을 자유롭게 선택함으로써, 보다 완전한 접합을 실현할 수 있다. 또 본 실시예의 경우도 범프 형상이 보올형이기 때문에, 실제의 접합시에 반도체칩의 전극부와의 접촉이 대단히 매끈하게 행하여지며, 칩에 과대한 부하를 주지 않는다고 하는 이점도 보였다.
[실시예 10]
40㎛ 두께의 폴리에틸렌 필름 테이프에 직경 80㎛의 구멍을 뚫고, 99.99%의 순도를 갖는 평균 직경 90㎛의 금보올을 밀어 넣었다. 금보올은 테이프 위에서, 100핀의 반도체칩의 전극 패턴에 대응하도록 배열시켰다. 금보올을 테이프에 고정하는 방법은 실시예 9와 같은 방법에 따랐다. 금보올은 테이프의 한쪽면에서는 약 5㎛, 다른쪽 면에서는 약 45㎛ 정도 돌출하도록 고정하였다.
다음에 이 범프시이트의 한쪽면, 범프가 약 5㎛ 돌출하고 있는 측의 표면에 두께 35㎛의 구리박을 접착제로 발라붙였다. 범프의 두부가 조금만 돌출하고 있지만, 구리박의 펴붙이기에는 지장이 없었다. 이 구리박을 에칭하여, 100핀의 반도체의 전극 위치에 대응하는 리이드 패턴을 형성하였다. 그후 베이스 필름에도 에칭으로 디바이스 구멍을 뚫어서, 범프 부착 TAB 테이프를 제작하였다.
본 실시예의 경우, 상기한 제작 과정에 있어서는 범프와 리이드와의 사이의 접합은 반드시 충분하지는 않았으나, 이 범프 부착 TAB 테이프를 사용해서 반도체칩과의 접합을 행하였을 때에 범프와 리이드간의 접합도 가능한 것으로 되며, 충분한 전기적·기계적 접합이 달성되었다.

Claims (2)

  1. 미리 접속하고자 하는 반도체칩의 전극 패턴(7)에 대응하는 TAB 테이프의 인너리이드 위치에 보울형 금속제의 범프(6)를 배열하여 고정하는 단계와, 상기 반도체칩의 각 전극(7)이 상기 범프를 통하여 TAB 테이프(12)의 대응하는 상기 인너리이드와 전기적으로 접속되도록 상기 인너리이드를 상기 반도체칩의 대응전극에 열압착하는 단계를 구비하는 TAB 테이프와 반도체칩(1)을 접속시키는 방법.
  2. 접속하고자 하는 반도체칩의 전극 배열에 대응하는 위치에 리이드(2)를 구비한 합성수지의 TAB 테이프(12)와, 상기 리이드의 각 단부에 고착된 금속제의 범프(6)를 포함하고, 상기 각 리이드가 대응하는 상기 반도체칩과 상기 범프를 통하여 접속될 때, 상기 반도체칩에 접속되는 상기 범프의 부분은 적어도 그 형상이 거의 보올형의 일부를 형성함을 특징으로 하는 범프 부착 TAB 테이프.
KR1019900014073A 1989-09-11 1990-09-06 Tab 테이프와 반도체칩을 접속하는 방법 및 그것에 사용하는 범프시이트와 범프 부착 tab 테이프 KR940004246B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP1234916A JP2780376B2 (ja) 1989-09-11 1989-09-11 バンプ付きtabテープの製造方法
JP01-234915 1989-09-11
JP1234915A JP2780375B2 (ja) 1989-09-11 1989-09-11 Tabテープと半導体チップを接続する方法およびそれに用いるバンプシート
JP01-234916 1989-09-11
JP01-234917 1989-09-11
JP23491789 1989-09-11

Publications (2)

Publication Number Publication Date
KR910007096A KR910007096A (ko) 1991-04-30
KR940004246B1 true KR940004246B1 (ko) 1994-05-19

Family

ID=27332202

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900014073A KR940004246B1 (ko) 1989-09-11 1990-09-06 Tab 테이프와 반도체칩을 접속하는 방법 및 그것에 사용하는 범프시이트와 범프 부착 tab 테이프

Country Status (6)

Country Link
US (1) US5164336A (ko)
EP (3) EP0527387B1 (ko)
KR (1) KR940004246B1 (ko)
DE (2) DE69033078T2 (ko)
MY (1) MY106847A (ko)
SG (1) SG73389A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5209390A (en) * 1989-07-03 1993-05-11 General Electric Company Hermetic package and packaged semiconductor chip having closely spaced leads extending through the package lid
US5519332A (en) * 1991-06-04 1996-05-21 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
JP2715810B2 (ja) * 1991-07-25 1998-02-18 日本電気株式会社 フィルムキャリア半導体装置とその製造方法
JP2558976B2 (ja) * 1991-11-08 1996-11-27 松下電器産業株式会社 電子部品の電極とリードとの接合方法
US5728599A (en) * 1993-10-28 1998-03-17 Lsi Logic Corporation Printable superconductive leadframes for semiconductor device assembly
US5367435A (en) * 1993-11-16 1994-11-22 International Business Machines Corporation Electronic package structure and method of making same
CA2135241C (en) * 1993-12-17 1998-08-04 Mohi Sobhani Cavity and bump interconnection structure for electronic packages
JPH07221105A (ja) * 1994-01-31 1995-08-18 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
FR2728392A1 (fr) * 1994-12-16 1996-06-21 Bull Sa Procede et support de connexion d'un circuit integre a un autre support par l'intermediaire de boules
US5899376A (en) * 1995-07-11 1999-05-04 Nippon Steel Corporation Transfer of flux onto electrodes and production of bumps on electrodes
US6008071A (en) * 1995-09-20 1999-12-28 Fujitsu Limited Method of forming solder bumps onto an integrated circuit device
US5687901A (en) * 1995-11-14 1997-11-18 Nippon Steel Corporation Process and apparatus for forming ball bumps
FR2748849B1 (fr) * 1996-05-20 1998-06-19 Commissariat Energie Atomique Systeme de composants a hybrider et procede d'hybridation autorisant des dilatations thermiques
JP3633941B2 (ja) * 1996-08-27 2005-03-30 新日本製鐵株式会社 半導体装置製造方法
JPH10163211A (ja) * 1996-12-02 1998-06-19 Fujitsu Ltd バンプ形成用板部材の製造方法及びバンプ形成方法
US5839191A (en) * 1997-01-24 1998-11-24 Unisys Corporation Vibrating template method of placing solder balls on the I/O pads of an integrated circuit package
US7135397B2 (en) * 2003-09-10 2006-11-14 Texas Instruments Incorporated Method and system for packaging ball grid arrays
US7404513B2 (en) * 2004-12-30 2008-07-29 Texas Instruments Incorporated Wire bonds having pressure-absorbing balls
JP2009099905A (ja) * 2007-10-19 2009-05-07 Rohm Co Ltd 半導体装置
US9839143B2 (en) * 2012-04-10 2017-12-05 Panasonic Intellectual Property Management Co., Ltd. Electrode joining method, production method of electrode joined structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5718347A (en) * 1980-07-08 1982-01-30 Citizen Watch Co Ltd Mounting structure of ic
DE3370240D1 (en) * 1982-12-06 1987-04-16 Welding Inst Bonding leads to semiconductor devices
JPS59202643A (ja) * 1983-04-30 1984-11-16 Sharp Corp Lsi接続方法
JPS6052045A (ja) * 1983-08-31 1985-03-23 Matsushita Electric Ind Co Ltd バンプ電極形成方法
JPS6149432A (ja) * 1984-08-18 1986-03-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
WO1987000686A1 (en) * 1985-07-16 1987-01-29 Nippon Telegraph And Telephone Corporation Connection terminals between substrates and method of producing the same
US4814855A (en) * 1986-04-29 1989-03-21 International Business Machines Corporation Balltape structure for tape automated bonding, multilayer packaging, universal chip interconnection and energy beam processes for manufacturing balltape
EP0260490A1 (en) * 1986-08-27 1988-03-23 Kabushiki Kaisha Toshiba Bonding sheet for electronic component and method of bonding electronic component using the same
JP2532464B2 (ja) * 1987-05-20 1996-09-11 松下電器産業株式会社 バンプの転写方法
JPS63291427A (ja) * 1987-05-23 1988-11-29 Matsushita Electric Works Ltd バンプ付フィンガ−リ−ド担持体の製法
JPH0795554B2 (ja) * 1987-09-14 1995-10-11 株式会社日立製作所 はんだ球整列装置
JPH01243554A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置の製造方法
US5006917A (en) * 1989-08-25 1991-04-09 International Business Machines Corporation Thermocompression bonding in integrated circuit packaging

Also Published As

Publication number Publication date
EP0427384A2 (en) 1991-05-15
US5164336A (en) 1992-11-17
EP0427384A3 (en) 1992-01-02
KR910007096A (ko) 1991-04-30
DE69033078T2 (de) 1999-12-23
SG73389A1 (en) 2000-06-20
EP0911873A2 (en) 1999-04-28
MY106847A (en) 1995-08-30
EP0427384B1 (en) 1999-04-28
DE69027448D1 (de) 1996-07-18
EP0911873A3 (en) 1999-12-15
EP0527387B1 (en) 1996-06-12
EP0527387A1 (en) 1993-02-17
DE69033078D1 (de) 1999-06-02
DE69027448T2 (de) 1996-10-10

Similar Documents

Publication Publication Date Title
KR940004246B1 (ko) Tab 테이프와 반도체칩을 접속하는 방법 및 그것에 사용하는 범프시이트와 범프 부착 tab 테이프
KR100437436B1 (ko) 반도체패키지의제조법및반도체패키지
US7453157B2 (en) Microelectronic packages and methods therefor
US6855623B2 (en) Recessed tape and method for forming a BGA assembly
EP0558325B1 (en) Raised feature on substrate for flip chip interconnection
JPH04234139A (ja) 半導体チップの基板への直接取付け法
JPH1070362A (ja) 基板を結合する方法および構造
JP3744927B2 (ja) カプセル化電子部品、特に集積回路の製造方法
JP2003508898A (ja) マイクロビームアセンブリおよび集積回路と基板との内部連結方法
JPH07106334A (ja) 光学半導体装置を光学基板に付着する方法
JPH0236556A (ja) ピングリッドアレイおよび半導体素子塔載方法
JPH0362542A (ja) 半導体装置及びその製造方法
JP2001210676A (ja) 半導体装置およびその製造方法
JPH03129745A (ja) 半導体装置の実装方法
JP2780375B2 (ja) Tabテープと半導体チップを接続する方法およびそれに用いるバンプシート
JP2780376B2 (ja) バンプ付きtabテープの製造方法
JP3051617B2 (ja) 半導体装置の製造方法
JPH07170048A (ja) フレキシブルプリント配線板の部品実装構造及び部品実装方法
JPH0714966A (ja) 多端子複合リードフレームとその製造方法
JPH0719800B2 (ja) バンプ付きtabテープの製造方法
TW478121B (en) Soft packaging structure and method for making the same
JP3877648B2 (ja) テープキャリアおよびそれを用いたテープキャリアパッケージの製造方法
JP3445687B2 (ja) 半導体チップの実装方法
JPH1064954A (ja) 半導体装置の製造方法および製造装置
JPH0878571A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100512

Year of fee payment: 17

EXPY Expiration of term