JPH0691095B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0691095B2 JPH0691095B2 JP5313885A JP5313885A JPH0691095B2 JP H0691095 B2 JPH0691095 B2 JP H0691095B2 JP 5313885 A JP5313885 A JP 5313885A JP 5313885 A JP5313885 A JP 5313885A JP H0691095 B2 JPH0691095 B2 JP H0691095B2
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法、特に半導体素子等の
電極端子上に金属突起を一括接合できる方法に関し、電
極端子上に何らの処理をすることなしに、金属突起を一
括して接合するものであって、著じるしく簡便な工程に
より、確実な接合を、高信頼度で実現できるものであ
る。
電極端子上に金属突起を一括接合できる方法に関し、電
極端子上に何らの処理をすることなしに、金属突起を一
括して接合するものであって、著じるしく簡便な工程に
より、確実な接合を、高信頼度で実現できるものであ
る。
従来の技術 近年、IC,LSI等の半導体素子は各種の家庭電化製品、産
業用機器の分野へ導入されている。これら家庭電化製
品、産業用機器は省資源化、省電力化のためにあるいは
利用範囲を拡大させるために、小型化、薄型化のいわゆ
るポータブル化が促進されてきている。
業用機器の分野へ導入されている。これら家庭電化製
品、産業用機器は省資源化、省電力化のためにあるいは
利用範囲を拡大させるために、小型化、薄型化のいわゆ
るポータブル化が促進されてきている。
半導体素子においても、このようなポータブル化に対応
するために、パッケージングの小型化、薄型化が要求さ
れてきている。拡散工程、電極配線工程の終了したシリ
コンスライスは半導体素子単位のチップに切断され、チ
ップの周辺に設けられたアルミ電極端子から外部端子へ
電極リードを取出して取扱いやすくし、また機械的保護
のためにパッケージングされる。通常、これら半導体素
子のパッケージングにはデュアルインライン（DIL），
チップキャリヤ，フリップチップ，テープキャリヤ方式
等が用いられているが、DIL,チップキャリヤの如きは半
導体素子の電極端子から外部端子へは25〜35μφのAuま
たはAlの極細線で一本づつ順次接続するものである。こ
のために、半導体素子上の電極端子数が増大するにした
がい、接続の箇所の信頼度は低下するばかりか、外部端
子の数もこれにしたがって一定間隔で増大するため、パ
ッケージングの大きさも増大する。
するために、パッケージングの小型化、薄型化が要求さ
れてきている。拡散工程、電極配線工程の終了したシリ
コンスライスは半導体素子単位のチップに切断され、チ
ップの周辺に設けられたアルミ電極端子から外部端子へ
電極リードを取出して取扱いやすくし、また機械的保護
のためにパッケージングされる。通常、これら半導体素
子のパッケージングにはデュアルインライン（DIL），
チップキャリヤ，フリップチップ，テープキャリヤ方式
等が用いられているが、DIL,チップキャリヤの如きは半
導体素子の電極端子から外部端子へは25〜35μφのAuま
たはAlの極細線で一本づつ順次接続するものである。こ
のために、半導体素子上の電極端子数が増大するにした
がい、接続の箇所の信頼度は低下するばかりか、外部端
子の数もこれにしたがって一定間隔で増大するため、パ
ッケージングの大きさも増大する。
メモリーやマイクロコンピュータ用のLSIと連結してい
るI/Oの如きLSIでは機能数の増大とともに、電極端子数
も60〜100端子と著じるしく増大してしまい、前述した
如く、パッケージングの大きさは、わずか数10cm2の半
導体素子を取扱うのに数10cm2と大きくなってしまう。
このことは小型化、薄型化の機器の促進を妨げるもので
あった。
るI/Oの如きLSIでは機能数の増大とともに、電極端子数
も60〜100端子と著じるしく増大してしまい、前述した
如く、パッケージングの大きさは、わずか数10cm2の半
導体素子を取扱うのに数10cm2と大きくなってしまう。
このことは小型化、薄型化の機器の促進を妨げるもので
あった。
一方、接続箇所の信頼性が高く、小型化、薄型化のパッ
ケージングを提供できるものとして、フリップチップ、
テープキャリヤ方式がある。チップキャリヤやテープキ
ャリヤ方式による半導体素子のパッケージングは第５図
に示すように半導体素子１上の電極端子２上にバリヤメ
タルと呼ばれる多層金属膜３を設け、さらに、この多層
金属膜上に電気メッキ法により金属突起４を設ける。フ
リップチップ方式の場合、前記金属突起は半田材で構成
されており、金属突起と回路基板上の配線パターンを位
置合せし、半田リフローさせることにより一括接合する
ものである。
ケージングを提供できるものとして、フリップチップ、
テープキャリヤ方式がある。チップキャリヤやテープキ
ャリヤ方式による半導体素子のパッケージングは第５図
に示すように半導体素子１上の電極端子２上にバリヤメ
タルと呼ばれる多層金属膜３を設け、さらに、この多層
金属膜上に電気メッキ法により金属突起４を設ける。フ
リップチップ方式の場合、前記金属突起は半田材で構成
されており、金属突起と回路基板上の配線パターンを位
置合せし、半田リフローさせることにより一括接合する
ものである。
一方、フィルムキャリヤ方式の場合は、一定幅の長尺の
ポリイミドテープ上に金属リード端子を設け、半導体素
子の電極端子上の前記金属突起とリード端子とを、電極
端子数に無関係に同時に一括接続するものである。した
がって、両方の方式においては一本づつ電極端子に極細
線を接続する前述のワイヤポンディング方式と比較し
て、接続箇所の信頼度は高くなり、かつ半導体素子の電
極端子に設けられるバンプ（金属突起）およびリード端
子の破壊強度が40g以上もあるために、半導体素子をバ
ンプ又はリード端子のみで保持できる。さらにこのため
に前記半導体素子上の表面に薄い保護コートをするのみ
で機器の実装が可能となり、薄型、小型化したパッケー
ジングとして利用できる。
ポリイミドテープ上に金属リード端子を設け、半導体素
子の電極端子上の前記金属突起とリード端子とを、電極
端子数に無関係に同時に一括接続するものである。した
がって、両方の方式においては一本づつ電極端子に極細
線を接続する前述のワイヤポンディング方式と比較し
て、接続箇所の信頼度は高くなり、かつ半導体素子の電
極端子に設けられるバンプ（金属突起）およびリード端
子の破壊強度が40g以上もあるために、半導体素子をバ
ンプ又はリード端子のみで保持できる。さらにこのため
に前記半導体素子上の表面に薄い保護コートをするのみ
で機器の実装が可能となり、薄型、小型化したパッケー
ジングとして利用できる。
このようにフリップチップ，テープキャリヤ方式は信頼
性、小型，薄型のパッケージング、さらにテープキャリ
ヤ方式の場合は長尺のテープ状態で取扱うことができる
から、半導体素子を実装する生産現場では操作性が抜群
である等の数々の特徴を有するものである。
性、小型，薄型のパッケージング、さらにテープキャリ
ヤ方式の場合は長尺のテープ状態で取扱うことができる
から、半導体素子を実装する生産現場では操作性が抜群
である等の数々の特徴を有するものである。
発明が解決しようとする問題点 しかしながら、このフリップチップ，テープキャリヤ方
式の問題点は半導体素子の電極端子上への金属突起物の
形成にある。すなわち、小型，薄型化したポータブル化
した機器を生産するのはテレビ，ラジオ，ビデオ等のア
センブリ工場である。これらアセンブリ工場では機器に
組込むための半導体素子を半導体メーカから購入しなけ
ればならない。この時に問題になるのが、半導体メーカ
において、全ての半導体素子上に金属突起を形成できる
実力あるいは設備を必らずしも有していないという現実
がある。せっかくの小型化，薄型化のパッケージング技
術もアセンブリー工場における機器の商品的魅力を発揮
することができない。
式の問題点は半導体素子の電極端子上への金属突起物の
形成にある。すなわち、小型，薄型化したポータブル化
した機器を生産するのはテレビ，ラジオ，ビデオ等のア
センブリ工場である。これらアセンブリ工場では機器に
組込むための半導体素子を半導体メーカから購入しなけ
ればならない。この時に問題になるのが、半導体メーカ
において、全ての半導体素子上に金属突起を形成できる
実力あるいは設備を必らずしも有していないという現実
がある。せっかくの小型化，薄型化のパッケージング技
術もアセンブリー工場における機器の商品的魅力を発揮
することができない。
また、仮に半導体メーカで金属突起物を形成することが
できたとしても次のような問題がある。
できたとしても次のような問題がある。
バリヤメタルが多層金属構造であるために、金属膜相
互間の付着力、さらに金属期間でのバリヤ抵抗の発生に
注意する必要がある。すなわち金属膜相互間の付着力が
弱いと金属リード10に外力を加えただけで、金属膜間で
剥離あるいはバリヤメタルと突起との剥離が発生し、実
用に期さない。また、同じようにバリヤ抵抗の増大は半
導体素子の本来の電気特性を損なうものである。
互間の付着力、さらに金属期間でのバリヤ抵抗の発生に
注意する必要がある。すなわち金属膜相互間の付着力が
弱いと金属リード10に外力を加えただけで、金属膜間で
剥離あるいはバリヤメタルと突起との剥離が発生し、実
用に期さない。また、同じようにバリヤ抵抗の増大は半
導体素子の本来の電気特性を損なうものである。
従来のこのような工程を実施するにあたっては、金属
膜の形成工程，メッキ工程，金属膜のエッチング工程，
フォトエッチ工程と、広範囲の精度の高い工程を必要と
し、その分だけ金属突起を形成するためのコストが上昇
するばかりか、歩留り低下をまねいてしまう。
膜の形成工程，メッキ工程，金属膜のエッチング工程，
フォトエッチ工程と、広範囲の精度の高い工程を必要と
し、その分だけ金属突起を形成するためのコストが上昇
するばかりか、歩留り低下をまねいてしまう。
また、バリヤメタルをエッチングするのにかなりの危
険度の高い薬品を使用するために人体に対しても有害で
あり、かつ公害防止にも投資する必要がある。例えば、
Crのエッチングにはフェリシアン化カリウム，カセイソ
ータ溶液を用いるし、TiのエッチングにはHF系の溶液を
使わなければならない。
険度の高い薬品を使用するために人体に対しても有害で
あり、かつ公害防止にも投資する必要がある。例えば、
Crのエッチングにはフェリシアン化カリウム，カセイソ
ータ溶液を用いるし、TiのエッチングにはHF系の溶液を
使わなければならない。
フィルムキャリヤ方式においては、金属リードと金属
突起を接合する際に非晶物が発生し、共晶物が半導体素
子の表面層にも落下し、高温共晶物であるから保護膜に
クラックを生じせしめ、電極端子の保護効果を減少し、
信頼度の低下が生じる。
突起を接合する際に非晶物が発生し、共晶物が半導体素
子の表面層にも落下し、高温共晶物であるから保護膜に
クラックを生じせしめ、電極端子の保護効果を減少し、
信頼度の低下が生じる。
問題点を解決するための手段 本発明は半導体素子の電極上にバリヤメタルを形成する
事なしに、別の基板に形成した金属突起を転写方式によ
り一括接合形成するものである。
事なしに、別の基板に形成した金属突起を転写方式によ
り一括接合形成するものである。
作用 金属突起を形成した基板に、半導体素子の外寸と合致す
る開孔を有する枠体を重ねる。前記開孔に半導体素子を
配設すれば、半導体素子の電極と金属突起とは自動的に
位置合せが行なわれ、ここで加圧，加熱すると金属起と
半導体素子の電極とは熱圧着により、バリヤメタルを介
する事なく、容易に接合できるものである。
る開孔を有する枠体を重ねる。前記開孔に半導体素子を
配設すれば、半導体素子の電極と金属突起とは自動的に
位置合せが行なわれ、ここで加圧，加熱すると金属起と
半導体素子の電極とは熱圧着により、バリヤメタルを介
する事なく、容易に接合できるものである。
実施例 本発明の実施例について第１図〜第４図とともに説明す
る。まず第１図において、基板10上には半導体素子１の
電極２と対向した位置に金属突起11が電解メッキ等の方
法で形成され、前記金属突起11が形成された領域でか
つ、前記半導体素子１の外寸と合致する開孔13をする枠
体12を重ね合せる（第１図（ａ））。次に前記基板10上
に形成された枠体12の開孔13に半導体素子１を配設し、
真空吸着ができ加圧，加熱できる治具14で前記半導体素
子１を加圧，加熱する（第１図（ｂ））。この時、半導
体素子１の電極２と金属突起２とは自動的に位置合せさ
れ、そして熱圧着され、例えば半導体素子１の電極２が
Alで、金属突起２がAuならばAu・Alの合金で接合され
る。
る。まず第１図において、基板10上には半導体素子１の
電極２と対向した位置に金属突起11が電解メッキ等の方
法で形成され、前記金属突起11が形成された領域でか
つ、前記半導体素子１の外寸と合致する開孔13をする枠
体12を重ね合せる（第１図（ａ））。次に前記基板10上
に形成された枠体12の開孔13に半導体素子１を配設し、
真空吸着ができ加圧，加熱できる治具14で前記半導体素
子１を加圧，加熱する（第１図（ｂ））。この時、半導
体素子１の電極２と金属突起２とは自動的に位置合せさ
れ、そして熱圧着され、例えば半導体素子１の電極２が
Alで、金属突起２がAuならばAu・Alの合金で接合され
る。
治具14で半導体素子１を吸着し、持上げれば、前記金属
突起11は基板10から剥離される（第１図（ｃ））。すな
わち枠体に設けた開孔が半導体素子の電極と基板上の金
属突起との位置合せを自動的に行なう。
突起11は基板10から剥離される（第１図（ｃ））。すな
わち枠体に設けた開孔が半導体素子の電極と基板上の金
属突起との位置合せを自動的に行なう。
すべての基板の開孔の金属突起11が半導体素子の電極に
接合されるならば、基板と枠体は再び分離され、基板は
再メッキ処理される。また半導体素子の電極と金属突起
との接合は、半導体素子の電極もしくは金属突起の表面
に接着剤を塗布し、これによってお互いに接着固定する
事もできる。枠体12の開孔13の断面形状は第２図（ａ）
の如く断面方向に途中までテーパを形成しても良いし、
第２図（ｂ）の如く全体にテーパを形成したものでも良
い。テーパを形成する事により半導体素子の開孔への挿
入，着脱が容易となる。
接合されるならば、基板と枠体は再び分離され、基板は
再メッキ処理される。また半導体素子の電極と金属突起
との接合は、半導体素子の電極もしくは金属突起の表面
に接着剤を塗布し、これによってお互いに接着固定する
事もできる。枠体12の開孔13の断面形状は第２図（ａ）
の如く断面方向に途中までテーパを形成しても良いし、
第２図（ｂ）の如く全体にテーパを形成したものでも良
い。テーパを形成する事により半導体素子の開孔への挿
入，着脱が容易となる。
一方金属突起を形成する基板は第３図の様にセラミッ
ク、ガラス基板10上にPt,ITO等の導電膜15を全面に形成
し、半導体素子の電極と対応した位置にSiO2,Si3N4，ポ
リイミド等の絶縁膜で開孔17を形成した構成である。
ク、ガラス基板10上にPt,ITO等の導電膜15を全面に形成
し、半導体素子の電極と対応した位置にSiO2,Si3N4，ポ
リイミド等の絶縁膜で開孔17を形成した構成である。
導電膜15を一方の電極としメッキ処理すれば、開孔17に
金属突起11が形成される。Pt,ITO上のメッキで形成した
金属突起は容易に形成されやすく、かつ剥離しやすいも
のである。また、金属突起11が全て半導体素子の電極上
に接合され、なくなれば、再びPt,ITOの導電膜15をメッ
キ電極として金属突起を同一位置にくり返し形成でき
る。
金属突起11が形成される。Pt,ITO上のメッキで形成した
金属突起は容易に形成されやすく、かつ剥離しやすいも
のである。また、金属突起11が全て半導体素子の電極上
に接合され、なくなれば、再びPt,ITOの導電膜15をメッ
キ電極として金属突起を同一位置にくり返し形成でき
る。
この様にして半導体素子のアルミ電極上に金属突起が形
成されれば、第４図（ａ）の如くポリイミドやガラス入
りエポキシのフィルムテープ18上に形成したフィルムリ
ード19に前記金属突起11を接合すれば、フィルムキャリ
ヤ方式と同一の使い方ができ、配線基板20の配線21上に
半導体素子１をフェイスダウンで接続すればフリップチ
ップ方式と同一となる（第４図（ｂ））。
成されれば、第４図（ａ）の如くポリイミドやガラス入
りエポキシのフィルムテープ18上に形成したフィルムリ
ード19に前記金属突起11を接合すれば、フィルムキャリ
ヤ方式と同一の使い方ができ、配線基板20の配線21上に
半導体素子１をフェイスダウンで接続すればフリップチ
ップ方式と同一となる（第４図（ｂ））。
発明の効果 以上のように、本発明によれば、次のような効果を得る
ことができる。
ことができる。
半導体素子のアルミニウム電極上に直接，一括して金
属突起を形成できるため、ICの入手先が容易であるばか
りか実装コストが著じるしく安価になる。
属突起を形成できるため、ICの入手先が容易であるばか
りか実装コストが著じるしく安価になる。
従来に比し多層金属間の接合が著じるしく少ない、す
なわち接合箇所が少ないので信頼性が著じるしく高くな
る。
なわち接合箇所が少ないので信頼性が著じるしく高くな
る。
また、金属突起を形成する工程が少ないので高額な設
備や危険な公害の元となる薬品が不用となり、かつ歩留
りが高くなる。
備や危険な公害の元となる薬品が不用となり、かつ歩留
りが高くなる。
接合がAu・Alの合金で行なわれると接触（接合）抵抗
が著じるしく小さくなる等の効果がある。
が著じるしく小さくなる等の効果がある。
第１図は本発明の一実施例における半導体装置の製造方
法を説明するための図、第２図は同方法に用いる枠体の
断面図、第３図は同基板の断面図、第４図は本発明の応
用例を示す図、第５図は従来法で形成した半導体装置の
金属突起を示す断面図である。 １……半導体素子、２……電極、10……基板、11……金
属突起、12……枠体、13……開孔、14……治具。
法を説明するための図、第２図は同方法に用いる枠体の
断面図、第３図は同基板の断面図、第４図は本発明の応
用例を示す図、第５図は従来法で形成した半導体装置の
金属突起を示す断面図である。 １……半導体素子、２……電極、10……基板、11……金
属突起、12……枠体、13……開孔、14……治具。
Claims (2)
- 【請求項１】基板上に半導体素子の電極と対応した位置
に金属突起を形成する第１の工程と、前記半導体素子の
外形寸法と合致する寸法の開孔を有する枠体を前記開孔
内に前記基板上の金属突起が配設されるように前記基板
上に載置する第２の工程と、前記半導体素子を前記枠体
の開孔に設置，加圧し、前記基板から金属突起を剥離
し、前記金属突起を前記半導体素子の電極上に接合する
第３の工程を備えてなることを特徴とする半導体装置の
製造方法。 - 【請求項２】第３の工程において半導体素子を加圧する
と同時に加熱する事を有する特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313885A JPH0691095B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313885A JPH0691095B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212034A JPS61212034A (ja) | 1986-09-20 |
| JPH0691095B2 true JPH0691095B2 (ja) | 1994-11-14 |
Family
ID=12934461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313885A Expired - Fee Related JPH0691095B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691095B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876221A (en) * | 1988-05-03 | 1989-10-24 | Matsushita Electric Industrial Co., Ltd. | Bonding method |
-
1985
- 1985-03-15 JP JP5313885A patent/JPH0691095B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61212034A (ja) | 1986-09-20 |
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