JPS61212034A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61212034A JPS61212034A JP5313885A JP5313885A JPS61212034A JP S61212034 A JPS61212034 A JP S61212034A JP 5313885 A JP5313885 A JP 5313885A JP 5313885 A JP5313885 A JP 5313885A JP S61212034 A JPS61212034 A JP S61212034A
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法、特に半導体素子等の
電極端子上に金属突起を一括接合できる方法に関し、電
極端子上に何らの処理をすることなしに、金属突起を一
括して接合するものであって、著しるしく簡便な工程に
より、確実な接合を、高信頼度で実現できるものである
。
電極端子上に金属突起を一括接合できる方法に関し、電
極端子上に何らの処理をすることなしに、金属突起を一
括して接合するものであって、著しるしく簡便な工程に
より、確実な接合を、高信頼度で実現できるものである
。
従来の技術
近年、ＩＣ，ＬＳＩ等の半導体素子は各種の家庭電化製
品、産業用機器の分野へ導入されている。
品、産業用機器の分野へ導入されている。
これら家庭電化製品、産業用機器は省資源化、省電力化
のためにあるいは利用範囲を拡大させるために、小型化
、薄型化のいわゆるポータプル化が促進されてきている
。
のためにあるいは利用範囲を拡大させるために、小型化
、薄型化のいわゆるポータプル化が促進されてきている
。
半導体素子においても、このようなポータプル化に対応
するために、パッケージングの小型化、薄型化が要求さ
れてきている。拡散工程、電極配線工程の終了したシリ
コンスライスは半導体素子単位のチップに切断され、チ
ップの周辺に設けられたアルミ電極端子から外部端子へ
電極リードを取出して取扱いやすくし、また機械的保護
のためにパッケージングされる。通常、これら牛導体素
子のパッケージングにはデュアルインライン（ＤＩＬ）
、チップキャリヤ、フリップチップ、テープキャリヤ方
式等が用いられているが、ＤＩＬ。
するために、パッケージングの小型化、薄型化が要求さ
れてきている。拡散工程、電極配線工程の終了したシリ
コンスライスは半導体素子単位のチップに切断され、チ
ップの周辺に設けられたアルミ電極端子から外部端子へ
電極リードを取出して取扱いやすくし、また機械的保護
のためにパッケージングされる。通常、これら牛導体素
子のパッケージングにはデュアルインライン（ＤＩＬ）
、チップキャリヤ、フリップチップ、テープキャリヤ方
式等が用いられているが、ＤＩＬ。
チップキャリヤの如きは半導体素子の電極端子から外部
端子へは２５〜３６μφのＡｕまたはＡ２の極細線で一
本づつ順次接続するものである。このために、半導体素
子上の電極端子数が増大するにしたがい、接続の箇所の
信頼度は低下するばかりか、外部端子の数もこれにした
がって一定間隔で増大するため、パッケージングの大き
さも増大する。
端子へは２５〜３６μφのＡｕまたはＡ２の極細線で一
本づつ順次接続するものである。このために、半導体素
子上の電極端子数が増大するにしたがい、接続の箇所の
信頼度は低下するばかりか、外部端子の数もこれにした
がって一定間隔で増大するため、パッケージングの大き
さも増大する。
メモリーやマイクロコンピュータ用のＬＳＩと連結して
いるＩｌｏの如きＬＳＩでは機能数の増大とともに、電
極端子数も６０〜１００端子と著しるしく増大してしま
い、前述した如く、パッケージングの大きさは、わずか
数１０ｃＪの半導体素子を取扱うのに数１０．−Ｊと大
きくなってしまう。
いるＩｌｏの如きＬＳＩでは機能数の増大とともに、電
極端子数も６０〜１００端子と著しるしく増大してしま
い、前述した如く、パッケージングの大きさは、わずか
数１０ｃＪの半導体素子を取扱うのに数１０．−Ｊと大
きくなってしまう。
このことは小型化、薄型化の機器の促進を妨げるもので
あった。
あった。
一方、接続箇所の信頼性が高く、小型化、薄型化のパッ
ケージングを提供できるものとして、フリップチップ、
テープキャリヤ方式がある。チップキャリヤやテープキ
ャリヤ方式による半導体素子のパッケージングは第６図
に示すように半導体素子１上の電極端子２上にバリヤメ
タルと呼ばれる多層金属膜３を設け、さらに、この多層
金属膜上に電気メツキ法により金属突起４を設ける。フ
リップチップ方式の場合、前記金属突起は半田材で構成
されており、金属突起と回路基板上の配線パターンを位
置合せし、半田リフローさせることにより一括接合する
ものである。
ケージングを提供できるものとして、フリップチップ、
テープキャリヤ方式がある。チップキャリヤやテープキ
ャリヤ方式による半導体素子のパッケージングは第６図
に示すように半導体素子１上の電極端子２上にバリヤメ
タルと呼ばれる多層金属膜３を設け、さらに、この多層
金属膜上に電気メツキ法により金属突起４を設ける。フ
リップチップ方式の場合、前記金属突起は半田材で構成
されており、金属突起と回路基板上の配線パターンを位
置合せし、半田リフローさせることにより一括接合する
ものである。
一方、フィルムキャリヤ方式の場合は、一定幅の長尺の
ポリイミドテープ上に金属リード端子を設け、半導体素
子の電極端子上の前記金属突起とリード端子とを、電極
端子数に無関係に同時に一括接続するものである。した
がって、両方の方式においては一本づつ電極端子に極細
線を接続する前述のワイヤボンディング方式と比較して
、接続箇所の信頼度は高くなり、かつ半導体素子の電極
端子に設けられるバンプ（金属突起）およびリード端子
の破壊強度が４ｏｇ以上もあるために、半導体素子をバ
ンプ又はリード端子のみで保持できる。さらにこのため
に前記半導体素子上の表面に薄い保護コートをするのみ
で機器の実装が可能となり、薄型、小型化したパッケー
ジングとして利用できる。
ポリイミドテープ上に金属リード端子を設け、半導体素
子の電極端子上の前記金属突起とリード端子とを、電極
端子数に無関係に同時に一括接続するものである。した
がって、両方の方式においては一本づつ電極端子に極細
線を接続する前述のワイヤボンディング方式と比較して
、接続箇所の信頼度は高くなり、かつ半導体素子の電極
端子に設けられるバンプ（金属突起）およびリード端子
の破壊強度が４ｏｇ以上もあるために、半導体素子をバ
ンプ又はリード端子のみで保持できる。さらにこのため
に前記半導体素子上の表面に薄い保護コートをするのみ
で機器の実装が可能となり、薄型、小型化したパッケー
ジングとして利用できる。
このようにフリップチップ、テープキャリヤ方式は信頼
性、小型、薄型のパッケージング、さらにテープキャリ
ヤ方式の場合は長尺のテープ状態で取扱うことができる
から、半導体素子を実装する生産現場では操作性が抜群
である等の数々の特徴を有するものである。
性、小型、薄型のパッケージング、さらにテープキャリ
ヤ方式の場合は長尺のテープ状態で取扱うことができる
から、半導体素子を実装する生産現場では操作性が抜群
である等の数々の特徴を有するものである。
発明が解決しようとする問題点
しかしながら、このフリップチップ、テープキャリヤ方
式の問題点は半導体素子の電極端子上への金属突起物の
形成にある。すなわち、小型、薄型化したポータプル化
した機器を生産するのはテレビ、ラジオ、ビデオ等のア
センブリ工場である。
式の問題点は半導体素子の電極端子上への金属突起物の
形成にある。すなわち、小型、薄型化したポータプル化
した機器を生産するのはテレビ、ラジオ、ビデオ等のア
センブリ工場である。
これらアセンブリ工場では機器に組込むための半導体素
子を半導体メーカから購入しなければならない。この時
に問題になるのが、半導体メーカにおいて、全ての半導
体素子上に金属突起を形成できる実力あるいは設備を必
らずしも有していないという現実がある。せっかくの小
型化、薄型化のパッケージング技術もアセンブリー工場
における機器の商品的魅力を発揮することができない。
子を半導体メーカから購入しなければならない。この時
に問題になるのが、半導体メーカにおいて、全ての半導
体素子上に金属突起を形成できる実力あるいは設備を必
らずしも有していないという現実がある。せっかくの小
型化、薄型化のパッケージング技術もアセンブリー工場
における機器の商品的魅力を発揮することができない。
また、仮に半導体メーカで金属突起物を形成することが
できたとしても次のような問題がある。
できたとしても次のような問題がある。
■ バリヤメタルが多層金属構造であるために、金属膜
相互間の付着力、さらに金属期間でのバリヤ抵抗の発生
に注意する必要がある。すなわち金属膜相互間の付着力
が弱いと金属リード１０に外力を加えただけで、金属膜
間で剥離あるいはバリヤメタルと突起との剥離が発生し
、実用に期さない。また、同じようにバリヤ抵抗の増大
は半導体素子の本来の電気特性を損なうものである。
相互間の付着力、さらに金属期間でのバリヤ抵抗の発生
に注意する必要がある。すなわち金属膜相互間の付着力
が弱いと金属リード１０に外力を加えただけで、金属膜
間で剥離あるいはバリヤメタルと突起との剥離が発生し
、実用に期さない。また、同じようにバリヤ抵抗の増大
は半導体素子の本来の電気特性を損なうものである。
■ 従来のこのような工程を実施するにあたっては、金
属膜の形成工程、メッキ工程、金属膜のエッチング工程
、フォトエッチ工程と、広範囲の精度の高い工程を必要
とし、その分だけ金属突起を形成するためのコストが上
昇するばかυか、歩留９低下をまねいてしまう。
属膜の形成工程、メッキ工程、金属膜のエッチング工程
、フォトエッチ工程と、広範囲の精度の高い工程を必要
とし、その分だけ金属突起を形成するためのコストが上
昇するばかυか、歩留９低下をまねいてしまう。
■ また、バリヤメタルをエツチングするのにかなりの
危険度の高い薬品を使用するために人体に対しても有害
であり、かつ公害防止にも投資する必要がある。例えば
、Ｃｒのエツチングにはフェリシアン化カリウム、カセ
イソータ溶液を用いるし、ＴｉのエツチングにはＨＦ系
の溶液を使わなければならない。
危険度の高い薬品を使用するために人体に対しても有害
であり、かつ公害防止にも投資する必要がある。例えば
、Ｃｒのエツチングにはフェリシアン化カリウム、カセ
イソータ溶液を用いるし、ＴｉのエツチングにはＨＦ系
の溶液を使わなければならない。
■ フィルムキャリヤ方式においては、金属リードと金
属突起を接合する際に非品物中台が発生し、共晶物が半
導体素子の表面層にも落下し、高温弁品物であるから保
護膜にクラックを生じせしめ、電極端子の保護効果を減
少し、信頼度の低下が生じる。
属突起を接合する際に非品物中台が発生し、共晶物が半
導体素子の表面層にも落下し、高温弁品物であるから保
護膜にクラックを生じせしめ、電極端子の保護効果を減
少し、信頼度の低下が生じる。
問題点を解決するための手段
本発明は半導体素子の電極上にバリヤメタルを形成する
事なしに、別の基板に形成した金属突起を転写方式によ
シ一括接合形成するものである。
事なしに、別の基板に形成した金属突起を転写方式によ
シ一括接合形成するものである。
作 用
金属突起を形成した基板に、半導体素子の外寸と合致す
る開孔を有する枠体を重ねる。前記開孔に半導体素子を
配設すれば、半導体素子の電極と金属突起とは自動的に
位置合せが行なわれ、ここで加圧、加熱すると金属起と
半導体素子の電極とは熱圧着により、バリヤメタルを介
する事なく、容易に接合できるものである。
る開孔を有する枠体を重ねる。前記開孔に半導体素子を
配設すれば、半導体素子の電極と金属突起とは自動的に
位置合せが行なわれ、ここで加圧、加熱すると金属起と
半導体素子の電極とは熱圧着により、バリヤメタルを介
する事なく、容易に接合できるものである。
実施例
本発明の実施例について第１図〜第４図とともに説明す
る。まず第１図において、基板１０上には半導体素子１
の電極２と対向した位置に金属突起１１が電解メッキ等
の方法で形成され、前記金属突起１１が形成された領域
でかつ、前記半導体素子１の外寸と合致する開孔１３を
する枠体１２を重ね合せる（第１図（−））０次に前記
基板１０上に形成された枠体１２の開孔１３に半導体素
子１を配設し、真空吸着ができ加圧、加熱できる治具１
４で前記半導体素子１を加圧、加熱する（第１図中））
０この時、半導体素子１の電極２と金属突起２とは自動
的に位置合せされ、そして熱圧着され、例えば半導体素
子１の電極２がＡ２で、金属突起２がＡｕならばＡｕａ
ＡＩｌの合金で接合される０治具１４で半導体素子１を
吸着し、持上げれば、前記金属突起１１は基板１ｏから
剥離される（第１図（Ｃ））。すなわち枠体に設けた開
孔が半導体素子の電極と基板上の金属突起との位置合せ
を自動的に行なう。
る。まず第１図において、基板１０上には半導体素子１
の電極２と対向した位置に金属突起１１が電解メッキ等
の方法で形成され、前記金属突起１１が形成された領域
でかつ、前記半導体素子１の外寸と合致する開孔１３を
する枠体１２を重ね合せる（第１図（−））０次に前記
基板１０上に形成された枠体１２の開孔１３に半導体素
子１を配設し、真空吸着ができ加圧、加熱できる治具１
４で前記半導体素子１を加圧、加熱する（第１図中））
０この時、半導体素子１の電極２と金属突起２とは自動
的に位置合せされ、そして熱圧着され、例えば半導体素
子１の電極２がＡ２で、金属突起２がＡｕならばＡｕａ
ＡＩｌの合金で接合される０治具１４で半導体素子１を
吸着し、持上げれば、前記金属突起１１は基板１ｏから
剥離される（第１図（Ｃ））。すなわち枠体に設けた開
孔が半導体素子の電極と基板上の金属突起との位置合せ
を自動的に行なう。
すべての基板の開孔の金属突起１１が半導体素子の電極
に接合されるならば、基板と枠体は再び分離され、基板
は再メツキ処理される。また半導体素子の電極と金属突
起との接合は、半導体素子の電極もしくは金属突起の表
面に接着剤を塗布し、これによってお互いに接着固定す
る事もできる０枠体１２の開孔１３の断面形状は第２図
（−）の如く断面方向に途中までテーバを形成しても良
いし、第２図（ｂ”ｌの如く全体にテーバを形成したも
のでも良い。テーバを形成する事により半導体素子の開
孔への挿入２着脱が容易となる。
に接合されるならば、基板と枠体は再び分離され、基板
は再メツキ処理される。また半導体素子の電極と金属突
起との接合は、半導体素子の電極もしくは金属突起の表
面に接着剤を塗布し、これによってお互いに接着固定す
る事もできる０枠体１２の開孔１３の断面形状は第２図
（−）の如く断面方向に途中までテーバを形成しても良
いし、第２図（ｂ”ｌの如く全体にテーバを形成したも
のでも良い。テーバを形成する事により半導体素子の開
孔への挿入２着脱が容易となる。
一方金属突起を形成する基板は第３図の様にセラミック
、ガラス基板１ｏ上にＰｔ、ＩＴＯ等の導電膜１５を全
面に形成し、半導体素子の電極と対応した位置にＳｔ、
２． Ｓｉ３Ｎ４．ポリイミド等の絶縁膜で開孔１７を
形成した構成である。
、ガラス基板１ｏ上にＰｔ、ＩＴＯ等の導電膜１５を全
面に形成し、半導体素子の電極と対応した位置にＳｔ、
２． Ｓｉ３Ｎ４．ポリイミド等の絶縁膜で開孔１７を
形成した構成である。
導電膜１５を一方の電極としメッキ処理すれば、開孔１
７に金属突起１１が形成される。Ｐｔ、ＩＴ。
７に金属突起１１が形成される。Ｐｔ、ＩＴ。
上のメッキで形成した金属突起は容易に形成されやすく
、かつ剥離しやすいものであるｏまた、金属突起１１が
全て半導体素子の電極上に接合され、なくなれば、再び
Ｐｔ 、 Ｉ Ｔｏの導電膜１５をメッキ電極として金
属突起を同一位置にくり返し形成できる。
、かつ剥離しやすいものであるｏまた、金属突起１１が
全て半導体素子の電極上に接合され、なくなれば、再び
Ｐｔ 、 Ｉ Ｔｏの導電膜１５をメッキ電極として金
属突起を同一位置にくり返し形成できる。
この様にして半導体素子のアルミ電極上に金属突起が形
成されれば、第４図（ａ）の如くポリイミドやガラス人
りエポキシのフィルムテープ１８上に形成したフィルム
リード１９に前記金属突起１１を接合すれば、フィルム
キャリヤ方式と同一の使い方ができ、配線基板２ｏの配
線２１上に半導体素子１をフェイスダウンで接続すれば
フリップチップ方式と同一となる（第４図中））。
成されれば、第４図（ａ）の如くポリイミドやガラス人
りエポキシのフィルムテープ１８上に形成したフィルム
リード１９に前記金属突起１１を接合すれば、フィルム
キャリヤ方式と同一の使い方ができ、配線基板２ｏの配
線２１上に半導体素子１をフェイスダウンで接続すれば
フリップチップ方式と同一となる（第４図中））。
発明の効果
以上のように、本発明よれば、次のような効果を得るこ
とができる。
とができる。
■ 半導体素子のアルミニウム電極上に直接。
一括して金属突起を形成できるため、ＩＣの入手先が容
易であるばかりか実装コストが著しるしく安価になる。
易であるばかりか実装コストが著しるしく安価になる。
■ 従来に比し多層金属間の接合が著しるしく少ない、
すなわち接合箇所が少ないので信頼性が著しるしく高く
なる。
すなわち接合箇所が少ないので信頼性が著しるしく高く
なる。
■ また、金属突起を形成する工程が少ないので高額な
設備や危険な公害の元となる薬品が不用となり、かつ歩
留りが高くなる。
設備や危険な公害の元となる薬品が不用となり、かつ歩
留りが高くなる。
■ 接合がＡｕ−Ａｊ！の合金で行なわれると接触（接
合）抵抗が著しるしく小さくなる等の効果がある。
合）抵抗が著しるしく小さくなる等の効果がある。
第１図は本発明の一実施例における半導体装置の製造方
法を説明するだめの図、第２図は同方法に用いる枠体の
断面図、第３図は同基板の断面図、第４図は本発明の応
用例を示す図、第６図は従来法で形成した半導体装置の
金属突起を示す断面図である。 １・・・・・・半導体素子、２・・・・・・電極、１ｏ
・・・・・・基板、１１・・・・・・金属突起、１２・
・・・・・枠体、１３・・・・・・開孔、１４・・・・
・・治具。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆ２
−−行湊 １３−７／孔 ｆ４−１呉 ｆｆ ｆｏ 第２図 第３図 １’／ １（Ｊ
法を説明するだめの図、第２図は同方法に用いる枠体の
断面図、第３図は同基板の断面図、第４図は本発明の応
用例を示す図、第６図は従来法で形成した半導体装置の
金属突起を示す断面図である。 １・・・・・・半導体素子、２・・・・・・電極、１ｏ
・・・・・・基板、１１・・・・・・金属突起、１２・
・・・・・枠体、１３・・・・・・開孔、１４・・・・
・・治具。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ｆ２
−−行湊 １３−７／孔 ｆ４−１呉 ｆｆ ｆｏ 第２図 第３図 １’／ １（Ｊ
Claims (2)
- （１）基板上に半導体素子の電極と対応した位置に金属
突起を形成する第１の工程と、前記半導体素子の外形寸
法と合致する寸法の開孔を有する枠体を前記開孔内に前
記基板上の金属突起が配設されるように前記基板上に載
置する第２の工程と、前記半導体素子を前記枠体の開孔
に設置、加圧し、前記基板から金属突起を剥離し、前記
金属突起を前記半導体素子の電極上に接合する第３の工
程を備えてなることを特徴とする半導体装置の製造方法
。 - （２）第３の工程において半導体素子を加圧すると同時
に加熱する事を有する特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313885A JPH0691095B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5313885A JPH0691095B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212034A true JPS61212034A (ja) | 1986-09-20 |
| JPH0691095B2 JPH0691095B2 (ja) | 1994-11-14 |
Family
ID=12934461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5313885A Expired - Fee Related JPH0691095B2 (ja) | 1985-03-15 | 1985-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691095B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876221A (en) * | 1988-05-03 | 1989-10-24 | Matsushita Electric Industrial Co., Ltd. | Bonding method |
-
1985
- 1985-03-15 JP JP5313885A patent/JPH0691095B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876221A (en) * | 1988-05-03 | 1989-10-24 | Matsushita Electric Industrial Co., Ltd. | Bonding method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691095B2 (ja) | 1994-11-14 |
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