TWI299526B - Methods for forming arrays of small, closely spaced features - Google Patents

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TWI299526B
TWI299526B TW095118141A TW95118141A TWI299526B TW I299526 B TWI299526 B TW I299526B TW 095118141 A TW095118141 A TW 095118141A TW 95118141 A TW95118141 A TW 95118141A TW I299526 B TWI299526 B TW I299526B
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Description

1299526 九、發明說明： 【發明所屬之技術領域】 所揭示的本發明一般係與積體電路製造、電腦記憶體製 造技術及光罩技術有關。 【先前技術】 鑒於許多因素（包括增強的可攜性要求、計算能力、記
憶體谷ΐ及現代電子元件中的能量效率），一直在不斷減 小積體電路的尺寸。為了方便此尺寸減小，一直在研究積 體電路之構成特徵之尺寸的減小方式。此等構成特徵之範 例包括電容器、電接點、互連線及其他電性裝置。舉例而 吕，在記憶體電路或裝置（例如，動態隨機存取記憶體 (DRAM)、靜態隨機存取記憶體（SRAM卜鐵電（fe)記憶 體、電子可抹除可程式化唯讀記憶體（EEpR〇M)、快閃記 憶體等）中，減小特徵尺寸的趨向很明顯。
電，記憶體通常包含數百萬個相同電路元件（被稱作記 隐體單7L )’其係配置於複數個具有相關邏輯電路之陣列 中°每-記憶體單元傳統上儲存—位元資訊，但多層單天 f置'料每單元儲存-個以上的位元。採用最-般形式的 係由兩電性裝置組成：—儲存電容器與一 效電晶體。每一記憶體單元係可儲 ::);身：的-可定址位置。可透過電晶體將一位元寫 ==且可藉由感測儲存電極上來自參考電極麵 何視取该位兀。可得益於較 體類型係DRAMe藉由減…：牛的一吊用電腦記憶 精由減小電性裝置構件之尺 111473.doc 1299526 接電性裝置之導綠、甘p^、、， μ 、、’ 間載廷電何的導電接點及併入此等 特徵的記憶體裝置之尺+ Ρ 一 置之尺寸侍以減小。藉由將更多記憶體單 凡配合於記憶體裝置中，可增大儲存容量及電路速度。 要求特徵尺寸不斷減小對形成該等特徵所 斷提出更大要求。例如，通當栋田止I ^ 吊使用光你支影來圖案化基板上 的特徵。可使用間距概念來描述此等特徵之尺寸。間距係 兩相㈣徵中相同點間的距離。通常藉由鄰接特徵間的空 :疋義此等特试，可採用一材料(例如，絕緣體)來填充 :亥專空間。由此，可將間距看作一特徵之寬度與使該特徵 與一相鄰特徵分離之空間之寬度之和。 某些光阻材料僅對某些波長的光作出回應…常用的波 長趟圍係位於紫外線（υν)範圍内。因為許多光阻材料選擇 性地對特定波長作出回應，故光微影技術各具有一最小間 距，低於該最小間距時，特定光微影技術無法可靠地形成 特徵。此最小間距通常係由採用該技術可使用的光之波長 決定。因此，光微影技術之最小間距會限制特徵減 小。 間距倍增(或間距加倍)可擴展光微影技術之能力以可製 造配置更密集的特徵。在頒予L()wrey等人的美國專利第 5,32Ml〇號中說明且在圖以至⑶中顯示該方法，將該專 利以引用方式全文併人本文中而使其成為此說明書之部 分。為方便起見，此處簡要概述該方法。 參考圖…首先使用光微影於一光阻層（其覆蓋一消耗 性材料層20與一基板30)中形成一線圖案1〇。圖i皆顯示戶斤 ⑴ 473.doc 1299526 不層之示意性斷面。如圖1B所示，接著，藉由—姓刻步驟 (較佳地’各向異性㈣）將該圖案傳送至層2〇，從而形成 佔位物或心軸40。若該蝕刻為各向異性蝕刻，則該等心軸 具有大致垂直側’如圖所示。光阻線1G可為帶線，而且， y以各向同性方式蝕刻心軸4〇以增大相鄰心軸4〇間的距 離，如圖1C所示。或者，可在傳送之前於該光阻上執行此 各向同性蝕刻（或，收縮步驟）。隨後在心軸4〇上方沈積一 間隔物材料層50’如圖1D所示。接著，藉由採用一定向 (或各向異性）間隔物蝕刻優先將間隔物材料自水平表面 與8〇蝕刻掉，在心軸40之側上形成間隔物60，，自另一 材料之側壁延伸的材料或最初自該等側壁延伸而形成之材 料。圖1E顯示此類間隔物。接著將剩餘心軸利移除，僅留 下基板30上方之間隔物6〇β該等間隔物6〇一起擔當一圖案 化光罩所示。因此’在給定間距先前包括一定義 =與-空間之圖案之處’相同寬度現在包括由間隔物 疋義的兩特徵與兩空間。因此，藉由此「間距倍增」技 術可有效減小採用光微影技術時可獲得的最小特徵^寸。 雖然上面的範例中事實上將間距等分，但傳統上將此間 ^咸小稱作間5巨「加倍」或，更-般而言，間距「倍 增」乂即？專統上的採用某一因數的間距「倍增」事實上 表不涉及藉由該因數減小該間距。實際上，「間距Μ 藉由減小間距使特徵密度增大。因此，間距具有至 中相同特徵間的線性間⑮；及每線性距離： 特从始度或數目。本文保留該傳統辭彙。 111473.doc 1299526 光罩方案或電路設計之關鍵尺寸（CD)係方案的最小特徵 尺:，或，該設計或方案中存在的最小特徵之最小寬度之 、'里由於諸如幾何複雜性及積體電路之不同部分中的關 鍵尺寸有不同要求等因素’通常並不使積體電路之所有特 徵間距倍增。此外，相對於傳統光微影而言，間距倍增需 要許多額外步驟；該等額外步驟會涉及大量額外費用。曰間 距倍=對所得特徵之控制通常不及無間距倍增的直接圖案 _ 之乙制，因為間隔物圖案僅遵循直接圖案化特徵 輪廓目此’通常認為間距倍增僅適用於規則間隔線， 11，記憶體陣列之導線。另—方面，典型㈣光罩技術 各向同性收縮步驟)可導致特徵尺寸減小，但特徵 2並未對應地增A。將非f精細的輯傳送至下方層過 挑戰’因為現有技術無法透過傳送充分地保持 操作=趣真度:需要可於積體電路上提供更小且更有效 曰、2之方法；此類方法較佳地可增大特徵密度並減小 日日月尺寸。 需要減小積體電路之尺寸並增大電腦晶片 :置車列之可操作密度。因此，需要形成小特徵之改良方 法，用於增大特徵密度之 方法；及可提供更製造更高效陣列之 【發明内容】 ％不影響特徵解析度之技術。 在某些具體實施财，本發明包含— 成隔離特徵之方法。該方法可包 覆 材料層之基板及於一第—井置^丨a後盍有夕先罩 忐罩材料層中製造—第一系列可 111473.doc 1299526 選擇定義線。該方法可 =該第一系列可選擇定義線之間距以製造叫此少於該第一 系列可選擇定義線之間距的一光罩特徵之第一配置。1光 罩特徵之第一配置可包含藉由間距減小空間分開的間：減 小光罩線且可對應於-第-圖案。該方法可進—步包含於 I第二光罩材㈣中製造—第二系列可選料義線，盆中 4二系列可選敎義線與該[系列可選敎義線不平 :。该方法可進一步包含：使用-間隔物材料減小該第二 擇以製造間距小於該第二系列可選 第配置。該光罩特徵之 •置可匕g藉由間距減小空 且可對應於一第二圖案。該方法減t㈣ 二圖案蝕刻該基板以製造隔離特 ^才木用弟 該第-與第二圖案疊加而獲得〜圖案係藉由將 在某些具體實施例中，本發 之特徵的方法。該方法可包含減广種用於形成陣列中 間距以形成-行圖案。二:Γ —可光定義線之 以⑯ 方法亦可包含減小-列第-可朵 疋義線之間距以形成與該行圖 案可具有列線與列空間。該等又、：列圖帛。該列圖 曝露部分，@ 1 # η # 、，友可遮蓋下方行圖案之未 I刀，而該4列空間可 該方法可進一步包含 〃圖案之曝露部分。 些以定義—組合光罩層仃圖案之曝露部分中的至少某 在某些具體實施例中，本發 光罩圖案。該光罩圖案可包:種用於積體電路的 弟一糸列伸長光罩線及與 111473.doc 1299526 5玄第一系列伸長光罩線相交的一第二系列伸長光罩線。在 该光罩圖案中，每一系列線之間距可比透過光微影可獲得 的間距小。 在某些具體實施例中，本發明包含一種作為一積體電路 製程之部分所形成的隔離特徵配置。該配置可具有由間隔 物材料所形成的一第一列伸長特徵及由間隔物材料所形成 的第—列伸長特徵。該第二財的伸長特徵可與該第_ 列中的伸長特徵相$ ’因此，一列中的每一伸長特徵會與 另—列中的多個伸長特徵相交。 在某些具體實施例中，本發明包含—種位於積體電路中 的隔離特徵配置。該配置可具有規則間隔特徵，其具有小 於60奈米的一第一寬度及不超過該第—寬度ι〇倍的一第一 長度。此外’特徵間的空間可具有小於6〇奈米的一第二寬 在某些具體實施例中，本發明包含-種形成用於積體電 路之特徵陣列的方法。該方法可包括於一第一光罩層中形 成一弟一間距倍增特徵陣列’該等特徵係沿—伸長轴伸 ，。該第一特徵陣列可具有一第一圖案。該方法可進一步 =-弟一光罩層中形成一第二間距倍增特徵陣列，該 第一間距倍增特徵陣列具有帶 紅作#〆Μ Τ长罕由的伸長特徵，該伸長 軸與该弟-特徵陣列之伸長特徵之軸 陣列可具有一第二圖案。该方 Μ弟一特欲 第一 Η牵八^ η"，去可進一步包括將該第一與 m組合第三圖案’該第三圖案對 電路之-早-垂直層中的-特徵配置。 III473.doc Ϊ299526 在某二具體貫施例中，本發明包含一種用於處理採用電 性格式之資訊的系統。該系統可包括至少一電路。該系統 可進一步包括一重複圖案中的密集間隔特徵，其係形成於 "亥電路中的一材料層中。每一特徵可具有小於60奈米的一 弟一寬度及小於該第一寬度10倍的一第一長度。此外，每 一特徵與鄰接特徵的間隔距離係小於120奈米。 【實施方式】
參考圖2，提供一部分形成的積體電路1〇〇。在各種光罩 層120至170下面提供一基板。可對層120至17〇加以餘 刻以形成用於圖案化下方層或基板11〇之光罩。可使用此 等光罩來形成各種特徵，如下所述。該等特徵可包含下面 2中的任何特徵之部分：一或多個電晶體、二極體、電 合-導線、閘極、源極、汲極或以上特徵中的任何特徵 之接點。此等組件可包含dram或快閃記憶體陣列、N0r 邏輯陣列、NAND邏輯陣列蓉夕邮八产甘α 、种：I早夕】4之刀。在某些具體實施例 °亥荨特徵係由包含本道^ _ 田匕3 +導體材枓的一基板材料形成。例 如，該半導體;^ Μ γ β h 才科可為石夕、矽鍺化合物或III-V材料。 如此說明書巾夕田、+ 》，術語「基板」不僅可表示基板層 11 0 ’亦可表不 ;一層下方的任一層。術語「基板」 亦可表不一層或容思 _ ^ ^ 次夕層，该（等）層具有藉由半導體程序（例 如，钱刻、摻雜、、+也Μ 構^ b積4)而形成於其内部的特徵或結 構抖㈣料係受上方光罩層控制。 如此說明書中之用法，術語 可看到的位於—表面α系」了表不攸上面観看 表面上的一形狀陣列或一系列形狀。 111473.doc -12- 1299526 可表示對應於形成於一或多層中之特徵之一斷面或陰影的 :狀集。-般而言，該圖案並非特徵本身，而是對應於特 试之尺寸與酉己置的設計。可由自多個上方或並排層所導出 的圖案組合定義一圖案。圖案可起源於一層(例如，可光 定義層）中且可接著將該圖案傳送至另一層，例如，一臨 2層或一硬光罩層。據說在特微尺寸與間隔改變（例如， 藉由上述特徵收縮步驟）的情況下，亦可將該圖案傳送至 y部層。相反，可藉由間距倍增定義一新圖案，藉此使該 第二圖案中的兩或更多特徵取代該第一圖案之一特徵。 層中的一圖案可由另一先前或上方層中的一或多個圖 案導出。雖說所得層中的特徵與提供原始圖案的此等特徵 並不完全類似時亦可由一圖案導出另一圖案，但下方圖案 一般遵循具有最小尺寸偏差的上方圖案之輪靡。術語「圖 案化」亦可用作一動詞且表示製造或形成一圖案。 形成於一特定層中的一特徵配置可提供一圖案。一陣列 亦可提i、圖案。陣列係形成於一重複組態中的電性組件 〆寺彳文集a其可跨越積體電路之多層。如上所述，多個 單兀可形成DRAM之一記憶體陣列或naND快閃記憶體電 路，或，例如一邏輯陣列。 車父佳地’依據本文所述各種圖案形成與圖案傳送步驟之 化子與處理狀況選擇覆蓋基板n 〇之層1 2〇至1 7〇之材料。 因為最上面可選擇定義層120—其較佳地係可藉由一微影 私序加以定義—與基板110之間的層係較佳地用以將由可 遥擇疋義層120所導出之圖案傳送至基板110，故較佳地選 111473.doc -13 - 1299526 擇可選擇定義層12〇與基板11〇之間的層，使得可相對於其 他曝路材料對該等層加以選擇性蝕刻。當一材料之蝕刻速 率比周圍材料之餘刻速率大至少約兩倍、較佳地大約十倍 及最佳地大至少約四十倍時，考慮對該材料加以選擇性或 優先餘刻。 在圖2所示具體實施例中，可選擇定義層120覆蓋一第一 硬光罩，或蝕刻終止層13〇，該層13〇覆蓋一第一臨時層 140，該層140覆蓋一第二臨時層15〇，該層15〇覆蓋一第二 硬光罩，或蝕刻終止層16〇，該層16〇覆蓋欲透過光罩加以 處理（蝕刻）的一第三臨時層17〇，該層17〇覆蓋基板層。 在所示具體實施例中，該第三臨時層17〇將擔當最後光 罩，將透過該光罩執行蝕刻（或其他處理）。在某些具體實 施例中，非晶性碳對於該第三臨時層而言係一較佳材料貝 因為可選擇性蝕刻如此多的其他材料—矽、氧化矽、氮化 矽等一而不會嚴重影響碳層。對於所示具體實施例而言， 基板110可包含一層間介電（ILD)層，透過該層間介電^形 成接點。 θ少 在常用的傳送圖案方法中’使光罩與下方基板曝露於一 優先蝕刻基板材料之蝕刻劑。不過，該等蝕刻劑，儘管速 率較慢’亦會磨耗光罩材料。因此’在傳送圖案心期 間，在圖案傳送完成之前，蝕刻劑可能會將光罩磨耗掉。 在基板11 0包含欲加蝕刻的多個不同材料時， T，此等問題合 加重。在此類情況下，可使用額外光罩； 曰 子’（未顯不），以防 止在圖案傳送完成之前將光罩圖案磨耗掉 m473.doc -14- 1299526 因為依據化學與處理狀況之要求選擇各種層，故在某些 具體實施例中該等層中的一或多個可省略。在所示具體實 施例中，硬光罩層130與160較佳地具有保護作用，在上方 層之蝕刻期間保護下方層以免有害劣化。同樣地，對於特 別簡單的基板11 0而言，可將各種其他層（例如，該第二硬 光罩層160本身）省略且上方光罩層對於所需圖案傳送可能 就足以了。將圖案傳送至難以餘刻的基板（例如，包含多 個材料或多個材料層之基板）時或用於形成小而高縱橫比 籲 特徵時，較佳地具有較高數目的光罩層。 參考圖2，可選擇定義層！ 2〇較佳地係由一光阻（其包括 此項技術中所熟知的任何光阻）形成。例如，該光阻可為 與 13.7 奈米（nm)、157 _，、193 nm、248 nm 或 365 nm 波長 系統’ 193 nm波長浸沒系統或電子束微影系統相容的任何 光阻。較佳的光阻材料之範例包括氟化氬（ArF)敏感光阻 (即，適合與ArF光源一起使用的光阻）與氟化氪（KrF)敏感 φ 光阻（即，適合與KrF光源一起使用的光阻）。採用波長相 *皆車乂短（例如，1 93 nm)之光的光微影系統較佳地使用ArF 光阻較長波長的光微影系統（例如，248 nm系統）較佳地 使用KrF光阻。在其他具體實施例中，採用可藉由奈米壓 印U影加以圖案化（例如，藉由使用模塑或機械力來圖案 化光阻）的光阻形成層120及隨後光阻層。 通常，藉由使光阻曝光於輻射（透過一標線片）且接著使 ::顯：來圖案化光阻。在負光阻情況下，使輻射(例如， 先)聚焦於欲保留的光阻部分上，例如，要形成線—例 HM73.doc -15· 1299526 線124 (參見圖3) 一之區域上❶通常，該輕射使一光敏 化。物（例如，光感應酸產生器活化，其（例如，藉 由使化合物聚合）使光阻之溶解度降低。較佳具體實施例 可使用任何可定義材料（包括正或負光阻）加以實施。某些 具體實施例之測試中所使用的較佳標線片係T37Z 46/47標 線片。 忒第硬光罩層13 0之材料較佳地包含一無機材料，並 且，範例性材料包括二氧化石夕（Si〇2)、矽或一介電抗反射 塗層（DARC)，例如f碎氮氧切。在所示具體實施例 中，该第一硬光罩層130係一介電抗反射塗層（DARC)。因 此，硬光罩層130不僅可擔當一中間硬光罩，亦可在微影 期間用以降低反射。在形成間距接近光微影技術之解析度 限制的圖案時，該第一硬光罩層13〇使用DARC材料會特別 有用DARC藉由使光反射最小化可增強解析度，因此可 提高採用光微影定義圖案邊緣時的精確度。同樣地，可視 需要除該第-硬光罩層130之外使用一有機底部抗反射塗 層（BARC)(未顯示）或採用該以狀取代該第—硬光罩層 13 0以控制光反射。 該第-臨時層140較佳地係由非晶性碳（其提供，相對於 較佳硬光罩材料而言，非常高的蝕刻選擇性)形成。更佳 地’該非晶性碳係一透明碳形式，其具有高透光性且藉由 使光對齊所使用之波長的光可透過而進一步改善此類光對 齊。若要瞭解用於形成高透明碳之沈積技術，可參閱A· HelmboM、D. Meissner 的「薄固態膜」，283(i996)i96 至 H1473.doc 16 1299526 :，以引用方式將其全文併人本文“使其成為此說明 書之部分。 該第二臨時層150較佳地係由非晶矽形成。使用非晶矽 =優點可自下述各種蚀刻與圖案傳送步驟之上下文中明顯 付知τ s其他鄰接材料（例 >，氧化層）保持完整無損的 同時’對非晶石夕加以選擇性钱刻。 該第二硬光罩（或蝕刻終止）層16〇較佳地包含二氧化矽 (Sioy、石夕或介電抗反射塗層（darc)，例如，富矽氮氧化 石夕或氧化l§(Al2Q3)。在料具體實施财，該第—硬光罩 層 160係 DARC。 少該第三臨時層170較佳地係由非晶性碳形成，相對於許 多材料’非晶性碳具有極好的蝕刻選擇性。上面已關於該 第一臨時層140對非晶性碳之優點作進一步論述。 該基板可為積體電路之形成時使用的矽晶圓。可使用各 種各樣的基板材料。 除了為各種層選擇恰當材料之外，較佳地，視與本文所 述蝕刻化學物及處理狀況的相容性選擇層12〇至之厚 度。例如，藉由選擇性蝕刻一下方層將一圖案自一上方= 傳送至該T方層時，在某種程度上移除兩層之材料。^ 此，較佳地使上部層厚得足以在圖案傳送過程中將其磨耗 掉。較佳地，使硬光罩層薄得可快速將其傳送或移除，從 而使曝露的周圍材料受到較少磨耗。 在所示具體實施例中，可選擇定義層12〇(例如，光阻） 係一可光定義層，其厚度較佳地係在大約1〇〇至25〇 ^力之 111473.doc 17 1299526 間，且更佳地係在大約13〇至200 nm之間。該第一硬光罩 層130(例如，Si〇2或DARC)之厚度較佳地係在大約1〇至30 nm之間，且更佳地係在大約15至25 nm之間。該第一臨時 層140(例如’非晶性碳）之厚度較佳地係在大約1〇〇至2〇〇 nm之間’且更佳地係在大約12〇至15〇 nm之間。該第二臨 時層150(例如’非晶性碳）之厚度較佳地係在大約3〇至5〇 nm之間’且更佳地係在大約35至45 ηπι之間。該第二硬光 罩層160(例如’ Si〇2或DARC)之厚度較佳地係在大約1〇至 3 0 nm之間，且更佳地係大約15 nm。該第三臨時層17〇(例 如’非晶性碳）之厚度較佳地係在大約1〇〇至3 〇〇 nm之間， 且更佳地係在大約150至250 nm之間。 本文所述的各種層可藉由熟習此項技術者所熟知的各種 方法形成。例如，可使用各種汽相沈積程序（例如，化學 汽相沈積）來形成光阻下面的各種光罩層。較佳地，使用 低溫化學汽相沈積程序於碳上方沈積該等硬光罩層或任何 其他材料’例如間隔物材料。此類低溫沈積程序可較佳地 防止下方非晶性碳層出現化學或物理破壞。可使用旋塗程 序來形成可光定義層。此外，可使用碳氫化合物或此類化 合物之混合物作為碳先驅物、藉由化學汽相沈積來形成非 晶性碳層。範例性先驅物包括丙烯、丙炔、丙烷、丁烷、 丁稀 丁 一細及乙炔。在2003年6月3日頒予Fairbairn等人 的美國專利第6,573,〇3〇 B丨號中說明一種適於形成非晶性 碳層之方法，將該專利以引用方式全文併入本文中而使其 成為此說明書之部分。此外，可對非晶性碳加以摻雜。在
Hl473.doc -18· I299526 頒予Yin等人的美國專财請案第iq/652，i74號中說明一種 適於形成摻雜非晶性；^ 反之方法，將該申請案以引用方式全 文併入本文中而使其成為此說明書之部分。 第一階段 ~在依據該等較佳具體實施例並參考圖2至H)之方法之- 外P “又中#由間距倍增形成一間隔物圖案並使用該間 隔物圖案製造-下方帶狀結構（參見圖1〇)用於隨後之方法 • 纟驟。此階段期間的一钱刻序列之-範例係如下所述：υ 夕層之沈積；2)-第—層之光微影圖案化；3)特徵之收 縮；4)圖案延伸到下方層中；5)上方層之剩餘部分之移 除；6)間隔物材料之毯式沈積；7)間隔物餘刻；8)間隔物 心軸之移除；，隔物圖案延伸到下方材料中；1〇)一填充 物材料之毯式沈積；11}間隔物之移除；及12)拋光。 〜參考圖3,在可定義層12Q中形成_圖案，其包含藉由可 疋義材料特徵124定界的間隙或空間122。可藉由（例如）光 鲁微影形成空間122,其中透過一標線片使可選擇定義層12〇 +光於#田射且接著使其顯影。顯影之後，剩餘可定義材料 (在所示具體實施例中為光阻）形成光罩特徵，例如所示線 124(以斷面顯示）。 線124之間距係等於一線124之寬度與一相鄰空間⑵之 寬度之和。為了使採用此圖案（之線124與空間122)所形成 之特徵之關#尺寸最，Mb ’較佳地使間距處在圖案化^定 義層120所使用的光微影技術之限制處或接近該等限制^ 例如，對於採用24S nm之光的光微影而言，線]24之間距 U1473.doc -19· 1299526 可為約200 nm。因此， 距下且下述間隔物圖案 最小間距。 該間距可處在光微影技術之最小間 之間距可較佳地低於光微影技術之 戈口園j所示 預備步驟包含製造一系列光阻線124。因 此可使用光微影採用一光罩材料形成複數個線。採用傳 統光微影所形成之線的間距不會小於光子可定義的間距。 二而=的間距倍增可使所形成之線的間距小於傳統光 4影可定義的間距。 圖4顯示在藉由& 稭由各向同性蝕刻使線124收縮以製造已修 後圖3之結構。可視需要加寬空間122或使其變 =為：需尺寸。例如，如圖6所示，已藉由勉刻光阻 工間122加寬’從而形成已修改空間122a與已修改 η交佳地使用各向同性钮刻，例如氧化硫電漿(例 J ’ ：合S〇2、〇2、…及^的電漿)或任何其他適合的電 小光阻線124之尺寸。可使用的其他兩電裝係，例 :二_2電漿或Cl2/Q2電漿。各向同性㈣會從各個方 5 π ά 因此，圖4所示線l24a之角落稍微 等佳地選擇敍刻程度，使得線⑽之寬度實質上 間隔物182之間的所需間隔，此可自圖7至 微:技付知°較佳地’此钱刻可使線12域使用光 窄二：；係用以圖案化可光定義層12 0)可能獲得的線 線124處在光微影技術之解析度限制或接近光 之解析度限制，卿刻可進-步減小其尺寸’ …亥解析度限制。此外’該蝕刻可使線i24a之邊緣 111473.doc •20· 1299526 平滑’從而改善此等線的一致性。 在某一，、體只施例中，藉由使線124膨脹，可使線丨24a 間的空間122a變窄成所需尺寸。例如，可在線i24上方沈 積額外材料（未顯示）’或可使線m起化學反應以形成-體 積更大的材料（未顯示）而使其尺寸増大。 在所不具體實施例中’已修改線1244義佔位物或心軸 寸將圖案傳送至下方層（圖5與6)且毯式沈積一間隔 物材料刚㈤）之後，將沿著該等佔位物或心軸形成一間 隔物182之圖案(圖8)。在替代具體實施例中，若間隔物材 ^之沈積與姓刻係與可定義層120相容’則可將臨時層14〇 省略且可將間隔物材料直接沈積於光定義線⑶或較細 124a 上。 其他替代具體實施例中，不需要如上所述首先對線 124加以修整或減小其寬度，就可將線124之圖案傳送至下 方層。在此類具體實施例中，可在臨時層14〇中形成一對 應於線124之圖案的圖案且可採用一收縮步驟使該圖案之 特徵之寬度減小。 如圖5所示’修改線寬度之後(圖4)，較佳地將可光定義 層120中的圖案傳送至該第一臨時層14〇以便隨後沈積一間 隔物材料層18〇(圖7)。臨時層14〇較佳地係由可經受沈積二 钱刻間隔物材料時的處理狀況的一材料形成，如 …、 特定言之，形成臨時層14。之材料之耐熱性較佳光 阻之耐熱性，並且，較佳地選擇該材料，使得可相對於間 隔物182(圖8)與下方層150之材料選擇性地移除該材料女 Π 1473-doc -21 - 1299526 上所述，層140較佳地係由非晶性碳形成。 如圖5所不，圖4之線124a與空間122a之圖案可延伸到， 或將其傳迗至下方層。此圖案延伸可藉由選擇性蝕刻形成 層130與140之材料而完成，而線124&形成一保護性光罩， 其可防止蝕刻劑將位於線124a下面的材料移除。 為了將孩圖案傳送到硬光罩層j3〇中，可使用一各向異 H餘刻例如，使用碳氟化合物電漿之餘刻。若硬光罩層 130較薄，亦可使用一濕式（各向同性）蝕刻。較佳的碳氟化 合物電漿蝕刻化學物包括用於蝕刻較佳DARC材料的cF4、 CFH3、CF2HjCF3H。 為了將忒圖案傳送到該第一臨時層i4〇中，較佳地使用 έ S〇2的電漿，例如，含SQ2、〇2及的電漿。較佳地， 含s〇2的電漿蝕刻較佳臨時層14〇之碳的速率可比蝕刻硬光 罩層130之速率大20倍，且更佳地，大4〇倍。於年8月 3 1日所申請、頒予Abatchev等人、標題為「關鍵尺寸控 制」的美國專利申請案第10/931，772號（律師檔案號碼為 MICRON.286A ; Micron參考號為 2〇〇3·1348)中說明一適合 的含S〇2電漿，以引用方式將該申請案全文併入本文中而 使其成為此說明書之部分。儘管圖5顯示圖案延伸到該第 臣品吟層140中之後線124a完整無損，但含s〇2電漿同時會 蝕刻臨時層140，亦會移除可定義層12〇之剩餘部分。 如圖6所示，最初形成於層12〇中的線圖案一旦向下延伸 到層140中，就可使用選擇性蝕刻將層12〇之剩餘部分剝 離。或者，如上所述，可在一非晶性碳蝕刻步驟（例如， 111473.doc -22- 仅外526 使圖案向下延伸到屑 蝕刻掉。從而將,、 &步驟）期間將120之剩餘部分 至硬光罩與臨時層13G與l4G ^義層12G中的線圖案傳送 於層120中的续勵电 專送的圖案係與最初形成 與空間n 體相同；所傳送的圖案具有線144a 丨-般分別對應於線124 不具體實施例中，硒 ”二間122a »在所 線144a上的適當 曰130之部分仍作為保護罩位於 期間擔當卿Γ:層13〇之此等部分可於隨後步驟 在所示具體實施例中，在一 將其傳送至—下方，㈣層中形成一圖案並隨後 之特心辟r 所示’層130與140中所形成 另/ 直的，其中已姓刻此等層。為了在此步驟 文所述其他步驟中獲得垂直側壁，可使用定向或各向 異性钱刻。 餘刻程序中的變化會改變上方層中的圖案相對於下方層 中所產生圖案之精度。儘管一般示意性地將層至層的圖案 傳迗說明成一可獲得垂直壁的精確程序，但實際上很難獲 得此類精度。因此，預期圖案傳送可獲得下方與上方圖案 的-般對應。同樣地’目案傳送中亦可對最初定義圖案的 特徵加以修改（例如，藉由放大或收縮此等特徵），其中此 類修改不會改變間距。 如圖7所示’較佳地毯式沈積一間隔物材料層丨8()，使得 其順應曝露表面，包括該第二臨時層15〇與線144a。如圖 所示，沈積間隔物材料層18〇時，硬光罩層13〇之部分仍可 位於線144a頂部上的恰當位置處—以隨後擔當CMP#刻終 I11473.doc -23- 1299526 “勿或者，在間隔物沈積之前，採用一選擇性蝕刻將硬 f罩部分移除。間隔物材料可為能在將圖案傳送至下方層 時擔當光罩或允許透過正在形成的光罩處理下方結構的任 何材料。该間隔物材料較佳地· 1}加以沈積後可具有良好 的階梯覆蓋率；2)可在與臨時層14〇及下方層相容的溫度 下加以沈積；及3)可相對於臨時層14〇及直接位於臨時層 下方的任何層加以選擇性蝕刻。較佳的材料包括氧化 • %與氮切。較佳地藉由化學汽相沈積或原子層沈積來沈 積该間隔物材料。層18〇之沈積厚度較佳地在約⑼至的⑽ 之間，且更佳地在約20至50 nm之間。較佳地，階梯覆蓋 率係大約80 %或更大，且更佳地大約90 %或更大。 圖8顯示在一間隔物蝕刻與隨後一蝕刻之後圖了之結構， 其中保留-延伸到下方層中的獨立式間隔物之圖案。該間 隔物蝕刻可包含一各向異性蝕刻以將間隔物材料自水^表 面移除。可使用-碳氟化合物電浆執行該間隔物钱刻。對 _ 於碎間隔物材料而言，亦可使用HBr/Cl電漿執行該間隔物 餘刻。（不過，應注意，較佳具體實施例使用氧化石夕間隔 物）。執行間隔物蝕刻之後，會留下一伸長間隔物圖案， 相對於線，該圖案之間距已有效減小。 間隔物蝕刻之後，接著將硬光罩層130與臨時層14〇之剩 餘部分（若存在的話）移除以留下獨立式間隔物182。較佳地 使用-含硫電衆钱刻（例>，使用s〇2之姓刻）選擇性移除 该第一臨時層14〇之剩餘部分（採用線丨44a之形式）。以此方 式移除一圖案之特徵以留下藉由間隔物所形成的另一圖 111473.doc •24- 1299526 案。 因此，在某些具體實施例中，已使用一間隔物材料執行 間距減小以製造光罩特徵。以此方式所形成的光罩特徵之 間距可小於光阻線之間距且可包含藉由間距減小空間所分 開的間距減小光罩線；已完成間距倍增。在所示具體實施 例中，藉由間隔物182所形成的圖案間距大約係藉由光阻 線124a與空間122a(圖3至5)所形成圖案之圖案間距的一 半其中最初由光微影決定該間距。較佳地，可形成間距 大約為100 nm的一間隔物圖案。 進一步參考圖8，藉由間隔物1 82所形成的圖案可延伸到 下方第二臨時層丨5〇中。該延伸可藉由一選擇性蝕刻化學 物完成。例如，若間隔物182係由二氧化矽形成且下方層 150係由非晶矽形成，則蝕刻可移除後者而大部分完整無 損地保留前者。較佳蝕刻包括一物理成分，且較佳地亦可 包括化學成分，而且，可為（例如）一反應性離子餘刻 (RIE)，例如，一 HBr/Cl2蝕刻。例如，可使用lAM TCP9400(加州 Fremont的 LAM Research Corporati〇n以市售 方式知:供）執行該#刻’其中在頂部功率為約3〇〇至丨W 且底部功率為約50至250 W條件下，約〇至5〇 sccm Cl2與約 0至200 seem HBr在大約7至60 mTorr壓力下流動。 圖9顯示在毯式沈積一填充物材料丨9()之後圖8之結構。 填充物材料190較佳地係由二氧化矽（Si〇2)形成。在某些較 佳具體實施例中，間隔物182與填充物材料19〇係由相同或 類似材料形成’此點可自下面關於圖1 7至2 0、2 2至2 3及2 6 I11473.doc •25- 1299526 至27的論述中更好地理解。因此，間隔物ι82與填充物材 料190可均由二氧化矽形成。用於沈積填充物材料 190(即’二乳化石夕）的一較佳程序係Appiiecj Materials， Producer® HARPTM系統。（HARP表示「高縱橫比程序」。） 在一替代具體實施例中，可在沈積填充物材料19〇之前 移除間隔物182。若硬光罩層160係由一 DARC材料形成， 則亦可使用濕式蝕刻移除間隔物。間隔物182之移除可藉 由填充物材料190提供良好覆蓋率。 圖10至20、22至23及26至27各說明至少四個對應視圖， 如下採用字母A至D表示：l〇A至10D、11A至11D等。指派 有「A」的視圖統一顯示俯視圖或平面視圖，其中為方便 起見包含影線。視圖B至C統一顯示對應圖A中所示相同結 構之斷面。此外，指派有「B」的此等視圖統一顯示與指 派有「B」的其他視圖相同的結構方向。對於指派有 「C」以及「D」的視圖而言，該等方向係類似的。 圖10 A至10D顯示在移除（透過（例如）一化學機械抛光 (CMP)程序）間隔物1 82及填充物材料19〇之一部分之後圖9 之結構。亦可針對拋光使用一乾式蝕刻或一電漿蝕刻。若 使用CMP程序，則較佳地在硬光罩層16〇與臨時層15〇之間 添加一薄的蝕刻終止層。舉例而言，該蝕刻終止層可由 Si3N4形成。 圖10 A顯示拋光之後該表面之示意性平面圖。該表面展 現一帶狀圖案，其具有包含填充物材料帶212(其為，例 如’非ΘΘ石夕）與f 214(其可為’例如，二氧化石夕）的交替 111473.doc -26- 1299526 帶。非晶矽帶212係形成於該第二臨時層150中，而二氧化 矽帶214係填充帶212之間之空間的填充物材料190之剩餘 部分。為方便起見，圖10A中採用交叉影線表示該表面以 顯示包含帶狀結構之材料。帶212之寬度213較佳地在大約 30至70 nm範圍内。帶214之寬度215較佳地在大約30至70 nm範圍内。更佳地，帶212與214各自的寬度213與215分別 為大約50 nm。在後面的情況下，由該等帶所形成的圖案 之間距為大約1 〇 〇 n Hi。 圖10Β顯示沿圖10Α之線10Β至1〇Β所取示意性斷面側視 圖。此視圖顯示，在相同「層」丄形成兩組帶。為方便起 見，在此申請案中，使用術語r層(levei)」表示積體電路 中一般位於一厚平面（其係與基板11〇之表面之平面平行且 等距）中的一部分。因此，層160與層飞介位於不同層處， 而帶212與帶214位於相同層處。相反，一般使用術語「層 (layer)」表示積體電路中由相同材料形成且沈積在一起的 一部分。 圖ioc顯示沿圖10B之線loc至loc所取示意性斷面側視 圖。圖10D顯示沿圖1〇B之線1〇D至削所取示意性斷面側 視圖。 在上面參考圖2至10說明與顯示的方法之—第一階段 中，藉由間距倍增形成一間隔物圖案並使用該間隔物圖案 製造-下方帶狀結構5戈r第—圖案」，#中由f亥第—光阻 光罩之圖案導出該帶狀結構或「第—圖案」並相對於該第 一光阻光罩之圖案加以間距倍增。 111473.doc -27- 1299526 第二階段 在依據較佳具體實施例並參考圖“至口的方法之一第二 階段中，藉由間距倍增形成-第二間隔物圖案並使用該I 二間隔物圖案製造一與圖10下方帶狀結構相交的上方帶狀 結構（參見圖17)。此階段之蝕刻序列之一範例係如下所 述.1)多層之沈積；2)—上方層之光微影圖案化；3)特徵 之收縮；4)圖案延伸到下方層中；5)上方層之剩餘部分i 移除；6)間隔物材料之毯式沈積；7)間隔物蝕刻；8)間隔 I 物心軸之移除。 圖11A至11D顯示在沈積多個新光罩層32〇至34〇之後圖 10之結構。具有帶212與帶214的圖案現在位於多個新材料 層下方。如同層120至170，亦可蝕刻層320至34〇以形成用 於圖案化基板110之下方層之光罩。可使用此等光罩來形 成各種特徵，如下所述。該等特徵可包含一或多個積體電 路組件之部分。 ，圖11A顯示該表面之示意性平面圖。圖11]3顯示沿圖UA 之線11B至11B所取示意性斷面侧視圖。圖11 c顯示沿圖 11B之線11C至11C所取示意性斷面側視圖。圖ι1Γ)顯示沿 圖11Β之線11D至11D所取示意性斷面側視圖。 參考圖11Α至11D，光罩層320較佳地具有與上面相對於 層120所述特性類似的特性。 參考圖11Β至11D，層330較佳地具有與上面相對於層 130所述特性類似的特性。 參考圖11Β至11D，第四臨時層340較佳地具有與上面相 111473.doc -28- 1299526 對於層1 40所述特性類似的特性。 如同層120至170之材料，較佳地依據本文所述各種圖案 形成與圖案傳送步驟之化學與處理狀況選擇覆蓋基板n 〇 之層320至340之材料。較佳地選擇此類層亦為了可相對於 其他曝露材料選擇性地敍刻該等層。 在圖11A至11D所示具體實施例中，該第二可選擇定義 層320覆蓋一第三硬光罩（或蝕刻終止）層33〇，層33〇覆蓋一 第四臨時層340，層340覆蓋具有帶212與214之層。下方層 160與170以及基板11〇保持完整無損。如上面相對於圖2所 示層所述，在某些具體實施例中，層32〇至34〇中的一或多 個可省略。 麥考圖11A至11D，該第二可選擇定義層32〇較佳地係由 光阻（其包括此項技術中所熟知的任何光阻）形成。上面 參考層120所述所有較佳特性與替代同樣適用於層32〇。 該第三硬光罩層330較佳地包含一無機材料，並且在所 示具體實施例中，層330係一 DARC。上面參考層13〇所述 所有較佳特性與替代同樣適用於層33〇。 該第四暫時層340較佳地係由非晶性碳形成。上面參考 層140所述所有較佳特性與替代同樣適用於層34〇。在某些 具體實施例中，層340係由非晶性碳形成。因為非晶性碳 沈積有時難以獲得良好的階梯覆蓋率，故已對下方帶狀表 面加以拋光（參見圖10)。 如同層120至170，較佳地，視與本文所述蝕刻化學物及 處理狀況之相容性選擇層320至340之厚度。因此，如上所 1 】1473.doc -29- 1299526 述，厚度必須方便執行恰當的圖案傳送，而且，較佳地， 使硬光罩層330薄得可快速將其傳送或移除，從而使曝露 的周圍材料受到較少磨耗。 在所示具體實施例中，該第二可選擇定義層320係一可 光定義層，其厚度較佳地係在大約100至250 nm之間，且 更佳地係在大約130至200 nm之間。該第三硬光罩層330之 厚度較佳地係在大約1 〇至3 0 nm之間，且更佳地係在大約 15至25 nm之間。該第四臨時層340之厚度較佳地係在大約 130至200 nm之間，且更佳地係在大約14〇至i6〇nm之間。 此外，可藉由熟習此項技術者所熟知的各種方法來形成 層320、3 30及340。例如，可使用上述用於形成層12〇、 13 0及140之方法來分別形成層32〇、330及340。 圖12A至12D說明層320中所形成的一圖案，其具有空間 322及與空間322交替的線324。上面參考圖3以及隨後等圖 所述的線124之較佳特性以及用於形成線124之方法同樣適 用於線324，不過，線324並不平行於線124。藉由觀察帶 212與帶214並不平行於線324，可看到此點（即使已將線 124移除）。由此，因為帶212與214皆朝線124之相同伸長 尺寸伸長，故線124與線324並不平行。 因為線324並不平行於帶212與214，故可認為所示方法 而要在下方圖案上施加一相交光阻圖案。因此，當一圖案 之伸長尺寸與-第二圖案之伸長尺寸不對齊或不平行時， 認爲該第-圖案與該第二圖案「相交」。線124之伸長尺寸 係六^212及214之伸長尺寸對齊，但帶212及214之伸長尺 H1473.doc •30- 1299526 寸與線324之伸長尺寸相交。因此，所述線124係與帶2i2 及2 14對齊，且所述帶212及214係與線324相交。在所示具 體實施例中，線324不僅與帶212及214相交，而且與其垂 直相交。不過，術語「相交」意欲涵蓋所有不平行角度， 而非僅包括90度角。因此，儘管藉由所示方法所形成的範 例性特徵及/或孔具有大體矩形底面（參見，例如，圖 25 A及27A)，但亦可包括其他底面，例如，傾斜四 邊形或菱形狀底面。 參考圖12A至12D，以上面相對於線124所述及圖3所示 類似方式，於該第二可定義層32〇中形成一圖案，其包含 藉由特徵324定界的空間322。因此，圖12A至12D顯示在 光U〜圖案化一上方光阻層之後圖丨丨之結構。圖丨2 A顯示 該表面之示意性平面圖。圖12B顯示沿圖12A之線i2B至 12B所取示意性斷面側視圖。圖12C顯示沿圖i2B之線i2c 至12C所取示意性斷面側視圖。圖12D顯示沿圖i2B之線 12D至12D所取示意性斷面側視圖。 如同圖3所不圖案，已透過傳統光微影形成藉由該系列 光阻線324所製造之圖案。如同先前所述圖案，可執行收 細步驟以使線324更細且可使用已修改線32“作為心軸來 形成間隔物，或在執行收縮步驟之前，將該圖案傳送至一 下方層。不過，在下述具體實施例中，在光阻線324上執 行該收縮步驟、接著將該圖案傳送至一下方層且該下方層 之部分形成間隔物心軸。 圖13 A至1 3D顯不在藉由（例如）一各向同性蝕刻使線324 111473.doc 31 1299526 收縮以製造已修改線324a之後圖12之結構。該收縮步驟亦 加寬空間322以形成已修改空間322a。圖13A顯示該表面之 示意性平面圖。圖13B顯示沿圖13A之線13B至13B所取示 思性斷面側視圖。圖13C顯示沿圖13B之線13C至13C所取 示意性斷面側視圖。圖13D顯示沿圖13B之線13D至13D所 取示意性斷面側視圖。 圖13 A至13D之結構較佳地共享結合圖4所述特徵之許多 • 特性。亦可使用類似方法獲得該結構；上面說明較佳蝕刻 材料與方法，以及所需的組態。舉例而言，較佳地使用各 向同性蝕刻，例如氧化硫電漿（例如，包含s〇2、〇2、沁及 Ar的電漿）或任何其他適合的電漿，減小光阻線324之尺 寸。可使用的其他兩電漿係，例如，HBr/〇2電漿或〇12/〇2 電漿。 如同線124a，已修改線324a定義佔位物或心軸之尺寸， 將沿著該等佔位物或心軸形成一間隔物圖案。上述替代亦 φ 適用於此。舉例而言，在替代具體實施例中，不需要如上 所述首先對線324加以修整或減小其寬度，就可將線124之 圖案傳送至下方層。在此類具體實施例中，可在臨時層 340中形成一對應於線324之圖案的圖案且可採用一收縮步 驟使該圖案之特徵之寬度減小。在其他替代具體實施例 中，若間隔物材料之沈積與蝕刻係與可定義層32〇相容， 則可將臨時層340省略且可將間隔物材料直接沈積於光定 義線324或較細線324a上。 在所示具體實施例中，線324a製造一供佔位物或心軸用 111473.doc •32- 1299526 的光罩，隨後將於下方層340中形成該等佔位物或心軸， 毯式沈積一間隔物材料380(圖1 6)之後將沿著該等佔位物或 心軸形成一間隔物382之圖案（圖17)。 圖14A至14D說明可光定義層32〇中的圖案如何延伸到該 第四臨時層340中。圖14A顯示該表面之示意性平面圖。圖 14B顯示沿圖14A之線14B至14B所取示意性斷面側視圖。 圖14C顯示沿圖14B之線14C至14C所取示意性斷面側視 圖。圖14D顯示沿圖14B之線14D至14D所取示意性斷面側 視圖。 較佳地，該第四臨時層34〇具有上面關於該第二臨時層 140所述的較佳特性，例如，高耐熱性。如圖14a至1 所 示，可採用將線124a與空間122a之圖案傳送至下方層的類 似方式，使圖13 A至13D中線324a與空間322a之圖案延伸 到下方層或將其傳送至下方層，例如，使用一選擇性蝕刻 將該圖案傳送到硬光罩層33〇中，而使用一含s〇2的各向異 性電漿蝕刻將該圖案傳送到該第四臨時層34〇中。上面已 說明較佳及替代蝕刻化學物。 如圖14A所示，藉由所述蝕刻步驟將層33〇與尹線 324a未遮蔽的部分移除，從而曝露帶212與214之部分。用 影線表示圖14A中的可見表面以展現所示結構之下方材料 並顯示線324a如何與帶212及214相交。 圖15A至15D顯示在將上方層32〇與33〇之剩餘部分剝離 之後圖14之結構。上面已說明該程序並於圖5至6中加以顯 不。圖15A顯示該表面之示意性平面圖。圖15b顯示沿圖 111473.doc -33- 1299526 15A之線15B至15B所取示意性斷面側視圖。圖15C顯示沿 圖15B之線15C至15C所取示意性斷面側視圖。圖15D顯示 沿圖15B之線15D至15D所取示意性斷面側視圖。如圖15〇 至15D所示，線344與空間342於上方層中展現與先前可見 圖案相同的相交圖案（例如，參見線14乜與空間U2a)。 如圖15所示，最初形成於可定義層32〇中的線圖案一旦 向下延伸到層340中，就可使用選擇性鍅刻將可定義層 之剩餘部分剝離。或者，可在使該圖案向下延伸到層34〇 中的碳餘刻步驟期間，將層320之剩餘部分餘刻掉。由 此，將最初形成於層320中的線圖案傳送至層33〇與34〇。 所傳送的圖案係與最初形成於層320中的線圖案大體相 同；所傳送的圖案具有線344a與空間342a，其一般分別對 應於線324a與空間322a。在所示具體實施例中，硬光罩層 330之部分仍作為保護罩位於線344a上的適當位置處。線 3 44a將擔當隨後所形成間隔物之心軸。 圖16A至16D顯示在於心軸344a上方毯式沈積一間隔物 材料3 8 0之後圖15之結構。圖1 6 A顯示該表面之示意性平面 圖。圖16B顯示沿圖1 6 A之線1 6B至16B所取示意性斷面側 視圖。圖16C顯示沿圖16B之線16C至16C所取示意性斷面 側視圖。圖16D顯示沿圖16B之線16D至16D所取示意性斷 面側視圖。 就材料、厚度、覆蓋率及沈積模式而言，間隔物材料層 380較佳地與上述間隔物材料層180類似。在所示具體實施 例中，將硬光罩層330之部分留在恰當位置處，但在替代 111473.doc -34- 1299526 具體實施例中，去膽：& a 未將此類部分留在恰當位置處。若間隔物 沈積之前將硬光罩屑1 9 3 0之部分移除，則可使用一選擇性 餘刻將其移除。靡、、Φ立 μ /思，只要可對每一層加以相對於本文 所述周圍其他層的選禮 ” &擇丨生蝕刻，層380之材料可與層180之 材料不同。—氧化矽係_較佳的間隔物材料。 圖17A至17D顯示在_間隔物㈣及隨後㈣之後圖μ 之、、。構，其中留下-獨立式間隔物圖t。圖17A顯示該表 面之示意性平面圖。圖17B顯示沿圖17A之線17&至PE所 取示意性斷面側視圖。圖17C顯示沿圖i7B之線i7c至 所取示思性斷面側視圖。圖丨7D顯示沿圖丨7B之線1 π至 1 7D所取示意性斷面側視圖。 上面相對於圖7至8說明一較佳間隔物蝕刻與替代蝕刻。 例如，可使用碳氟化合物電漿執行該間隔物蝕刻。如同上 述間隔物蝕刻，結果較佳地係一伸長間隔物圖案，相對於 線344a，該等間隔物之間距已有效減小。間隔物蝕刻之 後’接著將硬光罩層330與該第四臨時層34〇之剩餘部分 (若存在的話）移除以留下獨立式間隔物382。以此方式移除 一圖案之特徵以留下藉由間隔物382所形成的另一圖案。 猎由處於恰當位置處的伸長間隔物3 8 2與下方光罩線2 12 及214相交，已在相交尺寸（即，與線212及214不平行的一 尺寸）上執行一第二間距減小程序。在所示具體實施例 中’由間隔物3 8 2所形成的圖案間距大約係由光阻線3 4 4與 空間342所形成的圖案間距的一半。較佳地，間隔物382圖 案之間距為約140 nm或更小。較佳地，間隔物3 82圖案之 111473.doc -35 - !299526 間距為約100 nm或更小。 在上面參考圖丨丨至丨7說明與顯示的方法之一第二階段 中’藉由間距倍增形成一第二間隔物圖案並使用該第二間 隔物圖案製造一上方線圖案，該上方線圖案與圖1〇所示下 方線圖案相交。 第三階段
在依據較佳具體實施例並參考圖丨8至2〇的方法之一第三 階段中，使用圖丨7所示相交帶狀結構製造一具有小孔的材 料格栅’該等孔位於兩維上的規則間隔處（參見圖19至 20)。此階段之蝕刻序列之一範例係如下所述：丨）由一共用 材料（例如，二氧化矽）所製成的若干曝露層之部分之移 除，同時保持下方帶狀材料之曝露部分之材料中的一個 (例如，非晶矽）完整無損；2)兩上方圖案（例如，一氧化物 間隔物圖案與一相交的非晶矽帶狀圖案）延伸到一下方光 罩或臨時層（例如，非晶性碳）中；及3)移除上方層以留下 一具有孔的单*下方層。 圖18A至18E顯示在選擇性蝕刻若干層（包括間隔物382與 帶2H)之曝露部分、同時大部分完整無損地保留帶2以 後圖17之結構。在一較佳具體實施例中帶212係由非晶 矽形成且間隔物與帶214係由二氧化矽形成，因此，該: 刻係一 一氧化矽蝕刻（即，該蝕刻相對於亦曝露的非晶矽 而選擇性蝕刻^氧化矽)。可使用的—蝕刻係_匕合物 蝕刻。圖18A顯示該表面之示意性平面圖。圖_顯示沿 圖18A之、線18B至18B所取示意性斷面側視圖。ffli8c顯示 111473.doc -36 - 1299526 &圖18A與I8B之線18c至18c所取示意性斷面側視圖。圖 ⑽顯示沿圖18A與之線削至⑽所取示意性斷面側 、圖®18E顯不沿圖18A之線18E至18E所取示意性斷面 側視圖。 如此等圖式所示，藉該餘刻步驟，已大部分完整無損地 保留帶212之曝露部分，同時將帶212、間隔物如及層⑽ 之曝露部分全部姓刻掉。因此，在某些具體實施例中，藉 由相同蝕刻化學物來蝕刻三個不同氧化石夕層之部分。在所 ”體只她例中’此姓刻係針對多層之材料，因為間隔物 如、帶214及該第二硬光罩層16〇皆可由二氧化石夕形成。 使用不同重量的點晝線顯示此等三個獨立層之材料，因此 在圖式中可區別該等三層。在某些具體實施例中，此等三 層中的每一個可由另一共用材料形成。如此說明書中之用 法’「共用材料」可表示成分足夠類似以致可將每一材料 -起加以蝕刻、同時選擇性保留相對於周圍材料的材料。 因此’基於此目的可當作共用材料的範例係各種形式的氧 化石夕’例如，TEOS、BPSG、LS〇、Si〇2、_c_t 物、摻雜F的氧化物、多孔氧化物、s〇D等。最佳地，使 用相同構成方法且採用相同材料形成此等層中的每一個 如，每一層可由LS〇形成）。在其他具體實施例中，該 第二硬光罩層160係由上述DARC材料形成。 該蝕刻步驟首先將帶214之曝露部分移除，因為帶214不 像間隔物382那樣厚。因此’該㈣部分移除間隔物如之 部分而產生已修改間隔物382a時，其已完全穿過帶幻植 111473.doc -37- 1299526 層160之曝路刀。或者，若層16〇係由與間隔物及帶 2 14不同|形成，則可使用—單獨選擇性姓刻以向 下穿過層160至該第三臨時層17〇。 圖19A至19D顯不在進入到該第三臨時層17〇(其較佳地 係非晶性碳)之曝露部分中的一蝕刻之後圖18之結構。圖 19A顯示《表面之不意性平面圖。目ΐ9β顯示沿圖i9A之線 19B至19B所取不意性斷面側視圖。圖i9C顯示沿圖l9B之 線19C至19C所取不意性斷面側視圖。圖19D顯示沿圖19B 之線19D至19D所取示意性斷面側視圖。 由於在層170上方藉由間隔物382a與帶2 12相交形成保護 性格柵，故該餘刻僅移除下方層17〇中未受保護區域中的 材料，從而於層1 70中形成小而密集及/或均勻間隔孔 4 12。圖20C顯示該等孔之斷面，並揭示該等孔如何較佳地 向下穿過層170—直延伸至層11〇。如上所述，即使將層 110稱作一基板，亦可將層170稱作一「基板」層。 此蝕刻步驟之後’層170展現存在於兩獨特上方圖案中 之特徵。因此，圖19A與20A之透視圖說明如何將圖2至10 中藉由間距倍增所形成之圖案與圖11至17中藉由間距倍增 所形成之（相交）圖案組合以形成一由兩上方圖案所導出之 圖案。 圖20 A至20D顯示在剝離上方層從而顯示該第三臨時層 170中孔412之圖案之後圖19之結構。圖20A顯示該表面之 示意性平面圖。圖20B顯示沿圖20A之線20B至20B所取示 意性斷面側視圖。圖20C顯示沿圖20A之線20C至20C所取 111473.doc -38- I299526 不意性斷面側視圖。圖20D顯示沿圖2〇A之線2〇D至2〇D所 取示意性斷面側視圖。 可使用一或多個蝕刻步驟來移除上方層之剩餘部分以獲 侍圖20A至20C所示結構。例如，可使用一蝕刻來移除已 修改間隔物382a，而且，可使用獨立的蝕刻步驟來移除氧 化石夕帶2U、非晶石夕帶212及豸第二硬光罩層16〇之剩餘部 ^。或者’單-#刻步驟藉由—CMp程序、—喷濺鞋刻、 —乾式㈣、-反應性離子_或可移除㈣i7G旬此 材料之外的任何材料的任何化學物或程序，可一次移除以 上所有層。在所示具體實施例中，圖2〇中已將層⑽完全 移除，留下-位於層110頂部上的碳格栅。在某歧且體實 施例中，將於基板蝕刻期間 万層之剩餘部分磨耗掉， 因此不需要使用單獨的步驟移除此等層。 在此具體實施例中，难必^ ^丄 而从， 拇中的特徵係具有略似矩形底 面的孔。在某些具體實施例中，特矩Μ 特徵之長度與寬度近似相 、 _ ^形（即， 於約60奈米的一第一室 寺特斂具有小 -長产。因/ 不超過該第-寬度倍的-第 绩 ^ 貫也例中所形成的特徵為隔齙 線’而不疋連續線。—維圖案的間：：離 線’但相交圖案的間距倍增會 θ產生間距倍增 因此’特徵長度不比特 在集的隔離特徵。 (例如，線之長度可許多倍的該等特徵與線 施例具有帶伸長不万 口）不冋。較佳具體實 底面（而不是器街 徵。 Υ更似方形底面）的特 111473.doc -39- 1299526 較佳地，按小於大約60 nm的間隔使該等特徵間隔開。 在較佳具體實施例中，該等隔離特徵各具有一矩形底 面，其尺寸為大約50 nmx大約60 nm。在另一較佳具體實 施例中’該等隔離特徵各具有-方形底面，其尺寸為大約 50 nmx 大約 5〇 nm。 圖21 A顯示在該第三臨時層17〇中孔412之圖案已延伸到 基板110中、已將該第三臨時層17〇移除及已採用一導電材 料420填充該等孔之後圖2〇c之結構。導電材料42〇較佳地 實質地填充基板中的該等孔並溢流以形成一連續溢流層， 如圖所示。導電材料42〇可為任何導電或半導電材料。在 一較佳具體實施例中，採用多晶矽對該導電材料42〇加以 摻雜。在某些具體實施例中，導電材料42〇可為一導電金 屬，例如，鎢、銅或鋁。導電材料42〇通常包括多個子 層例如，可組合使用一鈦黏附層、一金屬氮化物障壁層 及一金屬填充物層。 圖21B顯示在已蝕刻溢流導電材料之後圖21 a之結構。 較佳地，使用一 CMP程序移除該溢流材料。在某些具體實 施例中，可在該第三臨時層170與該基板11〇之間沈積一硬 光罩層（未顯示）以擔當一CMP終止層。在某些具體實施例 中’可使用RIE或噴濺蝕刻來移除溢流材料。 將導電材料420之連續溢流層移除之後，導電材料之部 分形成隔離接點422 ’其係密集及/或規則間隔的接點。較 佳接點之間距寬度小於1 5〇 nm。更佳地，此類接點422之 間距寬度為大約100 nm或更小。在較佳具體實施例中，所 111473.doc -40- 1299526 示基板袼柵（已藉由層170之碳格柵對基板格柵加以圖案化） 可使接點422彼此分離。在某些具體實施例中，可使用孔 412來圖案化或形成其他隔離特徵，例如，用於柱式電容 器、溝渠式電容器之柱子及/或用於電晶體之柱子。 在某些具體實施例中，可使用該等孔來圖案化由半導體 所形成之特徵。可藉由光罩孔中的選擇性磊晶形成此等特 徵，該等光罩孔可曝露光罩層下方單晶矽層之部分。該等 鲁特徵可包含垂直環繞閘極電晶體，其將下方層中的一源極 區域（未顯示）連揍至一汲極（其為隔離特徵之部分）。因 此，該孔内部可具有，或該特徵可擔當，一將源極區域連 接至〉及極的通道。 在所示具體實施例中，在孔412延伸到基板11〇中時形成 接點422，如上所述。自上述細節可明顯得知，較佳地， 部分藉由使用間隔物1 82所形成之間隔物圖案的解析度且 部分藉由使用間隔物382所形成之間隔物圖案的解析度來 φ 決定每一接點422之尺寸。在某些具體實施例中，該等接 點具有一對稱的方形底面。在某些具體實施例中，該等接 點之形狀係對應於將其設計成用以接觸的特徵。 在某些替代具體實施例中，在孔412延伸到下方基板層 110中之前，可採用導電材料直接填充已修改層17〇(具^ 覆蓋基板110的孔之碳格柵）。在此具體實施例中，硬光罩 層1 60可保持處於恰當位置處以擔當一 CMp終止層。較佳 地可使用CMP程序，因為硬光罩層16〇可擔當一機械 終止層，其包含亦存在於下方已修改臨時層17〇中的相同 I11473.doc -41 - 1299526 規則孔β在某些具體實施例中’可兩次使用此触刻終 止障壁：一次係用以終止CMP蝕刻（其係用以移除已修改 間隔物382a、氧化石夕帶214、非晶石夕帶212及該第二硬光罩 層160之剩餘部分）；且一次係用以終止溢流導電材料（其已 填充臨時層170中的孔）之蝕刻。 一採用導電材料填充該碳格柵，就可移除已修改層 170之碳格栅以留下獨立式導電接點422。可藉由採用絕緣 材料（例如氧化物（未顯示）），填充接點之間的空間。在某 些具體實施例中，已修改層17G之圖案首先延伸到基板層 11〇(例如，ILD)中，且在下方層處形成接點。 在某些具體實施例中，該等孔412(無論是延伸到基板 11 〇中還疋位於一上方層中）係配置成用以接收一導電材 料，例如金屬。此外，在積體電路之形成中使用該等孔 4 12時，對其加以較佳定位以形成一連接下方特徵（例如， 電晶體源極區域）與上方層中其他組件（例如，位元線）的導 電接點。 在某些具體實施例中，接點422可具有不同組態。例 如’該等特徵可具有以尖銳度不及所示接點422之尖銳度 加以定義的角落。此外，接點422之特性、形狀、間隔、 回度、寬度及輪廓可與圖22所示内容不同。 在某些具體實施例中，接點422係多晶矽插塞。在較佳 具體實施例中’接點422連接記憶體陣列之元件；不過， 此類接點可將任何電性裝置或組件之部分連接至任何其他 電性裝置或組件。 111473.doc -42- 1299526 在上面參考圖18至21說明與顯示的方法之—第三階段 中，使用圖1 7所示相交帶狀处 ^ A 又贡狀結構來製造一具有小而密集配 置的孔的光罩材料袼栅，哕耸 爾鑌荨孔係位於兩維上的規則間隔 處。接著，可用材料埴#令梦 具充4專先罩孔（或透過光罩蝕刻到 下方層中的孔)以於格栅中形成小而密集間隔特徵，如圖 川斤不。熟習此項技術者可很容易明白採用該光罩（具有 一密集孔圖案）的其他應用。 圖7所7F多蜀特層中具有不同圖案的光罩可屏蔽下方 層或基板。圖18至21顯示兩g案可—起作業或將其合併以 由兩疊加式圖案有效地形成_組合圖案或光罩的一方式。 隨後的圖式顯示圖案合併的其他範例，在兩圖案具有相交 特徵或圖案時，圖案合併尤其有用。 第四階段 在依據較佳具體實施例並參考圖22至28的方法之一第四 階段（第三階段的一替代階段）中，使用圖17所示相交帶狀 結構製造小而密集配置的光罩特徵（例如，獨立柱或柱 子），其位於兩維上的規則間隔處。特定言之，圖17及Μ 至25顯示一用以製造此類隔離光罩特徵之方法。應注意， 圖1 7及26至28顯示用以製造隔離光罩特徵的另一方法，其 係第三與第四階段之替代。 圖22至25說明一處理流程，可結合圖1 7之結構使用以製 造小且以較佳方式密集及/或均勻間隔的柱。此階段之钱 刻序列之一範例係如下所述：1)帶狀材料中的一個（例如， 非晶矽）之曝露部分之移除；同時完整無損地保留其他曝 111473.doc -43- 1299526 露材料(例如，二氧化石夕)；2)間隔物、其他帶 光罩層之曝露部分之移除(若所有三個部分係由及硬 形成，則此移除可於_單_#刻步驟中完成）°材枓 案(即’非晶石夕島光罩)延伸到下方層中 ):得圖 柱或柱子。 战彳蜀立式光罩 圖22A至22D顯示在移除帶212之曝露部分而留下 的=(間隔物382、帶214及層— 〇構。圖以顯示該表面之示意性平面圖。圖22b 顯示沿圖22A之線22B至咖所取示意性斷面側視圖。圖 22C顯示沿圖22B之線沉至沉所取示意性斷面側視圖。 圖22D顯*沿圖22B之線22D至2犯所取示意性斷面側視 圖0 舉例而言，若帶212之曝露部分係由非晶矽形成，則可 使用一 HBr/Cl2蝕刻材料來選擇性移除該等曝露部分。 圖22A顯示，在某些具體實施例中，可曝露三不同氧化 矽層之部分；間隔物382、帶214及該第二硬光罩層16〇可 各由一氧化石夕形成。使用不同重量的點晝線顯示此等獨立 層之材料’因此在圖式中可區別該等三層（16〇、214及 3 82)。在其他具體實施例中，該第二硬光罩層ι6〇係由上 述DARC材料形成。 圖23 A至23B顯示在藉由一選擇性|虫刻移除圖22A所示各 種氧化物特徵中新曝露的島或罩（其係由，例如，非晶矽 形成）未遮蔽的所有部分之後圖22之結構。此蝕刻步驟可 曝露下方層（其係由，例如，非晶性碳形成）之部分。圖 111473.doc -44- 1299526 23A顯示該表而夕 立 不思性平面圖。圖23B顯示沿圖23A之線 23B所取示意性斷面側視圖。 若間隔物382、帶214之剩餘部分及硬光罩層斷未受 :護部分皆由相同材料(例如，在-較佳具體實施例中， I一乳化旬形成，則可在—單_㈣步驟中將該等材料 =部㈣。或者，可使用獨立的㈣步驟來移除此等材料 、 個例如，在一蝕刻步驟中，可相對於罩432(其 係由’例如’石夕形成）之材料選擇性移除間隔物M2。若帶 214中新曝露的部分不再受間隔㈣2保護’則接著將此等 部分移除。從而可將硬光罩層巾未受非晶^或罩432保 護的部分移除。 圖24A至24B顯不在藉由各向異性#刻步驟使圖Μ之島 圖案延伸到-下方層中而保留受非晶石夕罩432保護的立柱 430之後圖23之結構。圖24賴示該表面之示意性平面圖。 圖24B顯示沿圖24A之緩24ft 5 π % - w 深24β至24Β所取不意性斷面側視 圖0 該等㈣步驟移除該第三臨時層17()(較佳地係由非晶性 碳形成）中非晶梦罩432未光罩的部分。非晶砍罩432包含 帶2]2(其係由該第二臨時層15()形成）之剩餘部分。罩⑽保 護位於罩432下方的柱形材料。因此，罩们2形成一由小、 保護性光罩島組成的圖f ’藉由定義該結構之非島部分的 上方相交圖案可使該等島密集及/或均勻地間隔開。可使 罩432及所得柱43G密集及/或均勾地間隔開。K24b顯示柱 430之斷面，並揭示空間434(其較佳地向下穿過已修改層 111473.doc -45- 1299526 170—直延伸至層110)如何在各維度上環繞該等柱。就此 點而言，藉由使空間434向下延伸到基板丨中，可使存在 於已修改層170中的圖案進一步延伸到基板11〇中。即，可 將已修改層170用作一光罩以形成基板！ 1〇中的柱或島。 圖25A至25B顯示在藉由一非晶矽蚀刻將非晶矽罩432自 柱43 0移除從而形成已修改光罩柱43〇a之後圖以之結構。 或者，可使用一 CMP程序來移除非晶矽罩432。 在某些具體實施例中，該等柱或柱子係由一半導電材料 形成。較佳地，將碳柱用作一光罩以蝕刻下方半導電基板 中的矽柱。在一替代具體實施例中，碳層17〇可省略且該 等孔可直接形成於基板110(其可為一矽晶圓或一毯式磊晶 層）中。如上所述，半導電柱可包含垂直環繞閘極電晶 體，其將一下方層中的一源極區域連接至柱上部部分中的 一汲極。因此，該柱或柱子内部可具有，或其可擔當，一 將下方源極區域連接至上方汲極的通道。 在依據較佳具體實施例並參考圖22至25的方法之一第 四、替代階段中，使用圖17所示相交帶狀結構製造小而密 集配置的特徵，其位於兩維上的規則間隔處。特定言之， 圖17及22至25顯示一用以製造此類特徵之方法。 第五階段 圓主28說 弟五階段（其為Μ、阳，π _ i / 4、待稱便用 以製造光罩柱的篦-+够 干4旧弟二或弟四階段之替代），其中於下方基 板中形成以較佳方+念# π , 式W集及/或均勻間隔的小柱或島，其 係類似於圖2 4愈2 5辦-& ” u所不柱或島。此階段之蝕刻序列之一範 111473.doc -46- I299526 例係如下所述：1 )用以磨耗所有曝露材料的非選擇性钱刻 (例如，喷濺蝕刻或反應性離子蝕刻）；2)間隔物圖案向下 延伸而穿過最後光罩層；3)間隔物材料之移除；4)兩帶狀 材料中的一個之剩餘部分之移除；及5)將剩餘帶狀材料用 作一光罩以蝕刻柱或島。 圖26A至26D顯示在藉由一或多個钱刻程序將材料自所 有曝露層移除、從而使該等間隔物變短而按順序曝露該第 二硬光罩層160之部分以及下方第三臨時層ι7〇之部分之後 圖17之結構。圖26A顯示該表面之示意性平面圖。圖26b 顯示沿圖26A之線26B至26B所取示意性斷面側視圖。圖 26C顯示沿圖26B之線26C至26C所取示意性斷面側視圖。 圖26D顯示沿圖26B之線26D至26D所取示意性斷面側視 圖。 如同上面參考圖18A至18D所述蝕刻步驟，此蝕刻使間 隔物382之尺寸減小，但已修改間隔物382b比已修改間隔 物382a短。此外，與圖23A至23D中的蝕刻不同，所示蝕 刻程序穿過非晶矽帶212之曝露部分以及二氧化矽帶214與 該第二硬光罩層16〇，從而曝露下方第三臨時層17〇中未受 間隔物382保護的所有部分。因此，使用間隔物382之高度 來產生一「厚度選擇性」蝕刻，其可移除較薄層，但僅磨 損較厚層。在完全移除較厚層（間隔物382)之前，蝕刻程序 已停止。因此，間隔物382之部分仍保護帶狀圖案中位於 間隔物382下方之部分。可實現此效應的-㈣係喷濺钱 刻或反應性離子蝕刻（RIE)。反應性離子蝕刻係較佳的， 111473.doc -47- 1299526 因為其具有可選擇性且形成垂直壁。 曝露下方第三臨時層170之部分之後，可執行一與上面 相對於圖23與24所述蝕刻步驟類似的蝕刻步驟以移除該第 三臨時層170之曝露部分而使間隔物圖案延伸到該第三臨 時層170中。
圖27A至27B顯示在間隔物圖案延伸到一下方層中之後 圖26之結構。圖27B顯示沿圖27A之線27B至27B所取示意 性斷面側視圖。圖27C顯示沿圖27B之線27C至27C所取示 思性斷面側視圖。圖27D顯示沿圖27B之線27D至27D所取 示意性斷面側視圖。 可執行一選擇性非晶性碳蝕刻以移除層17〇之未遮蔽部 分’從而使線圖案延伸到層1 7〇中並形成一已修改層 170c。因此’在所示具體實施例中，將間隔物382匕用作一 蝕刻用光罩，藉由該蝕刻製造高碳線。 圖28A至28B顯示在移除已修改間隔物以及下方帶狀材 料之剩餘部分與硬光罩層之未遮蔽部分之後圖27之結構。 亦使Θ島圖案延伸到該等下方碳線中以形成柱。圖ΜA顯 示該表面之示意性平面圖。圖28B顯示沿圖28A之線28B至 28B所取示意性斷面側視圖。 祙用以下方式，可由圖27A至27D之結構獲得圖28A至 28B所不、”構。首先’冑由一或多個蝕刻移除已修改間隔 物3 82b τ 2 14及該第二硬光罩層丨6〇之曝露部分。若此等 層皆由相同材料（例如’氧化石夕）形成，則可使用-單-兹 刻步驟。接著，可劲彳 轨仃另一各向異性選擇性非晶性碳蝕刻 111473.doc -48- 1299526 以移除層170c(即，碳線）中新曝露的部分，從而形成已修 改層170d(即，碳柱）。圖28A與28B所示結構係類似於圖 24A與24B所示結構，並且，隨後的步驟可與上面相對於 此等圖式所述步驟相同。 在依據較佳具體實施例並參考圖26至28的方法之一第 五、替代階段中，使用圖17所示相交帶狀結構製造小而密 集配置的特徵，其位於兩維上的規則間隔處。 用以形成一形成於已修改層17〇a中與圖21A至21B所示 之格栅類似的格栅結構的一替代方式係··形成圖24與25所 不柱430、採用可相對於柱43〇之非晶性碳選擇性蝕刻的一 材料填充柱430之間的空間、反向研磨該材料直至柱43〇之 頂部及使用一選擇性蝕刻移除柱43〇。用以形成一與圖以 及25所示結構類似的柱結構的一替代方式係··形成已修改 層170a、採用可相對於該第三臨時層17(^選擇性蝕刻的一 材料填充孔412、反向研磨該材料直至非晶性碳層^“之 表面及使用一選擇性蝕刻移除已修改層17〇a。依次使用此 等正與負方法，同時遮蔽鄰接的陣列部分，可於鄰接的陣 列部分中形成柱或柱子與格柵。 範例1 圖29a與29b係說明依據所述具體實施例所形成的一密集 小孔陣列之掃描電子顯微照片（SEM)。此等SEM顯示間距 小於100 nm的孔，其中處理時採用拋棄式硬光罩以及248 nm或193 nm的光微影程序。 範例2 111473.doc -49- 1299526 圖30a至30b係說明依據所述具體實施例所形成的一密集 小孔陣列之SEM。圖30a顯示一斷面圖，其中該等特徵之 間距為大約140 nm。圖30b顯示一斷面圖，其中該等特徵 之間距為大約1 00 nm。此等SEM顯示使用下面蝕刻參數序 列所形成的一陣列： 蝕刻步驟 穩定化 最後間隔物蝕刻 (圖 17) 帶狀α-C心軸 (圖 17) Si02蝕刻 (圖 18) 持續時間(分：秒） 3:00 0:37 0:35 0:35 電極間隔(mm) 27 27 27 27 輸入功率(W) 0 300 300 300 處理室壓力(mT) 65 65 150 65 C4F8 之流速(seem) 9 9 0 9 CHF3 之流速(seem) 20 20 0 20 Ar之流速(seem) 450 450 100 450 02 LO之流速(seem) 0 0 40 0 • 溫度（°C) 上部電極溫度 壁溫度 下部電極溫度 70 60 40 範例3 圖3 la至31c係說明依據所述具體實施例所形成的一密集 小孔陣列之SEM。將所示圖案傳送到一下方PSG絕緣體中 並原地剝離硬光罩。如圖31b與31c所示，兩垂直維度上的 間距係約100 nm。圖30a至30c所示陣列之特徵並不直接對 111473.doc •50- 1299526 齊’而一規則波狀圖幸中 ^ F 莱中偏移。因為此圖案為波狀圖案， 故孔可能不為方形成矩 、 ❿A矩形，而是類似於梯形。此外，垂直 1上去it不&全、絕對垂直。如此等圖式所示，本發明 涵盍本文所揭示的許多具體實施例與組態。 圖32係一格柵中的一密 一透視圖。
範例4 集小孔陣列之SEM 此圖式顯示 範例5 圖33a至33b係依據所揭示具體實施例的—密集小柱或柱 子陣列之瞻。將所示圖案傳送到挪中並原地剝離硬光 罩。在此等SEM中，1^維度上的間距係約100 nm。 本文所㈣理與優點適用於各種各樣㈣景，其中使兩 或更多光罩圖案並置於相交組態中並加以組合以形成諸如 孔或柱的電路特徵。 因此，熟習此項技術者應明白，在上述方法與結構中可 有各種各樣的其他省略、添加及修改，而不㈣本發明之 料。所有此類修改及更改皆係要包含在如所附中請專利 範圍中所定義的本發明之範疇内。 【圖式簡單說明】 藉由較佳具體實施例之詳細說明以及附圖可更好地理解 本發明，該等較佳具體實施例及附圖係用以說明而非限制 本發明，且其中： 圖1A至1F係依據上述先前技術間距倍增方法所形成的 光罩線之示意性斷面側視圖。 H1473.doc 51 1299526 圖2係用以形成積體電路之光罩與基板層之示意 視圖。 圖3顯示在一第-光阻層之光微影圖案化之後圖2之結 案中的特徵之尺寸已減小 圖4顯示在藉由蝕刻使圖3之圖 之後圖3之結構。 成積 ，其
圖5顯示在圖4之圖案已延伸到下方層中之後用以形 體電路之光罩與基板層的示意性斷面側視圖。 圖6顯示在已剥離上方層之後圖$之結構。 圖7顯示在毯式沈積一間隔物材料之後圖6之結構。 圖8顯示在一間隔物蝕刻與隨後蝕刻之後圖7之結構 中保留一延伸到下方層中的獨立式間隔物圖案。 圖9顯示在毯式沈積一填充物材料之後圖8之結構。 圖10A至l〇D顯示在藉由一 CMp程序或乾式蝕刻移除間 隔物與多餘填充物材料之後圖9之結構。圖丨〇A顯示該表面 之不意性平面圖。圖10B顯示沿圖1〇A之線1〇B至i〇b所取 示意性斷面側視圖。圖1 〇C顯示沿圖丨〇B之線丨〇c至丨〇(：所 取示意性斷面側視圖。圖10D顯示沿圖1〇B之線1〇D至1〇D 所取示意性斷面側視圖。 圖11A至11D顯示在沈積多個新層之後圖〗〇之結構。圖 11 A顯示该表面之示意性平面圖。圖丨丨B顯示沿圖丨丨A之線 11B至11B所取示意性斷面側視圖。圖丨丨c顯示沿圖丨丨b之 線11C至11 C所取示意性斷面側視圖。圖丨丨〇顯示沿圖丨j b 之線11D至11D所取示意性斷面側視圖。 111473.doc -52- 1299526 圖12A至12D顯示在光微影圖案化一第二光阻層之後圖 11之結構。圖12A顯示該表面之示意性平面圖。圖丨2B顯 不沿圖12 A之線12B至12B所取不意性斷面側視圖。圖12C 顯不沿圖12 B之線12 C至12 C所取不意性斷面側視圖。圖 12D顯示沿圖12B之線12D至12D所取示意性斷面側視圖。 圖1 3A至13D顯示在藉由蝕刻使圖12之圖案中的特徵之 尺寸已減小之後圖12之結構。圖13 A顯示該表面之示意性 平面圖。圖13B顯示沿圖13A之線13B至13B所取示意性斷 _ 面側視圖。圖13C顯示沿圖13B之線13C至13C所取示意性 斷面側視圖。圖13D顯示沿圖13B之線13D至13D所取示意 性斷面側視圖。 圖14A至14D顯示在圖13A至13D之特徵圖案已延伸到下 方層中從而部分曝露相交下方圖案之後圖13之結構。圖 14A顯示該表面之示意性平面圖。圖14B顯示沿圖14八之線 14B至14B所取示意性斷面側視圖。圖MC顯示沿圖i4B之
_ 線14C至14C所取示意性斷面側視圖。圖14D顯示沿圖14B 之線14D至14D所取示意性斷面側視圖。 圖15A至15D顯不在剝離上方層之後圖14之結構。圖i5A 顯示該表面之示意性平面圖。圖15B顯示沿圖15A之線ι5β 至15B所取示意性斷面側視圖。圖l5c顯示沿圖i5B之線 15C至15C所取示意性斷面侧視圖。圖i5D顯示沿圖i5B之 線1SD至1SD所取示意性斷面側視圖。 圖1 6 A至16D顯示在毯式沈積一間隔物材料之後圖工$之 ⑼構目1 6 A顯不5亥表面之示意性平面圖。圖工顯示沿 111473.doc -53- 1299526 圖1 6A之線1 6B至16B所取示意性斷面側視圖。圖丨6C顯示 沿圖16B之線1 6C至1 6C所取示意性斷面側視圖。圖丨6D顯 示沿圖16B之線16D至16D所取示意性斷面侧視圖。 圖17 A至17D顯示在一間隔物餘刻及隨後餘刻（其移除心 軸）之後圖16之結構，其中留下一與下方圖案正交的獨立 式間隔物圖案。圖1 7 A顯示該表面之示意性平面圖。圖 17B顯示沿圖17A之線17B至17B所取示意性斷面側視圖。 圖17C顯示沿圖17B之線17C至17C所取示意性斷面側視 _ 圖。圖17D顯示沿圖17B之線17D至17D所取示意性斷面側 視圖。 圖1 8至2〇說明一處理流程，可結合圖17之結構使用以製 k 一具有小孔的光罩格柵，該等小孔係以較佳方式密集間 隔的小孔。 圖1 8 A至1 8E顯示在藉由一蝕刻（例如，二氧化矽蝕刻）移 除若干曝露層之部分、同時完整無損地保留下方圖案之曝 φ 露部分之帶狀材料中的一材料之後圖1 7之結構。圖1 8A顯 示該表面之示意性平面圖。圖18B顯示沿圖18A之線18B至 18B所取不意性斷面側視圖。圖18C顯示沿圖18A與i8B之 線18C至18C所取示意性斷面側視圖。圖18D顯示沿圖18八 與18B之線18D至18D所取示意性斷面側視圖。圖18E顯示 沿圖18A之線18E至18E所取示意性斷面側視圖。 圖19A至19D顯示在兩上方層之圖案延伸到一下方光罩 或臨時層中、從而在該下方層中形成孔之後圖狀結構。 在所示具體實施例中，該下方臨時層係非晶性碳層。圖 111473.doc -54. 1299526 19A顯不该表面之示意性平面圖。圖19B顯示沿圖l9A之線 19B至19B所取示意性斷面側視圖。圖19(：顯示沿圖ι9Β之 線19C至19C所取示意性斷面側視圖。圖19D顯示沿圖19B 之線19D至19D所取示意性斷面側視圖。 圖20A至20D顯示在剝離上方層從而留下下方臨時或光 罩（例如，非晶性碳）層中之孔圖案之後圖19之結構。圖 20A顯示該表面之示意性平面圖。圖2〇B顯示沿圖2〇a之線 20B至20B所取示意性斷面侧視圖。圖2〇c顯示沿圖2〇a之 線20C至20C所取示意性斷面側視圖。圖2〇D顯示沿圖2〇A 之線20D至20D所取示意性斷面側視圖。 圖21A顯示在該第三臨時層中的孔圖案已延伸到基板 中、已將戎第二臨時層移除及已採用導電材料填充該等孔 之後圖20C之結構。 圖21B顯示在已蝕刻掉溢流導電材料之後圖2ia之結 構。 圖22至25說明一處理流程，可結合圖17之結構使用以製 造小光罩柱，該等光罩柱係以較佳方式密集封裝的光罩 柱。 圖22A至22E顯示在藉由一蝕刻（例如，非晶矽蝕刻）移除 下方圖案之曝露部分之帶狀材料中的一材料之後圖17之結 構。圖22A顯示該表面之示意性平面圖。圖22b顯示沿圖 22A之線22B至22B所取示意性斷面側視圖。圖22匚顯示^ 圖22A與22B之線22C至22C所取示意性斷面側視圖。圖 22D顯示沿圖22A與22B之線22D至22D所取示意性斷面側 M1473.doc -55- 1299526 現圖。圖22E顯示沿圖22A之線22E至22E所取示意性斷面 側視圖。 圖23A至23B顯示在藉由一選擇性蝕刻（例如，二氧化矽 d )將圖22中的曝露材料蝕刻掉以曝露一下方光罩戋陟 、曰之4刀之後圖22之結構。在所示具體實施例中，該下 :臨時層係非晶性碳層。該選擇性㈣並未將由帶狀㈣ 的-材料（例如’石夕）所形成的島移除，該等島仍位於於 時層上的恰當位置處。圖23A顯示該表面之示意性平面卯 圖。圖23B顯示沿圖23A之線2_23b所取示意性斷面側 圖24A至24B顯示在餘刻下方g令 j卜万時層之曝露部分之後圖
23之結構。因此，該島圖幸已狂^(由I π + uL 句口系匕延伸島下方材料中而留下受 石夕罩保護的立柱或立式柱子。 圖25A至25B顯示在藉由—耗刻將石夕罩自該等柱或柱 移除之後圖24之結構。該等柱可用作下方材料之光罩。 圖26至27說明一替代虛扳、p _ … θ代處理“王’可結合圖17之結構使用 以製造小光罩柱、柱子或島 飞島5亥專特徵係以較佳方式密集 及/或均勻間隔的特徵。 圖26A至26D顯示在藉由一非竖 非&擇性蝕刻（例如，喷濺蝕 刻或反應性離子蝕刻）蝕刻掉 ^ ^ ▼狀材枓之曝露部分從而 曝路"一下方光罩或5合拉思4 λ 、一 _ 一 令層之相交線之後圖17之結構。在所 不具體貫施例中，該下方臨時 > 士 一 于曰係非晶性碳層。圖26Α顯 不該表面之示意性平面圖。 一 口 Ζ〇β顯不沿圖26A之線26B至 26Β所取示意性斷面側視
口 6C顯不沿圖26Β之線26C 111473.doc -56-
1299526 至26C所取示意性斷面側視圖。圖26D顯示沿圖26B之線 26D至26D所取示意性斷面側視圖。 圖27A至27D顯示在間隔物圖案已延伸到一下方層（即， 非晶性碳層）中之後圖26之結構。圖27A顯示該表面之示意 性平面圖。圖27B顯示沿圖27A之線27B至27B所取示意性 斷面側視圖。圖27C顯示沿圖27B之線27C至27C所取示意 性斷面側視圖。圖27〇顯示沿圖27B之線27D至27D所取示 意性斷面側視圖。 圖28A至28B顯示在移除間隔物、帶狀材料中的一材料 且島圖案延伸到-下方層之剩餘部分中從而留下受非晶石夕 罩保濩的立柱或立式柱子之後圖2 7之結構。 圖29A至29B係說明依據所述具體實施例所形成的一《 集小孔陣狀斷面圖的掃描電子賴照MSEM)。 圖30A至30B係說明依據所述具體實施例所形成的一专 集小孔陣狀透視《的掃描電子顯難MSEM)。 圖31A至31C係說明依據所述具體實施例所形成的一笔 集小孔陣列之難。圖31B顯示圖31A之陣列在—维上白 斷面，而圖顯示再-近似垂直尺寸上圖W的斷面。 圖32係依據所揭示具體實施例的一密集小柱或柱子陣歹 之 SEM。 圖33A至33B係依據所揭 柱子陣列之SEM。 示具體實施例的一密集小柱或 【主要元件符號說明】 10 光阻線 111473.doc -57- 1299526 20 層 30 基板 40 心軸 50 層 60 間隔物 70 > 80 水平表面 100 積體電路 110 基板 120 可選擇定義層 122 間隙/空間 122a 已修改空間 124 線 124a 已修改線 130 第一硬光罩層 140 第一臨時層 142a 空間 144a 線 150 第二臨時層 160 第二硬光罩層 170 第三臨時層 170a 已修改層 170c 已修改層 170d 已修改層 180 間隔物材料 111473.doc -58- 1299526 182 間隔物 190 填充物材料 212 、 214 帶 320 第二可選擇定義層 322 空間 322a 已修改空間 324 線 324a 已修改線 330 第三硬光罩層 340 第四臨時層 342 空間 342a 空間 344 光阻線 344a 線 380 間隔物材料 382 間隔物 382a 、 382b 已修改間隔物 412 子L 420 導電材料 422 接點 430 柱 430a 已修改光罩柱 432 罩 434 空間 111473.doc -59-

Claims (1)

  1. J299526 卜、申請專利範圍： •-種形成-積體電路中的隔離特徵的方法，立包含· 提供一覆蓋有多層料材料的基板；^ 於一第一光罩材料層中製 線； 裊w 一弟—系列可選擇定義 使用一間隔物材料減小該 ^ ^ f 糸列可選擇定義線之間 距以1坆間距小於該第一系 光罩特]了、擇疋義線之間距的一 n re ^ Ϊ ^ θθ 特欲之第一配置包含藉由 間距減小空間分開的間 精田 應於一第—圖案； ！先罩線’該第-配置係對 線於：第二光罩材料層中製造—第二系列可選擇定義 線不转;'額可選擇定義線與該第-系列可選擇定義 二：隔物材料減小該第二系列可選擇定義線之間 光罩小於該第二系列可選擇定義線之間距的一 …弟二配置，該光軍特徵之第二配置包含藉由 9減小空間分開的間距減小光罩後，j g 曰 應於-第二圖案；及 先罩線’该弟二配置係對 採 用 一第三圖案 圖 案 係 藉由將該第 2. 如 請 求 項1之方法 前 J 已 將該第三圖 3. 如 請 求項2之方法， 4. 如 請 求 項1之方法 -第三圖案㈣j該基板以製造隔離特徵，： _L ,!>» V X- Λ.1- 不- 4 如抹= -印π日日，丨土吸艰成 阻形 θ、J、i之方法，其中該等可選擇定義線係由光 lll473.doc 1299526 成。 如吻求項1之方法，其令該第二系列可a 該等線係垂直於該第一系列 義線中的 6.如請求们之方法，其中形 彳的該等線。 之前，減小該第一李列m 可選擇定義線 7…弟糸列可選擇定義線之間距。 •如❺求項1之方法，苴中哕笙Ks私 8·如請求項7之方法，其進Γ步包含特徵包含孔。 止採】導電材料填充該等孔’直到該導電材料溢流為 點私用化學機械拋絲刻該溢流導電材料以製造隔離接 月求項7之方法’其中該光罩特徵之第二配置覆蓋該 ，特徵之第—配置，該光罩特徵之第一與第二配置中乂 的母-個具有由一共用材料形成的部分，一第_下方層 亦由該共用材料形成，—第二下方層位於該第_下方層 的下面’其中該方法進-步包含同時蝕刻光罩特徵之第 一與第二配置中的該共用材料之曝露部分。 •如明求項9之方法，其中在請求項9之該等步驟之後，同 時餘刻該第一下方層與該光罩特徵之第二配置中由該共 用材料形成的曝露部分，以曝露該第二下方層之隔離部 分0 L 士明求項1〇之方法，其中在請求項之該等步驟之後， 藉由k擇丨生餘刻戎第二下方層之該等曝露的隔離部分使 邊第三圖案延伸到該第二下方層中以於該第二下方層中 111473.doc 1299526 製造孔。 12 ·如請求項1】 U.如L 其中該共用材料係-氧化物。 :’項11之方法’其中該共用材料係二氡化矽。 14 ·如請求項u !5、 其中該第二下方層係非晶性碳層。 :’、項1之方法，其中該等隔離特徵包含柱。 •如明求項15之方法，其中該光罩特徵之第二上 光罩特徵之第一配置，卞#罢枯 一-覆蓋該 的母-個具有由一共用材料形成的部分， 中 由該共用材料形成，其中該方法邊牛、入 方層亦 特徵之第-配置中不：:： 包含移除該光罩 弟酉己置中不疋由该共用材料形成且不是由㈣ 用材料遮蔽的部分。 Λ八 17.=求们6之方法，其中在請求心之該等步驟之後， 同時钱刻該下方層及光罩特徵之第—與第二配置中該丘 曝露部分，從而曝露不是由該共用材料罐 、罩島，該等光罩島係對應於該第三圖案。 Μ =求項17之方法’其中未藉由該光罩島所遮蔽之該共 二科之部分被移除’以留下不是由該共同 之光罩島。 19. 如請求項18之方法，其中該共用材料係_氧化物。 20. 如晴求項18之方法，其中該共用材料係二氧化石夕。 21. 如請求項15之方法’其中該光罩特徵之第二配置覆蓋該 以特徵之第-配置，該光罩特徵之第—與第二配置中 的母一個具有由一共用材料形成的部分，且一下方層亦 由該共用材料形成’其中該方法進—步包含移除所；曝 111473.doc 1299526 露材料部分。 22·如請求項21 $ t、+ ^ 、 万去，其中在請求項21之該等步驟之後， 該第二圖幸穿说# & y 第_光罩材料配置而延伸到至少一下 方層中。 23·如請求項22之方、土 / ’其中該方法進一步包含移除該共用 材料的曝露部分以留下不是由該共用材料所形成的光罩 島”亥等光罩島係對應於該第三圖案。
    ”月求項23之方法’其中該方法進—步包含使該光罩島 圖案延伸到一下方層中以製造柱。 如4求項15之方法’其中該等柱係由—導電材料形成。 .如凊求項25之方法’其中於一層間介電質内形成該等柱 且使用-化學機械程序移除多餘材料並隔離該等特徵。 如：求項15之方法，其中該等柱係由一半導體形成。 ·:凊求項27之方法’其中該等柱形成垂直環繞閘極電晶 體0 • 29·如明求項1之方法，其中在施加該間隔物材料之前，減 小及第-系列可選擇定義線中可選擇^義線的寬度。 ::求項1之方法，其中在施加該間隔物材料之前，將 该第-系列可選㈣義線傳送至-光罩材料的下方層。 31·如請求項30之方法，其中將該第—系列可選擇定㈣中 的6亥專可選擇定義線傳送至一光罩材料 減小该等可選擇定義線的寬度。 32·如明求項j之方法，其中在施加該間隔物材料 小該第二系列可選擇定義線中可選擇定義線的寬度。’ 111473.doc 1299526 月求項1之方法，其中在施加該間隔物材 1 兮笼-么， τ心月丨J ’將 -一糸列可選擇定義線傳送至一光罩材料的下方層。 4·如請求項33之方法，其中將該第二系列可選擇定義θ線中 的邊專可選料義線傳送至一光罩材料的下方層 減小該等可選擇定義線的寬度。 35·如明求項1之方法，其中在施加該等間隔物材料之前， 第-與第二系列可選敎義線中可選擇定義線的
    36·如請求項1之方法，其中在施加該等間隔物材料之前 、以第一與第二系列可選擇定義線分別傳送至一 料的下方層。 #材 士二求項36之方法’其中將該第—系列可選擇定義線中 的该等可選擇定義線傳送至一光罩材料的下方層之前， :小該等可選擇定義線的寬度，而且，將該第：系可 選擇定=中的㈣可選擇定義線傳送至„光罩材料的 下方層之前，亦減小該等可選擇定義線的寬度。 38· 一種形成一陣列中的特徵的方法，其包含： 減小-行第-可光定義線之間距以形成一行圖案； 六減小一列第二可光定義線之間距以形成與該行圖案相 、j歹j圖案’該列圖案具有列線與列空間，該等列線 遮蓋該下方行圖案之未曝露部分，而該等列空間保留該 下方行圖案之曝露部分；及 移除該行目案之該等曝露部分中的以—部分 一組合光罩層。 HI473.doc 1299526 3 9·如租求項38之方法，其中該組合光罩層定義一光罩格柵 中的隔離孔。 40·如請求項38之方法，其進一步包含移除該等列線之部分 以定義一隔離島光罩。 41·如請求項40之方法，其中移除該等列線之前，該列圖案 已延伸到一下方層中。 42· —種用於一積體電路的光罩圖案，其包含·· 一第一系列伸長光罩線； 一第二系列伸長光罩線，其係與該第一系列伸長光罩 線相交； 其中該第一與第二系列線中的每一個的間距係小於透 過光微影可獲得的間距。 43·如巧求項42之光罩圖案，其中透過間隔物沈積及至少一 間隔物蝕刻獲得該第一與第二系列線之該間距。 44·如請求項42之光罩圖案，其中該等相交線提供一用以形 成一下方層中之隔離通孔的圖案。 45. 如請求項42之光罩圖案，其中該等相交線提供一用以形 成一下方層中之柱子的圖案。 46. 如請求項42之光罩圖案，其中該第一系列線之間距係小 於 120 nm 〇 47. 如請求項42之光罩圖案，其中該第二系列線之間距係小 於 120 nm 〇 48·如請求項42之光罩圖案，其中該第一與第二系列線之間 距皆小於120 nm。 111473.doc 1299526 其中該第一系列線之間距係小 其中該第二系列線之間距係小 其中該第一與第二系列線之間 其中該第一與第二系列線之間 49·如清求項42之光罩圖案 於 100 nm 〇 50.如請求項42之光罩圖案 於 100 nm 〇 5 1 ·如請求項42之光罩圖案 距皆小於100 nm。 52·如請求項42之光罩圖案 距皆小於約60 nm。 5 3 · —種隔離特徵之配置，盆孫彡成么 係^成為一積體電路製程之部 分，包含： -列伸長特徵，其係由間隔物材料形成且寬度係小於 或近似60 nm ; -行伸長特徵，其係由間隔物材料形成且寬度係小於 或近似60 nm，該行中的該等伸長特徵係與該列中的該 等伸長特徵相交’便得該行中的每—伸長特徵會與該列 中的多個伸長特徵相交。 54. 如請求項53之特徵配置，其中使該第1第二㈣㈣ 徵分別間距倍增以獲得更大特徵密度。 55. 如請求項53之特徵配置，其甲該等隔離特徵具有尺寸為 大約50 nm X大約60 nm的矩形底面。 56. 如請求項53之特徵配置，其中該等隔離特徵具有尺寸為 大約50 nm X大約50 nm的近似方形底面。 57. —種於一積體電路中的隔離特徵配置，其包含· 規則間隔特徵，其具有小於60奈米的— 办 弟 見度及不 ni473.doc 1299526 超過該第一寬度10倍的一第一長度；及 特彳玫間的空間，其具有小於60奈米的一第二寬度。 58.如請求項57之隔離特徵配置，其中該第一長度係小於6〇 奈米。 59·如巧求項57之隔離特徵配置，其中特徵間的該等空間在 呑亥配置之長度與寬度尺寸皆小於60奈米。 60·如請求項59之隔離特徵配置，其中該第一長度係小於6〇 奈米。 籲6 1 ·如晴求項5 7之隔離特徵配置，其中該等隔離特徵係柱。 62.如請求項57之隔離特徵配置，其中該等隔離特徵係用於 電晶體的柱子。 63·如請求項57之隔離特徵配置，其中該等隔離特徵係用於 柱式電容器的柱子。 64·如請求項57之隔離特徵配置，其中該等隔離特徵係形成 於一絕緣層中之孔中的接點。 65·如請求項57之隔離特徵配置，其中該等隔離特徵係形成 籲 於-基板中的溝渠式電容器。 66·如請求項57之隔離特徵配置，其中該等隔離特徵係與一 下方層及一上方層電接觸’同時與其他隔離特徵絕緣。 67· —種形成用於積體電路的特徵陣列的方法，其包含. 於一第一光罩層中形成一第一特徵陣列，該第_特徵 陣列中的複數個第一特徵係沿一第一伸長輛伸長，々亥第 一特徵陣列具有一第一圖案； 於一第二光罩層中形成一第二特徵陣列，該第二特徵 111473.doc I299526 第一伸長軸的伸長特 该第二特徵陣列具有 :列中的複數個第二特徵具有一 铽5亥第二軸與該第一軸不平行， 弟一圖案； 將該第一 圖案對應於 置；及 與第二圖案合併成一組合第三圖案，該第三 忒積體電路之一單一垂直層中的一特徵配 K孩等第 68 69. 70. 71. 72. 73. 74. 士 、 将徵與該等第二特徵間距倍增。 組合^67之方法，其中將該第—與第二圖案合併成該 特徵虚锋圖^之則’使該第一與第二圖案中的該等第一 、$人“等第二特徵間距倍增。 :明求項67之方法，其中形成該等第二特徵之前，使該 荨第一特徵間距倍增。 如請求項6 7 > 士、+ 4+1 山 、 < 万法，其中在獨立的步驟中使該等第一特 被與該等第二特徵間距倍增。 士明求項67之方法，其中該積體電路之一單一垂直層中 的該特徵配置包含光罩柱。 士明求項67之方法，其中該積體電路之一單一垂直層中 的該特徵配置包含—光罩格柵中的孔。 種位於一記憶體陣列中的獨特特徵配置，其包含： 規則間隔特徵，其具有小於6〇奈米的一第一寬度及不 超過該第一寬度1〇倍的一第一長度；及 特徵間的空間，其具有小於60奈米的一第二寬度。 如請求項73之獨特特徵配置，其中該第一長度係小於60 奈米。 111473.doc 1299526 7 5 ·如請求項73之獨特特徵配置，其中特徼 八T衍倣間的該等空間在 該配置之長度與兔> 度尺寸皆小於60奈米。 其中該第-長度係小於6〇 其中該等獨特特徵係柱。 其中該等獨特特徵係用於 其中該等獨特特徵係用於 其中該等獨特特徵係形成 其中該等獨特特徵係形成 其中該等獨特特徵係與一 7 6 ·如請求項7 5之獨特特徵配置， 奈米。 77. 如請求項73之獨特特徵配置， 78. 如請求項73之獨特特徵配置， 電晶體的柱子。 7 9.如請求項7 3之獨特特徵配置， 柱式電容器的柱子。 8 0.如請求項7 3之獨特特徵配置， 於一絕緣層中之孔中的接點。 8 1 ·如請求項73之獨特特徵配置， 於一基板中的溝渠式電容器。 82.如請求項73之獨特特徵配置， 下方層電接觸且與一上方層絕緣。 83 ·如請求項73之獨特特徵配置，豆中該 1 八Υ成寺獨特特徵係與一 上方層電接觸且與一下方層絕緣。 84. 如請求項73之獨特特徵配置，其中該等獨特特徵係與_ 下方層及-上方層電接觸，同時與其他獨特特徵絕緣。 85. -種用於處理採用電性格式之f訊的系統，其包含： 至少一電路； -重複圖案的密集間隔特徵，其係形成於該電路 一材料層中’每一特徵具有小於大約60奈米的—第一 度及小於該第一寬度1〇倍 卜 見 Ί弟長度’母一特徵與鄰 111473.doc 1299526 離係小於120奈米。 統’其中每一特徵之該第 一寬度與第一 接特徵的間隔距 86·如請求項85之系 長度係近似相同 87·如請求項85之 ^ ^ ^ /、、、、，”中母一特徵具有大約50奈米^一 弟寬度及大約50奈米的一第一長度。 8 8 ·如請求項8 5 89 寬:尺== 统，其中特徵間的該等空間在該長度與 丁白小於60奈米。 90·如請求項85 91·如請求項85 该第-長度係小於60奈米。 92·如請求項85之系絲“㈣係柱 子。 ”、、先’其中該等特徵係用於電晶體的柱 其中该等特徵係用於柱式電容器的 其中該等特徵係形成於一絕緣層中 93_如請求項85之系統 柱子0 94·如請求項85之系統 之孔中的接點。 95. 如請求項85之系統 溝渠式電容器。 其中該等特徵係形成於一基板中的 96. 如請求項85 方層電接魎、'、、中該等特徵係與一下方層及一上 接觸’同時與其他特徵絕緣。 111473.doc
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Families Citing this family (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080071973A1 (en) * 2000-01-06 2008-03-20 Chow David Q Electronic data flash card with various flash memory cells
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7494885B1 (en) * 2004-04-05 2009-02-24 Advanced Micro Devices, Inc. Disposable spacer process for field effect transistor fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US20080048340A1 (en) * 2006-03-06 2008-02-28 Samsung Electronics Co., Ltd. Semiconductor device having fine pattern wiring lines integrally formed with contact plug and method of manufacturing same
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US8123968B2 (en) 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7867851B2 (en) 2005-08-30 2011-01-11 Micron Technology, Inc. Methods of forming field effect transistors on substrates
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
KR100628249B1 (ko) * 2005-09-13 2006-09-27 동부일렉트로닉스 주식회사 반도체 소자의 형성 방법
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7696101B2 (en) * 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7700441B2 (en) 2006-02-02 2010-04-20 Micron Technology, Inc. Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7998874B2 (en) 2006-03-06 2011-08-16 Samsung Electronics Co., Ltd. Method for forming hard mask patterns having a fine pitch and method for forming a semiconductor device using the same
US7892982B2 (en) * 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process
US7662721B2 (en) * 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7602001B2 (en) 2006-07-17 2009-10-13 Micron Technology, Inc. Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7589995B2 (en) 2006-09-07 2009-09-15 Micron Technology, Inc. One-transistor memory cell with bias gate
KR100822581B1 (ko) * 2006-09-08 2008-04-16 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
KR100817088B1 (ko) * 2007-02-16 2008-03-26 삼성전자주식회사 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법
KR100817089B1 (ko) * 2007-02-28 2008-03-26 삼성전자주식회사 이중 패터닝 기술을 이용한 반도체 소자의 미세 패턴 형성방법
US20080241574A1 (en) * 2007-03-26 2008-10-02 Advanced Micro Devices, Inc. Semiconductor device having structure with sub-lithography dimensions
US20090017631A1 (en) * 2007-06-01 2009-01-15 Bencher Christopher D Self-aligned pillar patterning using multiple spacer masks
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8642474B2 (en) * 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
US8980756B2 (en) 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US8481417B2 (en) 2007-08-03 2013-07-09 Micron Technology, Inc. Semiconductor structures including tight pitch contacts and methods to form same
US8133745B2 (en) * 2007-10-17 2012-03-13 Magic Technologies, Inc. Method of magnetic tunneling layer processes for spin-transfer torque MRAM
WO2009057194A1 (ja) * 2007-10-29 2009-05-07 Unisantis Electronics (Japan) Ltd. 半導体構造及び当該半導体構造の製造方法
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US8592318B2 (en) * 2007-11-08 2013-11-26 Lam Research Corporation Pitch reduction using oxide spacer
US8083958B2 (en) * 2007-12-05 2011-12-27 International Business Machines Corporation Patterning method using a combination of photolithography and copolymer self-assemblying lithography techniques
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
JP5193582B2 (ja) * 2007-12-12 2013-05-08 株式会社東芝 半導体装置の製造方法
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030215B1 (en) * 2008-02-19 2011-10-04 Marvell International Ltd. Method for creating ultra-high-density holes and metallization
JP5154395B2 (ja) * 2008-02-28 2013-02-27 東京エレクトロン株式会社 半導体装置の製造方法及びレジスト塗布・現像処理システム
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8158014B2 (en) * 2008-06-16 2012-04-17 International Business Machines Corporation Multi-exposure lithography employing differentially sensitive photoresist layers
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
JP2010050384A (ja) * 2008-08-25 2010-03-04 Elpida Memory Inc 半導体装置の製造方法
US8222159B2 (en) 2008-08-25 2012-07-17 Elpida Memory, Inc. Manufacturing method of semiconductor device
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
JP4719910B2 (ja) * 2008-11-26 2011-07-06 国立大学法人東北大学 半導体装置の製造方法
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
KR101528823B1 (ko) 2009-01-19 2015-06-15 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
NL2004545A (en) * 2009-06-09 2010-12-13 Asml Netherlands Bv Lithographic method and arrangement
US20110076784A1 (en) * 2009-09-29 2011-03-31 Grandis Inc. Fabrication of Magnetic Element Arrays
WO2011056534A2 (en) * 2009-10-26 2011-05-12 Sandisk 3D, Llc Methods of forming pillars for memory cells using sequential sidewall patterning
KR101648128B1 (ko) 2009-12-28 2016-08-24 삼성전자주식회사 가변적인 폭을 가지는 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
JP4733214B1 (ja) * 2010-04-02 2011-07-27 東京エレクトロン株式会社 マスクパターンの形成方法及び半導体装置の製造方法
JP2011258605A (ja) 2010-06-04 2011-12-22 Toshiba Corp パターン形成方法および半導体デバイスの製造方法
KR20110135136A (ko) * 2010-06-10 2011-12-16 주식회사 하이닉스반도체 반도체 장치의 극미세 패턴 형성을 위한 방법
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
KR101815590B1 (ko) * 2010-11-23 2018-01-05 삼성전자 주식회사 반도체 소자의 패턴 형성 방법
KR101708375B1 (ko) * 2011-04-29 2017-02-21 에스케이하이닉스 주식회사 반도체 장치의 홀 패턴 제조 방법
US8575032B2 (en) * 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8772183B2 (en) 2011-10-20 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated circuit
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
KR101903477B1 (ko) * 2012-01-11 2018-10-02 삼성전자주식회사 반도체 장치의 제조 방법
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
KR101883327B1 (ko) * 2012-03-28 2018-07-30 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR101883294B1 (ko) * 2012-03-28 2018-07-30 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9349595B2 (en) * 2012-07-11 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9245987B2 (en) * 2012-11-29 2016-01-26 Micron Technology, Inc. Semiconductor devices and fabrication methods
US8859433B2 (en) 2013-03-11 2014-10-14 International Business Machines Corporation DSA grapho-epitaxy process with etch stop material
CN104241117B (zh) * 2013-06-09 2017-05-17 中芯国际集成电路制造(上海)有限公司 图形化方法
CN104425211B (zh) * 2013-08-20 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体图形化方法
JP5904981B2 (ja) * 2013-09-09 2016-04-20 株式会社東芝 パターン形成方法、磁気記録媒体の製造方法、及び磁気記録媒体
US9698015B2 (en) * 2013-10-21 2017-07-04 Applied Materials, Inc. Method for patterning a semiconductor substrate
US9105478B2 (en) * 2013-10-28 2015-08-11 Globalfoundries Inc. Devices and methods of forming fins at tight fin pitches
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
US9425049B2 (en) * 2014-01-14 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cut first self-aligned litho-etch patterning
US9293358B2 (en) * 2014-01-23 2016-03-22 Silicon Storage Technology, Inc. Double patterning method of forming semiconductor active areas and isolation regions
US9184059B2 (en) * 2014-03-21 2015-11-10 Inotera Memories, Inc. Method for increasing pattern density
TW201543564A (zh) * 2014-05-09 2015-11-16 Powerchip Technology Corp 半導體製程
JP5869057B2 (ja) * 2014-06-30 2016-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102186928B1 (ko) * 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
WO2016065308A1 (en) * 2014-10-23 2016-04-28 Board Of Regents, The University Of Texas System Nanoshape patterning techniques that allow high-speed and low-cost fabrication of nanoshape structures
US9595475B2 (en) * 2014-12-01 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stage fin formation methods and structures thereof
CN106373880B (zh) * 2015-07-22 2021-05-25 联华电子股份有限公司 半导体元件及其形成方法
US9812325B2 (en) * 2015-09-03 2017-11-07 Tokyo Electron Limited Method for modifying spacer profile
JP6715415B2 (ja) * 2016-01-29 2020-07-01 東京エレクトロン株式会社 メモリフィンパターンを形成するための方法及びシステム
CN105759560A (zh) * 2016-05-13 2016-07-13 武汉新芯集成电路制造有限公司 组合光罩的版图结构及其形成方法、应用方法
US9911619B1 (en) * 2016-10-12 2018-03-06 Globalfoundries Inc. Fin cut with alternating two color fin hardmask
CN109844905B (zh) * 2016-10-20 2023-01-13 东京毅力科创株式会社 减小通孔至栅格图案化中的套准误差的方法
US10832908B2 (en) * 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
CN108281413B (zh) 2017-01-06 2019-09-17 联华电子股份有限公司 制作电容器的方法
US9905424B1 (en) * 2017-04-24 2018-02-27 Globalfoundries Inc. Self-aligned non-mandrel cut formation for tone inversion
US10361080B2 (en) * 2017-07-04 2019-07-23 United Microelectronics Corp. Patterning method
TW201917775A (zh) * 2017-07-15 2019-05-01 美商微材料有限責任公司 用於利用放大的epe窗口切割圖案流程的遮罩方案
CN109309091A (zh) 2017-07-28 2019-02-05 联华电子股份有限公司 图案化方法
US10147611B1 (en) * 2017-08-28 2018-12-04 Nanya Technology Corporation Method for preparing semiconductor structures
CN109755107B (zh) 2017-11-07 2020-09-29 联华电子股份有限公司 自对准双重图案方法
CN109872946B (zh) 2017-12-04 2020-12-01 联华电子股份有限公司 半导体装置的形成方法
CN109872993B (zh) 2017-12-04 2021-09-14 联华电子股份有限公司 半导体结构的布局、半导体装置及其形成方法
CN109920730B (zh) 2017-12-13 2021-04-20 联华电子股份有限公司 一种图案化方法
CN110021518B (zh) 2018-01-09 2020-12-22 联华电子股份有限公司 自对准双重图案方法
US10170310B1 (en) 2018-02-20 2019-01-01 United Microelectronics Corp. Method of forming patterned structure
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
US10643846B2 (en) 2018-06-28 2020-05-05 Lam Research Corporation Selective growth of metal-containing hardmask thin films
CN110707005B (zh) 2018-08-03 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
CN110875313B (zh) * 2018-08-30 2024-06-21 长鑫存储技术有限公司 有源区阵列及其形成方法、半导体器件及其形成方法
KR102029127B1 (ko) * 2019-02-08 2019-10-07 영창케미칼 주식회사 반도체 제조 공정에 있어서 실리콘 또는 실리콘 화합물 패턴을 형성하기 위한 신규 방법
KR20210089878A (ko) 2020-01-09 2021-07-19 삼성전자주식회사 미세 패턴의 절단 방법, 이를 이용한 액티브 패턴들의 형성 방법, 및 이를 이용한 반도체 장치의 제조 방법
CN113345800B (zh) 2020-03-02 2022-09-09 长鑫存储技术有限公司 有源区阵列的形成方法及半导体结构
KR20210117003A (ko) 2020-03-18 2021-09-28 삼성전자주식회사 집적회로 장치 및 그 제조 방법

Family Cites Families (209)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3800412A (en) * 1972-04-05 1974-04-02 Alpha Ind Inc Process for producing surface-oriented semiconducting devices
JPS5748237Y2 (zh) 1978-12-28 1982-10-22
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
JPS5748237A (en) * 1980-09-05 1982-03-19 Nec Corp Manufacture of 2n doubling pattern
US4508579A (en) * 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) * 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
EP0238690B1 (en) 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JPS6435916U (zh) 1987-08-28 1989-03-03
US4776922A (en) * 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
JP3074713B2 (ja) * 1990-09-18 2000-08-07 日本電気株式会社 半導体装置の製造方法
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
US5314772A (en) * 1990-10-09 1994-05-24 Arizona Board Of Regents High resolution, multi-layer resist for microlithography and method therefor
DE4034612A1 (de) 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
JP3019884B2 (ja) * 1991-09-05 2000-03-13 松下電器産業株式会社 半導体装置およびその製造方法
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
JPH0677180A (ja) * 1992-08-24 1994-03-18 Fujitsu Ltd 細線状エッチングマスクの製造方法
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR0122315B1 (ko) * 1993-12-27 1997-11-26 김주용 고집적 반도체 소자의 미세패턴 형성방법
KR950034748A (ko) * 1994-05-30 1995-12-28 김주용 포토레지스트 패턴 형성방법
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) * 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) * 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) * 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
KR100231134B1 (ko) 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6046085A (en) * 1997-12-08 2000-04-04 Advanced Micro Devices, Inc. Elimination of poly stringers with straight poly profile
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) * 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
US6087263A (en) * 1998-01-29 2000-07-11 Micron Technology, Inc. Methods of forming integrated circuitry and integrated circuitry structures
JP2975917B2 (ja) * 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US6103596A (en) * 1998-02-19 2000-08-15 Taiwan Semiconductor Manufacturing Company Process for etching a silicon nitride hardmask mask with zero etch bias
JP3111977B2 (ja) * 1998-05-15 2000-11-27 日本電気株式会社 半導体装置の製造方法
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
TW376582B (en) 1998-06-26 1999-12-11 Vanguard Int Semiconduct Corp Method of forming COB DRAM with self-aligned pole and bitline contact plug
US6020255A (en) 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6060383A (en) * 1998-08-10 2000-05-09 Nogami; Takeshi Method for making multilayered coaxial interconnect structure
TW405215B (en) * 1998-10-26 2000-09-11 Nanya Technology Corp The method of isolating the inner metal lining
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
TW434816B (en) 1998-12-28 2001-05-16 Asahi Chemical Micro Syst Method for forming contact hole
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) * 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2000357736A (ja) * 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
KR100333382B1 (ko) 1999-06-24 2002-04-18 박종섭 반도체 장치의 다층금속배선 형성방법
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6730571B1 (en) * 1999-10-14 2004-05-04 Chartered Semiconductor Manufacturing Ltd. Method to form a cross network of air gaps within IMD layer
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
TW440924B (en) 2000-02-15 2001-06-16 United Microelectronics Corp Reverse-offset spacer process capable of decreasing photolithography limitation
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) * 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) * 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP2001308220A (ja) * 2000-04-24 2001-11-02 Nec Corp 半導体パッケージ及びその製造方法
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) * 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) * 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) * 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) * 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
TW462080B (en) 2000-11-10 2001-11-01 Vanguard Int Semiconduct Corp Forming method of MOSFET with recessed-gate beyond photolithography limit
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP3406302B2 (ja) * 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP4969001B2 (ja) 2001-09-20 2012-07-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2003133437A (ja) 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) * 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) * 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) * 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) * 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6818141B1 (en) * 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) * 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) * 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
AU2003280498A1 (en) 2002-06-27 2004-01-19 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US6835663B2 (en) * 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US20040018738A1 (en) 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6794699B2 (en) 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US6756284B2 (en) * 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
JP4058327B2 (ja) 2002-10-18 2008-03-05 富士通株式会社 半導体装置の製造方法
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US7119020B2 (en) * 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) * 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7015124B1 (en) * 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) * 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) * 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) * 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
TWI220560B (en) 2003-10-27 2004-08-21 Powerchip Semiconductor Corp NAND flash memory cell architecture, NAND flash memory cell array, manufacturing method and operating method of the same
US6867116B1 (en) * 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US8486287B2 (en) * 2004-03-19 2013-07-16 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US20060026699A1 (en) * 2004-06-04 2006-02-02 Largaespada David A Methods and compositions for identification of genomic sequences
DE102005026228B4 (de) 2004-06-08 2010-04-15 Samsung Electronics Co., Ltd., Suwon Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
JP4543767B2 (ja) * 2004-06-10 2010-09-15 株式会社ニコン 露光装置及びデバイス製造方法
US7208407B2 (en) * 2004-06-30 2007-04-24 Micron Technology, Inc. Flash memory cells with reduced distances between cell elements
US7473644B2 (en) 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7074666B2 (en) 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7175944B2 (en) 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100614651B1 (ko) * 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7208379B2 (en) * 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7183142B2 (en) 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) * 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US7244638B2 (en) 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR100714305B1 (ko) 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7537866B2 (en) * 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7825460B2 (en) 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US8324979B2 (en) * 2009-02-25 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Coupled microstrip lines with ground planes having ground strip shields and ground conductor extensions

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