KR101284410B1 - 작은 조밀한 간격의 피처 배열 형성 방법 - Google Patents

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Abstract

집적 회로에 사용을 위한 작은 조밀하게 이격된 홀들 또는 필러들의 배열을 형성하는 방법이 개시된다. 여러 패턴 전사 및 에칭 단계들이 피치 감소 기술과 더불어 사용되어 조밀하게 패킹된 피처들을 생성한다. 종래의 포토리소그래피 단계들이 피치 감소 기술과 함께 사용되어 단일 층으로 통합될 수 있는 교차하는 가늘고 긴 피처들의 중첩된 피치 감소된 패턴들을 형성할 수 있다.
컬럼 패턴, 로우 패턴, 감광성, 집적 회로, 피처

Description

작은 조밀한 간격의 피처 배열 형성 방법{METHODS FOR FORMING ARRAYS OF SMALL, CLOSELY SPACED FEATURES}
관련 출원 참조
본 출원은 다음의 2005년 5월 23일자 출원된 미국특허 출원 제11/134,982호(Atty. Ref.: MICRON.317A); 2004년 9월 9일자 출원된 미국특허 출원 제10/932,993호(Atty. Ref.: MICRON.293A); 2004년 9월 2일자 출원된 미국특허 출원 제10/934,778호(Atty. Ref.: MICRON.294A); 2004년 8월 31일자 출원된 미국특허 출원 제10/931,771호(Atty. Ref.: MICRON.295A); 2004년 9월 2일자 출원된 미국특허 출원 제10/934,317호 (Atty. Ref.: MICRON.296A)에 관련된다. 전술한 각각의 참조문헌 전체를 이하 참조하기로 하며, 이들은 이 명세서의 일부를 형성한다.
발명의 분야
개시한 본 발명은 집적 회로 제조, 컴퓨터 메모리의 제조 기술 및 마스킹(masking) 기술에 관한 것이다.
현대 전자공학에서 휴대성, 연산 능력, 메모리 용량, 및 에너지 효율의 향상에 대한 요구를 포함하는 많은 요인들의 결과로서, 집적 회로는 지속적으로 크기가 축소되고 있다. 이러한 축소를 촉진하기 위해, 집적 회로의 구성 피처 들(features)의 크기를 줄이는 방향으로 연구가 지속되고 있다. 이러한 구성 피처들의 예로서, 커패시터, 전기 컨택트, 연결 배선, 및 기타 전기 장치가 있다. 이러한 피처 축소의 경향은 예를 들어, 동적 랜덤 액세스 메모리(DRAMs), 정적 랜덤 액세스 메모리(SRAMs), 강 유전체 메모리, 전기적 소거 및 프로그램가능 리드 온리 메모리(EEPROMs), 플래시 메모리 등에서 뚜렷하다.
컴퓨터 메모리는 일반적으로 관련 논리 회로를 갖는 복수의 배열들에 배치된 메모리 셀들로서 알려진 수백만의 동일 회로 소자들을 포함하고 있다. 다수의 레벨 셀 장치들이 셀마다 한 비트 이상을 저장할 수 있지만, 각 메모리 셀은 일반적으로 한 비트의 정보를 저장하고 있다. 메모리 셀의 가장 일반적인 형태에서, 메모리 셀은 일반적으로 두 개의 전기 장치들 즉, 저장 커패시터 및 액세스 전계 효과 트랜지스터로 구성된다. 각 메모리 셀은 한 비트(2진 숫자)의 데이터를 저장할 수 있는 어드레스가능 위치이다. 비트는 트랜지스터를 통해 셀에 기록될 수 있으며, 기준 전극 쪽에서 저장 전극의 전하를 감지함으로써 판독될 수 있다. 고밀도 부품들에서 장점을 가질 수 있는 일반적인 한 형태의 컴퓨터 메모리가 DRAM이다. 구성 전기 장치들의 크기를 줄임으로써 이들을 접속하는 도전성 라인들, 이들 사이에서 전하를 운반하는 도전성 컨택트들, 이들 피처들을 통합하는 메모리 장치들의 크기가 감소될 수 있다. 저장 용량 및 회로 속도는 보다 많은 메모리 셀들을 메모리 장치들에 적재함으로써 증가될 수 있다.
피처 크기의 지속적인 축소 요구는 항상 피처들을 형성하는데 사용된 기술에 더 큰 요구를 두었다. 예를 들어, 포토리소그래피(photolithography)가 기판에 피 처들을 패턴화하는데 일반적으로 사용된다. 피치의 개념이 이들 피처들의 크기를 기술하는데 사용될 수 있다. 피치는 두 개의 인접 피처들에서 동일 지점들 사이의 간격이다. 이들 피처는 일반적으로 인접한 피처들 사이의 간격들로 정의되며, 간격들은 절연체 등의 재료로 충전될 수 있다. 따라서 피치는 피처의 폭과 이 피처를 인접 피처로부터 분리하는 간격의 폭의 합이라고 할 수 있다.
임의의 포토레지스트(photoresist) 재료들만이 광선의 임의의 파장들에 응답한다. 사용될 수 있는 파장들의 공통 범위는 자외선(UV) 범위에 있다. 많은 포토레지스트 재료들이 특정 파장들에 선택적으로 응답하므로, 포토리소그래피 기술들 각각은 최소 피치를 가지며, 그 최소 피치 이하에서는 피처들을 신뢰할 만하게 형성할 수 없다. 이 최소 피치는 때로 위의 기술로 사용될 수 있는 광선의 파장으로 결정된다. 따라서 포토리소그래피 기술의 최소 피치는 피처 크기 감소를 한정할 수 있다.
피치 증가(또는 피치 배가)에 의해 포토리소그래피 기술들의 능력이 신장하여 보다 조밀하게 배치된 피처들을 생성할 수 있다. 이러한 방법이 도 1a-1f에 도시되어 있으며, Lowrey 등의 미국특허 제5,328,810호에 개시되어 있는데, 이 특허의 전체 개시를 여기에서 참조하기로 하며, 이 개시는 본 명세서의 일부를 형성한다. 편의상, 이 방법을 또한 여기에서 간략하게 소개한다.
도 1a를 참조하여 설명하면, 먼저 포토리소그래피가 소모성 재료 층(20)과 기판(30)에 위에 놓이는 포토레지스트 층에 라인들(10)의 패턴을 형성하는데 사용된다. 도 1에 도시한 층들은 모두 단면으로 개략적으로 도시된다. 이어서 도 1b 에 도시한 바와 같이, 패턴이 에칭 단계(바람직하게, 이방성)에 의해 플레이스홀더들(placeholders)을 형성하는 층(20) 즉, 맨드릴들(mandrels;40)에 전사된다. 에칭이 이방성인 경우, 맨드릴들은 도시한 바와 같이 대략 수직 측면들을 갖는다. 포토레지스트 라인들(10)은 박리될 수 있으며, 맨드릴들(40)은 도 1c에 도시한 바와 같이, 인접 맨드릴들(40) 사이의 간격을 증가시키도록 등방성으로 에칭될 수 있다. 대안적으로, 이러한 등방성 에칭(또는 수축 단계)은 전사 이전에 레지스트 상에서 수행될 수 있다. 이어서 스페이서(spacer) 재료 층(50)이 도 1d에 도시한 바와 같이, 맨드릴들(40) 위에 퇴적된다. 다음에, 다른 재료의 측벽들로부터 연장하는 즉, 최초로 형성되어 연장하는 재료인 스페이서들(60)이 방향성(또는 이방성) 스페이서 에칭으로 수평 면들(70과 80)에서 스페이서 재료를 우선적으로 에칭함으로써 맨드릴들(40)의 측면 상에 형성된다. 이러한 스페이서들이 도 1e에 도시된다. 이어서 나머지 맨드릴들(40)이 제거되어 기판(30) 위에 스페이서들(60)만을 뒤에 남겨둔다. 스페이서들(60)이 함께 도 1f에 도시한 바와 같이, 패터닝을 위한 마스크로서 작용한다. 따라서 소정의 피치가 전에 하나의 피처 및 하나의 스페이스를 형성하는 패턴을 포함한 경우, 같은 폭이 현재는 스페이서들(60)로 형성된 두 개의 피처들과 두 개의 스페이서들을 포함한다. 따라서 포토리소그래피 기술로 가능한 최소 피처 크기가 이러한 "피치 증가" 기술로 효과적으로 감소된다.
피치는 위의 예에서 실제적으로 반감하지만, 이러한 피치의 감소는 통상적으로 피치 "배가", 또는 보다 일반적으로 피치 "증가"라고 한다. 즉, 통상적으로 임의 요인에 의한 피치의 "증가"는 실제적으로 이 요인에 의한 피치의 감소를 포함한 다. 실제로 "피치 증가"는 피치를 감소시킴으로써 피처들의 밀도를 증가시킨다. 따라서 피치는 적어도 두 가지 의미 즉, 반복 패턴에서 동일 피처들 사이의 직선 거리; 및 직선 거리마다 피처들의 밀도 즉, 수를 포함한다. 이 종래의 기술은 이 설명에 포함된다.
마스크 스킴(scheme) 또는 회로 설계의 임계 치수(CD)는 스킴의 최소 피처 치수 또는 그 설계 또는 스킴에 포함된 최소 피처의 최소 폭의 측정치이다. 집적 회로의 다른 부분들에서 임계 치수에 대한 기하학적 복잡성과 다른 요건들과 같은 요인들 때문에, 일반적으로 집적 회로의 모든 피처들이 피치 증가(pitch multiplied)되지는 않는다. 또한, 피치 증가는 종래의 리소그래피에 비해 많은 추가의 단계들을 수반하는데, 이 추가의 단계들은 상당한 추가 비용을 수반할 수 있다. 피치 증가는 때로 피치 증가를 갖지 않는 직접 패터닝에 의한 것보다 최종 피처들에 대해서는 불충분한 제어를 제공하는데, 이는 스페이서 패턴이 단순히 직접적으로 패턴화된 피처들의 외형들을 따르기 때문이다. 따라서 피치 증가는 일반적으로 메모리 배열을 위한 도전성 라인들과 같은 일정한 간격의 라인들에만 유용한 것으로 생각된다. 한편, 등방성 수축 단계들과 같은 통상의 마이크로마스킹(micromasking) 기술은 피처 크기를 감소시킬 수 있지만 대응하여 피처 밀도를 증가시키지는 못한다. 또한, 현재의 기술은 전사를 통해 해상도와 충실도를 적절하게 유지하지 못하기 때문에, 하부 층들에 초 미세 패턴들을 전사하기 위한 여러 시도들이 있었다. 집적 회로에 작고 보다 효율적인 동작 장치들을 집적할 수 있는 방법들이 필요한데, 이러한 방법들은 바람직하게 피처 밀도를 증가시키고 칩 크기 를 감소시킨다.
따라서 집적 회로의 크기를 감소시키고 컴퓨터 칩에 전기 장치의 배열의 동작 밀도를 증가시킬 필요가 있다. 따라서 작은 피처를 형성하는 개선된 방법, 피처 밀도를 증가시키는 개선된 방법, 보다 효율적인 배열을 제공하는 방법, 및 피처 해상도를 손상시키지 않고 보다 많은 소형 배열을 제공하는 기술이 필요하다.
일부 실시예들에 있어서, 본 발명은 집적 회로에서 격리 피처들을 형성하는 방법을 포함한다. 이 방법은 다수의 마스킹 재료 층으로 중첩된 기판을 제공하는 단계 및 제1 마스킹 재료 층에 선택적 형성가능(definable) 라인들의 제1 열을 생성하는 단계를 포함할 수 있다. 이 방법은 또한, 스페이서 재료를 이용하여 선택적 형성가능 라인들의 제1 열의 피치를 감소시켜 선택적 형성가능 라인들의 제1 열보다 작은 피치를 갖는 마스킹 피처들의 제1 배치를 생성하는 단계를 더 포함할 수 있다. 마스킹 피처들의 제1 배치는 피치 감소 공간들만큼 분리된 피치 감소 마스킹 라인들을 포함할 수 있으며, 제1 패턴에 대응할 수 있다. 이 방법은 또한, 제2 마스킹 재료 층에 선택적 형성가능 라인들의 제2 열을 생성하는 단계를 더 포함할 수 있으며, 여기서 선택적 형성가능 라인들의 제2 열은 선택적 형성가능 라인들의 제1 열에 평행하지 않다. 이 방법은 또한, 스페이서 재료를 이용하여 선택적 형성가능 라인들의 제2 열의 피치를 감소시켜 선택적으로 형성가능 라인들의 제2 열보다 작은 피치를 갖는 마스킹 피처들의 제2 배치를 생성하는 단계를 더 포함할 수 있다. 마스킹 피처들의 제2 배치는 피치 감소 공간들만큼 분리된 피치 감소 마스킹 라인들을 포함할 수 있으며, 제2 패턴에 대응할 수 있다. 이 방법은 또한, 제1 패턴과 제2 패턴을 중첩하여 얻어지는 제3 패턴으로 기판을 에칭하여 격리 피처들을 생성하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 본 발명은 피처들의 배열을 형성하는 방법을 포함한다. 이 방법은 제1 감광성 라인들의 컬럼의 피치를 감소시켜 컬럼 패턴을 형성하는 단계를 포함할 수 있다. 이 방법은 또한 제2 감광성 라인들의 로우의 피치를 감소시켜 상기 컬럼 패턴과 교차하는 로우 패턴을 형성하는 단계를 포함할 수 있다. 상기 로우 패턴은 로우 라인들과 로우 공간들을 가지며, 상기 로우 라인들은 하부 컬럼 패턴의 비노출 부분들을 가려버리고, 상기 로우 공간들은 하부 컬럼 패턴의 노출 부분들을 남겨둘 수 있다. 교차하는 컬럼 및 로우 패턴들이 제3 패턴을 갖는 혼합 마스크를 구성할 수 있다.
일부 실시예들에 있어서, 본 발명은 집적 회로의 마스크 패턴을 포함한다. 이 마스크 패턴은 가늘고 긴 마스킹 라인들의 제1 열과, 가늘고 긴 마스킹 라인들의 제1 열과 교차하는 가늘고 긴 마스킹 라인들의 제2 열을 포함할 수 있다. 이 마스크 패턴에서 라인들의 각 열은 포토리소그래피를 통해 얻을 수 있는 피치보다 작은 피치를 가질 수 있다.
일부 실시예들에 있어서, 본 발명은 집적 회로 제조 프로세스의 일부로서 형성된 격리 피처들의 배치를 포함한다. 이 배치는 스페이서 재료로 형성된 가늘고 긴 피처들의 제1 로우와 스페이서 재료로 형성된 가늘고 긴 피처들의 제2 로우를 가질 수 있다. 하나의 로우에서의 각각의 가늘고 긴 피처가 다른 로우에서의 다수의 가늘고 긴 피처들과 교차하도록 제2 로우에서의 가늘고 긴 피처들이 제1 로우에서의 가늘고 긴 피처들과 교차할 수 있다.
일부 실시예들에 있어서, 본 발명은 집적 회로에서의 격리 피처들의 배치를 포함한다. 이 배치는 60nm 미만인 제1 폭과 제1 폭의 최대 10배의 제1 길이를 갖는 일정한 간격의 피처들을 가질 수 있다. 또한, 피처들 사이의 간격들은 60nm 미만인 제2 폭을 가질 수 있다.
일부 실시예들에 있어서, 본 발명은 집적 회로를 포함하는 시스템을 포함한다. 이 집적 회로는 대략 120nm 이하인 폭을 갖는 스페이서 재료로 형성된 가늘고 긴 피처들의 로우를 포함할 수 있다. 집적 회로는 또한 대략 120nm 이하인 폭을 갖는 스페이서 재료로 형성된 가늘고 긴 피처들의 컬럼을 더 포함할 수 있다. 컬럼의 각각의 가늘고 긴 피처들이 로우의 다수의 가늘고 긴 피처들과 교차하도록 컬럼의 가늘고 긴 피처들이 로우의 가늘고 긴 피처들과 교차할 수 있다.
일부 실시예들에 있어서, 본 발명은 집적 회로의 피처 배열을 형성하는 방법을 포함한다. 이 방법은 제1 마스크 층에서 제1 피치 증가된 피처 배열을 형성하는 단계를 포함할 수 있으며, 이 피처들은 장축을 따라 가늘고 길게 되어 있다. 제1 피처 배열은 제1 패턴을 가질 수 있다. 이 방법은 또한 제2 마스크 층에서 제2 피치 증가된 피처 배열을 형성하는 단계를 더 포함할 수 있으며, 제2 피치 증가된 피처 배열은 제1 피처 배열의 가늘고 긴 피처들의 축에 평행하지 않은 장축을 따라 가늘고 긴 피처들을 갖는다. 제2 피처 배열은 제2 패턴을 가질 수 있다. 이 방법은 또한 제1 및 제2 패턴을 혼합 제3 패턴으로 통합할 수 있으며, 제3 패턴은 집적 회로의 단일 수직 레벨에서의 피처들의 배치에 대응한다.
일부 실시예에 있어서, 본 발명은 전기 형식의 정보를 처리하기 위한 시스템을 포함한다. 이 시스템은 적어도 하나의 전기 회로를 포함할 수 있다. 이 시스템은 또한, 전기 회로의 재료 층에 포함된, 반복 패턴의 조밀한 간격의 피처들을 포함할 수 있다. 각 피처는 60nm 미만인 제1 폭과 제1 폭의 10배 미만인 제1 길이를 가질 수 있다. 또한, 각 피처는 인접 피처들로부터 120nm 미만으로 이격될 수 있다.
본 발명은 첨부 도면을 참조한 바람직한 실시예들의 상세한 설명으로부터 보다 잘 이해될 수 있을 것이며, 이들 도면들은 본 발명을 한정함이 아니라 예시적인 것이다.
도 1a-1f는 위에서 기술한 종래 기술의 피치 증가법에 따라 형성된 마스크 라인들의 개략 측 단면도이다.
도 2는 집적 회로를 형성하는데 사용된 마스킹 및 기판 층들의 개략 측 단면도이다.
도 3은 제1 레지스트 층을 포토리소그래피 패터닝한 후의 도 2의 구조를 도시한다.
도 4는 도 3의 패턴에서 피처들의 크기를 에칭으로 감소시킨 후의 도 3의 구조를 도시한다.
도 5는 도 4의 패턴이 하부 층들로 연장된 후, 집적 회로를 형성하는데 사용 된 마스킹 및 기판 층들의 개략 측 단면도를 도시한다.
도 6은 상부 층들이 박리된 후의 도 5의 구조를 도시한다.
도 7은 스페이서 재료의 전면 퇴적(blanket deposition) 후의 도 6의 구조를 도시한다.
도 8은 에칭과 후속 에칭으로 하부 층 내로 연장하는 독립(free-standing) 스페이서들의 패턴을 남긴 후의 도 7의 구조를 도시한다.
도 9는 충전재(filler material)의 전면 퇴적 후의 도 8의 구조를 도시한다.
도 10a-10d는 CMP 프로세스 또는 건식 에칭으로 스페이서들과 초과 충전재를 제거한 후의 도 9의 구조를 도시하는데, 도 10a는 표면의 개략 평면도이고, 도 10b는 도 10a의 라인 10B-10B을 따라 절취하여 얻은 개략 측 단면도이고, 도 10c는 도 10b의 라인 10C-10C를 따라 절취하여 얻은 개략 측 단면도이고, 도 10d는 도 10b의 라인 10D-10D를 따라 절취하여 얻은 개략 측 단면도이다.
도 11a-11d는 다수의 새로운 층들의 퇴적 후의 도 10의 구조를 도시하는데, 도 11a는 표면의 개략 평면도이고, 도 11b는 도 11a의 라인 11B-11B을 따라 절취하여 얻은 개략 측 단면도이고, 도 11c는 도 11b의 라인 11C-11C를 따라 절취하여 얻은 개략 측 단면도이고, 도 11d는 도 11b의 라인 11D-11D를 따라 절취하여 얻은 개략 측 단면도이다.
도 12a-12d는 제2 레지스트 층의 포토리소그래피 패터닝 후의 도 11의 구조를 도시하는데, 도 12a는 표면의 개략 평면도이고, 도 12b는 도 12a의 라인 12B-12B을 따라 절취하여 얻은 개략 측 단면도이고, 도 12c는 도 12b의 라인 12C-12C를 따라 절취하여 얻은 개략 측 단면도이고, 도 12d는 도 12b의 라인 12D-12D를 따라 절취하여 얻은 개략 측 단면도이다.
도 13a-13d는 에칭으로 도 12의 패턴의 피처들의 크기를 감소시킨 후의 도 12의 구조를 도시하는데, 도 13a는 표면의 개략 평면도이고, 도 13b는 도 13a의 라인 13B-13B을 따라 절취하여 얻은 개략 측 단면도이고, 도 13c는 도 12b의 라인 13C-13C를 따라 절취하여 얻은 개략 측 단면도이고, 도 13d는 도 13b의 라인 13D-13D를 따라 절취하여 얻은 개략 측 단면도이다.
도 14a-14d는 도 13a-14d의 피처들의 패턴이 하부 층들 내로 연장되어 교차 하부 패턴을 부분적으로 노출한 후의 도 13의 구조를 도시하는데, 도 14a는 표면의 개략 평면도이고, 도 14b는 도 14a의 라인 14B-14B을 따라 절취하여 얻은 개략 측 단면도이고, 도 14c는 도 14b의 라인 14C-14C를 따라 절취하여 얻은 개략 측 단면도이고, 도 14d는 도 14b의 라인 14D-14D를 따라 절취하여 얻은 개략 측 단면도이다.
도 15a-15d는 상부 층들이 박리된 후의 도 14의 구조를 도시하는데, 도 15a는 표면의 개략 평면도이고, 도 15b는 도 15a의 라인 15B-15B을 따라 절취하여 얻은 개략 측 단면도이고, 도 15c는 도 15b의 라인 15C-15C를 따라 절취하여 얻은 개략 측 단면도이고, 도 15d는 도 15b의 라인 15D-15D를 따라 절취하여 얻은 개략 측 단면도이다.
도 16a-16d는 스페이서 재료의 전면 퇴적 후의 도 15의 구조를 도시하는데, 도 16a는 표면의 개략 평면도이고, 도 16b는 도 16a의 라인 16B-16B을 따라 절취하 여 얻은 개략 측 단면도이고, 도 16c는 도 16b의 라인 16C-16C를 따라 절취하여 얻은 개략 측 단면도이고, 도 16d는 도 16b의 라인 16D-16D를 따라 절취하여 얻은 개략 측 단면도이다.
도 17a-17d는 스페이서 에칭 및 후속 에칭(맨드릴들을 제거)으로 하부 패턴에 직교하는 독립 스페이서들의 패턴을 남겨둔 후의 도 16의 구조를 도시하는데, 도 17a는 표면의 개략 평면도이고, 도 17b는 도 17a의 라인 17B-17B을 따라 절취하여 얻은 개략 측 단면도이고, 도 17c는 도 17b의 라인 17C-17C를 따라 절취하여 얻은 개략 측 단면도이고, 도 17d는 도 17b의 라인 17D-17D를 따라 절취하여 얻은 개략 측 단면도이다.
도 18-20은 바람직한 방식으로 조밀하게 이격된 작은 홀들을 갖는 마스크 그리드를 생성하도록 도 17의 구조와 함께 사용될 수 있는 프로세스 흐름을 도시한다.
도 18a-18e는 에칭(예를 들어, 실리콘 이산화물 에칭)으로 몇 개의 노출 층들의 부분들을 제거하는 한편, 하부 패턴의 노출 부분들의 스트라이프 재료들(stripe materials) 중 하나를 그대로 남겨둔 후의 도 17의 구조를 도시하는데, 도 18a는 표면의 개략 평면도이고, 도 18b는 도 18a의 라인 18B-18B을 따라 절취하여 얻은 개략 측 단면도이고, 도 18c는 도 18a와 도 18b의 라인 18C-18C를 따라 절취하여 얻은 개략 측 단면도이고, 도 18d는 도 18a와 도 18b의 라인 18D-18D를 따라 절취하여 얻은 개략 측 단면도이고, 도 18e는 도 18a의 라인 18E-18E를 따라 절취하여 얻은 개략 측 단면도이다.
도 19a-19d는 하부 마스크 즉, 임시 층 내로 두 개의 상부 층들의 패턴을 연장하여 하부 층에 홀들을 형성한 후의 도 18의 구조를 도시하는데, 예시한 실시예에 있어서, 하부 임시 층은 비결정성 탄소이며, 도 19a는 표면의 개략 평면도이고, 도 19b는 도 19a의 라인 19B-19B을 따라 절취하여 얻은 개략 측 단면도이고, 도 19c는 도 19b의 라인 19C-1C를 따라 절취하여 얻은 개략 측 단면도이고, 도 19d는 도 19b의 라인 19D-19D를 따라 절취하여 얻은 개략 측 단면도이다.
도 20a-20d는 상부 층이 박리되어 하부 임시 즉, 마스크(예를 들어, 비결정성 탄소) 층에 홀들의 패턴을 남겨둔 후의 도 19의 구조를 도시하는데, 도 20a는 표면의 개략 평면도이고, 도 20b는 도 20a의 라인 20B-20B을 따라 절취하여 얻은 개략 측 단면도이고, 도 20c는 도 20a의 라인 20C-20C를 따라 절취하여 얻은 개략 측 단면도이고, 도 20d는 도 20a의 라인 20D-20D를 따라 절취하여 얻은 개략 측 단면도이다.
도 21a는 제3 임시 층의 홀들의 패턴이 기판 내로 연장하고, 제3 임시 층이 제거되고, 홀들이 도전성 재료로 충전된 후의 도 20c의 구조를 도시한다.
도 21b는 넘친 도전성 재료가 에칭 제거된 후의 도 21a의 구조를 도시한다.
도 22-25는 바람직한 방식으로 조밀하게 이격된 작은 마스크 필러들(pillars) 생성하도록 도 17의 구조와 함께 사용될 수 있는 프로세스 흐름을 도시한다.
도 22a-22e는 에칭(예를 들어, 비결정성 실리콘 에칭)으로 하부 패턴의 노출 부분들의 스트라이프 재료들 중 하나를 제거한 후의 도 17의 구조를 도시하는데, 도 22a는 표면의 개략 평면도이고, 도 22b는 도 22a의 라인 22B-22B을 따라 절취하여 얻은 개략 측 단면도이고, 도 22c는 도 22a와 도 22b의 라인 22C-22C를 따라 절취하여 얻은 개략 측 단면도이고, 도 22d는 도 22a와 도 22b의 라인 22D-22D를 따라 절취하여 얻은 개략 측 단면도이고, 도 22e는 도 22a의 라인 22E-22E를 따라 절취하여 얻은 개략 측 단면도이다.
도 23a-23b는 선택적 에칭(예를 들어, 실리콘 이산화물 에칭)으로 도 22의 노출 재료들의 부분들을 하향 에칭(etched down)하여 하부 마스크 즉, 임시 층의 부분들을 노출한 후의 도 22의 구조를 도시하는데, 예시한 실시예에 있어서, 하부 임시 층은 비결정성 탄소이고, 선택적 에칭으로는 임시 층 위에 소정의 위치에 유지되는 스트라이프 재료들(예를 들어, 실리콘) 중 하나의 아일랜드(islands)를 제거하지 못한다. 도 23a는 표면의 개략 평면도이고, 도 23b는 도 23의 23B-23B를 따라 절취하여 얻은 개략 측 단면도이다.
도 24a-24b는 하부 임시 층의 노출 부분들을 에칭한 후의 도 23의 구조를 도시한다. 따라서 아일랜드 패턴이 하부 재료 내로 연장되어 독립 필러들 즉, 포스트들이 실리콘 캡들(caps)에 의해 보호된다.
도 25a-25b는 실리콘 에칭으로 필러들 또는 포스트들로부터 실리콘 캡들을 제거한 후의 도 24의 구조를 도시하는데, 필러들은 하부 재료에 대한 마스크로서 사용될 수 있다.
도 26-27은 바람직한 방식으로 조밀하게 그리고/또는 고르게 이격된 작은 마스크 필러들, 포스트들, 또는 아일랜드들을 생성하도록 도 17의 구조와 함께 사용 될 수 있는 다른 프로세스 흐름을 도시한다.
도 26a-26d는 두 스트라이프 재료들의 노출 부분들을 에칭하는 비 선택적 에칭(예를 들어, 스퍼터 에칭 또는 반응성 이온 에칭)으로 하부 마스크 즉, 임시 층의 교차 라인들을 노출한 후의 도 17의 구조를 도시하는데, 예시한 실시예에 있어서, 하부 임시 층은 비결정성 탄소이며, 도 26a는 표면의 개략 평면도이고, 도 26b는 도 26a의 라인 26B-26B을 따라 절취하여 얻은 개략 측 단면도이고, 도 26c는 도 26b의 라인 26C-26C를 따라 절취하여 얻은 개략 측 단면도이고, 도 26d는 도 26b의 라인 26D-26D를 따라 절취하여 얻은 개략 측 단면도이다.
도 27a-27d는 스페이서 패턴이 하부 층(즉, 비결정성 탄소 층) 내로 연장한 후의 도 26의 구조를 도시하는데, 도 27a는 표면의 개략 평면도이고, 도 27b는 도 27a의 라인 27B-27B을 따라 절취하여 얻은 개략 측 단면도이고, 도 27c는 도 27b의 라인 27C-27C를 따라 절취하여 얻은 개략 측 단면도이고, 도 27d는 도 27b의 라인 27D-27D를 따라 절취하여 얻은 개략 측 단면도이다.
도 28a-28b는 스페이서들의 제거, 스트라이프 재료들 중 하나의 제거, 및 아일랜드 패턴이 하부 층의 나머지 부분 내로 연장하여 비결정성 실리콘 캡들로 보호된 독립 필러들 또는 포스트들을 남긴 후의 도 27의 구조를 도시한다.
도 29a-29b는 전술한 실시예들에 따라 형성된 작은 홀들의 조밀한 배열의 단면을 도시하는 주사 전자 현미경사진들(scanning electron micrographs;SEMs)이다.
도 30a-30b는 전술한 실시예들에 따라 형성된 작은 홀들의 조밀한 배열의 사시도를 도시하는 주사 전자 현미경사진들(SEMs)이다.
도 31a-31c는 기술한 실시예들에 따라 형성된 작은 홀들의 조밀한 배열을 도시하는 SEMs이다. 도 31b는 도 31a의 단면을 일차원으로 도시하며, 도 31c는 대략 수직 차원으로 도 31a의 단면을 도시한다.
도 32는 기술한 실시예들에 따른 작은, 조밀한, 필러들 즉, 포스트들 배열의 SEM이다.
도 33a-33b는 기술한 실시예들에 따른 작은, 조밀한, 필러들 즉, 포스트들 배열의 SEMs이다.
도 2를 참조하면, 부분적으로 형성된 집적 회로(100)가 도시된다. 기판(110)은 다수의 마스킹 층들(120-170) 아래에 위치한다. 층들(120-170)은 하부 층들 또는 기판(110)을 패터닝하기 위한 마스크들을 형성하도록 에칭될 수 있다. 이들 마스크들은 이하에서 기술하는 바와 같이, 여러 가지 피처들을 형성하는데 사용될 수 있다. 피처들은 다음 즉, 하나 또는 다수의 트랜지스터들, 다이오드들, 커패시터들, 도전성 라인들, 게이트들, 소스들, 드레인들, 또는 이들 중 하나에 대한 컨택트들에서 선택된 어느 하나의 부분들을 포함할 수 있다. 이들 부품들은 DRAM 또는 플래시 메모리 배열들, NOR 논리 배열들, NAND 논리 배열들 등의 부분들을 포함할 수 있다. 일부 실시예들에 있어서, 피처들은 반 도전성 재료를 포함하는 기판 재료로 형성된다. 예를 들어, 반 도전성 재료는 실리콘, 실리콘 게르마늄 화합물, 또는 Ⅲ-Ⅴ 재료들일 수 있다.
이 명세서에서 사용되는 바와 같이, 용어 "기판"은 기판 층(110)을 가리킬 뿐만 아니라 다른 층 아래에 놓이는 임의의 층을 가리킬 수 있다. 용어 "기판"은 또한 상부 마스킹 층들로 제어되는 반도체 프로세스(예를 들어, 에칭, 도핑, 퇴적 등)의 결과로서 층들 내에 형성된 피처들 또는 구조들을 갖는 층 또는 층들을 가리킬 수 있다.
이 명세서에서 사용되는 바와 같이, 용어 "패턴"은 위에서 보았을 때, 표면상에서 볼 수 있는 배열 또는 일련의 형상을 지칭할 수 있다. 패턴은 또한 하나 또는 다수의 층들에 형성된 피처들의 단면 또는 영상에 대응하는 형상들 전체를 지칭할 수 있다. 패턴은 피처들 자체라기보다는 피처들의 크기들 및 배치에 대응하는 모형이다. 패턴은 다수의 상부 또는 병렬 층들로부터 유도된 패턴들의 조합으로 형성될 수 있다. 패턴은 감광층 등의 한 층에서 시작하여 이어서 임시 층 즉, 하드 마스크 층 등의 다른 층으로 전사될 수 있다. 패턴은 피처 크기들과 간격들이 변경(예를 들어, 전술한 바와 같이 피처 수축 단계를 통해)되는 경우에도 하부 층들로 전사되는 것이라 할 수 있다. 대조적으로, 새로운 패턴은 피치 증가로 형성될 수 있어서 제2 패턴의 둘 이상의 피처들이 제1 패턴의 한 피처를 대신한다.
한 층의 패턴은 다른 이전의 또는 상부 층의 하나 이상의 패턴들로부터 유도될 수 있다. 패턴은 최종 층의 피처들이 원래의 패턴을 발생시키는 피처들과 정확히 닮지 않고 이보다는 하부 패턴이 일반적으로 치수에서 약간의 차이를 갖고 상부 패턴의 외형을 따르는 경우에도 다른 패턴으로부터 유도되는 것이라 할 수 있다. 용어 "패턴화하다"는 또한 동사로서 사용될 수 있으며, 한 패턴을 생성 또는 형성하는 것을 의미한다.
특정 층에 형성된 피처들의 배치가 한 패턴을 발생시킬 수 있다. 배열 또한 한 패턴을 발생시킬 수 있다. 배열은 집적 회로의 다수의 층들에 걸칠 수 있는 전기 부품들 또는 피처들의 집합이며, 이들은 반복 구성으로 형성된다. 전술한 바와 같이, 다수의 셀들은 DRAM 또는 NAND 플래시 메모리 회로 용 메모리 배열, 또는 예를 들어 논리 배열을 형성할 수 있다.
기판(110)에 놓이는 층들(120-170)의 재료들은 여기에 기술된 여러 패턴 형성 및 패턴 전사 단계들에 대한 화학 및 프로세스 조건들을 고려하여 바람직하게 선택된다. 최상부 선택적 형성가능 층(120)-이는 바람직하게 리소그래피 프로세스로 형성가능-과 기판(110) 사이의 층들은 바람직하게 선택적 형성가능 층(120)으로부터 유도된 패턴을 기판(110)에 전사하는 기능을 하기 때문에, 선택적 형성가능 층(120)과 기판(110) 사이의 층들은 다른 노출 재료들과 상대적으로 선택적으로 에칭될 수 있도록 바람직하게 선택된다. 재료는 그 재료에 대한 에칭 속도가 주변 재료들의 에칭 속도보다 최소한 2배 이상, 바람직하게는 약 10배 이상, 가장 바람직하기로 약 50배 이상일 때, 선택적으로 고려되거나, 우선적으로 에칭된다.
도 2에 예시한 실시예에서, 선택적 형성가능 층(120)은 제1 하드 마스크 층 또는 에칭 저지 층(130) 위에 놓이고, 이 층은 제1 임시 층(140) 위에 놓이고, 이 층은 제2 임시 층(150) 위에 놓이고, 이 층은 제2 하드 마스크 층 즉, 에칭 저지 층(160) 위에 놓이고, 이 층은 기판(110) 위에 놓이는 마스크를 통해 처리되는(예를 들어, 에칭되는) 제3 임시 층(170) 위에 놓인다. 예시한 실시예들에 있어서, 제3 임시 층(170)은 최총 마스크로서 역할하며, 이 마스크를 통해 에칭(또는 다른 처리)이 수행된다. 일부 실시예들에 있어서, 비결정성 탄소가 제3 임시 층으로서 바람직한 재료인데, 이는 그만큼의 다른 재료들-실리콘, 실리콘 이산화물, 실리콘 질화물 등-이 탄소 층에 심각한 손상을 입히지 않고 선택적으로 에칭될 수 있기 때문이다. 예시한 실시예들의 경우에, 기판(110)은 레벨간 유전체(ILD) 층을 포함할 수 있으며, 이 층을 통해 컨택트들이 형성되게 된다.
패턴들을 전사하는 일반적인 방법들에 있어서, 마스크와 하부 기판 모두 기판 재료를 우선적으로 에칭 제거하는 에천트(etchant)에 노출된다. 그러나 에천트들은 또한 비록 저속이기는 하나 마스크 재료들을 닳아 없어지게 할 수 있다. 따라서 패턴 전사 과정을 통해 패턴 전사의 완료 이전에 에천트에 의해 마스크가 닳아 없어질 수 있다. 이러한 난점은 기판(110)이 에칭되는 다수의 다른 재료들을 포함하는 경우에 악화될 수 있다. 이 경우, 패턴 전사의 완료 이전에 마스크 패턴이 닳아 없어지는 것을 방지하도록 추가의 마스크 층들(도시 않음)이 사용될 수 있다.
여러 층들이 화학 및 프로세스 조건들의 요건에 따라 선택되기 때문에, 하나 이상의 층들이 일부 실시예들에서 생략될 수 있다. 예시한 실시예들에 있어서, 하드 마스크 층들(130 및 160)은 바람직하게 상부 층들의 에칭 동안 예기치 않은 열화로부터 하부 층들을 보호하는 보호 역할을 수행한다. 유사하게, 특히 간단한 기판(110)의 경우에, 제2 하드 마스크 층(160) 자체와 같은 여러 다른 층들은 생략될 수 있으며, 상부 마스크 층들이 소정의 패턴을 전사하기에 충분할 수 있다. 마스크 층들의 수가 많아지면 패턴 전사에 유리하여 다수의 재료들 또는 다수의 재료 층들을 포함하는 기판과 같은 기판들을 에칭하는 것이 어렵게 되거나, 작고, 높은 종횡비의 피처들을 형성하는데 유리하다.
도 2를 참조하여 보면, 선택적 에칭가능 층(120)은 종래 기술에 알려진 임의의 포토레지스트를 포함하는 포토레지스트로 바람직하게 형성된다. 예를 들어, 포토레지스트는 13.7 나노미터(nm), 157nm, 193nm, 248nm, 또는 365nm 파장 시스템, 193nm 파장 액침(wavelength immersion) 시스템, 또는 전자 빔 리소그래피 시스템과 호환성 있는 임의의 포토레지스트일 수 있다. 바람직한 포토레지스트 재료들의 예로서, 불화 아르곤(ArF) 민감 포토레지스트 즉, ArF 광원에서 사용에 적합한 포토레지스트, 및 불화 크립톤(KrF) 민감 포토레지스트 즉, KrF 광원에서 사용에 적합한 포토레지스트가 있다. ArF 포토레지스트들은 비교적 짧은 파장 예를 들어, 193nm를 이용하는 포토리소그래피 시스템에 바람직하게 사용된다. KrF 포토레지스트들은 248nm 시스템과 같은 긴 파장 포토리소그래피 시스템에 바람직하게 사용된다. 다른 실시예들에 있어서, 층(120) 및 임의의 다음의 레지스트 층들은 나노 임프린트(nano-imprint) 리소그래피 예를 들어, 레지스트를 패턴화하는 성형 또는 기계적 힘을 이용하여 패턴화될 수 있는 레지스트로 형성될 수 있다.
포토레지스트는 일반적으로 레티클(reticle)을 통해 방사선에 노출됨으로써 패턴화된 다음 현상된다. 음성 포토레지스트의 경우에, 방사선 즉, 광이 유지될 포토레지스트의 부분들 예를 들어, 라인들-예컨대, 라인들(124)(도 3 참조)-이 형성될 영역들에 집중된다. 일반적으로, 방사선은 감광성 화합물 예를 들어, 광 유도 산 생성제(photo-induced acid generator;PAG)를 활성화시키고, 이 생성제는 예 를 들어, 포토레지스트의 중합을 유도함으로써 포토레지스트의 용해성을 감소시킨다. 바람직한 실시예들은 양성 또는 다른 음성 포토레지스트를 포함하는 임의의 형성가능 재료를 이용하여 적용될 수 있다. 임의의 실시예의 테스트에 사용된 바람직한 레티클은 T37Z 46/47 레티클이다.
제1 하드 마스크 층(130)의 재료는 바람직하게 무기 재료를 포함하고, 일례의 재료들로 실리콘 이산화물(SiO2), 실리콘, 또는 실리콘 풍부 실리콘 산질화물 등의 유전 반사 방지막(dielectric anti-reflective coating; DARC)을 포함한다. 예시한 실시예에 있어서, 제1 하드 마스크 층(130)은 유전 반사 방지 막(DRAC)이다. 따라서 하드 마스크 층(130)은 중간 하드 마스크로서 그리고 리소그패피 동안 반사를 감소시키는 역할을 할 수 있다. 제1 하드 마스크 층(130)으로 DRAC 재료를 이용하는 것이 포토리소그래피 기술의 해상도 한계에 가까운 피치들을 갖는 패턴들을 형성하는데 특히 유리할 수 있다. DRAC는 광 반사를 최소화함으로써 해상도를 향상시킬 수 있어서 포토리소그래피가 패턴의 가장자리들을 형성할 수 있는 정밀도를 증가시킬 수 있다. 임의 사항으로, 유기 난반사 방지막(organic bottom anti-reflective coating; BARC)(도시 않음)이 광 반사를 제어하도록 제1 하드 마스크 층(130)에 추가하여 또는 이 층을 대신하여 유사하게 사용될 수 있다.
제1 임시 층(140)은 바람직하게 비결정성 탄소로 형성되고, 이 비결정성 탄소는 바람직한 하드 마스크 재료들에 상대적으로 매우 높은 에칭 선택성을 제공한다. 특히, 비결정성 탄소는 광에 매우 투명한, 또한 광 정렬에 사용된 광의 파장 에 투명하여 광 정렬에 추가적인 개선을 제공하는 투명 탄소의 형태이다. 고도로 투명한 탄소를 형성하는 퇴적 기술을 A.Helmbold, D. Meissner의 고체 박막(Thin Solid Films) 283(1996) 196-203에서 볼 수 있는데, 이 문헌의 전체 개시를 여기에서 참조하기로 하며, 이 개시는 이 명세서의 일부를 형성한다.
제2 임시 층(150)은 바람직하게 비결정성 실리콘으로 형성된다. 비결정성 실리콘을 이용하는 이점들은 이하 기술하는 여러 에칭과 패턴 전사 단계들과 관련하여 명확하게 될 것이다. 비결정성 실리콘은 선택적으로 에칭될 수 있는 한편, 다른 인접 재료들(예컨대, 산화 층들)은 그대로 유지된다.
제2 하드 마스크 또는 에칭 저지 층(160)은 바람직하게 실리콘 이산화물(SiO2), 실리콘, 또는 실리콘 풍부 실리콘 산질화물 또는 산화 알루미늄(Al2O3) 등의 유전 방사 방지 막(DRAC)을 포함한다. 예시한 실시예에 있어서, 제1 하드 마스크 층(160)은 DRAC이다.
제3 임시 층(170)은 바람직하게 많은 재료들에 비해 우수한 에칭 선택성을 갖는 비결정성 탄소로 형성된다. 비결정성 탄소를 사용의 이점은 제1 임시 층(140)과 관련하여 위에서 상세히 기술했다.
기판은 집적 회로의 형성에 사용된 실리콘 웨이퍼일 수 있다. 여러 기판 재료들이 사용될 수 있다.
여러 층들에 적합한 재료들을 선택하는 이외에, 층(120-170)의 두께는 여기에 기술한 에칭 화학 및 프로세스 조건들에 대한 호환성을 기반으로 바람직하게 선 택될 수 있다. 예를 들어, 하부 층을 선택적으로 에칭함으로써 한 패턴을 상부 층으로부터 하부 층에 전사할 때, 두 층들로부터 재료들이 어느 정도 제거된다. 따라서 상부 층은 패턴 전사과정을 통해 닳아 없어지지 않도록 바람직하게 충분히 두껍게 되어있다. 하드 마스크 층들은 바람직하게 얇아서 그 전사 또는 제거가 신속하게 일어날 수 있어서 주변 재료들을 마모가 작게 노출시킨다.
예시한 실시예에 있어서, 선택적 형성가능 층(120)(예를 들어, 포토레지스트)은 바람직하게 약 두께 100-250nm 사이, 보다, 바람직하기로 약 두께 130-200nm 사이의 감광층이다. 제1 마스크 층(130)(예를 들어, SiO2 또는 DRAC) 두께는 바람직하게 약 10-30nm 사이, 보다, 바람직하기로 약 15-25nm 사이이다. 제1 임시 층(140)(예를 들어, 비결정성 탄소)의 두께는 바람직하게 100-200nm 사이, 보다, 바람직하기로 약 120-150nm 사이이다. 제2 임시 층(150)(예를 들어, 비결정성 탄소)의 두께는 바람직하게 30-50nm 사이, 보다, 바람직하기로 약 35-45nm 사이이다. 제2 하드 마스크 층(160)(예를 들어, SiO2 또는 DRAC)의 두께는 바람직하게 10-30nm 사이, 보다, 바람직하기로 약 15nm이다. 제3 임시 층(170)(예를 들어, 비결정성 탄소)의 두께는 바람직하게 100-300nm 사이, 보다, 바람직하기로 약 150-250nm 사이이다.
여기에서 설명한 여러 층들은 이 기술의 당업자에게 알려진 여러 방법들로 형성될 수 있다. 예를 들어, 화학적 증착 등의 각종 증착 프로세스들이 레지스트 아래에 여러 마스크 층들을 형성하는데 사용될 수 있다. 바람직하게, 하드 마스크 층들, 또는 예를 들어, 스페이서 재료, 과탄소(over carbon) 등의 임의의 다른 재료를 퇴적하는데 저온 화학적 증착 프로세스가 사용된다. 이러한 저온 퇴적 프로세스들은 하부 비결정성 탄소 층의 화학적 또는 물리적 파괴를 방지한다. 감광층들을 형성하는데 스핀 온 코팅(spin-on-cating) 프로세스들을 사용할 수 있다. 또한, 비결정성 탄소 층들은 탄화수소 화합물, 또는 탄소 전구체들과 같은 이들 화합물의 혼합물들을 이용하여 화학적 증착으로 형성될 수 있다. 전구체들의 예로 프로필렌, 프로핀(propyne), 프로판, 부탄, 부틸렌, 부타디엔 및 아세틸렌이 있다. 비결정성 탄소 층들을 형성하는 적합한 방법이 2003년 6월 3일 Fairbairn 등에게 허여된 미국특허 제6,573,030 B1에 개시되어 있는데, 이 특허의 전체 내용을 여기에서 참조하기로 하며, 이 개시는 이 명세서의 일부를 형성한다. 또한, 비결정성 탄소가 도핑될 수 있다. 도핑된 비결정성 탄소를 형성하는 적합한 방법이 Yin 등의 미국 특허출원 제10/652,174호에 개시되어 있는데, 그 전체 내용을 여기에서 참조하기로 하며, 이 개시는 이 명세서의 일부를 형성한다.
제1 단계
바람직한 실시예들에 따른 또한 도 2-10을 참조한 방법들의 제1 단계에서, 스페이서들의 패턴은 피치 증가로 형성되고, 다음 방법의 단계들을 위한 하부 스트라이프 구조(도 10 참조)를 생성하는데 사용된다. 이 단계의 에칭 시퀀스의 일례는 다음과 같다. 1) 다수 층들의 퇴적, 2) 제1 층의 포토리소그래피 패터닝, 3) 피처들의 수축, 4) 하부 층들 내로 패턴 연장, 5) 상부 층들의 나머지 부분들 제거, 6) 스페이서 재료의 전면 퇴적(blanket deposition), 7) 스페이서 에칭, 8) 스 페이서 맨드릴들 제거, 9) 하부 재료 내로 스페이서 패턴 연장, 10) 필러 재료의 전면 퇴적, 11) 스페이서들의 제거, 및 12) 평탄화.
도 3을 참조하여 보면, 형성가능 재료 피처들(124)로 범위가 정해진 갭 즉, 공간들(122)을 포함하는 패턴이 형성가능 층(120)에 형성된다. 공간들(122)은 예를 들어, 포토리소그래피로 형성될 수 있으며, 포토리소그래피에서 선택적 형성가능 층(120)이 레티클을 통해 방사선에 노출된 다음 현상된다. 현상 이후, 도시한 실시예에서 포토레지스트인 나머지 형성가능 재료는 도시된 라인들(124)(단면에 도시)과 같은 마스크 피처들을 형성한다.
라인들(124)의 피치는 한 라인(124)의 폭과 인접 공간(122)의 폭의 합과 같다. 라인들(124)과 공간들(122)의 이러한 패턴을 이용하여 형성된 피처들의 임계 치수들을 최소화하기 위해서 피치는 바람직하게 형성가능 층(120)을 패턴화하는데 사용된 포토리소그래피 기술의 한계 또는 그 근처에 있다. 예를 들어, 248nm 광선을 이용하는 포토리소그래피의 경우에, 라인들(124)의 피치는 약 200nm일 수 있다. 따라서 피치는 포토리소그래피 기술의 최소 피치에 있을 수 있으며, 이하 기술하는 스페이서 패턴은 바람직하게 포토리소그래피 기술의 최소 피치 이하의 피치를 가질 수 있다.
도 3에 도시한 바와 같이, 예비 단계는 포토레지스트 라인들(124)의 하나의 열을 생성하는 단계를 포함한다. 따라서 포토리소그래피는 마스크 재료의 복수의 라인들을 형성하는데 사용될 수 있다. 종래의 포토리소그래피는 광자들로 형성가능한 것보다 작지 않은 피치를 갖는 라인들을 형성할 수 있다. 그러나 후속 피치 증가로 종래의 포토리소그래피로 형성가능한 것보다 작은 피치를 갖는 라인들을 형성할 수 있다.
도 4는 이방성 에칭으로 라인들(124)이 수축하여 변형된 라인들(124a)을 생성한 후의 도 3의 구조를 도시한다. 공간들(122)은 소정의 치수로 임의로 넓혀지거나 좁혀진다. 예를 들어, 도 6에 도시한 바와 같이, 공간들(122)은 포토레지스트 라인들(124)을 에칭함으로써 넓혀져서 변형된 공간들(122a)과 변형된 라인들(124a)을 형성한다. 포토레지스트 라인들(124)은 산화 황 플라스마, 예를 들어 SO2, O2, N2 및 Ar를 포함하는 플라스마, 또는 임의의 다른 적합한 플라스마 등의 등방성 에칭을 이용하여 크기가 바람직하게 감소된다. 사용할 수 있는 두 개의 다른 플라스마들은 HBr/O2 플라스마 또는 Cl2/O2 플라스마이다. 등방성 에칭으로 노출 표면들이 모든 방향에서 열화한다. 따라서 라인들(124a)의 코너들은 도 4에서 약간 둥글게 도시되어 있다. 에칭 연장이 바람직하게 선택되어 라인들(124a)의 폭들은 도 7-8의 설명으로부터 명확하게 되는 바와 같이 나중 형성된 스페이서들(182) 사이의 소정의 간격과 사실상 같다. 바람직하게, 이러한 에칭으로 라인들(124a)은 감광층(120)을 패턴화하는데 사용된 포토리소그래피 기술을 이용한 것보다 좁게 된다. 즉, 라인들(124)이 포토리소그래피 기술의 해상도 한계 또는 그 근처에 있는 경우, 이러한 에칭은 라인들의 크기를 한층 더 감소시킬 수 있어서 라인들을 그 해상도 한계이하로 할 수 있다. 또한, 에칭은 라인들(124a)의 가장자리들을 평활하게 할 수 있어서 이들 라인의 균일성을 개선한다.
일부 실시예들에 있어서, 라인들(124a) 사이의 공간(122a)은 라인들(124)을 소정 크기로 확장함으로써 좁혀질 수 있다. 예를 들어, 다른 재료(도시 않음)가 라인들(124a) 위에 퇴적될 수 있거나, 라인들(124)은 큰 부피를 갖는 재료(도시 않음)를 형성하여 그 크기를 증가시키도록 화학적으로 반응할 수 있다.
예시한 실시예에 있어서, 변형 라인들(124a)은 하부 층에 패턴의 전사(도 5 및 6)와 스페이서 재료(180)의 전면 퇴적(도 7) 후, 스페이서들(182)의 패턴(도 8)이 형성된 플레이스홀더들 또는 맨드릴들의 치수를 한정한다. 다른 실시예들에 있어서, 스페이서 재료의 퇴적 및 에칭이 형성가능 층(120)과 호환성을 갖는 경우, 임시 층(140)은 생략될 수 있으며, 스페이서 재료(140)는 감광성 라인들(124) 또는 박형 라인들(124a)에 직접적으로 퇴적될 수 있다.
다른 실시예들에 있어서, 라인들(124)의 패턴은 전술한 바와 같이, 첫째로 잘려지거나 또는 그 폭이 감소되지 않고 하부 층들에 전사될 수 있다. 이러한 실시예들에 있어서, 라인들(124)의 패턴에 대응하는 패턴이 임시 층(140)에 형성될 수 있으며, 패턴의 피처들은 수축 단계에서 폭이 감소할 수 있다.
도 5에 도시한 바와 같이, 감광층(120)의 패턴이 바람직하게 제1 임시 층(140)에 전사되어 스페이서 재료 층(180)의 이후의 퇴적을 가능하게 한다(도 7). 임시 층(140)은 바람직하게 이하 기술하는 스페이서 재료 퇴적 및 에칭을 위한 프로세스 조건들을 견딜 수 있는 재료로 형성된다. 특히, 임시 층(140)을 형성하는 재료는 바람직하게 포토레지스트 보다 높은 열 저항을 가지며, 스페이서들(182)(도 8) 및 하부 층(150)을 위한 재료와 상대적으로 선택적으로 제거될 수 있도록 바람 직하게 선택된다. 전술한 바와 같이, 층(140)은 바람직하게 비결정성 탄소로 형성된다.
도 5에 도시한 바와 같이, 도 4의 라인들(124a)과 공간들(122a)은 하부 층들 내로 연장 또는 전사될 수 있다. 이러한 패턴 연장은 층들(130 및 140)을 형성하는 재료들을 선택적으로 에칭함으로써 수행될 수 있는 한편, 라인들(124a)은 에천트가 라인들(124a) 아래에 있는 재료를 제거하는 것을 방지하는 보호 마스크를 형성한다.
하드 마스크 층(130) 내로 패턴을 전사하기 위해 탄화 플루오르 플라스마를 이용한 에칭 등의 이방성 에칭이 사용될 수 있다. 하드 마스크 층(130)이 얇은 경우, 습식(등방성) 에칭이 적합할 수 있다. 바람직한 탄화 플루오르 플라스마 에칭 재료로는 바람직한 DRAC 재료 에칭을 위한 CF4, CFH3, CF2H2 및 CF3H가 있다.
패턴을 제1 임시 층(140)에 전사하기 위해 예를 들어, SO2, O2 및 Ar을 함유하는 플라스마 등의 SO2-함유 플라스마가 바람직하게 사용된다. 바람직하게, SO2-함유 플라스마는 하드 마스크 층(130)이 에칭되는 속도에 20배 이상, 보다, 바람직하기로 40배 이상의 속도에서 바람직한 임시 층(140)의 탄소를 에칭할 수 있다. 적합한 SO2-함유 플라스마가 2004년 8월 31일자 출원된 "임계 치수 제어(Critical Dimension Control)(Atty.docket No. MICRON.286; Micron Ref. No. 2003-1348)라는 제목의 Abatchev 등의 미국 특허출원 제10/931,772호에 개시되어 있는데, 그 전체 내용을 여기에서 참조하기로 하며, 그 개시는 이 명세서의 일부를 형성한다. 도 5 는 패턴이 제1 임시 층(140) 내로 연장된 후 그대로 있는 라인들(124a)을 도시하지만, SO2-함유 플라스마가 임시 층(140)을 동시에 에칭할 수 있고, 또한 형성가능 층(120)의 나머지 부분을 제거할 수 있다.
도 6에 도시한 바와 같이, 일단, 층(120)에 최초로 형성된 라인 패턴이 층(140) 내로 하향 연장되면, 층(120)의 나머지 부분들은 선택적 에칭을 이용하여 박리되어 제거될 수 있다. 또한, 전술한 바와 같이, 120의 나머지 부분들은 패턴을 층(140) 내로 하향 연장시키는 단계와 같은 비결정성 탄소 에칭 단계 동안 에칭 제거될 수 있다. 따라서 형성가능 층(120)에 최초로 형성된 라인 패턴이 하드 마스크 및 임시 층들(130 및 140)에 전사된다. 전사 패턴은 대략 층(120)에 최초로 형성된 라인 패턴과 같으며, 전사된 패턴은 라인들(144a)과 공간들(142a)을 가지며, 이 라인들과 공간들은 일반적으로 각기 라인들(124a) 및 공간들(122a)에 대응한다. 도시된 실시예에 있어서, 하드 마스크 층(130)의 부분들은 라인들(144a) 상의 보호 캡들로서 소정의 위치에 유지된다. 층(130)의 이들 부분들은 후속 단계들에서 에칭 저지부들로서 동작할 수 있다.
예시한 실시예에 있어서, 패턴이 상부 층에 형성되고, 후에 하부 층에 전사된다. 도 5에 있어서, 층들(130 및 140)에 형성된 피처들의 도시한 벽들은 수직으로 되어 있고, 벽들에서 이들 층이 에칭된다. 이 단계에서 그리고 이하 기술하는 다른 단계들에서 수직 측벽들을 형성하기 위해 방향성 또는 이방성 에칭들이 사용될 수 있다.
에칭 프로세스들에서의 변화로 상부 층 내의 패턴이 하부 층에 생성된 패턴에 대응하는 정밀도가 변경될 수 있다. 층에서 층으로의 패턴 전사는 일반적으로 정밀한 프로세스로 개략적으로 설명하지만 수직 벽들에서 그러한 정밀도는 실제로 이루기 어려울 수 있다. 따라서 패턴 전사는 상부와 하부 패턴들 사이의 일반적인 대응을 포괄하는 것에 의도를 두고 있다. 유사하게, 패턴 전사는 패턴을 최초로 형성하는 피처들의 변형-예를 들어, 이 피처들을 확대 또는 축소함으로써-을 포괄하는 것을 의미하는데, 패턴에서 변형은 피치를 변화시키지 않는다.
도 7에 도시한 바와 같이, 스페이서 재료 층(180)이 바람직하게 제2 임시 층(150)과 라인들(144a)을 포함해서 노출 면들에 합치하도록 전체적으로 퇴적된다. 도시한 바와 같이, 하드 마스크 층(130)의 부분들은 스페이서 재료 층(180)이 퇴적될 때, 라인들(144a)의 상부에서-후에 CMP 에칭 저지부들로서 작용하도록-소정의 위치에 남겨 질 수 있다. 또한, 하드 마스크 부분들은 스페이서 퇴적 이전에 선택적 에칭으로 제거될 수 있다. 스페이서 재료는 한 패턴을 하부 층들에 전사하는 마스크로서 동작할 수 있거나, 아니면 형성되는 마스크를 통해 하부 구조들을 처리할 수 있게 하는 임의의 재료일 수 있다. 스페이서 재료는 바람직하게 1) 양호한 스텝 커버리지(step coverage)로 퇴적될 수 있고, 2) 임시 층(140) 및 하부 층들과 호환성을 갖는 온도에서 퇴적될 수 있으며, 그리고, 3)임시 층(140)과 임시 층(140) 바로 아래의 임의의 층과 상대적으로 선택적으로 에칭될 수 있다. 바람직한 재료들은 실리콘 산화물들과 질화물들을 포함한다. 스페이서 재료는 화학적 증착 또는 원자 층 퇴적으로 바람직하게 퇴적된다. 층(180)은 약 20-60nm, 보다, 바 람직하기로 약 20-50nm의 두께로 바람직하게 퇴적된다. 바람직하게, 스텝 커버리지는 약 80% 또는 그 이상이고, 보다, 바람직하기로 약 90% 또는 그 이상이다.
도 8은 스페이서 에칭과 후속 에칭으로 하부 층 내로 연장하는 독립 스페이서들의 패턴을 남긴 후의 도 7의 구조를 도시한다. 스페이서 에칭은 수평 면들에서 스페이서 재료들 제거하기 위한 이방성 에칭을 포함할 수 있다. 스페이서 에칭은 탄화 플루오르 플라스마를 이용하여 수행될 수 있으며, 스페이서 에칭은 또한 실리콘 스페이서 재료를 위한 HBr/Cl 플라스마를 이용하여 수행될 수 있다(그러나 바람직한 실시예들은 실리콘 산화물 스페이서들을 이용함을 밝혀둔다). 스페이서 에칭이 수행된 후, 스페이서 에칭은 라인들과 상대적으로 효과적으로 감소된 피치를 갖는 가늘고 긴 스페이서들의 패턴을 뒤에 남겨둘 수 있다.
스페이서 에칭 후, 하드 마스크 층(130)의 나머지 부분들(아직 존재한다면)과 임시 층(140)이 다음에 제거되어 독립 스페이서들(182)을 남겨둔다. 제1 임시 층(140)의 나머지 부분들(라인들(144a)의 형태)은 바람직하게 SO2를 이용하는 에칭과 같은 황 함유 플라스마 에칭을 이용하여 선택적으로 제거된다. 이러한 방식으로, 하나의 패턴의 피처들이 제거되어 스페이서들에 의해 형성된 다른 패턴을 뒤에 남겨둔다.
따라서 일부 실시예들에서, 스페이서 재료를 이용하여 피치 감소가 행해져서 마스킹 피처들을 생성한다. 이러한 식으로 형성된 마스킹 피처들은 포토레지스트 라인들 보다 작은 피치를 가질 수 있고, 피치 감소 스페이서들로 분리된 피치 감소 마스킹 라인들을 포함할 수 있어서 피치 증가가 이루어진다. 예시한 실시예에 있어서, 스페이서들(182)로 형성된 패턴의 피치는 피치가 포토리소그래피로 최초로 결정된 포토레지스트 라인들(124a)과 스페이서들(122a)(도 3-5)에 의해 형성된 패턴의 피치의 대략 절반이다. 바람직하게, 약 100nm의 피치를 갖는 스페이서 패턴이 형성될 수 있다.
도 8을 참조하여 보면, 스페이서들(182)로 형성된 패턴은 하부 제2 임시 층(150) 내로 연장될 수 있다. 이 연장은 선택적 에칭 화학기술로 수행될 수 있다. 예를 들어, 스페이서들(182)이 실리콘 이산화물로 형성되고, 하부 층(150)이 비결정성 실리콘으로 형성된 경우, 에칭으로 하부 층을 제거할 수 있는 한편, 스페이서들은 크게 손상되지 않게 남겨 지게 된다. 바람직한 에칭은 물리적 성분을 포함하고, 바람직하게 또한 화학적 성분을 포함할 수 있으며, 예를 들어, HBr/Cl2 에칭 등의 반응성 이온 에칭(RIE)일 수 있다. 이러한 에칭은 예를 들어, 약 300-1000 W 최고 전력과 약 50-250 W 최저 전력에서 약 7-60 mTorr 압력으로 약 0-50 sccm Cl2와 약 0-200 sccm HBr를 흐르는 LAM TCP9400(CA Fremont의 LAM Research Corporation에서 상업적으로 입수가능)를 이용하여 수행될 수 있다.
도 9는 필러 재료의 전면 퇴적 후의 도 8의 구조를 도시한다. 필러 재료(190)는 바람직하게 실리콘 이산화물(SiO2)로 형성된다. 일부 바람직한 실시예들에 있어서, 스페이서(182) 및 필러 재료(190)는 같거나 유사한 재료들로 형성되는데, 이하의 도 17-20, 22-23 및 26-27의 설명으로부터 잘 이해될 것이다. 따라서 스페이서들(182)과 필러 재료(190)는 모두 실리콘 이산화물로 형성될 수 있다. 필러 재료(190)(즉, 실리콘 이산화물)를 퇴적하는 하나의 바람직한 프로세스는 Applied Material' Producer® HARP™ 시스템이다.(HARP는 "높은 종횡비 프로세스"를 나타낸다.)
다른 실시예에 있어서, 스페이서들(182)는 필러 재료(190)가 퇴적되기 전에 제거될 수 있다. 하드 마스크 층(160)이 DRAC 재료로 형성되는 경우 습식 에칭이 스페이서들을 제거하는데 사용될 수 있다. 스페이서들(182)의 제거로 필러 재료(190)에 의해 양호한 커버리지를 얻을 수 있다.
도 10-20, 22-23 및 26-27은 각기 10a-10d, 11a-11d, 등과 같은 a-d 문자가 붙여진 적어도 4개의 대응 도면들을 도시한다. "a"로 나타낸 도면들은 상부 즉, 평면도를 일관되게 도시하는데, 이 도면에서 편의상 해칭(hatching)을 포함한다. 도면들 b-c는 일관되게 대응 도면 a에 도시된 동일 구조의 단면들을 나타낸다. 또한, "b"로 지정된 도면들은 일관되게 "b"로 지정된 다른 도면들과 같은 방위에서의 구조를 나타낸다. 방위들은 또한 "c"로 나타낸 것, 및 "d"로 나타낸 것의 경우 동일하다.
도 10a-10d는 예를 들어, 화학 기계적 연마(CMP) 프로세서를 통해 필러 재료(190)의 부분과 스페이서들(182)의 제거 후의 도 9의 구조를 도시한다. 건식 에칭 또는 플라스마 에칭은 또한 평탄화를 위해 사용될 수 있다. CMP 프로세스가 사용되는 경우, 하드 마스크 층(160)과 임시 층(150) 사이에 얇은 에칭 저지 층이 바 람직하게 추가된다. 에칭 저지 층은 예를 들어 Si3N4로 형성될 수 있다.
도 10a는 평탄화 후의 표면의 개략 평면도를 도시한다. 표면은 예를 들어, 비결정성 실리콘인 필러 재료(212)와, 예를 들어, 실리콘 이산화물일 수 있는 스트라이프들(124)의 교번 스트라이프들을 갖는 스트라이프 패턴을 나타낸다. 비결정성 실리콘의 스트라이프들(212)은 제2 임시 층(150)에 형성되고, 실리콘 이산화물의 스트라이프들(214)은 스트라이프들(212) 사이의 공간들을 채우는 필러 재료(190)의 나머지 부분들이다. 편의상, 도 10a의 표면은 크로스 해칭으로 나타내어 스트라이프 구조들을 포함하는 재료를 나타낸다. 스트라이프들(212)은 바람직하게 대략 30-70nm 범위의 폭들(213)을 갖는다. 스트라이프들(214)은 바람직하게 대략 30-70nm 범위의 폭들(215)을 갖는다. 특히, 스트라이프들(212 및 214) 각각은 대략 50nm의 폭들(213 및 215)을 각각 갖는다. 후자의 경우, 스트라이프들로 형성된 패턴은 대략 100nm의 피치를 갖는다.
도 10b는 도 10a의 라인 10B-10B을 따라 절취하여 얻은 개략 측 단면도를 도시한다. 이 도면은 두 세트의 스트라이프들이 동일 "레벨"에 형성되는 것을 나타낸다. 이 출원에서 편의상, 용어 "레벨"은 기판(110) 표면의 평면에 평행한 이 평면으로부터 등거리에 있는 일반적으로 두터운 평면에 위치한 집적 회로의 부분을 가리키는데 사용된다. 따라서 층(160)은 층(170)의 레벨과는 다른 레벨에 위치하지만, 스트라이프들(212)과 스트라이프들(214)은 동일 레벨에 위치한다. 대조적으로, 용어 "층"은 일반적으로 동일 재료로 형성된, 또한 함께 퇴적된 집적 회로의 부분을 참조하는데 사용된다.
도 10c는 도 10b의 라인 10C-10C를 따라 절취하여 얻은 개략 측 단면도를 도시하고, 도 10d는 도 10b의 라인 10D-10D를 따라 절취하여 얻은 개략 측 단면도를 도시한다.
도 2-10을 참조하여 위에서 기술 및 예시한 방법들의 제1 단계에서, 스페이서들의 패턴은 피치 증가에 의해 형성되고, 하부 스트라이프 구조 또는 제1 레지스트 마스크의 패턴에서 유도된 "제1 패턴"과 제1 레지스트 마스크의 패턴에 비해 증가된 피치를 생성하는데 사용된다.
제2 단계
바람직한 실시예들에 따른 그리고 도 11-17를 참조한 방법들의 제2 단계에서, 스페이서들의 제2 패턴은 피치 증가에 의해 형성되고, 도 10의 하부 스트라이프 구조와 교차하는 상부 스트라이프 구조(도 7 참조)를 생성하는데 사용된다. 이 단계에서의 일례의 에칭 시퀀스는 다음과 같다. 1) 다수 층들의 퇴적, 2) 상부 층의 포토리소그래피 패터닝, 3) 피처들의 수축, 4) 패턴의 하부 층들 내로의 연장, 5) 하부 층들의 나머지 부분들의 제거, 6) 스페이서 재료의 전면 퇴적, 7) 스페이서 에칭, 8) 스페이서 맨드릴들의 제거.
도 11a-11d는 다수의 새로운 마스킹 층들(320-340)의 퇴적 후의 도 10의 구조를 도시한다. 스트라이프들(212)과 스트라이프들(214)을 갖는 패턴은 여기서 다수의 새로운 재료 층들 아래에 놓인다. 층들(120-170)과 같이, 층들(320-340) 또한 기판(110)의 하부 층(들)을 패터닝하기 위한 마스크들을 형성하도록 에칭될 수 있다. 이들 마스크들은 이하 기술하는 바와 같이, 여러 피처들을 형성하는데 사용될 수 있다. 피처들은 하나 또는 다수의 집적 회로 부품들의 부분들을 포함할 수 있다.
도 11a는 표면의 개략 평면도이고, 도 11b는 도 11a의 11B-11B를 절취하여 얻은 개략 측 단면도이고, 도 11c는 도 11b의 11C-11C를 절취하여 얻은 개략 측 단면도이고, 도 11d는 도 11b의 11D-11D를 절취하여 얻은 개략 측 단면도이다.
도 11a-11d를 참조하여 보면, 마스킹 층(320)은 바람직하게 층(120)과 관련하여 전술한 특성과 유사한 특성들을 갖는다.
도 11b-11d를 참조하여 보면, 층(330)은 바람직하게 층(130)과 관련하여 전술한 특성과 유사한 특성들을 갖는다.
도 11b-11d를 참조하여 보면, 제4 임시 층(340)은 바람직하게 층(140)과 관련하여 전술한 특성과 유사한 특성들을 갖는다.
층들(120-170)의 재료들과 마찬가지로, 기판(110) 위에 놓이는 층들(320-340)의 재료는 바람직하게 여기에서 기술한 여러 패턴 형성 및 패턴 전사 단계들을 위한 화학 및 프로세스 조건들을 고려하여 선택된다. 위의 층들은 또한 다른 노출 재료들과 상대적으로 선택적으로 에칭되도록 바람직하게 선택된다.
도 11a-11d에 예시한 실시예에 있어서, 제2 선택적 형성가능 층(320)은 하드 마스크 즉, 에칭 저지 층(330) 위에 놓이며, 이 저지 층은 제4 임시 층(340) 위에 놓이고, 이 임시 층은 스트라이프들(212 및 214)을 갖는 레벨 위에 놓인다. 하부 층(160 및 170)뿐만 아니라 기판(110)은 손상되지 않고 유지된다. 도 2에 도시한 층들을 참조하여 전술한 바와 같이, 하나 이상의 층들(320-340)은 일부 실시예들에서 생략될 수 있다.
도 11a-11d를 참조해 보면, 제2 선택적 형성가능 층(320)은 종래 기술에 알려진 임의의 포토레지스트를 포함해서 포토레지스트로 바람직하게 형성된다. 층(120)을 참조하여 전술한 바람직한 특성들과 다른 특성들 또한 층(320)에 적용된다.
제3 하드 마스크 층(330)은 바람직하게 무기 재료를 포함하고, 예시한 실시예에서, 층(330)은 DRAC이다. 층(130)을 참조하여 전술한 바람직한 특성들과 다른 특성들 또한 층(330)에 적용된다.
제4 임시 층(340)은 바람직하게 비결정성 탄소로 형성된다. 층(140)을 참조하여 전술한 바람직한 특성들과 다른 특성들 또한 층(340)에 적용된다. 층(340)은 일부 실시예들에서 비결정성 탄소로 형성된다. 때로 비결정성 탄소 퇴적의 양호한 스텝 커버리지를 얻는 것이 어려우므로, 하부 스트라이프 표면은 평탄화된다(도 10 참조).
층들(120-170)과 마찬가지로, 층들(32-340)의 두께는 여기에 기술한 에칭 화학과 프로세스 조건들과의 호환성에 따라 바람직하게 선택된다. 따라서 전술한 바와 같이, 두께는 적합한 패턴 전사를 고려해야 하며, 하드 마스크 층(330)은 바람직하게 얇아서 그 전사 또는 제거가 신속하게 발생하여 주변 재료들을 마모가 적게 노출시킨다.
예시한 실시예에서, 제2 선택적 형성가능 층(320)은 바람직하게 약 100- 250nm 사이의 두께, 보다, 바람직하기로 약 130-200nm 사이 두께의 감광층이다. 제3 하드 마스크 층(330)의 두께는 약 10-30nm 사이, 보다, 바람직하기로 약 15-25nm 사이이다. 제4 하드 마스크 층(340)의 두께는 약 130-200 nm 사이, 보다, 바람직하기로 약 140-160nm 사이이다.
또한, 층들(320, 330, 및 340)은 이 기술의 당업자들에게 알려진 여러 방법으로 형성될 수 있다. 예를 들어, 층들(120, 130, 및 140)을 형성하기 위한 전술한 방법들은 층들(320, 330, 및 340)을 각각 형성하는데 사용될 수 있다.
도 12a-12d는 공간들(322)과 산재한 라인들(324)을 갖는 층(320)에 형성된 패턴을 도시한다. 이하 참조하는, 도 3에서 전술한 라인들(124)의 특성들과 이 라인들을 형성하는 방법들은 또한 라인들(324)에 적용되지만, 라인들(324)은 라인들(124)과 평행하지 않다. 이는 (라인들(124)이 제거될지라도) 스트라이프들(212)과 스트라이프들(214)이 라인들(324)에 평행하지 않은 것을 보면 알 수 있다. 따라서 스트라이프들(212 및 214)은 라인들(124)과 동일한 가늘고 긴 치수로 가늘고 길게 되어 있으므로, 라인들(124)과 라인들(324)은 평행하지 않다.
라인들(324)은 스트라이프들(212 및 214)과 평행하지 않으므로, 예시한 방법은 하부 패턴에 포토레지스트의 교차 패턴 적용을 필요로 하는 것이라 할 수 있다. 따라서 가늘고 긴 치수의 제1 패턴이 가늘고 긴 치수의 제2 패턴과 정렬되지 않거나 평행하지 않을 때, 제1 패턴이 제2 패턴과 "교차한다". 가늘고 긴 치수의 라인들(124)이 가늘고 긴 치수의 스트라이프들(212 및 214)과 정렬하지만, 가늘고 긴 치수의 스트라이프들(212 및 214)은 가늘고 긴 치수의 라인들(324)과 교차한다. 따라서 라인들(124)은 스트라이프들(212 및 214)과 정렬하는 것으로 설명할 수 있으며, 스트라이프들(212 및 214)은 라인들(324)과 교차하는 것으로 설명할 수 있다. 예시한 실시예들에 있어서, 라인들(324)은 스트라이프들(212 및 214)에 교차할 뿐더러 이 스트라이프들에 수직으로 교차한다. 그러나 용어 "교차"는 정확히 90도 각이 아닌 평행하지 않은 모든 각도들을 포함한다. 따라서 예시한 방법들로 형성된 예시의 피처들 및/또는 홀들은 일반적으로 직사각형 풋프린트(footprint)(도 21a, 25a, 및 27a)를 갖지만, 비스듬한 사각형 또는 다이아몬드 형 풋프린트 등의 다른 풋프린트 또한 고려된다.
도 12a-12d를 참조하여 보면, 한정가능 재료 피처들(324)로 범위가 정해진 공간들(322)을 포함하는 패턴이 라인들(124)과 관련하여 설명한 도 3에 도시한 것과 유사한 방식으로 제2 형성가능 층(324)에 형성된다. 따라서 도 12a-12d는 상부 레지스트 층의 포토리소그래피 패터닝 이후의 도 11의 구조를 도시한다. 도 12a는 표면의 개략 평면도를 도시하고, 도 12b는 도 12a의 라인 12B-12B을 따라 절취하여 얻은 개략 측 단면도이고, 도 12c는 도 12b의 라인 12C-12C를 따라 절취하여 얻은 개략 측 단면도이고, 도 12d는 도 12b의 라인 12D-12D를 따라 절취하여 얻은 개략 측 단면도이다.
도 3에 도시한 패턴과 마찬가지로, 일련의 포토레지스트 라인들(324)에 의해 생성된 패턴은 종래의 포토리소그래피를 통해 형성되었다. 이전에 기술한 패턴과 마찬가지로, 라인들(324)을 얇게 하도록 수축 단계가 수행될 수 있고, 맨드릴들로서 변형된 라인들(324a)을 이용하여 스페이서 형성이 이루어질 수 있거나, 또는 수 축 단계가 수행되기 전에 하부 층에 패턴이 전사될 수 있다. 그러나 이하 기술하는 예시한 실시예에 있어서, 수축 단계가 포토레지스트 라인들(324)에서 수행된 다음 패턴이 하부 층에 전사되고, 하부 층의 부분들이 스페이서 맨드릴들을 형성한다.
도 13a-13d는 등방성 에칭으로 라인들(324)이 수축되어 예를 들어, 변형된 라인들(324a)을 형성한 후의 도 12의 구조를 도시한다. 수축 단계는 또한 공간들(322)을 넓혀서 변형된 공간들(322a)을 형성한다. 도 13a는 표면의 개략 평면도이고, 도 13b는 도 13a의 라인 13B-13B을 따라 절취하여 얻은 개략 측 단면도이고, 도 13c는 도 12b의 라인 13C-13C를 따라 절취하여 얻은 개략 측 단면도이고, 도 13d는 도 13b의 라인 13D-13D를 따라 절취하여 얻은 개략 측 단면도이다.
도 13a-13d의 구조는 바람직하게 도 4와 관련하여 기술한 피처들의 많은 특징들을 공유한다. 이러한 구조를 이루는데 또한 유사한 방법들이 사용될 수 있으며, 바람직한 에칭 재료들과 방법들, 및 바람직한 구성들은 위에서 기술했다. 예를 들어, 포토레지스트 라인들(324)은 산화 황 플라스마, 예를 들어 SO2, O2, N2 및 Ar를 함유하는 플라스마, 또는 임의의 다른 적합한 플라스마 등의 등방성 에칭을 이용하여 크기가 바람직하게 감소된다. 사용될 수 있는 두 개의 다른 플라스마들은 HBr/O2 플라스마 또는 Cl2/O2 플라스마이다.
라인들(124a)과 마찬가지로, 변형된 라인들(324a)이 스페이서들의 패턴이 형성되게 되는 플레이스홀더들 또는 맨드릴들의 치수를 한정한다. 전술한 다른 실시 예들 또한 여기에 적용된다. 예를 들어, 다른 실시예들에 있어서, 라인들(324)의 패턴은 전술한 바와 같이, 잘려 지거나 또는 그 폭이 감소되지 않고 하부 층들에 전사될 수 있다. 이러한 실시예들에 있어서, 라인들(324)에 대응하는 패턴이 임시 층(340)에서 형성될 수 있고, 이 패턴의 피처들이 수축 단계에서 그 폭이 감소될 수 있다. 다른 실시예들에 있어서, 스페이서 재료의 퇴적 및 에칭이 형성가능 층(320)과 호환성을 갖는 경우, 임시 층(340)은 생략될 수 있으며, 스페이서 재료는 감광 라인들(324) 또는 박형 라인들(324a)에 직접적으로 퇴적될 수 있다.
예시한 실시예에 있어서, 라인들(324a)은 하부 층(340)에 후에 형성되는 플레이스홀더들 또는 맨드릴들을 위한 마스크를 생성하는데, 하부 층을 따라 스페이서들(382)(도 17)의 패턴이 스페이서 재료(380)의 전면 퇴적 후(도 16) 형성된다.
도 14a-14d는 감광층(320) 내의 패턴이 제4 임시 층(340) 내로 어떻게 연장될 수 있는지를 도시하는데, 도 14a는 표면의 개략 평면도이고, 도 14b는 도 14a의 라인 14B-14B을 따라 절취하여 얻은 개략 측 단면도이고, 도 14c는 도 14b의 라인 14C-14C를 따라 절취하여 얻은 개략 측 단면도이고, 도 14d는 도 14b의 라인 14D-14D를 따라 절취하여 얻은 개략 측 단면도이다.
제4 임시 층(340)은 바람직하게 높은 열 저항과 같은 제2 임시 층(140)을 위한 전술한 유리한 특성들을 갖는다. 도 14a-14d에 도시한 바와 같이, 도 13a-13d의 라인들(324a)과 공간들(322a)의 패턴은 예를 들어, 패턴을 하드 마스크 층(330) 내로 전사하는 선택적 에칭 및 패턴을 제4 임시 층(340) 내로 전사하는 SO2 함유 등 방성 플라스마를 이용하여 라인들(124a) 및 공간들(122a)의 패턴이 하부 층들에 전사된 방식과 유사한 방식으로 하부 층들 내로 연장 또는 하부 층들에 전사된다. 바람직한 그리고 다른 에칭 화학 재료는 전술한 바와 같다.
도 14a에 도시한 바와 같이, 기술한 에칭 단계는 라인들(324a)로 마스크되지 않은 층들(330 및 340)의 부분들을 제거하여 스트라이프들(212 및 214)의 부분들을 노출시킨다. 도 14a에서 볼 수 있는 표면들은 도시한 구조의 하부 재료들을 나타내고, 라인들(324a)이 스트라이프들(212 및 214)과 어떻게 교차하는지를 나타내도록 해칭되었다.
도 15a-15d는 상부 층들(320 및 330)의 나머지 부분들이 박리된 후의 도 14의 구조를 도시한다. 이러한 프로세스는 위에서 기술하였으며, 도 5-6에 도시했다. 도 15a는 표면의 개략 평면도이고, 도 15b는 도 15a의 라인 15B-15B을 따라 절취하여 얻은 개략 측 단면도이고, 도 15c는 도 15b의 라인 15C-15C를 따라 절취하여 얻은 개략 측 단면도이고, 도 15d는 도 15b의 라인 15D-15D를 따라 절취하여 얻은 개략 측 단면도이다. 도 15c-15d에 도시한 바와 같이, 라인들(344) 및 공간들(342)은 동일 교차 패턴을 나타내는데, 이 패턴은 상부 층들에서 이미 뚜렷하게 나타나 있다(예를 들어, 라인들(144a) 및 공간들(142a) 참조).
도 15에 도시한 바와 같이, 일단, 형성가능 층(320)에 최초로 형성된 라인 패턴이 층(340) 내로 하향 연장되면, 형성가능 층(320)의 나머지 부분들이 선택 에칭을 이용하여 박리될 수 있다. 또한, 층(320)의 나머지 부분들이 패턴을 층(340) 내로 연장시키는 탄소 에칭 단계 동안 에칭 제거될 수 있다. 따라서 층(320)에 최 초로 형성된 라인 패턴이 층들(330 및 340)에 전사된다. 전사된 패턴은 대략 층(320)에 최초로 형성된 라인 패턴과 같으며, 전사된 패턴은 일반적으로 라인들(324a) 및 공간들(322a) 각각에 대응하는 라인들(344a) 및 공간들(342a)을 갖는다. 예시한 실시예에 있어서, 하드 마스크 층(330)의 부분들은 보호 캡으로서 라인들(344a) 위의 소정의 위치에 유지된다. 라인들(344a)은 다음에 형성된 공간들을 위한 맨드릴들로서 기능한다.
도 16a-16d는 맨드릴들(344a) 위에 스페이서 재료(380)의 전면 퇴적 후의 도 15의 구조를 도시한다. 도 16a는 표면의 개략 평면도이고, 도 16b는 도 16a의 라인 16B-16B을 따라 절취하여 얻은 개략 측 단면도이고, 도 16c는 도 16b의 라인 16C-16C를 따라 절취하여 얻은 개략 측 단면도이고, 도 16d는 도 16b의 라인 16D-16D를 따라 절취하여 얻은 개략 측 단면도이다.
스페이서 재료 층(380)은 바람직하게 재료, 두께, 커버리지, 및 퇴적 모드에 있어서 전술한 스페이서 재료 층(180)과 유사하다. 다른 실시예들은 하드 마스크 층(330)의 부분들을 소정 위치에 남겨두지 않지만, 예시한 실시예에 있어서, 이들 부분은 소정의 위치에 남아 있다. 하드 마스크 층(330)의 부분들이 스페이서 퇴적 전에 제거되는 경우, 선택적 에칭이 이들을 제거하는데 사용될 수 있다. 각 층이 여기에서 기술한 바와 같이 다른 주변 층들에 대해 선택적으로 에칭될 수 있다면, 층(380)의 재료는 층(180)의 재료들과는 다를 수 있음을 밝혀둔다. 실리콘 이산화물이 스페이서 재료로 바람직하다.
도 17a-17d는 스페이서 에칭과 후속 에칭으로 독립 스페이서들의 패턴을 남 겨둔 후의 도 16의 구조를 도시한다. 도 17a는 표면의 개략 평면도이고, 도 17b는 도 17a의 라인 17B-17B을 따라 절취하여 얻은 개략 측 단면도이고, 도 17c는 도 17b의 라인 17C-17C를 따라 절취하여 얻은 개략 측 단면도이고, 도 17d는 도 17b의 라인 17D-17D를 따라 절취하여 얻은 개략 측 단면도이다.
바람직한 스페이서 에칭 및 다른 것은 도 7-8과 관련하여 위에서 기술했다. 예를 들어, 스페이서 에칭은 탄화 플루오르 플라스마를 이용하여 수행될 수 있다. 전술한 스페이서 에칭과 마찬가지로, 바람직하게 라인들(344a)과 상대적으로 효과적으로 감소된 피치를 갖는 가늘고 긴 스페이서들의 패턴을 갖는 결과가 얻어진다. 스페이서 에칭 후, 하드 마스크 층(330)(아직 존재한다면)의 나머지 부분들과 제4 임시 층(340)은 다음에 제거되어 독립 스페이서들(382)을 남긴다. 이러한 방식으로, 한 패턴의 피처들이 제거되어 스페이서들(382)에 의해 형성된 다른 패턴을 뒤에 남기게 된다.
소정 위치에서 하부 마스크 라인들(212 및 214)과 가늘고 긴 스페이서들(382)이 교차하는 상태에서 제2 피치 감소 프로세스가 교차 차원에서-즉, 라인들(212 및 214)에 평행하지 않은 차원-수행된다. 예시한 실시예에서, 스페이서들(382)로 형성된 패턴의 피치는 포토레지스트 라인들(344)과 공간들(342)로 형성된 패턴의 피치의 대략 절반이다. 바람직하게, 스페이서들(382)의 패턴은 약 40nm 이하의 피치를 갖는다. 바람직하게, 스페이서들(382)의 패턴은 약 100nm 이하의 피치를 갖는다.
도 11-17을 참조하여 기술 및 예시한 방법들의 제2 단계에서, 스페이서들의 제2 패턴은 피치 증가로 형성되었고, 도 10에 도시한 라인들의 하부 패턴과 교차하는 라인들의 상부 패턴을 생성하는데 사용되었다.
제3 단계
바람직한 실시예에 따른 도 18-20을 참조한 방법들의 제3 단계에서, 도 17에 도시한 교차 스트라이프 구조들이 2차원의 일정한 간격에서 발생할 수 있는 작은 홀들을 갖는 재료의 그리드(grid)를 생성하는데 사용된다. 이 단계의 일례의 에칭 시퀀스는 다음과 같다. 1) 공통 재료(실리콘 이산화물 등)로 형성된 몇 개의 노출 층들의 부분들을 제거하는 한편, 하부 스트라이프 재료들의 노출 부분들의 재료들(비결정성 실리콘) 중 하나를 그대로 남겨둠, 2) 두 개의 상부 패턴들(산화물 스페이서 패턴 및 교차하는 비결정성 실리콘 스트립 패턴)을 하부 마스크 또는 임시 층(비결정성 탄소) 내로 연장, 및 3) 홀들을 갖는 단일 하부 층을 남겨두도록 상부 층들을 제거.
도 18a-18e는 스페이서들(382) 및 스트라이프(214)를 포함하는 수 개의 층들의 노출 부분들을 선택적으로 에칭하는 한편, 스트라이프(212)를 크게 손상하지 않고 남겨둔 후의 도 17의 구조를 도시한다. 바람직한 실시예에 있어서, 스트라이프(212)는 비결정성 실리콘으로 형성되고, 스페이서들 및 스트라이프(214)는 실리콘 이산화물로 형성되어 에칭이 실리콘 이산화물 에칭이 된다-즉, 에칭은 노출되는 비결정성 실리콘에 대해 실리콘 이산화물을 선택적으로 에칭한다. 사용될 수 있는 하나의 에칭은 탄화 플루오르 에칭이다. 도 18a는 표면의 개략 평면도이고, 도 18b는 도 18a의 라인 18B-18B을 따라 절취하여 얻은 개략 측 단면도이고, 도 18c는 도 18a와 도 18b의 라인 18C-18C를 따라 절취하여 얻은 개략 측 단면도이고, 도 18d는 도 18a와 도 18b의 라인 18D-18D를 따라 절취하여 얻은 개략 측 단면도이고, 도 18e는 도 18a의 라인 18E-18E를 따라 절취하여 얻은 개략 측 단면도이다.
이들 도면들에서 나타낸 바와 같이, 스트라이프들(214)의 노출 부분들은 에칭 단계에 의해 크게 손상되지 않고 남게 되는 한편, 스트라이프들(214), 스페이서들(382)과 층(160)의 노출 부분들은 모두 에칭된다. 따라서 일부 실시예들에 있어서, 3개의 다른 산화 실리콘 층들의 부분들은 같은 에칭 화학 재료로 에칭된다. 스페이서들(382), 스트라이프들(214) 및 제2 하드 마스크 층(160)이 각기 실리콘 이산화물로 형성될 수 있을 때, 다수의 층들로부터 이러한 에칭이 예시한 실시예에서 일어난다. 이들 3개의 각 층들의 재료들은 가변 중량의 점각(點刻)법을 이용하여 도시하여 3개의 층들을 도면에서 구별할 수 있게 하였다. 일부 실시예들에 있어서, 3개의 층들 각각은 다른 공통 재료로 형성될 수 있다. 이 명세서에서 사용되는 바와 같이, "공통 재료"는 각기 함께 에칭되는 한편, 주변 재료들에 대해 선택성을 유지하는 조성적으로 충분히 유사한 재료들을 말할 수 있다. 따라서 이러한 목적을 위해 공통으로 고려될 수 있는 재료들의 예로는 TEOS, BPSG, LSO, SiO2, C-도핑 산화물, F-도핑 산화물, 다공성 산화물, SOD 등과 같은 여러 형태의 실리콘 산화물이 있다. 가장 바람직하기로 이들 층들 각각은 같은 합성 방법들을 이용하여 형성되고 같은 재료(예를 들어, 각각 LSO로 형성될 수 있음)로 형성된다. 다른 실시예들에 있어서, 제2 하드 마스크 층(160)은 전술한 바와 같이 DRAC 재료로 형 성된다.
에칭 단계는 스트라이프들(214)의 노출 부분들을 첫째로 제거하는데, 이는 스트라이프들(214)은 스페이서들(382) 만큼 두껍지 않기 때문이다. 따라서 에칭이 부분적으로 스페이서들(382)의 부분들을 제거하여 변형된 스페이서들(382a)을 생성하는 동안, 에칭은 스트라이프들(214)과 층(160)의 노출 부분들을 완전히 침투한다. 또한, 층(160)이 스페이서들(382) 및 스트라이프들(214)과 다른 재료로 형성되는 경우, 층(160)을 통해 제3 임시 층(170)으로 침투하는데 다른 선택 에칭이 사용될 수 있다.
도 19a-19d는 바람직하게 비결정성 탄소인 제3 임시 층(170)의 노출 부분들 내로의 에칭 후의 도 18의 구조를 도시한다. 도 19a는 표면의 개략 평면도이고, 도 19b는 도 19a의 라인 19B-19B을 따라 절취하여 얻은 개략 측 단면도이고, 도 19c는 도 19b의 라인 19C-1C를 따라 절취하여 얻은 개략 측 단면도이고, 도 19d는 도 19b의 라인 19D-19D를 따라 절취하여 얻은 개략 측 단면도이다.
스트라이프들(212)과 교차하는 스페이서들(382a)에 의해 층(170) 위에 형성된 보호 그리드로 인해, 에칭은 층(170)에 작고 조밀하게 그리고/또는 고르게 이격된 홀들(412)을 형성하도록 보호 영역들 내에서 하부 층(170)의 재료만 제거한다. 도 20c는 단면에 홀들을 도시하며, 또한 홀들이 바람직하게 층(170)을 통해 층(110)으로 아래로 끝까지 어떻게 연장하는지를 나타낸다. 전술한 바와 같이, 층(110) 또한 기판이라고 할 수 있지만, 층(170)을 "기판"이라 할 수 있다.
이러한 에칭 단계 이후, 층(170)은 2개의 다른 상부 패턴들에 존재하는 피처 들을 나타낸다. 따라서 도 19a와 20a의 사시도는 도 2-10에서 피치 증가로 형성된 패턴과 도 11-17에서 피치 증가로 형성된 (교차) 패턴이 두 개의 상부 패턴들로부터 유도되는 하나의 패턴을 어떻게 형성하는 지를 나타낸다.
도 20a-20d는 제3 임시 층(170) 내의 홀들(412)의 패턴을 나타내도록 상부 층들이 박리된 후의 도 19의 구조를 도시한다. 도 20a는 표면의 개략 평면도이고, 도 20b는 도 20a의 라인 20B-20B을 따라 절취하여 얻은 개략 측 단면도이고, 도 20c는 도 20a의 라인 20C-20C를 따라 절취하여 얻은 개략 측 단면도이고, 도 20d는 도 20a의 라인 20D-20D를 따라 절취하여 얻은 개략 측 단면도이다.
도 20a-20c에 도시된 구조를 이루는데 상부 층들의 나머지 부분들을 제거하도록 하나 또는 다수의 에칭 단계들이 사용될 수 있다. 예를 들어, 에칭은 변형된 스페이서들(382a)을 제거하는데 사용될 수 있으며, 다른 에칭 단계들이 실리콘 이산화물 스트라이프들(214), 비결정성 실리콘 스트라이프들(212) 및 제2 하드 마스크 층(160)의 나머지 부분들을 게거하는데 사용될 수 있다. 또한, 단일 에칭 단계가 CMP 프로세스, 스퍼터 에칭, 건식 에칭, 반응성 이온 에칭, 또는 층들(170 및 110)의 재료를 제외한 모두를 제거하는 임의의 화학 재료 또는 프로세스에 의해 한번에 위의 층들 모두를 제거할 수 있다. 예시한 실시예에 있어서, 층(160)은 도 20에서 완전히 제거되어 층(110) 상부에 탄소 그리드를 남겨둔다. 일부 실시예들에 있어서, 상부 층들의 나머지 부분들은 기판의 에칭 동안 소모되어 이들 층들을 제거하기 위한 별도의 단계들은 필요 없다.
이 실시예에 있어서, 탄소 그리드 내의 피처들은 약간 직사각형의 풋프린트 를 갖는 홀들이다. 일부 실시예들에 있어서, 피처의 풋프린트는 정사각형-즉, 피처들의 길이와 폭이 대략 같음-이다. 바람직하게, 피처들은 대략 60nm 미만인 제1 폭과 제1 폭의 최대 10배의 제1 길이를 갖는다. 따라서 바람직한 실시예들은 연속 라인들이 아닌 격리된 피처들을 형성한다. 패턴의 1차원의 피치의 증가로 피치 증가된 라인들을 생성할 수 있지만, 교차 패턴들의 피치 증가로 작고 조밀한 격리 피처들을 생성할 수 있다. 따라서 피처의 폭에 수배가 않 되는 길이를 갖는 피처들은 라인들과 다르며, 라인들은 예를 들어, 그들 폭에 수천 배의 길이를 가질 수 있다. 바람직한 실시예들은 보다 정사각형 형상의 풋프린트를 갖는 대신 덜 긴(less-elogate) 풋프린트를 갖는 피처들을 갖는다.
피처들은 대략 60nm 미만인 간격으로 이격되어 있다. 일 바람직한 실시예에 있어서, 격리 피처들은 각기 대략 50nm×대략 60nm의 치수를 갖는 직사각형 풋프린트를 갖는다. 다른 바람직한 실시예에 있어서, 격리 피처들은 각기 대략 50nm×대략 50nm의 치수를 갖는 정사각형 풋프린트를 갖는다.
도 21a는 제3 임시 층(170)의 홀들(412)의 패턴이 기판(110) 내로 연장하고, 제3 임시 층(170)이 제거되고, 홀들이 도전성 재료(420)로 충전된 후의 도 20c의 구조를 도시한다. 도전성 재료(420)는 바람직하게 사실상 기판 내의 홀들을 충전하고, 도시한 바와 같이 연속 오버플로우 층을 형성하도록 넘친다. 도전성 재료(420)는 임의의 전기 도전성 또는 반 도전성 재료일 수 있다. 바람직한 실시예에 있어서, 도전성 재료(420)는 도핑된 폴리실리콘이다. 일부 실시예들에 있어서, 도전성 재료(420)는 텅스텐, 구리 또는 알루미늄 등의 도전성 재료이다. 도전성 재료(420)는 때로 다수의 부층(sublayers)들을 포함한다. 예를 들어, 티타늄 접착층, 금속 질화물 장벽 층, 및 금속 필러 층이 모두 조합하여 사용될 수 있다.
도 21b는 넘친 도전성 재료가 에칭된 후의 도 21a의 구조를 도시한다. 바람직하게, 넘친 재료는 CMP 프로세스를 이용하여 제거된다. 일부 실시예들에 있어서, 하드 마스크 층(도시 않음)이 CMP 저지부로서 동작하도록 제3 임시 층(170)과 기판(110) 사이에 퇴적될 수 있다. 일부 실시예들은 넘친 재료를 제거하는데 RIE 또는 스퍼터 에칭을 사용할 수 있다.
도전성 재료의 연속 오버플로우 층(420)이 제거된 후, 도전성 재료의 부분들이 조밀하게 그리고/또는 규칙적으로 이격된 격리 컨택트들(422)을 형성한다. 바람직한 컨택트들은 150nm 미만인 피치 폭을 갖는다. 보다, 바람직하기로 이러한 컨택트들(422)은 대략 100nm 이하인 피치 폭을 갖는다. 바람직한 실시예들에 있어서, 도시한 기판 그리드-층(170)의 탄소 그리드로부터 패턴화됨-는 컨택트들(422)을 서로 분리하는 절연을 제공한다. 일부 실시예들에 있어서, 홀들(412)은 스터드 커패시터들, 트렌치 커패시터들 용 포스트들, 및/또는 트랜지스터들 용 포스트들과 같은 다른 격리 피처들을 패턴화 또는 형성하는데 사용될 수 있다.
일부 실시예들에 있어서, 홀들은 반도체로 형성된 피처들을 패턴화하는데 사용될 수 있다. 이들 피처들은 마스크 홀들 내에 선택적 에피탁시(epitaxy)로 형성될 수 있으며, 마스크 홀들은 마스크 층 아래의 단결정 실리콘층의 부분들을 노출시킬수 있다. 피처들은 하부 레벨의 소스 영역(도시 않음)을 격리 피처의 부분인 드레인에 접속하는 수직 주변 게이트 트랜지스터들(vertical surround gate taransistors)을 포함할 수 있다. 따라서 홀은 그 내부에 소스 영역을 드레인에 접속하는 채널을 가질 수 있거나, 피처가 이러한 채널로서 동작할 수 있다.
예시한 실시예에 있어서, 컨택트들(422)은 전술한 바와 같이, 기판(110) 내로 홀들(412)을 연장하여 형성된다. 위에서 설명한 구성으로부터 명확한 바와 같이, 각 컨택트(422)의 치수는 바람직하게 스페이서들(182)을 이용하여 형성된 스페이서 패턴의 해상도로 부분적으로, 그리고 스페이서들(382)을 이용하여 형성된 스페이서 패턴의 해상도로 부분적으로 결정된다. 일부 실시예들에 있어서, 컨택트들은 대칭, 정사각형 풋프린트를 갖는다. 일부 실시예들에 있어서, 컨택트들은 컨택트에 설계된 피처들에 대응하는 형상을 갖는다.
일부 다른 실시예들에 있어서, 변형 층(170)(기판(110) 위에 놓이는 홀들을 갖는 탄소 그리드)은 홀들(412)이 하부 기판 층(110) 내로 연장되기 전에 직접적으로 도전성 재료로 충전될 수 있다. 이 실시예에 있어서, 하드 마스크 층(160)은 CMP 저지부로서 동작하도록 소정의 위치에 유지될 수 있다. 양호한 효과를 갖는 CMP 프로세스가 사용될 수 있는데, 이는 하드 마스크 층(160)이 하부 변형 임시 층(170)에도 존재하는 동일 패턴의 규칙적 홀들을 포함하는 기계적 CMP 저지부로서 동작할 수 있기 때문이다. 일부 실시예들에 있어서, 이러한 에칭 저지 장벽은 두 번 즉, CMP 에칭(변형 스페이서들(382a), 산화 실리콘 스트라이프들(214), 비결정성 실리콘 스트라이프들(212), 및 제2 하드 마스크 층(160)의 나머지 부분들을 제거하는데 사용)을 저지하는 데 한번, 그리고 임시 층(170) 내의 홀들을 충전한 넘친 도전성 재료의 에칭을 저지하는데 한번 사용될 수 있다.
일단 탄소 그리드가 도전성 재료로 충전되면, 변형 층(170)의 탄소 그리드가 제거되어 독립 도전성 컨택트들(422)을 남길 수 있다. 그러면 컨택트들 사이의 공간들은 산화물(도시 않음) 등의 절연 재료로 충전될 수 있다. 일부 실시예들에 있어서, 변형 층(170)의 패턴은 첫째로 기판 층(110)(ILD 등) 내로 연장하고, 컨택트들은 낮은 레벨에서 형성된다.
일부 실시예들에 있어서, 홀들(412)-기판(110) 내로 연장 또는 상부 층 내에 연장하던지 무관-은 금속 등의 전기 도전성 재료를 수용하도록 구성되어 있다. 또한, 집적 회로의 형성에 사용될 때, 홀들(412)은 트랜지스터 소스 영역들과 같은 하부 피처들을 하부 레벨 내의 다른 구성요소들(예를 들어, 비트 라인들)에 접속하는 전기 도전성 컨택트를 형성할 수 있게 바람직하게 위치한다.
일부 실시예들에 있어서, 컨택트들(422)은 다른 구성들을 가질 수 있다. 예를 들어, 피처들은 도시한 컨택트들(422)의 코너들 보다 덜 예리하게 형성된 코너들을 가질 수 있다. 또한, 컨택트들(422)의 특성들, 형상, 간격, 높이, 폭 및 외형들은 도 22의 도시와 다를 수 있다.
어떤 실시예들에 있어서, 컨택트들(422)은 폴리실리콘 플러그들이다. 바람직한 실시예들에 있어서, 컨택트들(422)은 메모리 배열들의 요소들을 접속하지만, 이러한 컨택트들은 임의의 전기 장치 또는 부품의 부분들을 다른 전기 장치 또는 부품에 접속할 수 있다.
도 18-21을 참조하여 위에서 기술 및 예시한 방법들의 제3 단계에서, 도 17에 도시된 교차 스트라이프 구조들은 2차원으로 일정한 간격으로 형성된 작은 조밀 하게 배치된 홀들을 갖는 마스크 재료의 그리드를 생성하는데 사용되었다. 이어서 마스크를 통해 하부 층 내로 에칭된 마스크 홀들 또는 홀들은 도 21에 도시한 바와 같이, 작은 조밀하게 이격된 피처들을 생성하기 위한 재료로 충전될 수 있다. 당업자라면 홀들의 조밀한 패턴을 갖는 마스크를 이용하기 위한 다른 응용들을 용이하게 인식할 것이다.
도 17에 도시한 바와 같이, 다른 층들에서 다른 패턴들을 갖는 마스크들이 하부 층 또는 기판을 차폐할 수 있다. 도 18-21은 두 개의 패턴들이 함께 동작할 수 있거나, 통합될 수 있어서 두 개의 중첩된 패턴들로부터 조합 패턴 또는 마스크를 효과적으로 형성하는 한 방법을 도시한다. 이어지는 도면들은 두 개의 패턴들이 교차 피처들 또는 패턴들을 가질 때 특히 이점을 가질 수 있는 패턴 통합의 다른 예들을 도시한다.
제4 단계
바람직한 실시예에 따른 또한 도 22-28을 참조한 방법들의 제3 단계와 다른 제4 단계에 있어서, 도 17에 도시한 교차 스트라이프 구조들은 2차원의 일정한 간격으로 발생하는 작은 조밀하게 배치된 마스크 피처들(독립 필러들 또는 포스트들)을 생성하는데 사용된다. 특히, 도 17 및 22-25는 이러한 격리 마스크 피처들을 형성하기 위한 한 방법을 도시한다. 도 17 및 26-28은 제3 및 4 단계들과는 다른 격리 마스크 피처들을 형성하기 위한 다른 방법을 도시한다.
도 22-25는 바람직한 방식으로 작고 조밀하게 그리고/또는 고르게 이격된 필러들을 형성하도록 도 17의 구조와 함께 사용될 수 있는 프로세스 흐름을 도시한 다. 이 단계에서의 일례의 에칭 시퀀스는 다음과 같다. 1) 스트라이프 재료들 중 하나의 노출 부분들(비결정성 실리콘 등)을 제거하는 한편, 다른 노출 재료들(실리콘 이산화물 등)을 그대로 둠, 2) 스페이서들, 다른 스트라이프 재료, 및 하드 마스크 층의 제거(이는 위의 세 부분이 동일 재료로 형성된 경우 단일 에칭 단계에서 수행될 수 있음), 및 3) 독립 마스크 필러들 또는 포스트들을 형성하도록 최종 패턴(즉, 비결정성 실리콘 아일랜드들의 마스크)을 하부 층 내로 연장.
도 22a-22d는 스트라이프들(212)의 노출 부분들이 제거되어 노출된 3개의 층을 이룬 면(스페이서들(382), 스트라이프들(214), 및 층(160)의 부분들이 모두 노출됨)을 남겨 둔 후의 도 17의 구조를 도시한다. 도 22a는 표면의 개략 평면도이고, 도 22b는 도 22a의 라인 22B-22B을 따라 절취하여 얻은 개략 측 단면도이고, 도 22c는 도 22b의 라인 22C-22C를 따라 절취하여 얻은 개략 측 단면도이고, 도 22d는 도 22b의 라인 22D-22D를 따라 절취하여 얻은 개략 측 단면도이다.
HBr/Cl2 에칭 재료는 스트라이프들(212)이 예를 들어, 비결정성 실리콘으로 형성된 경우, 이 스트라이프들의 노출 부분들을 선택적으로 제거하는데 사용될 수 있다.
도 22a는 일부 실시예들에 있어서, 3개의 다른 산화 실리콘 층들의 부분들이 노출될 수 있으며, 스페이서들(382), 스트라이프들(214), 및 제2 하드 마스크 층(160) 각기 실리콘 이산화물로 형성될 수 있는 것을 도시한다. 이들 다른 층들의 재료들은 가변 중량의 점각(點刻)법을 이용하여 도시하여 3개의 층들(160, 214, 및 382)을 도면에서 구별할 수 있게 하였다. 다른 실시예들에 있어서, 제2 하드 마스크 층(160)은 전술한 바와 같이 DRAC 재료로 형성된다.
도 23a-23b는 새로 노출된 아일랜드들 또는 캡들(예를 들어, 비결정성 실리콘으로 형성)로 마스크되지 않은 도 22a에 도시한 여러 산화물 피처들의 모든 부분들을 제거한 후의 도 22의 구조를 도시한다. 이 에칭 단계는 하부 층(예를 들어, 비결정성 탄소로 형성)의 부분들을 노출시킨다. 도 23a는 표면의 개략 평면도이고, 도 23b는 도 23a의 라인 23B-23B를 따라 절취하여 얻은 개략 측 단면도이다.
바람직한 실시예에서 실리콘 이산화물 등의 동일 재료로 각각 형성된 경우, 스페이서들(382), 스트라이프들(214)의 나머지 부분들, 및 하드 마스크 층(160)의 비 보호 부분들은 모두 하나의 에칭 단계에서 제거될 수 있다. 또한, 별개의 각각의 에칭 단계들은 이들 재료들 각각을 제거하는데 사용될 수 있다. 예를 들어, 하나의 에칭 단계에서 스페이서들(382)은 예를 들어, 실리콘으로 형성된 캡들(432)의 재료와 상대적으로 선택적으로 제거될 수 있다. 그 후 새롭게 노출된 스트라이프들(214)의 부분들은 스페이서들(382)이 더 이상 이들 부분들을 보호할 수 없으면, 제거될 수 있다. 그러면 비결정성 실리콘 아일랜드 또는 캡들(432)로 보호되지 않은 하드 마스크 층의 부분들은 제거될 수 있다.
도 24a-24b는 이방성 에칭 단계들로 도 23의 아일랜드 패턴이 하부 층 내로 연장하여 비결정성 실리콘 캡들(432)로 보호되는 독립 필러들(430)을 남겨둔 후의 도 23의 구조를 도시한다. 도 24a는 표면의 개략 평면도이고, 도 24b는 도 24a의 라인 24B-24B를 따라 절취하여 얻은 개략 측 단면도이다.
에칭 단계들은 비결정성 캡들(432)로 마스크되지 않은 제3 임시 층(170)(바람직하게 비결정성 탄소로 형성) 부분들을 제거한다. 비결정성 실리콘 캡들(432)은 스트라이프들(212)의 나머지 부분들을 포함하는데, 이 스트라이프들의 나머지 부분들은 제2 임시 층(150)으로 형성되었다. 캡들(432)은 캡들(432)의 아래에 위치한 재료의 컬럼을 보호한다. 따라서 캡들(432)은 구조의 비 아일랜드 부분들을 형성하는 상부 교차 패턴들로 만들어질 수 있는 조밀하게 그리고/또는 고르게 이격될 수 있는 작은 보호 마스킹 아일랜드들의 패턴을 형성한다. 캡들(432) 및 최종 필러들(430)은 조밀하게 그리고/또는 고르게 이격될 수 있다. 도 24b는 필러들(430)을 단면으로 도시하고, 바람직하게 변형 층(170)을 통해 층(110)으로 끝까지 연장하는 각 치수에서 필러들이 공간들(434)로 어떻게 둘러싸이는지를 나타낸다. 여기서, 변형 층(170)에 있는 패턴은 공간들(434)을 기판(110) 내로 아래로 연장함으로써 기판(110) 내로 더욱 연장될 수 있다. 즉, 변형 층(170)은 기판(110)에 필러들 또는 아일랜드들을 형성하기 위한 마스크로서 사용될 수 있다.
도 25a-25b는 비결정성 실리콘 에칭으로 비결정성 실리콘 캡들(432)을 필러들(430)로부터 제거하여 변형 마스크 필러들(430a)을 형성한 후의 도 24의 구조를 도시한다. 또한, CMP 프로세스가 비결정성 캡들(432)을 제거하는데 사용될 수 있다.
일부 실시예들에 있어서, 필러들 또는 포스트들은 반도체 재료로 형성된다. 바람직하게, 탄소 필러들이 하부 반 도전성 기판에서 실리콘 필러들을 에칭하는 마스크로서 사용된다. 다른 실시예에 있어서, 탄소 층(170)은 생략될 수 있으며, 홀 들은 기판(110) 내에 직접적으로 형성될 수 있으며, 기판은 실리콘 웨이퍼 또는 전체적 에피택셜 층일 수 있다. 전술한 바와 같이, 반 도전성 필러들은 하부 레벨 내의 소스 영역을 필러의 상부 부분 내의 드레인에 접속하는 수직 주변 게이트 트랜지스터들을 포함할 수 있다. 따라서 필러들 또는 포스트들은 그 내부에 아래의 소스 영역을 위의 드레인에 접속하는 채널을 가질 수 있거나, 피처가 이러한 채널로서 동작할 수 있다.
바람직한 실시예에 따른 또한 도 22-25를 참조한 방법들의 제4 다른 단계에서, 도 17에 도시한 교차 스트라이프 구조들은 2차원으로 일정한 간격으로 형성된 작은 조밀하게 배치된 피처들을 생성하는데 사용될 수 있다. 특히, 도 17, 및 22-25는 그러한 피처들을 형성하는 하나의 방법을 도시한다.
제5 단계
도 26-28은 마스크 필러들을 형성하도록 도 17의 구조와 관련하여 사용될 수 있으며, 도 24 및 25에 도시된 것과 유사한 바람직한 방식으로 조밀하게 그리고/또는 고르게 이격된 하부 기판 내의 작은 필러들 또는 포스트들을 형성하는 제3 또는 제4 단계들과는 다른 제5 단계를 도시한다. 이 단계에서의 일례의 에칭 시퀀스는 다음과 같다. 1) 모든 노출 재료들을 닳아 없어지게 하는 비선택적 에칭(스퍼터 에칭 또는 반응성 이온 에칭, 2) 최종 마스크 층을 통해 스페이서 패턴을 아래로 연장, 3) 스페이서 재료의 제거, 4) 두 개의 스트라이프 재료들 중 하나의 나머지 부분들의 제거, 및 5) 필러들 또는 아일랜드들을 에칭하기 위한 마스크로서 나머지 스트라이프 재료를 사용.
도 26a-26d는 하나 또는 다수의 에칭 프로세스들로 모든 노출 층들로부터 재료를 제거하여 스페이서들을 단축시키고, 순차적으로 제2 하드 마스크 층(160)의 부분들과 이어서 하부 제3 임시 층(170)의 부분들을 노출시킨 후의 도 17의 구조를 도시한다. 도 26a는 표면의 개략 평면도이고, 도 26b는 도 26a의 라인 26B-26B을 따라 절취하여 얻은 개략 측 단면도이고, 도 26c는 도 20b의 라인 26C-26C를 따라 절취하여 얻은 개략 측 단면도이고, 도 26d는 도 26b의 라인 26D-26D를 따라 절취하여 얻은 개략 측 단면도이다.
도 18a-18d와 관련하여 기술한 에칭 단계와 마찬가지로, 위의 에칭은 스페이서들(382)의 크기를 감소시키지만, 변형 스페이서들(382b)은 변형 스페이서들(382a) 보다 짧아진다. 또한, 도 23a-23d의 에칭과는 달리 도시한 에칭 프로세스는 스페이서들(382)로 보호되지 않은 하부 제3 임시 층(170)의 임의 부분을 노출시키도록 실리콘 이산화물 스트라이프들(214)과 제2 하드 마스크 층(160) 이외에 비결정성 실리콘 스트라이프들의 노출 부분들을 통과한다. 따라서 스페이서들(382)의 높이는 얇은 층들을 제거하지만 두꺼운 층들은 닳아 없어지게 하는 "두께 선택" 에칭을 제공하는데 사용될 수 있다. 에칭 프로세스는 두꺼운 층(스페이서들(382))이 완전히 제거되기 전에 정지된다. 따라서 스페이서들(382)의 부분들은 여전히 스페이서들(382) 아래에 놓이는 스트라이프 패턴의 보호 부분들이다. 이러한 효과를 위해 사용될 수 있는 하나의 에칭이 스퍼터 에칭 또는 반응성 이온 에칭(RIE)이다. 반응성 이온 에칭들은 이들이 선택적 에칭일 수 있으며, 수직 벽들을 생성한다는 점에서 바람직하다.
제3 임시 층(170)의 부분들이 노출된 후, 도 23 및 24와 관련하여 전술한 것과 유사한 에칭 단계가 수행될 수 있어서 제3 임시 층(170)의 노출 부분들을 제거하고 스페이서 패턴을 제3 임시 층(170) 내로 연장시킨다.
도 27a-27b는 스페이서 패턴이 하부 층 내로 연장된 후의 도 26의 구조를 도시한다. 도 27a는 표면의 개략 평면도이고, 도 27b는 도 27a의 라인 27B-27B을 따라 절취하여 얻은 개략 측 단면도이고, 도 27c는 도 27b의 라인 27C-27C를 따라 절취하여 얻은 개략 측 단면도이고, 도 27d는 도 27b의 라인 27D-27D를 따라 절취하여 얻은 개략 측 단면도이다.
선택적 비결정성 탄소 에칭이 층(170)의 마스크되지 않은 부분을 제거하도록 수행될 수 있어서 라인 패턴을 층(170) 내로 연장하고 변형 층(170c)을 형성한다. 따라서 예시한 실시예에 있어서, 스페이서들(382b)은 키 큰 탄소 라인들을 생성하는 에칭에 대한 마스크로서 사용되었다.
도 28a-28b는 변형 스페이서들 뿐만 아니라 하부 스트라이프 재료의 나머지 부분들과 하드 마스크 층의 마스크되지 않은 부분들의 제거 후의 도 27의 구조를 도시한다. 아일랜드 패턴은 하부 탄소 라인들 내로 연장하여 필러들을 형성한다. 도 28a는 표면의 개략 평면도이고, 도 28b는 도 28a의 라인 28B-28B를 따라 절취하여 얻은 개략 측 단면도이다.
도 28a-28b에 도시된 구조는 도 27a-27d의 구조에서 시작하여 다음의 방식으로 달성될 수 있다. 첫째로, 하나 또는 다수의 에칭들이 변형 스페이서들(382b), 스트라이프들(214) 및 제2 하드 마스크 층(160)의 노출 부분들을 제거할 수 있다. 이들 층 각각이 실리콘 이산화물 등의 유사한 재료로 형성된 경우, 단일 에칭 단계가 사용될 수 있다. 다음에 다른 이방성 선택적 비결정성 탄소 에칭이 수행되어 층(170c)의 새로운 마스크되지 않은 부분들(즉, 탄소 라인들)을 제거하여 변형 층(170d)(즉, 탄소 필러들)을 형성할 수 있다. 도 28a 및 28b에 도시한 구조는 도 24a 및 24b에 도시한 구조와 유사하며, 후속 단계들은 이들 도면과 관련하여 기술한 것과 동일할 수 있다.
바람직한 실시예에 따른 또한 도 26-28을 참조한 제5 다른 단계에서, 도 17에 도시한 교차 스트라이프 구조들이 2차원으로 일정한 간격들로 형성되는 작은 조밀하게 배치된 피처들을 생성하는데 사용될 수 있다.
변형 층(170a)에 형성된 또한 도 21a-21d에 도시된 그리드와 유사한 그리드 구조를 형성하는 다른 방법은 도 24 및 25에 도시된 필러들(430)을 형성하고, 필러들(430) 사이의 공간들을 필러들(430)의 비결정성 탄소에 대해 선택적으로 에칭할 수 있는 재료로 충전하고, 필러들(430)의 상부가 나오도록 이 재료를 연마하고, 선택적 에칭을 사용하여 필러들(430)을 제거하는 것이다. 도 24와 25에 도시한 구조와 유사한 필러 구조를 형성하기 위한 다른 방법은 변형 층(170a)을 형성하고, 홀들(412)을 제3 임시 층(170a)에 대해 선택적으로 에칭할 수 있는 재료로 충전하고, 비결정성 탄소 층(170a)의 표면이 나오도록 이 재료를 연마하고 선택적 에칭을 사용하여 변형 층(170a)을 제거하는 것이다. 이들 양성 및 음성 방법들을 순서적으로 사용하는 한편 배열의 인접 부분들을 가려버려 필러들 또는 포스트들 및 그리드들이 배열의 인접 부분들에 형성될 수 있다.
예1
도 29a 및 29b는 기술한 실시예들에 따라 형성된 작은 홀들의 조밀한 배열을 도시하는 주사 전자 현미경사진들(scanning electron micrographs;SEMs)이다. 이들 SEMs는 100nm 미만인 피치를 갖는 홀들을 도시하는데, 여기에서 처리는 임시 하드 마스크 및 248nm 또는 193nm 포토리소그래피 프로세스를 이용한다.
예2
도 30a-30b는 기술한 실시예들에 따라 형성된 작은 홀들의 조밀한 배열을 도시하는 SEMs이다. 도 30a는 단면도를 도시하는데, 여기서 피처들은 대략 140nm의 피치를 갖는다. 도 30b는 단면도를 도시하는데, 여기서 피처들은 대략 100nm의 피치를 갖는다. 이들 SEMs는 다음 시퀀스의 에칭 파라미터들을 이용하여 형성된 배열을 나타낸다.
에칭 단계 안정화 최종 스페이서 에칭(도 17) 스트립 α-C 맨드릴들(도 17) SiO2 에칭(도 18)
지속시간(분:초) 3:00 0:37 0:35 0:35
전극 간격(mm) 27 27 27 27
인가 전력(W) 0 300 300 300
챔버 압력(mT) 65 65 150 65
C4F8 유속(sccm) 9 9 0 9
CHF3의 유속(sccm) 20 20 0 20
Ar 유속(sccm) 450 450 100 450
O2LO 유속(sccm) 0 0 40 0
온도(℃)
상부 전극 온도 벽 온도 하부 전극 온도
70 60 40
예3
도 31a-31c는 기술한 실시예들에 따라 형성된 작은 홀들의 조밀한 배열을 도시하는 SEMs이다. 도시한 패턴은 하부 PSG 절연체 내로 전사되었고, 하드 마스크는 소정 위치에서 박리되었다. 피치는 도 31b 및 31c에 도시한 바와 같이, 수직 2차원에서 대략 100nm이다. 도 30a-30c에 도시된 배열은 일직선으로 한 줄로 서시는 않지만, 규칙적 물결 패턴으로 오프셋된 피처들을 갖는다. 이러한 물결 패턴 때문에, 홀들은 정사각형 또는 직사각형이 아니라 사다리꼴과 유사하다. 또한, 수직 벽들은 완전히 똑바로 완벽하게 수직으로 나타나지 않는다. 이들 도면들이 도시하는 것과 같이, 여기에 개시된 발명들이 포함되는 많은 실시예들과 구성들이 있다.
예4
도 32는 그리드 내의 작은 조밀한 홀들 배열의 SEM이다. 이 도면은 사시도를 나타낸다.
예5
도 33a-33b는 기술한 실시예들에 따른 작은 조밀한 필러들 또는 포스트들의 SEMs이다. 도시한 패턴은 PSG에 전사되었고, 하드 마스크는 소정 위치에서 박리되었다. 이들 SEMs에서, 피치는 대략 2차원에서 100nm이다.
여기에 기술한 원리들 및 장점들은 2 이상의 마스크 패턴들이 홀들 또는 필러들과 같은 회로 피처들을 형성하도록 교차 구성으로 병렬되고, 조합된 다양한 환경에 적용할 수 있다.
따라서, 당업자라면, 본 발명의 영역을 일탈하지 않고 전술한 방법들과 구성 들에 대해 여러 다른 생략, 추가 및 변형들이 행해질 수 있음을 인식할 것이다. 그러한 변형 및 변경들은 부속 청구범위들에서 정의된 본 발명의 영역 내에 있다.

Claims (68)

  1. 집적 회로용 피처들을 형성하는 방법으로서,
    제1 감광성 라인들의 컬럼의 피치를 감소시켜 컬럼 패턴을 형성하는 단계 - 상기 컬럼의 피치를 감소시키는 것은 상기 제1 감광성 라인들의 측벽들에 대응하는 위치들에 배치된 스페이서들을 형성하는 것을 포함하고, 상기 제1 감광성 라인들의 측벽들에 대응하는 위치들에서의 스페이서들은 상기 컬럼 패턴을 형성함 -; 및
    제2 감광성 라인들의 로우의 피치를 감소시켜 상기 컬럼 패턴과 교차하는 로우 패턴을 형성하는 단계 - 상기 로우의 피치를 감소시키는 것은 상기 제2 감광성 라인들의 측벽들에 대응하는 위치들에 배치된 스페이서들을 형성하는 것을 포함하고, 상기 제2 감광성 라인들의 측벽들에 대응하는 위치들에서의 스페이서들은 상기 로우 패턴을 형성하고, 상기 컬럼 패턴을 형성하는 스페이서들은 상기 로우 패턴을 형성하는 스페이서들과 상이한 레벨에 있고, 상기 로우 패턴은 로우 라인들과 로우 공간들을 가지며, 상기 로우 라인들은 하부 컬럼 패턴의 비노출 부분들을 가려버리고, 상기 로우 공간들은 하부 컬럼 패턴의 노출 부분들을 남겨두며, 교차하는 컬럼 및 로우 패턴들은 제3 패턴을 갖는 혼합 마스크를 형성하고, 상기 로우 및 컬럼 패턴들은 그들 사이에서 복수의 격리 개구부들을 디파인(define)함 -
    를 포함하는 방법.
  2. 제1항에 있어서,
    스페이서들을 형성하는 것은,
    상기 제1 감광성 라인들 상에 스페이서 재료의 층을 전면 퇴적하는(blanket depositing) 것;
    상기 스페이서 재료의 층을 이방성으로 에칭하여 상기 제1 감광성 라인들의 측벽들 상에 상기 스페이서들을 형성하는 것; 및
    상기 제1 감광성 라인들을 제거하는 것
    을 포함하는 방법.
  3. 제1항에 있어서,
    스페이서들을 형성하는 것은,
    상기 제2 감광성 라인들 상에 스페이서 재료의 층을 전면 퇴적하는 것;
    상기 스페이서 재료의 층을 이방성으로 에칭하여 상기 제2 감광성 라인들의 측벽들 상에 상기 스페이서들을 형성하는 것; 및
    상기 제2 감광성 라인들을 제거하는 것
    을 포함하는 방법.
  4. 제1항에 있어서,
    상기 제3 패턴을 하부 기판에 전사하여 상기 격리 개구부들의 위치들에 대응하는 격리 피처들을 상기 하부 기판에 디파인하는 단계를 더 포함하는 방법.
  5. 제4항에 있어서,
    상기 격리 피처들을 상기 하부 기판 내로 디파인하기 전에 상기 제3 패턴을 개재 층에 전사하는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 개재 층은 비결정성 탄소로 형성되는 방법.
  7. 제1항에 있어서,
    상기 제1 감광성 라인들은 상기 제2 감광성 라인들에 수직인 방법.
  8. 제4항에 있어서,
    상기 격리 피처들은 홀들을 포함하는 방법.
  9. 제8항에 있어서,
    상기 홀들을 도전성 재료로 상기 도전성 재료가 넘칠 때까지 충전하는 단계; 및
    넘친 도전성 재료를 화학 기계적 평탄화에 의해 에칭하여 격리 컨택트들을 생성하는 단계를 더 포함하는 방법.
  10. 제8항에 있어서,
    상기 로우 패턴 및 상기 컬럼 패턴의 스페이서들 각각은 공통 재료로 형성되는 부분들을 가지며, 제1 하부 층이 또한 상기 공통 재료로 형성되고, 제2 하부 층이 상기 제1 하부 층 아래에 놓이며, 상기 방법은 상기 로우 패턴 및 상기 컬럼 패턴 모두의 스페이서들로부터 상기 공통 재료의 노출 부분들을 동시에 에칭하는 단계를 더 포함하는 방법.
  11. 제10항에 있어서,
    상기 로우 패턴 및 상기 컬럼 패턴 모두의 스페이서들로부터 상기 공통 재료의 노출 부분들을 에칭한 다음에, 상기 제1 하부 층과 상기 로우 패턴의 스페이서들로부터 상기 공통 재료의 노출 부분들을 동시에 에칭하여 상기 제2 하부 층의 격리 부분들을 노출시키는 단계를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 제2 하부 층의 격리 부분들을 노출시킨 다음에, 상기 제2 하부 층의 노출된 격리 부분들을 선택적으로 에칭함으로써 상기 제3 패턴을 상기 제2 하부 층 내로 연장하여 상기 제2 하부 층에 홀들을 형성하는 단계를 더 포함하는 방법.
  13. 집적 회로용 피처들을 형성하는 방법으로서,
    제1 감광성 라인들의 컬럼의 피치를 감소시켜 컬럼 패턴을 형성하는 단계 - 상기 컬럼의 피치를 감소시키는 것은 상기 제1 감광성 라인들의 측벽들에 대응하는 위치들에 배치된 스페이서들을 형성하는 것을 포함하고, 상기 제1 감광성 라인들의 측벽들에 대응하는 위치들에서의 스페이서들은 상기 컬럼 패턴을 형성함 -;
    제2 감광성 라인들의 로우의 피치를 감소시켜 상기 컬럼 패턴과 교차하는 로우 패턴을 형성하는 단계 - 상기 로우의 피치를 감소시키는 것은 상기 제2 감광성 라인들의 측벽들에 대응하는 위치들에 배치된 스페이서들을 형성하는 것을 포함하고, 상기 제2 감광성 라인들의 측벽들에 대응하는 위치들에서의 스페이서들은 상기 로우 패턴을 형성하고, 상기 로우 패턴은 로우 라인들과 로우 공간들을 가지며, 상기 로우 라인들은 하부 컬럼 패턴의 비노출 부분들을 가려버리고, 상기 로우 공간들은 하부 컬럼 패턴의 노출 부분들을 남겨두며, 교차하는 컬럼 및 로우 패턴들은 제3 패턴을 갖는 혼합 마스크를 형성함 -; 및
    상기 혼합 마스크를 이용하여 하부 기판에서 격리 피쳐들을 디파인하는 단계 - 상기 격리 피처들은 필러들(pillars)을 포함함 -
    를 포함하고,
    상기 로우 패턴의 스페이서들은 상기 컬럼 패턴의 스페이서들 위에 놓이고, 상기 로우 패턴의 스페이서들 및 상기 컬럼 패턴의 스페이서들 각각은 공통 재료로 형성되는 부분들을 가지며, 하부 층이 또한 상기 공통 재료로 형성되고, 상기 컬럼 패턴을 형성하는 스페이서들은 상기 로우 패턴을 형성하는 스페이서들과 상이한 레벨에 있고, 상기 하부 층은 상기 컬럼 패턴과 상기 로우 패턴 아래 및 상기 하부 기판 위에 배치되는 방법.
  14. 제13항에 있어서,
    상기 공통 재료로 형성되지 않고 또한 상기 공통 재료로 마스크되지 않은, 상기 컬럼 패턴의 스페이서들의 부분들을 제거하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 공통 재료로 형성되지 않고 또한 상기 공통 재료로 마스크되지 않은, 상기 컬럼 패턴 및 마스킹 패턴의 스페이서들의 부분들을 제거한 다음에, 상기 하부 층 및 상기 컬럼 패턴과 상기 로우 패턴 모두의 스페이서들로부터 상기 공통 재료의 노출 부분들을 동시에 에칭하는 단계 및 상기 공통 재료로 형성되지 않은 마스킹 아일랜드들을 노출시키는 단계를 더 포함하며, 상기 마스킹 아일랜드들은 상기 제3 패턴에 대응하는 방법.
  16. 제15항에 있어서,
    상기 마스킹 아일랜드들에 의해 마스크되지 않은 상기 공통 재료의 부분들을 제거하여, 상기 공통 재료로 형성되지 않은 마스킹 아일랜드들을 남겨두는 단계를 더 포함하는 방법.
  17. 제13항에 있어서,
    노출된 재료들에 에칭 프로세스를 행하는 단계를 더 포함하는 방법.
  18. 제17항에 있어서,
    노출된 재료들에 에칭 프로세스를 행한 다음에, 상기 로우 패턴을 마스킹 재료들의 제1 배치를 통해 적어도 하나의 하부 층 내로 연장하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서,
    상기 공통 재료의 노출 부분들을 제거하여 상기 공통 재료로 형성되지 않은 마스킹 아일랜드들을 남겨두는 단계를 더 포함하며, 상기 마스킹 아일랜드들은 상기 제3 패턴에 대응하는 방법.
  20. 제19항에 있어서,
    상기 마스킹 아일랜드들의 패턴을 하부 층 내로 연장하여 필러들을 형성하는 단계를 더 포함하는 방법.
  21. 제13항에 있어서,
    상기 필러들은 수직 주변 게이트 트랜지스터들(vertical surround gate transistors)을 형성하는 방법.
  22. 제1항에 있어서,
    상기 컬럼의 피치를 감소시키는 것은,
    상기 제1 감광성 라인들의 컬럼에 의해 디파인된 패턴을 마스킹 재료의 하부 층에 전사하여 상기 마스킹 재료의 층에 맨드릴(mandrel)들을 형성하는 것; 및
    상기 맨드릴들의 측벽들 상에 상기 컬럼 패턴의 스페이서들을 형성하는 것
    을 포함하는 방법.
  23. 제1항에 있어서,
    상기 컬럼의 피치를 감소시키는 것은, 상기 컬럼 패턴을 마스킹 재료의 하부 층에 전사하기 전에 상기 제1 감광성 라인들의 측벽들에 스페이서들을 형성하는 것을 포함하는 방법.
  24. 제1항에 있어서,
    상기 로우의 피치를 감소시키는 것은,
    상기 제2 감광성 라인들의 로우에 의해 디파인된 패턴을 마스킹 재료의 하부 층에 전사하여 상기 마스킹 재료의 층에 맨드릴들을 형성하는 것; 및
    상기 맨드릴들의 측벽들 상에 상기 로우 패턴의 스페이서들을 형성하는 것
    을 포함하는 방법.
  25. 제1항에 있어서,
    상기 로우 및 상기 컬럼의 피치를 감소시키는 것은 상기 제1 및 제2 감광성 라인들에 의해 디파인된 패턴들을 마스킹 재료의 하부 층에 전사한 후에 스페이서 재료를 상기 제1 및 제2 감광성 라인들에 도포하는 것을 포함하는 방법.
  26. 집적 회로의 마스크 패턴으로서,
    마스킹 라인들의 제1 열; 및
    마스킹 라인들의 상기 제1 열과 교차하는 마스킹 라인들의 제2 열 - 상기 마스킹 라인들의 제1 열은 상기 마스킹 라인들의 제2 열과 상이한 레벨에 있음 -
    을 포함하며,
    마스킹 라인들의 상기 제1 및 제2 열들 각각은 포토리소그래피를 통해 얻을 수 있는 피치보다 작은 피치를 갖고,
    마스킹 라인들의 상기 제1 및 제2 열들은 기판 위에 놓인 하드 마스크 층 위에 놓인 마스크 패턴.
  27. 제26항에 있어서,
    상기 제1 및 제2 열의 피치는 스페이서 퇴적 및 적어도 하나의 스페이서 에칭을 통해 얻어지는 마스크 패턴.
  28. 제26항에 있어서,
    상기 교차하는 라인들은 하부 층 내에 격리 비아들을 형성하기 위한 패턴을 제공하는 마스크 패턴.
  29. 제26항에 있어서,
    상기 교차하는 라인들은 하부 층 내에 포스트들을 형성하기 위한 패턴을 제공하는 마스크 패턴.
  30. 제26항에 있어서,
    상기 제1 열의 피치는 120nm 미만인 마스크 패턴.
  31. 제26항에 있어서,
    상기 제2 열의 피치는 120nm 미만인 마스크 패턴.
  32. 제26항에 있어서,
    상기 제1 열의 피치는 100nm 미만인 마스크 패턴.
  33. 제26항에 있어서,
    상기 제2 열의 피치는 100nm 미만인 마스크 패턴.
  34. 제26항에 있어서,
    상기 제1 및 제2 열의 피치는 60nm 미만인 마스크 패턴.
  35. 집적 회로를 포함하는 시스템으로서,
    상기 집적 회로는,
    120nm 이하의 폭을 갖는 스페이서 재료로 형성되는 라인들의 로우;
    120nm 이하의 폭을 갖는 스페이서 재료로 형성되는 라인들의 컬럼; 및
    상기 라인들의 로우 및 컬럼 아래에 놓인 하드 마스크 층
    을 포함하며,
    상기 컬럼의 각각의 라인이 상기 로우의 다수의 라인들과 교차하도록 상기 컬럼의 라인들이 상기 로우의 라인들과 교차하고, 상기 라인들의 로우는 상기 라인들의 컬럼과 상이한 레벨에 있는 시스템.
  36. 제35항에 있어서,
    상기 라인들의 제1 및 제2 로우들은 피처 밀도를 증가시키도록 각각 피치가 배가되는 시스템.
  37. 제35항에 있어서,
    60nm 미만인 제1 폭과 상기 제1 폭의 최대 10배인 제1 길이를 갖는 일정한 간격의 피처들; 및
    60nm 미만인 제2 폭을 갖는 피처들 사이의 간격들을 더 포함하는 시스템.
  38. 제37항에 있어서,
    상기 제1 길이는 60nm 미만인 시스템.
  39. 제37항에 있어서,
    상기 일정한 간격의 피처들은 배치(arrangement)를 형성하고, 상기 피처들 사이의 간격들은 상기 배치의 길이 및 폭 치수 모두가 60nm 미만인 시스템.
  40. 제39항에 있어서,
    상기 제1 길이는 60nm 미만인 시스템.
  41. 제37항에 있어서,
    상기 일정한 간격의 피처들은 필러들인 시스템.
  42. 제37항에 있어서,
    상기 일정한 간격의 피처들은 트랜지스터들용의 포스트들, 스터드 커패시터들용의 포스트들, 절연 층 내의 홀들, 및 기판 내에 형성된 트렌치 커패시터들로 이루어진 그룹으로부터 선택된 하나 이상의 구조를 형성하는 시스템.
  43. 제37항에 있어서,
    상기 일정한 간격의 피처들은 하부 층 및 상부 층 모두와 전기적으로 접촉하고, 동시에 다른 일정한 간격의 피처들로부터 절연되는 시스템.
  44. 삭제
  45. 삭제
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