KR20210018961A - 섭취 가능한 이벤트 마커의 전자기 감지 및 검출 - Google Patents
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Abstract
제어 디바이스, 제어 디바이스에 연결된 구동기 회로를 갖는 전자 디바이스가 제공된다. 구동기 회로는 컨덕턴스를 변경하도록 구성된다. 부분 전원은 제어 디바이스에 연결되며, 부분 전원이 전도성 유체와 접촉하는 결과로서 제어 디바이스 및 구동기 회로에 전압 전위차를 제공하도록 구성된다. 부분 전원은 제어 디바이스에 전기적으로 연결된 제1 재료 및 제어 디바이스에 전기적으로 연결되고 제1 재료로부터 전기적으로 절연된 제2 재료를 포함한다. 인덕터가 구동기 회로에 연결된다. 구동기 회로는 인덕터를 통해 전류를 발생시키도록 구성된다. 인덕터를 통해 발생 전류의 크기는 수신기에 의해 원격으로 검출 가능한 인코딩된 신호를 생성하도록 변화된다. 수신 및 디코딩을 할 수신자도 공개된다.
Description
관련 출원에 대한 상호 참조
이 출원은 2016년 7월 22일에 출원되었고, 발명의 명칭이 "ELECTROMAGNETIC SENSING AND DETECTION OF INGESTIBLE EVENT MARKERS"이며, 그 개시 내용 전체가 모든 목적으로 본 명세서에 포함된, 미국 가출원 제62/365,727호의 혜택을 주장한다.
본 개시는 일반적으로 이벤트를 감지하고 검출하기 위한 다양한 디바이스 및 기술에 관한 것이다. 특히, 본 개시는 감지 또는 검출 이벤트를 나타내는 신호를 송신하기 위해 전자기 에너지를 사용하는 섭취 가능한(ingestible) 식별자에 관한 것이다.
전자 회로를 포함하는 섭취 가능한 이벤트 마커는 진단 및 치료 응용을 포함하여 다양한 의료 응용에서 사용하기 위해 제안되었다. 섭취 가능한 식별자를 검출하기 위한 최신 기술은 피부 상의 두 지점에 습윤 접촉을 하고 섭취 가능한 식별자 활성화에 의해 유도된 전압 차이를 측정하는 것을 포함한다. 약한 신호 레벨과 강한 배경 잡음이 이러한 종래의 기술을 제한하여, 섭취 가능한 식별자로부터의 신호를 검출하고 디코딩하는 것을 어렵게 하고 계산 집약적이게 한다. 다른 두 가지 제한 사항은 섭취 가능한 센서와 외부 검출기 사이의 통신이 비정상적이게 한다. 첫째, 섭취 가능한 센서에서 이용할 수 있는 매우 적은 양의 전력과 섭취 가능한 센서의 작은 크기 때문에 통신이 오직 한 방향일 뿐이라는 것이다. 전 세계에 걸쳐 널리 퍼져 있는 거의 모든 이중 통신 시스템에서 통상적인 것과 같은, 발신자에게 돌아가는 확인응답이 없다. 둘째로, 작은 크기, 섭취될 수 있는 안전 재료의 제한된 목록, 및 이 응용에 요구되는 매우 낮은 제조 비용으로 인해, 크리스탈 발진기를 회로에 추가하는 것이 상업적으로 실현 가능하지 않다 - 그리고 아마도 기술적으로 실현 가능하지는 않으나 적어도 극도로 어려울 것이다 - 는 것이다. 따라서, 이 통신 상황의 내재한 구별되는 특징은 송신된 주파수의 불확실성이다. 대부분의 상용 통신 시스템은 주파수가 수십만 분의 1로 알려져 있는 환경에서 동작하지만, 부분 전원 및 위액으로 전력을 공급 받는 섭취 센서는 +/- 1% 범위의 중앙 주파수를 생성해야 한다. 따라서, 본 개시의 양태의 중요한 기여는 송신 전력이 검출기의 배경 잡음에 비해 매우 낮고 송신 주파수 불확실성이 통상적인 현대 시스템에 비해 큰 RF 시스템에 대한 통신 프로토콜의 실현이다. 다른 RF 시스템과 비교하여, 섭취 가능한 센서는 신호를 송신하는 코일과 통신 사이에 에너지를 저장하는 데 사용될 수 있는 임의의 커패시터 모두에 대해 이용 가능한 매우 제한된 크기를 갖는다. 또한, FDA와 같은 규제 기관의 보건 문제와 의견은 환자가 소화할 수 있는 특정 금속의 양을 제한하여 감지 및 통신을 위한 총 가용 전력을 제한한다. 이러한 통신 프로토콜은 외부 검출 및 디코딩에 이용 가능한 신호 레벨을 효과적으로 향상시킨다. 섭취 가능한 식별자로부터 수신된 신호 레벨을 증가시켜서 섭취 가능한 식별자가 보다 쉽게 검출될 수 있도록 하고, 수신기에 의해 신체의 여러 부분에 배치되거나, 환자에 의해 착용되도록 인센티브가 부여된다.
일 양태에서, 전자 디바이스가 제공된다. 전자 디바이스는 제어 디바이스, 제어 디바이스에 연결된 구동기 회로, 제어 디바이스에 연결된 부분 전원을 포함하고, 부분 전원은 부분 전원이 전도성 유체와 접촉하는 결과로서 제어 디바이스 및 구동기 회로에 전압 전위차를 제공하도록 구성된다. 부분 전원은 제어 디바이스에 전기적으로 연결된 제1 재료 및 제어 디바이스에 전기적으로 연결되고 제1 재료로부터 전기적으로 절연된 제2 재료를 포함한다. 인덕터는 구동기 회로에 연결되고, 여기서 구동기 회로는 인덕터를 통해 전류를 발생시키도록 구성되며, 여기서 인덕터를 통해 발생된 전류의 크기는 수신기에 의해 원격 적으로 검출 가능한 인코딩된 신호를 생성하도록 변화된다.
다른 양태에서, 수신기 회로가 제공된다. 수신기 회로는 공진 회로, 공진 회로에 연결된 저잡음 전압 증폭기, 및 저잡음 전압 증폭기의 출력에 연결된 수신기 프로세서 회로를 포함하며, 수신기 프로세서는 임펄스 통신 신호를 나타내는 아날로그 신호를 수신하고, 아날로그 신호를 디지털 신호로 변환하고, 디지털 신호를 디코딩하여 임펄스 통신 신호로서 송신된 데이터를 재생하도록 구성된다. 또한, 수신기는 환자가 장시간 매일 착용하도록 되어 있다. 따라서, 크기와 전력 소비가 모두 제한적이다.
또 다른 양태에서, 수신기 회로가 제공된다. 수신기 회로는 수신 인덕터, 수신 코일에 연결된 트랜스임피던스 증폭기, 상기 트랜스임피던스 증폭기의 출력에 연결된 증폭기, 및 증폭기의 출력에 연결된 수신기 프로세서 회로를 포함하며, 수신기 프로세서는 임펄스 통신 신호를 나타내는 아날로그 신호를 수신하고, 아날로그 신호를 디지털 신호로 변환하고, 디지털 신호를 디코딩하여 상기 임펄스 통신 신호로서 송신된 데이터를 재생하도록 구성된다.
앞의 내용은 요약이므로 세부 사항의 단순화, 일반화, 내포, 및/또는 생략을 포함할 수 있다; 결론적으로, 본 기술분야의 통상의 기술자는 요약이 단지 예시적인 것이며 임의의 방식으로 제한하려는 것은 아니라는 것을 이해할 것이다. 본 명세서에 기재된 디바이스 및/또는 프로세스 및/또는 다른 주제의 다른 양태, 특징, 및 이점은 본 명세서에 제시된 내용에서 명백해질 것이다.
하나 이상의 양태에서, 관련 시스템은 본 명세서에서 참조된 방법 양태를 이행하기 위한 회로 및/또는 프로그래밍을 포함하나 이로 제한되지는 않는다; 회로 및/또는 프로그래밍은 시스템 설계자의 설계 선택에 따라 본 명세서에서 참조된 방법 양태를 이행하도록 구성된 하드웨어, 소프트웨어, 및/또는 펌웨어의 사실 임의의 조합일 수 있다. 전술한 것 이외에, 다양한 다른 방법 및/또는 시스템 양태가 본 개시의 텍스트(예를 들어, 청구 범위 및/또는 상세한 설명) 및/또는 도면과 같은 내용으로 제시되고 기술된다.
전술한 요약은 단지 예시적인 것이며, 첨부된 청구 범위의 범주를 어떤 식으로든 제한하려는 것은 아니다. 전술한 예시적인 양태 및 특징에 더하여, 추가적인 양태 및 특징이 도면 및 다음의 상세한 설명을 참조함으로써 명백해질 것이다.
본 명세서에 기술된 양태의 신규한 특징은 첨부된 청구 범위에서 상세하게 설명된다. 그러나, 조직 및 동작 방법에 관한 양태는 다음과 같이 첨부된 도면과 함께 다음의 설명을 참조함으로써 더 잘 이해될 수 있다.
도 1은 본 개시의 일 양태에 따른 전자기장 기반 감지 및 검출 시스템을 도시한다.
도 2는 본 개시의 일 양태에 따른 섭취 가능한 식별자를 삼킨 개인을 도시한다.
도 3은 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 수신기를 도시한다.
도 4a는 본 개시의 일 양태에 따른 전기 절연 소자를 포함하는 섭취 가능한 식별자의 측면도를 도시한다.
도 4b는 본 개시의 일 양태에 따른 전기 절연 소자를 포함하는 섭취 가능한 식별자의 상면도를 도시한다.
도 5는 본 개시의 일 양태에 따른 반대 단부에 위치하는 다른 금속을 갖는 섭취 가능한 식별자의 일 양태의 블록도를 도시한다.
도 6은 본 발명의 한 양태에 따른 동일한 단부 상에 위치되고 비전도성 재료에 의해 분리된 이종 금속을 갖는 섭취 가능한 식별자의 다른 양태의 블록도를 도시한다.
도 7은 본 발명의 일 양태에 따른 도 9의 섭취 가능한 식별자가 전도성 액체와 접촉하고 활성 상태에 있을 때 전기 전도성 유체를 통한 이온 전달 또는 전류 경로를 도시한다.
도 7a는 본 개시의 일 양태에 따른 도 7의 이종 재료의 표면의 분해도를 도시한다.
도 8은 본 개시의 일 양태에 따른 pH 센서 유닛을 갖는 도 5의 섭취 가능한 식별자를 도시한다.
도 9는 본 개시의 일 양태에 따른 도 5 및 도 6의 시스템에서 사용되는 제어 디바이스의 일 양태의 블록도이다.
도 10은 본 개시의 일 양태에 따른 제1 인덕터 컴포넌트를 도시한다.
도 11은 본 개시의 일 양태에 따른 제2 인덕터 컴포넌트를 도시한다.
도 12는 본 개시의 일 양태에 따른 전도성 통신 컴포넌트 및 인덕터 컴포넌트를 포함하는 섭취 가능한 식별자를 도시한다.
도 13은 본 개시의 일 양태에 따른 도 12에 도시된 섭취 가능한 식별자의 측 단면도를 도시한다.
도 14는 본 개시의 일 양태에 따른 도 4a 및 도 4b에 도시된 섭취 가능한 식별자의 일 양태를 도시한다.
도 15는 본 개시의 일 양태에 따른 도 12-13에 도시된 섭취 가능한 식별자의 일 양태를 도시한다.
도 16은 본 발명의 일 양태에 따른 집적 회로 및 분리된 기판 상에 형성된 분리된 인덕터 컴포넌트를 포함하는 섭취 가능한 식별자를 도시한다.
도 17은 본 개시의 일 양태에 따른 비전도성 막 상에 형성된 인덕터를 포함하는 섭취 가능한 식별자를 도시한다.
도 18은 본 개시의 일 양태에 따른 이종 재료가 집적 회로 상에 증착된(deposited) 후에 도 13에 도시된 이종 재료 중 하나 또는 둘 모두에 형성된 인덕터를 포함하는 섭취 가능한 식별자를 도시한다.
도 19는 본 개시의 일 양태에 따른 인덕터 및 단일 단부 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 20은 본 개시의 일 양태에 따른 인덕터 및 푸시-풀 H-브리지 유형 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 21은 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 단일 영역에 제공되는 인덕터 및 단일 단부 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 21a는 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 2개의 영역으로 나눠지는 인덕터 및 단일 단부 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 22는 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 단일 영역으로 제공되는 인덕터 및 푸시-풀 H-브리지 유형 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 22a는 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 2개의 영역으로 나누어지는 인덕터 및 푸시-풀 H-브리지 유형 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 23은 본 개시의 일 양태에 따른 유도성 소자 또는 섭취 가능한 식별자 집적 회로의 유도성 소자로서 이용될 수 있는 절연 서브 구조 상에 형성된 인덕터 구조를 도시한다.
도 24는 본 개시의 일 양태에 따른 다층 유도성 소자 또는 섭취 가능한 식별자 집적 회로의 유도성 소자로서 이용될 수 있는 절연 서브 구조 상에 형성된 인덕터 구조를 도시한다.
도 25는 본 개시의 일 양태에 따른 2층 2포트 인덕터 구성을 도시한다.
도 26은 본 개시의 일 양태에 따른 도 25에 도시된 2층 2포트 인덕터의 다이어그램이다.
도 27은 본 개시의 일 양태에 따른 도 25 및 도 26에 도시된 2층 2포트 인덕터의 개략도이다.
도 28은 본 개시의 일 양태에 따른 4층 2포트 인덕터 구성을 도시한다.
도 29는 본 개시의 일 양태에 따른 도 28에 도시된 4층 2포트 인덕터(612)의 다이어그램이다.
도 30은 본 개시의 일 양태에 따른 도 28 및 도 29에 도시된 4층 2포트 인덕터의 개략도이다.
도 31은 본 개시의 일 양태에 따른 n층 n포트 인덕터 구성을 도시한다.
도 32는 본 개시의 일 양태에 따른 도 31에 도시된 n층 n포트 인덕터의 다이어그램이다.
도 33은 본 개시의 일 양태에 따른 도 31 및 도 30에 도시된 n층 n포트 인덕터의 개략도이다.
도 34는 본 개시의 일 양태에 따른 중앙 탭 연결 구성을 갖는 대칭 2층 3포트 인덕터를 도시한다.
도 35는 본 개시의 일 양태에 따른 도 34에 도시된 중앙 탭 접속부를 갖는 대칭 2층 3포트 인덕터의 다이어그램이다.
도 36은 본 개시의 일 양태에 따른 도 34 및 도 35에 도시된 인덕터의 개략도이다.
도 37은 본 개시의 일 양태에 따른 공진(발진) 인덕터 구동기 회로의 개략도이다.
도 38은 본 개시의 일 양태에 따른 임펄스 인덕터 구동기 회로의 블록도이다.
도 39는 본 개시의 일 양태에 따른 도 38에 도시된 임펄스 인덕터 구동기 회로의 개략도이다.
도 40은 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 배터리 전압 더블러 회로의 블록도이다.
도 41은 본 개시의 일 양태에 따른 도 40에 도시된 각각의 전압 더블러 회로 스테이지의 개략도이다.
도 42는 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 펄스 발생기 회로의 개략도이다.
도 43은 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 인덕터 방전 회로(726)의 간소화된 개략도이다.
도 44는 본 개시의 일 양태에 따른 도 38-43에 도시된 임펄스 인덕터 구동기 회로에 의해 발생될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 45는 본 개시의 일 양태에 따른 도 44에 도시된 임펄스 통신 프로토콜의 희소한 임펄스 템플릿 및 셀프-컨볼루션(self-convolution) 다이어그램이다.
도 46은 본 개시의 일 양태에 따른 도 44에 도시된 임펄스 함수의 송신 주파수를 식별하기 위해 이용될 수 있는 가변 템플릿 다이어그램이다.
도 47은 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 전압 모드 수신기를 도시한다.
도 48은 본 개시의 일 양태에 따른 수신 인덕터로부터의 임펄스 응답의 그래픽 표현이다.
도 49는 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 전압 모드 수신기를 도시한다.
도 50은 본 개시의 일 양태에 따른 전류 모드 수신기를 도시한다.
도 51은 본 개시의 일 양태에 따른 다른 수신기 회로를 도시한다.
도 52는 본 개시의 일 양태에 따른 서로에 대해 직교하여 이격된 수신 인덕터 및 대응하는 수신기를 포함하는 수신기 구성을 도시한다.
도 53은 본 개시의 일 양태에 따른 직교하여 이격된 수신 인덕터 및 대응하는 수신기를 포함하는 수신기 구성을 도시한다.
도 54는 본 개시의 일 양태에 따른 다수의 수신기 인덕터(L1-Ln) 및 다수의 수신기(RX1-RXn)를 포함하는 수신기 구성을 도시한다.
도 55는 본 개시의 일 양태에 따른 다른 수신기 회로를 도시한다.
도 56은 본 개시의 일 양태에 따른 임펄스 송신 스펙트럼의 플롯이다.
도 57은 본 개시의 일 양태에 따른 도 38-43에 도시된 임펄스 인덕터 구동기 회로에 의해 발생될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 58은 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 59는 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 60은 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신된 40 비트 패킷이다.
도 61은 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신된 패킷의 미세 스펙트럼이다.
도 62는 펄스들의 "0" 칩 시퀀스의 예를 도시하는 플롯 및 "1"칩 시퀀스의 펄스의 예를 도시하는 플롯이다.
도 63은 주파수 및 정렬 모두가 어떻게 발견되는지를 도시하는, 템플릿과 상관되는 결합된 (0 + 1) 데이터의 플롯을 도시한다: 가장 높은 피크가 양자 모두를 결정한다.
도 64는 이전 플롯에서의 "A" 서브 칩 및 "B" 서브 칩의 그래픽 표현을 도시한다.
도 65는 위의 설명에 따라 서브 칩 A 및 B를 결합하는 것이 "0" 칩 = [A B] 및 "1" 칩 = [B A]를 생성하는 방법을 도시하는 플롯이다.
도 66은 결합된 슬라이스가 SNR = 5000으로 어떻게 보이는지 도시하는 플롯이다.
도 67은 "A" 서브 칩 및 "B" 서브 칩을 합함으로써 생성되고 정확한 주파수 및 패킷의 시작 지점을 발견하기 위해 디코딩에 사용되는 템플릿 플롯을 도시한다.
도 68은 최상의 매칭의 결합된 슬라이스: 템플릿 컨볼루션 합 대 슬라이스 넘버에 대한 통상적인 저잡음 컨볼루션의 플롯을 도시한다.
도 69는 각각의 가정된 주파수 대 가정된 주파수에 대한 최대 컨볼루션 값의 플롯 인 SNR = 5000을 갖는 스펙트럼의 플롯을 도시한다.
도 70은 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 "A" 서브 칩 스코어를 도시한다:(X축: 슬라이스 넘버, Y축: 상관 값).
도 71은 A 칩 스코어의 패킷의 시작에서 확대된 도면을 도시한다:(X축: 슬라이스 넘버, Y축: "A 템플릿" 값에 대한 상관).
도 72는 A 서브 칩 및 B 서브 칩 상관 값을 함께 도시하는 도면이다.
도 73은 슬라이스 넘버의 함수로서 "0" 칩 값의 플롯을 도시한다.
도 74는 슬라이스 넘버의 함수로서 0 칩 스코어 및 1 칩 스코어 모두의 플롯을 도시한다.
도 75는 비트 길이 스코어 대 슬라이스 넘버의 플롯을 도시한다.
도 76은 2개의 라인을 갖는 저잡음 패킷의 플롯을 도시한다: 더 깊게 떨어지는 라인은 비트 길이 스코어이고, 더 얕은 라인은 해석된 비트 값이다.
도 77은 상이한 신호대 잡음비에서 최적으로 결합된 슬라이스의 4가지 플롯을 도시한다.
도 78은 "bestThisSums"의 다양한 플롯을 도시하는데, 이것은 다양한 SNR에 대해 "템플릿"과 컨볼루션된 "최적의 합"이다.
도 79는 상이한 SNR에서의 다양한 스펙트럼 플롯을 도시한다.
도 80은 이들 다양한 레벨의 SNR에서 패킷을 성공적으로 디코딩하는데 사용된 비트 길이 스코어를 도시한다.
도 81은 추가 스파이크 프로토콜을 위한 처음 4개의 "A" 칩을 도시한다.
도 82는 심볼당 240 칩을 가정하여 송신된 신호의 플롯을 도시한다.
도 83은 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 "A" 서브 칩 스코어를 도시한다.
도 84는 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 F 칩 스코어를 도시한다.
도 85는 모든 A에서 W 칩 스코어 대 슬라이스 넘버의 플롯을 도시한다.
도 86은 심볼 길이 스코어 각각 대 슬라이스 넘버의 플롯을 도시한다.
도 87은 저잡음(-5.5dB) 패킷을 도시하는 플롯이다.
도 88은 올바른 주파수의 저잡음 예를 도시하며, 심볼 길이 슬라이스의 제1 결합된 슬라이스를 도시한다.
도 89는 심볼 길이 슬라이스의 제2 결합된 슬라이스 합을 도시한다.
도 90은 각각 2개의 표시된 플롯에서 잡음이 존재할 때 동일한 제1 슬라이스 및 제2 슬라이스 합의 2개의 플롯을 도시한다.
도 91은 심볼 길이 슬라이스에 사용되는 템플릿을 도시한다.
도 92는 도 91에 도시된 템플릿과 플롯(2270)에 도시되어진 결합된 슬라이스의 컨볼루션을 도시한다.
도 93은 도 91에 도시된 템플릿과 플롯(2280)에 도시되어진 결합된 슬라이스의 컨볼루션을 도시한다.
도 94는 스펙트럼: 주파수의 함수로서 심볼 길이 슬라이스 각각에 대한 2개의 피크의 크기의 합을 도시한다. 도 95는 프레임 길이 스트레치/스퀴즈(stretch/squeeze) 분석 및 심볼 길이 스트레치/스퀴즈 분석 모두에 대한 스펙트럼을 도시한다.
도 96은 잡음이 많은 경우의 결과를 도시하며, 여기서 플롯은 주파수의 함수로서 프레임 길이 슬라이스에 대한 스펙트럼과 SNR = -13.5dB를 보여준다.
도 97은 주파수의 함수로서 프레임 길이 슬라이스에 대한 스펙트럼을 도시하는데, 여기서 SNR은 -17.5dB이지만 심볼당 단지 120 칩이다.
도 98은 플롯(2280)(도 90 참조)에서와 동일한 제2 슬라이스, 동일한 데이터이나, 10단위 높은 주파수이다.
도 99는 심볼 길이 슬라이스의 제2 슬라이스를 도시하며, SNR = 7dB이지만, 주파수는 501 대신 551단위이다.
도 100은 검출기로부터 9인치에 있는 센서 에뮬레이터에 대한 거친 주파수 스펙트럼의 플롯을 도시한다.
도 101은 검출기로부터 9인치에 있는 센서 에뮬레이터에 대한 미세 주파수 스펙트럼의 플롯을 도시한다.
도 102는 소스로부터 9인치에서의 검출기로부터 결합된 프레임 길이 슬라이스의 플롯을 도시한다.
도 103은 소스로부터 9인치에서 수집된 데이터를 사용하여 BestSum을 도시하는 플롯이다.
도 104는 소스로부터 9인치에서 수집된 데이터를 사용하여 패킷 심볼 및 강도를 도시하는 플롯이다.
도 105는 검출기로부터 24인치에 있는 센서 에뮬레이터에 대한 거친 주파수 스펙트럼을 도시하는 플롯이다.
도 106은 검출기로부터 24인치에 있는 센서 에뮬레이터의 미세 주파수 스펙트럼 P3SS2를 도시한다.
도 107은 검출기로부터 24인치에 있는 센서 에뮬레이터의 미세 풀 프레임 주파수 스펙트럼을 도시한다.
도 108은 소스로부터 24인치 떨어진 곳에서 수신된 신호에 가장 잘 맞는 템플릿과 함께 최상의 풀 프레임 슬라이스 플롯을 도시한다.
도 109는 소스로부터 24인치에서 수집된 데이터에 대한 bestSums(결합된 슬라이스와 템플릿의 컨볼루션 결과) 결과를 도시하는 플롯이다.
도 110은 소스로부터 24 인치에서 수집된 데이터에 대한 심볼 값 및 패킷 결과를 도시하는 플롯이다.
도 111은 소스로부터 24인치에서 수집된 데이터를 사용하여 BestSum을 도시하는 플롯이다.
도 1은 본 개시의 일 양태에 따른 전자기장 기반 감지 및 검출 시스템을 도시한다.
도 2는 본 개시의 일 양태에 따른 섭취 가능한 식별자를 삼킨 개인을 도시한다.
도 3은 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 수신기를 도시한다.
도 4a는 본 개시의 일 양태에 따른 전기 절연 소자를 포함하는 섭취 가능한 식별자의 측면도를 도시한다.
도 4b는 본 개시의 일 양태에 따른 전기 절연 소자를 포함하는 섭취 가능한 식별자의 상면도를 도시한다.
도 5는 본 개시의 일 양태에 따른 반대 단부에 위치하는 다른 금속을 갖는 섭취 가능한 식별자의 일 양태의 블록도를 도시한다.
도 6은 본 발명의 한 양태에 따른 동일한 단부 상에 위치되고 비전도성 재료에 의해 분리된 이종 금속을 갖는 섭취 가능한 식별자의 다른 양태의 블록도를 도시한다.
도 7은 본 발명의 일 양태에 따른 도 9의 섭취 가능한 식별자가 전도성 액체와 접촉하고 활성 상태에 있을 때 전기 전도성 유체를 통한 이온 전달 또는 전류 경로를 도시한다.
도 7a는 본 개시의 일 양태에 따른 도 7의 이종 재료의 표면의 분해도를 도시한다.
도 8은 본 개시의 일 양태에 따른 pH 센서 유닛을 갖는 도 5의 섭취 가능한 식별자를 도시한다.
도 9는 본 개시의 일 양태에 따른 도 5 및 도 6의 시스템에서 사용되는 제어 디바이스의 일 양태의 블록도이다.
도 10은 본 개시의 일 양태에 따른 제1 인덕터 컴포넌트를 도시한다.
도 11은 본 개시의 일 양태에 따른 제2 인덕터 컴포넌트를 도시한다.
도 12는 본 개시의 일 양태에 따른 전도성 통신 컴포넌트 및 인덕터 컴포넌트를 포함하는 섭취 가능한 식별자를 도시한다.
도 13은 본 개시의 일 양태에 따른 도 12에 도시된 섭취 가능한 식별자의 측 단면도를 도시한다.
도 14는 본 개시의 일 양태에 따른 도 4a 및 도 4b에 도시된 섭취 가능한 식별자의 일 양태를 도시한다.
도 15는 본 개시의 일 양태에 따른 도 12-13에 도시된 섭취 가능한 식별자의 일 양태를 도시한다.
도 16은 본 발명의 일 양태에 따른 집적 회로 및 분리된 기판 상에 형성된 분리된 인덕터 컴포넌트를 포함하는 섭취 가능한 식별자를 도시한다.
도 17은 본 개시의 일 양태에 따른 비전도성 막 상에 형성된 인덕터를 포함하는 섭취 가능한 식별자를 도시한다.
도 18은 본 개시의 일 양태에 따른 이종 재료가 집적 회로 상에 증착된(deposited) 후에 도 13에 도시된 이종 재료 중 하나 또는 둘 모두에 형성된 인덕터를 포함하는 섭취 가능한 식별자를 도시한다.
도 19는 본 개시의 일 양태에 따른 인덕터 및 단일 단부 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 20은 본 개시의 일 양태에 따른 인덕터 및 푸시-풀 H-브리지 유형 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 21은 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 단일 영역에 제공되는 인덕터 및 단일 단부 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 21a는 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 2개의 영역으로 나눠지는 인덕터 및 단일 단부 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 22는 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 단일 영역으로 제공되는 인덕터 및 푸시-풀 H-브리지 유형 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 22a는 본 개시의 일 양태에 따른 제1 금속층이 2개의 영역으로 나눠지고 제2 금속층이 2개의 영역으로 나누어지는 인덕터 및 푸시-풀 H-브리지 유형 인덕터 구동기 회로를 포함하는 섭취 가능한 식별자의 개략도이다.
도 23은 본 개시의 일 양태에 따른 유도성 소자 또는 섭취 가능한 식별자 집적 회로의 유도성 소자로서 이용될 수 있는 절연 서브 구조 상에 형성된 인덕터 구조를 도시한다.
도 24는 본 개시의 일 양태에 따른 다층 유도성 소자 또는 섭취 가능한 식별자 집적 회로의 유도성 소자로서 이용될 수 있는 절연 서브 구조 상에 형성된 인덕터 구조를 도시한다.
도 25는 본 개시의 일 양태에 따른 2층 2포트 인덕터 구성을 도시한다.
도 26은 본 개시의 일 양태에 따른 도 25에 도시된 2층 2포트 인덕터의 다이어그램이다.
도 27은 본 개시의 일 양태에 따른 도 25 및 도 26에 도시된 2층 2포트 인덕터의 개략도이다.
도 28은 본 개시의 일 양태에 따른 4층 2포트 인덕터 구성을 도시한다.
도 29는 본 개시의 일 양태에 따른 도 28에 도시된 4층 2포트 인덕터(612)의 다이어그램이다.
도 30은 본 개시의 일 양태에 따른 도 28 및 도 29에 도시된 4층 2포트 인덕터의 개략도이다.
도 31은 본 개시의 일 양태에 따른 n층 n포트 인덕터 구성을 도시한다.
도 32는 본 개시의 일 양태에 따른 도 31에 도시된 n층 n포트 인덕터의 다이어그램이다.
도 33은 본 개시의 일 양태에 따른 도 31 및 도 30에 도시된 n층 n포트 인덕터의 개략도이다.
도 34는 본 개시의 일 양태에 따른 중앙 탭 연결 구성을 갖는 대칭 2층 3포트 인덕터를 도시한다.
도 35는 본 개시의 일 양태에 따른 도 34에 도시된 중앙 탭 접속부를 갖는 대칭 2층 3포트 인덕터의 다이어그램이다.
도 36은 본 개시의 일 양태에 따른 도 34 및 도 35에 도시된 인덕터의 개략도이다.
도 37은 본 개시의 일 양태에 따른 공진(발진) 인덕터 구동기 회로의 개략도이다.
도 38은 본 개시의 일 양태에 따른 임펄스 인덕터 구동기 회로의 블록도이다.
도 39는 본 개시의 일 양태에 따른 도 38에 도시된 임펄스 인덕터 구동기 회로의 개략도이다.
도 40은 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 배터리 전압 더블러 회로의 블록도이다.
도 41은 본 개시의 일 양태에 따른 도 40에 도시된 각각의 전압 더블러 회로 스테이지의 개략도이다.
도 42는 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 펄스 발생기 회로의 개략도이다.
도 43은 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 인덕터 방전 회로(726)의 간소화된 개략도이다.
도 44는 본 개시의 일 양태에 따른 도 38-43에 도시된 임펄스 인덕터 구동기 회로에 의해 발생될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 45는 본 개시의 일 양태에 따른 도 44에 도시된 임펄스 통신 프로토콜의 희소한 임펄스 템플릿 및 셀프-컨볼루션(self-convolution) 다이어그램이다.
도 46은 본 개시의 일 양태에 따른 도 44에 도시된 임펄스 함수의 송신 주파수를 식별하기 위해 이용될 수 있는 가변 템플릿 다이어그램이다.
도 47은 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 전압 모드 수신기를 도시한다.
도 48은 본 개시의 일 양태에 따른 수신 인덕터로부터의 임펄스 응답의 그래픽 표현이다.
도 49는 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 전압 모드 수신기를 도시한다.
도 50은 본 개시의 일 양태에 따른 전류 모드 수신기를 도시한다.
도 51은 본 개시의 일 양태에 따른 다른 수신기 회로를 도시한다.
도 52는 본 개시의 일 양태에 따른 서로에 대해 직교하여 이격된 수신 인덕터 및 대응하는 수신기를 포함하는 수신기 구성을 도시한다.
도 53은 본 개시의 일 양태에 따른 직교하여 이격된 수신 인덕터 및 대응하는 수신기를 포함하는 수신기 구성을 도시한다.
도 54는 본 개시의 일 양태에 따른 다수의 수신기 인덕터(L1-Ln) 및 다수의 수신기(RX1-RXn)를 포함하는 수신기 구성을 도시한다.
도 55는 본 개시의 일 양태에 따른 다른 수신기 회로를 도시한다.
도 56은 본 개시의 일 양태에 따른 임펄스 송신 스펙트럼의 플롯이다.
도 57은 본 개시의 일 양태에 따른 도 38-43에 도시된 임펄스 인덕터 구동기 회로에 의해 발생될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 58은 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 59는 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신될 수 있는 임펄스 통신 프로토콜의 타이밍 및 극성도이다.
도 60은 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신된 40 비트 패킷이다.
도 61은 본 개시의 일 양태에 따른 도 47-53에 도시된 수신기 회로에 의해 수신된 패킷의 미세 스펙트럼이다.
도 62는 펄스들의 "0" 칩 시퀀스의 예를 도시하는 플롯 및 "1"칩 시퀀스의 펄스의 예를 도시하는 플롯이다.
도 63은 주파수 및 정렬 모두가 어떻게 발견되는지를 도시하는, 템플릿과 상관되는 결합된 (0 + 1) 데이터의 플롯을 도시한다: 가장 높은 피크가 양자 모두를 결정한다.
도 64는 이전 플롯에서의 "A" 서브 칩 및 "B" 서브 칩의 그래픽 표현을 도시한다.
도 65는 위의 설명에 따라 서브 칩 A 및 B를 결합하는 것이 "0" 칩 = [A B] 및 "1" 칩 = [B A]를 생성하는 방법을 도시하는 플롯이다.
도 66은 결합된 슬라이스가 SNR = 5000으로 어떻게 보이는지 도시하는 플롯이다.
도 67은 "A" 서브 칩 및 "B" 서브 칩을 합함으로써 생성되고 정확한 주파수 및 패킷의 시작 지점을 발견하기 위해 디코딩에 사용되는 템플릿 플롯을 도시한다.
도 68은 최상의 매칭의 결합된 슬라이스: 템플릿 컨볼루션 합 대 슬라이스 넘버에 대한 통상적인 저잡음 컨볼루션의 플롯을 도시한다.
도 69는 각각의 가정된 주파수 대 가정된 주파수에 대한 최대 컨볼루션 값의 플롯 인 SNR = 5000을 갖는 스펙트럼의 플롯을 도시한다.
도 70은 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 "A" 서브 칩 스코어를 도시한다:(X축: 슬라이스 넘버, Y축: 상관 값).
도 71은 A 칩 스코어의 패킷의 시작에서 확대된 도면을 도시한다:(X축: 슬라이스 넘버, Y축: "A 템플릿" 값에 대한 상관).
도 72는 A 서브 칩 및 B 서브 칩 상관 값을 함께 도시하는 도면이다.
도 73은 슬라이스 넘버의 함수로서 "0" 칩 값의 플롯을 도시한다.
도 74는 슬라이스 넘버의 함수로서 0 칩 스코어 및 1 칩 스코어 모두의 플롯을 도시한다.
도 75는 비트 길이 스코어 대 슬라이스 넘버의 플롯을 도시한다.
도 76은 2개의 라인을 갖는 저잡음 패킷의 플롯을 도시한다: 더 깊게 떨어지는 라인은 비트 길이 스코어이고, 더 얕은 라인은 해석된 비트 값이다.
도 77은 상이한 신호대 잡음비에서 최적으로 결합된 슬라이스의 4가지 플롯을 도시한다.
도 78은 "bestThisSums"의 다양한 플롯을 도시하는데, 이것은 다양한 SNR에 대해 "템플릿"과 컨볼루션된 "최적의 합"이다.
도 79는 상이한 SNR에서의 다양한 스펙트럼 플롯을 도시한다.
도 80은 이들 다양한 레벨의 SNR에서 패킷을 성공적으로 디코딩하는데 사용된 비트 길이 스코어를 도시한다.
도 81은 추가 스파이크 프로토콜을 위한 처음 4개의 "A" 칩을 도시한다.
도 82는 심볼당 240 칩을 가정하여 송신된 신호의 플롯을 도시한다.
도 83은 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 "A" 서브 칩 스코어를 도시한다.
도 84는 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 F 칩 스코어를 도시한다.
도 85는 모든 A에서 W 칩 스코어 대 슬라이스 넘버의 플롯을 도시한다.
도 86은 심볼 길이 스코어 각각 대 슬라이스 넘버의 플롯을 도시한다.
도 87은 저잡음(-5.5dB) 패킷을 도시하는 플롯이다.
도 88은 올바른 주파수의 저잡음 예를 도시하며, 심볼 길이 슬라이스의 제1 결합된 슬라이스를 도시한다.
도 89는 심볼 길이 슬라이스의 제2 결합된 슬라이스 합을 도시한다.
도 90은 각각 2개의 표시된 플롯에서 잡음이 존재할 때 동일한 제1 슬라이스 및 제2 슬라이스 합의 2개의 플롯을 도시한다.
도 91은 심볼 길이 슬라이스에 사용되는 템플릿을 도시한다.
도 92는 도 91에 도시된 템플릿과 플롯(2270)에 도시되어진 결합된 슬라이스의 컨볼루션을 도시한다.
도 93은 도 91에 도시된 템플릿과 플롯(2280)에 도시되어진 결합된 슬라이스의 컨볼루션을 도시한다.
도 94는 스펙트럼: 주파수의 함수로서 심볼 길이 슬라이스 각각에 대한 2개의 피크의 크기의 합을 도시한다. 도 95는 프레임 길이 스트레치/스퀴즈(stretch/squeeze) 분석 및 심볼 길이 스트레치/스퀴즈 분석 모두에 대한 스펙트럼을 도시한다.
도 96은 잡음이 많은 경우의 결과를 도시하며, 여기서 플롯은 주파수의 함수로서 프레임 길이 슬라이스에 대한 스펙트럼과 SNR = -13.5dB를 보여준다.
도 97은 주파수의 함수로서 프레임 길이 슬라이스에 대한 스펙트럼을 도시하는데, 여기서 SNR은 -17.5dB이지만 심볼당 단지 120 칩이다.
도 98은 플롯(2280)(도 90 참조)에서와 동일한 제2 슬라이스, 동일한 데이터이나, 10단위 높은 주파수이다.
도 99는 심볼 길이 슬라이스의 제2 슬라이스를 도시하며, SNR = 7dB이지만, 주파수는 501 대신 551단위이다.
도 100은 검출기로부터 9인치에 있는 센서 에뮬레이터에 대한 거친 주파수 스펙트럼의 플롯을 도시한다.
도 101은 검출기로부터 9인치에 있는 센서 에뮬레이터에 대한 미세 주파수 스펙트럼의 플롯을 도시한다.
도 102는 소스로부터 9인치에서의 검출기로부터 결합된 프레임 길이 슬라이스의 플롯을 도시한다.
도 103은 소스로부터 9인치에서 수집된 데이터를 사용하여 BestSum을 도시하는 플롯이다.
도 104는 소스로부터 9인치에서 수집된 데이터를 사용하여 패킷 심볼 및 강도를 도시하는 플롯이다.
도 105는 검출기로부터 24인치에 있는 센서 에뮬레이터에 대한 거친 주파수 스펙트럼을 도시하는 플롯이다.
도 106은 검출기로부터 24인치에 있는 센서 에뮬레이터의 미세 주파수 스펙트럼 P3SS2를 도시한다.
도 107은 검출기로부터 24인치에 있는 센서 에뮬레이터의 미세 풀 프레임 주파수 스펙트럼을 도시한다.
도 108은 소스로부터 24인치 떨어진 곳에서 수신된 신호에 가장 잘 맞는 템플릿과 함께 최상의 풀 프레임 슬라이스 플롯을 도시한다.
도 109는 소스로부터 24인치에서 수집된 데이터에 대한 bestSums(결합된 슬라이스와 템플릿의 컨볼루션 결과) 결과를 도시하는 플롯이다.
도 110은 소스로부터 24 인치에서 수집된 데이터에 대한 심볼 값 및 패킷 결과를 도시하는 플롯이다.
도 111은 소스로부터 24인치에서 수집된 데이터를 사용하여 BestSum을 도시하는 플롯이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면을 참조한다. 도면에서, 유사한 심볼 및 참조 문자는 통상적으로 문맥이 달리 지시하지 않는 한 여러 뷰에 걸쳐 유사한 컴포넌트를 식별한다. 상세한 설명, 도면, 및 청구 범위에 설명된 예시적인 양태는 제한하려는 것이 아니다. 본 명세서에 제시된 주제의 취지 또는 범위를 벗어나지 않으면서, 다른 양태가 활용될 수 있고, 다른 변경이 이루어질 수 있다.
전자기 신호를 사용하여 섭취 가능한 식별자를 감지하고 검출하는 다양한 양태를 자세히 설명하기 전에, 본 명세서에 개시된 다양한 양태는 첨부된 도면 및 설명에 도시된 부품의 구성 및 배열의 세부 사항에 대한 그들의 응용 또는 사용에 제한되지 않는다는 것에 유의해야 한다. 오히려, 개시된 양태는 다른 양태, 변형, 및 수정에 배치되거나 통합될 수 있으며, 다양한 방식으로 실시되거나 수행될 수 있다. 따라서, 본 명세서에 개시된 전자기 신호를 사용하여 섭취 가능한 식별자를 감지 및 검출하는 양태는 본질적으로 예시적인 것이며, 그 범위 또는 그 응용을 제한하려는 것이 아니다. 또한, 달리 언급하지 않는 한, 본 명세서에 이용된 용어 및 표현은 독자의 편의를 위해 양태를 설명하기 위해 선택되었으며, 그 범위를 제한하지 않는다. 또한, 개시된 양태, 양태의 표현, 및/또는 예 중 임의의 하나 이상이 임의의 하나 이상의 다른 개시된 양태, 양태의 표현, 및/또는 예와 제한없이 결합될 수 있다는 것을 이해해야 한다.
또한, 이하의 설명에서, 전방, 후방, 내측, 외측, 상부, 하부 등과 같은 용어는 편의상의 단어이며 제한 용어로 해석되어서는 안 된다는 것을 이해해야 한다. 본 명세서에서 사용된 용어는 본 명세서에 기술된 디바이스 또는 그 일부가 다른 방향으로 부착되거나 이용될 수 있는 한 제한하려는 것이 아니다. 도면을 참조하여 다양한 양태가 보다 상세하게 설명될 것이다.
전술한 바와 같이, 섭취 가능한 식별자를 검출하는 종래의 수단은 피부 상의 두 지점에 습윤 접촉을 하고 섭취 가능한 식별자를 활성화시킨 후 환자의 신체를 통해 흐르는 전도성 전류에 의해 유도된 전압 차이를 측정하는 것을 포함한다. 약한 신호 레벨과 강한 배경 잡음이 전도성 전류 기술을 제한할 수 있고, 섭취 가능한 식별자로부터의 신호를 검출하고 디코딩하는 것을 어렵게 하고 계산 집약적이게 할 수 있다. 또한, 종래의 감지 및 검출 기술에서는 수신기가 복부로부터 예를 들어 목, 흉부 또는 가슴, 팔, 손목, 허벅 다리 또는 다리와 같은 위치로 멀리 이동함에 따라 신호가 흐려진다.
일반적인 개관
다양한 양태에서, 코일, 나선, 또는 나사선의 형상의 와이어와 같은 전기 도체의 형태의 전자기 코일이 전자기 신호를 발생시키기 위해 이용될 수 있다. 전자기 코일에서 발생된 전류는 인덕터 및 센서 코일과 같은 디바이스의 자기장과 상호 작용한다. 전류가 코일의 와이어를 통과하여 자기장을 발생시키거나, 반대로 코일의 내부를 통해 외부 시변 자기장이 도체에서 EMF(전압)를 생성한다. 아래에서 보다 상세하게 설명되는 바와 같이, 전자기 신호는 능동 소자 영역을 포함하는 반도체 기판 상에 형성된 인덕터에 의해 발생될 수 있다. 인덕터의 전도성 소자는 예를 들어 반도체 기판 또는 유리 기판 위에 놓인 유전체층 상에 형성될 수 있다. 전도성 소자는 예를 들어 평면 나선과 같은 원하는 형상으로 패터닝되고 에칭될 수 있다. 인덕터 아래의 기판 영역은 유도성 Q 팩터를 낮추기 위해 제거될 수 있다. 현재의 무선 통신 혁명과 소형 무선 통신 디바이스의 필요성은 무선 통신 전자 디바이스의 최적화 및 소형화에 중점을 두고 있다. 수동 컴포넌트(예컨대 인덕터, 커패시터, 및 변압기)는 이들 소자의 동작에 필수적인 역할을 하므로, 이러한 수동 컴포넌트의 크기를 줄이고 성능 및 제조 효율성을 개선하기 위한 노력을 기울여 왔다.
개별 인덕터 및 커패시터는 주파수 의존 효과를 제공하기 위해 발진기, 증폭기, 및 신호 필터와 같은 교류 및 무선 주파수 응용에 이용되는 수동 전자기 컴포넌트이다. 구체적으로, 인덕터 양단의 전압은 인덕턴스와 인덕터를 통과하는 전류의 시간 미분의 곱의 함수이다. 종래의 인덕터는 강자성 또는 절연 재료로 구성된 코어를 둘러싸는 복수의 권선을 포함한다. 인덕터 코어는 필요하지 않지만, 예를 들어 강자성 코어를 사용하면 인덕턴스 값이 증가한다. 인덕턴스는 또한 코일 턴(turn)의 수(구체적으로, 인덕턴스는 턴의 제곱에 비례함)와 코어 영역의 함수이다. 종래의 개별 인덕터는 나사선(솔레노이드 형상이라고도 함) 또는 토로이드(toroid)로 형성된다. 코어는 통상적으로 복수의 자기 도메인을 포함하는 철, 코발트, 또는 니켈(또는 강자성 합금)으로 형성된다. 인덕터에 공급되는 전류는 코어 재료에 자기장을 유도하여 도메인 정렬을 발생시키고 결과적으로 재료 투자율을 증가시켜 인덕턴스를 증가시킨다.
반도체 산업의 발전은 수년에 걸쳐 점점 더 소형화된 고성능 디바이스를 제조하는 데 집중되었다. 반도체 회로 설계 및 제조의 한 가지 과제는 고성능 커패시터 및 인덕터를 반도체 소자에 집적하는 것이다. 이상적으로, 이들 컴포넌트는 반도체 제조 기술 분야에서 통상적인 방법 및 절차를 사용하여 반도체 기판의 비교적 작은 표면 영역 상에 형성된다. 그러나, 능동 소자의 피처 크기 및 선폭과 비교하여, 인덕터 및 커패시터는 크며 통상적으로 피치 크기가 서브 미크론 범위인 반도체 소자에 쉽게 통합되지 않는다. 인덕터는 예를 들어 반도체 기판보다는 유리 기판 상에 형성될 수 있음을 이해할 것이다.
반도체 또는 유리 기판 표면 상에 형성된 대부분의 인덕터는 나선 형상을 가지며, 여기서 나선형 평면은 기판 표면에 평행하다. 기판 표면 상에 형성된 전도성 재료의 층을 마스킹, 패터닝, 및 에칭하는 것과 같은 나선형 인덕터를 형성하기 위한 많은 기술이 알려져 있다. 다수의 상호 연결된 나선형 인덕터가 또한 원하는 유도 특성을 제공하고 및/또는 제조 공정을 단순화하도록 형성될 수 있다. 예를 들어, 다중층 나선형 인덕터를 설명하는 미국 특허 제6,429,504호 및 각각의 층이 2개 이상을 포함하는 복수의 층으로 형성된 높은 Q 인자를 갖는 고가의 인덕터를 개시하는 미국 특허 제5,610,433호를 참조한다. 다양한 층의 코일은 예를 들어 전류가 동일한 방향으로 인덕터를 통해 흐르도록 직렬로 상호 연결된다.
중요한 인덕터 성능 지수인 Q(또는 품질 계수)는 유도성 리액턴스 대 저항의 비율로 정의된다. 높은 Q 인덕터(예를 들어, 저 저항을 가짐)는 인덕터 공진 주파수에서 피크가 일어나는 입력 신호 주파수의 함수로서 좁은 Q 피크를 나타낸다. 높은 Q 인덕터는 좁은 대역폭으로 동작하는 주파수 의존 회로에서 사용하기 위해 특히 중요하다. 예를 들어, 발진기에서 동작하는 인덕터의 Q를 높이면 발진기 위상 잡음이 감소하고 발진기 주파수가 더 좁은 주파수 대역으로 제한된다. Q 값은 인덕터 저항의 역함수이기 때문에, 저항을 최소화하는 것이 Q를 증가시킨다. 저항을 최소화하기 위한 하나의 알려진 기술은 인덕터를 형성하는 전도성 재료의 단면적을 증가시킨다.
본 개시의 다양한 양태는 종래의 전도성 전류에 기초한 섭취 가능한 식별자 검출 기술에 대한 대안적인 물리적 현상을 이용한다. 일 양태에서, 예를 들어, 본 개시는 신체의 표면 내에서 또는 신체 표면 상에서 보다 쉽게 이동하는 섭취 가능한 식별자에 의해 위액에 유도된 전류에 의한 전자기장의 발생을 이용하여 섭취 가능한 식별자를 감지 및 검출하는 기술을 제공한다. 수신 장치, 즉 인덕터와 같은 안테나가 전자기장을 수신하여 이를 전압으로 변환하기 위해 이용될 수 있다. 그 다음에, 이러한 전압은 이산 또는 집적 전자기기와 같은 임의의 적절한 수단에 의해 수신될 수 있다. 예를 들어 신체 영역 통신 기술에 대한 논의에 대해서는 <Wang, Jianqing, Qiong Wang, Body Area Communications: Channel Modeling, Communication Systems, and EMC. Singapore: John Wiley & Sons Singapore Pte. Ltd., 2013>를 참조하라.
전자기장 수신기가 인접한 환자로부터의 신호를 포착하지 못하도록 방향성을 위해, 자기 차폐물이 수신 안테나(예를 들어, 인덕터) 위에 배치될 수 있다. 차폐물과 신체 사이에 안테나를 국한시킴으로써, 수신기는 신체에서 움직이는 필드 만을 수신한다. 향상예로서, 차폐물은 위성 접시 안테나에서 행해지는 것처럼 신호 강도를 향상시키기 위해 안테나(인덕터)가 초점에 배치된 포물면으로 만들 수 있다.
도 1은 본 개시의 일 양태에 따른 전자기장 기반 감지 및 검출 시스템(100)을 도시한다. 도 1은 최근에 섭취 가능한 식별자(104)를 삼킨 개인(102)을 도시한다. 아래에 보다 상세히 설명되는 바와 같은 섭취 가능한 식별자(104)는 개인(102)의 위장에 있는 위장액과 접촉할 때 인코딩된 전자기 신호를 발생시킨다. 인코딩된 전자기 신호가 많은 변수를 나타내도록 구성될 수 있지만, 일 양태에서, 인코딩된 전자기 신호는 섭취 가능한 이벤트를 나타낸다. 일 양태에서, 섭취 가능한 이벤트는 다른 변수들 중에서 약물 투약량, 투약 유형, 또는 투약량, 또는 이들의 조합을 취하는 개인(102)과 연관될 수 있다.
시스템(100) 구현은 많은 변형을 포함할 수 있다. 예를 들어, 일 양태에서, 도 4-9와 관련하여 기술된 바와 같은 섭취 가능한 식별자가 이용될 수 있다. 이 구현예에서, 섭취 가능한 식별자는 전기 전도성 유체와 접촉할 때 전력이 공급되고, 그 다음에 예를 들어 인덕터 안테나에 의해 검출될 수 있는 전자기장을 발생시킨다. 이 기술은 전자기장이 피부 표면 상의 전류 전도와 비교하여 환자의 피부 표면 상에서 보다 양호하게 전파되는 경향이 있기 때문에 유리하다. 피부 표면 상의 전자기장은 N개의 권선을 갖는 인덕터 안테나(여기서 N은 정수) 및 임의적으로 감도를 증가시키는 페라이트 코어로 태핑될 수 있다. 개인(102)의 신체가 전자기장의 전파를 돕기 때문에, 시스템(100)은 예를 들어 섭취 가능한 식별자(104) 및/또는 수신기(106, 108, 110, 112, 114, 116, 118, 150, 152)의 인덕터 안테나의 위치 및 배치에 부가된 융통성을 제공한다.
다른 양태에서, 섭취 가능한 식별자는 섭취 가능한 식별자 회로에 의해 발생된 신호를 증폭하기 위한 증폭기를 포함할 수 있다. 인덕터 권선은 섭취 가능한 식별자의 동일한 집적 회로 상에 제공될 수 있다. 또 다른 양태에서, 인덕터 권선은 섭취 가능한 식별자(예를 들어, 스커트) 상에 위치한 이종 재료로 만들어진 전극 사이에 삽입된 비전도성 막 상에 인쇄될 수 있다. 다른 양태에서, 인덕터 안테나는 비전도성 막 또는 집적 회로 상에 전도성 소화 가능한(digestible) 재료를 사용하여 인쇄될 수 있다. 다른 양태에서, 인덕터 권선은 분리된 집적 회로로서 추가될 수 있고 섭취 가능한 식별자 회로에 연결될 수 있다. 또한, 시스템(100)은 예를 들어 100kHz 내지 1MHz와 같은 다양한 주파수에서 동작할 수 있으며, 이는 송신기 인덕터 및 수신기 인덕터 안테나의 사이즈를 줄이는 기회를 제공할 수 있다. 상위 주파수 한계는 개인(102)의 신체가 전자기 에너지를 흡수하기 시작하는 임계치에 의해 검출될 수 있다. 이러한 상위 주파수 임계치는 제한없이 약 400MHz일 수 있다. 다른 구현예에서, 동작 주파수는 예를 들어 10MHz 내지 1GHz 중에서 선택될 수 있다.
다양한 양태에서, N개의 턴을 갖는 인덕터가 섭취 가능한 식별자 집적 회로의 두 측면 상에 위치될 수 있다. 여기(excitation)는 신호 강도를 높이거나 2배로 높이기 위해 한 쪽은 양수이고 다른 한쪽은 음수일 것이다. 섭취 가능한 식별자는 다수의 송신기 및 다수의 인덕터, 또는 멀티플렉서를 통한 다수의 인덕터에 연결된 단일 송신기, 또는 멀티플렉서를 통해 2개 이상의 커패시터와 같은 다수의 튜닝 소자에 연결된 단일 송신기 및 단일 인덕터의 추가에 의해 단일 주파수보다는 다수의 주파수로 송신하도록 구성될 수 있다. 다른 양태에서는, 예를 들어 페라이트 인덕터와 같은 자기 재료가 섭취 가능한 식별자 집적 회로에 증착되거나 추가되어 송신 인덕터의 인덕턴스를 증가시킬 수 있다. 다른 양태에서, 섭취 가능한 식별자 전극이 인덕터의 형상으로 형성될 수 있다.
다른 양태에서, 섭취 가능한 식별자는 모바일 전화, 셀룰러 전화, 또는 스마트 폰과 같은 모바일 원격 통신 디바이스에 직접 통신하여 증가된 신호 강도의 이용 가능성 및 데이터 보안 고려 사항을 제공하도록 구성될 수 있다.
섭취 가능한 식별자(104)에 의해 방출된 전자기 신호는 개인(102)과 연관된 수신기에 의해 검출될 수 있다. 다양한 양태에서, 섭취 가능한 식별자(104) 및 임의의 수신기(106, 108, 110, 112, 114, 116, 118, 150, 152)는 단방향 및 일부의 경우 양방향 통신을 위해 구성될 수 있다. 수신기(106, 108, 110, 112, 114, 116, 118, 150, 152)는 섭취 가능한 식별자(104)를 감지하고 검출하도록 구성될 수 있고, 개인(102)의 신체에 또는 신체 외부에 위치될 수 있다. 따라서, 수신기(106, 108, 110, 112, 114, 116, 118, 150, 152)는 개인(102)의 신체에 위치하여 개인(102)에게 부분적으로 또는 전체적으로 이식될 수 있고, 또는 개인(102)의 근위에 위치하여 수신기가 비교적 약한 전자기 신호를 용이하게 검출할 수 있다.
일 양태에서, 수신기(106)는 패치 내에 위치되어 개인(102)의 복부 또는 개인(102)의 하부 신체에 부착되어, 섭취 가능한 식별자가 개인(102)에 의해 섭취된 후에 섭취 가능한 식별자(104)를 감지 및 검출할 수 있다. 다른 양태에서, 수신기(108)는 패치 내에 위치되어 개인(102)의 흉부, 가슴, 또는 상체 부분에 부착될 수 있다. 또 다른 양태에서, 수신기(116)는 패치 또는 목걸이 상에 위치될 수 있고 개인(102)의 목 또는 목구멍 또는 머리 위 또는 근위의 다른 장소 근처 또는 주위에 착용될 수 있다. 다른 양태에서, 수신기(110)는 예를 들어 팔 밴드 내에 위치되어 어깨 근처의 개인(102)의 상부 팔 주위에 착용될 수 있다. 다른 양태에서, 수신기(112)는 시계에 위치되어 개인(102)의 손목 주위에 착용될 수 있다. 또 다른 양태에서, 수신기(152)는 손목 밴드 내에 위치되어 개인(102)의 손목 주위에 착용될 수 있다. 또 다른 양태에서, 수신기(150)는 벨트 내에 위치되어 개인(102)의 허리 둘레에 착용될 수 있다. 다른 양태에서, 수신기(114)는 발목 밴드에 위치되어 개인(102)의 발목 주위 또는 개인(102)의 다리 상의 다른 위치에 착용될 수 있다. 다양한 다른 양태에서, 수신기는 개인(102) 상에 어느 곳이든지 또는 개인(102)의 근위에 위치될 수 있다. 다른 양태에서, 수신기(118)는 신체로부터 떨어져 있지만 개인(102)에 근접하여 위치될 수 있다. 예를 들어, 수신기(118)는 개인(102)이 착용하는 의복(122)의 주머니(120) 내에 위치될 수 있다.
개인(102)의 신체에 직접 연결되는 수신기(106, 108, 116)는 수신기(106, 108, 116)의 피부 접촉 표면에 도포된 접착제에 의해 부착될 수 있다. 개인의 팔 또는 손목 주위에 배치된 수신기(110, 112, 152)는 수신기(110, 112, 152)를 제 위치에 유지하기 위한 밴드 또는 스트랩을 포함할 수 있다. 일 양태에서, 수신기(112)는 손목 시계와 유사한 폼 팩터를 가질 수 있다. 수신기(118)는 개인(102)이 착용하는 의복(122)의 주머니(120) 내에 느슨하게 위치될 수 있다. 수신기(150)는 벨트와 같이 허리 둘레에 착용될 수 있다.
섭취 가능한 식별자를 감지하고 검출하기 위한 시스템의 현재 구현예에서, 저에너지 전자기 신호는 전자기 신호에 의해 운반되는 정보의 프라이버시를 유지하기 위해 개인(102)의 신체를 넘어 필드의 전파를 제한하도록 요구될 수 있다.
다양한 양태에서, 개인(102)의 신체 외부의 소스로부터 전자기파로부터 수신기를 차폐하기 위해 전자기 차폐물 또는 "캔(can)"이 수신기 인덕터 안테나 위에 위치될 수 있다. 몇몇 양태에서, 차폐물은 개인의 신체로부터 전자기장을 수신기 인덕터 안테나로 집중시키기 위해 포물선 모양의 반사기로서 형성될 수 있다. 다른 양태에서, 2개의 인덕터는 전자기 신호의 불균일한 수신을 제공하기 위해 섭취 가능한 식별자 상에 서로에 대해 수직하는 또는 직교하는 방향으로 위치될 수 있다. 다이폴 안테나 또는 패치 안테나와 같은 다른 형태의 안테나가 인덕터 안테나 이외에도 수신기 기술에 이용될 수 있다.
도 2는 본 개시의 일 양태에 따른 섭취 가능한 식별자(104)를 삼킨 개인(102)을 도시한다. 섭취 가능한 식별자(104)가 통상적으로 위(132)에서 발견되는 전해질 유체에 잠길 때, 내부 부분 배터리가 활성화되어 섭취 가능한 식별자(104)의 전기 회로에 에너지를 공급한다. 도시된 바와 같이, 섭취 가능한 식별자(104)는 개인(102)의 신체(130)에 전자기장(136)을 송신한다. 섭취 가능한 식별자(104)는 전자기장(136)의 주파수를 설정하기 위한 공진 회로 내의 인덕터를 포함한다. 전자기장(136)은 신체(134)를 통해 전파되고 신체(130)의 복부 근처에 위치한 수신기(106)에 의해 검출될 수 있는 신체(130)의 표면 상으로 전파한다. 수신기(106)는 전자기장(134)을 검출하기 위한 인덕터 안테나를 포함한다. 섭취 가능한 식별자(104)는 전자기장(134)을 섭취 가능한 식별자(104)에 프로그래밍된 정보로 인코딩하기 위한 회로를 포함한다.
도 3은 도 1 및 도2와 관련하여 논의된 섭취 가능한 식별자(104)와 같은, 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 수신기(106)를 도시한다. 수신기(106)는 섭취 가능한 식별자로부터 수신되어진 인코딩된 전자기 신호를 처리하기 위한 공진 회로(140) 및 수신기 전자 기기(142)를 포함한다. 공진 회로(140)는 동작 주파수에서 공진하도록 인덕터 안테나(144) 및 튜닝 커패시터(146)를 포함할 수 있다.
섭취 가능한 식별자에 의한 송신
도 4a 및 도 4b는 본 개시의 일 양태에 따른 전기 절연 소자((208)를 포함하는 섭취 가능한 식별자(200)의 다양한 뷰를 도시한다. 전기 절연 소자(208)는 집적 회로(202)의 외부 에지를 넘어 연장된다. 도 4b는도 4a에 도시된 식별자(200)의 평면도이다. 도 4a에 도시된 바와 같이, 집적 회로(202)는 제1 재료로 구성된 상부 전극(204) 및 제2 재료로 구성된 하부 전극(206)을 포함하며, 여기서 제1 및 제2 재료는 상이하고 상이한 전기 화학적 전위를 갖는다. 도 4b에 도시된 바와 같이, 전기 절연 소자(208)는 디스크 형상을 갖는다. 도 4a 및 도 4b를 참조하면, 상부 전극(204) 및 하부 전극(206) 그리고 집적 회로(202)는 디스크 형상의 전기 절연 소자(208)의 중앙에 또는 그 중앙에 근접하여 위치된다. 전기 절연 소자(208)의 에지로부터 집적 회로(202) 및 전극(204, 206)의 둘레까지의 거리는 변할 수 있고, 특정 양태에서는 1.0mm 이상, 예컨대 5.0mm 이상을 포함하고 10mm 이상을 포함하며, 0.05mm 이상, 예를 들어 0.1mm 이상이며, 여기서 거리는 특정 양태에서 100mm를 초과하지 않을 수 있다. 인덕터 또는 유도성 소자는 집적 회로(202) 상에서 이용 가능한 표면적에 비해 더 큰 이용 가능한 표면적을 이용하여 전기 절연 소자(208) 상에 배치될 수 있다.
도 4a 내지 도 4b에 도시된 예에서, 상부 및 하부 전극(204, 206)은 평면 형상을 갖는다. 그러나, 다른 양태에서, 전극(204, 206)은 임의의 편리한 형상, 예를 들어 정사각형, 디스크형 등, 평면, 또는 다른 형성을 가질 수 있다. 디스크 형상의 전기 절연 소자(208)는 평면 디스크 구조를 가지며, 여기서 전기 절연 소자(208)의 에지는 평면 상부 전극(204) 및 하부 전극(206)과 집적 회로(202)의 에지를 넘어 연장된다. 도시된 예에서, 전기 절연 소자(208)의 반경은 상부 전극(204) 및 하부 전극(206)의 반경보다, 예를 들어 1mm 이상, 예컨대 10mm 이상만큼 크다.
임의의 주어진 예에서, 전기적 절연 요소(208)는 전극(204, 206) 또는 집적 회로(202)의 에지를 넘어 연장되거나 연장되지 않을 수 있음에 유의한다. 예를 들어, 도 4a 내지 도 4b에 도시된 바와 같이, 전기 절연 소자(208)는 집적 회로뿐만 아니라 상부 및 하부 전극(204, 206)의 에지를 넘어 연장된다. 그러나, 다른 예에서, 전기 절연 소자(208)는 전극들 중 하나, 예를 들어, 하부 전극(206)의 에지에 상응하는 에지를 한정할 수 있어서, 두 전극(204, 206) 또는 집적 회로(202)의 에지를 넘어 연장되지 않으며, 여기서 전기적 절연 요소(208)는 상부 전극(204)의 에지를 넘어서 연장되지만 하부 전극(206)의 에지를 넘어서 연장되지는 않는 에지를 포함할 수 있다.
도 5 내지 도 9는 본 개시의 일 양태에 따른 섭취 가능한 식별자(210, 220, 260)의 다양한 양태를 도시한다. 도 5 내지 도 9에 도시된 섭취 가능한 식별자 시스템(210, 220, 260)은 인덕터(401)에 연결된 솔리드 스테이트 반도체 스위치(400)를 포함한다. 솔리드 스테이트 반도체 스위치(400)는 전자 제어 디바이스(218)(도 5, 도 7, 도 8), (228)(도 6)의 제어 하에서 인덕터(401)에 전력(AC 또는 DC 전류)을 스위칭한다. 도 5 내지 도 8은 단순화된 블록도 회로이고 단지 예시적인 목적을 위한 것임을 이해할 것이다. 따라서, 솔리드 스테이트 반도체 스위치(400) 및/또는 인덕터(401)는 추가적인 회로 또는 서브 회로를 포함할 수 있다.
도 5 및 도 7을 참조하면, 섭취 가능한 식별자 시스템(210)은 제어 디바이스(218)의 프레임워크(212)에 적용된 제1 재료(214)(금속 1) 및 제2 재료(216)(금속 2)를 포함한다. 제어 디바이스(218)의 출력은 전자기장을 발생시키기 위해 인덕터(401)를 통한 전류 흐름을 제어하는 솔리드 스테이트 반도체 스위치(400)에 연결된다. 이 구성은 이온성 용액에 노출될 때 제1 재료(214)(금속 1) 및 제2 재료(216)(금속 2)에 의해 생성된 배터리를 제공한다. 따라서, 시스템(210)이 전기 전도성 액체와 접촉 및/또는 부분적으로 접촉할 때, 예로서 도 7에 도시된 바와 같은 전류 경로(230, 250)가 제1 및 제2 상이한 전극(214, 216) 사이의 전도성 액체를 통해 형성된다. 배터리는 제어 디바이스(218)를 구동하며, 제어 디바이스(218)는 인덕터(401)로 스위칭된 전류를 제어함으로써 발진 주파수를 생성한다. 스위치(400)가 폐쇄되고 RF 전자기 신호를 발생시킬 때 발진 전류는 인덕터(401)를 통해 흐른다. RF 전자기 신호는 개인의 신체를 통해 전파되며 전자기 신호 검출 메커니즘을 가진 외부 또는 내부 수신기 디바이스로 검출될 수 있다. 충분히 높은 에너지로 브로드캐스팅되면, 환자가 착용하는 무선 호출기와 같은 디바이스는 알약이 섭취될 때마다 검출을 할 것이다.
도 5를 참조하면, 제1 및 제2 이종 재료(214, 216)(금속 1 및 금속 2)는 그 반대 단부에 위치된다. 섭취 가능한 식별자 시스템(210)은 환자가 제약 제품을 언제 복용하는지를 결정하기 위해, 전술한 바와 같이 임의의 제약 제품과 연관하여 사용될 수 있다. 전술한 바와 같이, 본 개시의 범위는 시스템(210)과 함께 사용되는 환경 및 제품에 의해 제한되지 않는다. 예를 들어, 시스템(210)은 캡슐 내에 배치될 수 있고 캡슐은 전도성 액체 내에 배치될 수 있다. 그 다음에, 캡슐은 일정 기간에 걸쳐 용해되어 시스템(210)을 전도성 액체 내로 방출할 것이다. 따라서, 일 양태에서, 캡슐은 시스템(210)은 포함하고 제품은 포함하지 않을 것이다. 그 다음에, 그런 캡슐은 전기 전도성 액체가 존재하는 임의의 환경 및 임의의 제품에서 사용될 수 있다. 예를 들어, 캡슐은 제트 연료, 소금물, 토마토 소스, 모터 오일, 또는 임의의 유사한 제품으로 채워진 용기 내에 떨어뜨려질 수 있다. 또한, 시스템(210)을 포함하는 캡슐은 제품을 복용했을 때와 같은 이벤트의 발생을 기록하기 위해 임의의 제약 제품이 섭취되는 것과 동시에 섭취될 수 있다.
도 5에 도시된 시스템(210)의 특정 예에서, 제약품과 결합하여, 제품 또는 알약이 섭취됨에 따라, 시스템(210)이 활성화된다. 일 양태에서, 시스템(210)은 제어 디바이스(400)에 의해 인덕터(401)로 구동되는 전류를 제어함으로써 전자기 신호를 발생시켜 본 명세서에 기술된 수신기로 검출 가능한 고유한 전자기 신호를 생성함으로써 제약 제품을 복용한 것을 나타낸다. 프레임워크(212)는 시스템(210)을 위한 샤시이고, 다수의 컴포넌트는 프레임워크(212)에 부착되거나, 증착되거나, 또는 고정된다. 시스템(210)의 이 양태에서, 제1 소화 가능한 재료(214)는 프레임워크(212)와 물리적으로 연관된다. 제1 재료(214)는 프레임워크 상에 화학적으로 증착되거나, 증발되거나, 고정되거나, 쌓이며, 이 모든 것은 본 명세서에서 프레임워크(212)에 대한 "증착물"로 언급될 수 있다. 제1 재료(214)는 프레임워크(212)의 일 측면 상에 증착된다. 제1 재료(214)로서 사용될 수 있는 관심 재료는 Cu 또는 CuCl을 포함하지만 이에 제한되지 않는다. 제1 재료(214)는 다른 프로토콜 중에서도 물리 기상 증착, 전착, 또는 플라즈마 증착에 의해 증착된다. 제1 재료(214)는 약 0.05 내지 약 500㎛ 두께, 예컨대 약 5 내지 약 100㎛ 두께일 수 있다. 형상은 쉐도우 마스크 증착 또는 포토리소그래피 및 에칭에 의해 제어된다. 또한, 비록 하나의 영역만이 재료를 증착하기 위해 도시되었을지라도, 각각의 시스템(210)은 원하는 바에 따라 재료(214)가 증착될 수 있는 2개 이상의 전기적으로 고유한 영역을 포함할 수 있다.
도 5에 도시된 바와 같이 반대 측면인 상이한 측면에서, 다른 제2 소화 가능한 재료(216)가 증착되며, 제1 및 제2 재료(214, 216)는 상이하다. 도시되지는 않았지만, 선택된 상이한 측면은 제1 재료(214)에 대해 선택된 측면 옆의 측면일 수 있다. 본 개시의 범위는 선택된 측면에 의해 제한되지 않으며, "상이한 측면"이라는 용어는 제1 선택된 측면과 상이한 다수의 측면 중 임의의 것을 의미할 수 있다. 또한, 시스템의 형상이 정사각형으로 도시되어 있더라도, 그 형상은 임의의 기하학적으로 적합한 형상일 수 있다. 제1 및 제2 이종 재료(214, 216)는 시스템(210)이 체액과 같은 전기 전도성 액체와 접촉할 때 전압 전위차를 생성하도록 선택된다. 재료(216)에 대한 관심 재료는 Mg, Zn, 또는 다른 전기 음성 금속을 포함하지만 이에 제한되지는 않는다. 제1 재료(214)와 관련하여 전술한 바와 같이, 제2 재료(216)는 프레임워크 상에 화학적으로 증착되거나, 증발되거나, 고정되거나, 쌓일 수 있다. 또한, 접착층이 프레임워크(212)에 부착되도록(필요할 때 제1 재료(214)뿐만 아니라) 제2 재료(216)를 돕는 데 필요할 수 있다. 재료(216)에 대한 통상적인 접착층은 Ti, TiW, Cr, 또는 유사한 재료이다. 애노드 재료 및 접착층은 물리적 증착, 전착, 또는 플라즈마 증착에 의해 증착될 수 있다. 제2 재료(216)는 약 0.05 내지 약 500㎛ 두께, 예컨대 약 5 내지 약 100㎛ 두께일 수 있다. 그러나, 본 개시의 범위는 임의의 재료의 두께 또는 재료를 프레임워크(212)에 증착 또는 고정시키는 데 사용되는 공정의 유형에 의해 제한되지 않는다.
따라서, 시스템(210)이 전기 전도성 액체와 접촉할 때, 도 7에 도시된 예의 전류 경로가 제1 및 제2 재료(214, 216) 사이의 전도성 액체를 통해 형성된다. 제어 디바이스(218)는 프레임워크(212)에 고정되고 제1 및 제2 재료(214, 216)에 전기적으로 연결된다. 제어 디바이스(218)는 시스템(210) 및/또는 시스템(210)이 부착되거나 그와 결합된 제품에 대응하는 고유한 식별자를 제공하도록 인코딩된 고유한 전자기 신호를 발생시키기 위해, 전자 회로, 예를 들어 제1 및 제2 재료(214, 216) 사이의 전도도를 제어하고 변경할 수 있는 제어 로직, 인덕터(401)를 통해 전류를 구동하기 위한 뿐만 아니라 제어 회로를 포함한다.
제1 재료(214)와 제2 재료(216) 사이에 생성된 전압 전위는 제어 디바이스(218) 및 인덕터(401)를 포함하는 시스템(210)을 동작시키는 전력을 제공한다. 일 양태에서, 시스템(210)은 직류(direct current, DC) 모드로 동작한다. 다른 양태에서, 시스템(210)은 전류의 방향이 교류(alternating current, AC) 모드와 유사하게 순환 방식으로 역전되도록 전류의 방향을 제어한다. 시스템이 전기 전도성 유체 또는 전해질에 도달할 때, 유체 또는 전해질 성분이 생리 학적 유체, 예를 들어 위산에 의해 제공되는 경우, 제1 및 제2 재료(214, 216) 사이의 전류 흐름을 위한 경로가 시스템(210) 외부에서 완료된다; 시스템(210)을 통한 전류 경로는 제어 디바이스(218)에 의해 제어된다. 전류 경로의 완성은 전류가 흐르는 것을 허용하고, 따라서 도시되지 않은 수신기가 전류의 존재를 검출하고 시스템(210)이 활성화되었고 원하는 이벤트가 일어나고 있거나 일어났음을 인지할 수 있다.
일 양태에서, 두 재료(214, 216)는 배터리와 같은 직류(DC) 전원에 필요한 2개의 전극과 기능면에서 유사하다. 전기 전도성 액체는 전원을 완성시키는 데 필요한 전해질로서 작용한다. 설명된 완성된 전원은 시스템(210)의 제1 및 제2 재료(214, 216)와 신체의 주위 유체 사이의 물리적 화학 반응에 의해 정의된다. 완성된 전원은 위액, 혈액, 또는 다른 체액 및 일부 조직과 같은 이온성 또는 전도성 용액에서 역전해를 이용하는 전원으로 간주될 수 있다. 또한, 환경은 신체가 아닌 다른 것일 수 있으며, 액체는 전도성 액체일 수 있다. 예를 들어, 전기 전도성 유체는 염수 또는 금속계 페인트일 수 있다.
특정 양태에서, 2개의 재료(214, 216)는 추가적인 재료의 층에 의해 주변 환경으로부터 차폐될 수 있다. 따라서, 차폐물이 용해되고 2개의 이종 재료가 목표 지점에 노출되면, 전압 전위가 발생된다.
여전히 도 5를 참조하면, 제1 및 제2 재료(214, 216)는 제어 디바이스(218)를 활성화시키는 전압 전위를 제공한다. 일단 제어 디바이스(218)가 활성화 또는 전력이 공급되면, 제어 디바이스(218)는 고유한 전자기 신호를 생성하기 위해 고유한 방식으로 인덕터(401)를 통해 전류 컨덕턴스를 변화시킬 수 있다. 인덕터(401)를 통한 전류 흐름을 변경함으로써, 제어 디바이스(218)는 인덕터(401)를 통과하는 전류의 크기, 위상, 또는 방향을 제어하도록 구성된다. 이것은 환자의 신체의 내부, 외부, 부분적으로 내부, 또는 부분적으로 외부에 위치될 수 있는 수신기(도시되지 않음)에 의해 검출되고 측정될 수 있는 고유한 전자기 시그니처를 생성한다.
또한, 전기 절연 소자(215, 217)는 제1 및 제2 재료(214, 216) 사이에 배치될 수 있고 프레임워크(212)와 연관될, 예를 들어 그에 고정될 수 있다. 전기 절연 소자(215, 217)에 대한 다양한 형상 및 구성이 본 개시의 범위 내에서 고려된다. 예를 들어, 시스템(210)은 전체적으로 또는 부분적으로 전기적 절연 요소(215, 217)에 의해 둘러싸일 수 있고, 전기적 절연 요소(215, 217)는 시스템(210)의 중앙 축을 따라 또는 중앙 축에 대해 중앙에서 벗어나 위치될 수 있다. 따라서, 본 명세서에 청구된 바와 같은 본 개시의 범위는 비전도성 막(215, 217)의 형상 또는 크기에 의해 제한되지 않는다. 또한, 다른 양태에서, 제1 및 제2 이종 재료(214, 216)는 제1 및 제2 재료(214, 216) 사이의 임의의 정의된 영역에 위치된 하나의 막에 의해 분리될 수 있다.
다양한 양태에서, 인덕터(401)는 미리 결정된 수의 권선을 포함할 수 있고, 프레임워크(212) 또는 제어 디바이스(218)와 함께 집적된 회로일 수 있다. 인덕터(401)의 권선은 프레임워크(212)의 기판 또는 제어 디바이스(218) 상에 형성될 수 있거나, 또는 섭취 가능한 식별자(210) 상에 위치된 제1 및 제2 재료(214, 216) 사이에 삽입된 전기적 절연 요소(215, 217) 상에 인쇄될 수 있다. 다른 양태에서, 인덕터(401)는 전기 절연 소자(215, 217) 또는 집적된 제어 디바이스(218) 상에 전도성 소화 가능한 재료를 사용하여 인쇄될 수 있다. 또 다른 양태에서, 인덕터 권선은 섭취 가능한 식별자 제어 디바이스(218)에 연결된 분리된 집적 회로로서 추가될 수 있다.
섭취 가능한 식별자(210)에 의해 발생된 전도성 전류는 예를 들어 단일 단부형 인덕터(420) 및 구동기 회로(500) 배열을 도시하는 도 21 및 도 21a, 및 푸시-풀 H-브리지 인덕터(504) 및 구동기 회로 배열(502)을 도시하는 도 22 및 도 22a에 도시된 바와 같은 스위치 또는 스위칭 매트릭스를 통해 스위치(400)에 의해 인덕터(401)를 통해 라우팅될 수 있다. 도 5를 다시 참조하면, 시스템(210)은 예를 들어 약 100kHz 내지 약 1MHz와 같은 다양한 주파수에서 동작하도록 구성될 수 있으며, 이는 송신기 인덕터 및 수신기 인덕터 안테나의 사이즈를 감소시키는 기회를 제공할 수 있다. 상위 주파수 한계는 개인(102)(도 1)의 신체가 전자기 에너지를 흡수하기 시작하는 임계치에 의해 검출될 수 있다. 이러한 상위 주파수 임계치는 제한없이 약 400MHz일 수 있다.
도 6은 전자 제어 디바이스(228)의 프레임워크(212)에 적용된 제1 재료(224)(금속 1) 및 제2 재료(226)(금속 2)를 포함하는 섭취 가능한 식별자 시스템(220)을 도시한다. 제어 디바이스(228)의 출력은 전자기장을 발생시키기 위해 인덕터(401)를 통한 전류 흐름을 제어하는 솔리드 스테이트 반도체 스위치(400)에 연결된다. 이 구성은 이온성 용액에 노출될 때 제1 재료(224)(금속 1) 및 제2 재료(226)(금속 2)에 의해 생성된 배터리를 제공한다. 배터리는 제어 디바이스(228)를 구동하며, 제어 디바이스(228)는 인덕터(401)로 스위칭된 전류를 제어함으로써 발진 주파수를 생성한다. 스위치(400)가 폐쇄되고 RF 전자기 신호를 발생시킬 때 발진 전류는 인덕터(401)를 통해 흐른다. RF 전자기 신호는 개인의 신체를 통해 전파되며 전자기 신호 검출 메커니즘을 가진 외부 또는 내부 수신기 디바이스로 검출될 수 있다. 충분히 높은 에너지로 브로드캐스팅되면, 환자가 착용하는 무선 호출기와 같은 디바이스는 알약이 섭취될 때마다 검출을 할 것이다.
도 6에 도시된 시스템(220)의 프레임워크(222)는 도 5에 도시된 시스템(210)의 프레임워크(212)와 유사하다. 시스템(220)의 이러한 양태에서, 소화 가능한 또는 용해 가능한 재료(224)는 프레임워크(222)의 일 측면의 일부분에 증착된다. 프레임워크(222)의 동일한 측면의 상이한 부분에서, 다른 소화 가능하거나 용해 가능한 재료(226)가 증착되며, 두 재료(224, 226)는 상이하다. 보다 구체적으로, 제1 및 제2 재료(224, 226)는 체액과 같은 전기 전도성 액체와 접촉할 때 전압 전위차를 발생시키도록 선택된다.
제어 디바이스(228)는 프레임워크(222)에 고정되고 이종 재료(214, 216)에 전기적으로 연결된다. 제어 디바이스(228)는 재료(224, 226) 사이의 컨덕턴스 경로의 일부를 제어할 수 있는 전자 회로를 포함한다. 이종 재료(224, 226)는 비전도성(전기 절연) 소자(229)에 의해 분리된다. 전기 절연 소자(229)의 다양한 예가 2010년 4월 27일에 출원되었고 발명의 명칭이 "HIGHLY RELIABLE INGESTIBLE EVENT MARKERS AND METHODS OF USING SAME"인 미국 특허 제8,545,402호, 및 2008년 9월 25일에 출원되었고 발명의 명칭이 "IN-BODY DEVICE WITH VIRTUAL DIPOLE SIGNAL AMPLIFICATION"인 미국 특허 제8,961,412호에 개시되어 있으며, 그 각각의 전체 개시 내용은 참조로 본 명세서에 포함된다.
제어 디바이스(228)가 활성화되거나 전력이 공급되면, 제어 디바이스(228)는 이종 재료(224, 226) 사이의 컨덕턴스를 변경할 수 있다. 따라서, 제어 디바이스(228)는 시스템(220)을 둘러싸는 전기 전도성 액체를 통과하는 전류의 크기를 제어할 수 있다. 시스템(210)과 관련하여 전술한 바와 같이, 시스템(220)과 연관된 고유한 전류 시그니처가 시스템(220)의 활성화를 표시하기 위해 수신기(도시되지 않음)에 의해 검출될 수 있다. 전류 경로의 "길이"를 증가시키기 위해, 전기 절연 막(229)의 크기가 변경된다. 전류 경로가 길수록 수신기가 전류를 쉽게 검출할 수 있다.
다양한 양태에서, 이하보다 상세히 기술되는 바와 같이, 시스템(220)은 전자기장을 발생시키기 위한 송신 인덕터(401)를 포함할 수 있다. 인덕터(401)는 미리 결정된 수의 권선을 포함할 수 있고, 섭취 가능한 식별자(210)의 제어 디바이스(228)와 통합될 수 있다. 또 다른 양태에서, 인덕터 권선은 전극(224, 226) 사이에 삽입된 전기 절연 막(229) 상에 인쇄될 수 있다. 인덕터(401)는 전기 절연 막(229) 상에 전도성 소화 가능한 재료를 사용하여 인쇄될 수 있거나 제어 디바이스(2280와 통합될 수 있다. 또 다른 양태에서, 인덕터 권선은 섭취 가능한 식별자 제어 디바이스(228)에 연결된 분리된 집적 회로로서 추가될 수 있다. 섭취 가능한 식별자(220)에 의해 발생된 전도성 전류는 전류가 시스템(220)의 배터리 회로로 라우팅되기 전에 스위치(400)에 의해 인덕터(401)를 통해 라우팅될 수 있다. 시스템(100)은 예를 들어 약 100kHz 내지 약 1MHz와 같은 다양한 주파수에서 동작하도록 구성될 수 있으며, 이는 송신기 인덕터(401) 및 수신기 인덕터 안테나의 사이즈를 줄이는 기회를 제공할 수 있다. 상위 주파수 한계는 개인(102)(도 1)의 신체가 전자기 에너지를 흡수하기 시작하는 임계치에 의해 검출될 수 있다. 이러한 상위 주파수 임계치는 제한없이 약 400MHz일 수 있다.
도 7은 본 개시의 일 양태에 따른 활성화된 상태에 있고 전기 전도성 액체와 접촉하고 있는, 도5에 도시된 시스템(210)을 도시한다. 시스템(210)은 접지 접촉부(232)를 통해 접지된다. 시스템(210)은 또한 도 9와 관련하여 보다 상세히 기술되는 센서 컴포넌트(254)를 포함한다. 이온 또는 전류 경로(230)는 시스템(210)과 접촉하는 전기 전도성 유체를 통해 제1 재료(214)와 제2 재료(216) 사이에 확립된다. 제1 및 제2 이종 재료(214, 216) 사이에 생성된 전압 전위는 제1 및 제2 이종 재료(214, 216)와 전기 전도성 유체 사이의 화학 반응을 통해 생성된다.
도 7a는 본 개시의 일 양태에 따른 제1 재료(214)의 표면의 분해도를 도시한다. 제1 재료(214)의 표면은 평면이 아니며, 오히려 도시된 바와 같이 불규칙한 표면(234)을 갖는다. 불규칙한 표면(234)은 재료의 표면적을 증가시키고, 따라서 전기 전도성 유체와 접촉하는 영역을 증가시킨다. 도 7에 도시된 제2 재료(216)는 또한 불규칙한 표면을 가질 수 있음을 이해할 것이다.
일 양태에서, 제1 재료(214)의 표면에는, 제1 재료(214)와 주위 전기 전도성 유체 사이에 화학 반응이 존재하여 질량이 전기 전도성 유체 내로 방출된다. 본 명세서에서 사용되는 "질량"이라는 용어는 물질을 형성하는 양성자 및 중성자를 지칭한다. 일 예는 재료가 CuCl 인 순간을 포함하고, 전기 전도성 유체와 접촉할 때 CuCl은 Cu(고체)가 되고 용액 내에서 Cl이 된다. 전도 유체 내로의 이온의 흐름은 이온 경로(230)로 도시된다. 유사한 방식으로, 제2 재료(216)와 주변의 전도성 유체 사이에는 화학 반응이 존재하며, 이온은 제2 재료(216)에 의해 캡처된다. 제2 재료(214)에서의 이온의 방출 및 제2 재료(216)에 의한 이온의 캡처는 집합적으로 이온 교환으로 지칭된다. 이온 교환 속도, 따라서 이온 방출 속도 또는 흐름은 제어 디바이스(218)에 의해 제어된다. 제어 디바이스(218)는 제1 및 제2 이종 재료(214, 216) 사이의 임피던스를 변경시키는 컨덕턴스를 변경함으로써 이온 흐름의 속도를 증가 또는 감소시킬 수 있다. 이온 교환을 제어함으로써, 시스템(210)은 이온 교환 공정에서 정보를 인코딩할 수 있다. 따라서, 시스템(210)은 이온 교환에서 정보를 인코딩하기 위해 이온 방출을 사용한다.
제어 디바이스(218)는 주파수가 변조되고 진폭이 일정할 때와 유사하게, 속도 또는 크기를 거의 일정하게 유지하면서 고정된 이온 교환 속도 또는 전류 흐름 크기의 지속 기간을 다르게 할 수 있다. 또한, 제어 디바이스(218)는 지속 시간을 거의 일정하게 유지하면서 이온 교환 속도 또는 전류흐름의 크기를 다르게 할 수 있다. 따라서, 지속 기간의 변화의 다양한 조합을 사용하고 속도 또는 크기를 변경함으로써, 제어 디바이스(218)는 전류 흐름 또는 이온 교환의 정보를 인코딩한다. 예를 들어, 제어 디바이스(218)는 이진 위상 시프트 키잉(Binary Phase-Shift Keying, PSK), 주파수 변조, 진폭 변조, 온-오프 키잉, 및 온-오프 키잉을 갖는 PSK 중 어느 하나의 기법을 사용할 수 있지만, 이에 한정되는 것은 아니다.
전술한 바와 같이, 각각 도 5 및 도 6의 시스템(210, 220)과 같은 본 명세서에 개시된 다양한 양태는 시스템(210)의 제어 디바이스(218) 또는 시스템(220)의 제어 디바이스(228)의 일부로서 전자 컴포넌트를 포함한다. 존재할 수 있는 컴포넌트는 로직 및/또는 메모리 소자, 집적 회로, 인덕터, 저항, 다양한 파라미터를 측정하기 위한 센서, 인덕터(400), 공진 회로, 및 인덕터를 구동하기 위한 구동기 회로, 및/또는 공진 회로를 포함할 수 있지만, 이에 제한되지는 않는다. 각각의 컴포넌트는 프레임워크 및/또는 다른 컴포넌트에 고정될 수 있다. 지지체의 표면 상의 컴포넌트는 임의의 편리한 구성으로 배치될 수 있다. 2개 이상의 컴포넌트가 고체 지지체의 표면 상에 존재할 때, 상호 연결이 제공될 수 있다.
이제 도 8을 참조하면, 시스템(260)은 본 개시의 일 양태에 따른, 수행되는 감지 기능의 특정 유형에 따라 선택되는 제3 재료(219)에 접속된 pH 센서 컴포넌트(256)를 포함한다. pH 센서 컴포넌트(256)는 또한 제어 디바이스(218)에 접속된다. 제3 재료(219)는 비전도성 베리어(235)에 의해 제1 재료(214)로부터 전기적으로 절연된다. 일 양태에서, 제3 재료(219)는 백금이다. 동작 시에, pH 센서 컴포넌트(256)는 제1 및 제2 이종 재료(214, 216) 사이의 전압 전위차를 사용한다. pH 센서 컴포넌트(256)는 제1 재료(214)와 제3 재료(219) 사이의 전압 전위차를 측정하고 추후 비교를 위해 그 값을 기록한다. pH 센서 컴포넌트(256)는 또한 제3 재료(219)와 제2 재료(216) 사이의 전압 전위차를 측정하고 추후 비교를 위해 그 값을 기록한다. pH 센서 컴포넌트(256)는 전압 전위 값을 이용하여 주변 환경의 pH 레벨을 계산한다. pH 센서 컴포넌트(256)는 그 정보를 제어 디바이스(218)에 제공한다. 제어 디바이스(218)는 스위치(400)에 연결되고 전자기장을 발생시키기 위해 인덕터(401)를 통한 전류 흐름을 제어한다. 일 양태에서, 전자기장은 이온 전달에서 pH 레벨과 관련된 정보를 인코딩할 수 있으며, 이는 수신기(도시되지 않음)에 의해 검출될 수 있다. 따라서, 시스템(260)은 pH 레벨에 관한 정보를 결정하고 환경 외부의 소스에 제공할 수 있다.
도 9는 본 개시의 일 양태에 따른 제어 디바이스(218)를 나타내는 블록도를 도시한다. 제어 디바이스(218)는 제어 컴포넌트(242), 카운터 또는 클록(244), 및 메모리(246)를 포함한다. 또한, 제어 디바이스(218)는 도 7에서 처음 참조된 센서 컴포넌트(254)뿐만 아니라 센서 컴포넌트(252)를 포함하는 것으로 도시되어 있다. 제어 컴포넌트(242)는 제1 재료(214)에 전기적으로 연결된 입력(248) 및 제2 재료(216)에 전기적으로 연결된 출력(250)을 갖는다. 제어 컴포넌트(242), 클록(244), 메모리(246), 및 센서 컴포넌트(252/254)는 또한 전력 입력(일부는 도시되지 않음)을 갖는다. 이들 컴포넌트 각각에 대한 전력은 시스템(210)(도 1 및 도 7)이 전기적으로 전도성 유체와 접촉할 때 제1 및 제2 재료(214, 216)와 전기 전도성 유체 사이의 화학 반응에 의해 생성된 전압 전위에 의해 공급된다. 제어 컴포넌트(242)는 시스템(210)의 전체 임피던스를 변경시키는 로직을 통해 컨덕턴스를 제어한다. 제어 컴포넌트(242)는 클록(244)에 전기적으로 연결된다. 클록(244)은 제어 컴포넌트(242)에 클록 사이클을 제공한다. 제어 컴포넌트(242)는 제어 컴포넌트(242)의 프로그래밍된 특성에 기초하여, 설정된 수의 클록 사이클이 경과했을 때, 제어 컴포넌트(242)는 스위치(400)(도 5, 도 7, 도 8)의 컨덕턴스를 변경하여 전자기장에서의 정보를 인코딩하기 위해 인덕터(401)(도 5, 도 7, 도 8)를 통한 전류 흐름을 제어한다. 이러한 사이클이 반복되고 그에 따라 제어 디바이스(218)는 고유한 전류 시그니처 특성을 생성한다. 제어 컴포넌트(242)는 또한 메모리(256)에 전기적으로 연결된다. 클록(244) 및 메모리(246) 양자 모두는 제1 및 제2 재료(214, 216) 사이에 생성된 전압 전위에 의해 전력이 공급된다.
제어 컴포넌트(242)는 또한 제1 및 제2 센서 컴포넌트(252, 254)에 전기적으로 연결되고 이들과 통신한다. 도시된 양태에서, 제1 센서 컴포넌트(252)는 제어 디바이스(218)의 일부이고 제2 센서 컴포넌트(254)는 별개의 컴포넌트이다. 대안적인 양태에서, 제1 및 제2 센서 컴포넌트(252, 254) 중 어느 하나는 다른 것없이 사용될 수 있고, 본 개시의 범위는 센서 컴포넌트(252 또는 254)의 구조적 또는 기능적 위치에 의해 제한되지 않는다. 또한, 시스템(210)의 임의의 컴포넌트는 청구된 바와 같은 본 개시의 범위를 제한하지 않으면서 기능적으로 또는 구조적으로 이동, 조합, 또는 재배치될 수 있다. 따라서, 다음의 컴포넌트: 제어 컴포넌트(242), 클록(244), 메모리(246), 및 센서 컴포넌트(252 또는 254) 모두의 기능을 수행하도록 설계된 하나의 단일 구조, 예를 들어 프로세서를 가질 수 있다. 한편, 이들 기능적 컴포넌트 각각이 전기적으로 링크되고 통신할 수 있는 독립적인 구조에 위치하는 것이 본 개시의 범위 내에 있다.
다시 도 9를 참조하면, 센서 컴포넌트(252, 254)는 다음의 센서: 온도, 압력, pH 레벨 및 전도도 센서 중 임의의 것을 포함할 수 있다. 추가 노드가 기준 전극으로 구성되어 애노드와 캐소드의 측정을 독립적으로 행할 수 있다. 일 양태에서, 센서 컴포넌트(252, 254)는 환경으로부터 정보를 모으고 아날로그 정보를 제어 컴포넌트(242)로 통신한다. 그 다음에, 제어 컴포넌트는 아날로그 정보를 디지털 정보로 변환하고 디지털 정보는 전자기장에서 인코딩된다. 또 다른 양태에서, 센서 컴포넌트(252, 254)는 환경으로부터 정보를 모으고 아날로그 정보를 디지털 정보로 변환한 다음 디지털 정보를 제어 컴포넌트(242)에 통신한다. 도 9에 도시된 양태에서, 센서 컴포넌트(254)는 제어 디바이스(218)뿐만 아니라 제1 및 제2 이종 재료(214, 216)에 전기적으로 연결되는 것으로 도시되어 있다. 다른 양태에서, 도 9에 도시된 바와 같이, 센서 컴포넌트(254)는 센서 컴포넌트(254) 로의 전력 공급원 및 센서 컴포넌트(254)와 제어 디바이스(218) 사이의 통신 채널 양자 모두로서 작용하는 상이한 접속 지점에서 제어 디바이스(218) 제어 디바이스(218)에 전기적으로 연결된다.
전술한 바와 같이, 제어 디바이스(218)는 미리 정의된 전자기 인코딩된 신호를 출력하도록 미리 프로그래밍될 수 있다. 또 다른 양태에서, 시스템은 시스템이 활성화될 때 프로그래밍 정보를 수신할 수 있는 수신기 시스템을 포함할 수 있다. 도시되지 않은 또 다른 양태에서, 스위치(244) 및 메모리(246)는 하나의 디바이스로 결합될 수 있다.
상기 컴포넌트 이외에, 시스템(210)(도 5 및 도 7)은 또한 하나 또는 다른 전기 또는 전자 컴포넌트를 포함할 수 있다. 관심의 대상이 되는 전기 또는 전자 컴포넌트는 예를 들어 집적 회로의 형태인 추가 로직 및/또는 메모리 요소; 전력 조절 디바이스, 예를 들어 배터리, 연료 전지, 또는 커패시터; 센서, 자극기 등; 예를 들어 안테나, 전극, 인덕터 등의 형태의 신호 송신 소자; 수동 소자, 예를 들어 인덕터, 저항기 등을 포함하나, 이에 제한되지는 않는다.
도 10은 본 개시의 일 양태에 따른 인덕터(402)를 포함하는 제1 컴포넌트(403)를 도시한다. 제1 컴포넌트(403)는 집적 회로(404)의 상부에 캐소드 층(도시되지 않음)을 갖는 집적 회로(404)와 연관하여 구성된다. 집적 회로(404) 컴포넌트는 예를 들어 도 12 및 도 13에 도시된 섭취 가능한 식별자(270)와 같은 섭취 가능한 식별자와 연관된다. 도 10으로 돌아가면, 집적 회로(404) 컴포넌트는 예를 들어 100마이크로미터 내지 5밀리미터와 같이 한 측면 상에서 10마이크로미터 내지 10밀리미터 사이에 있으며, 예를 들어 한 측면 상에서는 1밀리미터이고, 제1 측면(도시되지 않음) 상에는 캐소드 그리고 제2 측면(도시되지 않음) 상에는 애노드를 갖는다. 인덕터(402)는 집적 회로(404) 상에 금속의 패터닝된 층을 증착, 에칭, 또는 인쇄함으로써 형성될 수 있다. 인덕터(402)는 다중 턴, 나선형 패턴화된 디자인을 정의하는 금속의 밀집 패턴을 포함할 수 있다. 금속층에는 단일 나선형 슬릿 컷과 같은 절단된 슬릿을 갖는다. 다른 양태에서, 인덕터(402)는 제한없이, 솔레노이드 또는 페라이트를 갖는 솔레노이드일 수 있다. 인덕터(402)는 구동기 회로에 연결되어 인덕터(402) 내부에서 발진하는 전기 신호를 발생시키는 공진 회로의 컴포넌트이다.
도 11은 본 개시의 일 양태에 따른 인덕터(408)를 포함하는 제2 컴포넌트(406)를 도시한다. 제2 컴포넌트(406)는 집적 회로(410)(집적 회로 또는 가요성 전극)와 연관하여 구성된다. 집적 회로(404) 컴포넌트는 예를 들어 100마이크로미터 내지 5밀리미터와 같이 한 측면 상에서 10마이크로미터 내지 10밀리미터 사이에 있으며, 예를 들어 한 측면 상에서는 1밀리미터이고, 제1 측면(도시되지 않음) 상에는 캐소드 그리고 제2 측면(도시되지 않음) 상에는 애노드를 갖는다. 집적 회로(410)는 비전도성 막(412)에 매립되어 전도성 송신이 전류를 변조함으로써 발생된다. 인덕터(408)는 집적 회로(410)의 둘레를 따라 이어진다, 즉 그와 연관된다. 인덕터(408)는 예를 들어 다중 턴/다층 코일을 포함한다. 일 양태에서, 인덕터(408)는 비교적 작다. 다양한 양태에서, 인덕터(408) 위에 절연층(도시되지 않음)이 도입되어 범위를 연장시킨다. 예를 들어, 절연층은 인덕터(408) 위에 수백 미크론의 플라스틱을 포함한다.
도 10 및 도 11을 참조하면, 다양한 양태에서, 인덕터(4502, 408)는 라이프 사이클 제약 정보 시스템에 대한 임의의 패턴 및/또는 위치에 따라 구성될 수 있다. 패턴은 예를 들어 나선형, 구김살, 곡선형, 다중 턴형, 직선형, 곡선형, 단일층형, 다층형, 및 기타 디자인, 및 디자인 조합을 포함한다.
도 12는 본 개시의 일 양태에 따른 인덕터(420)를 포함하는 섭취 가능한 식별자(270)를 도시한다. 도 12에서, 섭취 가능한 식별자(270)는 집적 회로(272) 및 비전도성 막(274)(예를 들어, 스커트, 전기 절연 소자)을 포함한다. 집적 회로(272)는 전도성 통신 컴포넌트 및 인덕터(420)를 포함한다.
도 13은 도 12에 도시된 섭취 가능한 식별자(270)의 측면 단면도이다. 섭취 가능한 식별자(270)는 상부 전극(276) 및 하부 전극(278)뿐만 아니라 집적 회로(272)(여기서는 식별자라고도 함)이며, 여기서 상부 전극(276) 및 하부 전극(278)은 이종 재료로 제조되며, 위액과의 접촉 시에 전류가 집적 회로(272)를 통과하여 회로 내의 하나 이상의 기능 블록이 검출 가능한 신호를 방출하도록 구성된다. 섭취 가능한 식별자(270)는 전술한 바와 같이 비전도성 막(274)(때로는 본 명세서에서 "스커트" 또는 전기 절연 소자로 언급됨)을 포함한다. 섭취 가능한 식별자(270)는 도시된 바와 같이 전극(276) 중 하나 위에 형성되는 인덕터(420) 요소를 포함한다.
섭취 가능한 식별자(270)는 인덕터(420) 컴포넌트에 의해 발생된 전자기장을 수신하도록 구성된 수신기와 관련하여 사용될 수 있다. 부착 가능한 의료 디바이스의 일 예는 (신체에 이식된 것과 같이) 신체에 영구적으로 연관되거나 신체의 외부 부분에 제거 가능하게 부착 가능한 송신기/수신기이다. 섭취 가능한 식별자(270)는 송신 및/또는 수신 디바이스와 통신 가능하게 연관될 수 있다. 송신/수신 디바이스는 신체 내 디바이스, 신체에 착탈 가능하게 또는 영구적으로 부착 가능한 외부 디바이스, 및 원격 디바이스, 즉 신체와 물리적으로 연관되지 않지만 섭취 가능한 이벤트 마커(Ingestible Event Marker)와 통신할 수 있는 디바이스를 포함한다. 관심 대상의 수신기는 예를 들어 도 3, 도 47, 도 49, 및 도 50 내지 도 55와 관련하여 아래에서 보다 상세히 논의된다.
통신 가능 알약 및 포장을 포함하는 디바이스 및 시스템의 다양한 양태는 섭취 가능한 식별자(270) 및(존재하는 경우) 그의 임의의 약물의 식별을 가능하게 한다. 아래에 사용된 "알약"은 임의의 통신 가능 약물을 나타낸다. 섭취 가능한 식별자(270) 포장은 예를 들어 개별적인 섭취 가능한 식별자(예컨대 알약 또는 한정된 수의 알약 또는 캡슐)를 수용할 수 있는 "블리스터(blister)" 팩을 포함한다. 섭취 가능한 식별자(270) 포장은 약물과 연관된 용기, 상자, 포장재, IV 봉지 등을 더 포함한다.
다양한 양태에서, 통신 컴포넌트는 알약과 독립적일 수 있다. 다른 양태에서, 통신 컴포넌트는 알약 또는 캡슐과 같은 섭취 가능한 컴포넌트뿐만 아니라 패키징으로 분배될 수 있다, 예를 들어 그와 물리적으로 연관될 수 있다.
섭취 가능한 식별자(270)가 환자 환경에 도달하면, 섭취 가능한 식별자(270)와 연관된 정보는 다양한 목적으로 사용될 수 있다. 예를 들어, 섭취 가능한 식별자(270)는 섭취 가능한 식별자 용기(270)의 용기 및 수신기와 상호 작용하여, 섭취 가능한 식별자 용기를 열려고 하는 사람이 실제로 그것이 처방된 사람인 것을 보장할 수 있다. 추가의 통신 활동은 정보 제어 시스템을 포함하며, 여기서 섭취 가능한 식별자(270)와 연관된 약물 정보는 하나 또는 다수의 소스로부터 수신된 환자 데이터와 비교되어, 예를 들어 약물이 금기인지, 적절한 투여량 및 시간, 또는 다른 이벤트 및/또는 조건에 따르는지를 결정한다.
환자 섭취 후, 섭취 가능한 식별자(270)에 의해 저장된 정보는 하나 이상의 통신 컴포넌트로부터 복구될 수 있다. 예를 들어, 통신 기능은 전자기 필드 통신 컴포넌트를 통한 섭취 후, 예를 들어 수신기를 사용하여 수행될 수 있다. 데이터는 섭취 가능한 식별자(270)에 저장되고 각각의 트랜잭션에서 보안 디지털 서명으로 재프로그래밍될 수 있다.
환자의 섭취 가능한 식별자(270)의 배출이 발생하는 경우, 다양한 양태는 센서와 같은 디바이스와의 통신을 허용하여, 예를 들어 환자 또는 약물과 관련된 데이터 또는 신체를 통한 이동 시간을 결정한다. 대안적으로, 다양한 양태에서, 배출 후 프라이버스 관련 사항을 보호하기 위해 데이터는 지워진다(또는 데이터와 연관된 다양한 컴포넌트/서브 컴포넌트가 파괴되거나 시스템과 분리된다).
도 1-13과 관련하여 일반적인 수준에서 전자기 섭취 가능한 식별자 감지 및 검출 시스템을 설명했으므로, 본 개시는 (1) 섭취 가능한 식별자 임펄스 회로 및 저 임피던스 인덕터를 포함하는 구동기 회로, (2) 결합된 섭취 가능한 식별자 및 인덕터 공진 회로, (3) 임펄스 통신 시스템 및 프로토콜, 및 (4) 섭취 가능한 식별자에 의해 송신된 전자기 신호를 수신하기 위한 다양한 수신기 컴포넌트를 포함하는 이제 전자기 섭취 가능한 식별자 감지 및 검출 시스템의 특정 구현예로 간다.
도 14-18은 본 개시의 다양한 양태에 따른 전자기 섭취 가능한 식별자 감지 및 검출 시스템의 다양한 구성을 도시한다. 도 14-18에 도시된 섭취 가능한 식별자들 각각은 본 개시의 다양한 양태에 따라 전자기 섭취 가능한 식별자 감지 및 검출 시스템의 송신 컴포넌트로서 이용될 수 있다.
도 14는 본 개시의 일 양태에 따른 도 4a 및 도 4b에 도시된 섭취 가능한 식별자(200)의 일 양태를 도시한다. 섭취 가능한 식별자(200)는 집적 회로(202) 및 집적 회로(202) 상에 제공된 이종 재료(204, 206)(도 4a) 사이에 위치된 비전도성 막(208)을 포함한다. 본 명세서에 기술된 바와 같이, 이종 재료(204, 206)는 섭취 가능한 식별자(200)가 전기 전도성 유체에 잠길 때 전력을 공급하기 위한 전압 전위를 발생시킨다. 일 양태에서, 도 14에 도시된 섭취 가능한 식별자(200)는 도 5-9와 관련하여 기술된 방식으로 구성될 수 있다. 다시 말해, 섭취 가능한 식별자(200)는 도 1 및 도 2에 도시된 개인의 신체 내에서 인코딩된 신호를 발생시킴으로써 본 명세서에서 기술된 바와 같은 전자기장 기반 감지 및 검출 시스템에 이용될 수 있다.
도 15는 본 개시의 일 양태에 따른 도 12-13에 도시된 섭취 가능한 식별자(270)의 일 양태를 도시한다. 섭취 가능한 식별자(270)는 집적 회로(272), 비전도성 막(274), 및 집적 회로(272) 상에 제공된 인덕터(420)를 포함한다. 본 명세서에 기술된 바와 같이, 이종 재료(274, 276)(도 13)는 섭취 가능한 식별자(270)가 전도성 유체에 잠길 때 집적 회로(272)에 전력을 공급하기 위한 전압 전위를 발생시킨다. 일 양태에서, 섭취 가능한 식별자(272)는 도 12-13과 관련하여 기술된 방식으로 구성될 수 있다.
다시 도 15를 참조하면, 인덕터(420)는 예를 들어 제한없이 도 10 및 도 11에 도시된 바와 같이 패터닝될 수 있다. 인덕터(420)는 공진 회로의 컴포넌트이며, 집적 회로(272)의 구동기 회로 컴포넌트에 의해 구동된다. 구동된 공진 회로는 개인의 외부의 수신기에 의해 검출될 수 있는 전자기 신호를 발생시킨다.
일 양태에서, 섭취 가능한 식별자(270)는 일반적으로 단일 반도체 제조 공정에서 형성된 단일 피스의 Si 재료로 구성된다. 따라서, 집적 회로(272)를 제조하는 데 사용되는 반도체 제조 공정에서 이용되는 금속이 섭취 가능한 식별자(270) 및 인덕터(420)를 제조하는데 이용될 수 있다. 따라서, 인덕터(420) 및 커패시터를 포함하는 공진 회로는 반도체 제조 공정 중에 집적 회로(272) 상에 형성될 수 있다.
인덕터(420)는 다양한 기술을 사용하여 섭취 가능한 식별자(270)의 집적 회로(272) 상에 형성될 수 있다. 일 양태에서, 인덕터(420)는 (1) 집적 회로(272)의 하부에서 집적 회로(272)의 상부로 나선형으로 형성될 수 있으며, 여기서 상이한 층이 비아(통로, via)를 통해 상호 접속된다. 또 다른 양태에서, 인덕터(420)는 (2) 직접 회로(272)의 외부 부분으로부터 내부 부분으로 집적 회로(272)의 일 측면 상에 금속의 제1 층으로서 형성될 수 있으며, 금속의 제2 층이 금속의 제1 층 상부에 형성된다. 인덕터(420)는 인덕터의 4개의 적층된 층 및 인덕터(420)를 구동하기 위한 8개의 상이한 노드를 포함할 수 있다. 또 다른 양태에서, 인덕터(420)는 (3) 신호의 임의의 기생적인 열화와 일치하도록 중앙 탭을 갖는 2개의 개별 인덕터로서 형성될 수 있다.
도 16은 본 개시의 일 양태에 따른 집적 회로(282) 및 분리된 기판(440) 상에 형성된 분리된 인덕터(430) 컴포넌트를 포함하는 섭취 가능한 식별자(280)를 도시한다. 따라서, 섭취 가능한 식별자(280)는 나중에 상호 접속되는 2개의 분리된 기판으로서 2개의 개별적인 프로세스로 제조될 수 있다. 일 양태에서, 섭취 가능한 식별자(280)는 집적 회로(282), 집적 수동 소자(integrated passive device, IPD) 컴포넌트(450), 및 선택적으로 비전도성 막(288)을 포함한다. IPD 컴포넌트(450)는 집적 회로(282)와 통합된 수동 소자이다. 집적 회로(282)는 전기 전도성 유체와 접촉할 때 전압 전위를 발생시키기 위해 그 위에 제공된 이종 재료를 포함하며, 여기서 전압 전위는 도 4a-4b 및 도 5-9와 관련하여 기술된 바와 같이 집적 회로(282)에 전력을 공급한다. 비전도성 막(288)은 이종 재료 사이에 전류 흐름의 경로를 연장시키기 위해 이종 재료 사이에 삽입될 수 있다. IPD 컴포넌트(450) 상의 인덕터(430)는 분리된 기판(440) 상에 형성되고 집적 회로(282)의 출력에 전기적으로 연결된다.
집적 회로(282)는 단일 Si 웨이퍼 기판(284) 상에 제1 상보형 금속 산화물 반도체(complementary metal oxide semiconductor, CMOS) 공정을 이용하여 제조될 수 있다. 인덕터(430) 및 커패시터는 제2 웨이퍼 기판(440) 상에 제2 공정을 사용하여 제조되어 IPD 컴포넌트(450)를 생성할 수 있다. IPD 컴포넌트(450)는 2차 집적 회로(IC) 다이 기판(440) 상에 인덕터(430)를 제조하기 위한 고품질 금속을 이용할 수 있다. 그 다음에, 섭취 가능한 식별자(280) 및 IPD 컴포넌트(450)의 집적 회로(282) 부분은 필요한 경우 증착, 드릴링 등과 같은 추가적인 공정으로 함께 적층될 수 있다. 그 공정은 2개의 분리된 웨이퍼 기판(284, 440)으로부터 단일 반도체(예를 들어, Si)를 산출할 것이다. 2개의 분리된 반도체 기판(284, 440)은 예를 들어 분자 본딩과 같은 다양한 기술을 사용하여 결합되거나 본딩될 수 있다. 선택적인 비전도성 막(288)이 이용되면, 집적 회로(282)는 비전도성 막(288)(예를 들어, 스커트) 상에 위치될 수 있다. 또 다른 양태에서, 재분배층(ReDistribution Layer, RDL)이 인덕터(430)를 구현하는 데 이용될 수 있다. 다른 양태에서, 인덕터는 반도체 기판보다는 유리 기판 상에 형성될 수 있다.
도 17은 본 개시의 일 양태에 따른 비전도성 막(294) 상에 형성된 인덕터(460)를 포함하는 섭취 가능한 식별자(290)를 도시한다. 섭취 가능한 식별자(290)는 집적 회로(292), 비전도성 막(294), 및 비전도성 막(294) 상에 형성된 인덕터(460)를 포함한다. 집적 회로(292)는 도 4a-4b 및 도 5-9와 관련하여 기술된 바와 같이 전기 전도성 유체와 접촉할 때 전압 전위를 발생시키고 유체 내에 전도성 전류를 발생시키기 위해 그 위에 형성된 이종 재료를 포함한다. 비전도성 막(294)은 이종 재료 사이에 전류 흐름의 경로를 연장시키기 위해 이종 재료 사이에 삽입될 수 있다. 인덕터(460)는 증착, 인쇄 등과 같은 다양한 공정을 사용하여 비전도성 막(294) 상에 제조될 수 있다. 인덕터(460)는 집적 회로(292)에 전기적으로 연결된다.
도 18은 본 개시의 일 양태에 따른 이종 재료가 집적 회로(272) 상에 증착된 후에 이종 재료(274, 276)(도 13) 중 하나 또는 둘 모두에 형성된 인덕터(470)를 포함하는 섭취 가능한 식별자(295)를 도시한다. 공진 회로의 커패시터 부분은 반도체 제조 공정 동안 또는 이후에 형성될 수 있다. 일 양태에서, 분리된 반도체 웨이퍼는 Si 비아 공정을 통해 섭취 가능한 식별자의 이종 재료(예를 들어, Mg 및 CuCl)와 함께 본딩될 수 있고 구리(Cu) 금속으로 채워질 수 있다. 공정은 다이의 일 측면 또는 양 측면에 대해 수행된 다음 개별 컴포넌트를 생산하기 위해 단일화될 수 있다.
도 19는 본 개시의 일 양태에 따른 인덕터(420) 및 단일 단부 인덕터 구동기 회로(500)를 포함하는 섭취 가능한 식별자(270)의 개략도이다. 단일 단부 구동기 회로(500)는 인덕터(420)를 구동하도록 구성된다. 구동기 회로(500)는 전기 전도성 유체에 잠긴, 도 12-13과 관련하여 본 명세서에서 이전에 논의된 바와 같이 이종 재료(274, 276)에 의해 형성된 부분 배터리(501)에 의해 전력이 공급된다. 제어 디바이스(422)는 인덕터(420)와 직렬로 접속된 스위치(SW)를 제어한다. 스위치(SW)는 입력 단자(424), 출력 단자(426), 및 제어 단자(428)를 포함한다. 제어 디바이스(422)는 스위치(SW)의 제어 단자(428)에 연결되어 스위치(SW)의 동작을 제어한다. 예를 들어, 제어 디바이스(422)는 RF 전자기 신호를 발생시키는 인덕터(420)를 통해 RF 발진 전류를 발생시키도록 스위치(SW)를 개방 및 폐쇄하도록 구성될 수 있다. 스위치(SW)는 인코딩된 RF 전자기 신호를 발생시키기 위해 미리 정의된 방식으로 개폐될 수 있다. RF 전자기 신호는 신체 조직을 통해 송신될 수 있다. RF 전자기 신호는 자기 신호 검출 메커니즘을 갖는 외부 또는 내부 수신기 디바이스에 의해 검출될 수 있다.
도 20은 본 개시의 일 양태에 따른 인덕터(420) 및 푸쉬-풀 H-브리지(504) 유형 인덕터 구동기 회로(502)를 포함하는 섭취 가능한 식별자(271)의 개략도이다. 푸시-풀 브리지(504) 유형의 인덕터 구동기 회로(502)는 인덕터(420)를 구동하도록 구성된다. 구동기 회로(502)는 전기 전도성 유체에 잠긴, 도 12-13과 관련하여 이전에 논의된 바와 같이 이종 재료(274, 276)에 의해 형성된 부분 배터리(501)에 의해 전력이 공급된다. 인덕터(420)는 플로팅 구성에서 적어도 4개의 스위치(SW1, SW2, SW3, SW4)를 포함하는 H-브리지(504)의 2개의 노드 사이에 접속된다. 스위치(SW1, SW2, SW3, SW4) 각각은 입력 단자, 출력 단자, 및 제어 단자를 포함한다. 제어 디바이스(430)는 스위치(SW1, SW2, SW3, SW4) 각각의 제어 단자에 연결되어 스위치(SW1, SW2, SW3, SW4)의 컨덕턴스를 제어한다. 예를 들어, 제어 디바이스는 인코딩된 RF 자기 신호를 발생시키는 인덕터(420)를 통한 발진 전류를 발생시키기 위해 미리 정의된 방식으로 스위치(SW1, SW2, SW3, SW4)를 개방하고 폐쇄하도록 구성된다. 일 양태에서, H-브리지(504) 내의 스위치 중 2개(SW1, SW2)는 한 번에 폐쇄되어 인덕터(420)를 통해 전류 (i)1을 전도하고 다른 2개의 스위치(SW3, SW4)는 개방된 채로 유지된다. 그 다음에, H-브리지(504) 내의 스위치 중 2개(SW3, SW4)는 한 번에 폐쇄되어 인덕터(420)를 통해 전류 (i)2를 전도하고 다른 2개의 스위치(SW1, SW1)는 개방된 채로 유지된다. 스위치 쌍(SW1, SW2) 및(SW3, SW4)는 부분 배터리(501)의 양극 단자 및 복귀 단자 사이에서 교대로 접속되어 인덕터(420)를 통해 전류 (i)1 및 i2를 교대로 전도시킨다.
제어 디바이스(430)는 스위치(SW1, SW2, SW3, SW4)를 동작시켜 인덕터(420)와 직렬로 2개의 스위치를 반 사이클 동안 접속시킨다. 따라서, 제어 디바이스(430)는 배터리(501) 상에 일정한 부하를 두면서 신호를 2배로 하기 위해 2 사이클마다 인덕터(420)를 구동한다. 예를 들어, 일 양태에서, 제어 디바이스는 제1 위상(Φ1)에서 스위치 중 2개(SW1, SW2)를 동작시키고 제2 위상(Φ2)에서 다른 2개의 스위치(SW3, SW4)를 동작시키며, 여기서 제1 위상(Φ1))은 제2 위상(Φ2)과 180° 위상차가 있다. 따라서, 사이클의 제1 전반부 동안, 스위치(SW1 및 SW2)는 폐쇄되고 스위치(SW3 및 SW4)는 개방되어 인덕터(420)를 통해 제1 전 류(i)1을 발생시킨다. 사이클의 후반부 동안, 스위치(SW3 및 SW4)는 폐쇄되고 스위치(SW1 및 SW2)는 개방되어 제1 전류 (i)1의 반대 방향으로 인덕터(420)를 통해 제2 전류 (i)2를 발생시킨다. 하나의 사이클에서, 인덕터(420)는 i1 및 i2에 의해 구동되어 출력 신호를 2배로 한다. 따라서, 스위치 쌍(SW1, SW4 및 SW2, SW3)이 제어 디바이스에 의해 온 및 오프로 사이클링됨에 따라, 인덕터(420)를 통한 인코딩된 발진 전류가 발생되고, 이는 차례로 신체 조직을 통해 송신될 수 있는 RF 전자기 신호를 발생시킨다. RF 전자기 신호는 자기 신호 검출 메커니즘을 갖는 외부 또는 내부 수신기 디바이스에 의해 검출될 수 있다.
도 21은 본 개시의 일 양태에 따른 인덕터(420) 및 단일 단부 인덕터 구동기 회로(422)를 포함하는 섭취 가능한 식별자(270)의 개략도이다. 단일 단부 구동기 회로(422)는 인덕터(420)를 구동하도록 구성된다. 구동기 회로(422)는 도 12-13과 관련하여 앞서 논의된 바와 같이 전기 전도성 유체에 잠긴 이종 재료(274, 276)를 전기적으로 연결시킴으로써 형성된 부분 배터리에 의해 전력이 공급된다. 도 21에 도시된 바와 같이, 섭취 가능한 식별자(270)의 배터리 부분은 제어 디바이스(506)에 인가된 전력이 인덕터(420)에 인가된 전력으로부터 절연되도록 분할된다. 스위치(SW)는 입력 단자(507), 출력 단자(509), 및 제어 단자(511)를 포함한다. 제어 디바이스(506)는 스위치(SW)의 컨덕턴스를 제어하기 위해 스위치(SW)의 제어 단자(511)에 연결되는 단일 단부 구동기 회로(422)에 연결된다. 제어 디바이스(506)의 제어 하에, 단일 단부 구동기 회로(422)는 인덕터(420)와 직렬로 접속된 스위치(SW)를 동작시킨다. 스위치(SW)는 RF 전자기 신호를 발생시키는, 인덕터(420)를 통해 인코딩된 발진 전류를 발생시키기 위해 제어 디바이스(506)에 의해 개폐된다. RF 전자기 신호는 감쇠가 거의 없거나 전혀없는 신체 조직을 통해 송신될 수 있다. RF 전자기 신호는 자기 신호 검출 메커니즘을 갖는 외부 또는 내부 수신기 디바이스에 의해 검출될 수 있다.
도 21a는 본 개시의 일 양태에 따른 제1 금속층(274)이 2개의 영역으로 나눠지고 제2 금속층(276)이 2개의 영역으로 나눠지는 인덕터(420) 및 단일 단부 인덕터 구동기 회로(422)를 포함하는 섭취 가능한 식별자(270A)의 개략도이다.
도 22는 본 개시의 일 양태에 따른 인덕터(420) 및 푸쉬-풀 H-브리지(504) 유형 인덕터 구동기 회로(502)를 포함하는 섭취 가능한 식별자(271)의 개략도이다. 푸시-풀 브리지(504) 유형의 인덕터 구동기 회로(430)는 인덕터(420)를 구동하도록 구성된다. 구동기 회로(430)는 도 12-13과 관련하여 앞서 논의된 바와 같이 전기 전도성 유체에 잠긴 이종 재료(274, 276)를 전기적으로 연결시킴으로써 형성된 부분 배터리에 의해 전력이 공급된다. 도 22에 도시된 바와 같이, 섭취 가능한 식별자(270)의 배터리 부분은 제어 디바이스(506)에 인가된 전력이 인덕터(420)에 인가된 전력으로부터 절연되도록 분할된다. 인덕터(420)는 플로팅 구성에서 적어도 4개의 스위치(SW1, SW2, SW3, SW4)를 포함하는 H-브리지(504)의 2개의 노드 사이에 접속된다. 일 양태에서, H-브리지(504) 내의 스위치 중 2개는 한 번에 폐쇄되어 전류가 인덕터(420)를 통해 흐르도록 하고, 한편 다른 2개의 스위치는 개방된 채로 유지하여 인덕터(420)를 배터리의 양극 단자와 복귀 단자 사이에 교대로 접속하게 한다. 스위치(SW1, SW2, SW3, SW4) 각각은 입력 단자, 출력 단자, 및 제어 단자를 포함한다. 제어 디바이스(506)는 푸시-풀 브리지(504) 유형 인덕터 구동기 회로(502)에 연결되며, 이는 스위치(SW1, SW2, SW3, SW4)의 컨덕턴스를 제어하기 위해 스위치(SW1, SW2, SW3, SW4)의 제어 단자에 연결된다.
제어 디바이스(506)의 제어 하에, 푸시-풀 브리지(504) 유형 인덕터 구동기 회로(430)는 스위치(SW1, SW2, SW3, SW4)를 동작시켜 사이클의 절반 동안 스위치 중 2개를 직렬로 인덕터(420)와 접속시킨다. 따라서, 인덕터(420)는 사이클 당 2회 구동되어 배터리(501)에 일정한 부하를 두면서 신호를 2배로 한다. 예를 들어, 일 양태에서, 구동기 회로(430)는 제1 위상(Ф1)에서 스위치 중 2개(SW1, SW2)를 동작시키고 제2 위상(Ф2)에서 다른 2개의 스위치(SW3, SW4)를 동작시키며, 여기서 제1 위상(Ф1)은 제2 위상(Ф2)과 180° 위상차가 있다. 따라서, 사이클의 제1 전반부 동안, 스위치(SW1 및 SW2)는 폐쇄되고 스위치(SW3 및 SW4)는 개방되어 인덕터(420)를 통해 제1 전류(i)1을 발생시킨다. 사이클의 후반부 동안, 스위치(SW3 및 SW4)는 폐쇄되고 스위치(SW1 및 SW2)는 개방되어 제1 전류(i)1의 반대 방향으로 인덕터(420)를 통해 제2 전류(i)2를 발생시킨다. 따라서, 하나의 사이클에서, 인덕터(420)는 i1 및 i2에 의해 구동되어 출력 신호를 2배로 한다. 따라서, 스위치 쌍(SW1, SW4) 및(SW2, SW3)이 제어 디바이스(430)에 의해 온 및 오프로 사이클링됨에 따라, 인덕터(420)를 통한 인코딩된 발진 전류가 발생되고, 이는 차례로 아주 적은 감쇠로 또는 감쇠가 전혀 없이 신체 조직을 통해 송신될 수 있는 RF 전자기 신호를 발생시킨다. RF 전자기 신호는 자기 신호 검출 메커니즘을 갖는 외부 또는 내부 수신기 디바이스에 의해 검출될 수 있다.
도 19-22와 관련하여 기술된 스위치(SW, SW1, SW2, SW3, SW4)는 예를 들어 트랜지스터, 전계 효과 트랜지스터(field effect transistor, FET), 금속-산화물 반도체 FET(metal-oxide semiconductor FET, MOSFET), 바이폴라 접합 트랜지스터, 및 이들의 임의의 적합한 등가물을 포함하는 반도체 스위칭 소자와 같은 솔리드 스테이트 전자 스위칭 소자로서 구현될 수 있다.
도 22a는 본 개시의 일 양태에 따른 제1 금속층(274)이 2개의 영역으로 나눠지고 제2 금속층(276)이 2개의 영역으로 나누어지는 인덕터(420) 및 푸쉬-풀 H-브리지 유형 인덕터 구동기 회로(430)를 포함하는 섭취 가능한 식별자(271A)의 개략도이다.
도 23은 본 개시의 일 양태에 따른 유도성 소자(508) 또는 섭취 가능한 식별자 집적 회로의 유도성 소자로서 이용될 수 있는 절연 서브 구조(514) 상에 형성된 인덕터 구조를 도시한다. 예를 들어, 반도체 기판(512) 상에 형성된 평면형 인덕터(508). 도 23에 도시된 바와 같이, 그러한 평면형 인덕터 구조(508)는 통상적으로 기판 상의 절연층(514)을 통해 반도체 기판(512) 위에 형성된 전도성 금속(510)의 리본 또는 나선형을 포함하는 나선형 구성을 갖는다. 도 23에 도시된 종래의 정사각형 형상의 인덕터의 인덕턴스 값은 다음 식 (1)과 같이 나타낼 수 있다:
여기서 L은 인덕턴스(nH)이고, d는 나선형 형상의 인덕터 금속화층(510)의 가장 외측 치수의 길이 (mm)이고, p는 나선형 형상의 인덕터 금속화층(510)의 폭(mm)이고, q는 나선형 형상의 금속화층(510)의 2개의 이웃하는 영역 사이의 간격(mm)이고, r은 p/q의 비, 즉(p/q)이다. p = q 일 때, 상기 식은 다음의 식 (2)로 단순화된다:
예를 들면, p=q=0.05㎜이고 d=0.5㎜이면, 상기 식 (1) 또는 (2)로부터 인덕턴스(L)가 약 2nH로서 계산된다.
전술한 평면형 인덕터(508) 구성은 복잡한 상호 접속에 대한 수반되는 필요성과 함께 칩 외부에 위치된 회로 소자의 수를 감소시킴으로써 회로에 대한 집적도를 증가시킨다. 최근에는, 그러나, 반도체 집적 회로 디바이스의 사이즈 및 제조 비용을 감소시키기 위해, 능동 컴포넌트(예를 들어, 트랜지스터)뿐만 아니라 수동 컴포넌트(예를 들어, 인덕터 및 커패시터)가 점점 더 소형화될 것이 요구되고 있다. 따라서, 상기 평면형 인덕터에 있어서는, 나선형 형상의 도체층(510)의 사이즈가 감소함에 따른 소형화 요구 사항에 대응하려는 시도가 이루어지고 있다. 즉, 폭(p) 및 간격(q)의 사이즈를 줄임으로써.
예를 들어, p=0.006mm, q=0.006mm, 및 d=0.15mm이면, 인덕턴스(L)는 상기 식 (1)로부터 약 2.5nH가 되도록 계산된다. GaAs 기판 상에 이 치수를 갖는 나선형 형상의 금속화층 또는 도체층(510)이 형성되면, 도체층(510)의 라인 간 커패시턴스(C)는 약 0.06pF와 동일하다. 이 값은 동일 평면 상의 스트립 라인으로서 나선형 형상의 도체층(510)의 2개의 인접한 영역의 근사에 의해 획득된다. 이 경우의 공진 주파수(fo)는 약 12.5GHz이고, 여기서 fo는 다음 식 (3)으로 정의된다:
나선형 형상의 인덕터 금속화층 또는 도체층(510)의 평면 사이즈를 원래 사이즈의 70%로 감소시키기 위해, 상기 파라미터가 p=0.0024mm 및 q=0.001mm로 설계되면, 인덕턴스(L)는 약 2.5nH에서 유지될 수 있다. 그러나, 도체(510)의 라인 간 커패시턴스(C)는 약 0.28pF까지 증가하고, 결과적으로 공진 주파수(fo)는 약 6.0GHz로 감소할 것이고, 이는 원래 사이즈의 경우보다 약 6.5GHz만큼 더 낮다. 따라서, 도 23에 도시도 인덕터(508)에 의하면, 나선형 형상의 도체층(510)의 이웃하는 영역의 간격(q)이 소형화를 위해 감소하면, 라인 간 커패시턴스(C)가 증가할 것이고, 공진 주파수(fo)가 감소하여 결과적으로 최대 동작 가능한 주파수가 낮아진다.
도 24는 본 개시의 일 양태에 따른 다층 유도성 소자(520) 또는 섭취 가능한 식별자 집적 회로의 유도성 소자로서 이용될 수 있는 절연 서브 구조 상에 형성된 인덕터 구조를 도시한다. 다층 인덕터 구성의 일 예가 도 24에 도시되어 있다. 도 24에 도시된 바와 같이, 다층 인덕터 구조(520)는 각각의 나선형 인덕터 섹션(522, 524)을 구성하는 제1 및 제2 레벨의 금속화로 제조된다. 각각의 인덕터 섹션(522, 524)은 대응하는 절연층(526, 528) 상에 형성되고 중앙에 위치하는 전도성 비아(530)에 의해 단부 간에 접속된다. 도 23에 도시된 평면 구조(508)와 비교하여, 도 24의 다층 배열은 단위 면적당 인덕턴스의 실질적인 증가, 뿐만 아니라 치수(d)의 감소를 제공한다.
도 25-27은 본 개시의 일 양태에 따른 2층 2포트 인덕터(600) 구성을 도시한다. 도 25에 도시된 2층 2포트 인덕터(600) 구성은 반도체 집적 회로(601)의 2개의 대응하는 절연층(608, 610) 상에 형성된 2개의 인덕터 섹션(602, 604)을 포함하고, 제1 중앙에 위치된 제1 전도성 비아에 의해 단부 간에 접속된다. 인덕터(600)를 다른 회로 소자에 접속하기 위한 2개의 포트 A1(포트 1), A2(포트 2)는 반도체 집적 회로(601)의 최상층(603) 상에 위치한다. 제2 인덕터 섹션(604)의 제2 포트(A2)는 제2 중앙에서 벗어나 위치된 전도성 비아(607)에 의해 반도체 집적 회로(601)의 최상층(603)에 접속된다. 도 25-27은 2층 2포트 인덕터(600)를 도시하지만, 본 개시는 하나 이상의 전도성 비아에 의해, 직렬로, 병렬로, 또는 그의 임의의 접합한 결합으로 상호 접속된 반도체 집적 회로의 대응하는 n개의 절연층 상에 형성된 복수의 n개의 인덕터 섹션을 포함하는 n층 n포트 인덕터를 고려하며, 여기서 n은 2보다 큰 임의의 정수이다. 2개를 초과하는 층을 갖는 다층 인덕터의 예가 도 28-30에 도시되어 있으며, 도 28-30은 반도체 집적 회로의 대응하는 절연층(622, 624, 626, 628) 상에 형성되어 있고 중앙에 위치된 전도성 비아에 의해 단부 간에 상호 접속되는 인덕터 섹션(614, 616, 618, 620)을 포함하는 4층 2포트 인덕터를 개시하고 있다.
도 26은 본 개시의 일 양태에 따른 도 25에 도시된 2층 2포트 인덕터(600)의 다이어그램이다. 2층 2포트 인덕터(600)는 설명의 명료성을 위해 2개의 분리된 인덕터 섹션(602, 604)으로 도시되어 있다. 제1 인덕터 부(602)는 제1 절연층(608) 상에 형성되고, 제2 인덕터 섹션(604)은 반도체 집적 회로(601)의 제2 절연층(610) 상에 형성된다. 제1 및 제2 인덕터 섹션(602, 604)은 점선으로 도시된 전도성 비아(606)를 통해 직렬로 접속된다. 2개의 포트 A1(포트 1), A2(포트 2)에 대한 접속은 반도체 집적 회로(601)의 최상층(603) 상에 제공된다. 제2 포트(A2) 로의 접속은 전도성 비아(607)를 통해 제공된다.
도 27은 본 개시의 일 양태에 따른 도 25 및 도 26에 도시된 2층 2포트 인덕터(600)의 개략도이다. 제1 인덕터 섹션(602)은 L1로 표기되고 제2 인덕터 섹션(604)은 L2로 표기된다. 인덕터 섹션(L1, L2)의 단부(B1, B2)는 전도성 비아(606)를 통해 직렬로 접속된다. 인덕터(600)는 2개의 포트 A1(포트 1), A2(포트 2)를 통해 회로 소자에 연결될 수 있다. 인덕터 섹션(602, 604(L1, L2))이 반도체 집적 회로(601)의 인접한 절연층(608, 610) 상에 코일로서 형성되기 때문에, 하나의 인덕터 섹션(602)에 흐르는 전류(i)는 상호 인덕턴스에 의해 인접한 인덕터 섹션(604)에서 전압을 유도한다. 도 27에 도시된 바와 같이, 전류(i)는 제1 및 제2 인덕터 섹션(602, 604)을 통해 동일한 방향으로 흐른다.
도 28-30은 본 개시의 일 양태에 따른 4층 2포트 인덕터(612) 구성을 도시한다. 도 28에 도시된 4층 2포트 인덕터(612) 구성은 본 개시의 일 양태에 따라, 반도체 집적 회로(611)의 4개의 대응하는 절연층(622, 624, 626, 628) 상에 형성된 4개의 인덕터 섹션(614, 616, 618, 620)을 포함하고, 전도성 비아(630, 632, 634, 635)를 통해 단부 간에 접속된다. 인덕터(612)를 다른 회로 소자에 접속하기 위해 반도체 집적 회로(611)의 최상층(613) 상에 2개의 포트 A1(포트 1), A4(포트 2)가 제공된다. 제2 포트(A4)는 제4 인덕터 섹션(620)에 연결되고 전도성 비아(634)에 의해 반도체 집적 회로(611)의 최상층(613)에 접속된다.
도 29는 본 개시의 일 양태에 따른 도 28에 도시된 4층 2포트 인덕터(612)의 다이어그램이다. 4층 2포트 인덕터(612)는 설명의 명료성을 위해 4개의 분리된 인덕터 섹션(614, 616, 618, 620)으로 도시되어 있다. 인덕터 섹션(614, 616, 618, 620) 각각은 분리된 절연층(622, 624, 626, 628) 상에 형성되고 전도성 비아(630,632,634,635)를 통해 직렬로 접속된다. A4(포트 2)와 반도체 집적 회로(611)의 최상층(613) 사이의 접속은 전도성 비아(635)를 통해 제공된다. A1(포트 1) 및 A4(포트 2)에 대한 접속은 반도체 집적 회로(601)의 최상층(613) 상에 제공된다.
도 30은 본 개시의 일 양태에 따른 도 28 및 도 29에 도시된 4층 2포트 인덕터(612)의 개략도이다. 제1 인덕터 섹션(614)은 L1으로 표기되고, 제2 인덕터 섹션(616)은 L2로 표기되고, 제3 인덕터 섹션(618)은 L3로 표기되고, 제4 인덕터 섹션(620)은 L4로 표기된다. 인덕터 섹션(L1-L4)은 전도성 비아(630, 632, 634)를 통해 단부 간에 직렬로 접속된다. 인덕터(612)는 2개의 포트 A1(포트 1), A4(포트 2)를 통해 회로 소자에 연결될 수 있다. 인덕터 섹션(614, 616, 618, 620(L1-L4))이 반도체 집적 회로(611)의 인접한 절연층(622, 624, 626, 628) 상에 코일로서 형성되기 때문에, 하나의 인덕터 섹션(614)에 흐르는 전류(i)는 상호 인덕턴스에 의해 인접한 인덕터 섹션(616)에서 전압을 유도하는 등등이다. 도 30에 도시된 바와 같이, 전류(i)는 제1, 제2, 제3, 및 제4 인덕터 섹션(614, 616, 618, 620(L1-L4))을 통해 동일한 방향으로 흐른다.
도 31-33은 본 개시의 일 양태에 따른 n층 n포트 인덕터(630) 구성을 도시한다. 도 31에 도시된 n층 n포트 인덕터(630) 구성은 본 개시의 일 양태에 따라, 반도체 집적 회로(631)의 대응하는 절연층(640, 642, 644, 646) 상에 형성된 n개의 인덕터 섹션(633, 636, 637, 638)을 포함한다. n개의 분리된 대응하는 절연층(640, 642, 644, 646) 상에 형성된 n개의 인덕터 섹션(633, 636, 637, 638) 각각은 그 위에 있는 것의 미러 이미지이다. 도 31에 도시된 바와 같이, n개의 인덕터 섹션(633, 636, 637, 638)은 상호 접속되지 않고 오히려 n개의 개별 인덕터 섹션(633, 636, 637, 638)으로서 배열된다. n개의 인덕터 섹션(633, 636, 637, 638)은 2n 포트 A1(포트 1), B1(포트 2), A2(포트 3), B2(포트 4), A3(포트 5), B3(포트 6), An(포트(2n-1)), Bn(포트 2n)에 의해 임의의 적합한 방식으로 서로 그리고 다른 회로에 상호 접속될 수 있다.
도 32는 본 개시의 일 양태에 따른 도 31에 도시된 n층 n포트 인덕터(630)의 다이어그램이다. n층 n포트 인덕터(630)는 설명의 명료성을 위해 n개의 분리된 인덕터 섹션(633, 636, 637, 638)으로 도시된다. 제1 인덕터 섹션(633)은 제1 절연층(640) 상에 형성되고, 제2 인덕터 섹션(636)은 제2 절연층(642) 상에 형성되고, 제3 인덕터 섹션(637)은 제3 절연층(644) 상에 형성되고, 제n 인덕터 섹션(638)은 제n 절연층(646) 상에 형성된다. 인덕터 섹션 각각은 그 위에 있는 코일의 미러 이미지인 코일을 정의한다. n개의 인덕터 섹션(633, 636, 637, 638)은 접속되지 않고 오히려 개별적으로 형성된다. n포트 쌍(A1(포트 1), B1(포트 2)), (A2(포트 3), B2(포트 4)), (A3(포트 5), B3(포트 6))(An(포트(2n-1)), Bn(포트 2n))는 임의의 미리 결정된 구성으로 회로에 개별 인덕터 섹션(630)을 회로에 접속시키기 위해 n개의 분리된 절연층 상에 제공 될 수 있다.
도 33은 본 개시의 일 양태에 따른 도 31 및 도 30에 도시된 n층 n포트 인덕터(630)의 개략도이다. 제1 인덕터 섹션(633)은 L1으로 표기되고, 제2 인덕터 섹션(636)은 L2로 표기되고, 제3 인덕터 섹션(637)은 L3로 표기되고, 제4 인덕터 섹션(638)은 L4로 표기된다. 도 33에 도시된 바와 같이, 인덕터 섹션(L1-Ln)은 상호 접속되지 않으며, 임의의 미리 결정된 구성으로 n포트 쌍(A1(포트 1), B1(포트 2)), (A2(포트 3), B2(포트 4)), (A3(포트 5), B3(포트 6)), (An(포트(2n-1)), Bn(포트 2n))을 통해 회로 소자에 개별적으로 연결될 수 있다. 인덕터 섹션(633, 636, 637, 638)(L1-Ln)이 반도체 집적 회로(631)의 인접한 절연층(640, 642, 644, 646) 상에 코일로서 형성되기 때문에, 하나의 인덕터 섹션(633)에 흐르는 전류는 상호 인덕턴스에 의해 인접한 인덕터 섹션(636)에서 전압을 유도하는 등등이다.
도 34-36은 본 개시의 일 양태에 따른 중앙 탭 접속부(653) 구성을 갖는 대칭 2층 3포트 인덕터(650)를 도시한다. 도 34에 도시된 중앙 탭 접속부(653) 구성을 갖는 2층 3포트 인덕터(650)는 반도체 집적 회로(651)의 2개의 대응하는 절연층(658, 660) 상에 형성된 4개의 인덕터 섹션(652, 662, 664, 654)을 포함하고, 전도성 비아(653, 656, 657, 668)를 통해 단부 간에 접속된다. 인덕터(600)를 다른 회로 소자에 접속하기 위한 3개의 포트 A1(포트 1), A4(포트 2), A2/A3(포트 3)는 반도체 집적 회로(651)의 최상층(655) 상에 위치한다. 이 기하학적 구조는 2개의 금속층을 갖는 대칭 코일의 2개의 층을 구성할 수 있게 해주는 반면, 전통적인 대칭의 중앙 탭 코일은 코일당 2개의 층을 필요로 한다. 따라서, 본 기하학적 구조는 동일한 다이 영역에서 더 많은 턴을 제공한다.
도 35는 본 개시의 일 양태에 따른 도 34에 도시된 중앙 탭 접속부를 갖는 대칭 2층 3포트 인덕터(650)의 다이어그램이다. 중앙 탭 접속부(653)를 갖는 2층 3포트 인덕터(650)는 설명의 명료성을 위해 4개의 분리된 인덕터 섹션(652, 662, 664, 654)으로 도시된다. 제1 및 제2 인덕터 섹션(652, 662)은 제1 절연층(658) 상에 형성되고, 제3 및 제4 인덕터 섹션(664, 654)은 제2 절연층(660) 상에 형성된다. 제2 인덕터 섹션(654)은 제1 인덕터 섹션(652)의 미러 이미지이다. 제1, 제2, 제3 및, 제4 인덕터 섹션(652, 662, 664, 654)은 점선으로 도시된 전도성 비아(653, 656, 657, 668)를 통해 직렬로 접속된다. 3개의 포트 A1(포트 1), A4(포트 2), A2/A3(포트 3) 에 대한 접속은 반도체 집적 회로(651)의 최상층(655) 상에 제공된다.
도 36은 본 개시의 일 양태에 따른 도 34 및 도 35에 도시된 인덕터(650)의 개략도이다. 개략도에서, 2층 2포트 인덕터(650)의 제1 인덕터 섹션(652)은 L1로 참조되고, 제2 인덕터 섹션(654)은 L2로 참조되고, 제3 인덕터 섹션(664)은 L3로 참조되고, 제4 인덕터 섹션(654)은 L4로 참조된다. 인덕터(L1, L2, L3, L4)는 접속부(656, 657, 668)를 통해 직렬로 접속된다. 인덕터(L1, L2, L3, L4)가 반도체 집적 회로(651)의 인접한 층(658, 660) 상에 코일(652, 654)로 형성되기 때문에, 하나의 코일(652)에 흐르는 전류는 상호 인덕턴스에 의해 인접한 코일(654)에 전압을 유도한다. 도시된 바와 같이, 전류 (i)는 인덕터(L1, L2, L3, L4)의 각각을 통해 동일한 방향으로 흐른다.
도 37은 본 개시의 일 양태에 따른 공진(발진) 인덕터 구동기 회로(700)의 개략도이다. 인덕터 구동기 회로(700)는 자기 발진 거동을 제공하는 부성 저항(-R)으로서 그 자체를 나타내는 교차 연결된 MOSFET 트랜지스터(702, 704)를 사용하여 부성 저항(-R)을 부가한다. 제1 MOSFET 트랜지스터(706)의 게이트는 제2 MOSFET 트랜지스터(704)의 드레인(708)에 연결된다. 마찬가지로, 제2 MOSFET 트랜지스터(704)의 게이트(710)는 제2 MOSFET 트랜지스터(702)의 드레인(712)에 연결된다. 인덕터(L)는 본 명세서에 기술된 인덕터 섹션과 유사한 인덕터 섹션(714)을 포함한다. 공급 전압(VDD)은 인덕터(L)에 연결되고 기판(716)은 VSS에 연결된다. 인덕터(L)는 인덕터(L)를 교차 연결된 MOSFET 트랜지스터(702, 704)와 같은 다른 회로 소자에 접속하기 위한 2개의 포트(P1 및 P2)를 포함한다. 도 37의 예에서, 인덕터(L)는 제1 및 제2 MOSFET 트랜지스터(702, 704)의 드레인(712, 712) 양단에 연결되며, 여기서 인덕터(L)의 포트 1(P1)은 제1 MOSFET 트랜지스터(702)의 드레인(712)에 연결되고, 인덕터(L)의 포트 2(P2)는 제2 MOSFET 트랜지스터(704)의 드레인(708)에 연결된다. 인덕터 구동기 회로(700)의 발진 주파수를 설정하기 위해 제1 및 제2 MOSFET 트랜지스터(702, 704)의 드레인(712, 712) 양단에 커패시터(C)가 연결된다. 대안적으로, 인덕터(L)의 기생 커패시턴스는 발진 주파수를 설정하는 데 사용될 수 있다. 교차 연결된 MOSFET 트랜지스터(702, 704)는 인덕터(L) 내부에서 발진하는 전류를 제공한다. 이는 한 사이클에서 인덕터(L)에 도입되는 에너지와 비교하여 전력 사이클에서의 전력 손실로 정의되는 합리적인 Q를 제공한다. 충분히 높은 Q는 인덕터 L에 저장된 적절한 에너지를 제공하고보다 효율적인 시스템을 만들기 위해 더 높은 전류를 제공한다. 도 37에 도시된 것 이외의 다른 유형의 부성 저항 회로가 이용될 수 있음을 이해할 것이다.
도 38은 본 개시의 일 양태에 따른 임펄스 인덕터 구동기 회로(720)의 블록도이다. 인덕터 구동기 회로(720)는 반도체 집적 회로의 개별 층 상에 제공된 인덕터 섹션(L1, L2, L3, L4)을 통해 신호를 푸시하기 위해 이용된다. 인덕터 섹션(L1, L2, L3, L4)을 발진기에 연결하는 대신 시간에 따라 기하 급수적으로 감소하는 전류의 임펄스가 생성된다. 전하는 커패시터에 저장되어 방전될 수 있다. 도 38에 도시된 바와 같이, 임펄스 인덕터 구동기 회로(720)는 코일 방전 회로(726)에 연결된 펄스 발생기 회로(724)에 연결된 배터리 전압 더블러 섹션(722)을 포함한다. 도 38에 도시된 예에서, 펄스 발생기 회로(724)는 4개의 인덕터 방전 회로(726, 728, 730, 732)에 연결된다. 그러나, n개의 인덕터 방전 회로까지가 본 개시의 범위를 벗어나지 않으면서 펄스 발생기 회로(724)에 연결될 수 있다는 것을 이해할 것이다. 본 명세서에서 논의되는 바와 같이, 인덕터 구동기 회로(720)는 커패시터로 전하를 펌핑한 다음, 듀티 사이클에 비해 매우 짧은 방전 사이클 동안 커패시터를 인덕터 섹션(L1, L2, L3, L4)으로 방전한다.
인덕터 방전 회로(726, 728, 730, 732)는 병렬로 펄스 발생기 회로(724)에 연결된다. 이러한 "전하 펌프" 구성에서, 인덕터 방전 회로(726, 728, 730, 732) 구조는 4배의 전압을 제공하기 위해 이들을 적층하는 것이 아니라 4배의 전류를 제공하기 위해 병렬 브랜치(734, 736, 738, 740)로 제공된다. 인덕터의 N개의 층은 N개의 커패시터를 제공하도록 구성될 수 있다. 인덕터 섹션(L1, L2, L3, L4)은 교류(AC)가 아니라 단상(mono-phasic)으로 접속될 수 있다. 본 명세서에서 기술되는 바와 같이, 각각의 인덕터 섹션(L1, L2, L3, L4)은 인덕터 섹션(L1, L2, L3, L4)을 대응하는 인덕터 방전 회로(726, 728, 730, 732)에 연결하기 위해 2개의 포트(P1 및 P2)를 포함한다.
도 39는 본 개시의 일 양태에 따른 도 38에 도시된 임펄스 인덕터 구동기 회로(720)의 개략도이다. 인덕터 구동기 회로(720)는 반도체 집적 회로의 개별 층 상에 제공된 인덕터 섹션(L1, L2, L3, L4)을 통해 신호를 푸시하기 위해 이용된다. 배터리 전압 더블러 회로(722)는 인덕터 방전 회로(726, 728, 730, 732) 각각에 인가되는 배터리 전압(VBAT)을 4배로 한다. 펄스 발생기 회로(724)는 인덕터 방전 회로(726, 728, 730, 732)의 각각에 임펄스를 인가하며, 이는 대응하는 인덕터 섹션(L1, L2, L3, L4)을 구동한다. 배터리 전압 더블러 회로(722), 펄스 발생기 회로(724), 및 인덕터 방전 회로(726, 728, 730, 732)의 상세한 설명은 도 40-43과 관련하여 제공된다.
도 40은 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 배터리 전압 더블러 회로(722)의 블록도이다. 배터리 전압 더블러 회로(722)는 제1 전압 더블러 회로(744)의 입력에 연결된 배터리 전압(742)(VBAT)을 포함하고, 제1 전압 더블러 회로(744)의 출력(2*VBAT)은 제2 전압 더블러 회로(746)의 입력에 연결된다. 제2 전압 더블러 회로(746)의 출력(4*VBAT)은 펄스 발생기 회로(724) 및 인덕터 방전 회로(726, 728, 730, 732)에 인가된다.
곱셈기(744, 746)가 (예를 들어 배터리로부터의) 공급 전압이 회로에 의해 요구되는 전압보다 낮은 곳에서 이용될 수 있다. MOSFET 회로는 일반적으로 많은 집적 회로에서 표준 로직 블록이다. 이러한 이유로 다이오드는 종종 이 유형의 트랜지스터로 대체되지만, 다이오드로 기능하도록 배선된다 -다이오드 배선 MOSFET이라고 불리는 배열. 커패시터(C1, C2, C3)는 배터리의 출력 전압(VBAT), 제1 전압 더블러 회로(744)의 출력 전압(2*VBAT), 및 제2 전압 더블러 회로(746)의 출력 전압(4*VBAT)을 안정시킨다.
일 양태에서, 각각의 전압 더블러 회로(744, 746)는 클록 발진기 회로(748, 750)에 의해 공급되는 클록 펄스 트레인에 의해 구동되는 각각의 커패시터의 하부 플레이트와 함께 다이오드/커패시터 셀의 캐스케이드를 포함하는 전하 펌프 또는 곱셈기를 포함할 수 있다. 회로는 시스템 배터리(742)로부터 스위칭 신호를 제공하는 클록 트레인으로 DC 입력 VBAT를 취한다. 곱셈기는 보통 대체 셀이 반대 위상의 클록 펄스로부터 구동되도록 요구한다.
도 41은 본 개시의 일 양태에 따른 도 40에 도시된 각각의 전압 더블러 회로(744(746)) 스테이지의 개략도이다. 교차 연결된 스위칭된 커패시터 회로는 1볼트 미만으로 방전될 때 전력을 계속 공급한다. 전압 더블러 회로(744(746))는 스위칭된 커패시터 스테이지(752) 및 클록 스테이지(754)를 포함한다. 클록 스테이지(754)는 클록 발진기 회로(748(750))로부터 클록 입력(CLK)에서 펄스 트레인을 수신하고, 반대 위상의 클록 펄스(Ф1 및 Ф2)를 생성한다. 클록(Ф1)이 로우일 때, 트랜지스터(Q1 및 Q4)는 턴 온되고 트랜지스터(Q2 및 Q3)는 턴 오프되고, 커패시터(C4)의 전압이 출력(Vout)에 인가된다. 동시에 클록(Ф2)는 하이로 트랜지스터(Q6 및 Q7)를 턴 오프하고 트랜지스터(Q5 및 Q8)를 턴 온하여 커패시터(C5)가 Vin으로 충전된다. 클록(Ф2)가 낮아지는 경우, 커패시터(C5) 양단의 전압은 Vin의 2 배(2Vin)로 푸시되고, 트랜지스터(Q6 및 Q7)는 턴 온되고, 트랜지스터(Q5 및 Q8)는 턴 오프되고, 2Vin이 출력에 인가되어 Vout = 2Vin이다. 다음 반 사이클에서는 역할이 바뀌어, 클록(Ф1)이 하이이고 클록(Ф2)은 로우여서, 트랜지스터(Q1 및 Q4)가 턴 오프되고 트랜지스터(Q2 및 Q3)는 턴 온되어 커패시터(C4)를 Vin으로 충전한다. 동시에 트랜지스터(Q6 및 Q7)가 턴 오프되고, 트랜지스터(Q5 및 Q8)가 턴 온되어 C5에 대한 전압(2Vin)의 전압이 출력에 인가된다. 클록(Ф1)가 낮아지는 경우, 커패시터(C4) 양단의 전압은 Vin의 2 배(2Vin)로 푸시되고, 트랜지스터(Q1 및 Q4)는 턴 온되고, 트랜지스터(Q2 및 Q3)는 턴 오프되고, 2Vin이 출력에 인가되어 Vout = 2Vin이다. 따라서, 출력(Vout)은 회로의 각각의 측면으로부터 교대로 2Vin으로 공급된다.
도 41에 기술된 전압 더블러 회로(744(746)) 스테이지의 구현예는 다이오드 배선 MOSFET 및 관련 임계 전압 문제가 없기 때문에 적은 손실을 제공한다. 회로(744(746))는 또한 위상 클록(Ф1, φ2)으로부터의 출력을 제공하는 모두 사실상 2개의 전압 더블링 회로가 있기 때문에 리플 주파수가 2배가 된다는 이점을 갖는다.
도 42는 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 펄스 발생기 회로(724)의 개략도이다. 펄스 발생기 회로(724)는 제1 및 제2 슈미트(Schmitt) 트리거(758, 760), 제2 "지연된" Schmit 트리거(760)의 입력에서 시정수 지연(τ)을 설정하는 R1 및 C6을 포함하는 RC 회로, 인버터(762), 및 NOR 로직 게이트(764)를 포함한다. 전자 기기에서, 슈미트 트리거(758, 760)는 비교기 또는 차동 증폭기의 비반전 입력에 양의 피드백을 적용하여 히스테리시스를 구현한 비교기 회로이다. 이것은 아날로그 입력 신호를 디지털 출력 신호로 변환하는 능동 회로이다. 입력이 변화를 트리거링하기에 충분할 때까지 출력이 그 값을 유지하기 때문에 회로는 "트리거"로 명명된다. 비반전 구성에서, 입력이 선택한 임계 값보다 높으면 출력이 높다. 입력이 상이한(낮은) 선택된 임계치보다 낮으면 출력은 낮고, 입력이 두 레벨 사이에 있으면 출력은 그 값을 유지한다. 이러한 이중 임계 액션은 히스테리시스라고 하며, 슈미트 트리거(758, 760)가 메모리를 소유하고 쌍안정 멀티바이브레이터(래치 또는 플립 플롭)로서의 역할을 할 수 있음을 의미한다. 두 종류의 회로 사이에는 밀접한 관계가 있다; 슈미트 트리거는 래치로 변환될 수 있고, 래치는 슈미트 트리거로 변환될 수 있다.
제1 발진기(756)는 제1 슈미트 트리거(758)의 입력(766)에 그리고 동시에 R1, C6 회로의 저항기(R1)의 입력에 클록 트레인을 제공한다. 따라서, 제2 슈미트 트리거(760)의 입력(770)에 나타나는 클록 신호는 R1, C6 회로에 의해 설정된 τ만큼 지연된다. 따라서, 제1 및 제2 슈미트 트리거(758,760)가 유사한 내부 전파 지연 특성을 갖는 것으로 가정하면, 제2 "지연된" 슈미트 트리거(760)의 출력(774)은 제1 슈미트 트리거(758)의 출력(772)으로부터 시정수 τ= R1*C6초만큼 지연된다. 제1 "지연되지 않은" 슈미트 트리거(758)의 출력(772)은 인버터(762)에 의해 반전되고, 인버터(762)의 출력(776)은 NOR 게이트(764)의 입력(A)에 인가된다. 제2 "지연된" 슈미트 트리거(760)의 출력(774)은 NOR 게이트(764)의 입력(B)에 인가된다. NOR 게이트(764)의 출력(778)은 인덕터 방전 회로(726, 728, 730, 732)(도 38, 도 39)의 하나의 입력에 인가되는 일련의 임펄스이다. 제2 발진기(780)는 인덕터 방전 회로(726, 728, 730, 732)(도 38, 도 39)의 다른 입력에 인가되는 클록 트레인(782)을 제공한다.
도 43은 본 개시의 일 양태에 따른 도 38 및 도 39에 도시된 인덕터 방전 회로(726)의 간소화된 개략도이다. 본 명세서에 기술된 바와 같이, 인덕터 방전 회로(726)는 펄스 발생기 회로(724)에 연결된다(도 42). 이 "전하 펌프" 구성에서, 인덕터 방전 회로(726)는 인덕터의 N개의 층 중 하나에 인가된다. 인덕터 섹션(L1)은 단상 모드로 접속된다. 본 명세서에서 기술되는 바와 같이, 인덕터 섹션(L1, L2, L3, L4)은 인덕터 섹션(L1)을 대응하는 인덕터 방전 회로(726)의 대응하는 회로 구성에 연결하기 위해 2개의 포트(P1 및 P2)를 포함한다.
인덕터 방전 회로(726)는 커패시터 충전 회로(790), 연결 회로(792), 및 인덕터 섹션(L1) 충전 및 방전 회로(794, 796)를 포함한다. 인덕터 방전 회로(726)는 NOR 게이트(764)(도 42)의 출력(778)으로부터 일련의 임펄스를 수신한다. 일련의 임펄스는 제1 인버터(784)에 인가된다. 제1 인버터(784)의 출력(798)은 커패시터 충전 회로(790)의 트랜지스터(Q10)의 게이트, 연결 회로(792)의 트랜지스터(Q12)의 게이트, 및 제2 인버터(786)의 입력에 인가된다. 제2 인버터(786)의 출력(791)은 커패시터 충전 회로(790)의 트랜지스터(Q9)의 게이트 및 연결 회로(792)의 트랜지스터(Q11)의 게이트에 인가된다. 제1 인버터에 대한 입력이 로우일 때, 트랜지스터(Q9 및 Q10)는 턴 온되고 트랜지스터(Q11 및 Q12)는 턴 오프되어 커패시터(C6)를 충전한다. 제1 인버터로의 입력이 하이일 때, 트랜지스터(Q9 및 Q10)는 턴 오프되고 트랜지스터(Q11 및 Q12)는 턴 온되어 방전 회로(794, 796)의 입력(797)에 커패시터(C6)의 전압이 인가된다.
제2 발진기(780)는 제3 인버터(788)에 인가되는 클록 트레인(782)을 제공한다. 제3 인버터(788)의 출력(793)은 트랜지스터(Q13 및 Q14)의 게이트 및 제4 인버터(790)의 입력에 인가된다. 제4 인버터(790)의 출력(795)은 트랜지스터(Q15 및 Q16)의 게이트에 인가되어, 트랜지스터(Q13, Q16) 및 트랜지스터(Q14, Q15)가 교대로 턴 온 및 턴 오프된다. 예를 들어, 제3 인버터(788)의 입력이 하이일 때, 트랜지스터(Q13 및 Q16)는 턴 온되고 트랜지스터(Q14 및 Q15)는 턴 오프된다. 따라서, 인덕터 섹션(L1)의 포트(P1) 는 트랜지스터(Q13)를 통해 입력(797)에서 커패시터 전압에 연결되고, 인덕터 섹션(L1)의 포트(P2)는 트랜지스터(Q16)를 통해 VSS에 연결된다. 제3 인버터(788) 로의 입력이 로우로 될 때, 역할일 반대로 되어 트랜지스터(Q14 및 Q15)가 턴 온되고 트랜지스터(Q13 및 Q16)는 턴 오프된다. 따라서, 인덕터 섹션(L1)의 포트(P2) 는 트랜지스터(Q15)를 통해 입력(797)에서 커패시터 전압에 연결되고, 인덕터 섹션(L1)의 포트(P2)는 트랜지스터(Q14)를 통해 VSS에 연결된다. 일련의 임펄스가 NOR 게이트(764)(도 42)의 출력(778) 및 제2 발진기(780)(도 42)로부터의 클록 트레인(782)으로부터 도달함에 따라, 커패시터 섹션(L1)은 교대로 충전 및 방전되어 전자기 신호를 생성한다.
따라서, 인덕터 방전 회로(726)는 커패시터(C6)로 전하를 펌핑한 다음 듀티 사이클에 비해 매우 짧은 방전 사이클에 걸쳐 커패시터(C6)를 인덕터 섹션(L1)으로 방전하여 전송 프로토콜을 제공한다. 다른 인덕터 방전 회로(728, 730, 732)의 동작은 인덕터 방전 회로(726)와 유사하기 때문에 본 명세서에서는 간결하고 명확하게 하기 위해 반복되지 않을 것이다.
임펄스 통신 프로토콜
일부 양태에서, 임펄스 통신 프로토콜은 섭취 가능한 식별자(예를 들어, 섭취 가능한 식별자(104))로부터 신호를 송신하여, 수신기(예를 들어, 수신기(106, 108, 110, 112, 114, 116, 118, 150, 152) 중 임의의 것)에 의해 그것을 수신하고, 검출하고, 디코딩하도록 정의된다. 통상적으로, 본 개시의 섭취 가능한 식별자는 매우 작고 저렴한 시스템이다. 이들의 비용 및/또는 사이즈는 발진기를 알려진 주파수로 정확하게 튜닝하기 위해 회로에 크리스탈을 추가하는 것과 같이, 보다 나은 신호 품질을 생성하는 데 통상적으로 사용되는 컴포넌트를 포함시키는 것을 제한한다. 이것은 수신기가 섭취 가능한 수신기의 실제 주파수를 초기에 +/- 5-10% 이내로 알 수 있게 하는 경향이 있다. 더욱이, 섭취 가능한 식별자의 바이오 갈바니(biogalvanic) 배터리 전압 및 전류 출력은 송신 시퀀스 전반에 걸쳐 변화하는 경향이 있다. 크기가 제한되어 있기 때문에, 신호의 진폭은 임의의 잡음에 비해 매우 약하다. 송신기(섭취 가능한 식별자) 측에서 매우 제한된 리소스로 인해 확인응답, 동기화 확인, 또는 수신기에서 송신되고 섭취 가능한 식별자에서 수신되는 임의의 응답 메시지를 반드시 방지하는 단지 단방향 통신 프로토콜을 사용하는 것이 바람직할 수 있다. 또한, 동시에 다수의 섭취 가능한 식별자가 사용자에서 동시에 활성화될 수 있으며, 각각은 단일 수신기가 각각의 배터리 수명이 다하기 전에 픽업할 필요가 있는 유사한(및 가능하게는 변화하는) 신호를 송신한다. 본 명세서의 시스템 제약 사항은 수신기가 초기에 부정확한 신호 주파수, 가능하게는 변화하는 전압 및 전류 출력, 본래 낮은 신호대 잡음비를 갖는 신호, 임의의 상호간의 통신이 없이 식별하기, 및 다수의 이러한 송신 시퀀스를 고려하도록 구성되어야 한다는 점에서 신호를 적절하게 통신하는 부담이 수신기와 관련된다는 것을 강하게 제안한다.
본 개시의 양태는 섭취 가능한 식별자에서 인덕터에 의해 발생된 일련의 전자기 펄스를 이용하는 임펄스 통신 프로토콜을 공개함으로써 이들 문제 중 적어도 일부를 다룬다. 이들 전자기 펄스는 이하에서 정의된 프로토콜의 변형 중 하나에 따라 송신될 수 있고, 대응하여 동일한 프로토콜에 따라 수신기에 의해 수신, 검출, 및 디코딩될 수 있다. 이러한 임펄스 통신 프로토콜의 다양한 예는 본 명세서에서 "스파이크 (spike)" 프로토콜이라고도 칭해질 수 있다.
일반적으로, 스파이크 프로토콜은 배터리로부터의 전하를 축적하여 매우 짧은 기간에 인덕터를 통해 방출함으로써, 이로써 지속파로부터 획득할 수 있는 것보다 더 짧은 지속 시간 동안 더 높은 진폭 신호를 생성하는 섭취 가능한 식별자의 임펄스 시스템에 의해 개시될 수 있다. 이를 생성하기 위해, 제어 회로는 펄스 사이에 갭을 정의한다. 따라서, 수신기는 스파이크 사이의 시간을 무시하고 스파이크가 있을 위치에서만 신호를 찾음으로써 이러한 이점을 활용한다. 예를 들어, 1000μs 동안 1μs의 지속 시간 각각에서 10개의 스파이크가 있다면, 모든 신호 에너지는 1%의 시간으로 압축된다. 검출기(예를 들어, 수신기)가 펄스 사이의 데이터를 무시하면, 그 기간 동안 존재하는 잡음의 단지 1%만이 실제로 신호 에너지와 경쟁한다. 비교해 보면, 통상적인 "공진 시스템"에서, 신호 에너지는 전체 1000μs에 걸쳐 균일하게 분포되며 그 기간의 모든 잡음은 신호 에너지와 경쟁하게 될 것이다. 따라서, 스파이크 프로토콜은 신호대 잡음비를 이 예에서는 100배만큼 개선시킬 수 있다. SNR 개선은 듀티 사이클과 반비례 관계이다.
또한, 스파이크 프로토콜은 신호 간의 간섭없이 동시에 섭취되는 다수의 섭취 가능한 식별자의 검출을 허용할 수 있다. 이는 2개의 신호가 정확히 동일한 송신 주파수 및 위상을 갖지 않는 한, 일치 신호의 펄스가 펄스 사이의 갭에 나타나고 그에 따라 무시되므로 달성된다.
도 44는 본 개시의 일 양태에 따른 도 38-43에 도시된 임펄스 인덕터 구동기 회로(720)에 의해 발생될 수 있는 스파이크 프로토콜의 일 예에 따른 타이밍 및 극성도(800)이다. 수직축은 전압(V)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 임펄스 함수(802)는 미리 결정된 기간(~130㎲) 또는 시간 프레임에 걸쳐 상이한 극성의 일련의 임펄스(804, 806)를 포함한다. 임펄스 함수(802)는 본 명세서에서 논의된 바와 같이 섭취 가능한 식별자와 연관된 정보를 인코딩한다. 양의 임펄스(804)는 양의 극성(+1V) 또는 진폭을 가지고, 음의 임펄스(806)는 음의 극성(-1V) 또는 진폭을 갖는다. 임펄스 함수(802)는 임펄스 인덕터 회로(720)에 의해 발생되고, 송신 안테나로서의 역할을 하는 인덕터에 의해 송신된다. 임펄스 또는 스파이크 프로토콜은 2상 또는 단상일 수 있다.
본 명세서에서 도시된 바와 같이, 송신 프로토콜은 도 38-43에서 임펄스 인덕터 구동기 회로(720)와 관련하여 논의된 바와 같이, 커패시터(C)(예를 들어, C6, 도 43)를 충전한 다음 인덕터 섹션 L(예, L1, 도 43)으로 듀티 사이클에 비해 매우 짧은 방전 사이클 동안 커패시터를 인덕터 섹션(L1)(예를 들어, L1, 도 43)으로 방전시킴으로써 구현된다. 임펄스 프로토콜은 예를 들어 128개 위치에서의 일련의 +/- 또는 오프/온 시퀀스이다. 모든 에너지는 13펄스 내에 들어가고, 잡음은 128펄스에 걸쳐 분산되며, 이는 이 예에서 비트 피겨당 잡음을 개선시킨다. 따라서, 스파이크 프로토콜은 본 명세서에서 "희소한 임펄스(sparse impulse)" 코드로 지칭될 수도 있다. 임펄스 프로토콜의 예는 이하에서 설명된다.
따라서, 일 양태에서, "희소한 임펄스" 코드는 다음과 같이 구현될 수 있다:
코드는 데이터 패킷이며, 12개의 0(싱크)과 [1010](프리앰블)이 선행한다. 심볼 정의는 다음과 같이 동작한다" "임펄스"(impulseNoGapsMask에 의해 극성이 결정되는, 코일을 통한 커패시터의 방전) 다수의 무 임펄스(0)가 선행하며, 그 수는 "갭"에서 온다.
따라서 "임펄스" "1"은 128개의 0으로 끝나며 다음 128개의 칩 시퀀스가 뒤따른다:
이 정의에서는, "서브 칩"이 단일 칩을 구성하며, 여기서 서브 칩은 +1 스파이크, -1 스파이크, 또는 무 스파이크로 정의된다. 64개의 칩이 심볼을 구성한다. 이 정의에서, 심볼과 비트 사이에는 1:1 대응이 있다. 이 경우 0은 아래의 시퀀스이고, 128개의 0이 뒤따른다:
이 시퀀스에서, 각각의 칩은 1μs이고, 따라서 각각의 심볼은 128μs이며, 각각의 비트는 64 * 128 = 8192μs이다.
일 양태에서, "매우 희소한 임펄스" 코드가 이용될 수 있다. "매우 희소한 임펄스" 코드는 임펄스 사이의 갭이 임펄스 폭의 998배 이내인 곳이다. 이는 전하 펌프가 방전되기 전에 전하 펌프가 커패시터에 대한 최대 전압을 발생시킬 수 있는 더 많은 시간을 섭취 가능한 식별자에 제공할 것이다. 이 양태는 비트 사이의 전이 동안을 제외하고는 임펄스 사이의 갭 길이를 변화시키지 않을 수 있다.
일 양태에서, 펄스는 매우 짧을 수 있다. 송신 주파수는 예를 들어 12.5kHz 내지 20kHz, 또는 24kHz 초과, 및 최대 10MHz의 범위에서 일어날 수 있다. 임펄스는 결정적이지 않지만 ~6kHz의 반복 속도로 128개 이상의 펄스에 걸쳐 반복한다. 배터리 준비 상태는 무작위이며, 배터리 임피던스(Z) 및 전압(VBAT)은 변동될 수 있다. 펄스 폭과 반복 속도는 배터리의 현재 상태에 따라 조절될 수 있다. 이러한 유형의 프로토콜은 사물 인터넷 유형 회로에 적응될 수 있다.
도 45는 본 개시의 일 양태에 따른 도 44에 도시된 임펄스 통신 프로토콜의 희소한 임펄스 템플릿 및 셀프-컨볼루션 다이어그램(808)이다. 수직축은 전압(V)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 템플릿 임펄스 함수(810)(실선으로 도시됨)는 도 44에 도시된 임펄스 함수(802)를 나타낸다. 템플릿 임펄스 함수(810)의 셀프-컨볼루션은 셀프-컨볼루션 함수(812)(점선으로 도시됨)를 발생시킨다. 셀프-컨볼루션 함수(812)는 임펄스 함수(802)의 자기 상관이다. 임펄스 함수(802)의 자기 상관 또는 셀프-컨볼루션은 임펄스 함수(802)와 상이한 시점에서의 상호 상관이다. 일반적으로 말해서, 그것들 사이의 시간 지연의 함수로서의 관측 사이의 유사성이다. 셀프-컨볼루션 함수(812)는 잡음에 의해 흐려진 주기 신호의 존재와 같은 반복 패턴을 찾거나, 그 고조파에 의해 암시된 신호에서 누락된 기본 주파수를 식별하는 수학적 도구이다. 이는 수신기가 송신 또는 브로드캐스트 주파수를 식별하는 데 사용될 수 있다. 따라서, 공간을 통해 송신된 임펄스 함수(802)는 수신기의 수신 안테나에 의해 검출된다. 수신기는 임펄스 함수(802)의 송신 주파수를 식별하는 기능을 구현하는 신호 처리 회로를 포함한다. 수신기는 템플릿 임펄스 함수(810)의 셀프-컨볼루션 함수(812)(또는 자기 상관)뿐만 아니라 템플릿 임펄스 함수(810)를 이용함으로써 송신 주파수를 결정하도록 구성된다.
도 46은 본 개시의 일 양태에 따른 도 44에 도시된 임펄스 함수(802)의 송신 주파수를 식별하기 위해 이용될 수 있는 가변 템플릿 다이어그램(814)이다. 수직축은 전압(V)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 템플릿 다이어그램(814)은 임펄스 함수(802)를 송신하는 데 사용되는 가장 낮은 ((템플릿(816))에서 가장 높은 (템플릿(822)) 브로드캐스트 주파수에 대한 가변 템플릿(816, 818, 820, 822)을 도시한다.
일부 양태에 따르면, 스파이크 프로토콜의 하나의 정의는 본 명세서에서는 "0" 칩 및 "1" 칩으로 불리는 2개의 희소한 펄스 시퀀스를 이용한다. 도 62를 참조하면, 플롯(1800)은 펄스의 "0" 칩 시퀀스의 예를 도시하고, 플롯(1810)은 "1" 칩 시퀀스의 펄스의 예를 도시한다. 0은 1과 상이하고, 한 쪽에서 다른 한 쪽으로 위상 시프트가 있음에 유의한다. 도시된 칩 정의에 있어서, 이용 가능한 연산은 칩의 자기 상관 및 교차 상관을 계산하는 것을 포함한다: 0x0, 1x1, 0x1, 1x0, (0 + 1) x(0 + 1). 이 체계에서, (0x1) 및(1x0) 상관 관계는 시작 프레임의 정렬을 결정하기 위해 모든 칩을 결합하지 않는 다른 프로토콜에서만큼 중요하지 않음에 유의한다. 이 프로토콜은 시작 지점을 결정하기 위해 이용 가능한 모든 데이터를 사용하므로, 결합된 컨볼루션(0+1) x(0+1)만 중요하다. 이상적으로, 이 컨볼루션은 정확한 정렬 시에 최대 값을 가지며 다른 곳에서는 0일 것이다. 이 특정 칩 정의 세트는 이를 달성하지는 못하지만, "사이드 로브(side-lobe)"가 상대적으로 작고 사이드 로브 중 가장 큰 것이 반대 극성이며 편리하게 피크 근처에 위치하는 컨볼루션을 제공하기는 한다. 이 사이드 로브는 또한 "최상의 추측" 정렬을 확립하는 데 도움을 줄 수 있다.
도 63은 템플릿과 상관되는 결합된 (0+1) 데이터의 플롯(1820)을 도시하며, 이는 주파수 및 정렬 모두가 어떻게 발견되는지를 도시한다: 가장 높은 피크가 양자 모두를 결정한다. 이것은 상대적으로 높은 SNR 경우이다. 또한 이 두 칩 정의는 데이터 패킷에 같은 수의 0과 1이 있는 경우에만 결합된 컨볼루션을 생성함에 유의해야 한다. 이는 칩 정의가 동일한 수의 업 스파이크 및 다운 스파이크를 갖지 않기 때문이다.
이러한 스파이크 프로토콜을 디코딩하기 위해, 디코더 모듈(예를 들어, 수신기에서 프로세싱)은 디코딩할 단일 패킷을 찾는다. 두 패킷의 빈도와 시작 시간은 알려져 있지 않다. 이는 일부 양태에서, 최대 패킷 사이즈의 1.5배인 윈도우를 조사하고(레지스트레이션(registration) 패킷이 프레임 내에 있는지 여부를 알 수 없으므로, 이는 완전한 패킷이 획득되는 것을 보장한다), 윈도우를 0.5배 패킷 거리만큼 증가시킴으로써 행해진다. 이 3분의 1 각각의 데이터는 재사용될 수 있으므로, 각각의 프레임은 실제로 데이터의 1/3을 분석하며, 이전 분석의 데이터 중 2/3는 유지한다.
일부 양태에서, 섭취 가능한 식별자로부터의 아날로그 데이터는 디지털화되어 최대 패킷 길이 (가장 낮은 송신 주파수)와 동일한 데이터 프레임에 저장된다. 이러한 프레임 중 2개는 한 번에 분석되고, 각각의 프레임으로부터의 분석 정보는 저장되고 다음 프레임이 추가될 때 재사용된다.
패킷을 디코딩하기 위해서는, 이들 펄스 사이의 정확한 타이밍과 또한 통신의 시작 지점을 찾아야 한다. 따라서, 임펄스 패턴은 펄스 사이의 가정된 타이밍이 정확하고 가정된 시작 지점이 정확하다면, 대응하는 상관 곱이 오프 중 하나가 오프인 경우와 비교하여 매우 적고, 심지어 소량으로 설계된다. 따라서, 도 56을 다시 참조하면, 플롯(1200)은 다양한 임펄스 타이밍 변동에 대한 최선의 시작 지점에 대한 상관 곱(자기 상관)을 도시한다. 광범위한 임펄스 타이밍 변동(0-1000μs는 명목상으로부터의 변동임, 실제로는 +/- 500μs)에 유의한다.
여기서, 이들 임펄스 타이밍 변동의 각각에 대해 "최상의 추측의 시작 지점"을 계산 효율적인 방식으로 찾기 위해, 첫 번째 단계는 각각의 임펄스 타이밍 가정에 대해 샘플링된 지점의 명목상 개수의 샘플 지점의 명목상(즉 미리 정의된 기준 양) 프레임으로의 "스트레치 또는 스퀴즈(Stretch or Squeeze)" 프로세스를 수행하는 것이다. 따라서, 임펄스 사이의 시간이 명목상보다 작으면, 13개 스파이크의 각각의 세트에 대한 샘플링된 지점은 스파이크 사이의 명목상 타이밍을 나타낼 샘플 포인트 수로 "스테리칭"되어야 한다. 반면에, 스파이크 사이의 시간이 명목상보다 길면, 모두 13개의 스파이크를 수집하는 데 필요한 샘플 넘버가 명목상보다 크고, 데이터는 명목상 샘플 포인트 수로 "스퀴즈"되어야 한다. 이 "스트레칭 및 스퀴징"은 통신 패킷의 시작 지점이 여전히 알려지지 않지만 "스트레칭된/스퀴징된" 데이터에 보존되는 방식으로 행해진다. 이 스트레치 및 스퀴즈 연산을 수행하는 보다 자세한 예제는 두 번째 예제 스파이크 프로토콜 정의에 정의되어 있다.
다음으로, 통신 패킷은 예를 들어 40비트 길이일 수 있고, 각각의 비트는 예를 들어 심볼당 64개의 동일한 칩으로 나타낼 수 있고, 각각의 칩은 예를 들어 13개의 스파이크로 나타낼 수 있다. 따라서, 이 정의는 40*64=2560 "프레임"보다 약간 더 필요할 것이며, 여기서 각각의 프레임은 13개의 스파이크 (및 그 사이의 갭)를 나타낸다. 이 지점에서 패킷이 시작되는 위치를 알 수 없으므로 프레임 수보다 많은 수가 획득되어야 한다. 얼마나 더 많은 것은 더 높은 수준의 프로토콜에 어느 정도 의존하나?: 패킷 사이의 시간은 얼마나 되나? 통상적으로, 패킷 사이의 갭은 적어도 비트 폭의 2비트 이상인 것이 바람직하여, 디코딩 프로세스가 패킷의 시작을 찾기 시작할 때, 이러한 갭은 공백으로 나타난다.
이 프로세스의 다음 단계는 (이 예에서) 2560개의 모든 프레임을 가져와서 스택 업하여 함께 합치는 것이다. (2560개의 프레임 각각의 제1 데이터 포인트가 합쳐져서 합산된 프레임의 제1 데이터 포인트가 되고, 각각의 프레임의 제2 데이터 포인트가 합쳐져 합계 프레임의 합산된 프레임의 제2 데이터 포인트가 되는 등등이다). 이것은 이전에 간략하게 언급한 "스태킹(stacking) 및 합산" 연산의 예이다. 이 스태킹 및 합산 연산은 스파이크를 강화하고 잡음을 평균화한다.
따라서, 모든 2560 x 13 = 33,280 스파이크는 명목상 사이즈의 데이터의 하나의 프레임으로 나타내어진다. 이 프레임으로, 시작 지점은 이제 각각의 심볼의 시작과 동시에 심볼 사이의 시간의 최상의 추측을 위해 프레임 내에서 결정되어야 한다. 따라서 "0" 및 "1"에 대한 심볼의 선택은 두 가지 중요한 역할을 한다: 신호를 디코딩할 때, 최적으로 "1"과 "0"을 구별할 수 있는 것은 유용하다. 이는 기존 프로토콜과 유사하다. 여기서 새로운 점은 송신 전체의 1과 0을 모두 나타내는 26개의 스파이크가 단일 프레임으로 결합될 때, 프레임 내의 시작 지점과 스파이크 사이의 실제 시간(즉, 송신 빈도)을 최적으로 식별할 수 있는 템플릿을 생성해야 한다는 것이다. 도 57은 "1" 및 "0"에 대한 심볼 섹션의 예를 도시한다. 수직축은 전압(V)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 임펄스 함수(1302)는 미리 결정된 기간 또는 시간 프레임에 걸쳐 상이한 극성의 일련의 임펄스(1304, 1306)를 포함한다. 임펄스 함수(1302)는 본 명세서에서 논의된 바와 같이 섭취 가능한 식별자와 연관된 정보를 인코딩한다. 양의 임펄스(1304)는 양의 극성(+0.5V) 또는 진폭을 가지고, 음의 임펄스(1306)는 음의 극성(-0.5V) 또는 진폭을 갖는다. 임펄스 함수(1302)는 임펄스 인덕터 회로(720)에 의해 발생되고, 송신 안테나로서의 역할을 하는 인덕터에 의해 송신된다. 임펄스 프로토콜은 2상 또는 단상일 수 있다.
임펄스 함수(1302)의 제1 패턴 또는 일련의 임펄스는 로직 0을 나타내고, 제2 패턴 또는 일련의 임펄스는 로직 1을 나타낸다. 임펄스(1308, 1310) 중 2개는 로직 0 및 로직 1에 공통이기 때문에 다른 임펄스(1304, 1306)의 진폭의 2배이다. 수신기 측에서는 브로드캐스트 주파수를 알 수 없으며 임펄스 사이의 시간도 알 수 없다. 수신기는 먼저 브로드캐스트 주파수를 식별한 다음 1000개의 지점에 걸쳐 상관시킴으로써 비트(로직 1 및 0)를 식별한다. 그 다음에, 수신기는 임펄스 함수(1302)와 같은 수신된 일련의 임펄스를 비교하고, 주파수 및 패킷의 시작 지점의 매치가 있을 때까지 템플릿을 스트레치 및 스퀴징한다. 따라서, 수신기는 특정 임펄스 함수(1302) 또는 일련의 임펄스를 찾고 정확한 오프셋에서 많은 지점(예를 들어, 1000개의 포인트)에 걸쳐 상관시킨다. 로직 1과 로직 0은 직각이며 약간 겹치며, 이는 수신기가 임펄스의 주파수와 극성을 식별할 수 있게 한다.
"1"에 대한 심볼과 "0"에 대한 심볼이 각각 제4 및 제5 시간 슬롯에서 스파이크를 갖기 때문에, 이들 스파이크의 진폭은 하나 또는 다른 하나에 존재하는 나머지의 진폭보다 2배 크다는 것에 유의한다. 따라서, 이러한 "이중 피크"는 수신된 신호의 패리티를 확립하게 한다.
다음 단계는 컨볼루션 연산을 수행하여 데이터의 변환을 기반으로 다른 플롯을 발생시키는 것이다. 도 59에 도시된 바와 같이, 합산된 프레임 데이터를 결합된 스파이크 템플릿에 컨볼루션시킴으로써, 완벽한 정렬이 있을 때 가장 높은 피크를 발견하고, "사이드 로브 "는 진폭이 훨씬 낮다. 도 59는 메인 로브에 대한 사이드 로브의 상대 진폭을 설명하기 위한 합산된 프레임 템플릿의 무잡음 자동 컨볼루션의 그래픽 표현이다. 수직축은 전압(V)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 수신기에 의해 수신된 임펄스 함수(1502)는 미리 결정된 기간 또는 시간 프레임에 걸쳐 상이한 극성의 일련의 임펄스(1502)를 포함한다. 임펄스 함수(1502)는 본 명세서에서 논의된 바와 같이 섭취 가능한 식별자와 연관된 정보를 인코딩한다. 양의 임펄스(1404)는 양의 극성(+0.5V) 또는 진폭을 가지고, 음의 임펄스(1406)는 음의 극성(-0.5V) 또는 진폭을 갖는다. 임펄스 함수(1502)는 임펄스 인덕터 회로(720)에 의해 발생되고, 송신 안테나로서의 역할을 하는 인덕터에 의해 송신된다. 임펄스 프로토콜은 2상 또는 단상일 수 있다. 기준 임펄스(1504)는 임펄스 함수(1502)의 일련의 임펄스보다 훨씬 높은 진폭을 갖는다. 도 58은 잡음의 최대 진폭이 각각의 스파이크의 최대 진폭보다 1000배 큰 잡음이 존재할 시에 최상의 추정 주파수에 대한 합산된 프레임의 그래픽 표현이다. 이것은 본 개시의 일 양태에 따른 수신기 회로(900(도 47), 930(도 49), 950(도 50), 960(도51), 970(도 52), 990(도 53), 1010(도 54), 1100(도 55))에 의해 발생될 수 있다. 수직축은 전압(V)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 수신기에 의해 수신된 임펄스 함수(1402)는 미리 결정된 기간 또는 시간 프레임에 걸쳐 상이한 극성의 일련의 임펄스(1404, 1406)를 포함한다. 임펄스 함수(1402)는 본 명세서에서 논의된 바와 같이 섭취 가능한 식별자와 연관된 정보를 인코딩한다. 양의 임펄스(1404)는 양의 극성(+0.5V) 또는 진폭을 가지고, 음의 임펄스(1406)는 음의 극성(-0.5V) 또는 진폭을 갖는다. 임펄스 함수(1402)는 임펄스 인덕터 회로(720)에 의해 발생되고, 송신 안테나로서의 역할을 하는 인덕터에 의해 송신된다. 임펄스 프로토콜은 2상 또는 단상일 수 있다.
임펄스 함수(1402)의 제1 패턴 또는 일련의 임펄스는 로직 0을 나타내고, 제2 패턴 또는 일련의 임펄스는 로직 1을 나타낸다. 임펄스(1410)는 로직 0 및 로직 1에 공통이고 새로운 패킷에 대한 기준 임펄스이기 때문에 다른 임펄스(1404, 1406)의 진폭의 2배이다. 수신기 측에서는 브로드캐스트 주파수를 알 수 없으며 임펄스 사이의 시간도 알 수 없다. 수신기는 먼저 브로드캐스트 주파수를 식별한 다음 1000개의 지점에 걸쳐 상관시킴으로써 비트(로직 1 및 0)를 식별한다. 그 다음에, 수신기는 임펄스 함수(1402)와 같은 수신된 일련의 임펄스를 비교하고, 주파수 및 패킷의 시작 지점의 매치가 있을 때까지 템플릿을 스트레치 및 스퀴징한다. 따라서, 수신기는 특정 임펄스 함수(1402) 또는 일련의 임펄스를 찾고 정확한 오프셋에서 많은 지점(예를 들어, 1000개의 포인트)에 걸쳐 상관시킨다. 로직 1과 로직 0은 직각이며 약간 겹치며, 이는 수신기가 임펄스의 주파수와 극성을 식별할 수 있게 한다.
이 합산된 프레임이 합산된 프레임 템플릿과 컨볼루션될 때, 결과는 도 56에 도시된 최대 피크였다. 수직축은 전압(mV)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 본 명세서에서 기술된 바와 같이, 송신 프로토콜은 도 38-43에서 임펄스 인덕터 구동기 회로(720)와 관련하여 논의된 바와 같이, 커패시터(C)(예를 들어, C6, 도 43)를 충전한 다음 인덕터 섹션 L(예, L1,도 43)으로 듀티 사이클에 비해 매우 짧은 방전 사이클 동안 커패시터를 인덕터 섹션(L1)(예를 들어, L1, 도 43)으로 방전시킴으로써 구현된다. 임펄스 프로토콜은 예를 들어 128개 위치에서의 일련의 +/- 또는 오프/온 시퀀스이다. 모든 에너지는 복수의 펄스로 집약되며, 잡음은 더 많은 수의 펄스에 걸쳐 분산되며, 이는 비트당 잡음을 개선한다. 따라서, 임펄스 프로토콜은 본 명세서에서 "희소한 임펄스" 코드라고 지칭된다.
도 56으로 되돌아 가면, 이 검색의 해상도 내에서 주파수가 발견되었음이 분명하다. 프레임 내의 그리고 데이터 스트림 내의 데이터 주파수 및 패킷의 시작 지점을 보다 잘 분석하기 위해, 검색 프로세스는 발견된 피크 주위의 미세한 입도로 반복될 수 있으며, 항상 가장 높은 상관의 생성물과의 결합을 유지한다. 잡음이 있는 예의 결과가 도 61에 도시되어 있다.
(패킷의 또는 프레임 내의) 주파수 및 시작 지점이 알려지면, 이 예에서, 비트당 64개의 슬라이스가 각각 먼저 합산되고, 그 다음에 각각의 비트 길이 프레임은 "0" 템플릿과 "1" 템플릿으로 적절한 시작 지점에서 컨볼루션된다. (이 템플릿은 이 프로토콜의 경우 결합된 슬라이스에 약 1μs의 간격으로 4μs마다 스파이크가 있기 때문에-이는 해석을 간섭하는 스파이크 사이의 잡음을 제거함 - 0이 75%를 초과함에 다시 한번 유의한다.) 두 값 중 더 높은 값이 비트를 선언한다.
도 60은 도 56, 도 58, 및 도 61에 도시된 것과 동일한 데이터를 사용하여 각각의 비트-길이-프레임의 출력 및 패킷의 대응하는 비트 패턴을 도시한다. 도시된 것은 본 개시의 일 양태에 따른 수신기 회로(900(도 47), 930(도 49), 950(도 50), 960(도51), 970(도 52), 990(도 53), 1010(도 54), 1100(도 55))에 의해 수신된 40비트 패킷(1600)이다. 수직축은 전압(V)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다. 신호 진폭에 비해 높은 수준의 잡음에도 불구하고, 데이터를 명확하고 쉽게 읽을 수 있다.
도 61은 본 개시의 일 양태에 따른 수신기 회로(900(도 47), 930(도 49), 950(도 50), 960(도51), 970(도 52), 990(도 53), 1010(도 54), 1100(도 55))에 의해 수신된 패킷(1700)의 미세 스펙트럼이다. 수직축은 전압(mV)을 나타내고, 수평축은 "임펄스 타이밍" 시간(μs)을 나타낸다.
또 다른 양태에서, 제2 스파이크 프로토콜 정의가 본 명세서에 제시된다. 이전의 프로토콜과 비교하여, 이 제2 프로토콜 정의는 송신기가 커패시터를 충전하기 위해 이용 가능한 시간의 양을 2배로 늘려 송신된 스파이크의 진폭을 본질적으로 2배로 한다. 둘째, 이 제2 프로토콜은 "사이드 로브"가 모두 0 또는 1이 되도록 주파수를 찾는 데 사용되는 의사 랜덤 코드를 개선한다. 셋째, 이 코드는 패킷이 모두 0, 모두 1, 또는 그 사이의 모든 것인 경우 똑같이 잘 동작하도록 설계되었다. 그렇지 않으면, 이 제2 프로토콜 정의가 이전 버전과 비슷한 방식으로 동작한다.
이 제2 예의 스파이크 프로토콜 정의에서, "0" 및 "1" 칩을 형성하기 위해 특정 방식으로 결합될 수 있는 2개의 "서브 칩" "A" 및 "B"가 정의된다. 하기는 일 예시적인 정의이다:
서브 칩 정의:
"A" 서브 칩은 {1 0 -1 0 -1 0 1 0 1 0 -1 0 1 0 -1 0 1 0 1 0 1 0 1}이다
"B" 서브 칩은 {0 -1 0 -1 0 -1 0 -1 0 -1 0 1 0 -1 0 1 0 -1 0 -1 0 1 0}이다
"0" 칩은 {A B}이다
"1" 칩은 {B A}이다
디코딩할 때, "스태킹" 길이는 len(A) = len(B)이다.
전술한 시퀀스는 결합될 때, 즉
A + B = {1 -1 -1 -1 -1 -1 1 -1 1 -1 -1 1 1 -1 -1 1 1 -1 1 -1 1 1 1}일 때,
{A + B} x {A + B}는 중앙 피크가 23단위만큼 높고 다른 모든 측면 로브가 -1인(자기 상관) 패턴을 생성하도록 선택되었다(도 68 참조). 상이한 길이의 다른 코드도 많이 사용되며, 양태는 그에 제한되지 않는다. 예를 들어, 19단위 길이에서, 코드는 {1 -1 -1 -1 -1 1 -1 1 -1 1 1 1 1 -1 -1 1 -1 -1 1}이다. 일반적으로, 2개의 서브 칩 정의는 그들의 합산의 자기 상관이 서브 칩의 길이와 동일한 중앙 피크를 갖는 패턴을 생성하고 사이드 로브가 1이 아닌 한 상이한 패턴을 가질 수 있다.
이 정의에서의 추가 사항:
40비트 패킷 = 16비트 프리앰블이 선행되는 24비트 데이터:
프리앰블 = [1 1 1 1 1 0 0 1 1 0 1 0 1 1 0 1];
또한, 한 줄에 70개의 칩이 하나의 심볼을 만들며, 이는 비트와 동일하다. (다른 프로토콜에서, 심볼은 비트와 일대일 관계를 갖지 않는다.)심볼당 칩 수를 늘리면 더 많은 시간이 소모되지만(패킷이 더 길어짐), 송신 클록이 안정적이면 각각의 심볼에 더 많은 전력이 있고 따라서 비트 오류율이 낮다.
이 정의에서의 추가 사항:
12 + 11 = 23칩당 스파이크
스파이크 사이에 2 x 4 = 8 μs(비트=1에서 비트=0으로 전이할 때는 제외함). 서브 칩 프레임이 스태킹될 때, 23개의 스파이크 사이에 4μs가 있을 것이다.
23 x 2 x 4 = 184us/칩
70칩/비트
"A" 서브 칩 스파이크는 t = 0에서 시작하여 8μs 간격으로 있다;
"B" 서브 칩 스파이크는 t = 4μs에서 시작하여 8μs 간격으로 있다;
12.88ms/비트
40비트/패킷, 데이터 페이로드 = 24비트
515.2ms/패킷
도 64는 플롯(1830)에서 "A" 서브 칩을, 그리고 플롯(1840)에서 "B" 서브 칩의 그래픽 표현을 도시한다. x축은 샘플 넘버이며, 스파이크 사이는 8μs이고 샘플링 레이트는 10MSPS라고 가정한다.
도 65를 참조하면, 전술한 제2 스파이크 프로토콜의 예시적인 정의에 기초하여, 상기 설명에 따라 A와 B를 결합하면 플롯(1850)에 도시된 바와 같이 "0" 칩 = [AB], 및 플롯(1860)에 도시된 바와 같이 "1" 칩 = [B A]가 생성된다.
"0" 비트를 만들기 위해, 70개의 "0" 칩이 순차적으로 브로드캐스팅된다; "1" 비트를 만들기 위해, 70개의 "1" 칩이 순차적으로 브로드캐스팅된다. 이러한 방식으로, 전체 패킷이 브로드캐스팅된다. 섭취 가능한 식별자의 일부 현재 사양에 따르면, 명목상으로, 각각의 비트를 송신하는 데 12.88ms, 패킷을 송신하는 데 515.2ms가 걸린다. 낮은 송신 주파수, 예를 들어 5% 더 낮으면 패킷을 송신하는 데 541ms가 걸릴 수 있지만, 더 높은 주파수, 예를 들어 5% 더 높으면 오직 489ms만이 걸릴 수 있다.
신호를 디코딩할 때, 하나의 패킷을 캡처할 수 있도록 충분한 데이터가 프레임에 저장되지만, 패킷 간의 잡음이 신호를 압도할 정도는 아니다. 특히 패킷이 서로 동기화되는 경우, 패킷 사이의 갭의 약간의 빈 비트가 충분할 수 있다.
그 다음에, 데이터는 서브 칩과 동일한 길이의 세그먼트로 "슬라이싱"된다. 그러나, 송신의 주파수가 정확하게 알려지지 않았기 때문에, 서브 칩의 정확한 길이도 알려지지 않았다. 슬라이스당 샘플 또는 서브 샘플의 수를 결정하는 주파수의 범위는 가정된 송신 주파수에 의존한다. 따라서, 명목상 주파수에서, 서브 칩당 1840 샘플 = 슬라이스당 1840 샘플일 수 있다. 약간 낮은 주파수에서는, 슬라이스당 1840.1개의 샘플이 있을 수 있는데, 이는 10개의 슬라이스마다 추가 샘플이 슬라이스에 "스퀴즈"되었음을 의미한다. 약간 높은 주파수에서 슬라이스당 1839.99개의 샘플이 있을 수 있는데, 이는 100개의 슬라이스마다 샘플이 "스트레칭되었음"을 의미한다. 적절한 스트레칭 및 스퀴징에 의해, 모든 주파수에 대해 동일한 길이의 슬라이스가 획득된다. 그 다음에, 이 슬라이스는 각각의 슬라이스를 만드는 데 사용된 샘플 및 서브 샘플 넘버에 대한 걱정없이 동일하게 처리될 수 있다. 이 액션은 스트레치-스퀴즈 슬라이싱 프로세스이다. 스트레치-스퀴징을 효율적으로 달성하기 위해, 각각의 주파수에 대한 프레임에서 각각의 슬라이스의 시작 지점을 기술하는 포인터 배열을 저장하는 템플릿이 만들어진다. 템플릿이라는 용어는 비교할 기준으로 작용하는 펄스의 특정 및 미리 결정된 패턴(또는 포인터, 슬라이스 등)을 지칭한다. 대안적으로, 구현 제약 조건에 따라, 알고리즘을 사용하여 각각의 템플릿을 계속 발생시킬 수 있다.
그 다음에, 슬라이스는 스태킹되고 합산된다. 이 예에서 각각의 슬라이스는 1840개의 샘플이므로, 모든 슬라이스의 모든 제1 샘플이 결합된 슬라이스의 제1 샘플에 합해질 때까지, 제1 슬라이스의 제1 샘플이 제2 슬라이스의 제1샘플에 추가되고, 그 다음에 제3 슬라이스의 제1 샘플이 그 합에 추가되는 등등이다. 이러한 방식으로, 결합된 슬라이스의 모든 1840개의 샘플이 생성되며, 각각은 모든 슬라이스 각각에서 모든 동일한 개수의 샘플의 합이다.
잡음이 없으면, 이 결합된 슬라이스는 도 66에 도시된 플롯과 유사하게 보일 수 있다. 이 결합된 슬라이스는 SNR = 5000일 수 있다.
"A" 서브 칩 및 "B" 서브 칩을 합하면 패킷의 정확한 주파수 및 시작 지점을 찾기 위해 디코딩에 사용되는 "템플릿"이 생성된다. 템플릿은 도 67에 도시되어 있다. 23개의 스파이크 사이의 간격은 40샘플 또는 4μs임에 유의한다. 항상 동일한 수의 A와 B 칩이 있기 때문에, 합의 진폭은 항상 명목상으로 동일하다(잡음은 실제로 이러한 진폭을 다양하게 만들 것이다).
다음 단계는 결합된 슬라이스를 결합된 슬라이스의 템플릿과 컨볼루션하여 각각의 가정된 주파수에 대한 최상의 매치 시작 지점을 찾는 것이다. (위에서 도시된 결합된 슬라이스에 매칭하는) 최상의 매치의 결합된 슬라이스의 통상적인 저잡음 컨볼루션이 도 68에 도시되어 있다. 이 플롯은 템플릿 컨볼루션 합 대 슬라이스 넘버를 도시한다.
템플릿이 최적으로 결합된 슬라이스로 정렬되면, 진폭은 23이다. 슬라이스가 4 us와 같게 잘못 정렬되면, 진폭은 -1이다. 다른 모든 오정렬에서, 진폭은 0이다. 각각의 가정된 주파수에 대해 2개의 값이 유지된다: 피크의 진폭과 샘플 넘버. 이 상관 스코어의 절대 값은 다른 것과 비교된다. 최적의 스코어가 음수이면, 연속적인 계산에서 데이터 세트의 각각의 데이터 포인트에 -1이 곱해진다.
각각의 가정된 주파수에 대한 최대 컨볼루션 값이 계산되어 저장된다. 가정된 주파수 대 이들 값의 플롯은 "스펙트럼"이다. 도 69에 도시된 것은 이 SNR = 5000인 예에 대한 스펙트럼이다:(최상의 컨볼루션 합 대 "주파수")
이 예는 주파수가 501일 명목상 값 근처에 있음을 보여준다. 피크가 1에 더 가깝다면, 주파수는 명목상 주파수보다 낮다(예를 들어, 명목상 길이-1); 주파수가 1000에 더 가깝다면, 주파수는 명목상 주파수보다 높다(예를 들어, 명목상 길이 + 1). 가장 높은 피크로부터 우리는 두 가지를 배운다: 실제 브로드캐스트와 주파수 및(도 68의 이전 그래프로부터) 결합된 슬라이스 내에서의 시작 인덱스.
다음 단계는 이 주파수와 시작 인덱스에 대한 포인터를 생성(또는 메모리에서 가져 오기)하는 것이다. 포인터는 각각의 슬라이스에 대한 시작 지점과 템플릿을 각각 나타내는 수의 목록이다.
그 다음에, 포인터와 템플릿은 각각 슬라이스에 대해 2개의 서브 칩 스코어인 "A" 서브 칩 스코어 및 "B" 서브 칩 스코어를 발생시키는 데 사용된다.
도 70은 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 "A" 서브 칩 스코어를 도시한다:(X축: 슬라이스 넘버, Y축: 상관 값). 이 예에서는 잡음이 거의 없으므로 패킷의 시작과 끝은 매우 쉽게 볼 수 있음에 유의한다. 패킷의 시작에서 줌인하여, A 칩 스코어가 도 71에 도시된다:(X축: 슬라이스 넘버, Y축: "A 템플릿" 값에 대한 상관).
A 서브 칩 및 B 서브 칩 상관 값을 함께 도시하는 것이 도 72에 도시된다. A 서브 칩 스코어가 높을 때 B 서브 칩 스코어는 낮고, 그 반대도 마찬가지라는 것을 쉽게 알 수 있다. 이 예에서 A 서브 칩 스코어는 B 서브 칩 스코어보다 크다는 것에 유의한다. 이것은 A 서브 칩에 B 서브 칩보다 하나 더 많은 스파이크가 있어, 홀수인 "결합된"칩(함께 적층되었을 때)을 생성하여, 상기의 도 68의 최적의 결합된 슬라이스에서 도시된 바와 같이, 모든 -1 사이드 로브를 허용하기 때문이다.
다음 단계는 서브 칩 스코어를 사용하여 각각의 슬라이스에 대해 "0" 및 "1" 칩 스코어를 발생시키는 것이다. 일부 양태에 따르면 공식은 다음과 같다:
따라서, "0" 칩은 A(n) 서브 칩 + B(n+1) 서브 칩의 합이며, 한편 "1" 칩은 B(n) 서브 칩 + A(n+1) 서브 칩의 합을 포함한다. 0 칩과 1 칩 스코어 사이의 차이는 디코딩을 위해 사용되는 반면, 양자의 합은 패킷 시작 지점을 찾는 데 사용됨에 유의한다.
도 73은 슬라이스 넘버의 함수로서 "0" 칩 값의 플롯을 도시한다.
도 74는 슬라이스 넘버의 함수로서 0 칩 스코어 및 1 칩 스코어 모두의 플롯을 도시한다. 다시, 하나의 칩 스코어가 높으면, 다른 칩 스코어는 낮음에 유의한다. 레지스트레이션, 즉 패킷의 정확한 시작 지점을 결정하는 것은 여기에서 중요하다: 하나가 슬라이스를 벗어나면, 모든 0 칩이 1이 되고 반대의 경우도 마찬가지이다. 이 문제는 알려진 비트 시퀀스인 "프리앰블"로 패킷을 시작함으로써 해결된다.
디코딩의 다음 단계는 각각의 슬라이스 넘버에 대해 2개의 "비트 스코어"를 계산하고는 것이며, 하나는 서브 칩의 각각의 비트 길이에 대해 모든 0 서브 칩을 합산하고, 다른 하나는 하나의 서브의 각각의 비트 길이에 대해 모든 1 서브 칩을 합산한다. 이에 대한 MATLAB 코드가 이 단계를 구현하는 방법에 대한 예로서 하기에서 보여진다:
2개의 비트 길이 스코어인, 칩 스코어의 차이를 사용하는 비트 길이 스코어와 칩 스코어의 합에 기초한 비트 길이 스코어가 생성된다. 후자는 패킷 엔벨로프가 된다. 확실히 하기 위해, 본 명세서에서 사용되는 프레임은 패킷을 포함해야 하는, 분석되는 데이터의 세그먼트를 나타낸다. 따라서, 프레임에서, 패킷은 잡음에 의해 둘러싸여 있을 것이다.
도 75는 비트 길이 스코어 대 슬라이스 넘버의 플롯을 도시한다. 제2 비트 길이 스코어가 패킷을 디코딩하는 데 사용된 비트 길이 스코어의 엔벨로프를 나타내는 경우에도, 비트 길이 스코어는 각각의 슬라이스 넘버로 플립한다(flip). 정확한 시작 지점은 올바른 프리앰블을 생성하는 시작 지점을 보상하는 알고리즘을 사용하여 발견되며, 한편 유효 비트를 가진 슬라이스에 대한 기여도를 제공한다. 따라서, (프리앰블 비트에 대한) 제1 비트 길이 스코어 및(데이터 패킷 비트에 대한) 제2 비트 길이 스코어의 결합은 패킷의 최상의 추정을 발견하는 데 사용된다.
이 계산을 위해 슬라이스를 검색하는 예시적인 MATLAB 코드는 다음과 같다:
이 시점에서, 패킷의 최상의 추정치가 결정되었다. 프리앰블이 올바른지 확인하기 위해 검사된다. 올바른 경우, 데이터 페이로드가 기록되고 올바른 것으로 간주된다. 신호의 SNR(아래 참조)에 따라, 같거나 비슷한 주파수에서 특정 개수의 데이터 패킷이 결정되고, 매치하는 경우 데이터 패킷은 올바른 것으로 간주된다. 대안적으로, SNR이 특정 수보다 낮으면, 다수의 이들 비트 길이 스코어가 결합되어, 이웃하는 데이터 패킷을 결합하여 단일 데이터 패킷의 더 양호한 추정치를 생성하는 메타 비트 길이 스코어를 생성할 수 있다.
도 76은 저잡음 패킷의 플롯을 도시한다. 2개의 선이 도시되어 있다: 더 깊은 선은 비트 길이 스코어이고, 더 얕은 선은 해석된 비트 값이다. 이제, 다양한 양의 잡음이 있는 상황에서 이러한 파라미터가 어떻게 보이는지 알 수 있다. 다음의 모든 예에서, SNR은 Vmax/V잡음rms로 측정되며, 여기서 Vmax는 스파이크 진폭이고 V잡음rms = sqrt(평균(잡음.* 잡음))이다(MATLAB 표기법). 다음은 이를 나타내는 관련 MATLAB 코드이다:
도 77은 상이한 신호대 잡음비에서 최적으로 결합된 슬라이스의 4가지 플롯을 도시한다. 플롯(1900)은 SNR = 5dB인 경우에 최적의 결합된 슬라이스를 도시한다. 플롯(1910)은 SNR = -15dB인 경우에 최적의 결합된 슬라이스를 도시한다. 플롯(1920)은 SNR = -24dB인 경우에 최적의 결합된 슬라이스를 도시한다. 플롯(1930)은 SNR = -34dB인 경우에 최적의 결합된 슬라이스를 도시한다.
다음 중요한 파라미터는 결합된 합계 내에서 최상의 추측의 시작 지점을 결정하기 위해 템플릿에 "최적의 합계"를 컨볼루션하여 생성된다.
도 78은 "bestThisSums"의 다양한 플롯을 도시하는데, 이것은 다양한 SNR에 대해 "템플릿"과 컨볼루션된 "최적의 합"이다. 각각의 경우에, 플롯은 "최상의 추측", 즉 최대 피크를 생성한 주파수이다. 플롯(2000)은 SNR = 5dB인 경우 "bestThisSums"의 이러한 컨볼루션을 도시한다. 각각의 주파수는 피크를 생성할 것이다: 가장 높은 피크는 올바른 주파수이다(각각의 주파수의 피크의 플롯에 대한 "스펙트럼" 참조). 피크의 위치(가장 높은 전체 피크)는 시작 인덱스를 나타낸다. 따라서, 프레임이 슬라이스로 분할될 때, 이 시작 인덱스는 각각의 슬라이스에 대한 서브 칩 스코어를 생성하기 위해 A 서브 칩 템플릿과 B 서브 칩 템플릿을 상관시키기 위해 사용된다. 피크의 위치는 각각의 슬라이스 내의 각각의 서브 칩의 시작 지점의 레지스트레이션을 정한다고도 말할 수 있다.
플롯(2100)은 SNR = -15dB이 경우의 “bestThisSums”을 도시한다. 플롯(2020)은 SNR = -24dB이 경우의 “bestThisSums”을 도시한다. 플롯(2010)은 SNR = -34dB이 경우의 “bestThisSums”을 도시한다. -34dB의 경우(스파이크의 피크 진폭이 배경 잡음의 피크 진폭의 ~2%인 데이터 세트를 나타냄)에도, 상관 값은 여전히 쉽게 발견됨에 유의한다. 이 경우, 올바른 피크(~ 3000)는 다음 가장 가까운 피크(~ -1000)의 약 3배이다.
각각의 주파수에 대한 최상의 bestThisSums 값을 나타내는 것은 "스펙트럼", 즉 최상의 상관 대 주파수 수와 유사한 것을 생성한다. 도 79는 상이한 SNR에서의 다양한 스펙트럼 플롯을 도시한다. 플롯(2010)은 SNR = 5dB이 경우의 스펙트럼을 도시한다. 플롯(2110)은 SNR = -15dB이 경우의 스펙트럼을 도시한다. 플롯(2120)은 SNR = -24dB이 경우의 스펙트럼을 도시한다. -24dB에서, 스파이크 진폭은 피크 잡음 진폭의 ~5%이다. 최상의 상관 피크 대 다음 최고 피크의 비율은 ~7이다. 플롯(2130)은 SNR = -34dB이 경우의 스펙트럼을 도시한다. 이 신호는 이 잡음 레벨에서도 매우 높은 정확도로 디코딩된다.
다시, 단일 패킷의 검출 정확도가 크게 떨어지기 시작하는 지점에서, 피크는 그 다음으로 큰 피크의 ~3배이다. 이 비율이 4 또는 5 미만으로 떨어지면, 스펙트럼 레벨(피크 대 잡음비가 ~ 5보다 좋은지를 확인하기 위함임)과 비트 길이 스코어 레벨에서 패킷을 결합하기 시작하여 디코딩 정확도를 개선하는 것이 도움이 될 수 있다.
이들 다양한 레벨의 SNR에서 패킷을 성공적으로 디코딩하는 데 사용된 비트 길이 스코어가 도 80에 도시되어 있다. 플롯(2200)은 SNR = 5dB인 경우의 비트 스코어를 도시한다. 플롯(2210)은 SNR = -15dB인 경우의 비트 스코어를 도시한다. 플롯(2220)은 SNR = -24dB인 경우의 비트 스코어를 도시한다. 플롯(2230)은 SNR = -34dB인 경우의 비트 스코어를 도시한다. 최대 잡음 진폭의 스파이크 진폭 = 1.95%에 대응하는, SNR = -33.9dB인 플롯(2230)은 성공적으로 디코딩되었다. 패킷을 결합하거나 칩당 더 많은 서브 칩을 사용함으로써, 배경 잡음에 비해 더 작은 진폭 스파이크로 구성된 신호를 찾아서 디코딩할 수 있다.
스파이크 프로토콜의 제3 예시적인 정의에서는, 단지 2개의 서브 칩, 즉 n개(여기서 N은 각각의 칩 자체에 미리 정의 단위 수임)의 직교 칩을 이용하기 보다는, 상당히 많은 수의 방식으로 결합되는 것이 이용될 수 있다. 이 경우, N = 23이지만, 다른 사이즈가 사용될 수 있다(예를 들어, N = 19 또는 17). 이 예에서는, 제1 이전에 기술된 프로토콜과 비교하여, 이 제3 정의는 송신기가 방전 사이에서 커패시터를 충전하는 데 이용 가능한 시간의 양을 23배 증가시켜, 송신된 스파이크의 진폭을 크게 증가시킨다(섭취 센서와 같은 전류 제한 충전 시스템을 고려함). 둘째, 이 프로토콜은 (제2 프로토콜에서와 같이) "사이드 로브"가 모두 0 또는 1이 되도록 주파수를 찾는 데 사용되는 의사 랜덤 코드를 개선한다. 셋째, 모든 패킷은 동일한 23개의 고유한 심볼로 구성되지만, 이러한 23개의 심볼이 나타나는 순서가 정보를 결정한다. (제1 스파이크 프로토콜은 정상적으로 동작하려면 패킷에서 0과 1의 개수를 같게 해야 했다.) 그 외에는, 프로토콜은 이전 버전과 비슷한 방식으로 동작한다.
다음은 이 제3 예시적인 프로토콜 정의에 대한 칩 정의이다:
% "A"서브 칩 스파이크는 t = 0에서 시작하여 92 μs 간격으로 있다;
% "B" 서브 칩 스파이크는 t = 4μs에서 시작하여 92μs 간격으로 있다;
% "C" 서브 칩 스파이크는 t = 8μs에서 시작하여 92μs 간격으로 있다;
% ...
% "W" 서브 칩 스파이크는 t = 88μs에서 시작하여 92μs 간격으로 있다;
% 240칩/심볼(예를 들어, 한 줄에 240개의 "A" 칩이 "A" 심볼을 만든다)
% 44.16ms/심볼
% 23심볼/패킷, 데이터 페이로드 = 2
% 270.5ms/패킷
"A" 칩은 {1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"B" 칩은 {0 -1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"C" 칩은 {0 0 -1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"D" 칩은 {0 0 0 -1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"E" 칩은 {0 0 0 0 -1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"F" 칩은 {0 0 0 0 0 -1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"G" 칩은 {0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"H" 칩은 {0 0 0 0 0 0 0 -1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"I" 칩은 {0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"J" 칩은 {0 0 0 0 0 0 0 0 0 -1 0 0 0 0 0 0 0 0 0 0 0 0 0}이다
"K" 칩은 {0 0 0 0 0 0 0 0 0 0 -1 0 0 0 0 0 0 0 0 0 0 0 0}이다
"L" 칩은 {0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0}이다
"M" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0}이다
"N" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 -1 0 0 0 0 0 0 0 0 0}이다
"O" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 -1 0 0 0 0 0 0 0 0}이다
"P" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0}이다
"Q" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0}이다
"R" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 -1 0 0 0 0 0}이다
"S" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 -1 0 0 0 0}이다
"T" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0}이다
"U" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0}이다
"V" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 -1 0}이다
"W" 칩은 {0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1}이다
디코딩할 때, "스태킹" 길이는 length(A) = length(B) = …= length(W)이다.
상기 시퀀스는 23개의 심볼이 결합될 때(240개의 A 칩이 A 심볼을 생성하고, 240개의 B 칩은 B 심볼을 생성하는 등등이다), {A + B + C + …+ W} = {1 -1 -1 -1 -1 -1 1 -1 1 -1 -1 1 1 -1 -1 1 1 -1 1 -1 1 1 1}일 때, {sum(A: W)} x {sum(A: W)}는 중앙 피크가 23 단위이고 다른 모든 사이드 로브가 -1인(자기 상관) 패턴을 생성하도록 선택되었다(도 68 참조).
이 프로토콜의 고유한 특징 중 하나는 패킷이 정확히 23개의 심볼, A-W로 구성된다는 것이다. 각각의 심볼은 일련의 순차적 수의 관련 칩으로 구성된다. 이 상황에서, 심볼당 240개의 칩은 이전 프로토콜과 비슷한 지속 시간을 갖는 패킷을 생성한다. 심볼당 더 많은 칩을 사용하면 칩이 합산될 때 각각의 심볼의 진폭이 증가하고, 평균 잡음이 더 커져 평균 크기가 줄어든다. 정보는 심볼이 나타나는 순서대로 포함된다. 따라서, ~1021개의 고유한 코드와 비슷하고, 약 70비트 정보인 23!(23 계승)이 있다. 이러한 "비트"는 패킷 프리앰블, 주소, 및 데이터, 또는 다른 용도로 사용된다. 예를 들어:
프리앰블 = A F K P T
아래는 이 서브 칩, 칩, 심볼, 및 비트 프로토콜에 대한 정의이다:
칩당 23개의 서브 칩이 있다(템플릿의 스파이크 수와 동일). 각 서브 칩은 스파이크가 발생하기 위해 시간적으로 동일한 간격의 위치에 있다; 스파이크는 +1 또는 -1일 수 있다.
심볼당 240개의 칩이 있다(더 많거나 적을 수도 있음).
패킷당 23개의 고유한 심볼이 있다.
심볼과 비트 사이의 관계는 조금 더 복잡하며, 각각의 경우에 몇 개의 심볼이 프리앰블, 주소, 및 데이터 필드에 사용되는지에 따라 달라진다.
예를 들어, 위의 프리앰블과 address = binary(101)를 전달하기 위해, 패킷은 간단하게 다음과 같을 것이다:
패킷 = {A F K P T B C D E G H I J L M N O Q R S W V U}
심볼당 칩 수를 늘리면 더 많은 시간이 소모되지만(패킷이 더 길어짐), 송신 클록이 안정적이면 각각의 심볼에 더 많은 전력이 있고 따라서 비트 오류율이 낮다. 나중에 스파이크 슬라이스 알고리즘이 패킷 내의 주파수 변화를 처리할 수 있는 방법이 논의될 것이다.
도 81은 처음 4개의 "A" 칩을 도시한다. x축은 샘플 넘버이며, 스파이크 사이는 92μs이고 샘플링 레이트 = 10MSPS라고 가정한다.
도 82는 심볼당 240 칩을 가정하여 송신된 신호의 플롯을 도시한다. 도 82에서, 신호는 23비트 템플릿 패턴과 비슷해 보이지만, 스파이크가 훨씬 넓음에 유의한다. 이는 23비트 템플릿 패턴의 각각의 "비트"가 240개의 동일한 스파이크: 모두 +1 또는 모두 -1이기 때문이다.
"A" 심볼을 만들기 위해, 240개의 "A" 칩이 순차적으로 브로드캐스팅된다; "B" 심볼을 만들기 위해, 240개의 "B" 칩이 순차적으로 브로드캐스팅된다. 이러한 방식으로, 전체 패킷이 브로드캐스팅된다. 명목상으로, 각각의 심볼을 송신하는 데 44.16ms, 패킷을 송신하는 데 541ms가 걸린다. 낮은 송신 주파수에서는, 예를 들어 5% 더 낮으면 패킷을 송신하는 데 568ms가 걸릴 수 있지만, 더 높은 주파수에서는, 예를 들어 5% 더 높으면 514ms만이 걸릴 수 있다.
신호를 디코딩할 때, 하나의 패킷을 캡처할 수 있도록 충분한 데이터가 프레임에 저장되지만, 패킷 간의 잡음이 신호를 압도할 정도는 아니다. 특히 패킷이 서로 동기화되는 경우, 패킷 사이의 갭의 약간의 빈 비트가 충분할 수 있다.
그 다음에, 데이터는 서브 칩과 동일한 길이의 세그먼트로 "슬라이싱"된다. 그러나, 송신의 주파수가 정확하게 알려지지 않았기 때문에, 서브 칩의 정확한 길이도 알려지지 않았다. 슬라이스당 샘플 또는 서브 샘플의 수를 결정하는 주파수의 범위는 가정된 송신 주파수에 의존한다. 따라서, 명목상 주파수에서, 칩당 920개의 샘플 = 슬라이스당 920개의 샘플일 수 있다. 약간 낮은 주파수에서는, 슬라이스당 920.1개의 샘플이 있을 수 있는데, 이는 10개의 슬라이스마다 추가 샘플이 슬라이스에 "스퀴즈"되었음을 의미한다. 약간 높은 주파수에서는, 슬라이스당 919.99개의 샘플이 있을 수 있는데, 이는 10개의 슬라이스마다 하나의 샘플이 "스트레칭"되었음을 의미한다. 적절히 스트레칭 또는 스퀴징함으로써, 모든 주파수에 대해 동일한 길이의 슬라이스가 획득된다. 그 다음에, 이 슬라이스는 각각의 슬라이스를 만드는 데 사용된 샘플 및 서브 샘플 넘버에 대한 걱정없이 동일하게 처리될 수 있다. 이 액션은 스트레치-스퀴즈 슬라이싱 프로세스이다. 스트레치-스퀴징을 효율적으로 달성하기 위해, 각각의 주파수에 대한 프레임에서 각각의 슬라이스의 시작 지점을 기술하는 포인터 배열을 저장하는 템플릿이 만들어진다.
그 다음에, 슬라이스는 스태킹되고 합산된다. 이 예에서 각각의 슬라이스는 920개의 샘플이므로, 모든 슬라이스의 모든 제1 샘플이 결합된 슬라이스의 제1 샘플에 합산될 때까지, 제1 슬라이스의 제1 샘플이 제2 슬라이스의 제1샘플에 추가되고, 그 다음에 제3 슬라이스의 제1 샘플이 그 합에 추가되는 등등이다. 이러한 방식으로, 결합된 슬라이스의 모든 920개의 샘플이 생성되며, 각각은 모든 슬라이스 각각에서 모든 동일한 개수의 샘플의 합이다.
잡음이 없는 경우, 이 결합된 슬라이스는 도 66에 도시된 것과 유사해 보일 수 있으며, 도 66 은 SNR = 5000인 결합된 슬라이스를 도시한다. 프로토콜 3의 결합된 슬라이스는 프로토콜 2의 결합된 슬라이스와 완전히 동일하게 보임에 유의한다. 사실, 패킷의 지속 시간이 동일하고 패킷에 의해 송신된 에너지의 양이 같으면, 2개의 결합된 슬라이스는 실제로 동일할 것이다. 차이점은 프로토콜 3에서는 각각의 스파이크 사이에서 23 * 4μs = 92μs의 전하 펌핑이 일어나지만, 프로토콜 2에서는 각각의 스파이크 사이에서 2 * 4μs = 8μs의 전하 펌핑이 일어난다는 점이다. 따라서, 프로토콜 3의 각각의 스파이크의 진폭은 프로토콜 2의 각각의 스파이크의 진폭의 대략 10배이다. 이제, 각각의 시스템의 아날로그 프론트 엔드가 "이상적"이고 각각의 시스템의 아날로그-디지털 변환기도 "이상적"이었다면, 결합된 슬라이스의 총 이용 가능한 에너지와 스파이크 수가 고정되어 있으므로, 프로토콜 2와 프로토콜 3으로부터의 결합된 슬라이스에 차이가 없어야 한다. 그러나 세상은 이상적이지 않으며, 스파이크의 진폭이 10배 증가한다는 것은 ADC의 최하위 비트가 스파이크 중에 충분히 자주 플립하여 240개의 스파이크가 시간상 23개의 위치 각각에 대해 합산될 때, 검출 가능한 스파이크 세트가 관찰됨을 의미하는 경우가 있을 수 있다. 또한, 스파이크 사이가 92μs이면, 이 사실을 활용하고 이들 92μs 스파이크 사이의 잡음을 제거하는 스파이크 슬라이스 알고리즘을 사용하는 것이 좋다. 이는 이전에 설명한 프로토콜 2로 가능한 75% 감소와 비교하여 거의 99%만큼 잡음 기여도를 증가시킨다. 우리는 이 변화를 나중에 살펴볼 것이다.
"A" 칩에서 "W" 칩 모두 합산하면 올바른 주파수와 패킷의 시작 지점을 찾기 위해 디코딩에 사용되는 "템플릿"을 생성한다. 이는 프로토콜 2에서 사용된 것과 동일한 템플릿이다(도 67 참조).
23개의 스파이크 사이의 간격은 40샘플 또는 4μs임에 유의한다. 항상 동일한 수의 A와 B 칩이 있기 때문에, 합의 진폭은 항상 명목상으로 동일하다(잡음은 실제로 이러한 진폭을 다양하게 만들 것이다).
다음 단계는 결합된 슬라이스를 결합된 슬라이스의 템플릿과 컨볼루션하여 각각의 가정된 주파수에 대한 최상의 매치 시작 지점을 찾는 것이다. (위에서 도시된 결합된 슬라이스에 매칭하는) 최상의 매치의 결합된 슬라이스의 통상적인 저잡음 컨볼루션이 도 68에 도시되어 있다.
템플릿이 최적으로 결합된 슬라이스로 정렬되면, 진폭은 23이다. 슬라이스가 4 us와 같게 잘못 정렬되면, 진폭은 -1이다. 다른 모든 오정렬에서, 진폭은 0이다. 각각의 가정된 주파수에 대해 2개의 값이 유지된다: 피크의 진폭과 샘플 넘버. 이 상관 스코어의 절대 값은 다른 것과 비교된다. 최적의 스코어가 음수이면, 연속적인 계산에서 데이터 세트의 각각의 데이터 포인트에 -1이 곱해진다. 이 프로세스는 프로토콜 2의 프로세스와 동일하다.
각각의 가정된 주파수에 대한 최대 컨볼루션 값이 계산된다. 이들 값 대 가정된 주파수의 플롯은 "스펙트럼"이다. 이 예에서 SNR = 5000인 스펙트럼의 플롯에 대해서는 도 69를 다시 참조하라.
이 예는 주파수가 501일 명목상 값 근처에 있음을 보여준다. 피크가 1에 가까우면, 주파수는 명목상 주파수보다 낮다; 1000에 가까우면, 주파수가 명목상 주파수보다 높다. 가장 높은 피크로부터 우리는 두 가지를 배운다: 실제 브로드캐스트와 주파수 및(이전 그래프로부터) 결합된 슬라이스 내에서의 시작 인덱스.
다음 단계는 이 주파수와 시작 인덱스에 대한 포인터를 생성(또는 메모리에서 가져 오기)하는 것이다. 포인터는 각각의 슬라이스에 대한 시작 지점과 템플릿을 각각 나타내는 수의 목록이다.
그 다음에, 포인터와 템플릿을 사용하여 각각의 슬라이스에 대해 23개의 칩 스코어를 발생시킨다: "A" 칩 스코어에서 "W" 칩 스코어. 각각의 칩 스코어는 해당 칩에 대한 템플릿과 컨볼루션된 해당 슬라이스의 상관 합계이다. 따라서, "A" 칩에 대한 템플릿은 시간 샘플 넘버 1에서 단일 스파이크이다(예: ...). B 칩에 대한 템플릿은 샘플 넘버 41(즉, t= 4μs에서 초당 10^6개의 샘플이라고 가정함)에서 단일 스파이크일 것이다(즉, 코일을 통해 방전된 커패시터로부터 저잡음 시스템에서 수신되는 예상된 신호).
도 83에는 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 "A" 서브 칩 스코어가 도시되어 있다. X축은 슬라이스 넘버를 나타내고, Y축은 상관 값을 나타낸다. 이 예에서는 잡음이 거의 없으므로, A 칩이 모두 패킷의 시작 부분에서 발생한다는 것을 쉽게 알 수 있음에 유의한다.
도 84는 매우 낮은 잡음의 경우 각각의 슬라이스에 대한 F 칩 스코어를 도시한다. 유사하게, 패킷의 제2 심볼로서, 패킷에서 제2 심볼이 발생할 것으로 예상할 경우 각각의 슬라이스에 대한 F 칩 스코어가 높다.
도 85는 모든 A에서 W 칩 스코어 대 슬라이스 넘버의 플롯을 도시한다. 저잡음의 경우, 각각의 심볼의 값이 존재하지 않을 때마다 거의 0이라는 것을 쉽게 알 수 있다. 이것은 모든 칩이 동일한 레지스트레이션 또는 시작 지점을 공유하고, 따라서 각각의 심볼이 해당 레지스트레이션을 고려할 때 다른 심볼 각각에 대해 직교하기 때문이다. 따라서, 다른 프로토콜과의 주요 차이점은 패킷 에너지를 모두 사용하여 주파수 및 슬라이스 내 레지스트레이션 지점을 찾는 것이다. 임의의 주어진 슬라이스 내 레지스트레이션 포인트에 대해, 모든 심볼은 서로 직교한다. 원하는 경우, 예를 들어 140비트의 정보가 상이한 순열에서 23개의 심볼 패킷을 단순 반복하는 것이 타당할 수 있다. 이것은 물론 동작할 것이고, 다시 모든 패킷 에너지가 주파수를 찾는 데 사용될 것이나, 이제는 그 패킷 에너지 양에 비해 심볼당 에너지는 절반이 될 것이다. 동일한 목적을 달성하기 위한 더 나은 접근법은 비슷한 자기 상관 패턴을 갖는 25개의 심볼 시스템을 찾는 것이다. 25개의 심볼 패킷은 84비트를 산출할 수 있다. 이 경우, 심볼 에너지/패킷 에너지는 8%만이 감소될 것이다. 따라서, 각각의 칩 스코어는 23개의 숫자가 있으며, 그 각각은 단일 슬라이스에 대한 심볼과의 상관 합계이다.
궁극적으로, 슬라이스당 이들 칩 스코어 중 하나만이 최상의 추측의 패킷 계산에 사용될 것이다. 이것은 ~1μs 주기의 신호가 1μs 동안 발생하는 잡음과 함께 수집된다는 것을 의미한다. 그러나, 각각의 슬라이스의 다른 91μs에서 발생하는 잡음은 완전히 제거된다. 그러나, 대안적인 실시예는 각각의 슬라이스에 대한 23개의 칩 스코어 전부를 평균화하고 각각의 칩 스코어로부터 다른 칩 스코어의 평균을 빼는 것일 수 있다. 그러나, 이 대안적인 실시예는 슬라이스당 22마이크로초 더 많은 잡음을 모으고 사용할 것이다. 아마도 이것이 이점이 될 수 있는 특정 상황이 있을 수 있다.
어느 쪽이든, 다음 단계는 칩 스코어를 사용하여 각각의 슬라이스에 대한 심볼 길이 스코어를 발생시키는 것이다. 다시, 각각의 슬라이스에 대해 23개의 심볼 스코어가 있으며, 각각의 심볼 스코어는 해당 슬라이스의 칩 스코어와 다음 239 개
슬라이스의 합계를 나타낸다. 공식은 다음과 같다:
도 86은 심볼 길이 스코어 각각 대 슬라이스 넘버의 플롯을 도시한다. 이 시점에서, 다음 단계는 각각의 슬라이스에 대한 패킷 길이 스코어를 결정하는 것이다. 이를 위해, 각각의 슬라이스의 최대 심볼 길이 스코어를 해당 심볼로 선언함으로써 시작한다. 잡음이 거의 없을 때, 이것은 쉽다: 심볼 중 하나는 매우 큰 스코어를 가지며, 다른 심볼은 아주 적은 스코어를 갖는다. 그 다음에, 패킷을 정의하는 적절한 23개의 시간 지점으로부터의 이들 최대 심볼 길이 스코어를 더하고, 각각의 슬라이스에 대해 "패킷 스코어"를 결정한다. 가장 큰 패킷 스코어에 대한 모든 후보 슬라이스를 통해 작업하면서, 23개의 선택된 심볼이 고유한지, 즉 각각의 심볼 "최대치"가 단 한 번만 있는지를 검사해야 한다. 최대 패킷 스코어에 대한 슬라이스를 검색할 때, 제1 커트에서 가장 크지 않은 것 중 대부분을 무시할 수 있다. 가장 큰 패킷 스코어를 가진 슬라이스가 (잡음으로 인하여) 23개의 고유한 심볼을 식별하지 못하면, 23개의 고유한 심볼을 가진 최상의 추측 패킷을 찾기 위해 오류 정정 알고리즘이 사용된다.
이러한 알고리즘을 실행하는 한 가지 방법은 아래 MATLAB 예시적인 코드에 나와 있다:
먼저, 23개의 패킷 위치 각각에 대한 23개의 심볼 스코어가 매트릭스에 저장된다. 해당 매트릭스는 각각의 위치에 대한 가장 높은 심볼 길이 스코어가 발견되도록 정렬된다. 모든 위치에 대한 높은 심볼 길이 스코어가 발견되고 해당 위치에 해당 심볼이 선언된다. 그 다음에, 해당 심볼은 다른 22개 위치에 대한 경합에서 제거된다. 나머지 22개 위치 중 다음으로 가장 높은 심볼 길이 스코어가 발견되고, 해당 위치에 대한 심볼이 선언되고 해당 심볼이 다른 모든 위치에 대한 경합에서 제거된다. 위의 알고리즘은 이 절차를 달성하는 한 가지 방법이고, 오류를 정정하는 다른 보다 효율적인 방법이 있을 수 있다. 예를 들어, 프리앰블이 있으면, 이 정보는 최상의 추측 패킷 및 추측의 정확도 추정치를 찾는 데 사용될 수 있다. 궁극적으로, 오류 정정이 필요하다면, 해당 슬라이스 넘버에 대한 패킷 스코어가 낮아질 것이다. 그러나, 여전히 전반적으로 최상의 패킷 스코어일 수 있다.
따라서, 패킷의 최상의 추정치가 결정되었다. 신호의 SNR에 따라, 같거나 비슷한 주파수에서 특정 개수의 데이터 패킷이 결정되고, 매치하는 경우 데이터 패킷은 올바른 것으로 간주된다. 대안적으로, SNR이 특정 수보다 낮으면, 다수의 이들 비트 길이 스코어가 결합되어, 이웃하는 데이터 패킷을 결합하여 단일 데이터 패킷의 더 양호한 추정치를 생성하는 메타 심볼 길이 스코어를 생성할 수 있다.
도 87은 저잡음(-5.5dB) 패킷을 도시하는 플롯이다. 2개의 라인이 도시되어 있다: 10 바로 아래의 값을 갖는 점진적으로 변화하는 주황색 라인(2270)은 해당 위치에서 정규화 비트 길이 스코어이며, 1 내지 23의 범위의 값을 갖는 빠르게 변하는 (파란색) 라인(2280)은 해석된 심볼 값이다.
이제, 다양한 양의 잡음이 있는 상황에서 이러한 파라미터가 어떻게 보이는지가 결정될 수 있다. 다음의 모든 예에서, SNR은 Vmax/V잡음rms로 측정되며, 여기서 Vmax는 스파이크 진폭이고 V잡음rms = sqrt(평균(잡음.* 잡음))이다(MATLAB 표기법). 다음은 관련 MATLAB 코드이다:
일부 양태에서, (이전에 언급된) 심볼 길이의 스트레치/스퀴즈 프로세스에 대한 중요한 변화가 이용된다. 이 프로세스에서, 데이터 프레임은 겹치는 심볼 길이 슬라이스로 나뉜다. 대안적으로, 데이터 프레임은 심볼 길이의 1.5배와 동일한 길이의 슬라이스로 나뉘고, 이들 슬라이스는 심볼 길이의 0.5배로 증가한다. 이 경우, 계산을 줄이기 위해 연속적인 슬라이스 계산에 서브 슬라이스가 사용될 수 있다. 이 변형예는 단일 심볼의 모든 에너지가 단일 슬라이스에 포함되도록 보장한다. 이 프로세스는 맞는 주파수를 찾을 때 많은 효과가 없을 수도 있지만, 신호를 디코딩할 때 도움이 될 수 있다. 어느 쪽이든, 그 다음에 이들 각각의 슬라이스는 명목상 길이의 결합 슬라이스(이 예에서는 920 샘플 길이)로 스트레칭되거나 스퀴징된다. 올바른 주파수의 저잡음 예가 도 88에 도시되어 있다. 여기서, 심볼 길이 슬라이스의 제1 결합된 슬라이스가 도시되어 있다.
단 하나의 피크가 나타남에 유의한다. 이는 제1 슬라이스가 제1 심볼의 일부만 캡처하고 제2 심볼은 캡처하지 않기 때문이다. 제2 슬라이스는 제1 슬라이스와 몇 퍼센트 겹친다. 이 경우, 비율은 50%이다. 이는 이들 슬라이스 중 하나가 심볼 정보의 대부분을 캡처하고 피크를 찾을 수 있도록 하기 위한 것이다.
심볼 길이 슬라이스의 제2 결합된 슬라이스 합계가 도 89에 도시되어 있다. 제1 슬라이스(근접 인덱스 = 400)에 나타난 것과 동일한 피크가 제2 슬라이스에도 나타남에 유의한다. 또한, 다음 심볼의 일부(근접 인덱스 = 200)도 볼 수 있다.
도 90은 각각 플롯(2270 및 2280)에서 잡음이 존재할 때 동일한 제1 슬라이스 및 제2 슬라이스 합의 2개의 플롯을 도시한다. 플롯(2270)은 SNR = 7dB인 심볼 길이 슬라이스의 제1 슬라이스를 도시한다. 이것은 상이한 데이터 세트였고, 피크는 이 결합된 슬라이스의 상이한 인덱스에 나타남에 유의한다. 유사하게, 플롯(2280)은 SNR = 7dB인 심볼 길이 슬라이스의 제2 슬라이스를 도시한다. 2개의 피크는 이 결합된 슬라이스의 백그라운드 잡음 위에서 볼 수 있음에 유의한다.
이들 심볼 길이 프레임 각각에 단지 하나 또는 최대 2개의 피크가 나타날 것으로 예상되므로, 템플릿은 도 91에 도시된 바와 같이 단일 피크의 템플릿이다. 도 91은 심볼 길이 슬라이스에 사용되는 템플릿을 도시한다. 이 템플릿이 도 90의 2개* 플롯에 도시된 결합된 슬라이스와 컨볼루션되면, 결과는 도 92에 도시된 바와 같다. 도 92는 도 91에 도시된 템플릿과 플롯(2270)에 도시되어진 결합된 슬라이스의 컨볼루션을 도시한다. 이는 도 68의 결과와 유사하다.
도 93은 도 91에 도시된 템플릿과 플롯(2280)에 도시되어진 결합된 슬라이스의 컨볼루션을 도시한다. 이는 도 68의 결과와 유사하다.
이 스퀴즈/스트레치 슬라이스 변형예에서는, 2개의 피크가 보일 것으로 예상된다. 이 2개의 피크는 이상적으로 수집해야 할 유일한 정보이며, 나머지는 무시할 수 있으며, 이는 잡음일 뿐이다. 이러한 방식으로-신호가 없는 곳에서 잡음을 제거함으로써-시스템의 전체 신호대 잡음을 개선될 수 있다. 사실, 이후의 계산에서 이러한 피크 값 중 하나만 사용함으로써, 송신 중에 나타나는 잡음의 대략 98%가 분석에서 제거된다. 따라서, 각각의 심볼 길이 슬라이스에 대해:
1.5배의 심볼 길이의 데이터는 명목상 길이의 슬라이스(이 경우 920 데이터 포인트)로 스퀴즈/스트레칭된다(1.5배는 각각의 피크 모두가 하나의 결합된 슬라이스에 있음을 보장하기 위해 사용된다).
결합된 슬라이스는 단일 스파이크로 구성된 템플릿과 컨볼루션된다.
적어도 각각으로부터 35μs 떨어진 컨볼루션으로 인해 발생하는 상위 2개
피크는 인덱스와 함께 메모리에 저장된다(인덱스와 크기는 모두 유지된다). 두 피크 각각의 절대 값 합계는 스펙트럼(주파수)이라는 변수에 추가된다. 따라서, 심볼 길이 슬라이스 각각에서 상위 2개 피크의 크기(절대 값) 각각이 서로 합쳐져 다른 모든 주파수의 값과 비교되는 값을 만들어 올바른 주파수를 찾는다. 이러한 스펙트럼 값은 동일한 잡음의 경우에 대해 도 94와 같이 주파수의 함수로 플롯될 수 있다. 도 94는 스펙트럼을 도시한다: 주파수의 함수로서 각각의 심볼 길이 슬라이스 각각에 대한 2개의 피크의 크기의 합. 이는 도 69와 유사하다.
도 69와 비교하면, 이 스펙트럼 피크는 훨씬 더 넓고 보다 평활하다. 이는 한 번에 하나의 심볼만 분석되므로 필터링의 대역폭이 더 넓기 때문이다. (평활함의 일부는 크기만이 여기에 플롯되어 있기 때문이다; 이전 스펙트럼 플롯에는 데이터 세트의 패리티가 포함되어 있다.) 23개의 스파이크 템플릿으로 모든 프레임 스트레치/스퀴즈 분석의 특이성이 부족하다. 반면에, 많은 잡음이 분석에서 제거되었다. 23개의 스파이크 템플릿에서, 각각의 스파이크는 4μs 간격으로 대략 1μs 폭이다. 스파이크 사이에서 템플릿 값은 0이다. 따라서, 각각의 컨볼루션에서, 75%의 잡음이 제거된다 -템플릿의 스파이크 사이의 공간 -. 그러나, 심볼 길이 스트레치/스퀴즈 방식에서는, 템플릿이 1μs 폭의 단일 스파이크이며 두 번 사용된다. 이 경우, 2μs의 잡음이 포함되며 90μs 또는 98%의 잡음이 제거된다.
이것이 잡음 레벨이 훨씬 더 높을 때 주파수의 발견에 어떻게 이점이 있는지를 알기 위해, 도 95에 도시된 것은 프레임-길이 스트레치/스퀴즈 분석 및 심볼 길이 스트레치/스퀴즈 분석에 대한 스펙트럼이다.
도 95의 플롯(2300)은 주파수의 함수로서 프레임-길이 슬라이스에 대한 스펙트럼을 도시한다. SNR = -10.6dB이다. 이는 도 69에서 플롯을 생성하는 데 사용된 것과 동일한 알고리즘을 사용하여 계산되었다.
도 95의 플롯(2310)은 주파수의 함수로서 심볼 길이 슬라이스에 대한 스펙트럼을 도시한다. SNR = -10.6dB이다. 이는 도 94에서 플롯을 생성하는 데 사용된 것과 동일한 알고리즘을 사용하여 계산되었다.
위의 비교에서 올바른 답(인덱스 = 501)이 생성된다. 그러나, 플롯(2330)의 피크는 더 평활한 곡선이고, 신호가 존재한다는 것이 확실하다.
도 96에 도시된 것은 보다 잡음이 많은 실행의 결과이다. 플롯(2300)은 주파수의 함수로서 프레임-길이 슬라이스에 대한 스펙트럼을 도시한다. SNR = -13.5dB이다. 이는 도 69의 플롯을 생성하는 데 사용된 것과 동일한 알고리즘을 사용하여 계산되었다.
플롯(2330)은 주파수의 함수로서 심볼 길이 슬라이스에 대한 스펙트럼을 도시한다. SNR = -13.5dB이나, 심볼당 120개의 칩만이 있다. 이는 도 94에서 플롯을 생성하는 데 사용된 것과 동일한 알고리즘을 사용하여 계산되었다.
프레임 길이의 경우, 올바른 답(501)은 인덱스(600 및 520) 근처에서 피크 후에 제3 위치에 나타남에 유의한다. 따라서, 이 패킷은 성공적으로 디코딩되지 않았다. 그러나, 플롯(2330)의 심볼 길이 슬라이스에 기초한 스펙트럼은 정확한 주파수를 정확하게 발견했다.
도 97을 참조하면, 플롯(2340)에 도시된 것은 주파수의 함수로서 프레임-길이 슬라이스에 대한 스펙트럼이다. SNR = -17.5dB이나, 심볼당 120개의 칩만이 있다. 이는 도 69의 플롯을 생성하는 데 사용된 것과 동일한 알고리즘을 사용하여 계산되었다.
플롯(2330)은 주파수의 함수로서 심볼 길이 슬라이스에 대한 스펙트럼을 도시한다. SNR = -17.5dB이나, 심볼당 120개의 칩만이 있다. 이는 도 94의 플롯을 생성하는 데 사용된 것과 동일한 알고리즘을 사용하여 계산되었다.
SNR을 더 줄이면, 플롯(2340)의 프레임-길이 슬라이스에 기초한 스펙트럼이 올바른 주파수를 식별하는 데 거의 근접하지 않았다. 반면에, 플롯(2350)에서 심볼 길이 슬라이스에 기초한 스펙트럼은 타겟 501 대신 주파수가 505단위가 될 것으로 추정하여, 패킷을 성공적으로 디코딩할 수 있을 만큼 충분히 근접했다.
이것이 보다 세분화된 레벨에서 어떻게 작용하는지를 알기 위해, 도 98의 플롯(2360)은 플롯(2280)(도 90 참조)의 것과 동일하나 주파수가 10단위 더 높은 제2 슬라이스이다. 플롯(2360)에서, 심볼 길이 슬라이스의 제2 슬라이스가 도시되며, SNR = 7dB이지만, 주파수는 501 대신에 511단위이다. 스파이크에 포함된 대부분의 정보는 그대로 유지된다. 피크는 약간 낮다.
플롯(2370)에서는 심볼 길이 슬라이스의 제2 슬라이스가 도시되며, SNR = 7dB이지만, 주파수는 501 대신에 521단위이다. 이에 기초하여, 스파이크를 더 많은 인덱스에 분산시켜 피크의 크기를 줄이는 방법을 쉽게 알 수 있다. 검색 주파수가 10단위만큼 떨어져 있을 때는 거의 눈에 띄지 않지만, 20단위만큼 떨어져 있을 때에는 더 분명하다.
도99를 참조하면, 플롯(2380)에서는 심볼 길이 슬라이스의 제2 슬라이스가 도시되며, 여기서 SNR = 7dB이지만, 주파수는 501 대신에 551단위이다.
플롯(2390)에서, 심볼 길이 슬라이스의 제2 슬라이스가 도시되며, 여기서 SNR = 7dB이지만, 주파수는 571 대신에 501단위이다. 주파수가 70단위만큼 떨어져 있을 때, 피크의 크기는 주파수가 정확하게 맞았을 때의 대략 절반이다.
23!개의 코드를 생성하기 위해 모두 23개의 심볼이 패킷 내에 무작위로 배치되는 것을 허용하는 대신에, 첫 3개의 심볼이 고정되어 있고 다른 것들이 서로 쌍을 이루어 2개의 유효한 심볼 사이의 간격이 항상 동일하게 되었다면, 상기에서 나타난 단일 심볼 와이드 슬라이스의 이점 대부분을 유지하면서 2개의 심볼의 넓은 슬라이스는 훨씬 더 구체적일 것임에 유의한다.
이 변형예에는 여러 가지 이점이 있다. 예를 들어, 심볼 길이 슬라이스의 개념은 실시간 실행에 적합하다: 많은 수의 데이터 포인트가 소비되어 나중에 패킷을 찾고 주파수를 찾고 정보를 디코딩하는 데 사용될 수 있는 더 적은 수의 포인트로 변환된다 - 이는 첫 번째 장소에서 슬라이스의 기본 목적이다 -.
이 경우, 패킷 길이는 250ms였다(~ 500ms인 프로토콜 2와 대조적임). 더 긴 패킷은 더 긴 심볼을 의미하며, 이는 각각의 심볼에 더 많은 에너지를 가하며 따라서 쉽게 디코딩할 수 있다. 250ms에서 각각의 심볼은 120(심볼당 칩) * 920(칩당 샘플) = 심볼당 110,400개의 샘플이었다. 프로토콜 2에서, 그 수는 심볼당 220,800개의 샘플이었다(두 경우 모두, 명목상 슬라이스 넘버, 송신된 샘플의 정확한 수는 명목상보다 1%, 5%, 또는 심지어 10% 더 높거나 낮다). 명목상 주파수 범위의 +/-1% 오프가 사용될 수 있다면, 1000개의 주파수 버킷이라고 한다. 각각의 슬라이스에 대해, 220,800개의 샘플이 1000 x 4 데이터 포인트를 갖는 슬라이스로 변환될 수 있다. 정확성을 높이기 위해, 각각의 슬라이스에서 상위 3개 또는 상위 4개 피크가 저장되어 4000 포인트에서 말하자면 8000 포인트까지 저장된 정보를 증가시킬 수 있다. 그럼에도 불구하고, 220,000개의 샘플이 8000 포인트 정도의 상당한 압축률로 변환된다.
둘째, 물론, 최종 분석에서 잡음의 98%를 제거함으로써 신호 및 주파수 검출은 ~6dB만큼 개선될 수 있으며, 이는 상당한 이점이다. 이 두 심볼 사이에 알려진 분리가 있는 2 심볼 와이드 슬라이스와 같은 다른 변형예는 추가 이점을 얻을 수 있다.
셋째, 이러한 변형예는 랜덤 잡음이 아닌 인공 신호가 존재함을 명확하게 나타내는 스펙트럼 패턴을 생성하는 것이다. 이것은 단일 패킷이 충분한 정보를 생성할 때 신호가 있음을 확인할 수는 있지만, 정보를 정확하게 디코딩하고, 동일한 정보를 담고 있는 연속적인 패킷을 찾아서 결합하고, 슬라이스 레벨에서 이들 패킷을 결합하기에는 충분하지 않다. 실용적인 관점에서 볼 때, 두 데이터 세트 간의 상관 관계를 사용하여 500만개의 샘플을 각각 나타내는 2 패킷을 결합하는 것은 매우 많은 수의 곱셈과 덧셈을 필요로 할 것이고, 각각 잡음이 우세한 2개의 신호를 비교하기 때문에 동작하지 않을 것이다. 반면에, 슬라이싱 프로세스는 각각의 슬라이스에서 98%의 잡음을 제거하고, 한 패킷에서 50개의 슬라이스를 다른 패킷에서 50개의 슬라이스와 비교하면 필요한 최소한의 계산으로 올바르게 정렬할 수 있는 좋은 기회를 제공할 것이다.
넷째, 심볼 길이 슬라이스는 패킷 브로드캐스트(드리프트) 동안 발생하는 송신 클록의 변동을 조정하는 데 유용할 수 있다. 드리프트를 조정할 때, 심볼 길이 슬라이스는 단지 심볼 길이 시간 동안 안정적인 클록을 필요로 한다. 전체 패킷에 대한 드리프트가 (이 예제에서) 2μs 를 초과하지 않는 한, 심볼은 직교성을 유지한다.
제3 스파이크 프로토콜 정의의 예시적인 데이터 결과
프로토콜 3에서 데이터를 분석하는 데 사용된 알고리즘은 전술한 것의 변형예이다. 가장 큰 차이점은 주파수를 찾기 위해 1.5 * 심볼 길이 슬라이스에 크게 의존한다는 것이다. 강력한 결과를 내는 이 솔루션에서, 이 알고리즘(여기서는 프로토콜 3 심볼 슬라이서(Protocol 3 Symbol Slicer) 또는 P3SS라고 함)은 신호의 주파수를 빠르게 스캔하기 위해 거친 주파수 모드에서 사용되며, 광대역의 양호한 스펙트럼을 활용한다. 그 다음에, P3SS를 사용하여 정밀 검색을 수행하여 최상의 추측 주파수를 찾는다. 잡음이 많은 환경에서, 이 접근법은 추가 잡음 제거(75% 잡음 제거에서 98% 잡음 제거) 때문에 프레임 길이 결합 슬라이스 방식을 사용하는 것보다 우수하다.
심볼 슬라이스가 생성된 후(240 슬라이스에서 결합됨), 상위 2개의 피크 (적어도 35μ 간격)의 인덱스와 피크 값만 유지됨에 유의한다. 이것은 해당 주파수에 대한 각각의 심볼 길이 (또는 1.5 * symbolLength) 슬라이스의 다른 상위 2개의 크기에 추가된다. 각각의 슬라이스에 대한 이러한 상위 2개의 크기의 합은 해당 주파수의 "스펙트럼"에 대한 기여도가 된다. 다른 모든 정보 - 샘플링되고 컨볼루션된 데이터의 90μs에서 나타나는 모든 잡음 - 가 제거된다. 검출기로부터 9인치의 거리에서 거친 주파수 검색에 대한 결과 스펙트럼이 도 100에 도시되어 있다.
도 100은 검출기로부터 9인치에 있는 센서 에뮬레이터에 대한 거친 주파수 스펙트럼의 플롯을 도시한다. 이 플롯의 x축은 중앙에서 920개의 슬라이스당 명목상 슬라이스 넘버를 나타낸다. X = 0에서, 슬라이스당 919개의 샘플이 있다; X = 200에서, 슬라이스당 921개의 샘플이 있다. 표시된 해상도는 슬라이스당 0.01 샘플이다. 따라서, 더 높은 송신 주파수가 왼쪽에 있다. 피크는 112에 명확하게 위치하며, 이는 슬라이스당 919 +(112-1) * 0.01 = 920.11샘플로 해석된다.
이 시점에서, 데이터 프레임은 패킷 및 3개의 추가 심볼, 추정된 패킷 위치의 양측에 1과 1/2만을 포함하도록 트리밍되었다. 이것은 이어지는 분석에서 더 많은 잡음을 제거한다.
이 새로운 값을 중앙 주파수로 사용하고 슬라이스당 0.002 샘플의 해상도를 사용하여 P3SS 분석을 다시 실행했다. 그 결과 얻어진 미세 스펙트럼이 도 101에 도시되어 있다.
도 101은 검출기로부터 9인치에 있는 센서 에뮬레이터에 대한 미세 주파수 스펙트럼의 플롯을 도시한다. 미세 스펙트럼(Fine Spectrum)으로부터, 피크가 6단위에서 발견되었고 최종 길이는 슬라이스 당 920.106 샘플이라는 것을 알 수 있다. 더 미세한 해상도는 중앙 주파수의 양쪽에서 2개의 거친 포인트로 확장되었다.
이것을 최종 주파수로 사용하여, 전체 패킷 길이 결합된 슬라이스를 사용하여 정확한 레지스트레이션을 찾았다. 도 102는 P3SS를 사용하여 찾은 중앙 주파수를 사용하여 결합된 슬라이스를 도시한다. 예를 들어, 도 102에는 수신기에서 9인치 떨어진 거리에 있는 섭취 센서의 주요 출력이 도시되어 있다. 도 102는 소스로부터 9인치에서의 검출기로부터 결합된 프레임 길이 슬라이스의 플롯을 도시한다. 도 102에서, 매칭하는 템플릿은 더 높은 스파이크 (파란색 선)(2400)로 도시되고, 한편 결합된 슬라이스 데이터는 약간 더 짧은 스파이크 (빨간색 선)(2410)로 도시된다. 반대 패리티를 가짐에 유의한다: 이 정보는 템플릿과 일치하도록 들어오는 데이터의 패리티를 조정하는 데 사용된다.
템플릿은 결합된 슬라이스와 상관되어 도 103에 도시된 "bestSums" 플롯이 된다. 도 103은 소스로부터 9인치에서 수집된 데이터를 사용하여 BestSum을 도시하는 플롯이다.
이 레지스트레이션 인덱스 및 제2 P3SS로부터의 미세 주파수를 사용하여, 심볼이 계산되고, 최종 패킷은 도 104에 도시되어 있다. 도 104는 소스로부터 9인치에서 수집된 데이터를 사용하여 패킷 심볼 및 강도를 도시하는 플롯이다.
동일한 프로세스가 24인치에서 사용되어 다음 결과를 가져왔다:
도 105는 검출기로부터 24인치에 있는 센서 에뮬레이터에 대한 거친 주파수 스펙트럼을 도시하는 플롯이다.
중앙 주파수로 920.11의 거친 주파수를 사용하여 P3SS2(조정된 거친 주파수의 P3SS의 제2 변형예)를 실행하여 도 106과 같이 더 미세한 스펙트럼을 찾았다. 도 106은 검출기로부터 24인치에 있는 센서 에뮬레이터의 미세 주파수 스펙트럼 P3SS2를 도시한다.
이번에는 P3SS2는 슬라이스당 슬라이스 길이가 0.004 샘플 포인트 떨어져 있었으며 디코딩은 정확하지 않았다. 전체 프레임 슬라이스 기술을 사용하여 정밀 검색을 반복하면 도 107에 도시된 바와 같은 다음 스펙트럼이 생성된다. 도 107은 검출기로부터 24인치에 있는 센서 에뮬레이터의 미세 풀 프레임 주파수 스펙트럼을 도시한다.
풀 프레임 스펙트럼은 최상의 슬라이스 길이인 920.104를 더 잘 예측했으며, 이로 인해 패킷을 성공적으로 디코딩하게 되었다. 중간 세트가 도 108에 도시되어 있다. 도 108은 소스로부터 24인치 떨어진 곳에서 수신된 신호에 가장 잘 맞는 템플릿과 함께 최상의 풀 프레임 슬라이스 플롯을 도시한다. 다시 말하면, 더 큰 스파이크는 템플릿을 나타내고 더 짧은 스파이크는 풀 프레임 슬라이스에서 온다.
도 109는 소스로부터 24인치에서 수집된 데이터에 대한 bestSums(결합된 슬라이스와 템플릿의 컨볼루션 결과) 결과를 도시하는 플롯이다. 도 109의 인덱스를 사용하여 심볼이 성공적으로 디코딩되었다. 결과 심볼 및 컨볼루션 합계가 도 110에 도시되어 있다.
도 110은 소스로부터 24 인치에서 수집된 데이터에 대한 심볼 값 및 패킷 결과를 도시하는 플롯이다. 이러한 결과는 섭취 센서 통신에 대한 스파이크 워프 통신 프로토콜의 유용성을 나타낸다.
도 111은 소스로부터 24인치에서 수집된 데이터를 사용하여 BestSum을 도시하는 플롯이다.
임펄스 프로토콜을 이용하는 예시적인 수신기
임펄스 "스파스 임펄스" 함수의 생성 및 송신을 설명하였으므로, 이제는 임펄스 인덕터 구동기 회로(720)에 의해 송신된 신호를 수신하고 디코딩하기 위한 다양한 수신기 회로에 대해 설명한다. 따라서, 도 47은 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 전압 모드 수신기(900)를 도시한다. 전압 모드 수신기(900)는 공진 회로(902), 저잡음 증폭기(908)(LNA), 및 섭취 가능한 식별자로부터 송신된 수신되는 인코딩된 전자기 신호를 처리하기 위한 회로 및 컴포넌트를 포함하는 수신기 프로세서(910)를 포함한다. 공진 회로(902)는 동작 주파수(fo)에서 공진하는 수신 인덕터 안테나(144) 및 튜닝 커패시터(146)를 포함한다. 수신 인덕터(904)는 인덕터(904)를 갖는 경로의 폼 팩터로 전자기 신호를 수신한다.
도 44-46에서, 신호가 고정된 수의 데이터 포인트로 스트레칭 또는 스퀴징됨에 따라 수평축은 반드시 시간을 나타내지는 않는다는 것을 이해할 것이다. 신호가 명목상 주파수에 있으면, 대응하는 데이터 포인트는 시간에 대응하지만 단위는 마이크로초가 아닐 수도 있고, 오히려 단위는 칩의 지속 시간에 상관없이 조정될 것이며, 이는 구현예에 따라 달라질 수 있다.
수신 인덕터(904)로부터의 임펄스 응답이 도 48에 그래픽으로 도시되어 있다. 주파수(f)를 통해 수신된 신호는 전압 형태로 커패시터(906) 양단에 나타난다. 응답 곡선(922)은 동작 주파수(fo)에서 최대 진폭 또는 에너지를 갖는다. 다시 도 47을 참조하면, 튜닝 커패시터(906) 양단의 전압 v 신호는 LNA(908)의 입력에 인가된다. LNA(908)의 출력은 수신기 프로세서(910)에 인가되며, 수신기 프로세서(910)는 수신된 신호를 처리 및 디코딩하여 섭취 가능한 식별자에 의해 송신된 데이터(912)를 재생한다.
도 49는 본 개시의 일 양태에 따른 섭취 가능한 식별자에 의해 발생된 전자기장을 검출하기 위한 전압 모드 수신기(930)를 도시한다. 수신기(930)는 공진 회로(932), 저잡음 증폭기(938)(LNA), 협대역 공진기 또는 크리스탈 필터(944), 및 섭취 가능한 식별자에 의해 송신되어진 수신되는 인코딩된 전자기 신호를 처리하기 위한 컴포넌트를 포함하는 수신기 프로세서(940)를 포함한다. 공진 회로(932)는 동작 주파수(fo)에서 공진하는 인덕터 안테나(934) 및 튜닝 커패시터(936)를 포함한다. 인덕터(934)는 인덕터(904)를 갖는 경로의 폼 팩터로 전자기 신호를 수신한다.
수신 인덕터(934)로부터의 임펄스 응답이 도 49에 그래픽으로 도시되어 있다. 주파수(f)를 통해 수신된 신호는 전압 형태로 커패시터(936) 양단에 나타난다. 응답 곡선은 동작 주파수(fo)에서 최대 진폭 또는 에너지를 갖는다. 튜닝 커패시터(936) 양단의 전압(v) 신호는 LNA(938)에 인가된다. LNA(938)의 출력은 수신기 프로세서(940)에 연결된 공진기 또는 크리스탈 필터(944)에인가된다. 수신기 프로세서(940)는 수신된 신호를 처리 및 디코딩하여 섭취 가능한 식별자에 의해 송신된 데이터(942)를 재생한다.
공진기 또는 크리스탈 필터(944)는 필터(944)의 선택도를 설정하기 위해 하나 이상의 연결된 공진기 또는 크리스탈을 포함할 수 있다. 이용될 수 있는 다른 유형의 필터는 집중 인덕터/커패시터(LC) 필터, 평면 필터, 동축 필터, 공동 필터, 유전체 필터, 전기 음향 필터, 및/또는 도파관 필터를 포함하지만, 이에 한정되는 것은 아니다.
수신기 프로세서(910, 940)는 입력 펄스를 필터링하기 위해 아날로그 또는 디지털 대역 통과 필터를 포함할 수 있다. 펄스가 매우 짧은 경우 각각의 펄스의 전압은 시간에 따라 적분될 수 있다. 송신 주파수는 예를 들어 12.5kHz 내지 20kHz, 또는 24kHz 초과, 및 최대 10MHz의 주파수 범위에서 일어날 수 있다. 임펄스는 결정적이지 않지만 ~6kHz의 반복 속도로 128개 이상의 펄스에 걸쳐 반복한다. 배터리 준비 상태는 무작위이며, 배터리 임피던스(Z) 및 전압(VBAT)은 변동될 수 있다. 펄스 폭과 반복 속도는 배터리의 현재 상태에 따라 조절될 수 있다. 이러한 유형의 프로토콜은 사물 인터넷 유형 회로에 적응될 수 있다.
도 47 및 도 49와 관련하여 논의된 수신기 프로세서(910, 940)는 스파스 임펄스 템플릿 및 컨볼루션 기술을 사용하여 섭취 가능한 식별자에 의해 송신되어지는 수신되는 인코딩된 전자기 아날로그 신호를 처리하여 송신 주파수를 식별하도록 구성된다. 일 양태에서, 수신기 프로세서(910, 940)는 증폭기 회로(908, 938)로부터 아날로그 스파스 임펄스를 수신하기 위해 프론트 엔드에 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 포함할 수 있다. ADC는 수신된 일련의 스파스 임펄스를 아날로그 전압 형태로 디지털화하고 전압 진폭을 나타내는 디지털 숫자를 출력한다. 그 다음에, ADC의 디지털 숫자 출력은 예를 들어 스파스 임펄스 신호의 송신 주파수를 결정하고 인코딩된 스파스 임펄스 신호를 디코딩하기 위해 최적화된 디지털 신호 프로세서(digital signal processor, DSP)와 같은 프로세서에 인가되어, 섭취 가능한 식별자에 의해 송신된 데이터(912, 942)를 추출하거나 재생한다. DSP는 스파스 임펄스 아날로그 신호를 연속적으로 측정하고, 필터링하고, 및/또는 압축하여 알고리즘을 수행하는 매우 데 적합하다. 대안적으로, 범용 마이크로 프로세서가 또한 디지털 신호 처리 알고리즘을 성공적으로 실행하도록 구성될 수 있다. 그럼에도 불구하고, 전용 DSP는 일반적으로 전력 효율이 더 우수하므로 전력 소비 제약 때문에 휴대 전화와 같은 휴대용 디바이스에 더 적합하다. DSP는 종종 다수의 데이터 및/또는 명령을 동시에 불러올 수 있는 특수 메모리 아키텍처를 사용한다. DSP 및 범용 마이크로 프로세서가 이용될 수 있지만, PLD, PGA, FPGA, ASIC, 및 다른 회로와 같은 전용 회로 또는 재구성 가능한 회로가 수신기 기능을 수행하기 위해 단독으로 또는 DSP 및 범용 마이크로 프로세서와 함께 이용될 수 있다.
도 47-49와 관련하여 기술된 전압 모드 수신기 회로(900, 930)에 추가하여, 다수의 다른 수신기 회로가 상기 섭취 가능한 식별자에 의해 송신된 전자기 아날로그 신호를 수신하고 디코딩하는 데 이용될 수 있다. 도 50은 본 개시의 일 양태에 따른 전류 모드 수신기(950)를 도시한다. 전류 모드 수신기(950)는 낮은 출력 임피던스를 제공하는 트랜스임피던스 증폭기(954)(transimpedance amplifier, TIA)에 연결된 수신 인덕터(952)를 포함한다. TIA(954)는 증폭기(956)에 연결되고, 그 출력은 수신기 프로세서(910, 940)(도 47,도 49)와 매우 유사한 수신기 프로세서(958)에 연결된다. TIA(954)는 수신된 펄스의 향상을 보존하는 데 유용하며, 인덕터의 임피던스는 TIA(954)를 통해 부유하거나 연결되며, TIA(954)의 출력으로부터 펄스가 재구성 될 수 있고 TIA(954)의 임의의 기생 커패시턴스와 독립적이다.
도 51은 본 개시의 일 양태에 따른 다른 수신기 회로(960)를 도시한다. 수신기(960)는 제1 증폭기(964)에 연결된 수신 인덕터(962)를 포함한다. 제1 증폭기(964)의 출력은 제2 증폭기(966)에 연결된다. 제2 증폭기(966)의 출력은 수신기 프로세서(967)에 연결된다. 도 51에 도시된 예에서, 수신기 프로세서(967)는 스파스 임펄스 신호의 송신 주파수를 결정하고 인코딩된 스파스 임펄스 신호를 디코딩하여 섭취 가능한 식별자에 의해 송신된 데이터를 추출 또는 재생하기 위한 ADC(968) 및 DSP(969)를 포함한다. 또한 DSP는 또한 스파스 임펄스 아날로그 신호를 필터링하고 다양한 알고리즘을 수행하도록 구현할 수 있다.
도 52는 본 개시의 일 양태에 따른 서로에 대해 직교하여 이격된 수신 인덕터(972, 974, 976) 및 대응하는 수신기(978, 980, 982)를 포함하는 수신기 구성(970)을 도시한다. 수신 인덕터(972, 974, 976)는 전체적으로 신장된 폼 팩터를 갖는다. 수신 인덕터(972, 974, 976) 및 대응하는 수신기(978, 980, 982)는 X, Y, Z축을 따라 배치되어 송신기의 배향에 대한 의존성을 완화시킨다. 수신기(978, 980, 982)의 출력은 멀티플렉서(984)에 연결된다. 멀티플렉서(984)의 출력은 ADC(988) 및 DSP(989)를 포함하는 수신기 프로세서(986)에 연결된다.
도 53은 본 개시의 일 양태에 따른 직교하여 이격된 수신 인덕터(992, 994, 996) 및 대응하는 수신기(998, 1000, 1002)를 포함하는 수신기 구성(990)을 도시한다. 수신 인덕터(992, 994) 중 2개는 전체적으로 신장된 폼 팩터를 갖고, 수신 인덕터(996) 중 하나는 전체적으로 평평한 폼 팩터를 갖는다. 수신 인덕터(992, 994, 996) 및 대응하는 수신기(998, 1000, 1002)는 X, Y, Z축을 따라 배치되어 송신기의 배향에 대한 의존성을 완화시킨다. 수신기(998, 1000, 1002)의 출력은 멀티플렉서(1004)에 연결된다. 멀티플렉서(1004)의 출력은 ADC(1008) 및 DSP(1009)를 포함하는 수신기 프로세서(1006)에 연결된다.
도 54는 본 개시의 일 양태에 따른 다수의 수신기 인덕터(L1-Ln) 및 다수의 수신기(RX1-RXn)를 포함하는 수신기 구성(101)을 도시한다. 수신기 인덕터(L1-Ln)는 대응하는 수신기(RX1-RXn)의 입력에 연결된다. 수신기 증폭기(RX1-RXn)의 출력은 멀티플렉서(1012)에 연결된다. 멀티플렉서(1012)의 출력은 수신기 프로세서(1014)에 연결된다. 전술한 바와 같이, 수신기 프로세서(1014)는 ADC(1016) 및 ADC(1016)에 연결된 DSP(1018)를 포함한다. 다수의 수신기 인덕터(L1-Ln) 및 대응하는 다수의 수신기 증폭기(RX1-RXn)는 다른 것들 중에서도 신호대 잡음비(SNR), 배향 의존성을 개선한다.
도 55는 본 개시의 일 양태에 따른 다른 수신기 회로(1100)를 도시한다. 도 55에 도시된 수신기 회로(1100)는 수신기 프로세서 회로(1103)에 연결된 프론트 엔드 아날로그 회로(1101)를 포함한다. 프론트 엔드 아날로그 회로(1101)는 수신기 증폭기(1102, 1104, 1106)에 연결된 수신기 인덕터(1108, 1110, 1112)를 포함한다. 도 38 및 39에 도시된 임펄스 구동기 회로(720) 또는 도 43에 도시된 임펄스 구동기 회로(726)와 같은 임펄스 구동기 회로에 의해 송신된 신호는 송신기의 배향 의존성을 완화하기 위해 X, Y, Z축을 따라 배치 수신기 인덕터(1108, 1110, 1112)에 의해 수신되어 대응하는 수신기 증폭기(1102, 1104, 1106)에 의해 증폭된다. 도 55에 도시된 바와 같이, 3 의 수신기 인덕터(1108, 1110, 1112)는 3개의 대응하는 수신기 증폭기(1102, 1104, 1106)에 연결된다. 3개의 수신기 증폭기(1102, 1104, 1106)의 출력은 멀티플렉서(1120)에 의해 멀티플렉싱된다. 다양한 양태에서, 수신기 프로세서(1100)는 시스템 구현 세부 사항에 따라 하나의 수신기 인덕터(1108), 2개의 수신기 인덕터(1108, 1110), 또는 세 개를 초과하는 수신기 인덕터(1108, 1110, 1112)로부터 신호를 수신할 수 있다.
멀티플렉서(1120)는 하나 이상의 대역 통과 필터에 전기적으로 연결된다. 도 55에 도시된 바와 같이, 멀티플렉서(1120)는 임펄스 함수를 송신하는 데 사용되는 브로드캐스트 주파수를 필터링하기 위해 고대역 통과 필터(1130) 및 저대역 통과 필터(1140)에 전기적으로 연결된다. 추가적인 대역 통과 필터 및 증폭기가 본 명세서에서 언급된 것들 사이의 주파수 대역을 커버하도록 멀티플렉서(1120)에 연결될 수 있다. 고주파수 및 저주파수 신호 체인은 원하는 레벨 또는 범위를 커버하는 프로그래밍 가능한 이득을 제공한다. 이 특정 양태에서, 고대역 통과 필터(1130)는 대역 외 주파수로부터의 잡음을 필터링하면서 500KHz 내지 1500KHz의 대역의 주파수를 통과시킨다. 이 고주파 대역은 가변적일 수 있으며, 예를 들어 ~800KHz 내지 ~1200KHz의 범위를 포함할 수 있고, 일부 양태에서는 ~1000KHz의 주파수를 포함할 수 있다. 그 다음에, 통과 주파수는 고주파수 신호 체인에 전기적으로 연결되는 고전력 프로세서(1180)(DSP로 도시됨)로의 입력을 위해 아날로그-디지털 컨버터(1134)(ADC)에 의해 디지털 신호로 변환기 전에 증폭기(1132)에 의해 증폭된다.
저대역 통과 필터(1140)는 대역 외 주파수를 필터링하면서 ~50KHz 내지 ~150KHz 범위의 더 낮은 주파수를 통과시키는 것으로 도시된다. 주파 대역은 가변적일 수 있으며, 예를 들어 ~80KHz 내지 ~120KHz의 범위를 포함할 수 있고, 일부 양태에서는 ~100KHz의 주파수를 포함할 수 있다. 통과 주파수 신호는 증폭기(1142)에 의해 증폭된다. 또한, 제2 멀티플렉서(1160)에 전기적으로 연결된 가속기(1150)가 도시되어 있다. 멀티플렉서(1160)는 가속기로부터의 신호를 증폭기(1142)로부터의 증폭된 신호와 멀티플렉싱한다. 그 다음에, 멀티플렉싱된 신호는 또한 저전력 프로세서(1170)에 전기적으로 연결된 ADC(1164)에 의해 디지털 신호로 변환된다.
일 양태에서, 선택적으로, 가속기(1150)는 멀티플렉서(1160)에 의해 증폭기(1142)의 출력과 멀티플렉싱될 수 있다. 가속기(1150) 대신에 (Analog Devices 사 제조된 것과 같은) 디지털 가속기가 구현될 수 있다. 디지털 가속기를 사용함으로써 다양한 이점이 달성될 수 있다. 예를 들어, 디지털 가속기가 신호를 이미 디지털 포맷으로 생성할 것이기 때문에, 디지털 가속기(1150)는 ADC(1164)를 우회하여 저전력 마이크로컨트롤러(1170)에 전기적으로 연결할 수 있고, 이 경우 멀티플렉서(1160)는 더 이상 필요하지 않게 될 것이다. 또한, 디지털 신호는 움직임을 검출할 때 켜지도록 구성되어 전력을 더욱 보존할 수 있다. 또한, 연속 스텝 카운팅이 구현될 수 있다. 디지털 가속기는 저전력 프로세서(1170)에 전송된 데이터의 흐름을 제어하는 것을 돕는 FIFO 버퍼를 포함할 수 있다. 예를 들어, 데이터가 가득 찰 때까지 FIFO에 버퍼링될 수 있으며, 이때 프로세서는 유휴 상태에서 깨어나서 데이터를 수신하도록 트리거링될 수 있다.
저전력 프로세서(1170)는 예를 들어 Texas Instruments 사의 MSP430 마이크로컨트롤러일 수 있다. 수신기(1100)의 저전력 프로세서(1170)는 전술한 바와 같이, 예를 들어, ~10μA 이하 또는 ~1μA 이하의 최소 전류 인출을 요구하는 유휴 상태를 유지한다.
고전력 프로세서(1180)는 예를 들어 Texas Instruments 사의 VC5509 디지털 신호 프로세스일 수 있다. 고전력 프로세서(1180)는 활성 상태 동안 신호 처리 액션을 수행한다. 이러한 액션은 앞서 언급한 바와 같이 유휴 상태보다 많은 양의 전류, 예를 들어 30μA 이상의 전류, 예컨대 50μA 이상의 전류를 필요로 하며, 예를 들어 전도성으로 송신된 신호의 스캐닝, 수신시 전도성으로 송신된 신호의 처리, 및/또는 생리학적 데이터 처리 등과 같은 액션을 포함할 수 있다.
수신기(1100)는 데이터 신호를 처리하기 위한 하드웨어 가속기 컴포넌트를 포함할 수 있다. 하드웨어 가속기 컴포넌트는 예를 들어 DSP 대신에 구현될 수 있다. 좀 더 특수화된 연산 디바이스이기 때문에, 보다 범용적인 DSP에 비해 적은 수의 트랜지스터(적은 비용과 전력)로 신호 처리 알고리즘의 측면을 수행한다. 하드웨어 블록은 중요한 특정 기능(들)의 성능을 "가속화"하는 데 사용될 수 있다. 하드웨어 가속기의 일부 아키텍처는 마이크로 코드 또는 VLIW(Very Long Instruction Word) 어셈블리 언어를 통해 "프로그래밍 가능"할 수 있다. 사용 중에, 함수 라이브러리에 대한 호출을 통해 함수에 액세스 할 수 있다.
하드웨어 가속기(hardware accelerator, HWA) 컴포넌트는 처리될 입력 신호 및 입력 신호를 처리하기 위한 명령을 수신하기 위한 HWA 입력 블록; 및 수신된 명령에 따라 입력 신호를 처리하고 결과적인 출력 신호를 발생시키는 HWA 처리 블록을 포함한다. 결과 출력 신호는 HWA 출력 블록에 의해 필요에 따라 송신될 수 있다.
또한, 도 55에는 고전력 프로세서(1180)에 전기적으로 연결된 플래시 메모리(1190)가 도시되어 있다. 일 양태에서, 플래시 메모리(1190)는 저전력 프로세서(1170)에 전기적으로 연결될 수 있으며, 저전력 프로세서(1170)는 보다 우수한 전력 효율을 제공할 수 있다.
무선 통신 소자(1195)는 고전력 프로세서(1180)에 전기적으로 연결된 것으로 도시되어 있으며, 예를 들어 BLUETOOTH™무선 통신 트랜시버를 포함할 수 있다. 일 양태에서, 무선 통신 소자(1195)는 고전력 프로세서(1180)에 전기적으로 연결된다. 또 다른 양태에서, 무선 통신 소자(1195)는 고전력 프로세서(1180) 및 저전력 프로세서(1170)에 전기적으로 연결된다. 또한, 무선 통신 소자(1195)는 예를 들어 마이크로프로세서에 의해 수신기의 다른 컴포넌트와 독립적으로 턴 온 및 턴 오프될 수 있도록 자체 전원을 갖도록 구현될 수 있다.
여기에 참조로 포함된 것으로 언급된 모든 특허, 공개물, 또는 기타 개시 내용은 전체적으로 또는 부분적으로, 포함된 자료가 기존의 정의, 진술, 또는 본 개시에서 제시되는 다른 개시 자료와 갈등을 일으키지 않는 정도까지만 본 명세서에 참조로서 포함된다는 것이 이해될 것이다. 따라서, 필요하다면, 본 명세서에 명시적으로 개시된 바와 같은 개시는 본 명세서에 참고로 인용된 상충되는 모든 자료를 대체한다. 본 명세서 참조로 포함되었지만 여기에 명시된 기존 정의, 진술, 또는 기타 공개 자료와 충돌하는 모든 자료 또는 그 일부는 통합된 자료와 기존의 공개 자료 사이에 충돌이 발생하지 않는 범위 내에서만 통합될 것이다.
전술한 설명에서 다양한 세부 사항이 설명되었지만, 섭취 가능한 이벤트 마커의 전자기 감지 및 검출의 다양한 양태는 이러한 특정 세부 사항없이 실시될 수 있음을 이해할 것이다. 예를 들어, 간결하고 명료하게 하기 위해, 선택된 양태는 상세하게 아니라 블록도 형태로 도시되어 있다. 본 명세서에 제공된 상세한 설명의 일부분은 컴퓨터 메모리에 저장된 데이터에 대해 동작하는 명령의 관점에서 제공될 수 있다. 이러한 기술 및 표현은 본 기술분야의 통상의 기술자가 그들의 작업의 내용을 본 기술분야의 다른 통상의 기술자에게 설명하고 전달하기 위해 사용된다. 일반적으로, 알고리즘은 원하는 결과로 이끄는 단계의 자기 일관된 순서를 지칭하며, 여기서 "단계"는 반드시 필요한 것은 아니지만 저장되고, 전송되고, 결합되고, 비교되고, 그렇지 않으면 조작될 수 있는 전기 또는 자기 신호의 형태를 취할 수 있는 물리량의 조작을 말한다. 이러한 신호를 비트, 값, 요소, 심볼, 문자, 용어, 숫자 등으로 지칭하는 것은 일반적인 사용법이다. 이들 및 이와 유사한 용어는 적절한 물리량과 연관될 수 있으며 이러한 양에 적용되는 편리한 라벨일 뿐이다.
전술한 설명으로부터 명백한 바와 같이 특별히 언급하지 않는 한, 전술한 설명 전반에 걸쳐, "처리", "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "디스플레이" 등과 같은 용어를 사용하는 논의는 컴퓨터 시스템의 레지스터 및 메모리 내의 물리적(전자)량으로서 표현된 데이터를 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 정보 스토리지, 송신, 또는 디스플레이 디바이스 내의 물리적 양으로 유사하게 표현되는 다른 데이터로 조작 및 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스를 말한다.
"하나의 양태", "일 양태", "하나의 양태", 또는 "일 양태"에 대한 임의의 언급은 그 양태와 관련하여 설명된 특정 특징, 구조, 또는 특성이 적어도 하나의 양태에 포함된다는 것의 주의할 필요가 있다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 "하나의 양태에서", "일 양태에서", "하나의 양태에서", 또는 "일 양태에서"라는 문구의 출현은 모두 반드시 동일한 양태를 지칭하는 것은 아니다. 또한, 특정 특징, 구조, 또는 특성은 하나 이상의 양태에서 임의의 적절한 방식으로 결합될 수 있다.
다양한 양태가 본 명세서에 설명되었지만, 많은 변경, 변형, 대체, 변화, 및 이들 양태들에 대한 등가물이 구현될 수 있고 본 기술분야의 통상의 기술자에게 발생할 수 있다. 또한, 특정 컴포넌트에 대해 재료가 개시되는 경우, 다른 재료가 사용될 수 있다. 따라서, 전술한 설명 및 첨부된 청구 범위는 개시된 양태의 범위 내에 있는 모든 수정 및 변형을 포함하는 것으로 의도한다는 것이 이해될 것이다. 다음의 청구 범위는 모든 수정 및 변형을 커버하도록 의도된다.
본 명세서에 기술된 다양한 양태 중 일부 또는 전부는 일반적으로 본 명세서에 기술된 기술에 따른 섭취 가능한 식별자의 전자기 감지 및 검출을 위한 기술을 포함할 수 있다. 일반적인 의미에서, 본 기술분야의 통상의 기술자는 광범위한 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에 의해 개별적으로 및/또는 집합적으로 구현될 수 있는 본 명세서에 기술된 다양한 양태가 다양한 형태의 "전기 회로"로 구성되는 것으로 볼 수 있다는 것을 인식할 것이다. 결과적으로, 본 명세서에서 사용되는 바와 같은 “전기 회로”는 적어도 하나의 이산 전기 회로를 갖는 전기 회로, 적어도 하나의 통합 회로를 갖는 전기 회로, 적어도 하나의 응용 특정 집적 회로를 갖는 전기 회로, 컴퓨터 프로그램에 의해 구성된 범용 컴퓨팅 디바이스(예를 들어, 프로세스를 적어도 부분적으로 행하는 컴퓨터 프로그램에 의해 구성된 범용 컴퓨터 및/또는 본 명세서에서 기술된 디바이스, 또는 프로세스를 적어도 부분적으로 행하는 컴퓨터 프로그램에 의해 구성된 마이크로프로세서, 및/도는 본 명세서에서 기술된 디바이스)를 형성하는 전기 회로, 메모리 디바이스(예를 들어 랜덤 액세스 메모리 형태)를 형성하는 전기 회로, 및 통신 디바이스(예를 들어, 모뎀, 통신 스위치, 또는 광학-전기 장비)를 형성하는 전기 회로를 포함하며, 이에 제한되지는 않는다. 본 기술분야의 통상의 기술자는 본 명세서에서 설명된 주제가 아날로그 또는 디지털 방식 또는 이들의 조합으로 구현 수 있다는 것을 인식할 것이다.
전술한 상세한 설명은 블록도, 흐름도, 및/또는 예를 사용하여 디바이스 및/또는 프로세스의 다양한 양태를 설명하였다. 그러한 블록도, 흐름도, 및/또는 예가 하나 이상의 기능 및/또는 동작을 포함하는 한, 본 기술분야의 통상의 기술자들은 그러한 블록도, 플로차트, 또는 예 내의 각각의 기능 및/또는 동작이 광범위한 하드웨어, 소프트웨어, 펌웨어, 또는 사실상 이들의 임의의 조합에 의해 개별적으로 및/또는 집합적으로 구현될 수 있다는 것을 이해할 것이다. 일 양태에서, 본 명세서에서 기술된 주제의 몇몇 부분은 주문형 집적 회로(Application Specific Integrated Circuit, ASIC), 필드 프로그래밍 가능한 게이트 어레이 (Field Programmable Gate Array, FPGA), 디지털 신호 프로세서(digital signal processor, DSP), 또는 다른 집적된 포맷을 통해 구현될 수 있다.
그러나, 본 기술분야의 통상의 기술자라면, 본 명세서에 개시된 양태 중 일부 양태가 전체적으로 또는 부분적으로, 하나 이상의 컴퓨터 상에서 구동하는 하나 이상의 컴퓨터 프로그램(예를 들어, 하나 이상의 컴퓨터 시스템 상에서 구동하는 하나 이상의 컴퓨터 프로그램으로서)으로서, 하나 이상의 프로세서 상에서 구동하는 하나 이상의 프로그램으로서(예를 들어, 하나 이상의 마이크로프로세서 상에서 구동하는 하나 이상의 프로그램으로서), 펌웨어로서, 또는 사실상 이들의 조합으로서 집적 회로에서 동등하게 구현될 수 있고, 그 소프트웨어 및/또는 펌웨어에 대한 회로를 설계하는 것 및/또는 코드를 작성하는 것은 이 개시의 관점에서 본 기술분야의 통상의 기술자의 기술 범위 내에 충분히 있을 것임을 인식할 것이다. 또한, 본 기술분야의 통상의 기술자는 본 명세서에서 기술된 주제의 메커니즘이 다양한 형태로 프로그램 제품으로서 배포될 수 있고, 본 명세서에 설명된 주제의 예시적인 양태는 배포물을 실제로 나르는 데 사용되는 특정 유형의 신호 보유 매체에 상관없이 적용된다는 것을 이해할 것이다. 신호 보유 매체의 예는 다음의: 플로피 디스크, 하드 디스크 드라이브, 컴팩트 디스크 (Compact Disc, CD), 디지털 비디오 디스크 (Digital Video Disk, DVD), 디지털 테이프, 컴퓨터 메모리 등과 같은 기록 가능한 유형의 매체; 및 디지털 및/또는 아날로그 통신 매체(예를 들어, 광섬유 케이블, 도파관, 유선 통신 링크, 무선 통신 링크(예를 들어, 송신기, 수신기, 송신 로직, 수신 로직 등) 등)과 같은 송신 유형 매체를 포함하나, 이에 제한되지는 않는다.
본 기술분야의 통상의 기술자는 본 명세서에 기술된 컴포넌트(예를 들어, 동작), 디바이스, 객체, 및 이들을 수반하는 논의가 개념적 명료성을 위해 예로서 사용되고 다양한 구성 수정이 고려된다는 것을 인식할 것이다. 결과적으로, 본 명세서에 사용된 바와 같이, 제시된 특정 예 및 첨부된 논의는 보다 일반적인 클래스를 대표하는 것으로 의도된다. 일반적으로, 임의의 특정 예시의 사용은 그 클래스를 대표하는 것으로 의도되고, 특정 컴포넌트(예를 들어, 동작), 디바이스, 및 객체의 비포함은 제한적으로 취해서는 안 된다.
본 명세서에서 실질적으로 임의의 복수 및/또는 단수 용어의 사용과 관련하여, 본 기술분야의 통상의 기술자는 맥락 및/또는 적용에 적절할 경우 복수에서 단수로 및/또는 단수에서 복수로 해석할 수 있다. 다양한 단수/복수 순열은 명확성을 위해 본 명세서에서 명백하게 설명되지 않는다.
본 명세서에 기술된 주제는 때로는 상이한 다른 컴포넌트 내에 포함되거나 접속된 상이한 컴포넌트를 설명한다. 그러한 도시된 아키텍처는 단지 예시적인 것이고, 실제로 동일한 기능을 달성하는 많은 다른 아키텍처가 구현될 수 있음이 이해될 것이다. 개념적 의미에서, 동일한 기능을 달성하기 위한 컴포넌트의 임의의 배열은 효과적으로 "관련되어" 원하는 기능이 달성된다. 따라서, 특정 기능을 달성하기 위해 본 명세서에서 결합된 임의의 2개의 컴포넌트는 아키텍처 또는 중간의 컴포넌트와 관계없이 원하는 기능이 달성되도록 서로 "관련된다"고 볼 수 있다. 마찬가지로, 이렇게 관련된 임의의 2개의 컴포넌트는 원하는 기능을 달성하기 위해 서로 "동작 가능하게 접속되거나" "동작 가능하게 연결되는" 것으로도 볼 수 있고, 이렇게 연관될 수 있는 임의의 2개의 컴포넌트는 원하는 기능을 달성하기 위해 서로 "동작 가능하게 연결 가능한" 것으로도 볼 수 있다. 동작 가능하게 연결 가능한 특정 예는 물리적으로 상호 작용 가능한 및/또는 물리적으로 상호 작용하는 컴포넌트, 및/또는 무선으로 상호 작용 가능한 및/또는 무선으로 상호 작용하는 컴포넌트, 및/또는 로직적으로 상호 작용 가능한 및/또는 로직적 상호 작용하는 컴포넌트를 포함하나, 이에 제한되지는 않는다.
일부 양태는 그 파생어와 함께 "연결된" 및 "접속된"이라는 표현을 사용하여 기술될 수 있다. 이들 용어는 서로 동의어로 의도되지 않는다는 것을 이해해야 한다. 예를 들어, 일부 양태는 2개 이상의 요소가 서로 물리적 또는 전기적으로 직접 접촉한다는 것을 나타내기 위해 "접속된"이라는 용어를 사용하여 기술될 수 있다. 다른 예에서, 일부 양태는 2개 이상의 요소가 물리적 또는 전기적으로 직접 접촉한다는 것을 나타내기 위해 "연결된"이라는 용어를 사용하여 기술될 수 있다. 그러나, "연결된"이라는 용어는 둘 이상의 요소가 서로 직접 접촉하지는 않지만 여전히 상호 협조하거나 서로 상호 작용한다는 것을 의미할 수 있다.
일부 예에서, 하나 이상의 컴포넌트는 본 명세서에서 "구성되는", "구성 가능한", "동작 가능한/동작 가능하게", "적응되는/적응 가능한", "가능한", "순응 가능한/순응되는" 등으로 지칭될 수 있다.. 본 기술분야의 통상의 기술자라면, 맥락이 다른 것을 필요로 하지 않는 한, "구성되는"은 일반적으로 활성 상태 컴포넌트 및/또는 비활성 상태 컴포넌트 및/또는 대기 상태 컴포넌트를 포함할 수 있다는 것을 인식할 것이다.
본 명세서에 설명된 본 발명의 특정 양태가 도시되고 기술되었지만, 본 명세서의 사상에 기초하여, 본 명세서에서 기술된 주제 및 그 광의의 양태를 를 벗어나지 않으면서 변화 및 수정이 이루어질 수 있고, 따라서 첨부된 청구항은 그 범위 내에 모든 그러한 변화 및 수정을 본 명세서서 기술된 주제의 사상 및 범위 내에서 포함한다는 것을 본 기술분야의 통상의 기술자에게 자명할 것이다. 일반적으로, 본 명세서에서 사용된 용어, 및 특히 첨부된 청구 범위(예를 들어, 첨부된 청구항의 바디)는 일반적으로 "개방된" 용어(예를 들어, "포함하는"이라는 용어는 "포함하나 제한되지는 않음"으로 해석되어야 하며, "갖는"이라는 용어는 "적어도 갖는"으로 해석되어야 하며, "포함한다"라는 용어는 "포함하는 이에 제한되지는 않는다" 등으로 해석되어야 함)로 의도된다는 것을 본 기술분야의 통상의 기술자는 이해할 것이다. 특정 수의 도입된 청구항의 기재 내에 있고자 한다면, 그러한 의도는 청구항에 명시 적으로 언급될 것이며, 그러한 기재가 없는 한 그러한 의도는 존재하지 않는다는 것이 본 기술분야의 통상의 기술자에 의해 또한 이해될 것이다. 예를 들어, 이해를 돕기 위해, 다음의 청구항은 "적어도 하나"및 "하나 이상"의 도입 어구를 사용하여 청구항 기재를 도입할 수 있다. 그러나, 동일한 청구항이 도입 구문 "하나 이상의" 또는 "적어도 하나" 및 부정 관사 "a" 또는 "an"(예를 들어, "a" 및/또는 "an"은 통상적으로 "적어도 하나" 또는 "하나 이상의"로 해석되어야 함)을 포함할지라도, 그러한 문구의 사용은 부정 관사 "a", 또는 "an"에 의한 청구항 기재의 도입이 오직 하나의 그러한 기재만을 포함하는 청구항에 대해 그러한 도입된 청구항 기재를 포함하는 임의의 특정 청구항을 제한하는 것을 암시하는 것으로 해석되어서는 안 된다; 청구항 기재 사항을 소개하기 위해 사용된 정관사의 사용에 대해서도 마찬가지이다.
또한, 도입된 청구 청구항의 특정 번호가 명시적으로 열거되더라도, 본 기술분야의 통상의 기술자라면, 그러한 인용은 통상적으로 적어도 인용된 번호를 의미하는 것으로 해석되어야 함을 인식 할 것이다(예를 들어, 다른 수식어 없이" 2개의 기재"의 함유 인용은 일반적으로 2개 이상의 기재 또는 2개 이상의 기재를 의미함). 또한, "A, B, 및 C 중 적어도 하나"와 유사한 협약이 사용되는 경우, 일반적으로 그러한 구성은 본 기술분야의 통상의 기술자가 관습을 이해하는 의미로 의도된다(예를 들어, "A, B, 및 C 중 적어도 하나를 갖는 시스템"은 A 단독, B 단독, C 단독, A 및 B 함께, A 및 C 함께, B 및 C 함께 갖는 시스템 등을 포함하지만 이에 한정되는 것은 아니다.). "A, B, 및 C 중 적어도 하나"와 유사한 협약이 사용되는 경우, 일반적으로 그러한 구성은 본 기술분야의 통상의 기술자가 관습을 이해하는 의미로 의도된다 (예를 들어, "A, B, 및 C 중 적어도 하나를 갖는 시스템"은 A 단독, B 단독, C 단독, A 및 B 함께, A 및 C 함께, B 및 C 함께 갖는 시스템 등을 포함하지만 이에 한정되는 것은 아니다.). 설명, 청구 범위, 또는 도면에서 2개 이상의 대체 용어를 나타내는 통상적으로 분리형 단어 및/또는 어구는 문맥상 달리 지시하지 않는 한 어느 한 용어, 및 두 용어를 포함하는 가능성을 고려하도록 이해되어야 한다는 것이 본 기술분야의 통상의 기술자에 의해 또한 이해될 것이다. 예를 들어, "A 또는 B"라는 구문은 일반적으로 "A" 또는 "B" 또는 "A 및 B"의 가능성을 포함하는 것으로 이해될 것이다.
첨부된 청구 범위와 관련하여, 본 기술분야의 통상의 기술자는 언급된 동작이 일반적으로 임의의 순서로 수행될 수 있다는 것을 이해할 것이다. 또한, 비록 다양한 동작 흐름이 시퀀스(들)로 제공되지만, 다양한 동작이 도시된 것과 다른 순서로 수행될 수 있거나 동시에 수행될 수 있음을 이해해야 한다. 이러한 대안적인 순서의 예에는 문맥이 달리 지시하지 않는 한 중첩, 삽입, 중단, 재정렬, 증분, 예비, 보완, 동시, 역, 또는 기타 변형 순서가 포함될 수 있다. 또한, "응답하여", "관련된" 또는 다른 과거 시제 형용사와 같은 용어는 일반적으로 문맥이 달리 지시하지 않는 한, 그러한 변형을 제외시키려는 것은 아니다.
특정 경우에, 시스템 또는 방법의 사용은 컴포넌트가 영역 외부에 있더라도 한 영역에서 발생할 수 있다. 예를 들어, 분산 컴퓨팅 환경에서 시스템의 일부가 영역 외부(예를 들어, 영역 외부에 위치한 릴레이, 서버, 프로세서, 신호 수록 매체, 송신 컴퓨터, 수신 컴퓨터 등)에 있을 수는 있지만 분산 컴퓨팅 시스템 사용은 영역에서 발생할 수 있다.
시스템 또는 방법의 컴포넌트가 해당 지역 외부에 위치 및/또는 사용되는 경우에도 시스템 또는 방법의 판매는 한 마찬가지로 영역에서 발생할 수 있다. 또한, 한 영역에서 방법을 수행하기 위한 시스템의 적어도 일부를 구현한다고 해서 다른 영역에서 시스템을 사용하는 것이 배제되는 것은 아니다.
다양한 양태가 본 명세서에 설명되었지만, 많은 변경, 변형, 대체, 변화, 및 이들 양태들에 대한 등가물이 구현될 수 있고 본 기술분야의 통상의 기술자에게 발생할 수 있다. 또한, 특정 컴포넌트에 대해 재료가 개시되는 경우, 다른 재료가 사용될 수 있다. 따라서, 전술한 설명 및 첨부된 청구 범위는 개시된 양태의 범위 내에 있는 모든 수정 및 변형을 포함하는 것으로 의도한다는 것이 이해될 것이다. 다음의 청구 범위는 모든 수정 및 변형을 커버하도록 의도된다.
요약하면, 본 명세서에 설명된 개념을 사용함으로써 얻어지는 수많은 이점이 설명되었다. 하나 이상의 양태에 대한 상기 설명은 예시 및 설명의 목적으로 제시되었다. 이는 개시된 정확한 형태를 망라하거나 한정하려는 것은 아니다. 상기 교시에 비추어 많은 수정 및 변형이 가능하다. 본 기술분야의 통상의 기술자가 고려된 특정 용도에 적합한 다양한 변형 및 다양한 양태를 이용할 수 있게 하는 원리 및 실제 응용을 설명하기 위해 하나 이상의 양태가 선택되고 기술되었다. 본 명세서에서 제출된 청구는 전체적인 범위를 정의하기 위한 것이다.
본 명세서에서에 설명된 주제의 다양한 양태가 다음의 번호가 매겨진 절에서 제시된다:
1. 전자 디바이스에 있어서, 제어 디바이스; 상기 제어 디바이스에 연결된 구동기 회로 - 상기 구동기 회로는 컨덕턴스를 변경시키도록 구성됨 -; 상기 제어 디바이스에 연결된 부분 전원 - 상기 부분 전원은 상기 부분 전원이 전도성 유체와 접촉하는 결과로서 상기 제어 디바이스 및 상기 구동기 회로에 전압 전위차를 제공하도록 구성되며, 상기 부분 전원은 상기 제어 디바이스에 전기적으로 연결된 제1 재료; 및 상기 제어 디바이스에 전기적으로 연결되고 상기 제1 재료로부터 전기적으로 절연된 제2 재료;를 포함함 -; 및 상기 구동기 회로에 연결된 인덕터 - 상기 구동기 회로는 상기 인덕터를 통해 전류를 발생시키도록 구성되고, 상기 인덕터를 통해 발생된 전류의 크기는 수신기에 의해 원격으로 검출 가능한 인코딩된 신호를 생성하도록 변화됨 -;를 포함한다.
2. 제1절에 있어서, 상기 구동기 회로는 단일 단부 구동기 회로를 포함한다.
3. 제1절에 있어서, 상기 구동기 회로는 푸시-풀 H- 브리지 구동기 회로를 포함한다.
4. 제1절에 있어서, 상기 구동기 회로는 교차 연결된 트랜지스터; 및 상기 교차 연결된 트랜지스터의 드레인 사이에 연결된 커패시터;를 포함하고, 상기 인덕터는 상기 교차 연결된 트랜지스터의 드레인 사이에 연결된다.
5. 제1절에 있어서, 배터리 전압 더블러 회로; 상기 배터리 전압 더블러 회로에 연결된 펄스 발생기 회로; 및 상기 펄스 발생기 회로에 연결된 인덕터 방전 회로;를 더 포함한다.
6. 제5절에 있어서, 상기 배터리 전압 더블러 회로는 제1 스위칭된 커패시터 및 제2 스위칭된 커패시터를 포함하는 스위칭된 커패시터 스테이지 - 상기 스위칭된 커패시터 스테이지는 입력 전압을 수신하고, 상기 입력 전압의 2 배의 크기를 갖는 출력 전압을 출력함 -; 및 클록 스테이지;를 포함하고, 상기 클록 스테이지는 펄스 트레인을 수신하여 반대 위상의 클록 펄스를 생성하고, 상기 반대 위상의 클록 펄스는 제1 커패시터 및 제2 커패시터가 상기 입력 전압의 2배와 동일한 전압을 교대로 충전하게 한다.
7. 제5절에 있어서, 상기 펄스 발생기 회로는 제1 트리거 회로 및 제2 트리거 회로; 제2 지연된 트리거 회로의 입력에서 시정수 지연(τ)을 설정하기 위해 저항기(R) 및 커패시터(C)를 포함하는 RC 타이밍 회로; 제1 지연되지 않은 트리거 회로의 출력에 연결된 인버터; 상기 인버터의 출력에 연결된 제1 입력, 상기 제2 트리거 회로의 출력에 연결된 제2 입력, 및 인덕터 트리거 회로에 연결된 출력을 갖는 로직 게이트; 상기 제1 트리거 회로의 상기 입력에 연결되고 상기 RC 타이밍 회로에 연결된 제1 발진기; 및 상기 인덕터 트리거 회로에 연결된 제2 발진기;를 포함한다.
8. 제5절에 있어서, 상기 인덕터 방전 회로는 커패시터 충전 회로; 연결 회로; 및 상기 인덕터를 충전 및 방전하는 충전 및 방전 회로;를 포함한다.
9. 제1절에 있어서, 상기 구동기 회로는 임펄스 통신 프로토콜을 구현하도록 구성된다.
10. 제1절에 있어서, 상기 제1 재료 및 상기 제2 재료는 상기 제1 재료와 상기 제2 재료가 상기 전도성 유체와 접촉하는 결과로서 상기 전압 전위차를 제공하도록 선택된다.
11. 제1절에 있어서, 전자 스위치를 포함하고, 상기 전자 스위치는 제1 단자와 제2 단자 및 제어 단자를 포함하고, 상기 제어 단자는 상기 구동기 회로에 동작 가능하게 연결되고, 상기 제1 단자는 상기 인덕터에 연결되고, 상기 제2 단자는 상기 제2 재료에 연결되고, 상기 인덕터는 상기 제1 재료와 상기 전자 스위치의 제1 단자 사이에 연결되고, 상기 구동기 회로는 전류가 상기 인덕터를 통해 발생되도록 상기 제1 재료와 상기 제2 재료 사이의 상기 전자 스위치의 컨덕턴스를 변경하도록 구성된다.
12. 제1절에 있어서, 상기 인덕터는 반도체 집적 회로의 분리된 절연 하위 구조 상에 형성된 적어도 2개의 유도성 소자를 포함한다.
13. 제12절에 있어서, 상기 적어도 2개의 유도성 소자는 상기 분리된 절연 하위 구조 사이에 형성된 비아를 통해 연결된다.
14. 수신기 회로에 있어서, 공진 회로; 상기 공진 회로에 연결된 저잡음 전압 증폭기; 및 상기 저잡음 전압 증폭기의 출력에 연결된 수신기 프로세서 회로 - 수신기 프로세서는 임펄스 통신 신호를 나타내는 아날로그 신호를 수신하고, 상기 아날로그 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 디코딩하여, 상기 임펄스 통신 신호로서 송신된 데이터를 재생하도록 구성됨 -;를 포함한다.
15. 제14절에 있어서, 상기 저잡음 증폭기와 상기 수신기 프로세서 회로 사이에 연결된 협대역 공진기를 더 포함한다.
16. 수신기 회로에 있어서, 수신 인덕터; 수신 코일에 연결된 트랜스임피던스 증폭기; 상기 트랜스임피던스 증폭기의 출력에 연결된 증폭기; 및 증폭기의 출력에 연결된 수신기 프로세서 회로 - 수신기 프로세서는 임펄스 통신 신호를 나타내는 아날로그 신호를 수신하고, 상기 아날로그 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 디코딩하여, 상기 임펄스 통신 신호로서 송신된 데이터를 재생하도록 구성됨 -;를 포함한다.
17. 제16절에 있어서, 상기 수신기 프로세서는 아날로그-디지털 변환기(analog-to-digital converter, ADC); 및 상기 ADC의 출력에 연결된 디지털 신호 프로세서;를 포함한다.
18. 제16절에 있어서, 서로에 대해 직교하여 이격된 적어도 3개의 수신 인덕터; 대응하는 직교하여 이격된 인덕터에 연결된 적어도 3개의 증폭기; 상기 적어도 3개의 증폭기의 수신기 출력에 대한 멀티플렉서; 상기 멀티플렉서의 출력에 연결된 아날로그-디지털 컨버터(analog-to-digital converter, ADC); 및 상기 ADC의 출력에 연결된 디지털 신호 프로세서;를 포함한다.
19. 제18절에 있어서, 상기 3개의 인덕터 중 적어도 하나는 전체적으로 신장된 폼 팩터를 갖는다.
20. 제18절에 있어서, 상기 3개의 인덕터 중 적어도 하나는 전체적으로 평평한 폼 팩터를 갖는다.
21. 제16절에 있어서, 상기 멀티플렉서의 출력에 연결된 복수의 대역 통과 필터 - 각각의 대역 통과 필터는 상이한 주파수 대역으로 튜닝됨 -; 대응하는 상기 복수의 대역 통과 필터에 연결된 복수의 증폭기; 및 상기 대역 통과 필터의 출력에 연결된 입력을 가지며 디지털 신호 프로세서에 연결된 출력을 갖는 복수의 아날로그-디지털 변환기(ADC);를 포함한다.
22. 제21절에 있어서, 무선 통신 소자를 더 포함한다.
23. 제16절에 있어서, 복수의 수신 인덕터; 복수의 인덕터에 연결된 복수의 대응하는 증폭기; 복수의 증폭기의 수신기 출력에 대한 멀티플렉서; 상기 멀티플렉서의 출력에 연결된 아날로그-디지털 변환기(analog-to-digital converter, ADC); 및 상기 ADC의 출력에 연결된 디지털 신호 프로세서;를 포함한다.
24. 제23절에 있어서, 상기 복수의 수신 인덕터는 원형 패턴으로 배열된다.
Claims (11)
- 수신기 회로에 있어서,
공진 회로;
상기 공진 회로에 연결된 저잡음 전압 증폭기; 및
상기 저잡음 전압 증폭기의 출력에 연결된 수신기 프로세서 회로 - 수신기 프로세서는 임펄스 통신 신호를 나타내는 아날로그 신호를 수신하고, 상기 아날로그 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 디코딩하여, 상기 임펄스 통신 신호로서 송신된 데이터를 재생하도록 구성됨 -;를 포함하는, 수신기 회로. - 제1항에 있어서,
상기 저잡음 증폭기와 상기 수신기 프로세서 회로 사이에 연결된 협대역 공진기를 더 포함하는 것을 특징으로 하는, 수신기 회로. - 수신기 회로에 있어서,
수신 인덕터;
수신 코일에 연결된 트랜스임피던스 증폭기;
상기 트랜스임피던스 증폭기의 출력에 연결된 증폭기; 및
증폭기의 출력에 연결된 수신기 프로세서 회로 - 수신기 프로세서는 임펄스 통신 신호를 나타내는 아날로그 신호를 수신하고, 상기 아날로그 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 디코딩하여, 상기 임펄스 통신 신호로서 송신된 데이터를 재생하도록 구성됨 -;를 포함하는 것을 특징으로 하는, 수신기 회로. - 제3항에 있어서,
상기 수신기 프로세서는:
아날로그-디지털 변환기(analog-to-digital converter, ADC); 및
상기 ADC의 출력에 연결된 디지털 신호 프로세서;를 포함하는 것을 특징으로 하는, 수신기 회로. - 제3항에 있어서,
서로에 대해 직교하여 이격된 적어도 3개의 수신 인덕터;
대응하는 직교하여 이격된 인덕터에 연결된 적어도 3개의 증폭기;
상기 적어도 3개의 증폭기의 수신기 출력에 대한 멀티플렉서;
상기 멀티플렉서의 출력에 연결된 아날로그-디지털 컨버터(analog-to-digital converter, ADC); 및
상기 ADC의 출력에 연결된 디지털 신호 프로세서;를 더 포함하는 것을 특징으로 하는, 수신기 회로. - 제5항에 있어서,
상기 3개의 인덕터 중 적어도 하나는 전체적으로 신장된 폼 팩터를 갖는 것을 특징으로 하는, 수신기 회로. - 제5항에 있어서,
상기 3개의 인덕터 중 적어도 하나는 전체적으로 평평한 폼 팩터를 갖는 것을 특징으로 하는, 수신기 회로. - 제3항에 있어서,
상기 멀티플렉서의 출력에 연결된 복수의 대역 통과 필터 - 각각의 대역 통과 필터는 상이한 주파수 대역으로 튜닝됨 -;
대응하는 상기 복수의 대역 통과 필터에 연결된 복수의 증폭기; 및
상기 대역 통과 필터의 출력에 연결된 입력을 가지며 디지털 신호 프로세서에 연결된 출력을 갖는 복수의 아날로그-디지털 변환기(ADC);를 더 포함하는 것을 특징으로 하는, 수신기 회로. - 제8항에 있어서,
무선 통신 소자를 더 포함하는 것을 특징으로 하는, 수신기 회로. - 제3항에 있어서,
복수의 수신 인덕터;
복수의 인덕터에 연결된 복수의 대응하는 증폭기;
복수의 증폭기의 수신기 출력에 대한 멀티플렉서;
상기 멀티플렉서의 출력에 연결된 아날로그-디지털 변환기(analog-to-digital converter, ADC); 및
상기 ADC의 출력에 연결된 디지털 신호 프로세서;를 더 포함하는 것을 특징으로 하는, 수신기 회로. - 제10항에 있어서,
상기 복수의 수신 인덕터는 원형 패턴으로 배열되는 것을 특징으로 하는, 수신기 회로.
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