JP7406055B2 - 指数関数発生回路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 8
- 238000002474 experimental method Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 7
- 235000013599 spices Nutrition 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
本発明は、正の冪状部の指数関数で増加する電圧および正の冪状部の指数関数で増加する周波数のクロックを同時に生成する回路に関する。
チャージポンプ回路でキャパシタを充電するとき、充電電圧の式は指数関数の冪状部が負となり、時間の経過と供に変化は緩やかになり定常値に近づく。キャパシタが大容量になると、突入電流が大きくなり、充電時間は長くなるという問題が生じる。通常のチャージポンプ回路では駆動するクロックの周波数は一定であるが、本発明では冪状部が正で時間の経過と供に指数関数的に増加する電圧およびクロックを同時に発生する回路を提供するものである。従来の方法でクロック周波数を指数関数的に増加するには次のように行なっている。まず、特許文献1に開示されているように、利得が入力の指数関数となる増幅器(逆対数増幅器)に、のこぎり波を入力して指数関数波形を発生させる。または、特許文献2に開示されているように、演算増幅器を用いたRC積分器の出力電圧を入力に正帰還することで、冪乗部が正の指数関数で増加する電圧波形を発生させる。次に、得られた電圧を電圧制御発振器(VCO)に加えて指数関数的に増加する周波数のクロックを生成する。
一方回路が複雑で大きくなるが、デジタル的手法を用いると、より動作範囲が広く、安定で精度の高い指数関数信号を得ることができる。例えば、非特許文献1に開示されているように、V-F変換器、カウンタ、D-A変換器、加算回路を組み合わせて構成する回路を図11に示す。同図で、演算増幅器と10kΩの抵抗で構成される加算回路により、出力電圧vOは、次式で表される。
江村 稔、「電圧-周波数変換器を用いた非線形AD変換」、電子通信学会論文誌、vol.56-C no.12、pp.631-636、1973年12月
上記の特許文献1や2は、正の冪状部をもつ指数関数の電圧のみを発生させる回路で、特許文献1の指数関数の利得をもつ増幅器はトランジスタ等の非線形特性を利用して擬似指数関数電圧を発生しているので、精度が低い。指数関数で増加する周波数のクロックを発生させるには、上記回路に電圧制御発振器(VCO)を加える必要がある。また、上記の非特許文献1はデジタル的手法を用いているので、より動作範囲が広く、安定で精度の高い指数関数信号を得ることができるが、回路が複雑で高価となる。
本発明は上記課題に鑑みなされたもので、従来に比べて少ない素子数で高精度の指数関数の電圧およびクロック周波数を同時に発生させる回路を提供することを目的とする。
本発明の指数関数クロック発生回路は、上記目的を達成するために、2相クロックΦ1とΦ2を発生する電圧制御発振器(VCO)と、スイッチトキャパシタ(SC)積分器と、を備え、前記VCOの2相クロックΦ1とΦ2で前記SC積分器内のスイッチを駆動し、前記SC積分器の出力電圧V2をVCOの入力に正帰還することにより、正の冪状部をもつ指数関数の電圧およびクロックを同時に発生させることを特徴とする指数関数発生回路である。
上記指数関数発生回路では、従来に比べて少ない素子数で簡単に指数関数の電圧およびクロックを同時に得ることができる。また、得られた2相クロックで、チャージポンプ回路を駆動すると、少ない突入電流で、より短い時間でキャパシタを充電できる。
以下、本発明の好ましい実施形態について、添付図面を参照しながら詳細に説明する。図1は、本実施例における指数関数発生回路のブロック構成と、スイッチの動作タイミングとを示している。同図のスイッチトキャパシタ(SC)積分器102には、指数関数電圧V2の初期値を与えるV2minと、V2の増分量に関係するΔVと、スタートパルスΦ0と、2相クロック信号Φ1とΦ2が入力される。28の直流電源V2minは入力端子29に、22の直流電源ΔVは入力端子23に接続される。SC積分器の出力端子26は電圧制御発振器(VCO)101の入力端子10に接続される。VCOの出力端子20と21からはそれぞれ互いに重なり合わない2相クロック信号Φ1とΦ2が出力され、それらがSC積分器102内のスイッチを駆動する。スタートパルスΦ0が高レベルのときは、SC積分器の出力V2が初期電圧V2minとなるように設定し、同時にVCOの出力は停止し、Φ1が低レベルでΦ2が高レベルとなる。スタートパルスΦ0が低レベルになると、回路が動作し始め,VCOは入力電圧V2に比例した周波数のクロック信号Φ1とΦ2を出力する。便宜上、スタートパルスΦ0が高レベルから低レベルに変化するときの時間をt=0とする。
次に,図1のブロック構成の具体的な回路例を図2に示す。同図の四角で囲んだ記号「0」、「1」、「2」はCMOSアナログスイッチで、それぞれクロックΦ0、Φ1、Φ2が高レベル“H”のときオンする。なお,「0」の上部にバーを付けたスイッチはクロックΦ0が低レベル“L”のときオンする。クロックΦ0が“L”でΦ1が“H”で、Φ2が“L”の状態を状態1とし、クロックΦ0が“L”でΦ1が“L”で、Φ2が“H”の状態を状態2と呼ぶことにする。
まず、同図101のVCOの動作について説明する。図3はVCOの各部の波形を示す。キャパシタC3の両端はt<0の間スイッチS5で短絡されているので、t=0でのC3の初期電荷は0となり、演算増幅器Op3の出力電圧V3は0となる。従って、コンパレータOp4の出力電圧V4は負の直流電源電圧VSSに飽和している。また、t<0の間T-FFは、Φ0でリセットされているので、t=0でのT-FFの出力Φ1、Φ2はそれぞれ“L”、“H”となり、スイッチ「1」がオフ、スイッチ「2」がオンとなる。パルス幅Tpの間は、入力電圧V2は殆ど変化しないので,正の直流電圧とみなせる。演算増幅器Op3の反転入力端子11は仮想接地されるので、抵抗R3には直流電流V2/R3が流れる。この電流がキャパシタC3に流入するので、電圧V3は次式で表される。
次に、本発明の指数関数と理想指数関数との差を比較するため、理想指数関数のクロック周波数と出力電圧の式を次式で表す。
次に、図2のSC積分器102の動作について説明する。同図の端子23の電圧V1は負の微小直流電圧22が接続されて、-ΔVとなる。t<0でキャパシタC2はスイッチS8、S9、S10で直流電源28のV2minのみと接続されるので、t=0のC2の初期電圧はV2minとなる。また、キャパシタC1の初期電圧はS7とS8で接地されて0となる。t>0で、最初の状態1でS6がオンしてC1はV1=-ΔVまで充電され、状態2でS7がオンすると、演算増幅器Op2の反転入力端子25は仮想接地されているので、C1の電荷-C1ΔVはすべてC2に移動する。従って、クロックの1周期目の最終の演算増幅器Op2の出力電圧V2は、次式で表される。
次に、図4に本発明の指数関数発生回路の素子値の決定例を示す。同図の解析の列は回路が理想(理想スイッチと理想演算増幅器)の場合における素子値の例で、実験の列は(スイッチや演算増幅器が理想に近い状態で動作できるようにした)試作回路の素子値の例である。
まず、これまで述べた回路動作と理論式から、回路が理想の場合の回路バラメータの決定方法について説明する。図4の太文字でない素子値は任意に与える素子値の例で、太文字の素子値は、回路の出力が理想指数関数になるように、以降の式で決定される値である。最終値t=tmaxでクロックがnmax回目になるとすると前記式(17)より、V2maxは次式で表される。
以上の結果を元に、図4の太文字の素子値を計算し、本発明の回路の特性と理想指数関数のグラフを比較する。ここでは、前記式(21)のlogeの近似式を用いずに、各状態の継続時間T(n)を前記式(19)で計算して、時間tを前記式(20)で加算して厳密に求めている。図5に、それぞれクロック周波数fおよび出力電圧V2の変化をt=0からtmax=500msまで描いている。同図から、本発明の回路のfおよびV2は理想指数関数と一致しており、良好な指数関数の特性であることが分かる。
次に、図2の回路を個別部品で試作して実験により、理論解析の結果を確かめる。また、同時に汎用回路解析プログラムSPICEでシミュレーションした波形でも確認する。実験では、スイッチ素子のオン抵抗が無視でき、且つ、演算増幅器が理想に近い状態で動作できるように回路のパラメータを図4の実験の列の値に設定している。
図6と図7に、それぞれ測定波形とSPICEのシミュレーション波形を示す。両図より、スタートパルスΦ0が立ち下がると出力電圧V2がV2minから指数関数的に増加して、tmaxの50ms後にV2maxの7.9Vに達している。のこぎり波V3の振幅はErの3Vで、クロックΦ1の周期が次第に短くなっているのが分かる。実験では図6に示すように、t=50msの後、スタートパルスΦ0は再び高レベルになり、繰り返される。一方、SPICEシミュレーションでは図7に示すように、Φ0のパルス幅は10μsで、シミュレーションは50msで終了させている。また、t=0付近の波形を時間軸拡大すると、起動時のクロック周波数fは設定したfminの1kHzとなり、また、t=50ms付近の波形を時間軸拡大すると、fは設定したfmaxの20kHzになっていることを確認している。以上より、測定波形およびSPICEのシミュレーション波形ともほぼ理論通りの結果が得られていることが分かる。
図8にクロック周波数fの測定値とシミュレーション値の比較を示す。同図から、クロック周波数fの測定値およびSPICEシミュレーション値は、供に理論解析の特性に近い値が得られている。一方、出力電圧V2のシミュレーション値は理論特性とほぼ一致しているが、測定値は理論値より大きい電圧となっている。これは、以下の理由による。実験で使用したCMOSアナログスイッチTC4066のオン抵抗は100Ω程度あり、また、使用した演算増幅器やコンパレータの遅延時間により、得られるクロック周波数は低下する。実験ではΔVの値を補正して、fmaxが20kHzになるように設定したので、出力電圧V2が理論値より大きくなっている。なお、最終値のt=50ms付近で理論特性に近づいているのは、V2maxを演算増幅器Op2の飽和電圧に設定しているためである。
最後に、本発明の回路の応用の一例として、コッククロフト・ウォルトン(CW)回路のクロックに利用した結果について述べる。図9にCW回路の回路構成を示す。同図のスイッチS21~S24はパワーMOSFETでフルブリッジを構成している。「1」、「2」に2相クロックΦ1、Φ2を加え、フルブリッジの入力(端子31と32間)に直流電圧Vinを加えると、フルブリッジの出力(端子33と34間)にはΦ1、Φ2のクロック周波数fで振幅Vinの方形波が得られる。ダイオードD1~D4とキャパシタCW1~CW4で整流平滑されて、定常状態でキャパシタCW1はVinに、CW2~CW4は2Vinまで充電される。従って、出力電圧Voutは4Vinになる。
図10に本発明のクロックと固定クロックで駆動したCW回路の出力電圧Voutと入力電流Iinのシミュレーション波形を示す。CW回路の素子値は図10中に示している。同図から、Voutは固定クロックの場合の方が急速に上昇しているが、時間と供に増加の割合は低下している。一方、本発明のクロックの場合は緩やかに増加して早く定常値4Vin(=564V)に達している。t=0での入力電流Iin(突入電流)を比較すると、固定クロックに対して本発明のクロックでは1/8に減少しており、Iinの最大値で比較しても半分以下になっている。
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲において種々の変形実施が可能である。例えば、図2中の直流電源V2min、ΔV、Erは回路全体の直流電源VDDやVSSを利用して、抵抗とツェナーダイオードで構成できる。実施例中の回路はあくまでも一例であって、同様の機能や動作を達成するものであれば、適宜改変して構わない。
C キャパシタ
S スイッチ
101 電圧制御発振器(VCO)
102 スイッチトキャパシタ(SC)積分器
35 フルブリッジ回路(DC-AC変換器)
36 コッククロフト・ウォルトン(CW)回路
S スイッチ
101 電圧制御発振器(VCO)
102 スイッチトキャパシタ(SC)積分器
35 フルブリッジ回路(DC-AC変換器)
36 コッククロフト・ウォルトン(CW)回路
Claims (3)
- 電圧制御発振器(VCO)と、スイッチトキャパシタ(SC)積分器とを備え、
前記VCOの出力の2相クロックΦ1とΦ2で前記SC積分器内のスイッチを駆動し、
前記SC積分器の出力電圧V2をVCOの入力に正帰還することにより、
正の冪状部の指数関数で増加する電圧V2および正の冪状部の指数関数で増加する周波数fの2相クロックΦ1とΦ2を同時に生成することを特徴とする指数関数発生回路。 - スタートパルスΦ0を高レベルから低レベルにすると、前記出力電圧V2は設定した電圧V2minから冪状部が正で時間の経過と供に指数関数的に増加して、設定した最終時間tmaxで前記出力電圧V2がV2maxになる電圧を生成することを特徴とする請求項1に記載の指数関数発生回路。
- スタートパルスΦ0を高レベルから低レベルにすると、周波数fが設定した周波数fminから冪状部が正で時間の経過と供に指数関数的に増加して、設定した最終時間tmaxで前記周波数fがfmaxになる2相クロックΦ1とΦ2を生成することを特徴とする請求項1に記載の指数関数発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2019166647A JP7406055B2 (ja) | 2019-08-26 | 2019-08-26 | 指数関数発生回路 |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2021033989A JP2021033989A (ja) | 2021-03-01 |
JP7406055B2 true JP7406055B2 (ja) | 2023-12-27 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP7406055B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007243911A (ja) | 2006-03-03 | 2007-09-20 | Linear Technol Corp | スペクトラム拡散周波数変調された発振器回路、周波数変調された発振器回路および電磁干渉を低減する方法 |
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JP6552148B1 (ja) | 2016-07-22 | 2019-07-31 | プロテウス デジタル ヘルス, インコーポレイテッド | 摂取可能なイベント・マーカの電磁気的感知および検出 |
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---|---|---|---|---|
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