JP2552927B2 - π／４シフトＱＰＳＫ信号の復調装置 - Google Patents
π／４シフトＱＰＳＫ信号の復調装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、π/4シフトQPSK信号を復調するπ/4シフ
トQPSK信号の復調装置に関するものである。
トQPSK信号の復調装置に関するものである。
〔従来の技術〕 第10図は従来の復調装置としての４位相変調信号（以
下、QPSK信号という）用判定帰還型コスタスループの構
成を示すブロック図であり、図において、１はQPSK信号
の入力端子、２は入力信号と基準信号とを位相比較する
第１の位相比較器（以下、第１のPSDという）、３は入
力信号と基準信号をπ/2移相した信号とを位相比較する
第２の位相比較器（以下、第２のPSDという）、４は基
準信号をπ/2移相するπ/2移相器、５は前記第１及び第
２のPSD2,3の出力信号の符号を判定する符号判定器、６
は前記第１のPSD2の出力信号と前記符号判定器５から出
力される第２のPSD3の出力信号の符号とを乗算する第１
の乗算器、７は前記第２のPSD3の出力信号と前記符号判
定器５から出力される第１のPSD2の出力信号の符号とを
乗算する第２の乗算器、８は前記第１及び第２の乗算器
6,7の出力信号を加算する加算器、９は前記加算器８の
出力信号を帯域制限するループフィルタ（以下、LFとい
う）、10は前記LF9で帯域制限された加算信号に応じ
て、発振周波数が制限される電圧制御発振器（以下、VC
Oという）、11,12は出力端子である。
下、QPSK信号という）用判定帰還型コスタスループの構
成を示すブロック図であり、図において、１はQPSK信号
の入力端子、２は入力信号と基準信号とを位相比較する
第１の位相比較器（以下、第１のPSDという）、３は入
力信号と基準信号をπ/2移相した信号とを位相比較する
第２の位相比較器（以下、第２のPSDという）、４は基
準信号をπ/2移相するπ/2移相器、５は前記第１及び第
２のPSD2,3の出力信号の符号を判定する符号判定器、６
は前記第１のPSD2の出力信号と前記符号判定器５から出
力される第２のPSD3の出力信号の符号とを乗算する第１
の乗算器、７は前記第２のPSD3の出力信号と前記符号判
定器５から出力される第１のPSD2の出力信号の符号とを
乗算する第２の乗算器、８は前記第１及び第２の乗算器
6,7の出力信号を加算する加算器、９は前記加算器８の
出力信号を帯域制限するループフィルタ（以下、LFとい
う）、10は前記LF9で帯域制限された加算信号に応じ
て、発振周波数が制限される電圧制御発振器（以下、VC
Oという）、11,12は出力端子である。
次に動作について説明する。受信されたQPSK信号は入
力端子１に入力される。この入力信号は分岐され、一方
は第１のPSD2に、他方は第２のPSD3に入力される。そし
て第１のPSD2に入力された入力信号はVCO10の出力信号
（基準信号）によって位相検波され、同様に第２のPSD3
に入力された入力信号もπ/2移相器４の出力信号（基準
信号の位相をπ/2だけずらした信号）によって位相検波
される。
力端子１に入力される。この入力信号は分岐され、一方
は第１のPSD2に、他方は第２のPSD3に入力される。そし
て第１のPSD2に入力された入力信号はVCO10の出力信号
（基準信号）によって位相検波され、同様に第２のPSD3
に入力された入力信号もπ/2移相器４の出力信号（基準
信号の位相をπ/2だけずらした信号）によって位相検波
される。
いま、入力端子１に第（１）式で表されるQPSK信号が
入力されたとする。
入力されたとする。
ｓ（ｔ）＝Asin｛ωst＋（2k（ｔ）＋１）π/4＋θｉ｝ ……（１） この第（１）式において、Ａは入力信号の振幅、ωｓ
はその中心角速度、θｉはその初期位相、そしてｋ
（ｔ）は変調信号を表現するもので、そのクロック周期
ごとに変化するP,Q2チャンネルの変調信号の論理（1,
1），（1,0），（0,0），（0,1）に応じて、それぞれｋ
（ｔ）＝0,k（ｔ）＝1,k（ｔ）＝2,k（ｔ）＝３の値を
とるものとする。
はその中心角速度、θｉはその初期位相、そしてｋ
（ｔ）は変調信号を表現するもので、そのクロック周期
ごとに変化するP,Q2チャンネルの変調信号の論理（1,
1），（1,0），（0,0），（0,1）に応じて、それぞれｋ
（ｔ）＝0,k（ｔ）＝1,k（ｔ）＝2,k（ｔ）＝３の値を
とるものとする。
一方、VCO10の出力信号は第（２）式で表される。
Ｖ（ｔ）＝2cos（ωvt＋θｏ） ……（２） この第２式において、係数２はVCO10出力信号の振
幅、ωｖはその中心角速度、θｏは初期位相である。
幅、ωｖはその中心角速度、θｏは初期位相である。
ここで第１のPSD2の出力信号は上記２つの信号の積の
低域成分で与えられる。これをP1（ｔ）とすると、 P1（ｔ）＝Asin｛（ωｓ−ωｖ）ｔ ＋（2k（ｔ）＋１）π/4＋（θｉ−θｏ）｝……（３） さらにこの第（３）式においてωｓ＝ωｖとすると第
（４）式のようになり、この出力信号は第12図（ａ）の
ようになる。
低域成分で与えられる。これをP1（ｔ）とすると、 P1（ｔ）＝Asin｛（ωｓ−ωｖ）ｔ ＋（2k（ｔ）＋１）π/4＋（θｉ−θｏ）｝……（３） さらにこの第（３）式においてωｓ＝ωｖとすると第
（４）式のようになり、この出力信号は第12図（ａ）の
ようになる。
P1（ｔ）＝Asin｛（2k（ｔ）＋１）π/4 ＋（θｉ−θｏ）｝ ……（４） 一方、π/2移相器４の出力信号は第（５）式で与えら
れる。
れる。
Vd（ｔ）＝2sin（ωvt＋θｏ） ……（５） ここで、第（５）式の信号は第２のPSD3に入力され、
ωｓ＝ωｖとしたときの出力信号は第（６）式で表さ
れ、第12図（ｂ）のようになる。
ωｓ＝ωｖとしたときの出力信号は第（６）式で表さ
れ、第12図（ｂ）のようになる。
P2（ｔ）＝Acos｛（2k（ｔ）＋１）π/4 ＋（θｉ−θｏ）｝ ……（６） さて、第１のPSD2の出力信号は２つに分岐され、一方
は第１の乗算器６に、他方は符号判定器５に入力され
る。同様に、第２のPSD3の出力信号も２つに分岐され、
一方は第２の乗算器７に、他方は符号判定器５に入力さ
れる。
は第１の乗算器６に、他方は符号判定器５に入力され
る。同様に、第２のPSD3の出力信号も２つに分岐され、
一方は第２の乗算器７に、他方は符号判定器５に入力さ
れる。
ここで、符号判定器５の構成を第11図を用いて説明す
る。符号判定器５は２つの入力信号端子5a,5bと、２つ
のコンパレータ5c,5dと、２つの出力信号端子5e,5fとか
ら構成されている。ここでいうコンパレータは入力信号
の符号を判定するもので、入力信号をＸ（ｔ）、出力信
号をＹ（ｔ）としたとき、その機能を第（７）式で表す
ことができる。
る。符号判定器５は２つの入力信号端子5a,5bと、２つ
のコンパレータ5c,5dと、２つの出力信号端子5e,5fとか
ら構成されている。ここでいうコンパレータは入力信号
の符号を判定するもので、入力信号をＸ（ｔ）、出力信
号をＹ（ｔ）としたとき、その機能を第（７）式で表す
ことができる。
Ｙ（ｔ）＝１ Ｘ（ｔ）≧０ ＝１ Ｘ（ｔ）＜０ ……（７） こうして第１の乗算器６の他方の入力には第（６）式
の信号の符号が入力され、第２の乗算器７の他方の入力
には第（４）式の符号が入力される。
の信号の符号が入力され、第２の乗算器７の他方の入力
には第（４）式の符号が入力される。
ここで、第１の乗算器６の出力信号をVM1（ｔ）とす
ると、第１の乗算器６の出力信号は第（８）式で表さ
れ、第12図（ｃ）のようになる。
ると、第１の乗算器６の出力信号は第（８）式で表さ
れ、第12図（ｃ）のようになる。
同様に、第２の乗算器７の出力信号をVM2（ｔ）とす
ると、第２の乗算器７の出力信号は第（９）式で表さ
れ、第12図（ｄ）のようになる。
ると、第２の乗算器７の出力信号は第（９）式で表さ
れ、第12図（ｄ）のようになる。
次に加算器８において第（８）式から第（９）式を引
くと、その出力信号eo（ｔ）はｋ（ｔ）の値にかかわら
ず第（10）式で表され、第12図（ｅ）のようになる。
くと、その出力信号eo（ｔ）はｋ（ｔ）の値にかかわら
ず第（10）式で表され、第12図（ｅ）のようになる。
このe0（ｔ）は位相誤差電圧と称され、LF9を通して
（帯域制限されて）VCO10の周波数制御端子に入力さ
れ、θｉ＝θｏになるように制御される。この時のVCO1
0の出力信号は第（11）式で表される。
（帯域制限されて）VCO10の周波数制御端子に入力さ
れ、θｉ＝θｏになるように制御される。この時のVCO1
0の出力信号は第（11）式で表される。
Ｖ（ｔ）＝2cos（ωst＋θｉ＋ｎπ/2） ……（11） ｎ＝0,1,2,3 これは、再生基準搬送波（基準信号）とよばれ、入力
信号と同期している。cosの中のｎπ/2の項は同期した
位相の曖昧さを示すものであり、ｎは等確率で0,1,2,3
のいずれかに落ち着く。
信号と同期している。cosの中のｎπ/2の項は同期した
位相の曖昧さを示すものであり、ｎは等確率で0,1,2,3
のいずれかに落ち着く。
なお、上記のようなQPSK信号用判定帰還型コスタスル
ープについては、フロイド エム ガードナー（Floyd
M.Gardner）著，ジョン ワイリー アンド サンズ（J
OHN WILEY ＆ SONS）社発行，「フェイズロック テク
ニック（Phaselock Techniques）」,P.223にも示されて
いる。
ープについては、フロイド エム ガードナー（Floyd
M.Gardner）著，ジョン ワイリー アンド サンズ（J
OHN WILEY ＆ SONS）社発行，「フェイズロック テク
ニック（Phaselock Techniques）」,P.223にも示されて
いる。
従来の復調装置としてのQPSK信号用判定帰還型コスタ
スループは以上のように構成されているので、１シンボ
ルごとに位相がπ/4シフトされるπ/4シフトQPSK信号を
入力すると、VCOの出力が交互に、 Ｖ（ｔ）＝2cos（ωst＋θｉ＋ｎπ/2） ……（11） ｎ＝0,1,2,3 と、 Ｖ（ｔ）＝2cos（ωst＋θｉ＋ｎπ/2＋π/4） ……（12） ｎ＝0,1,2,3 に収束するように制御されるので、入力信号（π/4シフ
トQPSK信号）に同期できないという課題があった。
スループは以上のように構成されているので、１シンボ
ルごとに位相がπ/4シフトされるπ/4シフトQPSK信号を
入力すると、VCOの出力が交互に、 Ｖ（ｔ）＝2cos（ωst＋θｉ＋ｎπ/2） ……（11） ｎ＝0,1,2,3 と、 Ｖ（ｔ）＝2cos（ωst＋θｉ＋ｎπ/2＋π/4） ……（12） ｎ＝0,1,2,3 に収束するように制御されるので、入力信号（π/4シフ
トQPSK信号）に同期できないという課題があった。
この発明は上記のような課題を解消するためになされ
たもので、QPSK信号用判定型帰還型コスタスループにπ
/4シフトQPSK信号を入力する場合でも、第（11）式，第
（12）式のどちらか一方へ安定して収束し、復調可能な
π/4シフトQPSK信号の復調装置を得ることを目的とす
る。
たもので、QPSK信号用判定型帰還型コスタスループにπ
/4シフトQPSK信号を入力する場合でも、第（11）式，第
（12）式のどちらか一方へ安定して収束し、復調可能な
π/4シフトQPSK信号の復調装置を得ることを目的とす
る。
この発明に係るπ/4シフトQPSK信号の復調装置は、従
来の復調装置としてのQPSK信号用判定帰還型コスタスル
ープに−π/4シフト回路を設け、この−π/4シフト回路
で符号判定器に入力される第１及び第２のPSDからの出
力信号を、シンボル周期ごとに０、あるいは−π/4だけ
交互に位相回転させ、入力されるπ/4シフトQPSK信号の
π/4シフト成分を除去するようにしたものである。
来の復調装置としてのQPSK信号用判定帰還型コスタスル
ープに−π/4シフト回路を設け、この−π/4シフト回路
で符号判定器に入力される第１及び第２のPSDからの出
力信号を、シンボル周期ごとに０、あるいは−π/4だけ
交互に位相回転させ、入力されるπ/4シフトQPSK信号の
π/4シフト成分を除去するようにしたものである。
この発明における−π/4シフト回路は、第１及び第２
のPSDからの出力信号を、シンボル周期で０、あるいは
−π/4だけ交互に位相回転させることで、入力されるπ
/4シフトQPSK信号のπ/4シフト成分を除去する。
のPSDからの出力信号を、シンボル周期で０、あるいは
−π/4だけ交互に位相回転させることで、入力されるπ
/4シフトQPSK信号のπ/4シフト成分を除去する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の第１の実施例によるπ/4シフトQP
SK信号の復調装置の構成を示すブロック図であり、従来
の復調装置としてのQPSK信号用判定帰還型コスタスルー
プと同一または相当部分には同一符号を付して説明を省
略する。
SK信号の復調装置の構成を示すブロック図であり、従来
の復調装置としてのQPSK信号用判定帰還型コスタスルー
プと同一または相当部分には同一符号を付して説明を省
略する。
図において、20,21は第１及び第２のPSD2,3からの出
力信号を外部へ出力するための出力端子、22はシンボル
クロックの入力端子、23は前記入力端子22からシンボル
クロックを入力して、シンボル周期ごとにイネーブル信
号及びディセーブル信号を交互に出力するタイミングコ
ントローラ、24は前記タイミングコントローラ23から出
力されるイネーブル信号を入力すると、第１及び第２の
PSD2,3の出力信号を−π/4だけ位相回転させ、前記タイ
ミングコントローラ23から出力されるディセーブル信号
を入力すると、第１及び第２のPSD2,3の出力信号を０位
相回転（そのまま出力）する−π/4シフト回路である。
力信号を外部へ出力するための出力端子、22はシンボル
クロックの入力端子、23は前記入力端子22からシンボル
クロックを入力して、シンボル周期ごとにイネーブル信
号及びディセーブル信号を交互に出力するタイミングコ
ントローラ、24は前記タイミングコントローラ23から出
力されるイネーブル信号を入力すると、第１及び第２の
PSD2,3の出力信号を−π/4だけ位相回転させ、前記タイ
ミングコントローラ23から出力されるディセーブル信号
を入力すると、第１及び第２のPSD2,3の出力信号を０位
相回転（そのまま出力）する−π/4シフト回路である。
次にこの第１の実施例の動作について説明する。
入力端子１から入力された入力信号（π/4シフトQPSK
信号）はまず２つに分岐され、第１及び第２のPSD2,3に
それぞれ入力される。いま、入力信号Ｓπ/4（ｔ）が第
（13）式で表されるものとすると、 Ｓπ/4（ｔ）＝Asin（ωst＋αｋ＋θｉ） ……（13） αｋは以下のような信号の位相を表し、π/4シフトQP
SK信号の位相変還状態は第２図のようになる。
信号）はまず２つに分岐され、第１及び第２のPSD2,3に
それぞれ入力される。いま、入力信号Ｓπ/4（ｔ）が第
（13）式で表されるものとすると、 Ｓπ/4（ｔ）＝Asin（ωst＋αｋ＋θｉ） ……（13） αｋは以下のような信号の位相を表し、π/4シフトQP
SK信号の位相変還状態は第２図のようになる。
αｋ∈｛0,π/2,3π/2｝ for k＝odd（奇数） αｋ∈｛π/4,3π/4,5π/4,7π/4｝for k＝even（偶
数） また、VCO10の出力は従来例と同様に第（２）式で表
されるものとし、ここで第１のPSD2の出力信号Ｐπ/4,1
（ｔ）は前記第（２）及び第（13）式の積の低域成分で
与えられ、ωｓ＝ωｖの場合、 Ｐπ/4,1（ｔ）＝Asin｛αｋ＋（θｉ−θｏ）｝ ……（14） となり、一方、第２のPSD3の出力信号Ｐπ/4,2（ｔ）は
第（15）式で表される。
数） また、VCO10の出力は従来例と同様に第（２）式で表
されるものとし、ここで第１のPSD2の出力信号Ｐπ/4,1
（ｔ）は前記第（２）及び第（13）式の積の低域成分で
与えられ、ωｓ＝ωｖの場合、 Ｐπ/4,1（ｔ）＝Asin｛αｋ＋（θｉ−θｏ）｝ ……（14） となり、一方、第２のPSD3の出力信号Ｐπ/4,2（ｔ）は
第（15）式で表される。
Ｐπ/4,2（ｔ）＝Acos｛αｋ＋（θｉ−θｏ）｝ ……（15） この第１及び第２のPSD2,3の出力信号はタイミングコ
ントローラ23で制御される−π/4シフト回路24に入力さ
れる。この−π/4シフト回路24は前記タイミングコント
ローラ23からシンボル周期で交互にイネーブル信号、あ
るいはディセーブル信号が入力され、イネーブル信号を
入力すると該第１及び第２のPSD2,3の出力信号を−π/4
位相回転させ、ディセーブル信号を入力するとそのまま
出力する。
ントローラ23で制御される−π/4シフト回路24に入力さ
れる。この−π/4シフト回路24は前記タイミングコント
ローラ23からシンボル周期で交互にイネーブル信号、あ
るいはディセーブル信号が入力され、イネーブル信号を
入力すると該第１及び第２のPSD2,3の出力信号を−π/4
位相回転させ、ディセーブル信号を入力するとそのまま
出力する。
いま、タイミングコントローラ23がｋ＝oddの場合イ
ネーブル信号を出力し、ｋ＝evenの場合ディセーブル信
号を出力するものとすると、−π/4シフト回路24の出力
信号Ｖ−π/4,1（ｔ）（入力信号Ｐπ/4,1（ｔ）に対す
る出力信号）、Ｖ−π/4,2（ｔ）（入力信号Ｐ
π/4,2（ｔ）に対する出力信号）は第（16）及び第（1
7）式のように表され、θｉ＝θｏの場合の−π/4シフ
ト回路24の動作による位相遷移状態は第３図（ａ）のよ
うに、また、−π/4シフト回路24の出力信号の位相遷移
状態は第３図（ｂ）のようになる。
ネーブル信号を出力し、ｋ＝evenの場合ディセーブル信
号を出力するものとすると、−π/4シフト回路24の出力
信号Ｖ−π/4,1（ｔ）（入力信号Ｐπ/4,1（ｔ）に対す
る出力信号）、Ｖ−π/4,2（ｔ）（入力信号Ｐ
π/4,2（ｔ）に対する出力信号）は第（16）及び第（1
7）式のように表され、θｉ＝θｏの場合の−π/4シフ
ト回路24の動作による位相遷移状態は第３図（ａ）のよ
うに、また、−π/4シフト回路24の出力信号の位相遷移
状態は第３図（ｂ）のようになる。
Ｖ−π/4,1（ｔ）＝Asin｛βｋ＋（θｉ−θｏ）｝ ……（16） Ｖ−π/4,2（ｔ）＝Acos｛βｋ＋（θｉ−θｏ）｝ ……（17） ここで、βｋ∈｛π/4,3π/4,5π/4,7π/4｝ この−π/4シフト回路24の出力である第（16）式及び
第（17）式は従来例の第（４）及び第（５）式とそれぞ
れ一致しているので、加算器８の出力は従来例と同様に
第（10）式で表される。
第（17）式は従来例の第（４）及び第（５）式とそれぞ
れ一致しているので、加算器８の出力は従来例と同様に
第（10）式で表される。
そして、加算器８の出力信号eo（ｔ）（第（10）式）
はLF9を通して（帯域制限されて）VCO10に入力され、こ
のVCO10でθｉ＝θｏとなるように発信周波数が制御さ
れる。この時のVCO10の出力信号（基準信号）は従来例
と同様に第（11）式で表される。
はLF9を通して（帯域制限されて）VCO10に入力され、こ
のVCO10でθｉ＝θｏとなるように発信周波数が制御さ
れる。この時のVCO10の出力信号（基準信号）は従来例
と同様に第（11）式で表される。
次にタイミングコントローラ23がｋ＝evenの場合イネ
ーブル信号を出力し、ｋ＝oddの場合ディセーブル信号
を出力するものとすると、−π/4シフト回路24の出力信
号Ｗ−π/4,1（ｔ）（入力信号P1（ｔ）に対する出力信
号）、Ｗ−π/4,2（ｔ）（入力信号P2（ｔ）に対する出
力信号）は第（18）及び第（19）式のように表され、θ
ｉ＝θｏの場合の−π/4シフト回路24の動作による位相
遷移状態は第４図（ａ）のように、また、−π/4シフト
回路24の出力信号の位相遷移状態は第４図（ｂ）のよう
になる。
ーブル信号を出力し、ｋ＝oddの場合ディセーブル信号
を出力するものとすると、−π/4シフト回路24の出力信
号Ｗ−π/4,1（ｔ）（入力信号P1（ｔ）に対する出力信
号）、Ｗ−π/4,2（ｔ）（入力信号P2（ｔ）に対する出
力信号）は第（18）及び第（19）式のように表され、θ
ｉ＝θｏの場合の−π/4シフト回路24の動作による位相
遷移状態は第４図（ａ）のように、また、−π/4シフト
回路24の出力信号の位相遷移状態は第４図（ｂ）のよう
になる。
Ｗ−π/4,1（ｔ）＝Asin｛γｋ（θｉ−θｏ）｝ ……（18） Ｗ−π/4,2（ｔ）＝Acos｛γｋ（θｉ−θｏ）｝ ……（19） ここで、γｋ∈｛0,π/2,3π/2｝ この−π/4シフト回路24の出力信号である第（18）及
び第（19）式は、従来例の第（４）及び第（５）式を−
π/4だけ位相回転させたものであり、よって、加算器８
の出力信号eo1（ｔ）は第（20）式で表され、この出力
信号eo1（ｔ）の制御電圧は第５図のようになる。
び第（19）式は、従来例の第（４）及び第（５）式を−
π/4だけ位相回転させたものであり、よって、加算器８
の出力信号eo1（ｔ）は第（20）式で表され、この出力
信号eo1（ｔ）の制御電圧は第５図のようになる。
そして、この加算器８の出力信号eo1（ｔ）はLF9を通
して（帯域制限されて）VCO10に入力され、このVCO10で
θｉ＝θｏになるように発振周波数が制御される。この
時のVCO10の出力信号V1（ｔ）は第（21）式で表され
る。
して（帯域制限されて）VCO10に入力され、このVCO10で
θｉ＝θｏになるように発振周波数が制御される。この
時のVCO10の出力信号V1（ｔ）は第（21）式で表され
る。
V1（ｔ）＝2cos｛ωst＋θｉ＋（2m＋１）・π/4｝ ……（21） ｍ＝0,1,2,3 このVCO10の出力信号V1（ｔ）は第（11）式と同様
に、第４図（ｂ）に示す再生基準搬送波（基準信号）と
呼ばれ、入力信号と同期している。
に、第４図（ｂ）に示す再生基準搬送波（基準信号）と
呼ばれ、入力信号と同期している。
以上のようにVCO10の出力信号は第（11）式（ｋ＝odd
で−π/4だけ位相回転させる）、あるいは第（21）式
（ｋ＝evenで−π/4だけ位相回転させる）に収束し、よ
って第（11）式あるいは第（21）式を基準信号として出
力端子20,21から安定したπ/4シフトQPSK信号の復調波
形（信号）を取り出すことが可能となる。
で−π/4だけ位相回転させる）、あるいは第（21）式
（ｋ＝evenで−π/4だけ位相回転させる）に収束し、よ
って第（11）式あるいは第（21）式を基準信号として出
力端子20,21から安定したπ/4シフトQPSK信号の復調波
形（信号）を取り出すことが可能となる。
なお、上記実施例では、第１及び第２のPSD2,3の出力
信号を−π/4シフト回路24に入力するように構成した
が、加算器８の出力信号を−π/4シフト回路24に入力す
るように構成しても同様の効果を奏する。
信号を−π/4シフト回路24に入力するように構成した
が、加算器８の出力信号を−π/4シフト回路24に入力す
るように構成しても同様の効果を奏する。
第６図はこの発明の第２の実施例によるπ/4シフトQP
SK信号の復調装置の構成を示した図であり、第１の実施
例（第１図）において、第１及び第２のPSD2,3の出力信
号を入力していた−π/4シフト回路24を、加算器８の出
力信号を入力するように構成したものである。
SK信号の復調装置の構成を示した図であり、第１の実施
例（第１図）において、第１及び第２のPSD2,3の出力信
号を入力していた−π/4シフト回路24を、加算器８の出
力信号を入力するように構成したものである。
次にこの第２の実施例の動作について説明する。
入力端子１にπ/4シフトQPSK信号が入力されると、加
算器８の出力信号は第（13）式において、ｋ＝oddの場
合とｋ＝evenの場合とで異なり、ｋ＝evenの場合は第７
図（ａ）のようになり、ｋ＝oddの場合は第７図（ｂ）
のようになる。この加算器８の出力信号とタイミングコ
ントローラ23で制御される−π/4シフト回路24に入力す
ることで、−π/4シフト回路24の出力信号は第７図
（ａ）、あるいは同図（ｂ）のどちらかに収束し、VCO1
0の出力信号は第（11）式あるいは第（21）式のどちら
かへ落ち着くので、該VCO10の出力信号を基準信号とす
る同期検波復調が可能となる。
算器８の出力信号は第（13）式において、ｋ＝oddの場
合とｋ＝evenの場合とで異なり、ｋ＝evenの場合は第７
図（ａ）のようになり、ｋ＝oddの場合は第７図（ｂ）
のようになる。この加算器８の出力信号とタイミングコ
ントローラ23で制御される−π/4シフト回路24に入力す
ることで、−π/4シフト回路24の出力信号は第７図
（ａ）、あるいは同図（ｂ）のどちらかに収束し、VCO1
0の出力信号は第（11）式あるいは第（21）式のどちら
かへ落ち着くので、該VCO10の出力信号を基準信号とす
る同期検波復調が可能となる。
また、上記第１及び第２の実施例では従来の復調装置
としてのQPSK信号用判定帰還型コスタスループ（第10
図）に−π/4シフト回路24を設けた構成を示したが、４
逓倍−PLL回路に符号反転器を設けて構成しても同様の
効果を奏する。
としてのQPSK信号用判定帰還型コスタスループ（第10
図）に−π/4シフト回路24を設けた構成を示したが、４
逓倍−PLL回路に符号反転器を設けて構成しても同様の
効果を奏する。
第８図はこの発明の第３の実施例によるπ/4シフトQP
SK信号の復調装置の構成を示すブロック図であり、第１
及び第２の実施例（第１図及び第６図）における各構成
部と同一または相当部分に同一符号を付して説明を省略
する。
SK信号の復調装置の構成を示すブロック図であり、第１
及び第２の実施例（第１図及び第６図）における各構成
部と同一または相当部分に同一符号を付して説明を省略
する。
図において、30は入力端子１から入力されるπ/4シフ
トQPSK信号を４倍する４逓倍器、31は前記４逓倍器30に
より増幅された入力信号とVCO10から出力される基準信
号とを位相比較する第３のPSD、32は前記第３のPSD31の
出力信号の符号を、タイミングコントローラ23のシンボ
ル周期での制御により反転させる符号反転器、33はLF、
34はVCO、35はVCO34から出力される基準信号を４分周す
る４分周器である。
トQPSK信号を４倍する４逓倍器、31は前記４逓倍器30に
より増幅された入力信号とVCO10から出力される基準信
号とを位相比較する第３のPSD、32は前記第３のPSD31の
出力信号の符号を、タイミングコントローラ23のシンボ
ル周期での制御により反転させる符号反転器、33はLF、
34はVCO、35はVCO34から出力される基準信号を４分周す
る４分周器である。
次にこの第３の実施例の動作について説明する。
入力端子１に入力されたπ/4シフトQPSK信号は２つに
分岐され、それぞれ４逓倍器30、第１のPSD2、第２のPS
D3に入力される。いま、入力信号Ｓπ/4（ｔ）を第１の
実施例と同様（第（13）式）とすると、この入力信号は
４逓倍器30で４逓倍され、第（30）式のように表される
出力信号Ｓ×４（ｔ）を出力する。
分岐され、それぞれ４逓倍器30、第１のPSD2、第２のPS
D3に入力される。いま、入力信号Ｓπ/4（ｔ）を第１の
実施例と同様（第（13）式）とすると、この入力信号は
４逓倍器30で４逓倍され、第（30）式のように表される
出力信号Ｓ×４（ｔ）を出力する。
Ｓ×４（ｔ）＝A4sin4（ωst＋αｋ＋θｉ） ＝Kcos｛４（ωst＋αｋ＋θｉ）｝ ＝Kcos（４ωst＋４θｉ＋ξｋ） ……（30） ただし、ξｋ＝０（ｋ＝odd） ＝π（ｋ＝even） Ｋ＝A4/8 また、４逓倍の周波数成分以外は簡単のため除去され
ているものとする。
ているものとする。
次に、VCO34の出力信号Ｖ×４（ｔ）は第（３）式で
表される。
表される。
Ｖ×４（ｔ）＝−2sin（４ωvt＋４θｏ） ……（31） この４逓倍器30の出力信号及びVCO34の出力信号を入
力する第３のPSD31の出力信号P3（ｔ）は第（32）式の
ように前記２信号の積で表され、ｋ＝oddの場合の出力
信号は第９図（ａ）、ｋ＝evenの場合の出力信号は第９
図（ｂ）のようになる。
力する第３のPSD31の出力信号P3（ｔ）は第（32）式の
ように前記２信号の積で表され、ｋ＝oddの場合の出力
信号は第９図（ａ）、ｋ＝evenの場合の出力信号は第９
図（ｂ）のようになる。
P3（ｔ）＝Ｓ×４（ｔ）×Ｖ×４（ｔ） ＝Ksin｛４（θｉ−θｏ）＋ξｋ ……（32） ただし、ωｓ＝ωｖで、高調波成分は除去されている
ものとする。
ものとする。
さらに、この第３のPSD31の出力信号は符号反転器32
に入力されるが、この符号反転器32では、タイミングコ
ントローラ23からシンボル周期で交互にイネーブル信号
とディセーブル信号を入力し、該イネーブル信号を入力
した場合、該入力信号（第３のPSD31の出力信号）の符
号を反転し、ディセーブル信号を入力した場合にはその
まま出力する。
に入力されるが、この符号反転器32では、タイミングコ
ントローラ23からシンボル周期で交互にイネーブル信号
とディセーブル信号を入力し、該イネーブル信号を入力
した場合、該入力信号（第３のPSD31の出力信号）の符
号を反転し、ディセーブル信号を入力した場合にはその
まま出力する。
いま、タイミングコントローラ23がｋ＝oddの場合に
イネーブル信号を出力しｋ＝evenの場合にディセーブル
信号を出力するものとすると、該符号反転器32の出力信
号Vinv（ｔ）は第（33）式のように表される。
イネーブル信号を出力しｋ＝evenの場合にディセーブル
信号を出力するものとすると、該符号反転器32の出力信
号Vinv（ｔ）は第（33）式のように表される。
Vinv（ｔ）＝Ksin｛４（θｉ−θｏ）＋π｝……（33） この符号反転器32の出力信号はLF33を通して（帯域制
御されて）VCO34に入力され、このVCO34でθｉ＝θｏに
なるように発振周波数を制御することで該VCO34の出力
信号Ｖ×４（ｔ）は第（34）式のように収束する。
御されて）VCO34に入力され、このVCO34でθｉ＝θｏに
なるように発振周波数を制御することで該VCO34の出力
信号Ｖ×４（ｔ）は第（34）式のように収束する。
Ｖ×４（ｔ）＝−2sin（４ωst＋４θｉ＋π） ……（34） そして、このVCO34の出力信号は４分周器35に入力さ
れ、第（35）式のような４分周された出力信号Ｖ
÷４（ｔ）を出力する。
れ、第（35）式のような４分周された出力信号Ｖ
÷４（ｔ）を出力する。
Ｖ÷４（ｔ）＝−2sin｛ωｓ＋θｉ＋（2m＋１）π/4｝ ｍ＝0,1,2,3 ＝2cos｛ωst＋θｉ＋（2l＋１）π/4｝ ……（35） ｌ＝0,1,2,3 また、同様に、タイミングコントローラがｋ＝oddの
場合にディセーブル信号を出力し、ｋ＝evenの場合にイ
ネーブル信号を出力するとしたときの前記４分周器35の
出力信号Ｖ÷４（ｔ）は第（36）式のように表される。
場合にディセーブル信号を出力し、ｋ＝evenの場合にイ
ネーブル信号を出力するとしたときの前記４分周器35の
出力信号Ｖ÷４（ｔ）は第（36）式のように表される。
Ｖ÷４（ｔ）＝2ocs（ωｓ＋θｉ＋ｊπ/2）……（36） ｊ＝0,1,2,3 以上のことからも明らかなように、４分周器35の出力
信号を表す第（35）及び第（36）式は第（11）及び第
（20）式と一致しており、基準信号となる。そして、こ
の基準信号は２つに分岐され、一方は第１のPSD2へ、他
方はπ/2移相器４を通って第２のPSD3へ入力され、それ
ぞれ入力信号（π/4シフトQPSK信号）と位相比較され
て、出力端子20,21から入力されたπ/4シフトQPSK信号
の復調波形（信号）出力される。
信号を表す第（35）及び第（36）式は第（11）及び第
（20）式と一致しており、基準信号となる。そして、こ
の基準信号は２つに分岐され、一方は第１のPSD2へ、他
方はπ/2移相器４を通って第２のPSD3へ入力され、それ
ぞれ入力信号（π/4シフトQPSK信号）と位相比較され
て、出力端子20,21から入力されたπ/4シフトQPSK信号
の復調波形（信号）出力される。
以上のように、この発明によれば、従来のQPSK信号用
判定帰還型コスタスループにシンボル周期で交互に０、
あるいは−π/4位相回転させる−π/4シフト回路を設
け、入力されるπ/4シフトQPSK信号のπ/4シフト成分を
除去するようにしたので、π/2位相ごとに安定点を有
し、該π/4シフトQPSK信号の同期検波復調を可能にする
π/4シフトQPSK信号の復調装置が得られるという効果が
ある。
判定帰還型コスタスループにシンボル周期で交互に０、
あるいは−π/4位相回転させる−π/4シフト回路を設
け、入力されるπ/4シフトQPSK信号のπ/4シフト成分を
除去するようにしたので、π/2位相ごとに安定点を有
し、該π/4シフトQPSK信号の同期検波復調を可能にする
π/4シフトQPSK信号の復調装置が得られるという効果が
ある。
第１図はこの発明の第１の実施例による復調装置の構成
を示すブロック図、第２図は入力されるπ/4シフトQPSK
信号の位相遷移状態を示す図、第３図はこの発明の第１
の実施例における−π/4シフト回路のｋ＝oddでイネー
ブル信号を入力する場合の動作及び出力信号の位相遷移
状態を示す図、第４図はこの発明の第１の実施例におけ
る−π/4シフト回路のｋ＝evenでイネーブル信号を入力
する場合の動作及び出力信号の位相遷移状態を示す図、
第５図はこの発明の第１の実施例における加算器の出力
信号を示す図、第６図はこの発明の第２の実施例による
復調装置の構成を示すブロック図、第７図はこの発明の
第２の実施例における加算器の出力信号を示す図、第８
図はこの発明の第３の実施例による復調装置の構成を示
すブロック図、第９図はこの発明の第３の実施例による
第３のPSDの出力信号を示す図、第10図は従来の復調装
置としてのQPSK信号用判定帰還型コスタスループの構成
を示すブロック図、第11図はQPSK信号信号用判定帰還型
コスタスループにおける符号判定器の構成を示すブロッ
ク図、第12図はQPSK信号用判定帰還型コスタスループに
おける各構成部の出力波形を示す図である。 図において、2,3は第１及び第２のPSD、４はπ/2移相
器、５は符号判定器、6,7は第１及び第２の乗算器、８
は加算器、９はLF、10はVCO、24は−π/4シフト回路で
ある。 なお、図中、同一符号は同一、又は相当部分を示す。
を示すブロック図、第２図は入力されるπ/4シフトQPSK
信号の位相遷移状態を示す図、第３図はこの発明の第１
の実施例における−π/4シフト回路のｋ＝oddでイネー
ブル信号を入力する場合の動作及び出力信号の位相遷移
状態を示す図、第４図はこの発明の第１の実施例におけ
る−π/4シフト回路のｋ＝evenでイネーブル信号を入力
する場合の動作及び出力信号の位相遷移状態を示す図、
第５図はこの発明の第１の実施例における加算器の出力
信号を示す図、第６図はこの発明の第２の実施例による
復調装置の構成を示すブロック図、第７図はこの発明の
第２の実施例における加算器の出力信号を示す図、第８
図はこの発明の第３の実施例による復調装置の構成を示
すブロック図、第９図はこの発明の第３の実施例による
第３のPSDの出力信号を示す図、第10図は従来の復調装
置としてのQPSK信号用判定帰還型コスタスループの構成
を示すブロック図、第11図はQPSK信号信号用判定帰還型
コスタスループにおける符号判定器の構成を示すブロッ
ク図、第12図はQPSK信号用判定帰還型コスタスループに
おける各構成部の出力波形を示す図である。 図において、2,3は第１及び第２のPSD、４はπ/2移相
器、５は符号判定器、6,7は第１及び第２の乗算器、８
は加算器、９はLF、10はVCO、24は−π/4シフト回路で
ある。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】π/4シフトQPSK信号を入力し、基準信号と
位相比較する第１の位相比較器と、前記π/4シフトQPSK
信号を入力し、前記基準信号をπ/2移相した信号と位相
比較する第２の位相比較器と、前記第１及び第２の位相
比較器の出力信号を入力し、それぞれを実部信号、虚部
信号とする複素信号とみなして、ディセーブル／イネー
ブルの外部信号に応じて前記複素信号の位相を０、ある
いは−π/4だけ位相回転する−π/4シフト回路と、シン
ボルクロックを入力し、前記クロックの偶数番目にディ
セーブル信号、奇数番目にイネーブル信号、あるいは、
奇数番目にディセーブル信号、偶数番目にイネーブル信
号のように、交互にディセーブル信号、イネーブル信号
を前記−π/4シフト回路の外部信号として入力するタイ
ミングコントローラと、前記−π/4シフト回路の２つの
出力信号を入力し、該２つの出力信号の符号をそれぞれ
判定する符号判定器と、前記−π/4シフト回路の一方の
出力信号と前記符号判定器の出力である他方の出力信号
の符号とをそれぞれ乗算する第１及び第２の乗算器と、
前記第１及び第２の乗算器の出力信号を加算する加算器
と、前記加算器の出力信号を帯域制限するループフィル
タと、前記ループフィルタにより帯域制限された加算器
の出力信号に応じて、前記基準信号の発振周波数を変更
する電圧制御発振器とを備えたπ/4シフトQPSK信号の復
調装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016414A JP2552927B2 (ja) | 1990-01-26 | 1990-01-26 | π／４シフトＱＰＳＫ信号の復調装置 |
| CA002034697A CA2034697C (en) | 1990-01-26 | 1991-01-22 | Coherent demodulator for /4 shifted qpsk signal |
| US07/643,308 US5179578A (en) | 1990-01-26 | 1991-01-22 | Coherent demodulator for π/4 shifted QPSK signal |
| GB9101469A GB2240674B (en) | 1990-01-26 | 1991-01-23 | Coherent demodulator for pi/4 shifted qpsk signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016414A JP2552927B2 (ja) | 1990-01-26 | 1990-01-26 | π／４シフトＱＰＳＫ信号の復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220950A JPH03220950A (ja) | 1991-09-30 |
| JP2552927B2 true JP2552927B2 (ja) | 1996-11-13 |
Family
ID=11915581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016414A Expired - Fee Related JP2552927B2 (ja) | 1990-01-26 | 1990-01-26 | π／４シフトＱＰＳＫ信号の復調装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5179578A (ja) |
| JP (1) | JP2552927B2 (ja) |
| CA (1) | CA2034697C (ja) |
| GB (1) | GB2240674B (ja) |
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| KR100355684B1 (ko) * | 1992-11-26 | 2002-12-11 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 직접변환수신기 |
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| CN1389036A (zh) * | 2000-07-10 | 2003-01-01 | 松下电器产业株式会社 | 多载波通信装置及峰值功率抑制方法 |
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| KR101611240B1 (ko) | 2006-10-25 | 2016-04-11 | 프로테우스 디지털 헬스, 인코포레이티드 | 복용 가능한 제어된 활성화 식별자 |
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| EP3427660A1 (en) | 2008-07-08 | 2019-01-16 | Proteus Digital Health, Inc. | Ingestible event marker data framework |
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| TWI517050B (zh) | 2009-11-04 | 2016-01-11 | 普羅托斯數位健康公司 | 供應鏈管理之系統 |
| TWI557672B (zh) | 2010-05-19 | 2016-11-11 | 波提亞斯數位康健公司 | 用於從製造商跟蹤藥物直到患者之電腦系統及電腦實施之方法、用於確認將藥物給予患者的設備及方法、患者介面裝置 |
| WO2015112603A1 (en) | 2014-01-21 | 2015-07-30 | Proteus Digital Health, Inc. | Masticable ingestible product and communication system therefor |
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- 1990-01-26 JP JP2016414A patent/JP2552927B2/ja not_active Expired - Fee Related
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1991
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