KR20070088378A - 고체 촬상 장치 및 그 제조 방법과 카메라 - Google Patents

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KR20070088378A
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Abstract

적어도 암전류의 억제를 도모할 수 있는 고체 촬상 장치 및 그 제조 방법, 및 해당 고체 촬상 장치를 구비한 카메라를 제공한다. 본 실시 형태에 따른 고체 촬상 장치는, 기판(30)의 제1 면측에 배선층을 갖고, 기판(30)의 제2 면측으로부터 광을 수광한다. 해당 고체 촬상 장치는, 기판(30)에 형성되고, 전하 축적 영역(41)을 포함하는 수광부(31)와, 기판(30)의 제1 면 상이며 수광부(31)에 인접하여 배치되고, 수광부(31)에 축적된 신호 전하를 전송하는 전송 게이트(51)와, 기판(30)의 제1 면 상이며 수광부(31)에 포개져서 배치되고, 수광부(31)의 제1 면 근방의 포텐셜을 제어하는 제어 게이트(52)를 가진다.
암전류, 전하 축적, 수광부, 전송 게이트, 포텐셜

Description

고체 촬상 장치 및 그 제조 방법과 카메라{SOLID-STATE IMAGING DEVICE, METHOD FOR PRODUCING SAME, AND CAMERA}
도 1은 제1∼제6 실시 형태에 따른 고체 촬상 장치의 개략 구성도.
도 2는 화소부의 단위 화소의 회로도.
도 3은 고체 촬상 장치의 개략 단면도.
도 4는 제1 실시 형태에 따른 고체 촬상 장치에서의, 기판의 주요부 단면도.
도 5는 제1 실시 형태에 따른 고체 촬상 장치의 동작에서의 바이어스 예를 도시한 도면.
도 6은 제1 실시 형태에 따른 고체 촬상 장치의 제조의 일례를 도시한 공정 단면도.
도 7은 제1 실시 형태에 따른 고체 촬상 장치의 제조의 일례를 도시한 공정 단면도.
도 8은 제1 실시 형태에 따른 고체 촬상 장치의 제조의 다른 예를 도시한 공정 단면도.
도 9는 제1 실시 형태에 따른 고체 촬상 장치의 제조의 다른 예를 도시한 공정 단면도.
도 10은 카메라의 개략 구성을 도시한 도면.
도 11은 제2 실시 형태에 따른 고체 촬상 장치에서의, 기판의 주요부 단면도.
도 12는 제2 실시 형태에 따른 고체 촬상 장치의 동작에서의 바이어스 예를 도시한 도면.
도 13은 제3 실시 형태에 따른 고체 촬상 장치에서의, 기판의 주요부 단면도.
도 14는 제4 실시 형태에 따른 고체 촬상 장치에서의, 기판의 주요부 단면도.
도 15는 제4 실시 형태에 따른 고체 촬상 장치의 설명에 제공하는, 포토다이오드에 흡수되는 청광과 녹광의 흡수율의 시뮬레이션도.
도 16은 제4 실시 형태에 따른 고체 촬상 장치의 설명에 제공하는, 파장 450㎚에서의 포토다이오드에의 광의 흡수율의 강도 그래프의 도면.
도 17은 제4 실시 형태에 따른 고체 촬상 장치의 설명에 제공하는, 파장 550㎚에서의 포토다이오드에의 광의 흡수율의 강도 그래프의 도면.
도 18은 제4 실시 형태에 따른 고체 촬상 장치의 설명에 제공하는, 산화 실리콘막 두께 20㎚를 고정하고 투명 도전막(ITO막)의 막 두께를 변화하였을 때의 청광과 녹광의 흡수율을 도시하는 그래프.
도 19는 제4 실시 형태에 따른 고체 촬상 장치의 설명에 제공하는, 산화 실리콘막 두께 160㎚를 고정하고 ITO막 두께를 변화하였을 때의 청광과 녹광의 흡수율을 도시하는 그래프.
도 20은 제5 실시 형태에 따른 고체 촬상 장치에서의, 기판의 주요부 단면도.
도 21의 A∼D는 제4 실시 형태에 따른 고체 촬상 장치의 제조 방법의 실시 형태를 도시한 제조 공정도(그 1).
도 22의 E∼G는 제4 실시 형태에 따른 고체 촬상 장치의 제조 방법의 실시 형태를 도시한 제조 공정도(그 2).
도 23의 A∼D는 제5 실시 형태에 따른 고체 촬상 장치의 제조 방법의 실시 형태를 도시한 제조 공정도(그 1).
도 24의 E∼G는 제5 실시 형태에 따른 고체 촬상 장치의 제조 방법의 실시 형태를 도시한 제조 공정도(그 2).
도 25는 제6 실시 형태에 따른 고체 촬상 장치에서의, 기판의 주요부 단면도.
도 26은 제6 실시 형태에 따른 고체 촬상 장치의 설명에 제공하는, 산화 하프늄막을 이용하였을 때의 청, 녹의 포토다이오드에의 광의 흡수율을 나타내는 특성도.
도 27의 A, B는 열처리의 유무에 의한 산화 하프늄의 TEM 사진.
도 28은 산화 하프늄막을 이용한 MOS 커패시터의 Vfb의 열처리 시간 의존성을 도시하는 그래프.
도 29는 산화 하프늄막을 이용한 MOS 커패시터의 Vfb의 열처리 온도 의존성을 도시하는 그래프.
도 30의 A∼C는 제6 실시 형태에 따른 고체 촬상 장치의 제조 방법의 실시 형태를 도시한 제조 공정도(그 1).
도 31의 D∼E는 제6 실시 형태에 따른 고체 촬상 장치의 제조 방법의 실시 형태를 도시한 제조 공정도(그 2).
도 32의 F∼G는 제6 실시 형태에 따른 고체 촬상 장치의 제조 방법의 실시 형태를 도시한 제조 공정도(그 3).
<도면의 주요부분에 대한 부호의 설명>
11:화소부
12:수직 선택 회로
13:S/H·CDS 회로
14:수평 선택 회로
15:타이밍 제너레이터
16:AGC 회로
17:A/D 변환 회로
18:디지털 앰프
21:포토다이오드
22:전송 트랜지스터
23:증폭 트랜지스터
24:어드레스 트랜지스터
25:리세트 트랜지스터
26, 28, 29:구동 배선
27:수직 신호선
30:기판
31:수광부
32:절연막
33:차광막
33a:개구부
34:보호막
35:컬러 필터
36:온 칩 마이크로 렌즈
38:배선층
39:지지 기판
40:소자 분리 절연막
41:전하 축적 영역
42:p형 웰
43:정공 축적 영역
44:정공 축적 영역
45:플로팅 디퓨전
46:p형 영역
50:전극층
51:전송 게이트
52:제어 게이트
52-1:제1 제어 게이트
52-2:제2 제어 게이트
60:게이트 절연막
61:절연막
62:하드 마스크
62a:산화 실리콘막
62b:질화 실리콘막
63:사이드 월 절연막
64:매립 절연막
64a:산화 실리콘막
64b:질화 실리콘막
71:절연막(산화 실리콘막 또는 산질화 실리콘막)
72:절연막(산화 실리콘막 또는 산질화 실리콘막)
73:절연막(질화 실리콘막 또는 산화 하프늄막)
74:투명 도전막
75:절연막(산화 실리콘막)
76:평탄화막
77:배선
81:촬상 영역
82:주변 회로 영역
83:적층 절연막
92:마이너스의 고정 전하를 가지는 막인 결정화한 절연막
93:절연막(산화 실리콘막)
94:절연막(산화 실리콘막)
95:평탄화막
97:차광막
100:카메라
101:고체 촬상 장치
102:광학계
103:신호 처리 회로
[특허 문헌 1] 일본 특개 2003-31785호 공보
본 발명은, 고체 촬상 장치 및 그 제조 방법, 및 해당 고체 촬상 장치를 구비하는 카메라에 관한 것이다.
고체 촬상 장치, 예를 들면 CCD 이미지 센서나 CMOS 이미지 센서에서는, 수 광부인 포토다이오드 내의 결정 결함이나, 수광부와 그 위의 절연막의 계면에서의 계면 준위가 암전류의 발생원으로 되는 것이 알려져 있다. 그 중, 계면 준위에 기인한 암전류의 발생을 억제하는 방법으로서는, 매립형 포토다이오드 구조가 유효하다. 이 매립형 포토다이오드는, n형 반도체 영역을 형성하고, 이 n형 반도체 영역의 표면 즉 절연막과의 계면 근방에, 암전류 억제를 위한 얕고 불순물 농도가 짙은 p형 반도체 영역(정공 축적 영역)을 형성하여 구성된다. 그 매립형 포토다이오드의 제작 방법으로서는, p형 불순물로 되는 B나 BF2를 이온 주입하고, 어닐링하여, 포토다이오드를 구성하는 n형 반도체 영역과 절연막의 계면 근방에 p형 반도체 영역을 제작하는 것이 일반적이다.
그런데, 종래의 이온 주입법을 이용하여, 매립형 포토다이오드를 형성할 때에는, 불순물의 활성화를 위해서 700℃ 이상이라고 하는 고온의 열처리가 필요 불가결하다. 이 때문에, 400℃ 이하의 저온 프로세스에서는 이온 주입에 의한 p형 반도체 영역의 형성은 어렵다. 또한, 불순물의 확산을 억제하기 위해서, 고온에서의 장시간의 활성화를 피하고자 하는 경우에도, 이온 주입 및 어닐링을 실시하는 p형 반도체 영역의 형성 방법은 바람직하지 못하다.
한편, CMOS 이미지 센서에서는, 각 화소가, 포토다이오드와 읽어내기, 리세트, 증폭 등의 각종 트랜지스터를 포함하여 형성된다. 포토다이오드에 의해 광전 변환된 신호는, 해당 트랜지스터에 의해 처리된다. 각 화소의 상부에는 다층의 금속 배선을 포함하는 배선층이 형성된다. 배선층 상에는, 포토다이오드에 입사하는 광의 파장을 규정하는 컬러 필터나, 포토다이오드에 광을 집광하는 온 칩 렌즈가 형성된다.
상기한 CMOS 이미지 센서에서는, 화소의 상부의 배선에 의해 광이 차단되어, 각 화소의 감도가 저하하는 문제가 있었다. 또한, 이들 배선에서 반사된 광이 인접 화소에 입사하면, 혼색 등의 원인으로 된다. 이 때문에, 포토다이오드나 각종 트랜지스터를 형성한 실리콘 기판의 뒤쪽을 연마함으로써 박막화하고, 기판 이면측으로부터 광을 입사시켜 광전 변환하는 이면 조사형의 고체 촬상 장치가 제안되어 있다(특허 문헌 1 참조). 전술한 바와 같이, 암전류를 억제하기 위해서, 포토다이오드의 부위에는 얕고 짙은 p형 반도체 영역(정공 축적 영역)이 형성되어 있는데, 이면 조사형의 고체 촬상 장치의 경우, 이 정공 축적 영역은, 기판의 표면측 및 이면측에 형성된다(특허 문헌 1 참조).
그러나, 이온 주입에 의한 얕고 짙은 p형 반도체 영역의 형성에는 한계가 있다. 이 때문에, 암전류의 억제를 위해서 p형 반도체 영역의 불순물 농도를 더욱 높이려고 하면, p형 반도체 영역이 깊어진다. p형 반도체 영역이 깊어지면, 포토다이오드의 pn 접합이 전송 게이트로부터 멀어지기 때문에, 전송 게이트에 의한 읽어내기 능력이 저하할 우려가 있다.
본 발명은, 전술한 점을 감안하여, 그 목적은, 적어도 계면 준위에 기인한 암전류의 억제를 가능하게 한 고체 촬상 장치 및 그 제조 방법, 및 그 고체 촬상 장치를 구비한 카메라를 제공하는 것에 있다.
본 발명에 따른 고체 촬상 장치는, 기판의 제1 면측에 배선층을 갖고, 상기 기판의 제2 면측으로부터 광을 수광하는 고체 촬상 장치로서, 상기 기판에 형성되고, 제1 도전형 영역을 포함하는 수광부와, 상기 기판의 제1 면 상이며 상기 수광부에 인접하여 배치되고, 상기 수광부에 축적된 신호 전하를 전송하는 전송 게이트와, 상기 기판의 제1 면 상이며 상기 수광부에 포개져서 배치되고, 상기 수광부의 제1 면 근방의 포텐셜을 제어하는 제어 게이트를 가지는 것을 특징으로 한다.
본 발명에 따른 고체 촬상 장치의 제조 방법은, 기판의 제1 면측에 배선층을 갖고, 상기 기판의 제2 면측으로부터 광을 수광하는 고체 촬상 장치의 제조 방법으로서, 기판에 제1 도전형 영역을 포함하는 수광부를 형성하는 공정과, 상기 기판의 제1 면 상이며 상기 수광부에 인접하는 부위에, 전송 게이트를 형성하는 공정과, 상기 기판의 제1 면 상이며 상기 수광부에 포개지는 부위에, 제어 게이트를 형성하는 공정을 가지는 것을 특징으로 한다.
본 발명에 따른 카메라는, 기판의 제1 면측에 배선층을 갖고, 상기 기판의 제2 면측으로부터 광을 수광하는 고체 촬상 장치와, 상기 고체 촬상 장치의 상기 제2 면측에 입사광을 유도하는 광학계와, 상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 갖고, 상기 고체 촬상 장치는, 상기 기판에 형성되고, 제1 도전형 영역을 포함하는 수광부와, 상기 기판의 제1 면 상이며 상기 수광부에 인접하여 배치되고, 상기 수광부에 축적된 신호 전하를 전송하는 전송 게이트와, 상기 기판의 제1 면 상이며 상기 수광부에 포개져서 배치되고, 상기 수광부의 제1 면 근방의 포텐셜을 제어하는 제어 게이트를 가지는 것을 특징으로 한다.
상기한 본 발명에서는, 제어 게이트에 의해 수광부의 제1 면 근방의 포텐셜을 제어할 수 있기 때문에, 암전류의 발생이 억제된다. 또한, 수광부의 제1 도전형 영역 내로서, 제1 면 근방에 신호 전하가 축적되기 때문에, 전송 게이트에 의한 신호 전하의 읽어내기 능력이 향상된다.
본 발명에 따른 고체 촬상 장치는, 수광부의 수광면 상에 투명 도전막을 갖고, 상기 수광면과 상기 투명 도전막의 사이에 존재하는 절연막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 한다.
본 발명에 따른 고체 촬상 장치는, 수광부의 수광면 상에 투명 도전막을 갖고, 상기 수광면과 상기 투명 도전막의 사이에 존재하는 2종류 이상의 막으로 이루어지는 적층막 중 상기 수광면에 접하는 막은 산화 실리콘막이고, 상기 산화 실리콘막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 한다.
본 발명에 따른 고체 촬상 장치의 제조 방법은, 기판에 형성된 제1 도전형 영역을 포함하는 수광부의 수광면 상에 막 두께 50㎚ 이하의 절연막을 형성하는 공정과, 상기 절연막 상에 투명 도전막을 형성하는 공정을 가지는 것을 특징으로 한다.
본 발명에 따른 고체 촬상 장치의 제조 방법은, 기판에 형성된 제1 도전형 영역을 포함하는 수광부의 수광면 상에, 해당 수광면에 접하는 막 두께 50㎚ 이하의 산화 실리콘막을 포함하여 2종류 이상의 적층 절연막을 형성하는 공정과, 상기 적층 절연막 상에 투명 도전막을 형성하는 공정을 가지는 것을 특징으로 한다.
본 발명에 따른 카메라는, 고체 촬상 장치의 수광부에 입사광을 유도하는 광 학계와, 상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고, 상기 고체 촬상 장치는, 수광부의 수광면 상에 투명 도전막을 갖고, 상기 수광면과 상기 투명 도전막의 사이에 존재하는 절연막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 한다.
본 발명에 따른 카메라는, 고체 촬상 장치의 수광부에 입사광을 유도하는 광학계와, 상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고, 상기 고체 촬상 장치는, 수광부의 수광면 상에 투명 도전막을 갖고, 상기 수광면과 상기 투명 도전막의 사이에 존재하는 2종류 이상의 막으로 이루어지는 적층막 중 상기 수광면에 접하는 막은 산화 실리콘막이고, 상기 산화 실리콘막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 한다.
상기한 본 발명에서는, 투명 도전막에 의해 수광부의 수광면의 포텐셜을 제어할 수 있기 때문에, 암전류의 발생이 억제된다. 또한, 수광면과 투명 도전막의 사이에 존재하는 절연막의 막 두께, 혹은 적층 절연막이면, 그 수광면에 접하는 산화 실리콘막의 막 두께를 50㎚ 이하로 설정함으로써, 절연막과 투명 도전막으로 반사 방지막이 형성되어, 수광부에의 광 흡수율이 향상되고, 감도를 향상시킬 수 있다.
본 발명에 따른 고체 촬상 장치는, 수광부의 수광면 상에 마이너스의 고정 전하를 가지는 막이 형성되어 있는 것을 특징으로 한다. 마이너스의 고정 전하를 가지는 막으로서는, 바람직하게는 일부가 결정화한 절연막이다.
본 발명에 따른 카메라는, 고체 촬상 장치의 수광부에 입사광을 유도하는 광 학계와, 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고, 상기 고체 촬상 장치는, 수광부의 수광면 상에 마이너스의 고정 전하를 가지는 막이 형성되어 있는 것을 특징으로 한다.
상기한 본 발명에서는, 수광부의 수광면 상에 마이너스의 고정 전하를 가지는 막이 형성되어 있기 때문에, 수광부의 표면이 정공 축적 상태로 되어, 계면 준위에 기인한 암전류의 발생이 억제된다.
<발명을 실시하기 위한 최선의 형태>
이하에, 본 발명의 실시 형태에 대해서, 도면을 참조하여 설명한다.
(제1 실시 형태)
도 1은, 본 실시 형태에 따른 고체 촬상 장치의 개략 구성도이다.
고체 촬상 장치는, 화소부(11)와, 주변 회로부를 갖고, 이들이 동일한 반도체 기판 상에 탑재된 구성으로 되어 있다. 본 예에서는, 주변 회로부로서, 수직 선택 회로(12)와, S/H(샘플/홀드)·CDS(Correlated Double Sampling:상관 이중 샘플링) 회로(13)와, 수평 선택 회로(14)와, 타이밍 제너레이터(TG)(15)와, AGC(Automatic Gain Control) 회로(16)와, A/D 변환 회로(17)와, 디지털 앰프(18)를 가진다.
화소부(11)에는, 후술하는 단위 화소가 행렬 형상으로 다수 배치되고, 행 단위로 어드레스선 등이, 열 단위로 신호선 등이 각각 형성되어 있다.
수직 선택 회로(12)는, 화소를 행 단위로 차례로 선택하고, 각 화소의 신호를 수직 신호선을 통하여 화소열마다 S/H·CDS 회로(13)에 읽어낸다. S/H·CDS 회 로(13)는, 각 화소 열로부터 읽어내어진 화소 신호에 대하여, CDS 등의 신호 처리를 행한다.
수평 선택 회로(14)는, S/H·CDS 회로(13)에 유지되어 있는 화소 신호를 차례로 취출하고, AGC 회로(16)에 출력한다. AGC 회로(16)는, 수평 선택 회로(14)로부터 입력한 신호를 적당한 게인으로 증폭하고, A/D 변환 회로(17)에 출력한다.
A/D 변환 회로(17)는, AGC 회로(16)로부터 입력한 아날로그 신호를 디지털 신호로 변환하고, 디지털 앰프(18)에 출력한다. 디지털 앰프(18)는, A/D 변환 회로(17)로부터 입력한 디지털 신호를 적당하게 증폭하여, 패드(단자)로부터 출력한다.
수직 선택 회로(12), S/H·CDS 회로(13), 수평 선택 회로(14), AGC 회로(16), A/D 변환 회로(17) 및 디지털 앰프(18)의 각 동작은, 타이밍 제너레이터(15)로부터 출력되는 각종 타이밍 신호에 기초하여 행해진다.
도 2는, 화소부(11)의 단위 화소의 회로 구성의 일례를 도시한 도면이다.
단위 화소는, 광전 변환 소자로서 예를 들면 포토다이오드(21)를 갖고, 이 1개의 포토다이오드(21)에 대하여, 전송 트랜지스터(22), 증폭 트랜지스터(23), 어드레스 트랜지스터(24), 리세트 트랜지스터(25)의 4개의 트랜지스터를 능동 소자로서 가진다.
포토다이오드(21)는, 입사광을 그 광량에 따른 양의 전하(여기서는 전자)로 광전 변환한다. 전송 트랜지스터(22)는, 포토다이오드(21)와 플로팅 디퓨전(FD)의 사이에 접속되고, 구동 배선(26)을 통하여 그 게이트(전송 게이트)에 구동 신호가 공급됨으로써, 포토다이오드(21)로 광전 변환된 전자를 플로팅 디퓨전(FD)에 전송한다.
플로팅 디퓨전(FD)에는, 증폭 트랜지스터(23)의 게이트가 접속되어 있다. 증폭 트랜지스터(23)는, 어드레스 트랜지스터(24)를 통하여 수직 신호선(27)에 접속되고, 화소부 외의 정전류원(I)과 소스 팔로워를 구성하고 있다. 그리고, 구동 배선(28)을 통하여 어드레스 신호가 어드레스 트랜지스터(24)의 게이트에 공급되고, 해당 어드레스 트랜지스터(24)가 온하면, 증폭 트랜지스터(23)는 플로팅 디퓨전(FD)의 전위를 증폭하여 그 전위에 따른 전압을 수직 신호선(27)에 출력한다. 수직 신호선(27)을 통하여, 각 화소로부터 출력된 전압은 S/H·CDS 회로(13)에 출력된다.
리세트 트랜지스터(25)는, 전원(Vdd)과 플로팅 디퓨전(FD)의 사이에 접속되고, 구동 배선(29)을 통하여 그 게이트에 리세트 신호가 공급됨으로써, 플로팅 디퓨전(FD)의 전위를 전원(Vdd)의 전위로 리세트한다. 이들 동작은, 전송 트랜지스터(22), 어드레스 트랜지스터(24) 및 리세트 트랜지스터(25)의 각 게이트가 행 단위로 접속되어 있기 때문에, 1행분의 각 화소에 대해서 동시에 행해진다.
도 3은, 고체 촬상 장치의 화소부 및 주변 회로부에서의 개략 단면도이다. 본 실시 형태에 따른 고체 촬상 장치는, 배선층(38)이 형성된 제1 면측과는 반대측의 제2 면측으로부터 광을 수광한다.
기판(30)은, 예를 들면 n형의 실리콘 기판으로 이루어지고, 본 발명의 기판에 상당한다. 기판(30)에는, 단위 화소를 구성하는 복수의 수광부(31)가 형성되어 있다. 수광부(31)는, 도 2에 도시한 포토다이오드(21)에 상당한다. 수광부(31)는, 기판(30) 내의 pn 접합에 의해 구성된다. 기판(30)은, 이면으로부터 광을 입사할 수 있도록, 실리콘 웨이퍼를 박막화함으로써 형성된다. 기판(30)의 두께는, 고체 촬상 장치의 종류에도 의존하지만, 가시광용의 경우에는 2∼6㎛이고, 근적외선용에서는 6∼10㎛로 된다.
기판(30)의 제2 면측(이면측, 광 입사측)에는, 산화 실리콘으로 이루어지는 절연막(32)을 통하여, 차광막(33)이 형성되어 있다. 차광막(33)에는, 수광부(31)의 부위에 개구부(33a)가 형성되어 있다. 차광막(33) 상에는, 질화 실리콘으로 이루어지는 보호막(34)이 형성되어 있다.
보호막(34) 상에는, 원하는 파장 영역의 광만을 통과시키는 컬러 필터(35)가 형성되어 있다. 또한, 컬러 필터(35) 상에는, 입사광을 수광부(31)에 집광시키는 마이크로 렌즈(36)가 형성되어 있다.
기판(30)의 제1 면측에는, 각종 트랜지스터가 형성된다. 도시하지는 않지만, 기판(30)의 화소부에는, 도 2에 도시한 트랜지스터(22∼25)가 형성된다. 또한, 도시하지는 않지만, 기판(30)의 주변 회로부에는 p웰 및 n웰이 형성되어 있고, 이들 웰에 CMOS 회로가 형성되어 있다.
기판(30)의 제1 면(표면) 상에는, 다층의 금속 배선을 포함하는 배선층(38)이 형성되어 있다. 배선층(38) 상에는, 도시하지 않은 접착층을 개재하여 지지 기판(39)이 형성되어 있다. 지지 기판(39)은, 기판(30)의 강도를 보강하기 위해서 형성된다. 지지 기판(39)은, 예를 들면 실리콘 기판으로 이루어진다.
도 4는, 기판(30)의 화소부의 주요부 단면도이다.
수광부(31)의 부위에는, 기판(30)에 n형의 전하 축적 영역(제1 도전형 영역)(41)이 형성되어 있다. 전하가 축적하는 부위를 제1 면측에 가깝게 하기 위해서, 제1 면측으로 감에 따라서 불순물 농도가 높아지도록, 전하 축적 영역(41)이 형성되어 있는 것이 바람직하다. 또한, 입사광을 효율적으로 받아들이기 위해서, 제2 면측으로 감에 따라서 면적이 커지도록, 전하 축적 영역(41)을 형성하여도 된다.
기판(30) 내로서, 전하 축적 영역(41)의 주위에는, p형 웰(42)이 형성되어 있다. 기판(30)의 제2 면측에는, 얕은 p형의 정공 축적 영역(제2 도전형 영역)(43)이 화소부의 전체면에 형성되어 있다. 기판(30)의 제1 면측이며, 수광부(31)의 부위에는, 얕은 p형의 정공 축적 영역(제2 도전형 영역)(44)이 형성되어 있다. 전하 축적 영역(41)에 대하여 제1 면측 및 제2 면측에 정공 축적 영역(43, 44)이 형성되어 있음으로써, 매립 포토다이오드로 이루어지는 수광부(31)가 구성된다.
기판(30)의 제1 면측에는, 산화 실리콘으로 이루어지는 소자 분리 절연막(40)이 형성되어 있다. 기판(30)의 제1 면측에는, n형의 플로팅 디퓨전(FD)(45)이 형성되어 있다. 플로팅 디퓨전(45)과 전하 축적 영역(41)의 사이에는, p형 영역(46)이 형성되어 있고, 양자는 전기적으로 분리되어 있다.
기판(30)의 제1 면 상에는, 도시하지 않은 게이트 절연막을 개재하여, 전송 트랜지스터(22)의 전송 게이트(51)가 형성되어 있다. 전송 게이트(51)는, 수광부(31)에 인접하여 배치되어 있고, p형 영역(46) 상에 형성되어 있다. 전송 게이 트(51)는, 예를 들면 폴리실리콘으로 이루어진다.
기판(30)의 제1 면 상에는, 도시하지 않은 게이트 절연막을 개재하여, 제어 게이트(52)가 형성되어 있다. 제어 게이트(52)는, 수광부(31)의 전체면에 포개져서 배치되어 있다. 제어 게이트(52)는, 예를 들면 폴리실리콘으로 이루어진다. 가공성 및 저항의 관점으로부터, 제어 게이트(52)의 막 두께는, 전송 게이트(51)와 동일한 정도로 하는 것이 바람직하다. 광은 제2 면측으로부터 입사되기 때문에, 수광부(31)의 제1 면측에 제어 게이트(52)가 존재하여도, 광을 차단하는 경우는 없다.
도시하지는 않지만, 화소 내의 전송 트랜지스터(22) 이외의 트랜지스터(도 2의 증폭 트랜지스터(23), 어드레스 트랜지스터(24), 리세트 트랜지스터(25))는, 기판(30)의 제1 면측에서의 p형 웰(42) 상에 형성되어 있다.
다음으로, 본 실시 형태에 따른 고체 촬상 장치의 동작에 대해서, 도 4 및 도 5를 참조하여 설명한다. 도 5는, 고체 촬상 장치의 동작에서의 바이어스 예를 도시한 도면이다.
전하 축적 기간에서는, 도면 중 화살표로 나타내는 방향으로부터 입사한 광은, 기판(30)의 수광부(포토다이오드)(31)에 의해 광전 변환되어, 입사 광량에 따른 신호 전하가 발생한다. 신호 전하는, 전하 축적 영역(41) 내를 드리프트하여, 전하 축적 영역(41) 내로서 정공 축적 영역(44) 부근에 축적된다. 전하 축적 기간에서는, 전송 게이트(51)에는 부전압이 인가되어 있고, 전송 트랜지스터(22)는 오프 상태로 되어 있다. 또한, 제어 게이트(52)에는, 부전압이 인가되어 있다. 이 때문에, 정공이 기판(30)의 계면(제1 면) 부근에 축적되어, 암전류가 저감된다.
제어 게이트(52)에 인가하는 부전압은, 제어 게이트(52) 하의 불순물 농도, 게이트 산화막 두께 등에 따라 상이하다. 예를 들면 0.25㎛ 세대의 프로세스에서, 1×1016/㎤의 p형 불순물 농도를 가지는 정공 축적 영역(44)을 형성한 경우에는, -1V 정도를 인가하면, 암전류의 발생은 충분히 억제할 수 있다.
읽어내기 시에는, 전송 게이트(51)에 정전압이 인가되고, 전송 트랜지스터(22)가 온 상태로 된다. 그 결과, 수광부(31)에 축적된 신호 전하는, 플로팅 디퓨전(45)에 전송된다. 정전압은, 예를 들면, 전원 전압(3.3V 혹은 2.7V)으로 동일하다.
읽어내기 시에, 기본적으로 제어 게이트(52)에는, 축적시와 동일한 부전압(예를 들면 -1V)이 인가된다. 단, 읽어내기 시에, 제어 게이트(52)에, 일시적으로 +1V 정도의 정전압을 인가하여도 된다. 이 경우에는, 축적된 신호 전하가 제1 면측에 근접하기 때문에, 전송 게이트(51)에 의한 읽어내기 능력을 향상시킬 수 있다. 또한, 읽어내기에 필요로 하는 기간은, 축적 기간에 비해서 매우 짧기 때문에, 제어 게이트(52)에 정전압을 인가하는 것에 의해 발생하는 암전류는 적다.
전송된 신호 전하의 양에 따라서, 플로팅 디퓨전(45)의 전위가 변화된다. 플로팅 디퓨전(45)의 전위는, 증폭 트랜지스터(23)에 의해 증폭되고, 그 전위에 따른 전압이 수직 신호선(27)에 출력된다(도 2 참조).
리세트시에는, 리세트 트랜지스터(25)의 게이트에 정전압이 인가되어, 플로 팅 디퓨전(45)은 전원(Vdd)의 전압으로 리세트된다. 이 때, 전송 게이트(51)에 부전압이 인가되어 있고, 전송 트랜지스터(22)는 오프 상태로 되어 있다. 또한, 제어 게이트(52)에는, 부전압이 인가되어 있다.
상기한 신호 전하의 축적 동작, 읽어내기 동작, 리세트 동작이 반복해서 행해진다.
다음으로, 상기한 고체 촬상 장치의 제조 방법에 대해서 설명한다. 본 실시 형태에서는, 전송 게이트(51)와 제어 게이트(52)를 동시에 형성하는 예에 대해서 설명한다.
도 6의 (a)에 도시한 바와 같이, 기판(30)에, STI(Shallow Trench Isolation) 기술에 의해 소자 분리 절연막(40)을 형성한 후, 이온 주입법에 의해, n형의 전하 축적 영역(41), p형 웰(42), p형의 정공 축적 영역(44), p형 영역(46)을 형성한다. 또한, 각 영역의 형성 순서에 한정은 없다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 열산화법에 의해, 기판(30) 상에, 산화 실리콘으로 이루어지는 게이트 절연막(60)을 형성한다. 계속해서, 게이트 절연막(60) 상에, CVD법에 의해 폴리실리콘으로 이루어지는 전극층(50)을 형성한다. 폴리실리콘의 막 두께는 100㎚∼300㎚이고, 폴리실리콘에의 불순물의 도입은 성막시에 행한다.
다음으로, 도 7의 (a)에 도시한 바와 같이, 레지스트 마스크를 이용하여 전극층(50)을 에칭하여, 전송 게이트(51) 및 제어 게이트(52)를 형성한다. 이 때, 화소부의 다른 트랜지스터(도 2 참조)의 게이트도 동시에 형성된다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 전체면에 산화 실리콘 혹은 질화 실리콘을 퇴적시켜, 전송 게이트(51) 및 제어 게이트(52) 사이의 갭에 절연막(61)을 매립한다.
이상에 의해, 전송 게이트(51) 및 제어 게이트(52)가 형성된다. 게이트 형성 후의 프로세스에 대해서, 도 3을 참조하여 설명한다. 기판(30)의 제1 면측에, 절연막의 형성 및 배선의 형성을 반복함으로써, 배선층(38)을 형성한다. 그 후, 배선층(38) 상에 지지 기판(39)을 접착한다.
계속해서, 기판(30)의 이면(제2 면측)을 CMP에 의해 연마하여, 기판(30)을 박막화한다. 계속해서, 이온 주입 및 활성화 어닐링을 실시하고, 기판(30)의 제2 면에 p형의 정공 축적 영역(43)(도 4 참조)을 형성한다. 또한 상기 활성화 어닐링은, 배선층의 형성 후에 행하기 때문에, 배선의 내열성을 초과하지 않을 필요가 있다. 그것을 실현하기 위해서는, 배선층까지 열의 영향이 닿지 않는 레이저 어닐링을 이용하는 것이 바람직하다.
그 후, 기판(30) 상에, CVD법에 의해 산화 실리콘으로 이루어지는 절연막(32)을 형성하고, 절연막(32) 상에 차광막(33)을 패턴 가공한다. 차광막(33) 상에, CVD법에 의해 질화 실리콘으로 이루어지는 보호막(34)을 형성하고, 컬러 필터(35) 및 마이크로 렌즈(36)를 형성한다.
이상에 의해, 본 실시 형태에 따른 이면 조사형의 고체 촬상 장치가 제조된다.
전송 게이트(51)와 제어 게이트(52)를 단층으로 형성하는 다른 예에 대해서, 도 8 및 도 9를 참조하여 설명한다. 도 8, 9에서는, 기판 구조를 생략하고 있다.
우선, 앞과 마찬가지로 하여, 기판(30)에, STI(Shallow Trench Isolation) 기술에 의해 소자 분리 절연막(40)을 형성한 후, 이온 주입법에 의해, n형의 전하 축적 영역(41), p형 웰(42), p형의 정공 축적 영역(44), p형 영역(46)을 형성한다(도 6의 (a) 참조). 또한, 각 영역의 형성 순서에 한정은 없다.
다음으로, 도 8의 (a)에 도시한 바와 같이, 기판(30) 상에 열산화법에 의해 산화 실리콘으로 이루어지는 게이트 절연막(60)을 형성하고, 게이트 절연막(60) 상에 CVD법에 의해, 폴리실리콘으로 이루어지는 전극층(50)을 형성한다. 폴리실리콘의 막 두께는 100㎚∼300㎚이고, 폴리실리콘에의 불순물의 도입은 성막시에 행한다. 계속해서, 전극층(50) 상에, CVD법에 의해 산화 실리콘막(62a) 및 질화 실리콘막(62b)을 퇴적하여, 산화 실리콘막(62a) 및 질화 실리콘막(62b)으로 이루어지는 하드 마스크(62)를 형성한다.
다음으로, 도 8의 (b)에 도시한 바와 같이, 리소그래피 기술에 의해 형성한 레지스트 마스크를 이용하여, 하드 마스크(62)를 패터닝한다. 이에 의해, 하드 마스크(62)에는 폭(W1)의 개구가 형성된다. 폭(W1)의 최소값은, 리소그래피의 해상 한계로 결정된다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 하드 마스크(62)의 개구의 측벽에 사이드 월 절연막(63)을 형성한다. 사이드 월 절연막(63)은, 하드 마스크(62)의 개구 내를 포함하는 전체면에, CVD법에 의해 산화 실리콘막을 퇴적하고, 해당 산화 실리콘막을 에치백함으로써 형성된다. 사이드 월 절연막(63)에 의해, 리소그 래피의 해상 한계로 결정되는 폭(W1)보다도 좁은 폭(W2)의 개구부가 얻어진다.
다음으로, 도 9의 (a)에 도시한 바와 같이, 하드 마스크(62) 및 사이드 월 절연막(63)을 이용하여 전극층(50)을 드라이 에칭하여, 전송 게이트(51) 및 제어 게이트(52)를 형성한다. 제어 게이트(52) 및 제어 게이트(52)의 갭은, 폭(W2)과 거의 동일하다. 필요에 따라, 전송 게이트(51)와 제어 게이트(52)의 사이에서의 기판(30)에 이온 주입을 행한다.
다음으로, 도 9의 (b)에 도시한 바와 같이, 전송 게이트(51) 및 제어 게이트(52)의 갭부를 포함하는 전체면에, CVD법에 의해 산화 실리콘막(64a) 및 질화 실리콘막(64b)을 차례로 퇴적하여, 매립 절연막(64)을 형성한다.
다음으로, 도 9의 (c)에 도시한 바와 같이, 하드 마스크(62) 상의 매립 절연막(64)을 에치백하여, 전송 게이트(51) 및 제어 게이트(52)의 갭부에만 매립 절연막(64)을 남긴다.
이후의 공정으로서는, 앞에 기재한 바와 같다. 또한, 본 실시 형태에서는, 전송 게이트(51) 및 제어 게이트(52)를 단층으로 형성하는 방법을 예로 설명하였으나, 그 형성 방법에 한정은 없다. 예를 들면, 제어 게이트(52)를 형성한 후, 산화에 의해 제어 게이트(52)의 표면에 산화 실리콘막을 형성하고, 그 후 전송 게이트(51)를 형성하여도 된다. 혹은, 전송 게이트(51)를 먼저 형성하고, 산화에 의해 전송 게이트(51)의 측벽에 산화 실리콘막을 형성한 후에, 제어 게이트(52)를 형성하여도 된다. 전송 게이트(51)를 먼저 형성하는 경우에는, 전송 게이트(51)를 이온 주입 마스크로 하여, 정공 축적 영역(44)을 형성하여도 된다.
도 10은, 상기한 고체 촬상 장치가 이용되는 카메라의 개략 구성도이다.
카메라(100)는, 상기한 고체 촬상 장치(101)와, 광학계(102)와, 신호 처리 회로(103)를 가진다. 본 발명의 카메라는, 고체 촬상 장치(101), 광학계(102) 및 신호 처리 회로(103)가 모듈화한 카메라 모듈의 형태를 포함한다.
광학계(102)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(101)의 촬상면 상에 결상시킨다. 이에 의해, 고체 촬상 장치(101)의 수광부(31)에서, 입사광은 입사광량에 따른 신호 전하로 변환되고, 수광부(31)에서, 일정 기간 해당 신호 전하가 축적된다.
신호 처리 회로(103)는, 고체 촬상 장치(101)의 출력 신호에 대하여 다양한 신호 처리를 실시하여 영상 신호로서 출력한다.
다음으로, 상기한 본 실시 형태에 따른 고체 촬상 장치 및 그 제조 방법, 및 카메라의 효과에 대해서 설명한다.
본 실시 형태에 따른 고체 촬상 장치에서는, 기판(30)의 제1 면 상에, 수광부(31)에 포개져서 제어 게이트(52)가 배치되어 있다. 이 제어 게이트(52)에 부전압을 인가함으로써, 기판(30)의 제1 면 부근에 정공이 축적되어, 암전류가 저감된다.
그 결과, 정공 축적 영역(44)의 p형 불순물 농도를 낮추어도 암전류를 억제할 수 있기 때문에, 수광부(31)의 pn 접합을 제1 면측에 가깝게 할 수 있으므로, 전송 게이트(51)의 읽어내기 능력을 향상시킬 수 있다. 읽어내기 가능한 신호 전하량을 증가시킬 수 있기 때문에, 다이내믹 레인지를 향상시킬 수 있다.
종래, 암전류를 억제하기 위해서는, 정공 축적 영역(44)의 p형 불순물 농도를 1×1018/㎤ 정도까지 높일 필요가 있었지만, 본 실시 형태에서는, 정공 축적 영역(44)의 p형 불순물 농도를 1×1016/㎤ 정도까지 내릴 수 있다. 또한, 정공 축적 영역(44)의 불순물 농도를 더욱 내리고자 하는 경우에는, 제어 게이트(52)에 인가할 부전압을 더 크게 하면 된다.
상기한 본 실시 형태에 따른 고체 촬상 장치의 제조 방법에 따르면, 전송 게이트(51) 및 제어 게이트(52)를 구비한 고체 촬상 장치를 제조할 수 있다. 특히 전송 게이트(51)와 제어 게이트(52)를 동시에 형성하는 경우에는, 제조 공정의 증가를 억제하면서, 상기한 고체 촬상 장치를 제조할 수 있다.
상기한 고체 촬상 장치를 구비함으로써, 암전류의 억제 및 다이내믹 레인지의 확대를 도모한 카메라를 실현할 수 있다.
(제2 실시 형태)
도 11은, 제2 실시 형태에 따른 고체 촬상 장치에서의, 기판(30)의 화소부의 주요부 단면도이다. 또한, 제1 실시 형태와 동일한 구성 요소에는, 동일한 부호를 붙이고 있고, 그 설명은 생략한다.
기판(30)의 제1 면 상에는, 도시하지 않은 게이트 절연막을 개재하여, 2개의 제어 게이트(52-1, 52-2)가 형성되어 있다. 전송 게이트(51)측으로부터 제1 제어 게이트(52-1), 제2 제어 게이트(52-2)의 순으로 배치되어 있다. 제어 게이트(52-1, 52-2)는, 수광부(31)에 포개져서 배치되어 있다. 제어 게이트(52-1, 52-2)는, 예를 들면 폴리실리콘으로 이루어진다. 가공성 및 저항의 관점으로부터, 제어 게이트(52-1, 52-2)의 막 두께는, 전송 게이트(51)와 동일한 정도로 하는 것이 바람직하다. 광은 제2 면측으로부터 입사되기 때문에, 수광부(31)의 제1 면측에 제어 게이트(52-1, 52-2)가 존재하여도, 광을 차단하는 경우는 없다. 또한, 수광부(31) 상에 3개 이상의 제어 게이트가 배치되어 있어도 된다.
상기한 고체 촬상 장치는, 제1 실시 형태와 마찬가지로 하여 제작된다. 예를 들면, 제1 실시 형태와 마찬가지로, 전송 게이트(51), 제어 게이트(52-1, 52-2)를 동시에 형성하여도 된다. 혹은, 제1 제어 게이트(52-1)를 형성한 후, 산화에 의해 제1 제어 게이트(52-1)의 표면에 산화 실리콘막을 형성하고, 그 후, 제1 제어 게이트(52-1)의 양측에 전송 게이트(51) 및 제2 제어 게이트(52-2)를 형성하여도 된다.
다음으로, 본 실시 형태에 따른 고체 촬상 장치의 동작에 대해서, 도 11 및 도 12를 참조하여 설명한다. 도 12는, 고체 촬상 장치의 동작에서의 바이어스 예를 도시한 도면이다.
전하 축적 기간에서는, 도면 중 화살표로 나타내는 방향으로부터 입사한 광은, 기판(30)의 수광부(포토다이오드)(31)에 의해 광전 변환되어, 입사광량에 따른 신호 전하가 발생한다. 신호 전하는, 전하 축적 영역(41) 내를 드리프트하여, 전하 축적 영역(41) 내로서 정공 축적 영역(44) 부근에 축적된다. 전하 축적 기간에서는, 전송 게이트(51)에는 부전압이 인가되어 있고, 전송 트랜지스터(22)는 오프 상태로 되어 있다. 또한, 제1 제어 게이트(52-1) 및 제2 제어 게이트(52-2)에는, 부전압이 인가되어 있다. 이 때문에, 정공이 기판(30)의 계면(제1 면) 부근에 축적되어, 암전류가 저감된다.
제1 제어 게이트(52-1) 및 제2 제어 게이트(52-2)에 인가하는 부전압은, 제어 게이트(52) 하의 불순물 농도, 게이트 산화막 두께 등에 따라 상이하다. 예를 들면 0.25㎛ 세대의 프로세스에서, 1×1016/㎤의 p형 불순물 농도를 가지는 정공 축적 영역(44)을 형성한 경우에는, -1V 정도의 바이어스가 있으면, 암전류의 발생은 충분히 억제할 수 있다. 신호 전하는, 전하 축적 영역(41) 내로서 정공 축적 영역(44) 부근에 축적된다.
읽어내기 시(읽어내기 1)에는, 우선, 제1 제어 게이트(52-1)에 정전압(예를 들면, +1V 정도)이 인가된다. 이에 의해, CCD와 마찬가지의 원리로, 전하 축적 영역(41) 내의 신호 전하는, 제1 제어 게이트(52-1) 하에 모인다.
다음으로, 전송 게이트(51)에 정전압이 인가되고, 제1 제어 게이트(52-1)에 부전압이 인가된다(읽어내기 2 참조). 이에 의해, 전송 트랜지스터(22)가 온 상태로 되고, 제1 제어 게이트(52-1) 하에 모아진 신호 전하는, 플로팅 디퓨전(45)에 전송된다. 전송 게이트(51)에 인가하는 정전압은, 예를 들면, 전원 전압(3.3V 혹은 2.7V)과 동일하다. 이 때, 제1 제어 게이트(52-1)에 부전압을 인가함으로써, 기판(30)에 수평 방향으로 전계가 가해지기 때문에, 신호 전하는 플로팅 디퓨전(45)에 효율적으로 전송된다.
전송된 신호 전하의 양에 따라서, 플로팅 디퓨전(45)의 전위가 변화된다. 플로팅 디퓨전(45)의 전위는, 증폭 트랜지스터(23)에 의해 증폭되고, 그 전위에 따른 전압이 수직 신호선(27)에 출력된다(도 2 참조).
리세트시에는, 리세트 트랜지스터(25)의 게이트에 정전압이 인가되어, 플로팅 디퓨전(45)은 전원(Vdd)의 전압으로 리세트된다. 이 때, 전송 게이트(51)에 부전압이 인가되어 있고, 전송 트랜지스터(22)는 오프 상태로 되어 있다. 또한, 제어 게이트(52-1, 52-2)에는, 부전압이 인가되어 있다.
상기한 신호 전하의 축적 동작, 읽어내기 동작, 리세트 동작이 반복하여 행해진다.
본 실시 형태에서는, 수광부(31) 상에 복수의 제어 게이트(52-1, 52-2)를 형성하고, 제1 제어 게이트(52-1)와 전송 게이트(51)를 순차적으로 온/오프해 감으로써, 기판(30)에 수평 방향으로 전계를 발생시켜, 전하를 효율적으로 전송할 수 있다.
종래, 전하를 효율적으로 읽어내는 관점으로부터, 기판(30)에 수평 방향으로 전계를 발생시키는 경우에는, 전하 축적 영역(41)의 불순물 농도를 수평 방향으로 변화시킬 필요가 있었다. 이 경우에는, 전하 축적 영역(41)의 불순물 농도가 옅은 영역에서, 전위 웰이 얕아지기 때문에, 축적 전하량이 감소한다. 그 결과, 다이내믹 레인지의 감소로 이어진다. 본 실시 형태의 경우에는, 수평 방향으로 농도 구배를 형성할 필요가 없어지기 때문에, 다이내믹 레인지의 감소는 없다. 본 실시 형태는, 특히 화소 사이즈가 큰 고체 촬상 장치에 유효하다.
상기한 고체 촬상 장치의 제조 방법에 따르면, 전송 게이트(51) 및 제어 게 이트(52-1, 52-2)를 구비한 고체 촬상 장치를 제조할 수 있다. 특히 전송 게이트(51)와 제어 게이트(52-1, 52-2)를 동시에 형성하는 경우에는, 제조 공정의 증가를 억제하면서, 상기한 고체 촬상 장치를 제조할 수 있다.
상기한 고체 촬상 장치를 구비함으로써, 암전류의 억제 및 다이내믹 레인지의 확대를 도모한 카메라를 실현할 수 있다.
(제3 실시 형태)
도 13은, 제3 실시 형태에 따른 고체 촬상 장치에서의, 기판(30)의 화소부의 주요부 단면도이다. 또한, 제1 실시 형태와 동일한 구성 요소에는, 동일한 부호를 붙이고 있고, 그 설명은 생략한다.
기판(30)의 제1 면 상에는, 도시하지 않은 게이트 절연막을 개재하여, 제어 게이트(52)가 형성되어 있다. 본 실시 형태에서는, 제어 게이트(52)는, 수광부(31)의 일부만을 피복하고 있다. 제어 게이트(52) 하에는 정공 축적 영역(44)은 형성되어 있지 않다. 그 결과, 전송 게이트(51)측으로부터 제어 게이트(52)만이 배치된 영역과, 정공 축적 영역(44)만이 배치된 영역이 형성되어 있다. 단, 정공 축적 영역(44)은 수광부(31)의 전체면에 형성되어 있어도 된다. 또한, 제어 게이트(52)와 정공 축적 영역(44)의 배치를 반대로 하여도 된다.
상기한 고체 촬상 장치는, 제1 실시 형태와 마찬가지로 하여 제작된다. 예를 들면, 제1 실시 형태와 마찬가지로, 전송 게이트(51) 및 제어 게이트(52)를 동시에 형성하여도 된다. 혹은, 제어 게이트(52)를 형성한 후, 산화에 의해 제어 게이트(52)의 표면에 산화 실리콘막을 형성하고, 그 후 전송 게이트(51)를 형성하여 도 된다. 혹은, 전송 게이트(51)를 먼저 형성하고, 산화에 의해 전송 게이트(51)의 측벽에 산화 실리콘막을 형성한 후에, 제어 게이트(52)를 형성하여도 된다. 정공 축적 영역(44)은, 전송 게이트(51) 및 제어 게이트(52)의 전에 형성하여도 되고, 혹은 전송 게이트(51) 및 제어 게이트(52)를 마스크로 한 이온 주입에 의해 형성하여도 된다.
다음으로, 본 실시 형태에 따른 고체 촬상 장치의 동작에 대해서, 도 13을 참조하여 설명한다. 고체 촬상 장치의 동작에서의 바이어스 예는 제1 실시 형태와 마찬가지이다(도 5 참조).
전하 축적 기간에서는, 도면 중 화살표로 나타내는 방향으로부터 입사한 광은, 기판(30)의 수광부(포토다이오드)(31)에 의해 광전 변환되어, 입사 광량에 따른 신호 전하가 발생한다. 신호 전하는, 전하 축적 영역(41) 내를 드리프트하여, 전하 축적 영역(41)의 제1 면측에 축적된다. 전하 축적 기간에서는, 전송 게이트(51)에는 부전압이 인가되어 있고, 전송 트랜지스터(22)는 오프 상태로 되어 있다. 또한, 제어 게이트(52)에는, 부전압이 인가되어 있다. 정공 축적 영역(44) 및 제어 게이트(52)에 의해, 수광부(31)의 제1 면 부근에 정공이 축적되기 때문에, 암전류가 저감된다.
읽어내기 시에는, 전송 게이트(51)에 정전압이 인가되고, 전송 트랜지스터(22)가 온 상태로 된다. 그 결과, 수광부(31)에 축적된 신호 전하는, 플로팅 디퓨전(45)에 전송된다. 전송 게이트(51)에 인가되는 정전압은, 예를 들면, 전원 전압(3.3V 혹은 2.7V)과 동일하다.
읽어내기 시에, 제어 게이트(52)에는, 기본적으로 축적시와 동일한 부전압(예를 들면 -1V)이 인가된다. 단, 읽어내기 시에, 제어 게이트(52)에, 일시적으로 +1V 정도의 정전압을 인가하여도 된다. 이 경우에는, 신호 전하가 제1 면측에 근접하기 때문에, 전송 게이트(51)에 의한 읽어내기 능력을 향상시킬 수 있다. 또한, 읽어내기에 필요로 하는 기간은, 축적 기간에 비해서 매우 짧기 때문에, 제어 게이트(52)에 정전압을 인가함으로써 발생하는 암전류는 적다.
전송된 신호 전하의 양에 따라서, 플로팅 디퓨전(45)의 전위가 변화된다. 플로팅 디퓨전(45)의 전위는, 증폭 트랜지스터(23)에 의해 증폭되고, 그 전위에 따른 전압이 수직 신호선(27)에 출력된다(도 2 참조).
리세트시에는, 리세트 트랜지스터(25)의 게이트에 정전압이 인가되어, 플로팅 디퓨전(45)은 전원(Vdd)의 전위로 리세트된다. 이 때, 전송 게이트(51)에 부전압이 인가되어 있고, 전송 트랜지스터(22)는 오프 상태로 되어 있다. 또한, 제어 게이트(52)에는, 부전압이 인가되어 있다.
상기한 신호 전하의 축적 동작, 읽어내기 동작, 리세트 동작이 반복하여 행해진다.
상기한 본 실시 형태에 따른 고체 촬상 장치에 따르면, 수광부(31)의 일부에만 포개지도록 제어 게이트(52)를 형성한 경우에도, 제1 실시 형태와 마찬가지의 효과, 즉, 암전류의 저감과 읽어내기 능력의 향상을 도모할 수 있다. 또한, 제어 게이트(52)를 형성함으로써, 수광부(31)의 일부에만 정공 축적 영역(44)을 형성할 수 있다.
수광부(31)의 일부에만 정공 축적 영역(44)을 형성하는 경우에는, 전송 게이트(51, 52)를 마스크로 한 이온 주입에 의해, 제어 게이트(52)에 대하여 자기 정합으로 정공 축적 영역(44)을 형성할 수 있다. 또한, 수광부(31)의 전체면에 정공 축적 영역(44)을 형성하여도 된다.
상기한 고체 촬상 장치를 구비함으로써, 암전류의 억제 및 다이내믹 레인지의 확대를 도모한 카메라를 실현할 수 있다.
전술한 바와 같이, 제1 내지 제3 실시 형태에 따르면, 암전류의 억제와, 신호 전하의 읽어내기 능력 향상을 도모한 고체 촬상 장치 및 카메라를 실현할 수 있다.
(제4 실시 형태)
도 14는, 제4 실시 형태에 따른 고체 촬상 장치에서의, 화소부의 주요부 단면도이다. 본 실시 형태도 이면 조사형의 고체 촬상 장치로서, 제1 실시 형태와 동일한 구성 요소에는, 동일한 부호를 붙이고 있고, 그 설명은 생략한다.
본 실시 형태에 따른 고체 촬상 장치는, 광전 전환부로 되는 포토다이오드로 구성된 수광부(31)의 수광면 상, 즉 포토다이오드를 구성하는 제1 도전형 영역(n형의 전하 축적 영역)(41)의 수광면 상에 단층의 절연막(71)을 개재하여 투명 도전막(74)을 형성하고, 이 투명 도전막(74)에 부전압을 인가하도록 구성된다. 이 투명 도전막(74)은, 수광부 표면의 포텐셜을 제어하는 제어 게이트로 된다. 투명 도전막(74) 상에는 절연막의 예를 들면 산화 실리콘막(75)을 통하여 평탄화막(76)이 형성되고, 평탄화막(76) 상에 컬러 필터(35), 그 위에 온 칩 마이크로 렌즈(36)가 형성된다. 투명 도전막(74)에는, 산화 실리콘막(75)을 관통하여 배선(차광막을 겸함)(77)이 접속되고, 이 배선(77)이 촬상 영역(81)(화소부(11)에 상당)으로부터 주변 회로 영역(82) 상에 연장하여 형성된다.
그리고, 본 실시 형태에서는, 투명 도전막(74)을 가지는 구조가 포토다이오드에서의 광의 흡수율에서 우위성을 얻기 위해서, 투명 도전막(74) 하의 절연막(71), 본 예에서는 산화 실리콘막의 막 두께(d1)를 50㎚ 이하로 설정한다. 바람직하게는, 절연막(71)인 산화 실리콘막의 막 두께(d1)를 50㎚ 이하로 하고, 그 산화 실리콘막의 막 두께(d1)에 따라서 투명 도전막(74)의 막 두께(d2)를 최적화한다. 절연막(71)으로서는, 산화 실리콘막 외에, 산질화 실리콘막으로 할 수도 있다.
투명 도전막(74)으로서 인듐과 주석을 포함하는 산화막, 즉 ITO(산화인듐주석)막을 이용한 경우에는, 투명 도전막(ITO막)(74)의 굴절율이 2.0 정도, 절연막(산화 실리콘막)(71)의 굴절율이 1.45 정도이고, 투명 도전막(ITO막)(74)과 절연막(산화 실리콘막)(71)으로 반사 방지막이 구성된다. 투명 도전막(74)으로서는, ITO막 외에, 아연을 포함하는 산화막 즉 산화 아연막으로 할 수도 있다.
절연막(71)의 막 두께(d1)로서는, 50㎚ 이하, 1.0㎚∼50㎚의 범위, 바람직하게는 30㎚ 이하, 더 바람직하게는 15㎚∼30㎚로 할 수 있다. 절연막(71)의 막 두께(d1)는, 얇으면 얇을수록, 산화 실리콘막(막 두께(d1))과 ITO막(막 두께(d2))을 최적화하였을 때의 투과율을 향상시킬 수 있기 때문에, 고체 촬상 장치의 감도가 좋아진다. 50㎚를 초과하면, 반사 성분이 커지고, 1.0㎚보다 얇으면 절연성을 얻 기 어려워진다.
제4 실시 형태에 따르면, 포토다이오드로 구성된 수광부(31)의 수광면 상에 단층의 절연막(71)을 개재하여 투명 도전막(74)을 형성하고, 이 투명 도전막(74)에 부전압을 인가함으로써, 포토다이오드 표면이 홀 어큐뮬레이션 상태(정공 축적 상태)로 되어, 계면 준위에 기인한 암전류 성분을 억제할 수 있다. 또한, 투명 도전막(74) 하의 해당 투명 도전막(74)보다 굴절율이 낮은 절연막(71)의 막 두께(d1)를 50㎚ 이하로 함으로써, 투명 도전막(74)과 절연막(71)에 의해 반사 방지막이 형성되어, 투명 도전막(74)을 이용하여도 감도 저하를 수반하는 일이 없다. 따라서, 본 실시 형태의 고체 촬상 장치에서는, 저암전류 또한 고감도를 실현할 수 있다.
덧붙여서, 포토다이오드 표면에 절연막을 개재하여 투명 도전막을 형성하고, 그 투명 도전막에 부전압을 인가함으로써, 포토다이오드 표면을 홀 어큐뮬레이션 상태로 하여, 매립형 포토다이오드와 마찬가지로 계면의 암전류를 억제할 수 있지만, 불리한 점도 발생한다. 즉, 투명 도전막을 형성함으로써, 포토다이오드 상부에 적층되는 층 구조가 증가하고, 상층막의 계면에서의 반사광 성분이 증가, 또는 투명 도전막 예를 들면 ITO막에서의 단파장 성분의 광 흡수의 증가가 발생한다. 이들 광학적인 손실 때문에 암전류의 저하는 가능하지만, 그와 동시에 감도의 점에서 불리해질 가능성이 있다.
이에 대하여, 본 실시 형태와 같이, 투명 도전막(74) 하의 산화 실리콘막 혹은 산질화 실리콘막 등의 단층 절연막(71)의 막 두께(d1)를 50㎚ 이하로 하고, 그 막 두께(d1)에 따른 투명 도전막(74)의 막 두께(d2)를 최적화함으로써, 계면의 암 전류의 억제와 감도의 향상을 양립시킬 수 있다.
다음으로, 도 15∼도 19를 이용하여 구체적으로 투명 도전막(74) 하의 절연막(71), 본 예에서는 산화 실리콘막의 막 두께를 50㎚ 이하로 하였을 때에, 포토다이오드에의 광 흡수율에서 우위로 되는 것을 실증한다.
절연막(산화 실리콘막)(71) 상에 투명 도전막(ITO막)(74)을 형성한 도 14의 디바이스 구조를 생각한다. 도 15에, 투명 도전막(ITO막)(74)의 막 두께(d2), 및 투명 도전막(ITO막)(74) 하의 절연막(산화 실리콘막)(71)의 막 두께(d1)를 파라미터로 하여, 포토다이오드에 흡수되는 광의 흡수율을 시뮬레이션으로부터 구한 데이터를 도시한다.
도 15에서는, 포토다이오드의 깊이를 4㎛라고 가정하고, 횡축에 파장 450㎚의 광의 포토다이오드에의 흡수율(=청의 흡수율을 상정)을 취하고, 종축에 파장 550㎚의 광의 포토다이오드에의 흡수율(=녹의 흡수율을 상정)을 취하고, 양자의 흡수율을 플롯하고 있다. 도 15의 범례의 Ox란, 투명 도전막(ITO막)(74) 하의 절연막인 산화 실리콘막 두께를 나타내고, 각 산화 실리콘막 두께에 대하여, 도면에서 연결된 곡선(세선)은 ITO막 두께를 10㎚ 단위로 0㎚∼100㎚까지 매기고 있다. 범례의 “ITO 없음”의 곡선은, ITO막 하의 산화 실리콘막만을 막 두께 0㎚∼200㎚까지 매기고, ITO막을 형성하고 있지 않은 경우의 데이터를 나타내고 있다.
또한, 투명 도전막(ITO막) 상부의 막은 고정되어 있고, 투명 도전막(ITO막)(74) 상부의 절연막(산화 실리콘막)(75)은 100㎚ 두께, 평탄화막(76)은 실리콘(Si), 산소(O), 탄소(C)를 성분으로 한 평탄화막을 1㎛ 두께로 하고 굴절율은 1.5인 재료를 상정하고 있다. 또한, 컬러 필터(35)는 굴절율 1.6∼1.7 정도의 재료를 상정하고 있다.
도 15에 도시한 바와 같이, 청광과 녹광의 흡수율을 양립하기 위해서는, 투명 도전막(ITO막)(74) 하의 절연막 두께(산화 실리콘막 두께)(d1)에 대하여, 최적의 ITO막 두께(d2)가 존재하는 것을 알았다. 또한, ITO막의 최적 막 두께를 설정하더라도, 청광 및 녹광의 흡수율의 최대값은, ITO막 하의 산화 실리콘막 두께(d1)에 의해 율속되어 있는 것을 확인할 수 있다. 포토다이오드에서의 광의 흡수율로서는, 실선 틀 내(청광 및 녹광의 포토다이오드에서의 흡수율이 모두 약 73% 이상 얻어지는 범위)에 들어가는 것이 바람직하다. 더 바람직하게는 청광, 녹광 모두 흡수율이 80% 이상의 범위에 들어가는 것이 바람직하다. ITO막이 없는 산화 실리콘막만을 베이스로 한 구조에 대하여, ITO막을 이용한 구조는, 포토다이오드에서의 광의 흡수율에서 우위성을 갖기 위해서는, 적어도 ITO막 하의 산화 실리콘막 두께(d1)가 50㎚ 이하인 것이 필요하다. 또한, 바람직하게는, ITO막을 이용한 구조가, ITO막을 이용하지 않은 구조에 대하여 포토다이오드에의 광의 흡수율에서 우위성을 갖기 위해서는 30㎚ 이하이다.
도 16 및 도 17에, ITO막 하의 산화 실리콘막 두께(d1)와 ITO막 두께(d2)를 변화시켰을 때의, 청광 및 녹광의 포토다이오드에서의 흡수율을 강도 그래프로 나타낸 데이터를 도시한다. 도 16은 파장 450㎚의 청광에서의 포토다이오드에의 광의 흡수율, 도 17은 파장 550㎚의 녹광에서의 포토다이오드에의 광의 흡수율을 나타낸다. 도 16, 도 17로부터 청광, 녹광 모두 흡수율이 향상되기 위해서는, ITO막 하의 산화 실리콘막 두께(d1)를 얇게 한 쪽이 양호한 것을 알았다. 도 16, 도 17에서, 흰 영역(84, 85)이 최적 영역이다.
또한, 도 18에 ITO막 하의 산화 실리콘막 두께(d1)=20㎚, 도 19에 ITO막 하의 산화 실리콘막 두께(d1)=160㎚의, 각각 청광, 녹광의 포토다이오드에의 흡수율을 각각 나타낸다. 도 19의 산화 실리콘막 두께(d1)가 160㎚인 경우에는, 청광과 녹광에서 피크로 되는 ITO막 두께(d2)가 서로 다르게 되어, 청광과 녹광의 흡수율이 공존하지 않는다. 한편, 도 18에 도시한 바와 같이 산화 실리콘막 두께(d1)가 얇은 경우에는, ITO막 두께(d2)를 최적화함으로써 청광과 녹광의 흡수율을 양립할 수 있다.
본 발명에서는, 상기 제4 실시 형태의 고체 촬상 장치를 구비함으로써, 암전류의 억제와 감도의 향상을 양립시킨 카메라를 실현할 수 있다.
제4 실시 형태에서는 투명 도전막(74) 하에 절연막(71)으로서 단층의 산화 실리콘막 혹은 산질화 실리콘막을 형성한 구성이지만, 절연막으로서 2종류 이상의 적층 절연막을 형성한 구성으로 할 수도 있다. 이 경우의 실시 형태를 다음에 나타낸다.
(제5 실시 형태)
도 20은, 제5 실시 형태에 따른 고체 촬상 장치에서의, 화소부의 주요부 단면도이다. 본 실시 형태도 이면 조사형의 고체 촬상 장치로서, 제1 실시 형태와 동일한 구성 요소에는, 동일한 부호를 붙이고 있고, 그 설명은 생략한다.
본 실시 형태에 따른 고체 촬상 장치는, 광전 전환부로 되는 포토다이오드로 구성된 수광부의 수광면, 즉 포토다이오드를 구성하는 제1 도전형 영역(n형의 전하 축적 영역)(41)의 수광면 상에 2종류 이상의 절연막에 의한 적층 절연막(83), 본 예에서는 하층의 절연막(72), 본 예에서는 산화 실리콘(SiO2)막과, 상층의 절연막(73), 본 예에서는 질화 실리콘(SiN)막의 2층 절연막을 개재하여 투명 도전막(74)을 형성하고, 이 투명 도전막(74)에 부전압을 인가하도록 구성된다. 투명 도전막(74)은, 수광부 표면의 포텐셜을 제어하는 제어 게이트로 된다. 하층의 절연막(산화 실리콘막)(72)은 수광부의 수광면에 접하도록 하층에 형성된다. 투명 도전막(74) 상에는 절연막(75) 예를 들면 산화 실리콘막을 개재하여 평탄화막(76)이 형성되고, 평탄화막(76) 상에 컬러 필터(35), 그 위에 온 칩 마이크로 렌즈(36)가 형성된다. 투명 도전막(74)에는, 절연막(산화 실리콘막)(75)을 관통하여 배선(차광막을 겸함)(77)이 접속되고, 이 배선(77)이 촬상 영역(81)(화소부(11)에 상당)으로부터 주변 회로 영역(82) 상에 연장하여 형성된다.
여기서, 2층의 절연막(72, 73) 중, 상층의 절연막(질화 실리콘막)(73)은 굴절율이 2.0 정도이고, 투명 도전막(74)의 예를 들면 ITO막의 굴절율이 2.0 정도이기 때문에, 양자는 광학적으로 거의 동등한 광학 특성을 가진다. 이 때문에, 투명 도전막(ITO막)(74)의 막 두께(d2)는 실효적으로 굴절율이 동일한 정도의 투명 도전막(ITO막)(74)과 상층의 절연막(질화 실리콘막)(73)의 합계의 막 두께로 된다. 상층의 절연막(73)으로서, 질화 실리콘막 대신에 굴절율이 2.0 정도인 산화 하프늄(HfO2)막을 이용할 수도 있다.
그리고, 본 실시 형태에서는, 제4 실시 형태와 마찬가지로, 투명 도전막(74) 하의 절연막(본 예에서는 산화 실리콘막)(72)의 막 두께(d1)를 50㎚ 이하로 설정한다. 바람직하게는 절연막(산화 실리콘막)(72)의 막 두께(d1)를 50㎚ 이하로 하고, 그 절연막 두께(산화 실리콘막 두께)(d1)에 따라서 상기 실효적인 투명 도전막 두께(d2)를 최적화한다. 절연막(72)으로서는, 산화 실리콘막 대신에 산질화 실리콘막을 이용할 수도 있다. 투명 도전막(74)으로서는, ITO막 외에, 전술한 산화 아연막을 이용할 수도 있다.
절연막(산화 실리콘막)(72)의 막 두께(d1)로서는, 상층 절연막(73)이 산화 하프늄(HfO2)막인 경우에는, 0.5㎚ 정도까지 얇게 하는 것이 가능하다. 따라서, 막 두께(d1)로서는 50㎚ 이하, 0.5㎚∼50㎚의 범위, 바람직하게는 30㎚ 이하, 15㎚∼30㎚로 할 수 있다.
본 실시 형태의 적층 절연막(83)을 가지는 구성을 도 15에 적용시킨 경우, ITO막 두께(d2)는, 실효적으로 ITO막(74)과 질화 실리콘막 혹은 산화 하프늄막의 상층의 절연막(73)의 합계 막 두께로 된다. 즉, 제5 실시 형태에서도, 도 15에 도시하면 동일 경향의 데이터가 얻어진다.
제5 실시 형태에 따르면, 제4 실시 형태와 마찬가지로, 포토다이오드로 구성된 수광부(31)의 수광면 상에 하층을 절연막(72)인 산화 실리콘막으로 한 적층 절연막(83)을 개재하여 투명 도전막(74)을 형성하고, 이 투명 도전막(74)에 부전압을 인가함으로써, 포토다이오드 표면이 홀 어큐뮬레이션 상태(정공 축적 상태)로 되 어, 계면 준위에 기인한 암전류 성분을 억제할 수 있다. 또한, 투명 도전막(74) 하의 산화 실리콘막 두께(d1)를 50㎚ 이하로 함으로써, 투명 도전막(74)을 이용하여도 감도 저하를 수반하지 않고, 저암전류 또한 고감도를 실현할 수 있다.
본 발명에서는, 상기 제5 실시 형태의 고체 촬상 장치를 구비함으로써, 암전류의 억제와 감도의 향상을 양립시킨 카메라를 실현할 수 있다.
도 21∼도 22에, 전술한 제4 실시 형태의 고체 촬상 장치의 제조 방법의 실시 형태를 도시한다. 이 도면은 모식적 단면도로서, 촬상 영역(81)과 주변 회로 영역(82)의 부분을 도시하고 있다.
우선, 도 21의 A에 도시한 바와 같이, 촬상 영역(81)에 포토다이오드를 포함하는 화소와 배선층이 형성되고, 주변 회로 영역(82)에 소요의 주변 회로가 형성된 반도체 기판(30)의 이면 상에, 포토다이오드 및 주변 회로측의 전체면에 소요의 막 두께의 단층의 절연막(71) 및 소요의 막 두께의 투명 도전막(74)을 적층한다. 절연막(산화 실리콘막)(71)은, 바람직하게는 얇은 쪽이 좋다.
본 예에서는 절연 내압과 흡수율을 고려하여 막 두께 15㎚의 단층의 절연막(산화 실리콘막)(71)을 형성한다. 이 절연막(산화 실리콘막)(71) 상에 막 두께 50㎚의 투명 도전막(74)인 ITO막을 적층한다. 절연막(71)의 산화 실리콘막은, SiH4, O2를 원료로 한 플라즈마 CVD법이나, TEOS를 이용한 플라즈마 CVD법 등을 이용하여 형성할 수 있다. 또한, 투명 도전막(74)의 ITO막은, ITO 타겟을 이용한 스퍼터법을 이용하여 성막할 수 있다. 이 때, 투명 도전막(ITO막)(74)의 막 두께(d2)는 하 부의 절연막(산화 실리콘막)(71)의 막 두께(d1)에 따라서 최적화할 필요가 있다. 여기서는 상기한 바와 같이 절연막 두께(산화 실리콘막 두께)(d1)가 15㎚이기 때문에, 이에 대응해서 투명 도전막(ITO막)(74)은 최적화한 50㎚로 한다. 물론 산화 실리콘막 두께(d1)가 서로 다르면, 그에 따라서 ITO막 두께(d2)도 변경된다.
다음으로, 도 21의 B에 도시한 바와 같이, ITO막(74)을 선택적으로 에칭 제거하여 원하는 영역, 즉 화소가 형성되는 촬상 영역(81)에만 남긴다.
다음으로, 도 21의 C에 도시한 바와 같이, 투명 도전막(ITO막)(74) 및 주변 회로(82)측의 전체면에 소요의 막 두께의 절연막(산화 실리콘막)(75)을 형성한다. 본 예에서는 플라즈마 CVD법을 이용하여 150㎚ 정도의 절연막(산화 실리콘막)(75)을 형성한다.
다음으로, 도 21의 D에 도시한 바와 같이, 투명 도전막(ITO막)(74)에 바이어스 전압을 인가하기 위한 배선용의 컨택트 홀(86)을 절연막(산화 실리콘막)(75)에 형성한다.
다음으로, 도 22의 E에 도시한 바와 같이, 이 컨택트 홀(86)을 포함하는 전체면에 차광막과 배선을 겸하는 금속막(77a)을 형성한다. 금속막(77a)은 적층 구조로 할 수 있고, 적층 구조로서 최상층을 Al로 한 Al/TiN/Ti를 이용할 수 있다.
다음으로, 도 22의 F에 도시한 바와 같이, 금속막(77a)를 패터닝하여 주변 회로(82)측으로 신장하는 차광막을 겸하는 배선(77)을 형성한다.
다음으로, 도 22의 G에 도시한 바와 같이, 전체면에 소요의 막 두께의 평탄화막(76)을 형성한다. 본 예에서는 실리콘(Si)과 산소(O)와 탄소(C)를 주성분으로 하는 절연막을 1㎛ 정도 도포하고, 어닐링하여 평탄화막(76)을 형성한다. 이 평탄화막(76) 상에 컬러 필터(35)를 형성하고, 그 위에 집광을 위한 온 칩 마이크로 렌즈(36)를 더 형성하여, 목적으로 하는 제4 실시 형태의 고체 촬상 장치를 얻는다.
도 23∼도 24에, 전술한 제5 실시 형태의 고체 촬상 장치의 제조 방법의 실시 형태를 도시한다. 이 도면은 모식적 단면도로서, 촬상 영역(81)과 주변 회로 영역(82)의 부분을 도시하고 있다.
우선, 도 23의 A에 도시한 바와 같이, 촬상 영역(81)에 포토다이오드를 포함하는 화소와 배선층이 형성되고, 주변 회로 영역(82)에 소요의 주변 회로가 형성된 반도체 기판(30)의 이면 상에, 포토다이오드 및 주변 회로측의 전체면에 걸쳐서, 소요의 막 두께의 적층 절연막(83) 및 소요의 막 두께의 투명 도전막(74)을 적층한다.
본 예에서는 절연 내압과 흡수율을 고려하여 막 두께 15㎚ 정도의 하층의 절연막(72)인 산화 실리콘막을 형성하고, 그 위에 상층의 절연막(73)인 질화 실리콘막을 형성하여 적층 절연막(83)으로 하고, 그 위에 투명 도전막(74)으로서 ITO막을 더 형성한다. 절연막(72)의 산화 실리콘막은, SiH4, O2를 원료로 한 플라즈마 CVD법이나, TEOS를 이용한 플라즈마 CVD법 등을 이용하여 형성할 수 있다. 상층의 절연막(73)의 질화 실리콘막은, SiH4, NH3 또는 SiH4, N2를 원료로 한 플라즈마 CVD법으로 형성할 수 있다. 투명 도전막(74)의 ITO막은, ITO 타겟을 이용한 스퍼터법을 이용하여 성막할 수 있다. 또한, 절연막(질화 실리콘막)(73)과 투명 도전막(ITO 막)(74)의 합계의 막 두께(d2)는, 하층의 절연막(산화 실리콘막)(72)에 대하여 최적화할 필요가 있다. 절연막(산화 실리콘막)(72)은, 바람직하게는 얇은 쪽이 좋다. 여기서는 절연막(산화 실리콘막)(72)의 막 두께가 15㎚ 정도이기 때문에, 그에 대해서 최적화하여 상층의 절연막 두께(질화 실리콘막 두께)(73)의 막 두께를 30㎚ 정도, 투명 도전막(ITO막)의 막 두께를 20㎚ 정도로 한다. 물론, 절연막(산화 실리콘막)(72)의 막 두께(d1)가 서로 다르면, 그에 따라서 절연막(질화 실리콘막)(73)의 막 두께, 투명 도전막(ITO막)의 막 두께도 변경된다
다음으로, 도 23의 B에 도시한 바와 같이, 투명 도전막(ITO막)(74)을 선택적으로 에칭 제거하여 원하는 영역, 즉 화소가 형성되는 촬상 영역(81)에만 남긴다.
다음으로, 도 23의 C에 도시한 바와 같이, 투명 도전막(ITO막)(74) 및 주변 회로(82)측의 전체면에 소요의 막 두께의 절연막(산화 실리콘막)(75)을 형성한다. 본 예에서는 플라즈마 CVD법을 이용하여 150㎚ 정도의 절연막(산화 실리콘막)(75)을 형성한다.
다음으로, 도 23의 D에 도시한 바와 같이, 투명 도전막(ITO막)(74)에 바이어스 전압을 인가하기 위한 배선용의 컨택트 홀(86)을 절연막(산화 실리콘막)(75)에 형성한다.
다음으로, 도 24의 E에 도시한 바와 같이, 이 컨택트 홀(86)을 포함하는 전체면에 차광막과 배선을 겸하는 금속막(77a)을 형성한다. 금속막(77a)은 적층 구조로 할 수 있고, 적층 구조로서 최상층을 Al로 한 Al/TiN/Ti를 이용할 수 있다.
다음으로, 도 24의 F에 도시한 바와 같이, 금속막(77a)을 패터닝하여 주변 회로(82)측으로 신장하는 차광막을 겸하는 배선(77)을 형성한다.
다음으로, 도 24의 G에 도시한 바와 같이, 전체면에 소요의 막 두께의 평탄화막(76)을 형성한다. 본 예에서는 실리콘(Si)과 산소(O)와 탄소(C)를 주성분으로 하는 절연막을 1㎛ 정도 도포하고, 어닐링하여 평탄화막(76)을 형성한다. 이 평탄화막(76) 상에 컬러 필터(35)를 형성하고, 그 위에 집광을 위한 온 칩 마이크로 렌즈(36)를 더 형성하여, 목적으로 하는 제5 실시 형태의 고체 촬상 장치를 얻는다.
본 실시 형태의 고체 촬상 장치의 제조 방법에 따르면, 이와 같이 하여 계면 준위에 기인한 암전류의 억제와 고감도화를 양립시킨 이면 조사형의 CMOS 고체 촬상 장치를 제조할 수 있다.
또한, 제6 실시 형태로서, 도시하지 않지만, 도 14 및 도 20의 고체 촬상 장치에서, 포토다이오드를 구성하는 n형 반도체 영역의 수광면측의 표면에 암전류 억제를 위한 p형 반도체 영역(정공 축적 영역)을 형성한 구성으로 할 수 있다. 이와 같은 매립형 포토다이오드와 조합함으로써, 투명 도전막에 인가하는 부전압을 낮게 할 수 있고, 또한 계면의 p형 반도체 영역의 불순물 농도를 낮게 하여 종래와 동일한 암전류 억제 효과를 얻을 수 있다.
또한, 제4 실시 형태, 제5 실시 형태 또는 제6 실시 형태와, 제1 실시 형태, 제2 실시 형태 또는 제3 실시 형태를 조합한 구성으로 할 수도 있다.
전술한 제4 실시 형태, 제5 실시 형태 및 제6 실시 형태는, 이면 조사형의 CMOS 이미지 센서에서 적용하였지만, 표면 조사형의 CMOS 이미지 센서에 적용하는 것도 가능하다. 또한, CCD 이미지 센서에 적용하는 것도 가능하다.
전술한 바와 같이, 제4 실시 형태 이후의 실시 형태에 따르면, 암전류의 억제와, 감도 향상의 양립을 도모한 고체 촬상 장치 및 카메라를 실현할 수 있다.
(제6 실시 형태)
다음으로, 본 발명에 따른 고체 촬상 장치의 제6 실시 형태를 설명한다.
도 25는, 제6 실시 형태에 따른 고체 촬상 장치에서의, 화소부의 주요부의 단면도이다. 본 실시 형태도 이면 조사형의 고체 촬상 장치로서, 제1 실시 형태와 동일한 구성 요소에는, 동일한 부호를 붙이고, 그 설명은 생략한다.
본 실시 형태에 따른 고체 촬상 장치는, 광전 전환부로 되는 포토다이오드로 구성된 수광부(31)의 수광면(즉, 기판의 제2 면측) 상, 즉 포토다이오드를 구성하는 제1 도전형 영역(n형의 전하 축적 영역)(41)의 수광면 상에 소요의 막 두께(d3)를 가지는, 마이너스의 고정 전하를 가지는 막, 예를 들면 적어도 일부가 결정화한 절연막(92)이 형성된다. 이 적어도 일부가 결정화한 절연막(92)으로서는, 하프늄, 지르코늄, 알루미늄, 탄탈, 티탄, 이트륨, 란타노이드 등의 원소의 산화물 절연막이고, 막 내에 적어도 일부가 결정화한 영역을 갖는 것이다.
이 적어도 일부가 결정화한 절연막(92)의 막 두께로서는, 3㎚ 이상, 100㎚ 이하로 할 수 있다. 막 두께가 3㎚보다 얇으면, 결정화하기 어렵다. 막 두께의 상한은 실용상 100㎚ 정도이면 되고, 그보다 두껍게 할 필요는 없다. 투과율 등 광학적으로는, 수 10㎚ 정도의 막 두께가 최적이다.
상기 결정화한 절연막(92)과 수광부(31)의 수광면의 계면에는 소요의 얇은 막 두께(d3)의 절연막(93), 본 예에서는 산화 실리콘막이 형성된다. 결정화한 절 연막(92)의 산화 하프늄막은, 소요의 온도에 의한 결정화 어닐링으로, 막 내에 마이너스의 전하가 형성된다. 이 결정화한 절연막(92)은, 수광부(31)의 수광면의 포텐셜을 제어하는 포텐셜 제어 기능을 가진다.
상기 결정화한 절연막(92) 상에는 소요의 막 두께의 절연막(94), 예를 들면 산화 실리콘막을 개재하여 평탄화막(95)이 형성된다. 평탄화막(95) 상에는 컬러 필터(35), 그 위에 온 칩 마이크로 렌즈(36)가 형성된다. 촬상 영역(81)(화소부(11)에 상당)에 인접하는 주변 회로 영역(82)의 절연막(산화 실리콘막)(94) 상에는 차광막(97)이 형성된다.
결정화한 절연막(92), 예를 들면 산화 하프늄막의 경우에는 전술한 바와 같이 굴절율이 2.0 정도이고, 그 위의 절연막(산화 실리콘막)(94)은 굴절율이 1.45 정도이다. 따라서, 결정화한 절연막(산화 하프늄막)(92)과 절연막(산화 실리콘막)(94)에 의해 반사 방지막이 형성된다.
제6 실시 형태에 따른 고체 촬상 장치에 따르면, 수광부(31)의 수광면 상에 마이너스의 고정 전하를 가지는 막, 예를 들면 적어도 일부가 결정화한 절연막(92)을 형성함으로써, 포토다이오드의 표면을 정공 축적 상태로 되게 할 수 있다. 이에 의해, 계면 준위에 기인한 암전류 성분을 억제할 수 있다. 또한, 종래와 같이 정공 축적층을 형성하기 위한 이온 주입 및 어닐링을 실시하지도 않고, 혹은 저농도의 도즈량이어도 포토다이오드 표면을 정공 축적 상태로 할 수 있어, 계면 준위에 기인하는 암전류를 억제할 수 있다. 또한, 마이너스의 고정 전하를 가지는 막, 예를 들면 결정화한 절연막(예를 들면 산화 하프늄막)(92)과 그 위의 절연막(산화 실리콘막)(94)에 의해 반사 방지막이 형성되어, 저암전류 또한 고감도를 실현할 수 있다.
본 발명에서는, 상기 제6 실시 형태의 고체 촬상 장치를 구비함으로써, 암전류의 억제와 감도의 향상을 양립시킨 것 등을 실현할 수 있다.
더욱 상세하게 설명한다. 전술한 포토다이오드, 즉 제1 도전형 영역(n형의 전하 축적 영역)의 표면측에 제2 도전형 영역(p형의 정공 축적 영역)을 가진, 소위 매립형의 포토다이오드 구조는, 계면 준위 기인의 캐리어 생성에 기인한 암전류를, 계면 근방을 정공(홀) 축적 상태로 함으로써 억제하고 있다. 여기서, 이온 주입에 의해 정공 축적 상태로 할 수 없는 경우에는, 포토다이오드 내의 불순물 프로파일(도펀트 프로파일)이 아니라, 포토다이오드의 상층의 막의 고정 전하에 의해 표면 근방을 정공 축적 상태로 하면 된다. 또한, 이 수광부에 접하는 막은, 계면 준위를 더 저감할 수 있었던 쪽이 암전류의 저감에는 바람직하다. 그 때문에 필요한 것은, 계면 준위가 적고 또한, 막 내에 마이너스의 고정 전하를 가지는 막을 형성하는 것이다.
상기한 바와 같은 계면 준위가 적고 또한, 막 내에 마이너스의 고정 전하를 형성하는 재료로서는, Atomic Layer Deposition법에 의한 산화 하프늄이 바람직하다.
근년, 저소비 전력용 LSI에서는, 저리크 전류를 달성하기 위해서 수㎚ 레벨의 산화 하프늄이 검토되고 있고, 또한, 산화 하프늄은 결정화하면 리크 전류가 증가하는 것이 알려져 있다. 일반적으로는, 게이트 절연막 용도의 수㎚ 정도의 막 두께의 산화 하프늄막은, 500℃ 정도의 온도에서 결정화한다고 알려져 있다. 그 때문에, 내열성을 향상하기 위해서 산화 하프늄에 Si를 첨가하고, 결정화 온도를 상승시키는 등의 대책이 이용되고 있다. 그러나, 게이트 절연막 용도가 아니라, 이미지 센서의 포토다이오드 표면에 산화 하프늄막을 형성하는 경우에는, 리크 전류라고 하는 특성은 문제로 되지 않는다.
또한, 저반사막 구조를 실현하기 위해서는, 도 26에 도시한 바와 같이, 산화 하프늄(HfO2)막으로서, 50㎚ 정도의 막 두께가 바람직하다. 도 26은, 포토다이오드 상에 아래로부터 산화 실리콘(SiO2)막, 산화 하프늄(HfO2)막, 산화 실리콘(SiO2)막 및 컬러 필터를 순차적으로 적층 형성한, 포토다이오드 구조에서, 산화 하프늄막의 막 두께를 10㎚부터 10㎚ 단위로 100㎚까지 변화시켰을 때에, 막 두께의 의존성을 나타내고 있다. 종축에 녹 포토다이오드에의 광의 흡수율(%), 횡축에 청 포토다이오드에의 광의 흡수율(%)을 채용했을 때의, 막 두께가 50㎚ 정도이고, 청 포토다이오드에의 광의 흡수율이 90% 이상, 녹 포토다이오드에의 광의 흡수율이 80% 이상으로 되어 있다.
상기한 바와 같이 종래의 MOS-LSI에서 이용되지 않았던 두꺼운 막 두께의 산화 하프늄막을 형성한 때에는, 결정화 온도가 저하되어 300℃ 정도에서 결정화가 개시하는 것을 알았다. 도 27은, 320℃, 16시간의 열처리의 유무에 의한 산화 하프늄막의 TEM 사진이다. 도 27의 A는 열산화 처리가 없는 경우의 TEM 사진이고, 도 27의 B는 열산화 처리 후의 TEM 사진이다. 도 27에서는, 실리콘 기판(201) 상 에 산화 실리콘막(202), 산화 하프늄막(203), 보호막으로 되는 산화 실리콘막(204)이 이 순으로 적층된 구성이다. 도 27의 B에 도시한 바와 같이, 열처리 후에 산화 하프늄막(203)이 전체에 걸쳐서 결정화하고 있는 것을 확인할 수 있다. 도 27의 A의 열처리하지 않은 산화 하프늄막(203)이 결정화하고 있는 영역은 막 내의 국소적인 영역에 한정된다.
또한, 도 28은, 산화 하프늄막에서, 상기한 바와 같은 열처리를 수반하는 결정화로 막 내의 고정 전하가 어떤 행동을 하는지를 나타내고 있다. 도 29는, 산화 하프늄(HfO2)막 10㎚와 산화 실리콘(SiO2)막의 적층막 구조를 게이트 절연막으로 한 MOS 커패시터의 C-V 특성이다. 이 도면에서는, MOS 커패시터를 제작한 후, 열처리 온도를 320℃로 고정하고, 열처리 시간을 변화하였을 때의, 플랫 밴드 전압(Vfb)을 측정한 결과이다. 도 28로부터 알 수 있는 바와 같이, 열처리 시간의 연장과 함께, 플랫 밴드 전압(Vfb)이 플러스로 시프트해 간다. 즉, 산화 하프늄막 내의 마이너스의 전하가 증가하고 있는 것을 알았다.
마찬가지로, 도 29에, 열처리 시간을 1시간으로 고정하고, 열처리 온도를 변화하였을 때의 전압(Vfb)의 거동을 도시한다. 이 경우에도, 열처리 온도가 높을 수록 플랫 밴드 전압(Vfb)은 플러스로 시프트, 즉 산화 하프늄막 내의 마이너스의 전하가 증가하고 있는 것이 나타나 있다.
이와 같이, 예를 들면 50㎚라고 하는 두꺼운 산화 하프늄막을 이용할 때에는, 저반사 구조를 실현할 수 있다. 동시에, 결정화 온도를 내리고, 절연막 내의 마이너스 전하를 늘릴 수 있어, 고체 촬상 장치에서 적합하다. 이상, 산화 하프늄막을 10㎚ 이상의 막 두께로 하고 열처리를 실시함으로써, 400℃ 이하의 온도에서 산화 하프늄의 결정막이 형성되고, 또한 열처리의 증가, 즉 결정화가 진행함에 수반하여 산화 하프늄막에 마이너스의 전하가 형성되는 것이 새롭게 발견되었다. 이는, 종래의 MOS-LSI용과 게이트 절연막 용도로서는 고정 전하가 많은 것, 또한 결정화함에 따른 리크 전류의 증가라고 하는 피해야 할 특성이다. 그러나, 본 실시 형태에서는, 상기 산화 하프늄막은, 고체 촬상 장치의 포토다이오드 표면에의 정공 축적 효과에 대하여 매우 적합하다. 이에 의해, 400℃ 이하의 저온 프로세스에서 포토다이오드 표면을 정공 축적 상태로 하는 것을 가능하게 하여, 암전류 억제를 실현할 수 있다.
상기한 예에서는, 산화 하프늄막에 대해서 설명하였지만, 그 외, 지르코늄, 알루미늄, 탄탈, 티탄, 이트륨, 란타노이드 등의 산화물 절연막에 대해서도, 막 내에 마이너스의 고정 전하를 형성할 수 있다. 수광면 상에 이들 산화물 절연막을 형성함으로써, 포토다이오드 표면을 정공 축적 상태로 하는 것이 가능하게 되어, 암전류 억제를 실현할 수 있다.
도 30∼도 32에, 전술한 제6 실시 형태의 고체 촬상 장치의 제조 방법의 실시 형태를 도시한다. 이 도면은 모식적 단면도로서, 촬상 영역(81)과 주변 회로(82)의 부분을 도시하고 있다.
우선, 도 30의 A에 도시한 반도체 기판(30)의 촬상 영역(81)에 2차원 어레이 형상으로 포토다이오드를 포함하는 복수의 화소를 형성하고, 주변 회로(81)에 CMOS 트랜지스터로 이루어지는 로직 회로 등을 형성한다.
다음으로, 도 30의 B에 도시한 바와 같이, 촬상 영역(81) 및 주변 회로(82)의 전체면 상에 ALD법에 의해 산화 하프늄막(92)을 형성한다. 이 산화 하프늄막(92)은 굴절율이 2.0 정도이고, 바람직한 막 두께를 조정함으로써 반사 방지 효과를 얻는 것이 가능하게 된다. 바람직하게는 막 두께가 50㎚∼60㎚인 산화 하프늄막(92)을 형성한다. 또한, 상기 ALD법에 의해 산화 하프늄막(92)을 형성할 때에는, 기판(30)의 표면 즉 포토다이오드 표면과, 산화 하프늄막(92)의 계면에 1㎚ 정도의 산화 실리콘막(93)이 형성된다.
다음으로, 도 30의 C에 도시한 바와 같이, 산화 하프늄막(92)의 결정화 어닐링을 행하고, 산화 하프늄막 내에 마이너스의 고정 전하를 형성한다.
다음으로, 도 31의 D에 도시한 바와 같이, 산화 하프늄막(92) 상에 산화 실리콘막(94) 및 차광막(97)을 형성한다. 이 산화 실리콘막(94)을 형성함으로써, 산화 하프늄막(92)과 차광막(97)이 직접 접촉하지 않고, 양자의 접촉에 기인한 산화 하프늄막(92)과 차광막(97)의 반응을 억제할 수 있다. 동시에, 차광막(97)의 에칭시에 산화 하프늄막(92)의 표면을 직접 에칭에 노출시키는 것을 방지할 수 있다. 또한, 차광막(97)으로서는, 차광 능력이 우수한 텅스텐(W)을 이용하는 것이 바람직하다.
다음으로, 도 31의 E에 도시한 바와 같이, 차광막(97)을 촬상 영역(81)의 일부 및 주변 회로(82)의 전체면을 피복하도록 선택 제거한다. 이 가공된 차광막(97)에 의해, 포토다이오드에 광이 들어가지 않는 영역을 만들고, 포토다이오드 의 출력에 의해 화상에서의 흑 레벨을 결정한다. 또한, 주변 회로(82)에는 광이 들어가는 것에 의한 특성 변동을 억제한다.
다음으로, 도 32의 F에 도시한 바와 같이, 차광막(97)에 의한 단차를 저감하는 평탄화막(95)을 형성한다. 이 평탄화막(95)은 도포에 의한 절연막으로 형성된다.
다음으로, 도 32의 G에 도시한 바와 같이, 평탄화막(95) 상의 촬상 영역(81)측에서, 컬러 필터(35)를 형성하고, 그 위에 집광을 위한 온 칩 마이크로 렌즈(36)를 더 형성하여, 목적으로 하는 제6 실시 형태의 고체 촬상 장치를 얻는다.
본 발명은, 상기한 실시 형태의 설명에 한정되지 않는다.
예를 들면, 본 실시 형태에서 예로 든 수치나 재료는 일례이며, 이것에 한정되는 것은 아니다.
그 외, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에 따르면, 적어도 암전류의 억제를 도모한 고체 촬상 장치 및 카메라를 실현할 수 있다.

Claims (20)

  1. 기판의 제1 면측에 배선층을 갖고, 상기 기판의 제2 면측으로부터 광을 수광하는 고체 촬상 장치로서,
    상기 기판에 형성되고, 제1 도전형 영역을 포함하는 수광부와,
    상기 기판의 제1 면 상이며 상기 수광부에 인접하여 배치되고, 상기 수광부에 축적된 신호 전하를 전송하는 전송 게이트와,
    상기 기판의 제1 면 상이며 상기 수광부에 포개져서 배치되고, 상기 수광부의 제1 면 근방의 포텐셜을 제어하는 제어 게이트를 가지는 것을 특징으로 하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 수광부는, 적어도 상기 제1 면측 또는 상기 제2 면측 중 어느 하나에는, 제2 도전형 영역을 가지는 것을 특징으로 하는 고체 촬상 장치.
  3. 제1항에 있어서,
    1개의 수광부에 대하여 복수의 상기 제어 게이트가 배치되어 있는 것을 특징으로 하는 고체 촬상 장치.
  4. 기판의 제1 면측에 배선층을 갖고, 상기 기판의 제2 면측으로부터 광을 수광 하는 고체 촬상 장치의 제조 방법으로서,
    기판에 제1 도전형 영역을 포함하는 수광부를 형성하는 공정과,
    상기 기판의 제1 면 상이며 상기 수광부에 인접하는 부위에, 전송 게이트를 형성하는 공정과,
    상기 기판의 제1 면 상이며 상기 수광부에 포개지는 부위에, 제어 게이트를 형성하는 공정을 가지는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  5. 기판의 제1 면측에 배선층을 갖고, 상기 기판의 제2 면측으로부터 광을 수광하는 고체 촬상 장치와,
    상기 고체 촬상 장치의 상기 제2 면측에 입사광을 유도하는 광학계와,
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 갖고,
    상기 고체 촬상 장치는,
    상기 기판에 형성되고, 제1 도전형 영역을 포함하는 수광부와,
    상기 기판의 제1 면 상이며 상기 수광부에 인접하여 배치되고, 상기 수광부에 축적된 신호 전하를 전송하는 전송 게이트와,
    상기 기판의 제1 면 상이며 상기 수광부에 포개져서 배치되고, 상기 수광부의 제1 면 근방의 포텐셜을 제어하는 제어 게이트를 가지는 것을 특징으로 하는 카메라.
  6. 수광부의 수광면 상에 투명 도전막을 갖고,
    상기 수광면과 상기 투명 도전막의 사이에 존재하는 절연막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 하는 고체 촬상 장치.
  7. 제6항에 있어서,
    상기 절연막이, 산화 실리콘막 또는 산질화 실리콘막인 것을 특징으로 하는 고체 촬상 장치.
  8. 수광부의 수광면 상에 투명 도전막을 갖고,
    상기 수광면과 상기 투명 도전막의 사이에 존재하는 2종류 이상의 막으로 이루어지는 적층막 중 상기 수광면에 접하는 막은 산화 실리콘막이고, 상기 산화 실리콘막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 하는 고체 촬상 장치.
  9. 제7항에 있어서,
    기판의 제1 면측에 배선층이 형성되고, 상기 기판의 제2 면측을 상기 수광부의 수광면으로 하여, 이면 조사형으로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  10. 제8항에 있어서,
    기판의 제1 면측에 배선층이 형성되고, 상기 기판의 제2 면측을 상기 수광부 의 수광면으로 하여, 이면 조사형으로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  11. 기판에 형성된 제1 도전형 영역을 포함하는 수광부의 수광면 상에 막 두께 50㎚ 이하의 절연막을 형성하는 공정과,
    상기 절연막 상에 투명 도전막을 형성하는 공정을 가지는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  12. 기판에 형성된 제1 도전형 영역을 포함하는 수광부의 수광면 상에, 해당 수광면에 접하는 막 두께 50㎚ 이하의 산화 실리콘막을 포함하여 2종류 이상의 적층 절연막을 형성하는 공정과,
    상기 적층 절연막 상에 투명 도전막을 형성하는 공정을 가지는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  13. 고체 촬상 장치의 수광부에 입사광을 유도하는 광학계와,
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고,
    상기 고체 촬상 장치는,
    수광부의 수광면 상에 투명 도전막을 갖고,
    상기 수광면과 상기 투명 도전막의 사이에 존재하는 절연막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 하는 카메라.
  14. 고체 촬상 장치의 수광부에 입사광을 유도하는 광학계와,
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고,
    상기 고체 촬상 장치는,
    수광부의 수광면 상에 투명 도전막을 갖고,
    상기 수광면과 상기 투명 도전막의 사이에 존재하는 2종류 이상의 막으로 이루어지는 적층막 중 상기 수광면에 접하는 1종류의 산화 실리콘막의 막 두께가 50㎚ 이하로 설정되어 있는 것을 특징으로 하는 카메라.
  15. 수광부의 수광면 상에 마이너스의 고정 전하를 가지는 막이 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  16. 제15항에 있어서,
    상기 마이너스의 고정 전하를 가지는 막은, 일부가 결정화한 절연막인 것을 특징으로 하는 고체 촬상 장치.
  17. 제16항에 있어서,
    상기 적어도 일부가 결정화한 절연막은, 하프늄, 지르코늄, 알루미늄, 탄탈, 티탄, 이트륨, 란타노이드로부터 선택된 원소의 산화물 절연막이고, 막 내에 적어도 일부가 결정화한 영역을 가지는 것을 특징으로 하는 고체 촬상 장치.
  18. 제17항에 있어서,
    상기 적어도 일부가 결정화한 절연막의 막 두께가 3㎚ 이상이고 100㎚ 이하인 것을 특징으로 하는 고체 촬상 장치.
  19. 제16항에 있어서,
    기판의 제1 면측에 배선층이 형성되고, 상기 기판의 제2 면측을 수광부의 수광면으로 하여, 이면 조사형으로 구성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  20. 고체 촬상 장치의 수광부에 입사광을 유도하는 광학계와,
    고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고,
    상기 고체 촬상 장치는, 수광부의 수광면 상에 마이너스의 고정 전하를 가지는 막이 형성되어 있는 것을 특징으로 하는 카메라.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120109310A (ko) * 2011-03-25 2012-10-08 소니 주식회사 고체 촬상 장치, 및, 그 제조 방법, 전자 기기
US9570500B2 (en) 2009-02-10 2017-02-14 Sony Corporation Solid-state imaging device, method of manufacturing the same, and electronic apparatus
CN112002719A (zh) * 2020-09-04 2020-11-27 锐芯微电子股份有限公司 图像传感器像素单元及其形成方法、工作方法

Families Citing this family (130)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
JP5006581B2 (ja) * 2006-06-01 2012-08-22 ルネサスエレクトロニクス株式会社 固体撮像装置
KR100793946B1 (ko) * 2006-11-17 2008-01-16 제일모직주식회사 액정표시소자　칼럼 스페이서용 감광성　수지 조성물, 이를이용한 액정표시소자 칼럼 스페이서의 제조방법,액정표시소자용 칼럼 스페이서 및 이를 포함하는디스플레이 장치
CN100517653C (zh) 2006-12-08 2009-07-22 中芯国际集成电路制造(上海)有限公司 用于dram单元和外围晶体管的方法及所产生的结构
TWI413240B (zh) * 2007-05-07 2013-10-21 Sony Corp A solid-state imaging device, a manufacturing method thereof, and an image pickup device
JP5217251B2 (ja) * 2007-05-29 2013-06-19 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
US20090020838A1 (en) 2007-07-17 2009-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for reducing optical cross-talk in image sensors
KR100881200B1 (ko) * 2007-07-30 2009-02-05 삼성전자주식회사 씨모스 이미지 센서 및 그 제조방법
JP5151375B2 (ja) * 2007-10-03 2013-02-27 ソニー株式会社 固体撮像装置およびその製造方法および撮像装置
KR100919715B1 (ko) * 2007-11-30 2009-10-06 제일모직주식회사 컬러 필터용 감광성 수지 조성물 및 이로부터 제조된 컬러필터
KR100918691B1 (ko) * 2007-12-07 2009-09-22 제일모직주식회사 패드 보호막 형성용 감광성 수지 조성물, 및 이를 이용하는이미지 센서의 제조 방법
JP5136081B2 (ja) * 2008-01-24 2013-02-06 ソニー株式会社 固体撮像素子
JP5369441B2 (ja) 2008-01-24 2013-12-18 ソニー株式会社 固体撮像素子
JP5136110B2 (ja) * 2008-02-19 2013-02-06 ソニー株式会社 固体撮像装置の製造方法
JP2009206356A (ja) 2008-02-28 2009-09-10 Toshiba Corp 固体撮像装置およびその製造方法
JP5365033B2 (ja) * 2008-03-12 2013-12-11 ソニー株式会社 固体撮像装置
JP2009277798A (ja) 2008-05-13 2009-11-26 Sony Corp 固体撮像装置及び電子機器
JP5374980B2 (ja) * 2008-09-10 2013-12-25 ソニー株式会社 固体撮像装置
JP2010098219A (ja) * 2008-10-20 2010-04-30 Toshiba Corp 裏面照射型固体撮像装置
US7875948B2 (en) * 2008-10-21 2011-01-25 Jaroslav Hynecek Backside illuminated image sensor
JP5268618B2 (ja) * 2008-12-18 2013-08-21 株式会社東芝 半導体装置
JP5402040B2 (ja) * 2009-02-06 2014-01-29 ソニー株式会社 固体撮像装置及びその製造方法、並びに撮像装置、並びに半導体装置及びその製造方法、並びに半導体基板
JP5453832B2 (ja) * 2009-02-20 2014-03-26 ソニー株式会社 固体撮像装置および撮像装置
JP4924634B2 (ja) * 2009-03-04 2012-04-25 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
JP5347999B2 (ja) * 2009-03-12 2013-11-20 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
JP2010238848A (ja) * 2009-03-31 2010-10-21 Sony Corp 固体撮像装置および電子機器
KR101107003B1 (ko) 2009-04-09 2012-01-25 제일모직주식회사 이미지 센서 및 그 제조 방법
JP5365345B2 (ja) 2009-05-28 2013-12-11 ソニー株式会社 半導体装置の製造方法
US20100301437A1 (en) * 2009-06-01 2010-12-02 Kla-Tencor Corporation Anti-Reflective Coating For Sensors Suitable For High Throughput Inspection Systems
JP2011009645A (ja) * 2009-06-29 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
KR101201831B1 (ko) * 2009-07-09 2012-11-15 제일모직주식회사 유-무기 하이브리드　조성물 및 이미지 센서
JP5552768B2 (ja) * 2009-07-27 2014-07-16 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5418049B2 (ja) * 2009-08-03 2014-02-19 ソニー株式会社 固体撮像素子及びその製造方法、撮像装置
JP5471174B2 (ja) * 2009-08-28 2014-04-16 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5306123B2 (ja) * 2009-09-11 2013-10-02 株式会社東芝 裏面照射型固体撮像装置
JP5600924B2 (ja) * 2009-11-17 2014-10-08 ソニー株式会社 固体撮像装置とその製造方法並びにカメラ
US8872953B2 (en) 2009-10-30 2014-10-28 Sony Corporation Solid-state imaging device, manufacturing method thereof, camera, and electronic device
JP2011100900A (ja) * 2009-11-06 2011-05-19 Sony Corp 固体撮像装置及びその製造方法と設計方法並びに電子機器
JP5531580B2 (ja) 2009-11-25 2014-06-25 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP2011114292A (ja) * 2009-11-30 2011-06-09 Sony Corp 固体撮像素子及びその製造方法、並びに撮像装置、並びに半導体素子及びその製造方法
JP5523813B2 (ja) 2009-12-16 2014-06-18 株式会社東芝 固体撮像装置
JP5050063B2 (ja) * 2010-01-20 2012-10-17 株式会社東芝 固体撮像装置
EP2526566B1 (en) * 2010-01-21 2018-03-07 Roper Scientific, Inc. Solid state back-illuminated photon sensor and its method of fabrication
JP5118715B2 (ja) * 2010-03-11 2013-01-16 株式会社東芝 固体撮像装置
JP5853351B2 (ja) 2010-03-25 2016-02-09 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP5663925B2 (ja) 2010-03-31 2015-02-04 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
US8587081B2 (en) * 2010-04-28 2013-11-19 Calvin Yi-Ping Chao Back side illuminated image sensor with back side pixel substrate bias
JP5468133B2 (ja) 2010-05-14 2014-04-09 パナソニック株式会社 固体撮像装置
CN103081128B (zh) 2010-06-18 2016-11-02 西奥尼克斯公司 高速光敏设备及相关方法
JP5585232B2 (ja) * 2010-06-18 2014-09-10 ソニー株式会社 固体撮像装置、電子機器
KR20110140010A (ko) * 2010-06-24 2011-12-30 삼성전자주식회사 근적외광 신호를 이용한 이미지 센서
JP2012023207A (ja) * 2010-07-14 2012-02-02 Toshiba Corp 裏面照射型固体撮像装置
JP5682174B2 (ja) * 2010-08-09 2015-03-11 ソニー株式会社 固体撮像装置とその製造方法、並びに電子機器
JP2012054321A (ja) * 2010-08-31 2012-03-15 Sony Corp 固体撮像素子及びその製造方法、並びに固体撮像装置及び撮像装置
WO2012061152A2 (en) * 2010-10-25 2012-05-10 California Institute Of Technology Atomically precise surface engineering for producing imagers
KR20120084104A (ko) 2011-01-19 2012-07-27 엘지전자 주식회사 태양전지
US8212297B1 (en) * 2011-01-21 2012-07-03 Hong Kong Applied Science and Technology Research Institute Company Limited High optical efficiency CMOS image sensor
JP2012156310A (ja) * 2011-01-26 2012-08-16 Sony Corp 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP5810551B2 (ja) * 2011-02-25 2015-11-11 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP2012191136A (ja) * 2011-03-14 2012-10-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、電子機器
US8742525B2 (en) * 2011-03-14 2014-06-03 Sony Corporation Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus
US8767108B2 (en) 2011-03-14 2014-07-01 Sony Corporation Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus
JP5418527B2 (ja) * 2011-03-22 2014-02-19 ソニー株式会社 固体撮像装置及び電子機器
JP5360102B2 (ja) * 2011-03-22 2013-12-04 ソニー株式会社 固体撮像装置及び電子機器
JP2011135101A (ja) * 2011-03-22 2011-07-07 Sony Corp 固体撮像装置及び電子機器
JP2011135100A (ja) * 2011-03-22 2011-07-07 Sony Corp 固体撮像装置及び電子機器
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
WO2013010127A2 (en) 2011-07-13 2013-01-17 Sionyx, Inc. Biometric imaging devices and associated methods
US8760543B2 (en) 2011-09-26 2014-06-24 Truesense Imaging, Inc. Dark reference in CCD image sensors
JP5864990B2 (ja) * 2011-10-03 2016-02-17 キヤノン株式会社 固体撮像装置およびカメラ
JP5943577B2 (ja) * 2011-10-07 2016-07-05 キヤノン株式会社 光電変換装置および撮像システム
JP2013149712A (ja) 2012-01-18 2013-08-01 Toshiba Corp 半導体装置の製造方法
WO2013111418A1 (ja) * 2012-01-27 2013-08-01 シャープ株式会社 固体撮像素子
US9379275B2 (en) 2012-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for reducing dark current in image sensors
CN102569323B (zh) * 2012-02-10 2014-12-03 格科微电子（上海）有限公司 图像传感器及其制作方法
KR20130106978A (ko) * 2012-03-21 2013-10-01 삼성전자주식회사 이미지 센서의 단위 픽셀 및 이를 포함하는 이미지 센서
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
US10079257B2 (en) 2012-04-13 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Anti-reflective layer for backside illuminated CMOS image sensors
KR20130120199A (ko) * 2012-04-25 2013-11-04 삼성전자주식회사 반도체 장치의 제조 방법
US9349902B2 (en) * 2012-06-01 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for reducing irregularities on the surface of a backside illuminated photodiode
US9059057B2 (en) * 2012-06-08 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor having compressive layers
US9401441B2 (en) 2012-06-14 2016-07-26 United Microelectronics Corporation Back-illuminated image sensor with dishing depression surface
TWI560858B (en) * 2012-06-14 2016-12-01 United Microelectronics Corp Back-illuminated image sensor and fabricating method thereof
JP6126593B2 (ja) * 2012-06-29 2017-05-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像素子の製造方法、及び、電子機器
JP6065448B2 (ja) 2012-08-03 2017-01-25 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2014086553A (ja) * 2012-10-23 2014-05-12 Toshiba Corp 固体撮像装置および固体撮像装置の製造方法
WO2014080625A1 (ja) 2012-11-22 2014-05-30 株式会社ニコン 撮像素子および撮像ユニット
JP6231741B2 (ja) 2012-12-10 2017-11-15 キヤノン株式会社 固体撮像装置およびその製造方法
JP2013149991A (ja) * 2013-03-04 2013-08-01 Soytec 絶縁埋め込み層に帯電領域を有する基板
JP2014199898A (ja) 2013-03-11 2014-10-23 ソニー株式会社 固体撮像素子および製造方法、並びに、電子機器
US9209345B2 (en) 2013-06-29 2015-12-08 Sionyx, Inc. Shallow trench textured regions and associated methods
JP6480862B2 (ja) * 2013-07-22 2019-03-13 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
FR3010230A1 (fr) * 2013-09-04 2015-03-06 Commissariat Energie Atomique Dispositif photodetecteur a regions de semi-conducteurs separees par une barriere de potentiel
JP5604703B1 (ja) 2013-09-10 2014-10-15 弘一 関根 固体撮像装置
JP5956968B2 (ja) * 2013-09-13 2016-07-27 株式会社東芝 受光素子および光結合型信号絶縁装置
US9337225B2 (en) 2013-09-13 2016-05-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP5725123B2 (ja) * 2013-10-04 2015-05-27 ソニー株式会社 固体撮像装置及び電子機器
US9347890B2 (en) 2013-12-19 2016-05-24 Kla-Tencor Corporation Low-noise sensor and an inspection system using a low-noise sensor
US9748294B2 (en) 2014-01-10 2017-08-29 Hamamatsu Photonics K.K. Anti-reflection layer for back-illuminated sensor
US9410901B2 (en) 2014-03-17 2016-08-09 Kla-Tencor Corporation Image sensor, an inspection system and a method of inspecting an article
JP2016021520A (ja) 2014-07-15 2016-02-04 ソニー株式会社 半導体装置および電子機器
GB201421512D0 (en) * 2014-12-03 2015-01-14 Melexis Technologies Nv A semiconductor pixel unit for simultaneously sensing visible light and near-infrared light, and a semiconductor sensor comprising same
JP6048483B2 (ja) * 2014-12-10 2016-12-21 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP6163511B2 (ja) * 2015-04-16 2017-07-12 ソニー株式会社 固体撮像装置、及び電子機器
US9876045B2 (en) 2015-05-06 2018-01-23 Cista System Corp. Back side illuminated CMOS image sensor arrays
US10177185B2 (en) 2015-05-07 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. High dielectric constant dielectric layer forming method, image sensor device, and manufacturing method thereof
US9860466B2 (en) 2015-05-14 2018-01-02 Kla-Tencor Corporation Sensor with electrically controllable aperture for inspection and metrology systems
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP6879919B2 (ja) * 2015-09-17 2021-06-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、電子機器、及び、固体撮像素子の製造方法
WO2017057397A1 (ja) 2015-09-30 2017-04-06 株式会社ニコン 撮像素子および電子カメラ
CN113099139A (zh) 2015-09-30 2021-07-09 株式会社尼康 摄像元件及电子相机
ITUB20169957A1 (it) * 2016-01-13 2017-07-13 Lfoundry Srl Metodo per fabbricare sensori nir cmos perfezionati
US10313622B2 (en) 2016-04-06 2019-06-04 Kla-Tencor Corporation Dual-column-parallel CCD sensor and inspection systems using a sensor
US10778925B2 (en) 2016-04-06 2020-09-15 Kla-Tencor Corporation Multiple column per channel CCD sensor architecture for inspection and metrology
US10347684B2 (en) 2016-12-28 2019-07-09 Samsung Electronics Co., Ltd. Image sensor
JP2018182044A (ja) * 2017-04-12 2018-11-15 株式会社ブルックマンテクノロジ 光検出素子、固体撮像装置及びその駆動方法
JP6390759B2 (ja) * 2017-06-19 2018-09-19 ソニー株式会社 固体撮像装置、及び電子機器
US10361237B2 (en) 2017-12-27 2019-07-23 International Business Machines Corporation Low dark current backside illumination sensor
KR102129453B1 (ko) 2018-06-08 2020-07-02 삼성전자주식회사 이미지 센서 및 이를 포함하는 전자 장치
KR102553314B1 (ko) 2018-08-29 2023-07-10 삼성전자주식회사 이미지 센서
US11121160B2 (en) 2018-10-17 2021-09-14 Canon Kabushiki Kaisha Photoelectric conversion apparatus and equipment comprising a light shielding part in a light receiving region and a light shielding film in a light shielded region
US11244978B2 (en) 2018-10-17 2022-02-08 Canon Kabushiki Kaisha Photoelectric conversion apparatus and equipment including the same
US11114491B2 (en) 2018-12-12 2021-09-07 Kla Corporation Back-illuminated sensor and a method of manufacturing a sensor
JP7316046B2 (ja) 2019-01-08 2023-07-27 キヤノン株式会社 光電変換装置およびカメラ
US11721774B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Full well capacity for image sensor
JP2021190466A (ja) * 2020-05-26 2021-12-13 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、電子機器、及び固体撮像装置の製造方法
JP2021197388A (ja) * 2020-06-10 2021-12-27 ソニーセミコンダクタソリューションズ株式会社 受光装置およびその製造方法、並びに、測距装置
US20230017723A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3556679B2 (ja) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
JP3057801B2 (ja) * 1991-05-08 2000-07-04 日本電気株式会社 固体撮像装置
US6709907B1 (en) * 1992-02-25 2004-03-23 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
JPH0982585A (ja) * 1995-09-20 1997-03-28 Hamamatsu Photonics Kk シリコンウエハの貼り合わせ方法
JPH11214668A (ja) 1997-11-20 1999-08-06 Nikon Corp 固体撮像装置、並びに受光素子
JP2001144318A (ja) 1999-11-18 2001-05-25 Ricoh Co Ltd 光電変換素子及びその製造方法
JP4338298B2 (ja) * 2000-10-04 2009-10-07 富士フイルム株式会社 電荷転送装置およびその駆動方法
JP4040261B2 (ja) * 2001-03-22 2008-01-30 富士フイルム株式会社 固体撮像装置とその駆動方法
US6809359B2 (en) * 2001-05-16 2004-10-26 Matsushita Electric Industrial Co., Ltd. Solid-state imaging device, method for manufacturing the same, and method for driving the same
JP3695748B2 (ja) 2001-05-16 2005-09-14 松下電器産業株式会社 固体撮像装置並びにその製造方法および駆動方法
JP3759435B2 (ja) * 2001-07-11 2006-03-22 ソニー株式会社 Ｘ−ｙアドレス型固体撮像素子
US6501109B1 (en) * 2001-08-29 2002-12-31 Taiwan Semiconductor Manufacturing Company Active CMOS pixel with exponential output based on the GIDL mechanism
US6432725B1 (en) * 2001-09-28 2002-08-13 Infineon Technologies Ag Methods for crystallizing metallic oxide dielectric films at low temperature
WO2003065416A2 (en) * 2002-02-01 2003-08-07 Picometrix, Inc. Enhanced photodetector
JP2003229562A (ja) * 2002-02-05 2003-08-15 Sony Corp 半導体装置、その製造方法及び半導体製造装置
JP4123415B2 (ja) * 2002-05-20 2008-07-23 ソニー株式会社 固体撮像装置
KR100450681B1 (ko) * 2002-08-16 2004-10-02 삼성전자주식회사 반도체 메모리 소자의 커패시터 및 그 제조 방법
JP3840214B2 (ja) 2003-01-06 2006-11-01 キヤノン株式会社 光電変換装置及び光電変換装置の製造方法及び同光電変換装置を用いたカメラ
JP2004241612A (ja) 2003-02-06 2004-08-26 Fujitsu Ltd 半導体装置及びその製造方法
JP4232701B2 (ja) * 2003-08-12 2009-03-04 セイコーエプソン株式会社 レイアウトシステム、テンプレート生成システム、レイアウトプログラムおよびテンプレート生成プログラム、並びにレイアウト方法およびテンプレート生成方法
JP2005142510A (ja) 2003-11-10 2005-06-02 Matsushita Electric Ind Co Ltd 固体撮像装置およびその製造方法
US7148525B2 (en) 2004-01-12 2006-12-12 Micron Technology, Inc. Using high-k dielectrics in isolation structures method, pixel and imager device
JP2005208519A (ja) 2004-01-26 2005-08-04 Pentax Corp 反射防止膜を有する光学素子及び医療用光学機器
JP4779304B2 (ja) 2004-03-19 2011-09-28 ソニー株式会社 固体撮像素子、カメラモジュール及び電子機器モジュール
JP2005340498A (ja) * 2004-05-27 2005-12-08 Matsushita Electric Ind Co Ltd 固体撮像素子
JP2005353996A (ja) * 2004-06-14 2005-12-22 Sony Corp 固体撮像素子とその製造方法、並びに半導体装置とその製造方法
US7898010B2 (en) * 2004-07-01 2011-03-01 Micron Technology, Inc. Transparent conductor based pinned photodiode
JP4779320B2 (ja) 2004-08-10 2011-09-28 ソニー株式会社 固体撮像装置およびその製造方法
JP2006261638A (ja) 2005-02-21 2006-09-28 Sony Corp 固体撮像装置および固体撮像装置の駆動方法
US20060191567A1 (en) * 2005-02-28 2006-08-31 Fuji Photo Film Co., Ltd. Photoelectric conversion element and method for producing photoelectric conversion element
JP2006278539A (ja) * 2005-03-28 2006-10-12 Matsushita Electric Ind Co Ltd Ｍｏｓ型固体撮像装置
JP4848739B2 (ja) * 2005-11-01 2011-12-28 ソニー株式会社 物理量検出装置および撮像装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9570500B2 (en) 2009-02-10 2017-02-14 Sony Corporation Solid-state imaging device, method of manufacturing the same, and electronic apparatus
US9647025B2 (en) 2009-02-10 2017-05-09 Sony Corporation Solid-state imaging device, method of manufacturing the same, and electronic apparatus
US9799698B2 (en) 2009-02-10 2017-10-24 Sony Corporation Solid-state imaging device having improved light-collection, method of manufacturing the same, and electronic apparatus
US11735620B2 (en) 2009-02-10 2023-08-22 Sony Group Corporation Solid-state imaging device having optical black region, method of manufacturing the same, and electronic apparatus
KR20120109310A (ko) * 2011-03-25 2012-10-08 소니 주식회사 고체 촬상 장치, 및, 그 제조 방법, 전자 기기
CN112002719A (zh) * 2020-09-04 2020-11-27 锐芯微电子股份有限公司 图像传感器像素单元及其形成方法、工作方法
CN112002719B (zh) * 2020-09-04 2024-04-09 锐芯微电子股份有限公司 图像传感器像素单元及其形成方法、工作方法

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KR101333903B1 (ko) 2013-11-27
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CN103050501A (zh) 2013-04-17
US20070210395A1 (en) 2007-09-13
TWI430440B (zh) 2014-03-11
KR20130100087A (ko) 2013-09-09
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TWI477146B (zh) 2015-03-11
US20120147241A1 (en) 2012-06-14

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