KR20020073485A - Ｉｉｉ족 질화물계 화합물 반도체의 제조 방법 및ｉｉｉ족 질화물계 화합물 반도체 소자 - Google Patents

Ｉｉｉ족 질화물계 화합물 반도체의 제조 방법 및ｉｉｉ족 질화물계 화합물 반도체 소자 Download PDF

Info

Publication number
KR20020073485A
KR20020073485A KR1020027008101A KR20027008101A KR20020073485A KR 20020073485 A KR20020073485 A KR 20020073485A KR 1020027008101 A KR1020027008101 A KR 1020027008101A KR 20027008101 A KR20027008101 A KR 20027008101A KR 20020073485 A KR20020073485 A KR 20020073485A
Authority
KR
South Korea
Prior art keywords
compound semiconductor
group iii
nitride compound
iii nitride
layer
Prior art date
Application number
KR1020027008101A
Other languages
English (en)
Other versions
KR100499658B1 (ko
Inventor
고이케마사요시
데젠유타
히라마쓰도시오
Original Assignee
도요다 고세이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도요다 고세이 가부시키가이샤 filed Critical 도요다 고세이 가부시키가이샤
Publication of KR20020073485A publication Critical patent/KR20020073485A/ko
Application granted granted Critical
Publication of KR100499658B1 publication Critical patent/KR100499658B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H01L21/0265—Pendeoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Biophysics (AREA)
  • Optics & Photonics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Led Devices (AREA)
  • Semiconductor Lasers (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

제1의 III족 질화물계 화합물 반도체층(31)을 점 형상, 스트라이프 형상 또는 격자 형상 등의 아일랜드 상태로 에칭하여, 단차를 형성한다. 이렇게 하여, 단차 상단의 상면 및 측면을 핵으로 하고, 제2의 III족 질화물계 화합물 반도체(32)를 세로 및 가로 방향 에피택셜 성장시킴으로써, 단차 부분을 메우면서, 상방에도 성장시킬 수 있다. 이 때, 제2의 III족 질화물계 화합물 반도체(32)가 가로 방향 에피택셜 성장한 부분의 상부는 III족 질화물계 화합물 반도체층(31)이 가지는 관통 전위의 전파가 억제되어, 메워진 단차 부분에 관통 전위가 경감된 영역을 만들 수 있다.

Description

ＩＩＩ족 질화물계 화합물 반도체의 제조 방법 및 ＩＩＩ족 질화물계 화합물 반도체 소자 {METHOD FOR PRODUCING GROUP III NITRIDE COMPOUND SEMICONDUCTOR AND GROUP III NITRIDE COMPOUND SEMICONDUCTOR DEVICE}
III족 질화물계 화합물 반도체는, 예를 들면, 발광 소자로 한 경우, 발광 스펙트럼이 자외(紫外)로부터 적색의 광범위하게 걸친 직접 천이형의 반도체이며, 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 발광 소자에 응용되고 있다. 또,그 밴드 갭이 넓기 때문에, 다른 반도체를 이용한 소자보다 고온에서 안정된 동작을 기대할 수 있으므로, FET 등 트랜지스터에의 응용도 한창 개발되고 있다. 또, 비소(As)를 주성분으로 하고 있지 않으므로, 환경면에서도 여러 가지의 반도체 소자 일반에의 개발이 기대되고 있다. 이 III족 질화물계 화합물 반도체에서는, 통상 사파이어를 기판으로서 사용하고, 그 위에 형성되어 있다.
본 발명은 III족 질화물계 화합물 반도체의 제조 방법에 관한 것이다. 특히, 가로 방향 에피택셜 성장(ELO)을 이용하는 III족 질화물계 화합물 반도체의 제조 방법에 관한 것이다. 그리고, III족 질화물계 화합물 반도체란, 예를 들면, AlN, GaN, InN과 같은 2 원소, AlxGal-xN, AlxIn1-xN, GaxIn1-xN(모두 0 < x < 1)와 같은 3원계(元系), AlxGayIn1-x-yN(0 < x < 1, 0 < y < 1, 0 < x+y < 1)의 4원계를 포괄한 일반식 AlxGayIn1-x-yN(0 ≤x ≤1, 0 ≤y ≤1, 0 ≤x+y ≤1)으로 표현되는 것이 있다. 그리고, 본 명세서에서는, 특히 거절하지 않는 한, 단지 III족 질화물계 화합물 반도체라고 하는 경우에는, 전도형을 p형 또는 n형으로 하기 위한 불순물이 도프된 III족 질화물계 화합물 반도체도 포함한 표현으로 한다.
도 1은 본 발명의 제1 실시예에 관한 III족 질화물계 화합물 반도체의 제조 공정을 나타내는 단면도이다.
도 2는 본 발명의 제2 실시예에 관한 III족 질화물계 화합물 반도체의 제조 공정을 나타내는 단면도이다.
도 3은 본 발명의 제3 실시예에 관한 III족 질화물계 화합물 반도체의 제조 공정을 나타내는 단면도이다.
도 4는 본 발명의 제4 실시예에 관한 III족 질화물계 화합물 반도체의 제조 공정을 나타내는 단면도이다.
도 5는 본 발명의 제5 실시예에 관한 III족 질화물계 화합물 반도체 발광 소자의 구조를 나타내는 단면도이다.
도 6은 본 발명의 제6 실시예에 관한 III족 질화물계 화합물 반도체 발광 소자의 구조를 나타내는 단면도이다.
도 7은 본 발명의 제7 실시예에 관한 III족 질화물계 화합물 반도체 발광 소자의 구조를 나타내는 단면도이다.
도 8은 본 발명의 제8 실시예에 관한 III족 질화물계 화합물 반도체 발광 소자의 구조를 나타내는 단면도이다.
도 9는 제1의 III족 질화물계 화합물 반도체 에칭의 다른 예를 나타내는 모식도이다.
도 10은 제1의 III족 질화물계 화합물 반도체 에칭의 또 다른 예를 나타내는 모식도이다.
도 11은 III족 질화물계 화합물 반도체를 전파하는 관통 전위를 나타내는 단면도이다.
그러나, 사파이어 기판 상에 III족 질화물계 화합물 반도체를 형성하면, 사파이어와 III족 질화물계 화합물 반도체와의 격자 정수(格子定數)의 미스핏(misfit)에 의해 전위가 발생하고, 이 때문에 소자 특성이 양호하지 않다고 하는 문제가 있다. 이 미스핏에 의한 전위는 반도체층을 세로 방향(기판면에 수직 방향)으로 관통하는 관통 전위이며, III족 질화물계 화합물 반도체 중에 109cm-2정도의 전위가 전파되어 버린다고 하는 문제가 있다. 이는 조성이 상이한 III족 질화물계 화합물 반도체 각층을 최상층까지 전파한다. 이에 따라, 예를 들면, 발광 소자의 경우, LD의 임계값 전류, LD 및 LED 소자 수명 등의 소자 특성이 양호하게 되지 않는다고 하는 문제가 있었다. 또, 다른 반도체 소자로서도, 결함에 의해 전자가 산란되기 때문에, 이동도(모빌리티)가 낮은 반도체 소자로 되는 데 그치고 있었다. 이들은 다른 기판을 이용하는 경우에도 동일했다.
이에 대하여, 도 11의 모식도로 설명한다. 도 11은 기판(91)과, 그 위에 형성된 버퍼층(92)과, 다시 그 위에 형성된 III족 질화물계 화합물 반도체층(93)을나타낸 것이다. 기판(91)으로서는 사파이어 등, 버퍼층(92)으로서는 질화 알루미늄(AlN) 등이 종래 이용되고 있다. 질화 알루미늄(AlN)의 버퍼층(92)은 사파이어 기판(91)과 III족 질화물계 화합물 반도체층(93)과의 미스핏을 완화시킬 목적으로 형성되어 있는 것이지만, 그래도 전위의 발생을 0으로 할 수는 없다. 이 전위 발생점(900)으로부터 세로 방향(기판면에 수직 방향)으로 관통 전위(901)가 전파되고, 그것은 버퍼층(92), III족 질화물계 화합물 반도체층(93)도 관통해 간다. 이렇게 하여, III족 질화물계 화합물 반도체층(93)의 상층에 원하는 여러 가지의 III족 질화물계 화합물 반도체를 적층하여 반도체 소자를 형성하려고 하면, III족 질화물계 화합물 반도체층(93)의 표면에 달한 전위(902)로부터, 반도체 소자를 관통 전위가 다시 세로 방향으로 전파해 가게 된다. 이와 같이, 종래의 기술에서는 III족 질화물계 화합물 반도체층을 형성할 때, 전위의 전파를 저지할 수 없다고 하는 문제가 있었다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것이며, 그 목적은 관통 전위의 발생을 억제한 III족 질화물계 화합물 반도체를 제조하는 것이다.
상기 과제를 해결하기 위해, 제1 수단은 III족 질화물계 화합물 반도체를 에피택셜 성장에 의해 얻는 III족 질화물계 화합물 반도체의 제조 방법에 있어서, 적어도 1층의 III족 질화물계 화합물 반도체로 이루어지고, 최상층을 제1의 III족 질화물계 화합물 반도체로 하는 기저층(基底層)을 에칭에 의해, 점 형상, 스트라이프 형상 또는 격자 형상 등의 아일랜드(island) 상태가 되도록 단차(段差)를 형성하는 공정과, 에칭에 의해 형성된 점 형상, 스트라이프 형상 또는 격자 형상 등 아일랜드 상태의 단차 상단의 상면 및 측면을 핵으로 하여, 제2의 III족 질화물계 화합물 반도체를 세로 및 가로 방향 에피택셜 성장시키는 공정을 가지는 것을 특징으로 한다. 그리고, 본 명세서에서 기저층이란, 단층의 III족 질화물계 화합물 반도체층의 경우와, III족 질화물계 화합물 반도체층을 적어도 1층 포함하는 다중층을 일괄하여 표현하기 위해 사용한다. 또, 여기에서 아일랜드 상태란, 에칭에 의해 형성된 단차 상단의 모양을 개념적으로 말하는 것으로서, 반드시 각각이 분리된 영역을 말하는 것이 아니고, 웨이퍼 상 전체를 스트라이프 형상 또는 격자 형상으로 형성하는 등과 같이 매우 넓은 범위에서 단차의 상단이 연속되어 있어도 되는 것으로 한다. 또, 단차의 측면이란 반드시 기판면 및 III족 질화물계 화합물 반도체 표면에 대하여 수직이 되는 것을 말하는 것이 아니고, 경사면이라도 된다. 이 때, 단차의 저부(底部)에 저면이 없는, 단면이 V자형의 것이라도 된다. 이들은 특히 언급되지 않는 한 이하의 청구항에서도 동일하게 한다.
또, 제2 수단은 제1항의 III족 질화물계 화합물 반도체의 제조 방법에 있어서, 단차의 깊이와 폭과의 관계는 저부로부터의 세로 방향 성장에 의해 단차가 메워지는 것보다, 측면으로부터의 가로 방향 성장에 의해 단차가 메워지는 쪽이 빠르도록 형성되는 것을 특징으로 한다. 그리고, 여기에서, 에칭 시 단면이 V자형의 저면이 없는 단차의 경우에는, 에피택셜 성장 시에 형성되는 저면을 말한다.
또, 제3 수단은 단차의 측면은 거의 전부가 {11 - 20}면인 것을 특징으로 한다.
또, 제4 수단은 제1의 III족 질화물계 화합물 반도체와 제2의 III족 질화물계 화합물 반도체가 동일 조성인 것을 특징으로 한다. 그리고, 여기에서 동일 조성이란, 도프 정도의 차(몰비 1퍼센트 미만의 차)는 무시하는 것으로 한다.
제5 내지 제9 수단의 발명은 말하자면, 제1항 내지 제4항의 발명에 나타낸 공정을 2 단계 실행하는 것을 특징으로 한다. 제5항의 발명은 제1항의 발명에 대응한다. 즉, III족 질화물계 화합물 반도체를 에피택셜 성장에 의해 얻는 III족 질화물계 화합물 반도체의 제조 방법에 있어서, 적어도 1층의 III족 질화물계 화합물 반도체로 이루어지고, 최상층을 제1의 III족 질화물계 화합물 반도체로 하는 기저층을 에칭에 의해, 점 형상, 스트라이프 형상 또는 격자 형상 등의 아일랜드 상태가 되도록 제1 단차를 형성하는 공정과, 제1 단차 상단의 상면 및 측면을 핵으로 하여, 제2의 III족 질화물계 화합물 반도체를 세로 및 가로 방향 에피택셜 성장시키는 공정과, 제1 단차 상단의 상면 및 측면을 핵으로 하여 형성된 제2의 III족 질화물계 화합물 반도체의, 제1 단차 상단의 상방 영역 중 적어도 한 영역을 에칭하여 제2 단차를 형성하는 공정과, 제2 단차 상단의 상면 및 측면을 핵으로 하여, 제3의 III족 질화물계 화합물 반도체를 세로 및 가로 방향 에피택셜 성장시키는 공정을 가지는 것을 특징으로 한다. 그리고, 제1항 내지 제4항의 발명에 나타낸 공정을 2 단계 실행한다는 것이란, 거의 동일한 공정에 한정되지 않는다. 제1 단계의 공정과 제2 단계의 공정에서의 단차의 형상, 측면 및 저면이 거의 동일한 것에 한정되지 않는다. 이들은 이하의 청구항 설명에 대해서도 동일하다.
또, 제6 수단은 제2항의 발명에 대응한다. 즉, 제1 및 제2 단차의 깊이와 폭과의 관계는 저부로부터의 세로 방향 성장에 의해 이들 단차가 메워지는 것보다,측면으로부터의 가로 방향 성장에 의해 이들 단차가 메워지는 쪽이 빠르도록 형성되는 것을 특징으로 한다.
또, 제7 수단은 제3항의 발명에 대응한다. 즉, 제1 및 제2 단차의 측면은 거의 전부가 {11 - 20}면인 것을 특징으로 한다.
또, 제8 수단은 제4항의 발명을 1단째의 가로 방향 에피택셜 성장에 적용한 것이다. 즉, 제1의 III족 질화물계 화합물 반도체와 제2의 III족 질화물계 화합물 반도체가 동일 조성인 것을 특징으로 한다.
또, 제9 수단은 제4항의 발명을 2단째의 가로 방향 에피택셜 성장에 적용한 것이다. 즉 제2의 III족 질화물계 화합물 반도체와 제3의 III족 질화물계 화합물 반도체가 동일 조성인 것을 특징으로 한다.
또, 제10 및 제11 수단은 각각 제1항 내지 제4항 중 어느 한 항의 제조 방법, 및 제5항 내지 제9항 중 어느 한 항의 제조 방법에 의해 제조한 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 부분의 상층에 형성되는 것을 특징으로 하는 III족 질화물계 화합물 반도체 소자이다. 또, 제12항 및 제13항의 발명은 각각 제1항 내지 제4항 중 어느 한 항의 제조 방법, 및 제5항 내지 제9항 중 어느 한 항의 제조 방법에 의해 제조한 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 부분의 상층에, 상이한 III족 질화물계 화합물 반도체층을 적층함으로써 얻어지는 것을 특징으로 하는 III족 질화물계 화합물 반도체 발광 소자이다.
또, 제14 및 제15 수단은 각각 제1항 내지 제4항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법, 및 제5항 내지 제9항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법에 더하여, 가로 방향 에피택셜 성장한 부분의 상층 이외를 거의 전부 제거함으로써, III족 질화물계 화합물 반도체 기판을 얻는 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법이다.
본 발명의 III족 질화물계 화합물 반도체 제조 방법의 개요를 도 1 내지 도 4를 참조하면서 설명한다. 그리고, 도 1 내지 도 4에서는, 종속항의 설명 및 이해를 돕기 위해 기판(1) 및 버퍼층(2)을 가지는 도면을 나타내고 있지만, 본 발명은 세로 방향으로 관통 전위를 가지는 III족 질화물계 화합물 반도체로부터, 세로 방향의 관통 전위가 경감된 영역을 가지는 III족 질화물계 화합물 반도체층을 얻는 것이며, 기판(1) 및 버퍼층(2)은 본 발명에 필수 요소는 아니다. 이하, 먼저 기판(1) 상에 버퍼층(2)을 통해 형성된 세로 방향(기판면에 수직 방향)으로 관통 전위를 가지는 III족 질화물계 화합물 반도체층(31)을 이용하여 본 발명을 적용하는 예에서 본 발명의 작용 효과의 요부를 설명한다.
도 1 (a)와 같이, 제1의 III족 질화물계 화합물 반도체층(31)을 점 형상, 스트라이프 형상 또는 격자 형상 등의 아일랜드 상태로 에칭하여 단차를 형성한다. 이렇게 하여, 단차 상단의 상면 및 측면을 핵으로 하고, 제2의 III족 질화물계 화합물 반도체(32)를 세로 및 가로 방향 에피택셜 성장시킴으로써 단차 부분을 메우면서, 상방에도 성장시킬 수 있다. 이 때, 제2의 III족 질화물계 화합물 반도체(32)가 가로 방향 에피택셜 성장한 부분의 상부는 III족 질화물계 화합물 반도체층(31)이 가지는 관통 전위의 전파가 억제되어, 메워진 단차 부분에 관통 전위가 경감된 영역을 만들 수 있다(청구항 1). 제2의 III족 질화물계 화합물 반도체(32)를 세로 및 가로 방향 에피택셜 성장시킬 때, 도 1 (b)와 같이, 단차 상단의 상면을 핵으로 하여 성장하는 부분, 단차의 측면을 핵으로 하여 성장하는 부분, 단차의 하단면(저부)을 핵으로 하여 성장하는 부분이 존재한다. 본 발명에서는 단차의 측면을 핵으로 하여 성장하는 부분이 명백하게 존재하도록 에피택셜 성장하는 것이다. 이에 따라 단차의 측면을 핵으로 하여 가로 방향 성장하는 부분은 관통 전위가 세로 방향으로 전파되지 않는다. III족 질화물계 화합물 반도체층(31)과 제2의 III족 질화물계 화합물 반도체(32)은 에피택셜 성장에 의해 불연속면이 거의 없으므로, 절연체 등에 의한 마스크를 가지는 것과 비교하여 세로 방향[기판(1)면의 법선 방향]으로 전류를 흐르게 할 때, 불연속 부분에 의해 저항이 발생하지 않는다. 또, 구조적으로도 안정된 것으로 할 수 있다.
이 때, 단차 부분을 메우는 제2의 III족 질화물계 화합물 반도체(32)가 단차 하단의 저부로부터 세로 방향으로 에피택셜 성장하여 원래의 단차 상단까지 성장하는 것보다 단차의 측면으로부터 가로 방향으로 에피택셜 성장하여 마주 보는 단차 측면으로부터의 가로 방향 에피택셜 성장면과 합체하는 쪽이 빠르면, 단차를 메운 부분의 III족 질화물계 화합물 반도체(32) 상부에는 III족 질화물계 화합물 반도체층(31)으로부터 전파되는 관통 전위는 현저하게 억제되어, 매우 양질의 결정 영역으로 할 수 있다(청구항 2). 이 경우, 도 1 (c)과 같이 단차의 저부를 핵으로 하여 성장한 부분이 표면으로 나오지 않고 공동(空洞)으로서 남게 된다. 그 상부는 양측의 단차 측면을 핵으로 하여 성장해 온 III족 질화물계 화합물 반도체(32) 성장면의 합체가 발생하고 있으며, III족 질화물계 화합물 반도체층(31)으로부터 전파되는 관통 전위는 이 공동에서 멈추게 된다. 따라서, 세로 방향[기판(1)면의 법선 방향]으로 전류를 흐르게 할 때, 불연속 부분에 의해 저항이 발생하지 않는다. 또, 구조적으로도 안정된 것으로 할 수 있다.
상기와 같은 가로 방향 에피택셜 성장은 III족 질화물계 화합물 반도체층(31)의 단차 측면이 {11-20}면일 때 용이하게 실현 가능하다(청구항 3). 이 때, 예를 들면, 가로 방향 에피택셜 성장 중의 성장면 중 적어도 상부를 {11-20}면 그대로 유지할 수 있다. 또, 제1의 III족 질화물계 화합물 반도체와 제2의 III족 질화물계 화합물 반도체가 동일 조성이면, 가로 방향 에피택셜 성장은 용이하게 실현 가능하다(청구항 4).
이상과 같은 방법에 의해, III족 질화물계 화합물 반도체층(31)으로부터 전파되는 관통 전위를 억제하여 구조적으로 안정된 것으로 하는 한편, 불연속면에 의한 저항 증가를 동반하지 않고 III족 질화물계 화합물 반도체(32)를 형성할 수 있다. 그리고, 도 1에서는 기판면에 수직의 측면을 가지는 단차를 형성하는 것을 나타냈지만, 본 발명은 이것에 한정되지 않고, 단차의 측면은 경사면이라도 된다. 이 때, 단차의 저부에 저면이 없는, 단면이 V자형의 것이라도 된다. 이들은 이하의 설명에서도 동일하다.
도 1에서는 기판(1) 상에 버퍼층(2)과 III족 질화물계 화합물 반도체층(31)을 차례로 형성하고, III족 질화물계 화합물 반도체층(31)의 두께보다 얕은 에칭의 경우를 나타냈지만, 도 2와 같이, 에칭을 III족 질화물계 화합물 반도체층(31)의두께와 동일하게 하여 단차의 저부로서 버퍼층(2)이 노출되도록 형성해도 된다. 이 경우에도, 버퍼층(2)으로부터 III족 질화물계 화합물 반도체층(32)이 세로 방향 에피택셜 성장하여 단차를 메우는 것보다 먼저, III족 질화물계 화합물 반도체층(31)의 측면 및 단차의 상면으로부터의 가로 방향 에피택셜 성장에 의해 단차가 피복되는 쪽이 빨라지도록 에피택셜 조건과 단차의 폭 및 깊이를 설정함으로써 본 발명을 실시하게 된다. 효과는 이미 설명한 도 1의 경우와 동일하다.
또, 도 3과 같이, 기저층으로서 기판 상에 형성된 버퍼층, 및 이 버퍼층 상에 에피택셜 성장한 III족 질화물계 화합물 반도체층을 1 주기로 하고, 복수 주기 형성된 층을 사용하는 것이라도 된다. 도 3에서는, 버퍼층(21), III족 질화물계 화합물 반도체층(22), 버퍼층(23), III족 질화물계 화합물 반도체층(31)을 이 순서로 형성하고, III족 질화물계 화합물 반도체층(31)을 에칭하여 단차의 저부에 버퍼층(23)이 노출되는 예를 나타내고 있다. 또한, 도 3 (a)와 같은 공정 후, III족 질화물계 화합물 반도체층(31)의 두께보다 얕은 에칭을 하여 단차의 저부가 III족 질화물계 화합물 반도체층(31)인 제조 방법, III족 질화물계 화합물 반도체층(31)의 두께보다 깊은 에칭을 하여 단차의 저부가 III족 질화물계 화합물 반도체층(22) 또는 버퍼층(21)으로 하는 제조 방법이라도 된다. 모두 단차의 하단 상방에 형성되는 III족 질화물계 화합물 반도체층(32)은 주로 단차의 상단 최상층의 III족 질화물계 화합물 반도체층(31)을 핵으로 한 가로 방향 에피택셜 성장에 의해 형성되어, 세로 방향으로 전파되는 관통 전위가 억제된 영역으로 할 수 있다. 그 밖에, 효과는 이미 설명한 도 1의 경우와 동일하다.
상기 공정을 2번 이상 반복함으로써, 기판면의 법선 방향으로 전파되는 관통 전위의 억제를 멀티플 폴드(mutiple-fold)에도 실시하는 것이 가능하다(청구항 5 내지 청구항 9). 이에 따라 매우 넓은 면적[기판(1)면에 대하여)을 관통 전위가 억제된 것으로 할 수 있다. 이것을 도 4에 나타낸다. 제1항 내지 제4항의 발명에서 제1단의 단차 형성과 제1 에피택셜 성장을 실행하여, 제1의 III족 질화물계 화합물 반도체층(31)으로부터 전파된 관통 전위가 억제된 영역을 가지는 제2의 III족 질화물계 화합물 반도체층(32)이 형성된다. 여기에서, 제1의 III족 질화물계 화합물 반도체층(31)으로부터 전파된 관통 전위가 억제되고 있지 않은 영역(제1 단차의 상단 상부)의 적어도 일부를 에칭한다. 도 4 (a)에서는, 제1 단차의 상단 상부에 제2의 III족 질화물계 화합물 반도체층(32)을 남긴 깊이로 하고 있지만, 제1의 III족 질화물계 화합물 반도체층(31)도 에칭하는 깊이로 해도 된다. 이렇게 하여 제2의 III족 질화물계 화합물 반도체층(32)의 제2 단차 상단의 상면 및 측면을 핵으로 하여 제3의 III족 질화물계 화합물 반도체층(33)을 세로 및 가로 방향 에피택셜 성장시키면, 제2의 III족 질화물계 화합물 반도체층(32)의 관통 전위가 억제된 영역 상부의 제3의 III족 질화물계 화합물 반도체(33)는 관통 전위가 역시 억제되어 있고, 제2의 III족 질화물계 화합물 반도체층(32)의 단차를 메운 상부의 제3의 III족 화합물계 화합물 반도체(33)는 단차의 측면을 핵으로 하여 에피택셜 성장되어 있으므로 관통 전위가 억제된 영역이 된다.
제1 단차를 형성하는 데는 도 2에 나타낸 저부가 상이한 층인 단차, 또는 도 3에 나타낸 다중층 상의 단차, 그 밖의 구성의 단차라도 된다. 이들의 경우, 제2단차는 제2의 III족 질화물계 화합물 반도체층(32)만이 노출되는 깊이로 해도, 또는 제1 단차의 상단을 깎을 때까지 에칭해도 된다. 도 2에 나타낸 저부가 상이한 층인 단차, 또는 도 3에 나타낸 다중층 상의 단차를 제1 단차로 한 경우, 상층의 제2 단차의 구성은 제1 단차의 구성과 상이해도 된다.
상기 공정에서 얻어진 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 부분의 상층에 발광 소자를 형성함으로써, 소자 수명, 또는 LD의 임계값이 개선된 발광 소자로 할 수 있다(청구항 10 및 청구항 11).
또, 상기 공정에서 얻어진 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 상층만을 그 밖의 층으로부터 분리함으로써, 전위 등 결정 결함이 현저하게 억제된 결정성이 양호한 III족 질화물계 화합물 반도체를 얻을 수 있다(청구항 10 및 청구항 12). 그리고, "거의 전부 제거"란, 제조 상의 간편 상, 일부 관통 전위가 남은 부분을 포함하고 있다고 해도 본 발명에 포함되는 것을 나타내는 것이다.
도 1에 본 발명의 III족 질화물계 화합물 반도체 제조 방법의 실시 형태의 일례의 개략을 나타낸다. 기판(1)과, 필요하면 버퍼층(2)과, 제1의 III족 질화물계 화합물 반도체층(31)을 형성하고, 트렌치형으로 에칭한다[도 1 (a)]. 이 때,에칭에 의해 단차가 발생하고, 에칭되지 않은 면을 상단으로 하여, 측면 및 단차의 저부(하단면)가 형성된다. 측면은 예를 들면 {11-20}면이다. 다음에 가로 방향 에피택셜 성장하는 조건에서, 단차의 측면 및 상면을 핵으로 하여 제2의 III족 질화물계 화합물 반도체(32)의 에피택셜 성장을 실행한다. 유기 금속 성장법을 이용하면, 성장면을 {11-20}면로 유지한 채 가로 방향 에피택셜 성장이 용이하게 가능하다. 이렇게 하여, 단차 측면의 가로 방향 성장이 발생하면, 제2의 III족 질화물계 화합물 반도체(32)의 그 부분에 대해서는, 제1의 III족 질화물계 화합물 반도체층(31)으로부터의 관통 전위가 전파되지 않는다[도 1 (b)]. 이렇게 하여, 단차 저부의 세로 방향의 성장에 의해 에칭된 부분이 메워지기 전에, 단차의 양 측면의 가로 방향 성장이 에칭된 부분의 상방에서 합체되도록, 에칭 형상과 가로 방향 에피택셜 성장 조건을 설정함으로써, 에칭된 상부의 제2의 III족 질화물계 화합물 반도체(32)에는 관통 전위가 억제된 영역을 형성할 수 있다[도 1 (c)]. 이 후, 도 4와 같이, 동일한 공정을 에칭 영역을 비켜 놓고 반복함으로써, 관통 전위가 억제된 영역이 더욱 넓은 제3의 III족 질화물계 화합물 반도체(33)를 형성할 수도 있다.
상기 발명의 실시 형태로서는, 다음 중에서 각각 선택할 수 있다.
기판 상에 III족 질화물계 화합물 반도체를 순차 적층을 형성하는 경우에는, 기판으로서는 사파이어, 실리콘(Si), 탄화 규소(SiC), 스피넬(MgAl2O4), ZnO, MgO 그 밖의 무기 결정 기판, 인화(燐化) 갈륨 또는 비화(砒化) 갈륨과 같은 III-V족 화합물 반도체 또는 질화 갈륨(GaN), 그 밖의 III족 질화물계 화합물 반도체 등을사용할 수 있다.
III족 질화물계 화합물 반도체층을 형성하는 방법으로서는 유기 금속 기상 성장법(MOCVD 또는 MOVPE)이 바람직하나, 분자선 기상 성장법(MBE), 할라이드 기상 성장법(Halide VPE), 액상 성장법(LPE) 등을 사용해도 되며, 각층을 각각 상이한 성장 방법으로 형성해도 된다.
예를 들면, 사파이어 기판 상에 III족 질화물계 화합물 반도체를 적층할 때, 결정성 양호하게 형성시키기 위해, 사파이어 기판과의 격자 불정합(不整合)을 시정하기 위해 버퍼층을 형성하는 것이 바람직하다. 다른 기판을 사용하는 경우에도 버퍼층을 형성하는 것이 바람직하다. 버퍼층으로서는, 저온에서 형성시킨 III족 질화물계 화합물 반도체 AlxGayIn1-x-yN(0 ≤x ≤1, 0 ≤y≤1, 0 ≤x+y ≤1), 보다 바람직하게는 AlxGal-xN(0 ≤x ≤1)이 사용된다. 이 버퍼층은 단층이라도 되고, 조성 등이 상이한 다중층으로 해도 된다. 버퍼층의 형성 방법은 380~420℃의 저온에서 형성하는 것이라도 되고, 역으로 1000~1180℃의 범위에서, MOCVD법으로 형성해도 된다. 또, DC 마그네트론 스퍼터 장치를 사용하여 고순도 금속 알루미늄과 질소 가스를 원재료로서, 리액티브 스퍼터법에 의해 AlN으로 이루어지는 버퍼층을 형성할 수도 있다. 동일하게 일반식 AlxGayIn1-x-yN(0 ≤x ≤1, 0 ≤y ≤1, 0 ≤x+y ≤1, 조성비는 임의)의 버퍼층을 형성할 수 있다. 또한 증착법, 이온 플레이팅법, 레이저 어브레이션법, ECR법을 사용할 수 있다. 물리 증착법에 의한 버퍼층은 200~600℃에서 실행하는 것이 바람직하다. 더욱 바람직하게는 300~500℃이며, 더욱 바람직하게는 400~500℃이다. 이들 스퍼터링법 등의 물리 증착법을 사용한 경우에는, 버퍼층의 두께는 100~3000Å가 바람직하다. 100~400Å가 더욱 바람직하고, 가장 바람직하게는 100~300Å이다. 다중층으로서는, 예를 들면, AlxGal-xN(0 ≤x ≤1)로 이루어지는 층과 GaN층을 교대로 형성하는, 조성이 동일한 층의 형성 온도를, 예를 들면, 600℃ 이하와 1000℃ 이상으로 하여 교대로 형성하는 등의 방법이 있다. 물론, 이들을 조합해도 되고, 다중층은 3종 이상의 III족 질화물계 화합물 반도체 AlxGayIn1-x-yN(0 ≤x ≤1, 0 ≤y ≤1, 0 ≤x+y ≤1)을 적층해도 된다. 일반적으로는, 버퍼층은 비정질이며, 중간층으로서 단결정층을 형성한다. 버퍼층과 중간층을 1 주기로 하여 복수 주기를 형성해도 되며, 반복은 임의 주기로 된다. 반복은 많을수록 결정성이 양호하게 된다.
버퍼층 및 상층의 III족 질화물계 화합물 반도체는, III족 원소 조성의 일부는 보론(B), 탈륨(T1)으로 치환해도, 또 질소(N)의 조성 일부를 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi)로 치환해도 본 발명을 실질적으로 적용할 수 있다. 또, 이들 원소를 조성에 표시할 수 없을 정도의 도프를 한 것이라도 된다. 예를 들면, 조성에 인듐(In), 비소(As)를 갖지 않은 III족 질화물계 화합물 반도체인 AlxGAl-xN(0 ≤x ≤1)에 알루미늄(Al), 갈륨(Ga)보다 원자 반경이 큰 인듐(In), 또는 질소(N)보다 원자 반경이 큰 비소(As)를 도프함으로써, 질소 원자의 결손(defect)에 의한 결정의 확장 변형을 압축 변형으로 보상하여 결정성을 양호하게 해도 된다. 이 경우에는, 억셉터 불순물(acceptor impurity)이 III족 원자의 위치에 용이하게 들어가기 때문에, p형 결정을 애즈 그로운(as grown)으로 얻을 수도 있다. 이와 같이 하여 결정성을 양호하게 함으로써 본원 발명에 맞춰 더욱 관통 전위를 100 내지 1000분의 1 정도까지 내릴 수도 있다. 버퍼층과 III족 질화물계 화합물 반도체층이 2 주기 이상으로 형성되어 있는 기저층의 경우, 각 III족 질화물계 화합물 반도체층에 주된 구성 원소보다 원자 반경이 큰 원소를 도프하면 더욱 양호하다. 그리고, 발광 소자의 발광층 또는 활성층으로서 구성하는 경우에는, 본래 III족 질화물계 화합물 반도체의 2원계, 또는 3원계를 이용하는 것이 바람직하다.
n형의 III족 질화물계 화합물 반도체층을 형성하는 경우에는, n형 불순물로서, Si, Ge, Se, Te, C 등 IV족 원소 또는 VI족 원소를 첨가할 수 있다. 또, p형 불순물로서는, Zn, Mg, Be, Ca, Sr, Ba 등 II족 원소 또는 IV족 원소를 첨가할 수 있다. 이들을 복수 또는 n형 불순물과 p형 불순물을 동일층에 도프해도 된다.
가로 방향 에피택셜 성장으로서는 성장면이 기판에 수직으로 되는 것이 바람직하지만, 기판에 대하여 경사진 작은 면(facet)인 채 성장하는 것이라도 된다. 이 때, 단차의 저부에 저면이 없는, 단면이 V자형의 것이라도 된다.
가로 방향 에피택셜 성장으로서는, 가로 방향 에피택셜 성장면의 적어도 상부와 기판면은 수직인 것이 보다 바람직하고, 또한 모두 III족 질화물계 화합물 반도체의 {11-20}면인 것이 보다 바람직하다.
에칭할 때에는 깊이와 폭의 관계에서, 가로 방향 에피택셜 성장에 의해 메워지도록 단차를 형성한다.
기판 상에 적층하는 III족 질화물계 화합물 반도체층의 결정축 방향을 예상할 수 있는 경우에는, III족 질화물계 화합물 반도체층의 a면[{11-20}면] 또는 m면[{1-10}면]에 수직이 되도록 스트라이프 형상으로 마스크 또는 에칭을 실시하는 것이 유용하다. 그리고, 아일랜드 형상, 격자 형상 등에 상기 스트라이프 및 마스크를 임의로 설계해도 된다. 가로 방향 에피택셜 성장면은 기판면에 수직의 것 외에, 기판면에 대하여 경사 각도의 성장면이라도 된다. III족 질화물계 화합물 반도체층의 a면으로서 (11-20)면을 가로 방향 에피택셜 성장면으로 하는 데는, 예를 들면, 스트라이프의 길이 방향은 III족 질화물계 화합물 반도체층의 m면인 (1-100)면에 수직으로 한다. 예를 들면, 기판을 사파이어의 a면 또는 c면으로 하는 경우에는, 어느 쪽도 사파이어의 m면이 그 위에 형성되는 III족 질화물계 화합물 반도체층의 a면과 통상 일치되므로, 이것에 맞춰 에칭을 실시한다. 점 형상, 격자 형상, 그 밖의 아일랜드 형상으로 하는 경우에도 윤곽(측벽)을 형성하는 각 면을 {11-20}면으로 하는 것이 바람직하다.
에칭 마스크는 다결정 실리콘, 다결정 질화물 반도체 등의 다결정 반도체, 산화 규소(SiOx), 질화 규소(SiNx), 산화 티탄(TiOx), 산화 질코늄(ZrOx) 등의 산화물, 질화물, 티탄(Ti), 텅스텐(W)과 같은 고융점 금속, 이들의 다층막을 사용할 수 있다. 이들의 성막 방법은 증착, 스퍼터, CVD 등의 기상 성장법 외에 임의이다.
에칭을 하는 경우에는 반응성 이온 빔 에칭(RIBE)이 바람직하지만, 임의의 에칭 방법을 사용할 수 있다. 기판면에 수직의 측면을 가지는 단차를 형성하지 않는 것으로서, 이방성(異方性) 에칭에 의해, 예를 들면, 단차의 저부에 저면이 없는, 단면이 V자형의 것을 형성해도 된다.
상기 관통 전위가 억제된 영역을 가지는 III족 질화물계 화합물 반도체의 전체 또는 관통 전위가 억제된 영역을 중심으로 하여 그 상부에 FET, 발광 소자 등의 반도체 소자를 형성할 수 있다. 발광 소자의 경우에는, 발광층은 다중 양자 우물 구조(MQW), 단일 양자 우물 구조(SQW) 외에, 호모 구조, 헤테로 구조, 더블 헤테로 구조의 것을 고려할 수 있지만, pin 접합 또는 pn 접합 등에 의해 형성해도 된다.
전술한 관통 전위가 억제된 영역을 가지는 III족 질화물계 화합물 반도체를, 예를 들면, 기판(1), 버퍼층(2) 및 에칭에 의해 단차를 형성한 관통 전위가 억제되고 있지 않은 부분을 제거하여, III족 질화물계 화합물 반도체 기판으로 할 수 있다. 그 위에 III족 질화물계 화합물 반도체 소자를 형성하는 것이 가능하고, 또는 보다 큰 III족 질화물계 화합물 반도체 결정을 형성하기 위한 기판으로서 사용할 수 있다. 제거 방법으로서는, 메커노케미컬 폴리싱 외에, 임의이다.
이하, 발명의 구체적인 실시예에 따라 설명한다. 실시예로서 발광 소자를 들지만, 본 발명은 하기 실시예에 한정되지 않고, 임의의 소자에 적용할 수 있는 III족 질화물계 화합물 반도체의 제조 방법을 개시하고 있다.
본 발명의 III족 질화물계 화합물 반도체는 유기 금속 화합물 기상 성장법(이하, "MOVPE"로 나타냄)에 의한 기상 성장에 의해 제조되었다. 사용된 가스는 암모니아(NH3)와 캐리어 가스(H2또는 N2) 와 트리메틸갈륨[Ga(CH3)3, 이하 "TMG"라고 함]과 트리메틸알루미늄[Al(CH3)3, 이하 "TMA"라고 함], 트리메틸인듐[In(CH3)3, 이하 "TMI"라고 함], 비스시클로펜타디에닐마그네슘[Mg(C5H5)2, 이하 "Cp2Mg"라고 함]이다.
[제1 실시예]
본 실시예의 공정을 도 1에 나타낸다. 유기 세정 및 열처리에 의해 세정한 a면을 주면으로 하고, 단결정의 사파이어 기판(1) 상에 온도를 400℃까지 저하시키고, H2를 10L/min, NH3을 5L/min, TMA를 20μmol/min로 약 3분간 공급하여 AlN의 버퍼층(2)을 약 40nm의 두께로 형성했다. 다음에, 사파이어 기판(1)의 온도를 1000℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하여, 막 두께 약 3㎛인 GaN층(31)을 형성했다.
하드 베이크 레지스트 마스크를 사용하여, 반응성 이온 빔 에칭(RIBE)을 이용한 선택 드라이 에칭에 의해, 폭 1㎛, 간격 1㎛, 깊이 2㎛의 스트라이프 형상으로 에칭했다. 이에 따라, 폭 1㎛인 상단과, 단차 2㎛, 폭 1㎛의 하단(저부)으로 이루어지는 GaN층(31)이 교대로 형성되었다[도 1 (a)]. 이 때, 깊이 2㎛의 단차를 형성하는 측면은 GaN층(31)의 {11-20}면으로 했다.
다음에, 사파이어 기판(1)의 온도를 1150℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 5μmol/min로 도입하고, GaN층(31)의 깊이 2㎛의 단차를 형성하는 측면인 {11-20}면을 핵으로 하여 GaN층(32)을 가로 방향 에피택셜 성장에 의해 형성했다. 이 때, 단차의 상면과 저부로부터도 에피택셜 성장이 발생했다[도 1 (b)]. 이렇게 하여 주로 {11-20}면을 성장면으로 하는 가로 방향 에피택셜 성장에의해 단차가 메워져, 표면이 평탄하게 되었다[도 1 (c)]. 이후, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하고, GaN층(32)을 성장시켜 GaN층(31)과 GaN층(32)을 합계 4㎛의 두께로 했다. GaN층(32)의, GaN층(31)의 깊이 2㎛의 단차 저부 상방에 형성된 부분은 단차의 상단 상방에 형성된 부분에 비해 관통 전위가 현저하게 억제되었다.
[제2 실시예]
본 실시예의 공정을 도 2에 나타낸다. 유기 세정 및 열처리에 의해 세정한 a면을 주면으로 하고, 단결정의 사파이어 기판(1) 상에 온도를 400℃까지 저하시키고, H2를 10L/min, NH3을 5L/min, TMA를 20μmol/min로 약 3분간 공급하여 AlN의 버퍼층(2)을 약 40nm의 두께로 형성했다. 다음에, 사파이어 기판(1)의 온도를 1000℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하여, 막 두께 약 2㎛인 GaN층(31)을 형성했다.
하드 베이크 레지스트 마스크를 사용하여, 반응성 이온 빔 에칭(RIBE)을 사용한 선택 드라이 에칭에 의해, 폭 1㎛, 간격 1㎛, 깊이 2㎛의 스트라이프 형상으로 에칭했다. 이에 따라, GaN층(31)의 폭 1㎛, 단차 2㎛의 상단과, 폭 1㎛의 노출된 버퍼층(하단의 저부)이 교대로 형성되었다[도 2 (a)]. 이 때, 깊이 2㎛의 단차를 형성하는 측면은 GaN층(31)의 {11-20}면으로 했다.
다음에, 사파이어 기판(1)의 온도를 1150℃로 유지하고, H2를 20L/min, NH3을10L/min, TMG를 5μmol/min로 도입하고, GaN층(31)의 깊이 2㎛의 단차를 형성하는 측면인 {11-20}면을 핵으로 하여 GaN층(32)을 가로 방향 에피택셜 성장에 의해 형성했다. 이 때, 단차의 상면과 저면인 노출된 버퍼층(2)면으로부터도 에피택셜 성장이 발생했다[도 2 (b)]. 이렇게 하여 주로 {11-20}면을 성장면으로 하는 가로 방향 에피택셜 성장에 의해 단차가 메워져, 표면이 평탄하게 되었다[도 2 (c)]. 이후, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하고, GaN층(32)을 성장시켜 GaN층(31)과 GaN층(32)을 합계 3㎛의 두께로 했다. GaN층(32)의, GaN층(31)의 깊이 2㎛의 단차 저부 상방에 형성된 부분은 단차의 상면 상방에 형성된 부분에 비해 관통 전위가 현저하게 억제되었다.
[제3 실시예]
본 실시예에서는, 도 3과 같은 다중층으로 이루어지는 기저층을 사용했다. 유기 세정 및 열처리에 의해 세정한 a면을 주면으로 하고, 단결정의 사파이어 기판(1) 상에 온도를 400℃까지 저하시키고, H2를 10L/min, NH3을 5L/min, TMA를 20μmol/min로 약 3분간 공급하여 제1의 AlN층(제1 완충층)(21)을 약 40nm의 두께로 형성했다. 다음에, 사파이어 기판(1)의 온도를 1000℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하여, 막 두께 약 0.3㎛인 GaN층(중간층)(22)을 형성했다. 다음에 온도를 400℃까지 저하시키고, H2를10L/min, NH3을 5L/min, TMA를 20μmol/min로 약 3분간 공급하여 제2의 AlN층(제2 완충층)(23)을 약 40nm의 두께로 형성했다. 다음에, 사파이어 기판(1)의 온도를 1000℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하여, 막 두께 약 2㎛인 GaN층(31)을 형성했다. 이렇게 하여, 막 두께 약 40nm의 제1 AlN층(제1 완충층)(21), 막 두께 약 0.3㎛의 GaN층(중간층)(22), 막 두께 약 40nm의 제2 AlN층(제2 완충층)(23), 막 두께 약 2㎛의 GaN층(31)으로 이루어지는 기저층을 형성했다.
다음에, 하드 베이크 레지스트 마스크를 사용하여, 반응성 이온 빔 에칭(RIBE)을 사용한 선택 드라이 에칭에 의해, 폭 1㎛, 간격 1㎛, 깊이 2㎛의 스트라이프 형상으로 에칭했다. 이에 따라, GaN층(31)의 폭 1㎛, 단차 2㎛의 상단과, 폭 1㎛의 노출된 제2 AlN층(23)(하단의 저부)이 교대로 형성되었다(도 3). 이 때, 깊이 2㎛의 단차를 형성하는 측면은 GaN층(31)의 {11-20}면으로 했다.
다음에, 사파이어 기판(1)의 온도를 1150℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 5μmol/min로 도입하고, GaN층(31)의 깊이 2㎛의 단차를 형성하는 측면인 {11-20}면을 핵으로 하여 GaN층(32)을 가로 방향 에피택셜 성장에 의해 형성했다. 이 때, 단차의 상면과 저면인 노출된 제2 AlN층(23)(상이한 층)면으로부터도 에피택셜 성장이 발생했다. 이렇게 하여 주로 {11-20}면을 성장면으로 하는 가로 방향 에피택셜 성장에 의해 단차가 메워져, 표면이 평탄하게 되었다. 이후, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하고, GaN층(32)을 성장시켜 GaN층(31)과 GaN층(32)을 합계 3㎛의 두께로 했다. GaN층(32)의, GaN층(31)의 깊이 2㎛의 단차 저부 상방에 형성된 부분은 단차의 상면 상방에 형성된 부분에 비해 관통 전위가 현저하게 억제되었다.
[제4 실시예]
제1 실시예와 동일하게 사파이어 기판(1) 상에 버퍼층(2), GaN층(31)을 3㎛ 형성한 후 {11-20}면이 측면이 되도록 단차를 형성하고 {11-20}면을 성장면으로 하는 가로 방향 에피택셜 성장에 의해 단차를 메워, GaN층(32)을 형성한 것을 준비했다. 단, GaN층(31)은 3㎛, GaN층(31)과 GaN층(32) 합계 6㎛의 두께가 되도록 했다. 이것을 역시 {11-20}면을 측면으로 하고, GaN층(31)의 에칭 시, 상단으로 되어 있던 부분의 상방에 형성된 GaN층(32)을 깊이 2㎛ 에칭했다[도 4 (a)]. 그리고, GaN층(31)의 에칭 시, 상단으로 되어 있던 부분의 상단에 형성된 GaN층(32)의 일부는 에칭하지 않았다. 이 때, 깊이 2㎛의 단차를 형성하는 측면은 GaN층(32)의 {11-20}면으로 했다.
다음에, 사파이어 기판(1)의 온도를 1150℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 5μmol/min로 도입하고, GaN층(32)의 깊이 2㎛의 단차를 형성하는 측면인 {11-20}면을 핵으로 하여 GaN층(33)을 가로 방향 에피택셜 성장에 의해 형성했다. 이 때, 단차의 상면과 저부로부터도 에피택셜 성장이 발생했다[도 4 (b)]. 이렇게 하여 주로 {11-20}면을 성장면으로 하는 가로 방향 에피택셜 성장에의해 단차가 메워져, 표면이 평탄하게 되었다[도 4 (c)]. 이후, H2를 20L/min, NH3을 10L/min, TMG를 300μmol/min로 도입하고, GaN층(33)을 성장시켜 GaN층(31)과 GaN층(32)과 GaN층(33)을 합계 7㎛의 두께로 했다. GaN층(33)의, GaN층(31) 및 GaN층(32)의 깊이 2㎛의 단차 저부 상방에 형성된 부분은 GaN층(31) 및 GaN층(32) 양층에서 단차의 상단 상방에 형성된 부분에 비해 관통 전위가 현저하게 억제되고 있어, 제1 실시예의 GaN층(32)에 비해, 매우 넓은 영역에서 관통 전위를 현저하게 억제할 수 있었다.
[제5 실시예]
제4 실시예와 동일하게 형성한 웨이퍼 상에, 다음과 같이 하여 도 5에 나타내는 레이저 다이오드(LD)(100)를 형성했다. 단, GaN층(33)의 형성 시, 실란(SiH4)을 도입하여, GaN층(33)을 실리콘(Si) 도핑된 n형 GaN으로 이루어지는 층으로 했다. 그리고, 도면을 간략하게 하기 위해, GaN층(31)과 GaN층(32)과 GaN층(33)을 합쳐 단지 GaN층(103)으로 기재한다.
사파이어 기판(101), AlN으로 이루어지는 버퍼층(102), 2단의 GaN층과 n형 GaN층의 합계 3단의 GaN층(103)으로 이루어지는 웨이퍼 상에, 실리콘(Si) 도핑된 Al0.08Ga0.92N으로 이루어지는 n 클래드층(104), 실리콘(Si) 도핑된 GaN으로 이루어지는 n 가이드층(105), MQW 구조의 발광층(106), 마그네슘(Mg) 도핑된 GaN으로 이루어지는 p 가이드층(107), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로 이루어지는 p 클래드층(108), 마그네슘(Mg) 도핑된 GaN으로 이루어지는 p 콘택트층(109)을 형성했다. 다음에, p 콘택트층(109) 상에 금(Au)으로 이루어지는 전극(110A)을 2단의 GaN층과 n형 GaN층의 합계 3단의 GaN층(103)이 노출될 때까지 일부 에칭하여 알루미늄(Al)으로 이루어지는 전극(110B)을 형성했다. 이와 같이 하여 형성한 레이저 다이오드(LD)는 소자 수명 및 발광 효율이 향상되었다.
[제6 실시예]
제1 실시예와 동일하게 형성한 웨이퍼 상에, 다음과 같이 하여 도 6에 나타내는 발광 다이오드(LED)(200)를 형성했다. 단, GaN층(32)의 형성 시, 실란(SiH4)을 도입하여, GaN층(33)을 실리콘(Si) 도핑된 n형 GaN으로 이루어지는 층으로 했다. 그리고, 도면을 간략하게 하기 위해, GaN층(31)과 GaN층(32)과 GaN층(33)을 합쳐 단지 GaN층(203)으로 기재한다.
사파이어 기판(201), AlN으로 이루어지는 버퍼층(202), GaN층과 n형 GaN층의 2단의 GaN층(203)으로 이루어지는 웨이퍼 상에, 실리콘(Si) 도핑된 Al0.08Ga0.92N으로 이루어지는 n 클래드층(204), 발광층(205), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로 이루어지는 p 클래드층(206), 마그네슘(Mg) 도핑된 GaN으로 이루어지는 p 콘택트층(207)을 형성했다. 다음에, p 콘택트층(207) 상에 금(Au)으로 이루어지는 전극(208A)을 GaN층과 n형 GaN층의 2단의 GaN층(203)이 노출될 때까지 일부 에칭하여 알루미늄(Al)으로 이루어지는 전극(208B)을 형성했다. 이와 같이 하여 형성한레이저 다이오드(LD)는 소자 수명 및 발광 효율이 향상되었다.
[제7 실시예]
본 실시예에서는 기판으로서 n형 실리콘(Si) 기판을 사용했다. n형 실리콘(Si) 기판(301) 상에 온도 1150℃에서, H2를 10L/min, NH3을 10L/min, TMG를 100μmol/min, TMA를 10μmol/min, H2가스에 의해 0.86ppm으로 희석된 실란(SiH4)을 0.2μmol/min로 공급하고, 막 두께 3㎛의 실리콘(Si) 도핑된 Al0.15Ga0.85N으로 이루어지는 층(3021)을 형성했다. 다음에, 하드 베이크 레지스트 마스크를 사용하여, 반응성 이온 빔 에칭(RIBE)을 이용한 선택 드라이 에칭에 의해, 폭 1㎛, 간격 1㎛, 깊이 2㎛의 스트라이프 형상으로 에칭했다. 이에 따라, 폭 1㎛의 상단과, 단차 2㎛, 폭 1㎛의 하단(저부)으로 이루어지는 n-Al0.15Ga0.85N층(3021)이 교대로 형성되었다. 이 때, 깊이 2㎛의 단차를 형성하는 측면은 n-Al0.15Ga0.85N층(3021)의 {11-20}면으로 했다.
다음에, n형 실리콘 기판(301)의 온도를 1150℃로 유지하고, H2를 20L/min, NH3을 10L/min, TMG를 5μmol/min, TMA를 0.5μmol/min, H2가스에 의해 희석된 실란(SiH4)을 0.01μmol/min로 공급하고, n-Al0.15Ga0.85N층(3021)의 깊이 2㎛의 단차를 형성하는 측면인 {11-20}면을 핵으로 하여 n-Al0.15Ga0.85N층(3022)을 가로 방향 에피택셜 성장에 의해 형성했다. 이 때, 단차의 상면과 저면으로부터도 에피택셜 성장이 발생했다. 이렇게 하여 주로 {11-20}면을 성장면으로 하는 가로 방향 에피택셜 성장에 의해 단차가 메워져, 표면이 평탄하게 된 후, H2를 10L/min, NH3을 10L/min, TMG를 100μmol/min, TMA를 10μmol/min, H2가스에 의해 희석된 실란(SiH4)을 0.2μmol/min로 공급하고, n-Al0.15Ga0.85N층(3022)을 성장시켜, n-Al0.15Ga0.85N층(3021)과 n-Al0.15Ga0.85N층(3022)을 합계 4㎛의 두께로 했다. 이하, 4㎛ 두께의, n-Al0.15Ga0.85N층(3021)과 n-Al0.15Ga0.85N층(3022)을 합쳐 n-Al0.15Ga0.85N층(302)으로 기재한다.
상기와 같이 n형 실리콘 기판(301)에 형성된 n-Al0.15Ga0.85N층(302) 상에 실리콘(Si) 도핑된 GaN으로 이루어지는 n 가이드층(303), MQW 구조의 발광층(304), 마그네슘(Mg) 도핑된 GaN으로 이루어지는 p 가이드층(305), 마그네슘(Mg) 도핑된 Al0.08Ga0.92N으로 이루어지는 p 클래드층(306), 마그네슘(Mg) 도핑된 GaN으로 이루어지는 p 콘택트층(307)을 형성했다. 다음에 p 콘택트층(307) 상에 금(Au)으로 이루어지는 전극(308A)을, n형 실리콘 기판(301) 이면(裏面)에 알루미늄(Al)으로 이루어지는 전극(308B)을 형성했다(도 7). 이와 같이 하여 형성한 레이저 다이오드(LD)(300)는 소자 수명 및 발광 효율이 향상되었다.
[제8 실시예]
본 실시예에서도 기판으로서 n형 실리콘(Si) 기판을 사용했다. 제7 실시예의 n형 실리콘 기판(301)에 형성된 n-Al0.15Ga0.85N층(302)과 동일하게, n형 실리콘 기판(401)에 형성된 n-Al0.15Ga0.85N층(402)의 웨이퍼를 준비하고, 발광층(403), 마그네슘(Mg) 도핑된 Al0.15Ga0.85N으로 이루어지는 p 클래드층(404)을 형성했다. 다음에, p 클래드층(404) 상에 금(Au)으로 이루어지는 전극(405A)을 n형 실리콘 기판(401) 이면에 알루미늄(Al)으로 이루어지는 전극(405B)을 형성했다(도 8). 이와 같이 하여 형성한 발광 다이오드(LED)(400)는 소자 수명 및 발광 효율이 향상되었다.
[에칭의 변형]
본 발명은 에칭의 면에 한정되는 것이 아니지만, 그 변형예를 나타낸다. 도 9는 제4 실시예의 경우, 제1 GaN층(31), 제2 GaN층(32)의 에칭을 하는 위치의 모식도이다. 도 9 (a)와 같이, 스트라이프 형상으로 에칭을 하여, 단차 상단의 GaN층(31)(도면에서 사선)의 부분과, B로 나타낸 단차의 저부를 형성한다. 도 9 (b)와 같이, 도 9 (a)에서 B로 나타낸 단차를 메운 GaN층(32)을 남기고, 스트라이프 형상으로 에칭을 하여, A로 나타낸 단차의 저부를 형성한다. 이렇게 하여 GaN층(33)을 형성하면, 도 9 (c)와 같이, GaN층(31)으로부터 관통 전위를 전파하고 있는 부분인 (31)로 나타낸 영역, 가로 방향 에피택셜 성장한 GaN층(32)의 상부에서 관통 전위가 억제된 (32)로 나타낸 영역, 가로 방향 에피택셜 성장한 GaN층(33)의상부에서 관통 전위가 억제된 (33)으로 나타낸 영역이 형성된다.
또, 도 10은 3조의 {11-20}면에 의해, 아일랜드 형상으로 단차의 상단을 형성하는 예이다. 도 10 (a)는 3조의 {11-20}면에서 형성되는 외주를 나타내고 있지만, 이것은 이해를 위해 간략화한 모식도이며, 실제로는 아일랜드 형상 단차의 상단은 웨이퍼당 수천만 개 형성해도 된다. 도 10 (a)에서는, 아일랜드 형상 단차의 상단에 대하여, 단차의 저부(B)는 3배의 면적을 가진다. 도 10 (b)에서는, 아일랜드 형상 단차의 상단에 대하여, 단차의 저부(B)는 8배의 면적을 가진다.

Claims (15)

  1. III족 질화물계 화합물 반도체를 에피택셜 성장에 의해 얻는 III족 질화물계 화합물 반도체의 제조 방법에 있어서,
    적어도 1층의 III족 질화물계 화합물 반도체로 이루어지고, 최상층을 제1의 III족 질화물계 화합물 반도체로 하는 기저층(基底層)을 에칭에 의해, 점 형상(点形), 스트라이프 형상 또는 격자 형상 등의 아일랜드 상태가 되도록 단차(段差)를 형성하는 공정과,
    상기 에칭에 의해 형성된 점 형상, 스트라이프 형상 또는 격자 형상 등 아일랜드 상태의 상기 단차 상단의 상면 및 측면을 핵으로 하여, 제2의 III족 질화물계 화합물 반도체를 세로 및 가로 방향 에피택셜 성장시키는 공정을 가지는 것
    을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  2. 제1항에 있어서,
    상기 단차의 깊이와 폭과의 관계는 저부(底部)로부터의 세로 방향 성장에 의해 단차가 메워지는 것보다, 측면으로부터의 가로 방향 성장에 의해 단차가 메워지는 쪽이 빠르도록 형성되는 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 단차의 측면은 거의 전부가 {11 - 20}면인 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1의 III족 질화물계 화합물 반도체와 상기 제2의 III족 질화물계 화합물 반도체가 동일 조성인 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  5. III족 질화물계 화합물 반도체를 에피택셜 성장에 의해 얻는 III족 질화물계 화합물 반도체의 제조 방법에 있어서,
    적어도 1층의 III족 질화물계 화합물 반도체로 이루어지고, 최상층을 제1의 III족 질화물계 화합물 반도체로 하는 기저층을 에칭에 의해, 점 형상, 스트라이프 형상 또는 격자 형상 등의 아일랜드 상태가 되도록 제1 단차를 형성하는 공정과,
    상기 제1 단차 상단의 상면 및 측면을 핵으로 하여, 제2의 III족 질화물계 화합물 반도체를 세로 및 가로 방향 에피택셜 성장시키는 공정과,
    상기 제1 단차 상단의 상면 및 측면을 핵으로 하여 형성된 제2의 III족 질화물계 화합물 반도체의, 상기 제1 단차 상단의 상방 영역 중 적어도 한 영역을 에칭하여 제2 단차를 형성하는 공정과,
    상기 제2 단차 상단의 상면 및 측면을 핵으로 하여, 제3의 III족 질화물계 화합물 반도체를 세로 및 가로 방향 에피택셜 성장시키는 공정
    을 가지는 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 및 제2 단차의 깊이와 폭과의 관계는 저부로부터의 세로 방향 성장에 의해 이들 단차가 메워지는 것보다, 측면으로부터의 가로 방향 성장에 의해 단차가 메워지는 쪽이 빠르도록 형성되는 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 및 제2 단차의 측면은 거의 전부가 {11 - 20}면인 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1의 III족 질화물계 화합물 반도체와 상기 제2의 III족 질화물계 화합물 반도체가 동일 조성인 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2의 III족 질화물계 화합물 반도체와 상기 제3의 III족 질화물계 화합물 반도체가 동일 조성인 것을 특징으로 하는 III족 질화물계 화합물 반도체의제조 방법.
  10. 제1항 내지 제4항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법에 의해 제조한 상기 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 부분의 상층에 형성되는 것을 특징으로 하는 III족 질화물계 화합물 반도체 소자.
  11. 제5항 내지 제9항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법에 의해 제조한 상기 제2 또는 제3의 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 부분의 상층에 형성되는 것을 특징으로 하는 III족 질화물계 화합물 반도체 소자.
  12. 제1항 내지 제4항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법에 의해 제조한 상기 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 부분의 상층에, 상이한 III족 질화물계 화합물 반도체층을 적층함으로써 얻어지는 것을 특징으로 하는 III족 질화물계 화합물 반도체 발광 소자.
  13. 제5항 내지 제9항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법에 의해 제조한 상기 제2 또는 제3의 III족 질화물계 화합물 반도체층의, 가로 방향 에피택셜 성장한 부분의 상층에, 상이한 III족 질화물계 화합물 반도체층을적층함으로써 얻어지는 것을 특징으로 하는 III족 질화물계 화합물 반도체 발광 소자.
  14. 제1항 내지 제4항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법에 더하여, 가로 방향 에피택셜 성장한 부분의 상층 이외를 거의 전부 제거함으로써, III족 질화물계 화합물 반도체 기판을 얻는 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
  15. 제5항 내지 제9항 중 어느 한 항의 III족 질화물계 화합물 반도체의 제조 방법에 더하여, 상기 제2 또는 제3의 III족 질화물계 화합물 반도체층의 가로 방향 에피택셜 성장한 부분의 상층 이외를 거의 전부 제거함으로써, III족 질화물계 화합물 반도체 기판을 얻는 것을 특징으로 하는 III족 질화물계 화합물 반도체의 제조 방법.
KR10-2002-7008101A 1999-12-24 2000-12-21 Ｉｉｉ족 질화물계 화합물 반도체의 제조 방법 및ｉｉｉ족 질화물계 화합물 반도체 소자 KR100499658B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP36761499A JP4432180B2 (ja) 1999-12-24 1999-12-24 Ｉｉｉ族窒化物系化合物半導体の製造方法、ｉｉｉ族窒化物系化合物半導体素子及びｉｉｉ族窒化物系化合物半導体
JPJP-P-1999-00367614 1999-12-24

Publications (2)

Publication Number Publication Date
KR20020073485A true KR20020073485A (ko) 2002-09-26
KR100499658B1 KR100499658B1 (ko) 2005-07-05

Family

ID=18489760

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-7008101A KR100499658B1 (ko) 1999-12-24 2000-12-21 Ｉｉｉ족 질화물계 화합물 반도체의 제조 방법 및ｉｉｉ족 질화물계 화합물 반도체 소자

Country Status (8)

Country Link
US (2) US6979584B2 (ko)
EP (1) EP1241702A4 (ko)
JP (1) JP4432180B2 (ko)
KR (1) KR100499658B1 (ko)
CN (1) CN1298023C (ko)
AU (1) AU769574B2 (ko)
CA (1) CA2397219C (ko)
WO (1) WO2001048798A1 (ko)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
WO2000055893A1 (fr) * 1999-03-17 2000-09-21 Mitsubishi Cable Industries, Ltd. Base de semiconducteur et son procede de fabrication et procede de fabrication de cristal semiconducteur
JP3702700B2 (ja) * 1999-03-31 2005-10-05 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
US6403451B1 (en) * 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
JP2001267242A (ja) * 2000-03-14 2001-09-28 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体及びその製造方法
EP1265273A4 (en) * 2000-03-14 2009-05-06 Toyoda Gosei Kk PROCESS FOR PRODUCING NITRIDE III COMPOUND SEMICONDUCTOR AND SEMICONDUCTOR COMPONENT BASED ON NITRIDE III COMPOUND
EP1403912A4 (en) * 2001-06-04 2009-08-26 Toyoda Gosei Kk PROCESS FOR PRODUCING A NITRIDE III SEMICONDUCTOR
JP4092927B2 (ja) * 2002-02-28 2008-05-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体、ｉｉｉ族窒化物系化合物半導体素子及びｉｉｉ族窒化物系化合物半導体基板の製造方法
US20030189215A1 (en) 2002-04-09 2003-10-09 Jong-Lam Lee Method of fabricating vertical structure leds
US8294172B2 (en) 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US6841802B2 (en) 2002-06-26 2005-01-11 Oriol, Inc. Thin film light emitting diode
US7399684B2 (en) * 2002-07-11 2008-07-15 University College Cork - National University Of Ireland, Cork Defect reduction in semiconductor materials
US6783592B2 (en) * 2002-10-10 2004-08-31 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Lateral movement of screw dislocations during homoepitaxial growth and devices yielded therefrom free of the detrimental effects of screw dislocations
KR20040036382A (ko) * 2002-10-25 2004-04-30 엘지전자 주식회사 질화갈륨 기판 제조방법
KR100504180B1 (ko) * 2003-01-29 2005-07-28 엘지전자 주식회사 질화물 화합물 반도체의 결정성장 방법
KR100744933B1 (ko) * 2003-10-13 2007-08-01 삼성전기주식회사 실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법
KR100512580B1 (ko) * 2003-12-31 2005-09-06 엘지전자 주식회사 결함이 적은 질화물 반도체 박막 성장 방법
US7928424B2 (en) * 2004-03-11 2011-04-19 Epistar Corporation Nitride-based light-emitting device
US9524869B2 (en) 2004-03-11 2016-12-20 Epistar Corporation Nitride-based semiconductor light-emitting device
US8562738B2 (en) 2004-03-11 2013-10-22 Epistar Corporation Nitride-based light-emitting device
JP2005322786A (ja) * 2004-05-10 2005-11-17 Sharp Corp 窒化物半導体素子及びその製造方法
US7157297B2 (en) * 2004-05-10 2007-01-02 Sharp Kabushiki Kaisha Method for fabrication of semiconductor device
JP4552516B2 (ja) * 2004-06-01 2010-09-29 住友電気工業株式会社 ＡｌＮ単結晶の製造方法
JP4651312B2 (ja) * 2004-06-10 2011-03-16 シャープ株式会社 半導体素子の製造方法
PL371753A1 (pl) * 2004-12-15 2006-06-26 Instytut Wysokich Ciśnień Polskiej Akademii Nauk Sposób wytwarzania domieszkowanych warstw epitaksjalnych InxAlyGa1-x-yN, domieszkowana warstwa epitaksjalna InxAlyGa1-x-yN i półprzewodnikowa struktura wielowarstwowa zawierająca warstwę epitaksjalną InxAlyGa1-x-yN, dla której 1 ˛ x > 0.001 a 0.999 ˛ y > 0
CN100435360C (zh) * 2004-12-27 2008-11-19 北京大学 带有二维自然散射出光面的led芯片的制备方法
US7342261B2 (en) * 2005-05-16 2008-03-11 Dong-Sing Wuu Light emitting device
CN100372137C (zh) * 2005-05-27 2008-02-27 晶能光电（江西）有限公司 具有上下电极结构的铟镓铝氮发光器件及其制造方法
TWI408264B (zh) * 2005-12-15 2013-09-11 Saint Gobain Cristaux & Detecteurs 低差排密度氮化鎵（ＧａＮ）之生長方法
US20070224784A1 (en) * 2006-03-22 2007-09-27 Soloviev Stanislav I Semiconductor material having an epitaxial layer formed thereon and methods of making same
TWI334164B (en) * 2006-06-07 2010-12-01 Ind Tech Res Inst Method of manufacturing nitride semiconductor substrate and composite material substrate
TW200826322A (en) * 2006-12-15 2008-06-16 Kinik Co LED and manufacture method thereof
DE102008021403A1 (de) * 2007-09-28 2009-04-02 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterkörper und Verfahren zu dessen Herstellung
EP2221854B1 (en) * 2007-11-27 2016-02-24 Sophia School Corporation Iii nitride structure and method for manufacturing iii nitride structure
JP2009283807A (ja) * 2008-05-26 2009-12-03 Canon Inc 窒化物半導体層を含む構造体、窒化物半導体層を含む複合基板、及びこれらの製造方法
JP5167974B2 (ja) * 2008-06-16 2013-03-21 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子及びその製造方法
KR101101780B1 (ko) 2008-09-08 2012-01-05 서울대학교산학협력단 질화물 박막 구조 및 그 형성 방법
JP2010232597A (ja) * 2009-03-30 2010-10-14 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子及びその製造方法
JP2012530027A (ja) * 2009-06-15 2012-11-29 コリア エレクトロニクス テクノロジ インスティチュート 異種基板、それを利用した窒化物系半導体素子及びその製造方法
CN101958375B (zh) * 2009-07-17 2013-01-02 财团法人工业技术研究院 氮化物半导体结构及其制造方法
JP2013502731A (ja) * 2009-08-21 2013-01-24 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア ミスフィット転位を有する部分的または完全に弛緩したＡｌＩｎＧａＮ層による半極性窒化物量子井戸の異方性ひずみ制御
WO2011022730A1 (en) 2009-08-21 2011-02-24 The Regents Of The University Of California Anisotropic strain control in semipolar nitride quantum wells by partially or fully relaxed aluminum indium gallium nitride layers with misfit dislocations
FI123319B (fi) * 2009-09-10 2013-02-28 Optogan Oy Menetelmä sisäisten mekaanisten jännitysten vähentämiseksi puolijohderakenteessa ja puolijohderakenne, jossa on vähän mekaanisia jännityksiä
US8759203B2 (en) 2009-11-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Growing III-V compound semiconductors from trenches filled with intermediate layers
JP5310534B2 (ja) 2009-12-25 2013-10-09 豊田合成株式会社 Ｉｉｉ族窒化物半導体の製造方法
JP2011049583A (ja) * 2010-10-25 2011-03-10 Sharp Corp 窒化物半導体発光素子
CN102487111B (zh) * 2010-12-04 2014-08-27 展晶科技(深圳)有限公司 半导体发光芯片制造方法
DE102011077542B4 (de) * 2011-06-15 2020-06-18 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterkörper und verfahren zur herstellung eines optoelektronischen halbleiterkörpers
KR20130047813A (ko) * 2011-10-31 2013-05-09 삼성전자주식회사 Ｉｉｉ-ｖ족 화합물 반도체층을 포함하는 반도체 소자 및 그 제조방법
CN103243389B (zh) * 2012-02-08 2016-06-08 丰田合成株式会社 制造第III族氮化物半导体单晶的方法及制造GaN衬底的方法
CN107275425B (zh) * 2013-01-31 2019-10-15 欧司朗光电半导体有限公司 半导体层序列和用于制造半导体层序列的方法
JP5999443B2 (ja) 2013-06-07 2016-09-28 豊田合成株式会社 ＩＩＩ 族窒化物半導体結晶の製造方法およびＧａＮ基板の製造方法
JP6015566B2 (ja) 2013-06-11 2016-10-26 豊田合成株式会社 ＩＩＩ 族窒化物半導体のエッチング方法およびＩＩＩ 族窒化物半導体結晶の製造方法およびＧａＮ基板の製造方法
DE102014116999A1 (de) * 2014-11-20 2016-05-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip
US9337022B1 (en) * 2015-06-17 2016-05-10 Globalfoundries Inc. Virtual relaxed substrate on edge-relaxed composite semiconductor pillars
CN106611781A (zh) * 2015-10-27 2017-05-03 上海新昇半导体科技有限公司 量子阱器件及其形成方法
US10516039B2 (en) * 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102018108604A1 (de) 2018-04-11 2019-10-17 Aixtron Se Nukleationsschicht-Abscheideverfahren
JP7133786B2 (ja) * 2018-10-29 2022-09-09 パナソニックＩｐマネジメント株式会社 Ｉｉｉ族窒化物半導体およびその製造方法
CN109360875A (zh) * 2018-12-04 2019-02-19 西安赛富乐斯半导体科技有限公司 半导体构件及其制造方法
US11581450B2 (en) * 2020-06-11 2023-02-14 Globalfoundries U.S. Inc. Photodiode and/or pin diode structures with one or more vertical surfaces
CN112397571B (zh) * 2021-01-18 2021-04-23 苏州纳维科技有限公司 一种氮化镓衬底及半导体复合衬底

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5143944B2 (ko) 1972-03-15 1976-11-25
JPS49149679U (ko) 1973-04-27 1974-12-25
JPS51137393A (en) 1975-05-22 1976-11-27 Mitsubishi Electric Corp Manufacturing method for semiconductor light emitting device
JPS5534646U (ko) 1978-08-29 1980-03-06
JPS5534646A (en) 1978-08-30 1980-03-11 Sumitomo Metal Ind Ltd Heating method for furnace body in blowing-in of shaft furnace
JPS57115849A (en) 1981-01-12 1982-07-19 Fujitsu Ltd Manufacture of substrate for semiconductor device
JPS5833882A (ja) 1981-08-21 1983-02-28 Mitsubishi Electric Corp 発光ダイオ−ドの製造方法
JPH01316459A (ja) 1988-06-15 1989-12-21 Murata Mfg Co Ltd インラインスパッタリング装置およびその方法
JP2768988B2 (ja) * 1989-08-17 1998-06-25 三菱電機株式会社 端面部分コーティング方法
JPH03113182A (ja) 1989-09-27 1991-05-14 Toyoda Mach Works Ltd 電磁弁
JP2623464B2 (ja) 1990-04-27 1997-06-25 豊田合成株式会社 窒化ガリウム系化合物半導体発光素子
JPH0484418A (ja) 1990-07-27 1992-03-17 Nec Corp 異種基板上への３―ｖ族化合物半導体のヘテロエピタキシャル成長法
JPH04303920A (ja) 1991-03-29 1992-10-27 Nec Corp Ｉｖ族基板上の絶縁膜／ｉｉｉ　−ｖ族化合物半導体積層構造
JP2954743B2 (ja) 1991-05-30 1999-09-27 京セラ株式会社 半導体発光装置の製造方法
JPH05110206A (ja) 1991-10-16 1993-04-30 Kubota Corp 半導体発光素子の製造方法及びその製造装置
JP3352712B2 (ja) 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JPH05283744A (ja) 1991-12-20 1993-10-29 Toshiba Corp 半導体素子
JP2751963B2 (ja) 1992-06-10 1998-05-18 日亜化学工業株式会社 窒化インジウムガリウム半導体の成長方法
JPH07249830A (ja) 1994-03-10 1995-09-26 Hitachi Ltd 半導体発光素子の製造方法
JPH07273367A (ja) 1994-04-01 1995-10-20 Mitsubishi Cable Ind Ltd 半導体基板の製造方法および発光素子の製造方法
JP3974667B2 (ja) 1994-08-22 2007-09-12 ローム株式会社 半導体発光素子の製法
JPH0864791A (ja) 1994-08-23 1996-03-08 Matsushita Electric Ind Co Ltd エピタキシャル成長方法
JP3326545B2 (ja) 1994-09-30 2002-09-24 ローム株式会社 半導体発光素子
JPH08222812A (ja) 1995-02-17 1996-08-30 Matsushita Electric Ind Co Ltd 窒化ガリウム系化合物半導体の結晶成長方法
JPH08274411A (ja) 1995-03-31 1996-10-18 Hitachi Ltd 半導体レーザ素子
EP0852416B1 (en) 1995-09-18 2002-07-10 Hitachi, Ltd. Semiconductor material, method of producing the semiconductor material, and semiconductor device
JP3396356B2 (ja) 1995-12-11 2003-04-14 三菱電機株式会社 半導体装置，及びその製造方法
US5798536A (en) * 1996-01-25 1998-08-25 Rohm Co., Ltd. Light-emitting semiconductor device and method for manufacturing the same
JP3139445B2 (ja) 1997-03-13 2001-02-26 日本電気株式会社 ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
JPH11191657A (ja) 1997-04-11 1999-07-13 Nichia Chem Ind Ltd 窒化物半導体の成長方法及び窒化物半導体素子
CN1292458C (zh) * 1997-04-11 2006-12-27 日亚化学工业株式会社 氮化物半导体的生长方法、氮化物半导体衬底及器件
DE19715572A1 (de) * 1997-04-15 1998-10-22 Telefunken Microelectron Verfahren zum Herstellen von epitaktischen Schichten eines Verbindungshalbleiters auf einkristallinem Silizium und daraus hergestellte Leuchtdiode
JPH10321954A (ja) 1997-05-15 1998-12-04 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体素子およびその製造方法
JP3551751B2 (ja) 1997-05-16 2004-08-11 日亜化学工業株式会社 窒化物半導体の成長方法
KR20010021494A (ko) * 1997-07-03 2001-03-15 추후제출 에피택셜 증착에 의한 프리 스탠딩 기판의 제조를 위한열적 부정합 보정
JP3189877B2 (ja) * 1997-07-11 2001-07-16 日本電気株式会社 低転位窒化ガリウムの結晶成長方法
JPH1143398A (ja) 1997-07-22 1999-02-16 Mitsubishi Cable Ind Ltd ＧａＮ系結晶成長用基板およびその用途
JP3930161B2 (ja) 1997-08-29 2007-06-13 株式会社東芝 窒化物系半導体素子、発光素子及びその製造方法
JPH11135770A (ja) 1997-09-01 1999-05-21 Sumitomo Chem Co Ltd ３−５族化合物半導体とその製造方法および半導体素子
JPH11145519A (ja) 1997-09-02 1999-05-28 Toshiba Corp 半導体発光素子、半導体発光装置および画像表示装置
JP3491538B2 (ja) 1997-10-09 2004-01-26 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JPH11135832A (ja) 1997-10-26 1999-05-21 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体及びその製造方法
JP3036495B2 (ja) 1997-11-07 2000-04-24 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
JP3456413B2 (ja) * 1997-11-26 2003-10-14 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
US6051849A (en) * 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
JP3620269B2 (ja) 1998-02-27 2005-02-16 豊田合成株式会社 ＧａＮ系半導体素子の製造方法
JP3839580B2 (ja) 1998-03-09 2006-11-01 株式会社リコー 半導体基板の製造方法
JPH11274082A (ja) 1998-03-24 1999-10-08 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体およびその製造方法、およびｉｉｉ 族窒化物半導体装置
US6500257B1 (en) 1998-04-17 2002-12-31 Agilent Technologies, Inc. Epitaxial material grown laterally within a trench and method for producing same
JP3436128B2 (ja) * 1998-04-28 2003-08-11 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JPH11330546A (ja) 1998-05-12 1999-11-30 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体およびその製造方法
JP4390090B2 (ja) 1998-05-18 2009-12-24 シャープ株式会社 ＧａＮ系結晶膜の製造方法
JP3460581B2 (ja) * 1998-05-28 2003-10-27 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
US6265289B1 (en) * 1998-06-10 2001-07-24 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral growth from sidewalls into trenches, and gallium nitride semiconductor structures fabricated thereby
US6606335B1 (en) 1998-07-14 2003-08-12 Fujitsu Limited Semiconductor laser, semiconductor device, and their manufacture methods
US6319742B1 (en) * 1998-07-29 2001-11-20 Sanyo Electric Co., Ltd. Method of forming nitride based semiconductor layer
JP3316479B2 (ja) 1998-07-29 2002-08-19 三洋電機株式会社 半導体素子、半導体発光素子および半導体素子の製造方法
JP3987660B2 (ja) 1998-07-31 2007-10-10 シャープ株式会社 窒化物半導体構造とその製法および発光素子
JP2000044121A (ja) 1998-08-03 2000-02-15 Murata Mach Ltd 紡績機のスライバ案内クリール
JP3201475B2 (ja) 1998-09-14 2001-08-20 松下電器産業株式会社 半導体装置およびその製造方法
JP3592553B2 (ja) 1998-10-15 2004-11-24 株式会社東芝 窒化ガリウム系半導体装置
JP2000150959A (ja) 1998-11-18 2000-05-30 Hitachi Ltd 窒化ガリウム系化合物半導体発光素子
JP2000174393A (ja) 1998-12-04 2000-06-23 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体およびその製造方法、およびｉｉｉ族窒化物半導体装置
JP4304750B2 (ja) 1998-12-08 2009-07-29 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP3659050B2 (ja) 1998-12-21 2005-06-15 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体素子
JP2000261106A (ja) 1999-01-07 2000-09-22 Matsushita Electric Ind Co Ltd 半導体発光素子、その製造方法及び光ディスク装置
JP3770014B2 (ja) * 1999-02-09 2006-04-26 日亜化学工業株式会社 窒化物半導体素子
JP3594826B2 (ja) * 1999-02-09 2004-12-02 パイオニア株式会社 窒化物半導体発光素子及びその製造方法
WO2000055893A1 (fr) 1999-03-17 2000-09-21 Mitsubishi Cable Industries, Ltd. Base de semiconducteur et son procede de fabrication et procede de fabrication de cristal semiconducteur
JP4288743B2 (ja) * 1999-03-24 2009-07-01 日亜化学工業株式会社 窒化物半導体の成長方法
JP4231189B2 (ja) 1999-04-14 2009-02-25 パナソニック株式会社 Ｉｉｉ族窒化物系化合物半導体基板の製造方法
TW464953B (en) 1999-04-14 2001-11-21 Matsushita Electronics Corp Method of manufacturing III nitride base compound semiconductor substrate
US6177359B1 (en) * 1999-06-07 2001-01-23 Agilent Technologies, Inc. Method for detaching an epitaxial layer from one substrate and transferring it to another substrate
JP2001044121A (ja) 1999-06-07 2001-02-16 Agilent Technol Inc エピタキシャル層構造及びその製造方法
JP3786544B2 (ja) 1999-06-10 2006-06-14 パイオニア株式会社 窒化物半導体素子の製造方法及びかかる方法により製造された素子
JP3791246B2 (ja) 1999-06-15 2006-06-28 日亜化学工業株式会社 窒化物半導体の成長方法、及びそれを用いた窒化物半導体素子の製造方法、窒化物半導体レーザ素子の製造方法
JP2000357820A (ja) * 1999-06-15 2000-12-26 Pioneer Electronic Corp 窒化ガリウム系半導体発光素子及びその製造方法
JP4005275B2 (ja) 1999-08-19 2007-11-07 日亜化学工業株式会社 窒化物半導体素子
JP4274504B2 (ja) 1999-09-20 2009-06-10 キヤノン株式会社 半導体薄膜構造体
JP2001111174A (ja) 1999-10-06 2001-04-20 Fuji Photo Film Co Ltd 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子
JP4055304B2 (ja) 1999-10-12 2008-03-05 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
US6812053B1 (en) * 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
JP2001122693A (ja) 1999-10-22 2001-05-08 Nec Corp 結晶成長用下地基板およびこれを用いた基板の製造方法
JP3518455B2 (ja) 1999-12-15 2004-04-12 日亜化学工業株式会社 窒化物半導体基板の作製方法
US6355497B1 (en) * 2000-01-18 2002-03-12 Xerox Corporation Removable large area, low defect density films for led and laser diode growth
US6403451B1 (en) * 2000-02-09 2002-06-11 Noerh Carolina State University Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts
JP3988018B2 (ja) 2001-01-18 2007-10-10 ソニー株式会社 結晶膜、結晶基板および半導体装置

Also Published As

Publication number Publication date
WO2001048798A1 (en) 2001-07-05
EP1241702A1 (en) 2002-09-18
US7560725B2 (en) 2009-07-14
CA2397219C (en) 2007-02-06
CA2397219A1 (en) 2001-07-05
CN1298023C (zh) 2007-01-31
US20060027831A1 (en) 2006-02-09
EP1241702A4 (en) 2009-03-25
JP4432180B2 (ja) 2010-03-17
US20030092263A1 (en) 2003-05-15
JP2001181096A (ja) 2001-07-03
AU2400501A (en) 2001-07-09
AU769574B2 (en) 2004-01-29
CN1413357A (zh) 2003-04-23
US6979584B2 (en) 2005-12-27
KR100499658B1 (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
KR100499658B1 (ko) Ｉｉｉ족 질화물계 화합물 반도체의 제조 방법 및ｉｉｉ족 질화물계 화합물 반도체 소자
KR100500863B1 (ko) Ｉｉｉ족 질화물계 화합물 반도체의 제조 방법 및ｉｉｉ족 질화물계 화합물 반도체 소자
KR100527075B1 (ko) Ⅲ족 질화물계 화합물 반도체의 제조방법 및 ⅲ족 질화물계화합물 반도체 소자
KR100623558B1 (ko) Ｉｉｉ족 질화물계 화합물 반도체 및 그 제조방법
US6645295B1 (en) Method for manufacturing group III nitride compound semiconductor and a light-emitting device using group III nitride compound semiconductor
KR20020084194A (ko) Ｉｉｉ족 질화물계 화합물 반도체의 제조방법 및 ｉｉｉ족질화물계 화합물 반도체 소자
JP2001313259A (ja) Ｉｉｉ族窒化物系化合物半導体基板の製造方法及び半導体素子
JP2003124128A (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法
US20030030068A1 (en) Nitride-based semiconductor element
JP4406999B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP2007214380A (ja) 窒化化合物半導体基板及び半導体デバイス
JP4051892B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP3680751B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP3753948B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP4631214B2 (ja) 窒化物半導体膜の製造方法
KR100773555B1 (ko) 저결함 반도체 기판 및 그 제조방법
JP4523097B2 (ja) Ｉｉｉ族窒化物系化合物半導体レーザダイオード
JP4016566B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP4698053B2 (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法
JP2000332293A (ja) Ｉｉｉ−ｖ族窒化物半導体発光素子及びその製造方法
JP4487654B2 (ja) Ｉｉｉ族窒化物系化合物半導体発光素子
JP6001124B2 (ja) 窒化物半導体エピタキシャル基板の製造方法、及び窒化物半導体デバイスの製造方法
JP2016222539A (ja) 窒化物半導体エピタキシャル基板の製造方法、及び窒化物半導体デバイスの製造方法
JP2001267245A (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP2001267244A (ja) Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150529

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180619

Year of fee payment: 14