KR20010104667A

KR20010104667A - 액정 표시 장치 및 그 제조 방법

Info

Publication number: KR20010104667A
Application number: KR1020010025886A
Authority: KR
Inventors: 오노기꾸오; 나까요시요시아끼; 오께류우따로우; 가네꼬도시끼
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-05-12
Filing date: 2001-05-11
Publication date: 2001-11-26
Also published as: CN1268968C; US20010040648A1; TWI286257B; CN100435012C; US20050007507A1; CN1804709A; KR100467993B1; US20040232421A1; CN1333475A; US6762802B2; US20070159568A1; CN1920630A; JP2001324725A

Abstract

본 발명은 역스태거형이며, 또한 채널 에치형 박막 트랜지스터를 갖는 액정 표시 장치의 제조 방법에 있어서, 두께가 다른 적어도 두 개의 영역을 갖는 포토레지스트를 이용하는 새로운 포토리소그래피 공정을 제공하고, 액정 표시 장치의 제조 프로세스 전체에 필요한 포토리소그래피 공정 수를 저감하여, 액정 표시 장치의 밝기를 개선하는 것이다.

Description

액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND FABRICATION METHOD THEREOF}

본 발명은 액정 표시 장치에 관한 것으로, 예를 들면, 그 액정층에 삽입된 한 쌍의 기판 중에서 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 기술함)가 형성되는 기판, 소위 TFT 기판 및 그 제조 방법에 관한 것이다.

종래의 액정 표시 장치는 특개평6-202153호 공보에 기재된 바와 같이, TFT 기판은, 그 위에 적층된 게이트 절연막 및 보호막에 1회의 포토 공정(Photo-Process: 피가공물 상에 포토마스크를 형성하여 포토마스크를 가공 패턴에 따라 부분적으로 제거하는 포토리소그래피 처리를 포함하는 공정을 본원 명세서에서는 이와 같이 기재함)으로 개구를 형성하여, 총 5회의 포토 공정에 의한 패터닝을 거쳐 제조하고 있다. 이러한 제조 방법에 의해 얻어진 TFT 기판에 있어서는, 각 화소에 설치된 TFT의 보유 용량을 하부 전극으로서는 게이트 배선과 동일한 공정 및 재료로 형성된 금속 전극; 상부 전극으로서는 TFT의 신호 배선과 동일한 공정 및 재료로 형성된 금속 전극; 이들 전극 사이에 배치되는 유전체로서 게이트 절연막, 비도핑 반도체 (i형 반도체, 진성 반도체라고도 함), 불순물을 포함하는 반도체(불순물의 도전형에 따라 n+형 반도체라고도 함)를 적층막을 이용하여 구성하며, 또한 상기 보유 용량의 상부 전극을 상기 TFT의 보호막에 형성된 관통 구멍을 통해 투명 도전막의 화소 전극에 접속한다.

또한, 특개평10-232409호 공보에 기재한 바와 같이, 역스태거형 (Reversed Staggered type: 트랜지스터의 게이트 전극 상에 채널이 되는 반도체층을 설치한 형)이며, 또한 채널 에치 구조(상기 반도체층의 채널이 되는 부분을 일부 에칭 등으로 얇게 한 구조)의 박막 트랜지스터를 구비한 TFT 기판을 5회의 포토 공정으로 형성하는 제조 방법도 있다.

또한, 이 제조 방법을 이용하여, 인·플레인·스위칭·모드(이하, IPS)의 액정 표시 장치용 TFT 기판을 4회의 포토 공정으로 제조하는 기술도 있다.

또한, 다른 종래의 액정 표시 장치로서 특개평9-90404호 공보에 기재된 바와 같이, 상기 보유 용량의 하부 전극은 게이트 배선과 동일한 공정 및 재료로 형성된 금속 전극으로 구성하며, 상기 보유 용량의 상부 전극은 TFT의 신호 배선의 금속막과 동일한 공정으로 성막된 투명 전극으로 구성하고, 상기 보유 용량의 유전체는 게이트 절연막으로 구성하고, 또한 상기 보유 용량의 상부 전극 상에 형성된 유기 재료로 이루어진 보호막에 개구(관통 구멍)를 설치하여, 이를 통해 상부 전극과 화소 전극을 접속한 것이 있다.

상술한 특개평6-202153호 공보, 특개평10-232409호 공보에 개시된 기술에 따르면, 액정 표시 장치의 TFT 유리 기판의 가공에 있어서 적어도 5회의 패터닝(포토공정)이 필요하였다. 또한, 특개평10-232409호에서 횡전계, 즉 IPS 표시 모드의 TFT 유리 기판은 4회의 포토 공정으로 형성되어 있지만, 게이트나 드레인 배선의 단자에 인듐 주석 산화물(이하 ITO)과 같은 투명 도전막이 피복되어 있지 않고, 습도에 의해 단자가 전기적으로 부식된다는 문제가 있었다. 또, 빗살 무늬 전극의 화소(소스) 전극이 게이트 배선과 근접하여 배치되어 있어, 기생 용량이 커지는 문제가 있었다.

특개평6-202153호 공보에 기재된 보유 용량의 유전체는, 게이트 절연막 상에서 i형 반도체, n+형 반도체의 적층 구조이기 때문에, TFT형 액정 표시 장치의 구동 충전 시, 보유 용량의 하부 전극의 전위가 보유 용량의 상부 전극의 전위보다 높아지며, 상부 전극으로부터 i형 반도체막에 전자가 주입되고, 용량치가 게이트 절연막의 두께로 규정되어, 구동의 보유 기간에 i형 반도체의 전자가 방출되어 용량치가 상기 i형 반도체의 두께도 포함하는 용량치로 저하 변동하여, 액정의 잔상이 발생되는 문제가 있다.

특개평9-90404호 공보에 기재된 TFT 액정 표시 장치는 보호막을 유기계 재료로 구성하고, 드레인 배선을 차광 전극으로 하여, 그 상부에 저유전율의 유기계 보호막 상에서 인접하는 화소 전극을 중첩함으로써 개구율을 향상시키지만, 가공 패터닝에는 적어도 5회 이상의 포토 공정이 필요하다.

본 발명의 목적은, 상술과 같은 종래의 액정 표시 장치의 제조 방법보다, 그 TFT 기판의 제조 공정을 간략화하는 것이다. 또한, 이 간략한 제조 방법을 이용하여, 드레인 배선이 단선이 적고, 또한 고정밀도의 배선 구조를 형성함으로써, 액정표시 장치의 표시 콘트라스트를 향상시키는 것이다. 또한, 이 간략한 제조 방법을 이용하여, 액정 표시 장치의 화소에 구비되는 보유 용량의 단위 면적당 용량치를 크게 하여, 화소의 개구율을 크게 하는 것이다.

본 발명의 다른 목적은, 간략한 제조 방법을 이용하여 액정 표시 장치의 구동 온, 오프의 스위칭 시의 보유 용량의 용량차를 저감시켜, 잔상을 적게 하는 것이다. 또한, 본 발명의 다른 목적은 IPS 표시 모드의 게이트, 화소(소스) 전극 사이의 기생 용량을 작게 하는 것이다.

도 1은 본 발명의 제1 실시예에 의한 액정 표시 장치의 TFT 기판의 평면도.

도 2는 도 1의 2-2선 단면도.

도 3은 본 발명의 제1 실시예에 의한 TFT 액정 표시 장치의 드레인 배선 주변을 도 1의 3-3선을 따른 TFT 기판 단면 및 이에 대향하는 컬러·필터 기판의 단면을 포함하여 나타낸 단면도.

도 4는 도 1의 4-4선 단면도.

도 5는 도 1의 5-5선 단면도.

도 6의 (a) 및 (b)는 본 발명의 제1 실시예에 의한 TFT 기판의 제조 방법인 제1 포토 공정을 시계열적으로 나타내는 단면도.

도 7의 (a) 내지 (d)는 본 발명의 제1 실시예에 의한 TFT 기판의 제조 방법인 제2 포토 공정을 시계열적으로 나타내는 단면도.

도 8의 (a) 및 (b)는 본 발명의 제1 실시예에 의한 TFT 기판의 제조 방법인 제3 포토 공정을 시계열적으로 나타내는 단면도.

도 9의 (a) 및 (b)는 본 발명의 제1 실시예에 의한 TFT 기판의 제조 방법인 제4 포토 공정을 시계열적으로 나타내는 단면도.

도 10은 본 발명의 제2 실시예에 의한 액정 표시 장치의 TFT 기판의 평면도.

도 11은 도 10의 11-11선 단면도.

도 12의 (a) 내지 (c)는 본 발명의 제2 실시예에 의한 TFT 기판의 제조 방법인 제2 포토 공정을 시계열적으로 나타내는 단면도.

도 13의 (a) 및 (b)는 본 발명의 제2 실시예에 의한 TFT 기판의 제조 방법인 제3 포토 공정을 시계열적으로 나타내는 단면도.

도 14는 본 발명의 제3 실시예에 의한 TFT 기판의 1화소의 TFT부, 화소 전극부, 보유 용량부를 나타내는 단면도.

도 15의 (a) 내지 (c)는 본 발명의 제3 실시예에 의한 TFT 기판의 제조 방법인 제3 포토 공정을 시계열적으로 나타내는 단면도.

도 16은 본 발명의 제4 실시예에 의한 TFT 기판의 평면도.

도 17은 도 16의 17-17 절단선의 단면도.

도 18의 (a) 내지 (c)는 본 발명의 제4 실시예에 의한 TFT 기판의 제조 방법인 제3 포토 공정을 시계열적으로 나타내는 단면도.

도 19는 본 발명의 제5 실시예에 의한 IPS형 액정 표시 장치에 있어서의 TFT 기판의 평면도.

도 20은 본 발명의 제5 실시예에 의한 액정 표시 장치의 드레인 배선 간에 삽입된 화소 영역을 나타내는 도 19의 20-20선을 따른 단면도.

도 21은 도 19의 21-21선을 따른 단면도.

도 22는 본 발명의 제6 실시예에 의한 IPS형 액정 표시 장치에 있어서의 TFT기판의 평면도.

도 23은 본 발명의 제6 실시예에 의한 액정 표시 장치의 드레인 배선 간에 삽입된 화소 영역을 나타내는 도 22의 23-23선을 따른 단면도.

도 24는 도 22의 24-24선을 따른 단면도.

상기 목적을 달성하기 위해 본 발명은 새로운 배선 구조를 갖는 액정 표시 장치를 제공한다.

본 발명에 따른 액정 표시 장치의 하나의 예는,

각각의 주면이 상호 대향하도록 배치된 제1 및 제2 절연 기판과,

상기 제1 절연 기판과 상기 제2 절연 기판 간에 삽입된 액정층과,

상기 제1 절연 기판 상에 형성되고, 또한 주사 신호를 전달하는 게이트 배선과,

상기 제1 절연 기판 및 상기 게이트 배선 상에 형성된 게이트 절연막과,

상기 게이트 절연막 상에 형성된 금속막으로 이루어지고, 또한 영상 신호를 전달하는 드레인 배선과,

상기 게이트 절연막 상의 적어도 상기 드레인 배선의 하측에 형성된 반도체층과, 상기 반도체층 중의 적어도 상기 게이트 배선의 일부의 상측에 위치하는 부분으로 구성되는 반도체 채널층과, 이 반도체 채널층 상에 위치하는 상기 드레인 배선의 일부와 이에 접하는 반도체층의 일부에 형성된 반도체 컨택트층으로 구성되는 드레인 전극과, 이 반도체 채널층 상에 상기 드레인 전극과 이격하고, 또한 대향하여 형성된 다른 금속막과 그 하면에 접하는 상기 반도체층의 다른 일부에 형성된 다른 반도체 컨택트층으로 구성되는 소스 전극과, 상기 드레인 배선, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 갖는 박막 트랜지스터부와, 상기 박막 트랜지스터의 상기 소스 전극에 접속된 화소 전극을 갖는 화소부를 구비하고,

상기 반도체층 각각의 평면 패턴은 그 위에 형성된 상기 드레인 배선, 상기 소스 전극, 상기 드레인 전극의 금속막의 평면 패턴보다 폭이 넓고,

상기 반도체층 각각의 평면 패턴은 상기 반도체 컨택트층의 각각의 평면 패턴보다 폭이 넓다.

대부분의 경우, 상술한 반도체 채널층 및 반도체 컨택트층 모두, 상기 반도체층의 특정 부분을 가리킨다. 즉, 반도체 채널층이나 반도체 컨택트층은 상기 반도체층 이외의 층으로 한정하여 해석되어야 하는 것이 아니라, 예를 들면, 상기 반도체층이 그 중에 형성된 반도체 채널층과 반도체 컨택트층으로 이루어진 적층 구조를 상기 게이트 절연막과 상기 드레인 전극 사이에 갖는 것도 허용된다. 바람직하게는, 상기 반도체 채널층은 진성 반도체층(인위적으로 도핑된 불순물을 포함하지 않은 층)으로 하고, 상기 반도체 컨택트층은 불순물(예를 들면, n형)을 도핑한 반도체층으로 하여 각각 형성된다. 이러한 반도체 채널층 및 반도체 컨택트층의 정의는 후술되는 다른 예 및 실시예에도 적용될 수 있다.

본 발명에 따른 액정 표시 장치의 다른 예는,

제1 절연성 기판 및 이에 대향하게 설치된 제2 절연 기판과,

상기 제1 절연성 기판과 상기 제2 절연 기판 간에 삽입된 액정층과,

상기 제1 절연 기판 상에 각각 형성되고, 또한 주사 신호를 전달하는 복수의 게이트 배선과,

상기 제1 절연 기판 및 상기 복수의 게이트 배선 상에 형성된 게이트 절연막과,

상기 게이트 절연막 상에 형성되고, 또한 영상 신호를 전달하는 복수의 드레인 배선과,

상기 게이트 절연막 상 중의 적어도 상기 복수의 드레인 배선 중 어느 하나의 하측에 형성된 복수의 반도체층과,

상기 복수의 반도체층 중, 어느 하나의 부분으로 이루어지고, 또한 적어도 상기 복수의 게이트 배선 중 하나의 일부분에 걸치는 반도체 채널층과, 상기 복수의 드레인 배선 중 하나의 일부분으로 이루어지고, 또한 상기 반도체 채널층 상에 위치하는 드레인 전극과, 상기 반도체 채널층 상에 상기 복수의 게이트 배선 중 하나의 일부분에 대하여 상기 드레인 전극과는 반대측에서 이 드레인 전극과 이격하여 형성된 소스 전극을 갖는 박막 트랜지스터부와,

상기 복수의 드레인 배선, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막과,

상기 박막 트랜지스터의 상기 소스 전극에 각각 접속된 복수의 화소 전극과,

상기 복수의 화소 전극 중 하나에 접속된 상부 전극과 상기 게이트 배선 또는 이를 구성하는 재료(금속 재료, 합금 재료, 또는 그 유사물)로 이루어진 하부 전극을 갖는 보유 용량부를 구비하고,

상기 보유 용량의 상기 하부 전극과 상기 상부 전극 간에 삽입된 유전체막은 상기 게이트 절연막과 상기 반도체 채널층을 적층한 구조를 가지며,

상기 화소 전극은 상기 보호막에 형성된 컨택트홀을 통해 상기 반도체 채널막과 접촉하고 있다.

또한, 본 발명에 따른 액정 표시 장치의 상술한 두 가지 예 이외의 다른 예는

제1 절연 기판과 이에 대향하게 설치된 제2 절연 기판 간에 삽입된 액정층과,

상기 제1 절연 기판 상에 형성된 주사 신호를 전달하는 게이트 배선과,

상기 게이트 절연막 상에 형성되고, 또한 적어도 상기 드레인 배선의 하나의 하측에 설치된 반도체층과,

적어도 상기 게이트 배선 중 하나의 일부의 상측에 위치하는 상기 반도체층의 하나의 일부로 이루어진 반도체 채널층과, 상기 반도체 채널층 상에 위치하는 상기 드레인 배선의 하나의 일부로 이루어진 드레인 전극과, 상기 반도체 채널층상에 있어서 상기 드레인 전극과 이격하고, 또한 대향시켜 형성되는 소스 전극을 각각 갖는 박막 트랜지스터부와,

상기 드레인 배선, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막과,

상기 박막 트랜지스터의 상기 소스 전극에 접속된 적어도 하나의 화소 전극과 상기 제1 및 제2 절연 기판 중의 적어도 하나의 주면을 따른 면 내에서 상기 적어도 하나의 화소 전극과 이격하고, 또한 대향하게 설치된 공통 전극을 갖는 화소부를 구비하고,

상기 반도체층 각각에는 상기 드레인 배선 중 하나, 상기 소스 전극 및 상기 드레인 전극의 금속층과 접하는 그 계면을 따라 반도체 컨택트층이 각각 형성되고,

상기 적어도 하나의 화소 전극은 상기 게이트 절연막 상에 상기 반도체층, 상기 반도체 컨택트층 및 상기 드레인 배선 또는 상기 소스 전극의 금속층을 순차 적층한 3층 구조를 갖는다. 이 예에서 상술한 화소부의 구조에 의해 상기 화소 전극과 상기 공통 전극 간에 전압을 인가하여, 상기 액정층 내에 상기 제1 및 제2 절연 기판의 주면 중 적어도 한쪽에는 대체로 평행한 성분을 갖는 전계를 발생시킬 수도 있다. 이와 같이 하여, 액정층의 광투과율을 제어하고 화상을 표시하는 액정 표시 장치를 면내 스위치형(In-Plane-Switching형, 약술하여 IPS형)이라고 부른다.

상술한 예에서, 드레인 배선, 소스 전극 및 드레인 전극을 금속, 합금, 또는 이와 유사한 재료로 형성하는 것이 많았다. 드레인 배선, 소스 전극, 드레인 전극을 구성하는 금속막과 그 하부의 n+형 반도체, 또한 그 하부의 i형 반도체의 3개의 막을 드레인 배선의 패턴으로 일체화하고, 그 배선 폭을 금속막보다는 n+형 반도체를, n+형 반도체보다는 i형 반도체를 넓게 하여, 그 단차(이들의 적층 구조의 측면에 나타낸다)를 게이트 절연막 상에서 계단형으로 한다.

이러한 배선 폭의 배분으로, 상기 금속막의 인장 응력을 반도체막의 압축 응력으로 상쇄시켜, 게이트 배선에 의해 기판 주면 상부에 생긴 단차에서의 드레인 배선 단선을 저감시킨다. 또한, 배선 자체의 단차를 계단형으로 함으로써 그 단차를 분산 완화하고, 그 상부 보호막의 커버리지(보호막의 피복율)를 유지하고, 액정 공정의 러빙 그림자를 완화하여 콘트라스트를 향상시킨다.

또한, 본 발명에 따른 액정 표시 장치에서는, 보유 용량 구조를 새롭게 한다. 보유 용량의 하부 전극은 게이트 배선과 동일한 공정 및 재료로 형성된 금속 전극으로 하고, 상부 전극은 보호막 상부에 존재하며, 또한 보호막의 개구부도 덮는 투명 도전막으로 하며, 유전체로서는 게이트 절연막과 i형 반도체막의 적층, 또는 게이트 절연막만으로 한다. 상기 i형 반도체 또는 게이트 절연막은 투명 도전막과 직접 접속되어 있다.

또한, 본 발명에 따른 액정 표시 장치에서는, 다른 보유 용량 구조도 가능해진다. 보유 용량의 상부 전극은 게이트 배선과 동일한 공정 및 재료로 형성된 금속 전극에 보호막의 개구부를 통해 접속된 보호막 상의 투명 도전막으로 하고, 하부 전극은 드레인 배선과 동일한 공정 및 재료로 형성된 금속 전극으로 하고, 유전체는 보호 절연막으로 한다.

본 발명에 따른 액정 표시 장치에서는, IPS 화소 전극의 구조도 새롭게 된다. 화소 전극을 게이트 절연막 상에서 n+형 반도체, i형 반도체, 금속막의 3층구조로 하여, 그 단차를 계단형으로 하여 하부를 폭 넓게 한다. 이에 따라, 게이트 배선, 소스 전극 사이의 기생 용량을 저감시킨다.

본 발명에 따른 상기 보유 용량의 단위 면적당 용량치의 증가는, 게이트 배선, 보유 용량 배선 또는 IPS 액정 표시 장치의 공통 전극 배선 폭을 좁게 하는 것을 가능하게 하여, 그 결과, 액정 표시 장치의 화소의 개구율을 향상시킨다.

상기 목적을 달성하기 위해서, 제조 방법을 새롭게 한다. TFT 기판을 4회의 포토 공정으로 형성한다. 제1 공정은 게이트 배선 금속의 패터닝, 제2 공정은 드레인 배선의 금속막 및 반도체막의 패터닝, 제3 공정은 드레인 배선 상부 보호막의 개구 패터닝, 제4 공정은 보호막 상의 화소 전극 또는 기능을 갖는 투명 도전막의 패터닝이다.

상기 제조 방법에 있어서, 반도체막은 비정질 실리콘(이하, a-Si)을 사용할 수 있다. 이 제조 방법에 있어서, TFT의 드레인 배선, 소스, 드레인 전극의 금속막, n+형 a-Si, i형 a-Si의 패터닝의 포토레지스트의 노광 및 현상을 1회로 행한다. 여기서, 포토레지스트는 1회의 노광 및 현상 후, 드레인 금속 상에서 포토레지스트가 없는 영역, 두꺼운 포토레지스트가 있는 영역, 얇은 레지스트가 있는 영역으로 나누어진다.

이러한 2 단계의 두께를 갖는 포토레지스트를 1회의 노광 및 현상으로 실현하는 포토마스크는 투과율이 다른 금속막 영역을 두 개 갖는 구성이거나, 한쪽은 불투명한 금속막 영역, 다른 쪽은 폭이 불투명한 금속막 영역에 1∼4㎛의 슬릿, 구멍을 형성한 집합체 영역이 되는 구성으로 된다.

이러한 두 개의 두께를 갖는 포토레지스트 영역 외에 포토레지스트가 없는 영역을 갖는 금속막, 그 하부의 n+형 a-Si, 그 하부의 i형 a-Si, 그 하부의 SiN 막을 갖는 기판은 이하의 순서로 가공되어, 드레인 배선, 소스, 드레인 금속, TFT의 채널 영역(i형 a-Si)으로 분리된다. 포토레지스트가 없는 영역의 금속을 에칭 제거하고, n+형 a-Si, i형 a-Si을 게이트 SiN 상에서 선택적으로 제거하며, 두꺼운 레지스트 영역은 남기고 얇은 레지스트를 산소 애싱으로 제거하고, 금속막을 재차 에칭 제거하여 금속막이 없는 n+형 a-Si을 제거한다.

3개의 투과율이 다른 영역을 갖는 포토마스크를 이용하여, 1회의 포토 공정의 노광 및 현상으로 드레인 배선, 소스 전극, 드레인 전극, a-Si막을 가공할 수 있기 때문에 공정을 간략화할 수 있다. TFT 기판의 포토 횟수를 4회까지 간략화할 수 있다.

여기서, 드레인 배선, 소스 전극, 드레인 전극의 금속막은 2회의 공정으로 나누어 에칭 제거되지만, 1회째를 건식(이하, 드라이) 에칭, 2회째를 습식(웨트) 에칭으로 행함으로써, 드레인 배선의 가공 정밀도를 향상시킨다.

여기서, 드레인 배선의 금속막으로서 Mo을 포함하는 금속 Ta, Ti, W을 포함하는 금속의 단막, 적층막이 바람직하다.

본 발명의 다른 목적을 실현하는 보유 용량의 제조 방법을 새롭게 한다. 보유 용량의 유전체로서 구성된 i형 a-Si, 그 상부인 SiN으로 구성된 보호막을 불산 및 불화암모늄을 포함하는 수용액(이하, 불산완충액)으로 에칭 제거하고, 계속해서 드라이 에칭으로 상기 i형 a-Si을 게이트 절연막 SiN 상에서 선택적으로 에칭 제거하고, 그 후, 인듐 주석 산화물(이하, ITO)과 같은 투명 도전막을 상기 보호막의 개구부에 피복되도록 성막한다.

또한, 다른 제조 방법으로서, 상기 보호막을 SiN과 유기계 재료의 2막으로 이용하는 경우, 보유 유전체부의 i형 a-Si 상부의 SiN의 보호막, 유기계 재료의 보호막의 가공에 관한 것으로, 유기계 재료로서 감광성 재료를 이용하여, 하부막에 대하여 개구부를 갖는 패턴 형성을 노광 및 현상으로 형성하고, 이 유기 재료 자체를 마스크 패턴으로 하여 불산완충액으로 보호막 SiN을 에칭 제거하고, 150 내지 200℃의 온도 처리로 유기계 재료를 개구부 내측까지 연장하는 열 처리를 행하고, 그 후, ITO과 같은 투명 도전막을 상기 보호막의 개구부에 피복되도록 성막한다.

또한, 상기 제조 방법에서 유기 재료의 열 처리 후, 또는 열 처리 이전에 i형 a-Si을 에칭 제거해도 좋다.

보유 용량의 제조 방법을 이용하면, 보유 용량의 유전체를 게이트 절연막, 게이트 절연막과 i형 a-Si막의 적층 구조가 생기기 때문에, 단위 면적당 용량치가 증가함에 따라 개구율이 증가한다. 또한, i형 a-Si이 ITO와 직접 접속하고 있어도, 그 컨택트 저항은 높기 때문에 전자가 주입되지 않아 잔상이 발생하지 않는다.

본 발명에 따른 이들 목적 및 그 밖의 목적, 특징 및 효과는 이후의 기재와 이에 첨부된 도면을 관련시킴으로써, 더욱 명확해진다.

〈실시예〉

이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 또, 이하의 실시예에서 반도체막은 비정질-실리콘(a-Si), 투명 도전막은 ITO을 대표로 하였지만, 이것은 다결정 실리콘이나 다른 투명 도전막인 인듐 아연 산화물(IZO)을 이용하여도 좋다. 또한, TFT의 배선의 호칭은 주사 배선을 게이트 배선, 영상 신호 배선을 드레인 배선으로 한다. 또한, TFT의 소스, 드레인 전극은 액정 표시 장치의 화소의 TFT에서는 교류로 구동하므로, 전기적으로 전환되기 때문에 분류하기 어렵지만, 드레인 배선측에 접속된 TFT 부분의 전극을 드레인 전극이라 하고, TFT의 채널 길이 영역이 삽입된 화소 전극측은 소스 전극이라 한다. 보유 용량도 축적 용량, 부가 용량과 같이 다른 호칭 방법도 있지만, 본 발명에서는 보유 용량으로 통일한다.

<제1 실시예>

도 1은 본 발명의 제1 실시예에 의한 방식의 TFT 기판을 나타내는 평면도이다. 도 2는 TFT로부터 화소 전극 PX, 또한 보유 용량 Cstg 부분에 이르는 부분을 나타내는 도 1의 2-2선 단면도, 도 3은 드레인 배선 부분을 나타내는 도 1의 3-3 절단선 단면도, 도 4는 게이트 배선 단자부를 나타내는 도 1의 4-4 절단선 단면도, 도 5는 드레인 배선 단자부를 나타내는 도 1의 5-5 절단선 단면도, 도 6 내지 도 9는 제1 실시예에 의한 TFT 기판의 제조 방법을 기본적으로 패터닝인 포토 공정 단위(포토레지스트 도포로부터 레지스트 박리)로 공정 순서로 나타내는 단면도이다.

액정 표시 장치의 TFT부에 있어서, 도 2의 단면에 도시한 바와 같이, 유리와 같은 투명 절연 기판 SUB1 상에는 예를 들면, Mo(몰리브덴), Cr(크롬), 또는 Al(알루미늄)에 Mo을 적층한 금속막 g1로 이루어진 게이트 배선 GL이 형성되어 있다. 또한, 이 게이트 배선 GL 상에는 SiN막 또는 SiO2막과 SiN막의 적층막으로 이루어진 게이트 절연막 GI를 통해 i형 a-Si을 이용한 a-Si 채널막 AS가 형성되어 있다.또한, 이 a-Si 채널막 AS는 그 양측에는 n+형 a-Si막을 이용한 a-Si 컨택트막 d0을 통해 Mo 또는 Cr, 또는 Mo, Al, Mo을 적층한 금속막 d1로 이루어진 드레인 전극 SD1, 소스 전극 SD2가 대항하여 형성되어 있다. 이 드레인 전극 SD1은 드레인 배선 DL의 일부를 구성하고 있다. 소스, 드레인 전극 사이의 a-Si 컨택트막 d0 및 a-Si 채널막 AS는 TFT 동작의 오프 저항을 크게 하기 위해 상부부터 에칭 제거되고, 이 영역에서의 a-Si 채널막 AS의 두께는 소스, 드레인 전극 SD1, SD2 하부의 a-Si 컨택트막을 제외한 a-Si 채널막 AS보다 얇게 설정된다. 또한, TFT를 피복하고 있는 SiN막으로 이루어진 보호막 PSV에 형성된 컨택트홀 CN을 통해, 소스 전극 SD2에 접속된 ITO의 투명 도전막 ITO1은 화소 전극 PX를 구성한다.

상기 TFT부의 구성에 있어서, 제조 수율 상의 하나의 문제는 화소 전극 PX의 재료인 ITO1, 예를 들면 ITO이 하부 단차에 대한 점착성이 나쁘고, 그 때문에 ITO1의 에칭 가공 시에 단선되기 쉬운 상황에 있다는 것이다. 특히, 도 2의 단면 구조에 있어서는 컨택트홀 CN 부근의 소스 전극 SD2는 a-Si막인 AS, d0 및 금속 전극 d1이 적층되기 때문에 단차가 크다. 제1 실시예에서는 소스 전극 SD1의 금속 재료 d1로부터, a-Si 컨택트막 d0이 돌출되며, 또한 그 하부에서는 a-Si 채널막 AS가 돌출되고, 그 단차는 금속막 d1, a-Si 컨택트막 d0을 포함하는 반도체막, 또한 에칭 제거되어 얇아진 a-Si 채널막 AS의 계단형 구조로 되어 있으며, 그 상부에 피복된 보호막 PSV의 형상이 완만하게 되어 있어, 투명 도전막 ITO1이 단선되지 않는다.

보유 용량 Cstg부는 도 1 및 도 2에 도시한 바와 같이, 투명 도전막 ITO1의 화소 전극 PX가 인접한 게이트 배선 GL 상으로 연장해서 중첩되어 있다. 따라서,보유 용량 Cstg에서, 상부 전극은 화소 전극 PX를 구성하는 ITO1이고, 하부 전극은 게이트 배선 GL을 구성하는 전극 g1이고, 유전체막으로서는 게이트 절연막 GI와 보호막 PSV의 적층 구조이다.

도 1 및 도 3에 도시한 바와 같이, 신호 배선 DL은 주로 영상 신호 전압을 전송하는 기능을 갖고, Mo-Cr의 합금 또는 Mo, Al, Mo을 이 순서로 적층하여 이루어지는 금속막 d1 및 a-Si막인 d0, AS로 구성되어 있다. 그 단면 구조는 소스 전극 SD2와 마찬가지로 계단형이고, 금속막 d1로부터 a-Si 채널막 AS가 돌출되어 있다. 신호 배선 DL의 하부 양측에는 게이트 배선 GL과 동일한 공정 및 재료인 금속막 g1로 구성된 차광 전극 SKD가 배치되어 있다. 이 차광 전극 SKD는 화소 전극 PX로부터 신호 배선 DL 사이의 간극을 막는 효과가 있어, 배향막 ORI에서 끼워진 액정 LC에 대하여 TFT 기판 SUB1에 대향하는 기판인 컬러·필터 기판 SUB2에 형성된 금속이나 투과율이 낮은 수지로 형성된 블랙 매트릭스 BM의 폭을 좁게 할 수 있고, 개구율을 크게 할 수 있어, 밝은 액정 표시 장치(광투과율이 높은 화소를 갖음)를 실현시킬 수 있다. 도 3의 FIL은 컬러·필터이며, CX는 ITO과 같은 투명 도전막으로 구성된 ITO2 전극을 이용한 대향(공통) 전극이다. 또한, TFT 기판의 양측 외부에는 편광 필름 POL이 장착되어 있다.

신호 배선 DL의 구조물은 단순하게 금속막 d1 뿐만 아니라, 계단형 단차로 되어, 금속막으로부터 돌출된 a-Si 컨택트막 d0, a-Si 채널막 AS로 구성되어 있는 것은 다음과 같은 효과가 있다. 금속막 d1으로서는 Cr도 사용 가능하지만, 비저항이 낮은 재료로서는 Al이나 Mo이 바람직하다. 그러나, Al은 도 3의 단면 구조 상의 상부에 있는 화소 전극 PX의 ITO1막의 에칭 시, 그 약품인 HBr이나 HI 수용액에 의해 보호막 PSV의 핀홀을 통해 쉽게 용해하여 단선된다. 그 때문에 Cr으로 비저항(比抵抗)이 부족할 경우, 상기 약품에 강한 Mo 단막이나 Al을 Mo으로 상하에 삽입된 배선 금속 구성이 된다. 한편, Mo은 절연막과의 접착성이 나쁘다. Mo은 a-Si막과 실리사이드를 형성하여 밀착성이 높기 때문에 금속막 d1의 하부에는 반도체인 a-Si막 컨택트막 d0이 형성된다. 한편, 반도체막인 d0, AS가 금속막 d1과 다른 장치로 성막되고, 이것이 소위 포토 공정을 이용하여 가공했을 때, 반도체막 d0, AS와 금속막 d1이 별개의 포토 공정을 이용한 경우, 포토 간의 오정렬에 의해 신호 배선 DL의 구조물의 폭이 넓게 되어, 결과적으로 개구율이 내려가고, 어두운 액정 표시 장치가 된다. 또한 도 3에 있어서 배향막 ORI 상부를 러빙할 때, 단차가 완만한 구조가 요구된다. 결과적으로 구조물로서는 금속막 d1, a-Si 컨택트막 d0, a-Si 채널막 AS의 단차가 계단형 구조가 되는 것이나, 상세한 제조 방법은 후술하기로 하지만, a-Si 채널막 AS, a-Si 컨택트막 d0, 소스, 드레인 금속막 d1이 연속적으로 성막되어, 상부에서부터 1회의 포토레지스트 공정으로 가공하는 것이 좋고, 본 실시예에서는 이를 이용하고 있다.

제조 수율 상의 다른 문제는 도 1에 도시한 복수의 게이트 배선 GL과 직교하는 드레인 배선 DL의 단선이다. 도 2의 단면도를 이용하여 나타낸다. 드레인 배선 DL(드레인 전극 SD1)의 금속막은 Cr, Mo과 같은 재료를 이용한다. 이들 재료에는 성막 조건에 의해 인장 응력이 생긴다. 이것은 드레인 배선 DL이 그 길이 방향(게이트 배선 GL의 연장 방향으로 직교하는 방향, 도 1 참조)으로 인장되기 때문에 하부 게이트 단차에서 단선된다. 한편, i형 a-Si막 AS는 압축 응력을 갖기 때문에 이 드레인 배선 DL의 금속막 d1의 하부에 반드시 a-Si막 AS가 형성되면, 응력이 완화된다. 또한, 금속막 d1의 응력이 a-Si막 AS 응력과 동일한 정도이기 때문에, 그 폭은 금속막 d1과 동일하거나 약간 큰 것이 좋다.

게이트 배선 GL의 단자부 GTM은 도 1 및 도 4에 도시한 바와 같이, 게이트 단자 하부 전극이 TFT 기판 SUB1 상에 형성된 게이트 배선 GL과 공통의 막을 이루는 금속막 g1, 그 상부에 게이트 절연막 GI 및 보호막 PSV, 이 적층막에 형성된 관통 구멍을 통해 화소 전극 PX와 동일한 재료의 투명 도전막 ITO1로 이루어진 단자 상부 전극이 적층된 구조이다.

드레인 배선 DL의 단자부 DTM은 도 1 및 도 5에 도시한 바와 같이, 드레인 배선 DL과 마찬가지인 계단형 드레인 금속막 d1, a-Si 컨택트막 d0, a-Si 채널막, 그 상부에 TFT의 보호막 PSV, 보호막 PSV에 형성된 관통 구멍을 통해 그 상부에 형성된 화소 전극 PX와 동일한 재료로 구성된 투명 도전막 ITO1이 피복된 구조가 되어 있다. 여기서, 반도체막인 d0, AS는 예를 들면, Mo을 사용하는 드레인 금속막 d1과 게이트 절연막 GI와의 밀착성을 향상시키는 기능을 한다. 게이트 단자 GTM 및 드레인 단자 DTM은 표시 영역 측에서는 각각 게이트 배선 GL, 드레인 배선 DL에 이르러 표시에 필요한 전압이 전파되고, 외부에 대해서는 제어 회로에 접속된다.

도 2에 도시한 역스태거형 TFT 표시 장치의 TFT 기판에 따른 제조 방법을 도 6의 (a) 내지 도 9의 (b)의 공정 단면도를 이용하여 설명한다. 각각의 도면은 대략 1회의 포토 공정에 대응하고, 기본적으로는 포토 패턴 가공이 되는 박막의 성막으로부터 포토레지스트 도포, 노광 및 현상 및 박막의 패턴 가공까지를 1회의 포토 공정으로 하여 설명하는 포토레지스트 자체의 박리 공정은 도면 상에 생략되어 있다. 각 포토 공정에서의 상세한 순서는 도 6의 (a) 내지 도 9의 (b)의 각 단면도에 나타나 있다.

우선, 제1 포토 공정을 도 6의 (a) 내지 도 6의 (b)에 나타낸다. 유리 기판 등 투명 절연 기판 SUB1 상에 스퍼터법을 이용하여 두께 200㎚인, 예를 들면, Cr, Mo의 단막 또는 하부로부터 Al, Mo의 적층막, 또는 MoW 등의 합금 금속막 g1을 성막한다. 그리고, 이 금속막 상에 소정의 레지스트 패턴 PRES1을 형성한 후, 그것을 마스크로 하여 금속막 g1을 에칭한다. 이 패턴화된 금속막 g1은 도 1의 화소 영역에서의 게이트 배선 GL, 차광 전극 SKD, 게이트 단자부 GTM의 하부 전극을 구성한다.

다음으로 제2 포토 공정을 도 7의 (a) 내지 도 7의 (d)에 나타낸다. 전면에 플라즈마 CVD법을 이용하여, SiN막 또는 SiN막과 SiO2막의 2층막으로 이루어진 두께 350㎚의 절연막, 두께 250㎚의 비도핑 i형 a-Si막, 두께 50㎚의 n+형 a-Si막을 성막한다. 상기한 SiN, i형 a-Si, n+형 a-Si막은 각각 TFT 구성 상, 게이트 절연막 GI, a-Si 채널막 AS, a-Si 컨택트막 d0이라 한다. 단, 상기 게이트 절연막 GI는 CVD법으로 형성하지만, CVD법 전에 스퍼터법을 이용하여 예를 들면, Ta2O5(산화탄탈)와 같은 금속 산화물을 성막하고, 게이트 절연막을 다층 구조로 하여도 좋다. 계속해서 스퍼터법을 이용하여 두께 200㎚인, 예를 들면, Mo, Cr의 단막 또는 Mo, Al, Mo의 적층막, 또는 MoW과 같은 합금막 d1을 성막한다. 상기 CVD법의 성막, 스퍼터법의 성막은 진공을 유지한 채 연속적으로 행하여도 좋다. 이 경우, a-Si 컨택트막 d0과 소스, 드레인 전극을 구성하는 Mo 금속막 d1의 접속 저항이 저감되고, TFT의 능력이 향상하여, 동일 평면 사이즈의 TFT를 이용하여도, 보다 대형이고 고정밀한 액정 표시 장치를 구동할 수 있음과 함께 1화소의 평면 영역에 차지하는 불투명 TFT 영역을 저감시킬 수 있기 때문에, 개구율이 향상되어 보다 밝은 표시 장치를 제공할 수 있다.

계속해서 이 금속막 d1 상에 소정의 레지스트 패턴(Resist Pattern, or Photo-resist Pattern)을 형성한다. 도 7의 (a)의 레지스트 패턴 PRES1, PRES2는 1회의 노광 및 현상으로 두께가 다른 레지스트 패턴 영역을 형성한다. 이러한 두꺼운 영역과 얇은 영역을 갖는 레지스트 패턴은 소위 하프 노광 공정에 의해 얻어진다. 하프 노광 공정은 레지스트층의 소정의 영역을 그 영역의 노광 깊이가 레지스트층의 두께에 이르지 않도록 약하게 노광하여, 소정의 영역을 레지스트층이 노광되지 않고 상술한 두꺼운 영역으로 남는 다른 영역에 대하여, 상술한 얇은 영역으로서 남긴다. 두께가 다른 레지스트 패턴을 1회의 노광 및 현상으로 형성함으로서 TFT 기판의 제조 공정을 삭감하고, 수율 향상을 실현시킨다. 레지스트 패턴을 다르게 한 방법을 도 7의 (a)의 포토마스크 기판 MASUB으로 설명한다. 포토 공정에서의 포토마스크는 레지스트가 전면에 도포된 TFT 기판 SUB1 상에 일정한 간극을 두고 배치된다. 포토마스크에는 Cr을 소정의 두께로 한 불투명 영역 MAK1, 일정한 광 투과가 가능한 MoSi을 얇게 성막한 영역 MAK2, 그 밖의 투명 영역을 갖는 구조로 한다. 레지스트로서 포지티브 레지스트를 이용한 경우, 노광 및 현상 후의 레지스트 두께는 불투명의 MAK1 영역에서는 성막 후의 막 두께에 거의 가까운 두께, 반투과의 MAK2 영역에서는 성막 중인 막 두께보다 10 내지 90% 저감된 두께, 그 밖의 투명 영역에서는 레지스트는 세정되어 남지 않는다. 따라서, 포토마스크 기판 MASUB의 패턴을 불투명, 반투과, 투명의 3영역으로 함으로써, TFT 기판 SUB1 상의 레지스트 패턴을 두께가 다른 PRES1, PRES2를 1회의 노광 및 현상 공정으로 실현시킬 수 있다. PRES1의 영역은 다음 공정 이후에 TFT의 신호 배선 DL을, 소스, 드레인 전극 SD1, SD2를, PRES2 영역은 TFT의 채널 길이 L 영역을 형성한다.

TFT 기판 SUB1 상에 1회의 노광 및 현상으로 두께가 다른 레지스트 패턴을 형성하는 포토마스크 제조 방법은 상기한 반투과의 금속 MAK2을 형성하는 것 이외에, 특개평9-186233호 공보에 나타나 있는 바와 같이, MAK2 영역을 두께는 MAK1 영역과 동일 금속막을 메쉬 형상로 하여, 레지스트로의 노광량을 저감시키는 하프톤 마스크를 이용할 수도 있지만, 이 방식은 본 방식에 비하여 노광량 저감의 조정 여유도는 낮다.

계속해서 본 공정의 단면도[도 7의 (b)]에서 이 금속막 d1 상의 소정의 레지스트 패턴을 마스크로 하여, 금속막 d1, a-Si 컨택트막 d0 및 a-Si 채널막 AS를 에칭한다. 에칭은 진공 장치 내에서의 드라이 에칭으로 행하여, 금속막 d1이 Mo의 경우, SF6, 또는 CF4 가스에 O2를 첨가한 가스, 또는 이들 가스에 Cl2를 첨가한 가스로 행하고, 반도체막 d0, AS는 적어도 SF6 또는 CF4을 포함하는 가스에 HCl 또는 Cl2를 첨가하여, 게이트 절연막 GI의 재료인 SiN과의 에칭 선택비를 높이고 있다. 상기한 바와 같이 소스, 드레인 금속막 d1 및 반도체막 d0, AS를 드라이 에칭함으로써, 이를 가공할 수 있는 신호 배선 DL의 패턴 정밀도는 매우 높게 된다.

계속해서 도 7의 (c)에 도시한 바와 같이 O2 가스를 이용한 드라이 애싱을 이용하여, TFT의 채널 길이 L 영역에 있는 얇은 레지스트 패턴을 제거할 때, 두꺼운 레지스트 패턴 PRES1의 두께도 감소하지만, 포토레지스트 패턴이 남도록 애싱 조건을 조정한다.

계속해서 소스, 드레인 전극 SD1, SD2에 대응하여 분리된 레지스트 패턴 PRES1을 마스크로 하여, 금속막 d1, i형의 a-Si 채널막 AS를 일정 막 두께로 남겨두고 하프 에칭한다. 상기 공정에서 금속막 d0은 습식 에칭으로 제거하고, a-Si 컨택트막 d0은 SF6 또는 CF4에 Cl2량을 조정함으로써 SiN과의 에칭 선택비를 올린다.

상기한 바와 같이 반투과 마스크를 이용함으로써, 종래 a-Si막 가공, 소스, 드레인 금속 가공을 별개의 2회의 포토 공정으로 행하고 있는 공정에 비하여, 이것을 1회의 공정으로 할 수 있고, 제조 공정의 단축과 이에 따른 수율 향상을 실현시킬 수 있다. 또한, a-Si막과 소스, 드레인 금속막의 포토 정렬이 없기 때문에 정밀도가 향상되어 개구율을 향상시킬 수 있다.

한편, 종래의 방식에 비하여 소스, 드레인 전극 SD1, SD2, 드레인 배선 DL의 금속막은 2회 에칭되어, 금속막 d1에 대하여 습식 에칭한 경우, 사이드 에칭의 후퇴량이 크고, 패턴 정밀도가 나빠진다. 한편, 드라이 에칭 가공은 패턴 정밀도가 좋지만, 상기 도 7의 (d)의 2회째의 에칭(채널 길이 L 부분)에서는 배선 금속이 Mo을 포함하는 경우, 하부의 a-Si 채널막 AS와 동종의 에칭 가스를 이용하며, 또한a-Si 채널막 AS를 막의 반을 남기는 가공을 하기 때문에, 이것을 일괄적으로 에칭하는 경우 마진을 잡을 수 없고, 채널 길이 L 영역을 게이트 절연막 GI면까지 제거한다. 본 실시예의 경우, 금속막 d1이 Mo에 대하여 인산, 질산, 아세트산, 물의 혼합액을 이용하여, 채널 길이 부분을 a-Si막 d0 상에서 선택적으로 습식 에칭하고, 그 후 a-Si막 d0을 드라이 에칭함으로써 제어성 있게 a-Si 채널막 AS를 남길 수 있었다. 결과적으로 소스, 드레인 금속 d1을 동일 포토 공정 내에서, 1회째는 드라이 에칭을 하고, 2회째를 습식 에칭을 하는 것이 패턴 정밀도가 좋게 가공하는 방식으로 판명되었다.

계속해서 TFT 기판의 제3 포토 공정 이후를 도 8의 (a), 도 8의 (b), 도 9의 (a) 및 도 9의 (b)로 나타낸다. 상기 공정을 거친 TFT 기판 SUB1의 전면에 CVD법을 이용하여 SiN 막으로 이루어진 두께 400㎚의 보호막 PSV를 성막한다. 계속해서 레지스트를 도포한 후, 포토법을 이용하여 소스 전극 SD2 상에 개구부를 갖는 레지스트 패턴 PRES1을 형성한다. 그리고, 그 레지스트 패턴 PRES1을 마스크로 하여 보호막 PSV를 형성하여, 컨택트홀 CN을 형성한다. 이 공정은 도 1에 도시한 게이트 단자 GTM, 드레인 단자 DTM도 가공하고, 게이트 단자에서는 도 4에 도시한 바와 같이 본 공정에서 보호막 PSV, 게이트 절연막 GI의 적층막을 형성하는 공정이다. 이 개구는 SF6, 또는 CF4을 포함하는 드라이 에칭 또는 불산완충액의 습식 에칭을 이용한다.

계속해서 도 9의 (a) 및 도 9의 (b)에 도시한 바와 같이, 전면에 스퍼터법을 이용하여 두께 140㎚의 ITO 또는 IZO로 이루어진 투명 도전막 ITO1을 성막한다.계속해서 포토레지스트 패턴 PRES1을 형성하고, 이것을 마스크로 하여 이 투명 도전막 ITO1을 가공해서 화소 전극 PX를 형성한다. 또한, 이 공정에서 도 1, 도 4, 도 5의 단자 부분의 상막 ITO1을 형성한다.

이러한 제조 공정을 종래의 제조 공정과 비교하면, 노광 및 현상을 포함하는 포토 공정 횟수를 5회 내지 4회로 저감시킬 수 있어, 제조 공정이 간략화되고, 공정 중에 생기는 먼지 등에 기인하는 불량을 저감시킬 수 있어, 수율을 향상시킬 수 있게 된다. 또, TFT 구조에서 a-Si막과 신호 배선은 연속적으로 성막된 후, 1회의 포토 공정으로 가공되기 때문에 종래 a-Si막과 신호 배선이나 소스, 드레인 전극이 각각 포토의 얼라이먼트로 가공되어 있던 패턴에 비하여, 패턴 정밀도가 향상된다. 따라서, 개구율이 높아 밝은 액정 표시 장치를 실현시킬 수 있다.

〈제2 실시예〉

본 발명의 제2 실시예에 의한 역스태거형 TFT 액정 표시 장치를 도 10 내지 도 13의 (b)를 이용하여 설명한다. 도 10은 제2 실시예에 있어서의 1화소를 나타내는 평면도, 도 11은 도 10의 11-11 절단선에 있어서의 단면도, 도 12의 (a) 내지 도 13의 (b)는 도 11의 단면 구조를 4회의 포토 공정으로 형성하는 경우의 제2, 제3회째의 포토 공정에 대응하는 제조 공정을 나타내는 단면도이다. 본 실시예의 TFT 액정 표시 장치는 상기 도 1, 도 2의 제1 실시예 장치의 게이트 단자, 드레인 단자, TFT부, 신호 배선부와 마찬가지의 구성을 하며 보유 용량 Cstg부의 구성이 다르다. 도 11의 단면 구조에서 도시한 바와 같이, TFT의 투명 절연 기판 SUB1 상에 게이트 배선 GL, 게이트 절연막 GI가 형성되어 있다는 점은 동일하지만, 이 상부에 a-Si 채널막 AS가 부분적으로 형성되어, 그 상부 보호막 PSV에 형성된 관통 구멍 CNS를 통해 화소 전극 PX와 동일한 공정 및 재료로 구성된 투명 도전막 ITO1이 접하고 있는 구조로 되어 있다. 따라서, 보유 용량 Cstg는 상부 전극은 투명 도전막 ITO1이 되고, 하부 전극은 게이트 배선 GL이 되며, 유전체막은 게이트 절연막 GI와 i형 a-Si 채널막 AS와의 적층막 구조가 된다. 또한, 이 보유 용량 Cstg의 평면 패턴은 후술하는 제조 방법을 제약할 수 있으며, 도 10에 도시한 컨택트홀 CNS는 i형 a-Si 채널막 AS보다 내측의 패턴이 된다.

다음으로 도 12, 도 13에서 도 11의 단면 구조에 따른 제조 방법을 나타낸다. 단, 4포토를 이용하여 형성하는 제조 공정 중, 게이트 배선 GL을 패턴화하는 제1 포토 공정, 투명 도전막 ITO1을 이용하여 화소 전극 PX를 패턴화하는 제4 포토 공정은 대강 제1 실시예의 도 6, 도 9와 마찬가지이므로, 이를 생략한다.

제2 실시예의 제2 포토 공정의 제조 공정의 단면도를 도 12에 나타낸다. TFT 유리 기판 SUB1 상에 게이트 배선 GL이 형성되어, 그 상부에 CVD법으로 게이트 절연막 GI가 되는 SiN막, a-Si 채널막 AS가 되는 i형 a-Si막, a-Si 컨택트막 d0이 되는 n+형 a-Si막을 연속적으로 성막하고, 포토 공정을 거치지 않고 스퍼터법으로 소스, 드레인 전극 SD1, SD2, 드레인 배선 DL의 금속막 d1을 성막한다[도 12의 (a)].

다음으로 포토레지스트를 도포하여, 제1 실시예의 도 7의 (a)에서 나타낸 불투명 영역, 반투과 영역, 투과 영역을 갖는 포토마스크를 이용하여, 노광 및 현상한다. 이에 따라, 불투과막 마스크 영역에 대응하는 부분이 두꺼운 레지스트PRES1, 반투과막 마스크 영역에 대응하는 부분이 얇은 레지스트 PRES2가 형성된다. 이 때, 본 실시예에서는 반투과 마스크에 대응한 얇은 레지스트 PRES2가 다음 공정 이후에서 보유 용량 Cstg을 형성하는 부분에 형성된다는 점이 제1 실시예와 다르다[도 12의 (b)].

다음으로 제1 실시예의 도 7의 (a) 내지 도 7의 (d)와 마찬가지로 소스, 드레인 전극 SD1, SD2의 금속막 d1의 가공, a-Si 컨택트막 d0, a-Si 채널막 AS의 가공, 드라이 애싱에 의한 얇은 레지스트 PRES2의 제거, 채널 길이 L 부분의 금속막 d1의 습식 에칭, a-Si 컨택트막 d0의 드라이 에칭, a-Si 채널막 AS의 하프 에칭을 행한다. 이에 따라, 보유 용량 Cstg부에 형성된 얇은 레지스트 PRES2 영역에는 a-Si막 컨택트막 d0을 포함하지 않는 하프 에칭된 a-Si 채널막 AS의 영역이 형성된다 [도 12의 (c)].

다음으로 CVD법을 이용하여, SiN으로 이루어진 보호막 PSV를 성막한 후, 소정의 포토레지스트 PRES1을 소스 전극 SD2의 개구부, 보유 용량 Cstg의 개구부에 대응시켜 패턴화한다[도 13의 (a)]. 다음으로 불산완충액을 이용하여, 보호막 PSV를 형성하고, 소스 전극 SD2 상에 관통 구멍 CN, 보유 용량 Cstg부에 관통 구멍 CNS를 형성한다. 본 실시예에서는 상기 관통 구멍 가공에 SF6나 CF4를 이용한 드라이 에칭은 사용할 수 없다. 그 이유는 상기 가스의 에칭 속도는 a-Si막 AS도 보호막 PSV의 SiN과 마찬가지로 빠르고, 이 때문에 게이트 배선 GL 상의 게이트 절연막 GI도 깎기 때문이다. 불산완충액으로서는 대체로 100%의 a-Si와 SiN의 선택적으로 에칭이 가능하다. 이 불산완충액으로 게이트 단자의 게이트 절연막 GI, 보호막 PSV의 적층막을 에칭 형성시킨다.

이후의 공정은 제1 실시예의 도 9의 (a) 및 도 9의 (b)와 같이 투명 도전막 ITO1을 성막하여, 화소 전극 PX를 패턴화한다.

본 실시예의 보유 용량 Cstg는 제1 실시예에서 상부 전극을 화소 전극 PX와 동일한 공정, 동일한 재료로 형성한 투명 전극 ITO1로 하고, 하부 전극을 게이트 배선 GL로 하고, 유전체는 SiN의 게이트 절연막 GI와 하프 에칭된 a-Si 채널막 AS의 적층 구조로 한다. 본 구조는 제1 실시예의 유전체로서의 SiN의 게이트 절연막 GI와 SiN의 보호막 SiN의 적층 구조에 비하여, 막이 얇으며, 또한 a-Si막은 그 비유전률이 12로 SiN막의 7보다 크기 때문에, 제1 실시예에 비하여 작은 면적으로 보다 큰 보유 용량 Cstg을 형성할 수 있어서, 도 1의 제1 실시예에 비하여 도 10의 본 실시예의 게이트 배선 GL 폭을 좁게 할 수 있고, 개구율을 크게 할 수 있어, 밝은 액정 표시 장치를 실현시킬 수 있다.

a-Si막을 보유 용량부에 사용하는 구조는 특개평6-202153호 공보에 하부 배선 상에 게이트 절연막, 그 상부에 i형 a-Si막, n+형 a-Si막, 그 상부에 소스, 드레인 전극 금속, 상기 전극 금속 상에 보호막을 형성하여, 이것을 투명 도전막에 접속한 구조가 개시되어 있다. 이 구조를 발명자가 작성한 결과, TFT의 충전 시는 i형 a-Si막에는 투명 도전막으로부터 소스, 드레인 전극과 동일한 공정으로 형성된 금속 전극, n+형 a-Si막을 통해 전자가 공급되어, i형 a-Si막이 도체화하기 때문에 보유 용량치가 크고, TFT가 오프된 보유 기간에서는 반대로 i형 a-Si막이 유전체로서 기능하여 전자가 방출되고, 그 결과 보유 기간에 화소 전위가 저하하여, 이것이표시의 잔상 불량이 발생하였다. 이 잔상 효과는 i형 a-Si막이 두꺼울 정도로 커졌다.

본 실시예는 상기 종래 기술에 비하여, 이하의 효과로 상기 잔상이 저감되고, 양호한 표시 장치를 실현시킬 수 있었다. 첫째, 도 11의 보유 용량 Cstg부의 a-Si 채널막 AS는 성막 후, 하프 에칭으로 얇게 되어 있다는 점, 둘째, 본 구조의 경우, a-Si 컨택트막 d0이 제거되어 있고, 화소 전극 PX의 투명 도전막 ITO1로부터 a-Si막 AS로의 전자의 주입 효율은 매우 낮기(컨택트 저항이 큰) 때문에, 본 실시예 구조에서는 a-Si 채널막 AS는 순수히 유전체로서 기능하여, 잔상이 발생하지 않은 양호한 액정 표시 장치를 실현시킬 수 있다.

〈제3 실시예〉

본 발명의 제3 실시예에 의한 역스태거형 TFT 액정 표시 장치를 도 14 내지도 15의 (c)를 이용하여 설명한다. 도 14는 제3 실시예에 있어서의 1화소에 대응하는 TFT로부터 투명 전극 ITO1을 거쳐 보유 용량 Cstg에 이르는 단면도이며, 도 15의 (a) 내지 도 15의 (c)는 도 14의 단면 구조를 4회의 포토 공정으로 형성하는 경우의 제3회째의 포토 공정에 대응하는 제조 공정을 나타내는 단면도이다. 본 실시예의 TFT 액정 표시 장치는 상기 도 10, 도 11의 제2 실시예의 장치의 게이트 단자, 드레인 단자, TFT부, 신호 배선부와 마찬가지의 구성을 하고 있지만, 보유 용량 Cstg부의 구성은 다르다. 다만, 1화소의 평면 패턴은 대강, 제2 실시예의 도 10과 마찬가지이기 때문에, 이것을 생략하였다.

도 14의 단면 구조에서 나타낸 바와 같이 보유 용량 Cstg부에 있어서, TFT의투명 절연 기판 SUB1 상에 게이트 배선 GL, 게이트 절연막 GI, 이 상부에 a-Si 채널막 AS가 부분적으로 형성되어 있다는 점은 제2 실시예의 도 11과 동일하지만, 투명 도전막 ITO1로 구성된 화소 전극 PX는 보호막 PSV에 형성된 관통 구멍 CNS를 통해 게이트 절연막 GI와 직접 접속되는 구조로 되어 있다. a-Si 채널막 AS는 그 화소 전극 PX의 측면에 접하는 구조로 되어 있다. 평면 구조는 생략하였지만, 이는 a-Si 채널막 AS의 섬 형상의 패턴의 내측 보유 용량의 컨택트홀 CNS 부분만의 a-Si 채널막이 제거된 패턴이다.

다음으로 제3 실시예의 제3 포토 공정의 제조 공정의 단면도를 도 15의 (a) 내지 도 15의 (c)에 나타낸다. TFT 유리 기판 SUB1 상에 게이트 배선 GL이 형성되고, 그 상부에 CVD법으로 게이트 절연막 GI가 되는 SiN막, a-Si 채널막 AS가 되는 i형 a-Si막, a-Si 컨택트막 d0이 되는 n+형 a-Si막을 연속적으로 성막하여, 포토 공정을 거치지 않고 스퍼터법으로 소스, 드레인 전극 SD1, SD2, 드레인 배선 DL의 금속막 d1이 성막되어, 소스, 드레인 전극 SD1, SD2는 하프 노광 및 현상 방법으로 가공되고, 보유 용량 Cstg부에는 하프 에칭된 섬 형상의 a-Si 채널막 AS가 가공되며, 또한 CVD법으로 SiN의 보호 절연막 PSV가 피복된 유리 기판까지, 2회의 포토 공정을 거쳐 가공이 끝나고 있다. 상기 기판에 TFT부의 소스 전극 SD2의 개구부 CN, 보유 용량 Cstg부의 개구부 CNS에 대응하는 포토레지스트를 도포하여 레지스트 패턴 PRES1을 형성한다.

다음으로 불산완충액을 이용하여 보호막 PSV를 형성하고, 소스 전극 SD2 상에 관통 구멍 CN을, 보유 용량 Cstg부에 관통 구멍 CNS를 형성한다. 본 실시예에서는 우선, 이 공정에서 상기 관통 구멍 가공에 SF6나 CF4를 이용한 드라이 에칭은 사용할 수 없다. 이것은 상기 가스의 에칭 속도는 a-Si막 AS도 보호막 PSV의 SiN과 마찬가지로 빠르고, 이 때문에 게이트 배선 GL 상의 게이트 절연막 GI도 깎기 때문이다. 불산완충액으로서는 대체로 100%의 a-Si와 SiN의 선택적으로 에칭이 가능하다. 또한, 소스 전극 SD2의 금속 전극 d1의 보호 절연막 PSV에 접하는 면이 Mo, Cr 또는 이들의 합금이면, 상기 불산완충액이 에칭되지 않는다(도 15의 (b)).

다음으로 상기 포토레지스트 PRES1이 남은 상태에서 보유 용량 Cstg 상의 a-Si 채널막 AS를 개구부 CNS에서, SiN로 형성한 게이트 절연막 GI 상에서 선택적으로 에칭한다. 에칭은 SF6 또는 CF4에 Cl2 또는 HCl의 소위 염소계 가스를 첨가하는 드라이 에칭으로 행한다. 동일 가스의 에칭에서는 소스 전극 SD2의 금속막 d1의 최외측 표면이 Cr 또는 Cr을 포함하는 금속이면, 이 드라이 에칭으로 에칭 제거되지 않는다. Mo 또는 Mo을 주성분으로 하는 금속인 경우, 상기 관통 구멍 가공에 있어서의 드라이 에칭의 속도가 보유 용량 Cstg부의 a-Si 채널막 AS보다 느리기 때문에, a-Si막 AS의 에칭을 완료해도, 소스 전극 SD2의 금속막 d1이 완전히 제거되지 않고, 투명 도전막 ITO1과 양호한 컨택트 특성이 달성된다. 상술과 같은 에칭의 양호함은 도 15의 (a)의 보유 용량 Cstg의 a-Si 채널부 AS의 두께가 하프 에칭되어, TFT부의 두께, 즉 성막 시의 두께로부터 얇게 에칭되어 있는 것도 유효하게 작용하고 있다. 즉, 제1 실시예의 제조 방법을 상세히 나타내었고, CVD법에서의 i형 a-Si막은 대강 250㎚ 성막, 소스 전극 SD2의 금속막 d1은 대강 200㎚이지만, 실제로 도 15의 (c)에서 보유 용량 Cstg의 개구부 CNS를 통해 에칭 대상이 되는 a-Si채널막 AS는 이미 하프 에칭되어 있고, 그 두께는 250㎚ 내지 100에서 150㎚ 이하로 얇게 되어 있고, 이 막을 선택적으로 에칭하거나 SD 전극의 금속막 d1을 Mo 또는 Mo을 포함하는 합금으로 이용하여도, 에칭 제거되지 않는다.

한편, 보유 용량 Cstg의 컨택트홀 CNS의 윤곽 주변에서 보호막 PSV 하부의 a-Si 채널막 AS가 에칭되고, 그 a-Si 두께가 두꺼우면 보호막 PSV에 a-Si막이 사이드 에칭되고, 후 공정에서 성막되는 투명 전극 ITO1이 단선될 우려가 있다. 본 실시예의 구조 및 제법에서는 a-Si 채널막이 하프 에칭되어 얇게 되어 있다는 점과, CVD법의 SiN의 성막 온도에 대하여 보호막 PSV를 게이트 절연막보다 낮게 설정되어 있다는 점 때문에, 동일 드라이 에칭에서의 에칭 속도는 보호막 PSV에서 크게 설정되어 있음으로써, 화소 전극 PX의 보유 용량 Cstg의 관통 구멍 CNS에서 보호막 PSV, a-Si막 채널막 AS에서의 에칭 단부면은 양호하고, 화소 전극 PX의 투명 도전막 ITO1은 단선되지 않았다.

본 실시예는 이하의 효과로 상기 잔상이 저감되고, 개구율이 크고 밝은 표시 장치를 실현시킬 수 있었다. 보유 용량 Cstg는 상부 전극은 투명 전극 ITO1로, 하부 전극은 게이트 배선 GL로, 유전체로는 게이트 절연막 GI로서 이용하는 컨택트홀 CNS 영역의 부분과 그 주변에서, 유전체로서 게이트 절연막 GI, a-Si 채널막 AS, 보호막 PSV의 3막으로 이루어진 영역의 병렬 용량으로 하여 이루어진다. 특히, 컨택트홀 CNS 부분은 게이트 절연막 GI만으로 구성되어 있기 때문에 제1 실시예, 제2 실시예에 비해, 단위 면적당 용량을 크게 할 수 있어서, 그 결과 하부의 게이트 배선 GL의 폭을 좁게 할 수 있고, 개구율이 향상하여, 밝은 액정 표시 장치를 실현시킬 수 있다. 또한, a-Si 채널막 AS로의 화소 전극 PX에서의 전자 주입도 제2 실시예에 비해 작고, 잔상에 대한 성능도 향상되어 있다. 또, 보호막 PSV, 게이트 절연막 GI가 임시로 동일한 SiN막과 같은 재료이더라도, 게이트 절연막 GI만을 선택적으로 상부 보호막 PSV를 제거해도 선택적으로 남기는 제조 방법도 제공할 수 있었다.

〈제4 실시예〉

본 발명의 제4 실시예에 의한 TFT 액정 표시 장치를 도 16 내지 도 18의 (c)를 이용하여 설명한다. 도 16은 제3 실시예에 있어서의 1화소에 대응하는 평면도, 도 17은 도 16의 17-17 절단선에 대한 단면도, 도 18의 (a) 내지 도 18의 (c)는 도 17의 단면 구조를 4회의 포토 공정으로 형성하는 경우의 제3회째의 포토 공정에 대응하는 제조 공정을 나타내는 단면도이다. 본 실시예의 TFT 액정 표시 장치는 그 구조에 있어서, 이하의 점에서 상기 다른 실시예와는 다르다.

도 16의 1화소의 평면 구조는 제1 실시예의 도 1, 제2 실시예의 도 10과는 이하의 두 가지 점에서 다르다. 첫째, 보유 용량 Cstg는 게이트 배선 GL과는 독립하여, 게이트 배선 GL과 동일한 공정 및 재료의 금속막 g1로 형성된 보유 용량 배선 CL 상에 형성되어 있다는 점, 둘째 투명 도전막 ITO1로 구성된 화소 전극 PX가 신호 배선 DL과 중첩되어, 신호 배선 DL을 차광 전극으로서 사용하여, 개구율을 향상시키고 있다는 점이다.

상술한 고 개구율을 실현하기 위한 본 발명 특유의 구조를 도 17의 단면도에 나타낸다. 도 17은 TFT부에서 화소 전극 PX를 거쳐 보유 용량 Cstg을 형성하는 보유 용량 배선 CL에 이르는 단면도를 나타낸다. 최대 특징은 투명 도전막 ITO1의 화소 전극 PX의 하부의 보호막이 제1 실시예에서 나타낸 SiN막으로 구성된 제1 보호막 PSV1이라는 점 이외에는, 유기계막으로 구성된 제2 보호막 PSV2의 적층 구조인 점과, 보유 용량 Cstg의 상부 전극의 투명 도전막 ITO1로 구성된 화소 전극 PX가 제2 보호막 PSV2, 제1 보호막 PSV1의 관통 구멍 CNS를 통해, 게이트 절연막 GI와 접촉하는 구조가 되어, 단위 면적당 보유 용량 Cstg치를 향상시키고 있다는 점이다.

상술한 보유 용량 Cstg 구조와 여기서 도입된 유기계의 제2 보호막 PSV2가 개구율이 높은 소위 밝은 액정 표시 장치를 실현하는 근거를 설명한다. 도 17의 제2 보호 절연막 PSV2는 예를 들면 두께 2㎛의 아크릴 수지를 사용한다. 이것은 제1 실시예 또는 제2 실시예의 제1 SiN의 보호막 두께 200 내지 400㎚에 대하여 10배 가까이 두껍게 설정된다. 또한, 그 비유전률은 대략 3 정도로 SiN의 7의 반이다. 이 때문에 도 16의 화소의 평면 구조에 있는 것과 같이 신호 배선 DL 상에서 제1, 제2 보호막 PSV1, PSV2을 통해 화소 전극 PX를 중첩시키더라도, 신호 배선 DL과 화소 전극 PX 사이의 기생 용량이 작고, 그 기생 용량에 기인한 전압 변동 노이즈가 적음에 따라 크로스토크는 발생하지 않는다. 상기한 바와 같은 저 용량을 실현하는 보호막을 사용하는 경우, 또는 제1 실시예의 보유 용량 Cstg 구조로 한 경우, 보유 용량 Cstg을 구성하는 유전체는 게이트 절연막 GI, 제1 보호막 PSV1, 제2 보호막 PSV2의 3막 구조에 의해, 그 단위 면적당 용량치가 매우 작아지고, 액정의 보유율을 확보하기 위해서 보유 용량선 CL의 폭을 넓게 할 필요가 있어서, 금속막g1로 구성된 불투명 영역 폭이 넓어지고, 반대로 개구율이 저하된다. 본 실시예에서는 보유 용량 Cstg의 유전체막은 대체로 게이트 절연막 GI로 구성되어 있으며, 단위 면적당 용량치를 크게 할 수 있고, 보유 용량선의 폭이 좁고, 개구율이 높아 밝은 액정 표시 장치를 실현시킬 수 있다.

한편, 보호막으로서 유기계막을 사용하여, TFT의 화소에 보유 용량선을 배치, 게이트 절연막을 보유 용량의 유전체로서 사용하는 종래 기술로서, 특개평9-90404호 공보가 있다. 이것은 보유 용량 배선 상에 TFT의 소스 전극을 연장시켜, 이것과 유기계 보호막의 개구부를 통해서 화소 전극을 접속시키고 있다. 이 방법도 단위 면적당 용량치는 향상시키지만, 상기 소스 전극과 a-Si 반도체막은 다른 포토로 가공하고 있기 때문에, TFT 기판으로 가공에 적어도 5회의 포토 공정 이상이 필요하게 되며, 본 발명의 다른 목적인 포토 횟수를 4회 이하로 하여, 수율을 올려 비용을 저감하고자 하는 목적은 달성되지 않는다.

다음으로 본 실시예의 제조 방법을 도 18의 (a) 내지 도 18의 (c)에 나타낸다. 본 단면도[도 18의 (a) 내지 도 18의 (c)]는 4회의 포토 공정에서 형성 중인 제3 포토째에 대응한다. 제1, 제2 및 제4 포토째의 공정은 대체로 제2 실시예와 마찬가지이므로, 이를 생략한다. 우선, 제2 포토 공정까지 거친 TFT 기판 SUB1을 전제로 한다. 여기서, 보유 용량 배선 CL의 게이트 절연막 GI 상에 하프 에칭된 a-Si 채널막 AS가 섬 형상으로 패터닝되어, 그 상부에 SiN 막을 이용한 제1 보호 절연막 PSV1이 성막되어 있다.

다음으로 제2 보호막 PSV2으로서 예를 들면, 아크릴의 감광성 수지를 스핀도포법에 의해 형성한다. 또한, 이 수지에 대하여 TFT의 소스 전극 SD2 및 보유 용량 Cstg의 개구부로 하는 패턴으로 노광 및 현상한다[도 18의 (a)]. 따라서, 이 감광성 수지는 패터닝의 포토레지스트와 제2 보호막 PSV2의 역할을 한다. 상술한 제2 보호막 PSV2를 마스크로 이용하여, 제3 실시예와 같이 불산완충액을 이용하여, SiN의 제1 보호막 PSV1(게이트 단자부에서는 게이트 절연막 GI도 포함함)을 보유 용량 Cstg의 a-Si 채널막 AS로 선택적으로 에칭하고, 계속해서 a-Si 채널막 AS를 CF4 또는 SF6에 HCl나 Cl2의 염소계를 혼입한 가스로 하부의 SiN의 게이트 절연막 GI 상에서 선택적으로 에칭한다[도 18의 (c)].

다음으로 상기 TFT 기판 SUB1을 200℃에서 가열한다. 이에 따라, 단면 구조에 있어서의 각부가 원만해지며, 또한 개구부 CN 및 CNS의 내측으로 연장된다(도 18의 (c)). 이 열 공정, 소위 리플로우 처리에 의해, 2∼3㎛로 두꺼운 보호막 PSV2의 단차 형상이 완만하게 되어, 계속되는 제4 포토 공정에서의 투명 도전막 ITO1의 개구부에서의 단선을 방지할 수 있다.

이상과 같이 본 실시예의 보유 용량 Cstg 구조는 보유 용량의 주요 부분을 상부 전극을 유기계 보호막 PSV2 상에서, SiN막의 제1 보호막 PSV1, 상기 유기계의 제2 보호막 PSV2의 개구부 CNS에 연장한 투명 도전막 ITO1의 화소 전극 PX로, 하부 전극은 게이트 배선 GL과 동일한 공정 및 재료로 구성된 보유 용량선 CL의 금속 전극 g1으로, 유전체는 게이트 절연막 GI로 하여, 다른 유전체막으로서, 게이트 절연막 GI, a-Si 채널막 AS, 제1 보호막 PSV1, 제2 보호막 PSV2의 적층막이 구성되고, 이것은 4회의 포토 공정을 거쳐, 수율좋게 제조된다.

상기한 보유 용량 Cstg부의 a-Si 채널막의 보호막 PSV1, PSV2의 개구부 CNS를 마스크로 하여 에칭하는 경우, 상기 유기 재료의 열 처리 공정 후에 행하여도 좋다.

〈제5 실시예〉

다음으로 본 발명의 제5 실시예를 도 19 내지 도 21에 나타낸다. 도 19는 1화소의 평면 패턴을, 도 20 및 도 21은 도 19의 20-20 절단선 및 21-21 절단선에 따른 단면도이다. 본 발명의 제5 실시예는 넓은 시야각 특성을 실현하는 인플레인 스위칭(IPS) 표시 모드의 화소 구조에 관한 것이다.

1화소의 레이아웃은 도 19에 도시한 바와 같이, 화소 전극 PX와 대향(공통) 전극 CX가 빗살 모양으로 배열된다. 따라서, 표시의 제어는 도 20의 단면 구성에서 도시한 바와 같이, 화소 전극 PX에서 공통 전극 CT로 액정 LC 중에서 횡방향 전계로 행한다. 빗살 모양 전극의 간격 부분의 투과광이 이 전계에서 제어된다.

1화소의 평면 구성은 제1 실시예 내지 제4 실시예까지의 컬러·필터 기판 SUB2에 공통 전극을 갖는 표시 모드와 마찬가지로서 직행하는 게이트 배선 GL, 드레인 배선 DL의 설치된 TFT, 화소 전극 PX는 TFT의 소스 전극 SD2의 보호막에 뚫린 관통 구멍을 통해 접속되고, 투명 도전막 ITO1로 형성되어 있다. 공통 전극 배선 CT는 제4 실시예의 보유 용량 배선과 마찬가지로 게이트 배선 GL과는 독립하여, 게이트 배선 GL과 동일한 공정 및 재료의 금속막 g1로 구성되어, 화소 내에서는 빗살 모양으로 분기하여, 화소 전극 PX에 대향하는 공통 전극 CX에 이르고 있다. 대향 전극 배선 CT는 제4 실시예의 보유 용량 배선 CL과 같이 보유 용량을 구성하는 배선으로서도 기능하여, 화소 전극 PX의 투명 도전막을 상부 전극으로 하는 보유 용량 Cstg을 구성한다.

도 20에 신호 배선 DL과 빗살 모양의 화소 전극 PX 및 공통 전극 CX의 단면도를 도시한다. 드레인 배선 DL은 게이트 절연막 GI 상에서 하부부터는 a-Si 채널막 AS, a-Si 컨택트막 d0, Mo, Cr과 같은 금속막 d1이 계단형인 단면 형상이다. 특히, i형 a-Si막으로 형성된 a-Si 채널막 AS는 드레인 배선의 금속막 d1보다 폭이 넓으며, 유전체로서 공통 전극 CX와의 배선 부하 용량을 저감시키는 효과가 있고, 대형이고 고정밀한 TFT 액정을 실현시킬 수 있다. 또한, 계단형 단면을 갖는 a-Si 채널막 AS, a-Si 컨택트막 d0, 금속막 d1은 제1 실시예의 제조 방법과 같이 CVD법, 스퍼터법으로 연속적으로 성막되어 1회의 포토 공정으로 가공되기 때문에, 종래의 제조 방법에서 볼 수 있는 바와 같이, a-Si막 AS 및 d0와 금속 전극 d1을 2회의 포토 공정으로 나누어 가공한 경우에 비하여, a-Si막과 금속 전극의 포토의 오정렬로 인한 영향이 없고, 부하 용량이 감소된 상태로 미세 가공이 가능하게 되어서, 결과적으로 개구율이 높아 밝은 액정 표시 장치를 실현시킬 수 있다.

도 21은 TFT으로부터 화소 전극 PX를 경유하여 공통 전극 배선 CT의 보유 용량 Cstg부에 이르는 단면을 나타낸다. 기본적 구조는 제2 실시예의 도 11의 단면 구조와 마찬가지이고, 도 11의 표시 장치가 인접하는 게이트 배선 GL 상에 화소 전극 PX와 보유 용량 Cstg을 구성하는 데 대하여, 본 실시예의 IPS형 액정 표시 장치에서는 화소 전극 PX와 대향 전극 배선 CT의 사이에서 구성되고 있다. 보유 용량 Cstg의 유전체는 SiN으로 구성된 게이트 절연막 GI와 하프 에칭된 a-Si 채널막 AS의 적층 구조를 갖는다. 이에 따라 단위 면적당 보유 용량치를 크게 할 수 있게 된다. 이에 따라, IPS 표시 장치에 있어서도 금속 배선으로 구성된 공통 전극 배선 CT의 폭을 가늘게 할 수 있으며, 개구율이 높고 밝은 IPS형 액정 표시 장치를 실현시킬 수 있다.

또, 본 실시예에 있어서는 보유 용량 Cstg의 유전체막으로서 게이트 절연막 GI와 하프 에칭된 AS의 적층 배선을 이용하였지만, 이는 제1 실시예, 제3 실시예 의 액정 표시 장치와 마찬가지로, 보유 용량 Cstg을 구성하는 유전체막으로서, 게이트 절연막 GI와 보호 절연막 PSV의 적층막을, 보호 절연막 PSV의 개구부의 주변에 하프 에칭된 a-Si 채널막 AS를 배치한 게이트 절연막 GI를 각각 유전체로서 이용한 구조에 적용할 수 있는 것은 물론이다.

〈제6 실시예〉

다음으로 본 발명의 제6 실시예를 도 22 내지 도 24에 나타낸다. 도 22는 1화소의 평면 패턴을, 도 23 및 도 24는 도 22의 23-23 절단선 및 24-24 절단선을 따른 단면도이다. 본 발명의 제6 실시예는 실시예 5와 마찬가지의 모양 IPS 표시 모드의 화소 구조에 관한 것이다.

1화소의 레이아웃은 도 22에 도시한 바와 같이, 화소 전극 PX와 공통 전극 CX가 빗살 전극 형상을 한다. 따라서, 표시의 제어는 도 20의 단면 구성으로 나타낸 바와 같이, 화소 전극 PX에서 공통 전극 CX로 액정 LC 중에 걸리는 가로 방향 전계에서 행한다. 화소 전극 PX는 TFT의 소스 전극 SD2 자체가 화소 영역에 연장하여 빗살 무늬 전극을 구성한다. 공통 전극 배선 CT는 제5 실시예와 마찬가지로게이트 배선 GL과는 독립하여, 게이트 배선 GL과 동일한 공정 및 재료의 금속막 g1로 구성되고, 화소 내에서는 빗살 모양으로 분기하여, 화소 전극 PX에 대향하는 공통 전극 CX에 도달하고 있다.

보유 용량 Cstg은 제5 실시예와 달리, 한쪽의 전극을 화소 전극 PX와, 다른 쪽의 전극을 공통 전극 배선 CX에 관통 구멍 CNC을 통해 접속된 투명 도전막 ITO1로 구성한다. 제4 실시예의 보유 용량 배선 CL 같이 보유 용량을 구성하는 배선으로서도 기능하여, 화소 전극 PX의 투명 도전막을 상부 전극으로 하는 구조이다.

도 23에 신호 배선 DL과 빗살 모양의 화소 전극 PX 및 공통 전극 CX의 단면도를 나타낸다. 드레인 배선 DL, 화소 전극 PX는 모두 게이트 절연막 GI 상에서, 하부부터 a-Si 채널막 AS, a-Si 컨택트막 d0, Mo, Cr과 같은 금속막 d1이 계단형인 단면 형상이다. 특히, i형 a-Si막으로 형성된 a-Si 채널막 AS는 화소 전극 PX의 금속막 d1보다 폭이 넓고, 화소 전극 CX와 게이트 배선 GL 사이의 기생 용량을 저감시키는 효과가 있어, 대형이고 고정밀한 TFT 액정으로서 표시 오동작을 적게 할 수 있다. 또한, 계단형 단면을 갖는 a-Si 채널막 AS, a-Si 컨택트막 d0, 금속막 d1은 종래의 제조 방법에서 볼 수 있는 바와 같이, a-Si막 AS 및 d0와 금속 전극 d1을 2회의 포토 공정으로 나누어 가공한 경우에 비하여, a-Si막과 금속 전극의 포토의 오정렬에 의한 영향없이 가공되어, 부하 용량, 화소 용량이 감소한 상태에서 미세 가공이 가능하게 되고, 결과적으로 개구율이 높아 밝은 액정 표시 장치를 실현시킬 수 있다.

도 24는 TFT로부터 화소 전극 PX를 경유하여 공통 전극 배선 CT의 보유 용량Cstg부에 이르는 단면을 나타낸다. 화소 전극 PX는 신호 배선 DL과 동일한 공정 및 재료로 구성된 a-Si 채널막 AS, a-Si 컨택트막 d0, 금속막 d1의 적층 구조로, 공통 전극 배선 CT 방향으로 연장되어, 공통 전극 배선 CT는 중첩되지 않는다.

보유 용량 Cstg에서 하부 전극은 상기 소스 전극 SD2로부터 연장된 금속막 d1을 하부 전극으로 하고, 상부 전극은 공통 전극 배선 CT과 게이트 절연막 GI, SiN 막으로 구성된 보호막 PSV의 적층막에 형성된 관통 구멍 CNC을 통해 접속된 투명 도전막 ITO1으로 하여 이루어진 구성이다. 보유 용량 Cstg의 유전체는 두께 200 내지 600㎚의 SiN 막으로 이루어진 보호막 PSV이다.

본 실시예의 IPS 표시 장치에서는 화소 전극 PX가 a-Si 채널막 AS를 적층한 구성으로 되어 있지만, 공통 전극 배선 CT는 교차하지 않기 때문에 유지 상태에서의 a-Si막 용량 변화에 의한 잔상 현상은 발생하지 않는다. 또한, 제5 실시예에서는 도 20에 도시한 바와 같이, 보호막 PSV 상에서 빗살 모양의 화소 전극 PX가 가공, 배치되어 있는 데 대하여, 본 실시예에서는 도 23에서 화소 전극 PX 전면에 CVD법으로 성막된 SiN 막의 보호막 PSV가 형성되어 있기 때문에 그 단차가 완만하고, 액정 LC 분자의 초기 배향 형성의 러빙 처리에서의 그림자가 발생하기 어려워서, 콘트라스트가 높은 IPS형 액정 표시 장치를 실현시킬 수 있다.

이상과 같이 본 발명에 따르면, 역스태거 구조로 채널 에치형 TFT를 구성하는 a-Si막, 소스 전극, 드레인 배선의 금속막을 1회의 포토 공정으로 처리할 수 있다. 구체적으로는 종래 기술에서는 5회의 포토 공정이 필요하지만, 4회의 포토 공정으로 TFT 기판을 제조할 수 있어, 수율을 향상시키고, 비용을 저감시킬 수 있다.

또한, 상기 포토 공정이 4회의 제조 방법을 이용하여, TFT 액정 표시 장치의 드레인 배선이 게이트 절연막 상에서 i형 a-Si, n+형 a-Si, 금속막의 3막 구조가 되어서, 하부부터 계단 상의 단차 구조로 하고, IPS형 액정 표시 장치에서는 화소 전극을 상기 구조로 함으로써, 미세 가공이 가능하게 되고, 개구율이 높아 밝은 액정 표시 장치를 제공할 수 있다. 또한, 이에 생기는 기생 용량도 저감시킬 수 있다.

또한, 보유 용량의 유전체를 게이트 절연막, 게이트 절연막과 i형 a-Si막의 적층 구조, 또는 보호 절연막으로 할 수 있기 때문에 단위 면적당 용량치를 올릴 수 있어, 게이트 배선, 보유 용량 배선, 또는 공통 전극 배선의 폭을 좁게 할 수 있기 때문에 개구율이 높아 밝은 액정 표시 장치를 제공할 수 있다.

본 발명에 따른 몇 개의 실시예를 나타내어 이들에 대하여 진술하였지만, 동 발명은 이들에 한정되지 않고 당업자가 알 수 있는 범위에서 이들 발명에서 이루어지는 여러 변형 및 개선도 허용하는 것을 이해할 수 있으며, 따라서 본원 명세서에 첨부된 청구 범위는 여기에 도시되며, 또한 기재되는 상세한 설명에 구속되지 않고, 다양한 변형 및 개선도 전부 포함하는 것을 의도한다.

Claims

액정 표시 장치에 있어서,

각각의 주면이 상호 대향하도록 배치된 제1 및 제2 절연 기판과,

상기 제1 절연 기판과 상기 제2 절연 기판 간에 삽입된 액정층과,

상기 제1 절연 기판 상에 형성되고, 주사 신호를 전달하는 게이트 배선과,

상기 제1 절연 기판 및 상기 게이트 배선 상에 형성된 게이트 절연막과,

상기 게이트 절연막 상에 형성된 금속막으로 이루어지고, 영상 신호를 전달하는 드레인 배선과,

상기 게이트 절연막 상의 적어도 상기 드레인 배선의 하측에 형성된 반도체층과,

상기 반도체층의 적어도 상기 게이트 배선 일부의 상측에 위치하는 부분으로 구성된 반도체 채널층과, 상기 반도체 채널층 상에 위치하는 상기 드레인 배선의 일부와 이에 접하는 상기 반도체층의 일부에 형성된 반도체 컨택트층으로 구성되는 드레인 전극과, 상기 반도체 채널층 상에 상기 드레인 전극과 이격하고, 대향하게 형성된 다른 금속막과 상기 다른 금속막의 하면에 접하는 상기 반도체층의 다른 일부에 형성된 다른 반도체 컨택트층으로 구성되는 소스 전극 및 그 드레인 배선과, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막을 갖는 박막 트랜지스터부와,

상기 박막 트랜지스터의 상기 소스 전극에 접속된 화소 전극을 갖는 화소부를 구비하고,

상기 반도체층 각각의 평면 패턴은 그 위에 형성된 상기 드레인 배선, 상기 소스 전극, 상기 드레인 전극의 금속막의 평면 패턴보다 폭이 넓고,

상기 반도체층 각각의 평면 패턴은 상기 반도체 컨택트층의 각각의 평면 패턴보다 폭이 넓은 액정 표시 장치.
액정 표시 장치에 있어서,

제1 절연성 기판 및 이에 대향하게 설치된 제2 절연 기판과,

상기 제1 절연성 기판과 상기 제2 절연 기판 간에 삽입된 액정층과,

상기 제1 절연 기판 상에 각각 형성되고, 주사 신호를 전달하는 복수의 게이트 배선과,

상기 제1 절연 기판 및 상기 복수의 게이트 배선 상에 형성된 게이트 절연막과,

상기 게이트 절연막 상에 형성되고, 영상 신호를 전달하는 복수의 드레인 배선과,

상기 게이트 절연막 상의 적어도 상기 복수의 드레인 배선의 하나의 하측에 형성된 복수의 반도체층과,

상기 복수의 반도체층 중, 하나의 부분으로 이루어지고, 적어도 상기 복수의 게이트 배선의 하나의 일부분에 걸치는 반도체 채널층과, 상기 복수의 드레인 배선의 하나의 일부분으로 이루어지고, 상기 반도체 채널층 상에 위치하는 드레인 전극과, 상기 반도체 채널층 상에 상기 복수의 게이트 배선의 하나의 일부분에 대하여상기 드레인 전극과는 반대측에서 상기 드레인 전극과 이격하여 형성된 소스 전극을 갖는 박막 트랜지스터부와,

상기 복수의 드레인 배선, 상기 소스 전극 및 상기 드레인 전극을 덮는 보호막과,

상기 박막 트랜지스터의 상기 소스 전극에 각각 접속된 복수의 화소 전극과,

상기 복수의 화소 전극 중 하나에 접속된 상부 전극과 상기 게이트 배선 또는 이를 구성하는 재료로 이루어진 하부 전극을 갖는 보유 용량부를 구비하고,

상기 보유 용량의 상기 하부 전극과 상기 상부 전극에 끼워진 유전체막은 상기 게이트 절연막과 상기 반도체 채널층을 적층한 구조를 갖고,

상기 화소 전극은 상기 보호막에 형성된 컨택트홀을 통해 상기 반도체 채널막과 접촉하고 있는 액정 표시 장치.
제2항에 있어서,

상기 보유 용량의 상기 하부 전극과 상기 상부 전극에 끼워진 유전체막은 상기 게이트 절연막이고, 상기 화소 전극이 상기 보호막에 형성된 컨택트홀을 통해 상기 게이트 절연막과 접촉하고 있는 액정 표시 장치.
제3항에 있어서,

상기 컨택트홀 주변의 상기 게이트 절연막 상에 상기 반도체 채널층이 형성된 액정 표시 장치.
제2항에 있어서,

상기 박막 트랜지스터의 상기 보호막은 무기 재료의 막과 유기 재료의 막을 적층하여 이루어지는 액정 표시 장치.
액정 표시 장치에 있어서,

제1 절연 기판과 이에 대향하게 설치된 제2 절연 기판 간에 삽입된 액정층과,

상기 제1 절연 기판 상에 형성된 주사 신호를 전달하는 게이트 배선과,

상기 제1 절연 기판 및 상기 게이트 배선 상에 형성된 게이트 절연막과,

상기 게이트 절연막 상에 형성된 금속막으로 이루어지고, 영상 신호를 전달하는 드레인 배선과,

상기 게이트 절연막 상에 형성되고, 적어도 상기 드레인 배선의 하나의 하측에 설치된 반도체층과,

적어도 상기 게이트 배선 중, 하나의 일부 상측에 위치하는 상기 반도체층 중 하나의 일부로 이루어진 반도체 채널층과, 상기 반도체 채널층 상에 위치하는 상기 드레인 배선의 하나의 일부로 이루어진 드레인 전극과, 상기 반도체 채널층 상에 있어서 상기 드레인 전극과 이격하고, 대향하여 형성되는 소스 전극을 각각 갖는 박막 트랜지스터부와,

상기 드레인 배선, 상기 소스 전극, 및 상기 드레인 전극을 덮는 보호막과,

상기 박막 트랜지스터의 상기 소스 전극에 접속된 적어도 하나의 화소 전극과 상기 제1 및 제2 절연 기판 중의 적어도 하나의 주면을 따른 면 내에서 상기 적어도 하나의 화소 전극과 이격하고, 대향하게 설치된 공통 전극을 갖는 화소부를 구비하고,

상기 반도체층 각각에는 상기 드레인 배선의 하나, 상기 소스 전극 및 상기 드레인 전극의 금속층과 접하는 그 계면을 따라 반도체 컨택트층이 각각 형성되며,

상기 적어도 하나의 화소 전극은 상기 게이트 절연막 상에 상기 반도체층, 상기 반도체 컨택트층 및 상기 드레인 배선 또는 상기 소스 전극의 금속층을 순차 적층한 3층 구조를 갖는 액정 표시 장치.
제6항에 있어서,

상기 화소 전극의 금속막의 평면 패턴보다 상기 반도체 컨택트층의 평면 패턴은 폭이 넓고, 상기 반도체 컨택트층의 평면 패턴보다 상기 반도체 채널층의 평면 패턴은 넓은 폭을 갖는 액정 표시 장치.
제6항에 있어서,

상기 게이트 배선과 동일한 공정 및 재료로 형성된 공통 전극 배선과, 상기 게이트 절연막 및 상기 보호막으로 이루어진 적층막에 형성된 컨택트홀을 통해 상기 공통 전극과 접속된 투명 도전층을 상부 전극으로 하고, 상기 화소 전극의 금속층을 하부 전극으로 하며, 상기 보호막을 유전체막으로 하여 이루어진 보유 용량구조를 구비한 액정 표시 장치.
제1항에 있어서,

상기 반도체 채널층은 비도핑의 비정질 실리콘으로 이루어지고, 상기 반도체 컨택트층은 인, 안티몬 및 붕소 중 적어도 1원소를 도핑한 비정질 실리콘으로 이루어진 액정 표시 장치.
제1항에 있어서,

상기 드레인 배선, 상기 소스 전극, 상기 드레인 전극의 금속막은 몰리브덴, 크롬, 텅스텐, 탄탈, 티탄 및 알루미늄 중 적어도 1원소를 포함하는 단층막, 복수의 합금막, 또는 적층막으로 이루어진 액정 표시 장치.
제1항에 있어서,

상기 화소 전극은 투명 도전막으로 이루어진 액정 표시 장치.
박막 트랜지스터 및 게이트 단자를 갖는 액정 표시 장치의 제조 방법에 있어서,

절연 기판 상에 제1 금속막을 성막한 후, 제1 포토레지스트 패턴을 형성하고, 이것을 마스크로 하여 게이트 배선, 게이트 단자를 형성하는 제1 단계와,

상기 제1 단계를 거친 상기 절연 기판 상에 절연막, 비정질 실리콘막, 도핑된 비정질 실리콘막, 또한 제2 금속막을 성막한 후, 층두께가 다른 적어도 두 개의 영역을 갖는 제2 포토레지스트 패턴을 상기 제2 금속막 상에 형성하고, 이것을 마스크로 하여 상기 제2 금속막, 상기 도핑된 비정질 실리콘막, 상기 비정질 실리콘막을 에칭하고, 상기 제2 포토레지스트 패턴의 층두께가 얇은 영역을 산소 플라즈마로 제거하고, 상기 산소 플라즈마 처리 후에 남겨진 포토레지스트 패턴을 마스크로 하여 상기 제2 금속막을 에칭하고, 그 후 상기 도핑된 비정질 실리콘막을 에칭하여, 상기 박막 트랜지스터의 드레인 배선, 소스 전극, 드레인 전극을 형성하는 제2 단계와,

상기 제2 단계를 거친 상기 절연 기판 상에 보호막을 형성한 후, 제3 포토레지스트 패턴을 형성하여, 이것을 마스크로 하여 상기 보호막 및 상기 절연막을 에칭하고, 상기 소스 전극의 제2 금속막, 게이트 단자의 제1 금속막을 노출시키는 제3 단계와,

상기 제3 단계를 거친 상기 절연 기판 상에 투명 도전막을 형성한 후, 제4 포토레지스트 패턴을 형성하여, 이것을 마스크로 하여 상기 투명 도전막을 에칭하는 제4 단계를 포함하는 액정 표시 장치의 제조 방법.
제12항에 있어서,

상기 제2 단계에서 상기 제2 패턴은 불투과 및 반투과의 영역을 갖는 포토마스크를 통해 노광되고, 상기 제2 포토레지스트 패턴은 이에 실시된 상기 노광 처리 및 현상 처리 후, 적어도 두께가 다른 두 개의 영역으로 나누어지는 액정 표시 장치의 제조 방법.
제13항에 있어서,

상기 포토마스크의 반투과 영역은 상기 불투과 영역보다 얇은 금속막 또는 금속 산화물막으로 이루어지며, 상기 반투과 영역을 통해 상기 제2 포토레지스트 패턴이 하프 노광되는 액정 표시 장치의 제조 방법.
제13항에 있어서,

상기 포토마스크의 반투과 영역은 상기 불투과 영역을 이루는 불투과막을 메쉬 형상으로 하여 얻어지는 개구 패턴을 갖고, 상기 개구 패턴에 의해 상기 제2 포토레지스트 패턴이 하프 노광되는 액정 표시 장치의 제조 방법.
제13항에 있어서,

상기 제2 단계에서 제2 금속막은 상기 제2 포토레지스트 패턴을 이용하여 2회 에칭되며, 1회째는 건식 에칭이고, 2회째는 습식 에칭인 액정 표시 장치의 제조 방법.
박막 트랜지스터 및 보유 용량을 갖는 액정 표시 장치의 제조 방법에 있어서,

절연 기판 상에 제1 금속막을 성막한 후, 제1 포토레지스트 패턴을 형성하고, 이것을 마스크로 하여 게이트 배선, 또는 보유 용량 배선, 또는 인 플레인 스위칭 액정 모드의 공통 전극 배선을 형성하는 제1 단계와,

상기 제1 단계를 거친 상기 절연 기판 상에 절연막, 비정질 실리콘막, 도핑된 비정질 실리콘막, 또한 제2 금속막을 성막한 후, 제2 포토레지스트 패턴을 형성하고, 이것을 마스크로 하여 상기 제2 금속막, 상기 도핑된 비정질 실리콘막, 상기 비정질 실리콘막을 에칭하고, 상기 제2 포토레지스트 패턴의 두께가 얇은 패턴 영역을 산소 플라즈마로 제거하고, 상기 산소 플라즈마 처리 후에 남겨진 포토레지스트 패턴을 마스크로 하여 상기 제2 금속막을 에칭하고, 그 후 상기 도핑된 비정질 실리콘막을 에칭하여, 상기 게이트 배선, 또는 상기 보유 용량 배선 또는 상기 공통 전극 배선 상에 비정질 실리콘막을 형성하는 제2 단계와,

상기 제2 단계를 거친 상기 절연 기판 상에 보호막을 형성한 후, 제3 포토레지스트 패턴을 형성하여, 이것을 마스크로 하여 상기 보호막을 에칭하고, 상기 게이트 배선 또는 상기 보유 용량 배선 또는 상기 공통 전극 배선 상의 비정질 실리콘막을 노출시키는 제3 단계와,

상기 제3 단계를 거친 상기 절연 기판 상에 투명 도전막을 형성한 후, 제4 포토레지스트 패턴을 형성하고, 이것을 마스크로 하여 상기 투명 도전막을 에칭하고, 상기 투명 도전층과 상기 게이트 배선, 상기 보유 용량 배선, 또는 상기 공통 전극 배선 상의 비정질 실리콘막에 접속시키는 제4 단계를 포함하는 액정 표시 장치의 제조 방법.
박막 트랜지스터 및 보유 용량을 갖는 액정 표시 장치의 제조 방법에 있어서,

절연 기판 상에 제1 금속막을 성막한 후, 제1 포토레지스트 패턴을 형성하여, 이것을 마스크로 하여 게이트 배선, 또는 보유 용량 배선, 또는 인 플레인 스위칭 액정 모드의 공통 전극 배선을 형성하는 제1 단계와,

상기 제1 단계를 거친 상기 절연 기판 상에 절연막, 비정질 실리콘막, 도핑된 비정질 실리콘막, 또한 제2 금속막을 성막한 후, 제2 포토레지스트 패턴을 형성하여, 이것을 마스크로 하여 상기 제2 금속막, 상기 도핑된 비정질 실리콘막, 상기 비정질 실리콘막을 에칭하고, 상기 제2 포토레지스트 패턴의 두께가 얇은 패턴 영역을 산소 플라즈마로 제거하고, 상기 산소 플라즈마 처리 후에 남겨진 포토레지스트 패턴을 마스크로 하여 상기 제2 금속막을 에칭하고, 그 후 상기 도핑된 비정질 실리콘막을 에칭하여, 상기 게이트 배선, 또는 상기 보유 용량 배선 또는 상기 공통 전극 배선 상에 비정질 실리콘막을 형성하는 제2 단계와,

상기 제2 단계를 거친 상기 절연 기판 상에 보호막을 형성한 후, 제3 포토레지스트 패턴을 형성하여, 이것을 마스크로 하여 상기 보호막을 에칭하고, 그 후 상기 게이트 배선, 상기 보유 용량 배선, 또는 상기 공통 전극 배선 상의 비정질 실리콘막을 에칭 제거하여, 상기 절연막을 노출시키는 제3 단계와,

상기 제3 단계를 거친 상기 절연 기판 상에 투명 도전막을 형성한 후, 제4 포토레지스트 패턴을 형성하여, 이것을 마스크로 하여 상기 투명 도전막을 에칭하고, 상기 투명 도전층과 상기 게이트 배선 또는 상기 보유 용량 배선 또는 상기 공통 전극 배선 상의 절연막에 접속시키는 제4 단계를 포함하는 액정 표시 장치의 제조 방법.
제18항에 있어서,

상기 제3 단계에서 상기 보호막의 에칭을 불산 또는 불화암모늄을 포함하는 수용액의 습식 에칭으로 행하는 액정 표시 장치의 제조 방법.
제18항에 있어서,

상기 제3 단계에서 상기 보호막을 무기 재료로 이루어진 제1 보호막과 감광성 유기 재료로 이루어진 제2 보호막을 적층으로 하여 형성하고, 상기 제2 보호막을 상기 제3 포토레지스트 패턴으로 이용하는 액정 표시 장치의 제조 방법.
제20항에 있어서,

상기 제3 단계에서 상기 감광성 유기 재료로 이루어진 제2 보호막을 이에 대한 노광 및 현상 처리 후, 120℃ 내지 300℃의 온도로 가열하는 액정 표시 장치의 제조 방법.