JP6558990B2 - 電子装置およびその製造方法とリペア方法 - Google Patents

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Description

本発明は液晶表示装置などの電子装置に関し、特に、配線等のリペアを容易とした電子装置に関する。
電子装置の１つである液晶表示装置の表示方式としては、ＴＮ（Twisted Nematic）モードが広く用いられてきた。しかし、昨今では、画素電極と、それに対向するように設けられた対向電極(共通電極)との間に電圧を印加し、パネル面に水平な電界を発生させ、当該水平電界により液晶分子を水平方向に駆動する横電界方式が使用されつつある。
横電界方式は、広視野角化、高精細度化および高輝度化に有利であり、今後はスマートフォンやタブレッド機器などを代表とする中小型パネルを有する機器で主流になるものと考えられる。
横電界方式としては、ＩＰＳ（In Plane Switching）方式およびＦＦＳ（Fringe Field Switching）方式が知られている（ＩＰＳは登録商標である）。ＦＦＳ方式は、絶縁膜を間に介して下部電極と、スリットを有する上部電極とを配置し、何れか一方を画素電極とし、他方を共通電極として使用する。
ＩＰＳ方式は、対向する基板間に挟持された液晶層に横電界を印加して表示を行うが、横電界を印加する画素電極と共通電極とが同一層に設けられている。
何れの方式を採用する場合でも、一対の透明基板に液晶層を挟持し、一対の透明基板のうちの一方の液晶層側には、間に絶縁膜を介してマトリックス状に配置された複数の走査線および複数の信号線と、走査線と信号線の交点近傍に設けられた薄膜トランジスタ（ＴＦＴ）と、信号線を介して映像信号が与えられる画素電極とが設けられたＴＦＴ基板を有し、走査線からの走査信号によりＴＦＴのオン、オフが制御されることで、画素電極への映像信号の供給が制御される。
近年、表示装置においては小型化や高精密度化が進んでいるが、一方で市場の品質要求も高まっている。表示装置の不良としては様々な要因に基づいたものがあるが、その一つとして、製造工程での異物などにより、信号線、走査線および電極が部分的に断線して電気信号が遮断されることで、表示画面上で線状の欠陥となる線欠陥不良が挙げられる。
対策として、検査工程で断線を検知し、断線箇所を導電性のメタルデポジション膜で短絡接続する所謂”接続リペア”が有効な手段として用いられている。
例えば、特許文献１には、断線部を挟む２箇所にレーザー光を照射して、配線を覆う絶縁膜を部分的に除去し、当該絶縁膜を貫通する２つのコンタクトホールを形成する。そして、その断線部を挟む２つのコンタクトホールに渡るように導電膜を形成して断線箇所を短絡して導通させる技術が開示されている。
また、特許文献２には、配線を覆う絶縁膜に配線を露出させるコンタクトホールを予め設けておき、配線に断線が生じた場合には、断線部を挟む２つのコンタクトホールに渡るように導電膜を形成し、断線箇所を短絡することで、所定の信号が導電膜を介して断線箇所より先の画素電極などに供給されるように修復するというリペア方法が開示されている。
特開平５−８８１９１号公報 特開平１１−１９０８５８号公報
特許文献１に開示されているように、配線上の絶縁膜にレーザーなどで孔を開けてからリペア用金属膜の形成を行う場合、絶縁膜に孔を開ける際に、レーザーパワーのばらつきなどでパワーが不十分な場合は、絶縁膜を貫通できないことがある。また、同じ理由でパワーが過剰な場合、周辺や下層パターンにダメージを与え、また、孔の断面形状が乱れて上層に形成するリペア用のメタルデポジション膜のカバレージ性が低下し、接続リペアを行っても十分な電気的導通が得られない場合があった。また、一見問題なくリぺアできたように見えても、導通経路が細く不完全となっており、経時劣化により、出荷後において再度断線状態になってしまうなど、リペア成功率や接続信頼性が不十分であるという課題があった。
また、特許文献２に開示されているように、配線を覆う絶縁膜に配線を露出させるリペア用のコンタクトホールを予め設けたリペア方法では、写真製版工程などで予めリペア用のコンタクトホールを形成する必要があり、製造工程数が増え製造コストが上昇するという問題があった。また、リペアできるのは、リペア用のコンタクトホール形成後から上層膜形成前までの工程で発生した不具合に限られるため、工程設計上の自由度が小さくなるという問題があった。また、断線部以外にもリペア用のコンタクトホールが存在し、該当部では配線が露出しているので、液晶ディスプレイなどの場合、ソース配線などの液晶層に近い信号線のリペアのためにリペア用のコンタクトホールを設けると、液晶に直流成分の電流が流れ、その結果、液晶が劣化して表示不良を引き起こすという問題があった。また、これを回避するために、断線部のリペア後に上層に絶縁膜を形成する場合、さらに製造工程が増え、製造コストが上昇するという問題があった。
本発明は上記のような問題を解決するためになされたものであり、電子装置における配線等のリペアを容易かつ確実に行うことができ、リペアに伴う製造工程数の増加を抑制して、製造コストの上昇を抑制できるリペア技術を提供する。
本発明に係る電子装置は、多層配線構造を有する電子装置であって、下地層と、前記下地層の上に配設されたパターニングされた配線と、前記下地層および前記配線の上に形成された絶縁膜と、を備え、前記絶縁膜は、少なくとも前記配線の上方に対応する部分の膜厚が周囲より薄くなった、前記配線の接続リペアのための薄膜部を有する。
本発明に係る電子装置によれば、配線上の絶縁膜に薄膜部を設けるため、配線のリペアに際して、除去する絶縁膜の膜厚が薄く、除去用のレーザーパワーが比較的弱いエネルギーで除去できるので、リペアにかかる時間が短縮でき生産性が向上する。また、リペアする箇所のみ絶縁膜を除去するため、それ以外の薄膜部は配線上は絶縁膜で覆われているので配線の金属が露出することがなく、配線に流れる直流成分の電流が表示特性に影響を及ぼすことがない。
一般的な液晶表示パネルの１つの画素部の構成を示す平面図である。 一般的な液晶表示パネルの１つの画素部の部分構成を示す断面図である。 従来のリペア方法を説明する図である。 従来のリペア方法を説明する図である。 従来のリペア方法を説明する図である。 従来のリペア方法を説明する図である。 従来のリペア方法を説明する図である。 本発明に係る実施の形態１の液晶表示パネルの１つの画素部の構成を示す平面図である。 本発明に係る実施の形態１の液晶表示パネルの１つの画素部の部分構成を示す断面図である。 本発明に係る実施の形態１におけるソース配線のリペア前の図である。 本発明に係る実施の形態１のリペア工程を説明する図である。 本発明に係る実施の形態１のリペア工程を説明する図である。 本発明に係る実施の形態１のリペア工程を説明する図である。 本発明に係る実施の形態１におけるソース配線のリペア後の図である。 本発明に係る実施の形態１の液晶表示パネルの製造方法を説明する図である。 本発明に係る実施の形態１の液晶表示パネルの製造方法を説明する図である。 本発明に係る実施の形態１の液晶表示パネルの製造方法を説明する図である。 本発明に係る実施の形態１の液晶表示パネルの製造方法を説明する図である。 本発明に係る実施の形態１の液晶表示パネルの製造方法を説明する図である。 本発明に係る実施の形態１の液晶表示パネルの製造方法を説明する図である。 本発明に係る実施の形態１の液晶表示パネルの製造方法を説明する図である。 リペア用薄膜部の形成方法を説明する図である。 リペア用薄膜部の形成方法を説明する図である。 リペア用薄膜部の形成方法を説明する図である。 リペア用薄膜部の形成方法を説明する図である。 リペア用薄膜部の形成方法を説明する図である。 本発明に係る実施の形態２におけるソース配線のリペア前の図である。 本発明に係る実施の形態２のリペア工程を説明する図である。 本発明に係る実施の形態２のリペア工程を説明する図である。 本発明に係る実施の形態２におけるソース配線のリペア後の図である。 本発明に係る実施の形態２のリペア工程を説明する図である。 本発明に係る実施の形態２の変形例におけるソース配線のリペア後の図である。 本発明に係る実施の形態２の変形例におけるソース配線のリペア後の断面図である。 本発明に係る実施の形態３におけるソース配線のリペア前の図である。 本発明に係る実施の形態３のリペア工程を説明する図である。 本発明に係る実施の形態３のリペア工程を説明する図である。 本発明に係る実施の形態３におけるソース配線のリペア後の図である。 本発明に係る実施の形態３のリペア工程を説明する図である。 本発明に係る実施の形態３の変形例におけるソース配線のリペア後の図である。 本発明に係る実施の形態３の変形例におけるソース配線のリペア後の断面図である。 本発明に係る実施の形態４におけるソース配線のリペア前の図である。 本発明に係る実施の形態４のリペア工程を説明する図である。 本発明に係る実施の形態４のリペア工程を説明する図である。 本発明に係る実施の形態４におけるソース配線のリペア後の図である。 本発明に係る実施の形態４のリペア工程を説明する図である。 本発明に係る実施の形態４の変形例におけるソース配線のリペア後の図である。 本発明に係る実施の形態４の変形例におけるソース配線のリペア後の断面図である。 本発明に係る実施の形態５の液晶表示パネルの１つの画素部の構成を示す平面図である。 本発明に係る実施の形態５におけるソース配線のリペア前の図である。 本発明に係る実施の形態５のリペア工程を説明する図である。 本発明に係る実施の形態５のリペア工程を説明する図である。 本発明に係る実施の形態５におけるソース配線のリペア後の図である。 本発明に係る実施の形態５におけるソース配線のリペア後の図である。
＜はじめに＞
実施の形態の説明に先立って従来のリペア方法についてさらに説明する。図１は、一般的なＴＮ（Twisted Nematic）方式の透過型の液晶表示パネル９０の１つの画素部の構成を示す平面図であり、薄膜トランジスタ（ＴＦＴ）３０がマトリックス状に配列されるＴＦＴ基板側の構成を示している。また、図２は、図１におけるＡ−Ａ線での断面構成を示す図である。
以下、図１および図２を用いて、液晶表示パネル９０の構成を説明する。図１に示されるように液晶表示パネル９０は、信号線であるソース配線４１と走査線であるゲート配線２１とが直交するように交わっており、両者が交差する部分の近傍にＴＦＴ３０が設けられている。ＴＦＴ３０は、画素電極７に外部から入力された映像信号に基づいた表示電圧を印加させるために、表示電圧の供給を制御する。
図２に示されるように、ＴＦＴ３０は、ガラス等の透明絶縁性基板１上に配置されたゲート電極２と、ゲート電極２の上を覆うゲート絶縁膜１１と、ゲート絶縁膜１１上のゲート電極２の上方に設けられた半導体膜３と、半導体膜３上のオーミックコンタクト膜６と、半導体膜３上にオーミックコンタクト膜６を介して設けられたソース電極４およびドレイン電極５とを備えている。そして、ドレイン電極５を覆うように層間絶縁膜１２が設けられ、層間絶縁膜１２上には画素電極７が設けられ、画素電極７はコンタクトホールＣＨ１を介してドレイン電極５に電気的に接続されている。
図１に示されるように、ソース電極４は、ソース配線４１とゲート配線２１の直交部において、ソース配線４１から、ソース配線４１に直交する方向に延在するように設けられ、半導体膜３の上方に達している。ドレイン電極５は、ソース電極４に対して平面視で対向する位置に設けられており、ドレイン電極５は、半導体膜３の上方から画素電極７の下方にまで延在している。
ＴＦＴ３０はゲート配線２１の上方に設けられ、ゲート配線２１がゲート電極２となる。
画素電極７は、ソース配線４１とゲート配線２１とで規定される画素領域をほぼ覆う大きさおよび平面形状に形成されている。なお、画素電極７と上下の関係で液晶層（図示せず）を挟んで対向するように共通電極（図示せず）が対向基板側に設けられ、当該共通電極は、ゲート配線２１と同層で形成された共通配線（図示せず）に電気的に接続される。
次に、図３〜図７を用いて、従来のリペア方法について説明する。図３は、図１に示した液晶表示パネル９０において、ソース配線４１に生じた断線欠陥の一例を示している。図３に示すように、欠陥部分である断線部ＢＬにおいてソース配線４１が破断し、電気信号をソース電極４に与えることができない状態となっている。このような場合、断線部ＢＬを挟む２箇所のソース配線４１上の層間絶縁膜にレーザー光を照射し、照射部分の層間絶縁膜を除去し、ソース配線４１に達する貫通孔ＬＰを形成する。そして、図４に示されるように、断線部ＢＬを挟む２つの貫通孔ＬＰに渡るようにリペア用導電膜ＲＬを形成し、断線部ＢＬを電気的に短絡する。
ここで、図５〜図７を用いて、従来のリペア工程を説明する。なお、図５〜図７においては、図４に示すＢ−Ｂ線での断面に相当する構成を（ａ）部として示し、Ｃ−Ｃ線での断面に相当する構成を（ｂ）部として示している。
図５においては、断線欠陥が生じたソース配線４１を示している。次に、図６に示す工程において、断線部ＢＬを挟む２箇所のソース配線４１上の層間絶縁膜１２にレーザー光ＬＺを照射することでレーザー蒸散加工法（Ｚａｐｐｉｎｇ法）により、照射部分の層間絶縁膜１２を除去し、ソース配線４１に達する貫通孔ＬＰを形成する。
図６に示すように、貫通孔ＬＰの内面に凹凸が生じ、断面形状が乱れた状態となっている。これは、レーザー光ＬＺのパワーが過剰な場合にはより顕著に発生しやすく、場合によってはソース配線４１にもダメージによる凹凸および断線が生じる場合がある。一方、レーザー光ＬＺのパワーが不十分な場合は、層間絶縁膜１２を貫通できず、貫通孔ＬＰが未形成となる場合がある。前者の場合は、一旦は断線部ＢＬを電気的に短絡できても、経時劣化などによって後に断線状態となる可能性があり、後者の場合は、リペア用導電膜ＲＬを形成しても断線部ＢＬを電気的に短絡することができない。
次に、図７に示す工程において、２つの貫通孔ＬＰに渡るようにリペア用導電膜ＲＬを形成することで、断線部ＢＬを電気的に短絡するが、貫通孔ＬＰの断面形状が乱れているので、リペア用導電膜ＲＬのカバレージ性が低くなっており、信頼性が不十分である。
＜実施の形態１＞
＜装置構成＞
以下、本発明に係る電子装置の実施の形態１について説明する。図８は実施の形態１のＴＮ（Twisted Nematic）方式の透過型の液晶表示パネル１００の１つの画素部の構成を示す平面図であり、ＴＦＴ３０がマトリックス状に配列されるＴＦＴ基板側の構成を示している。また、図９は、図８におけるＡ−Ａ線での断面構成を示す断面図であり、ソース配線部、ＴＦＴ部および画素部の断面構成を示している。
以下、図８および図９を用いて、液晶表示パネル１００の構成を説明する。なお、図８および図９においては、図１および図２を用いて説明した液晶表示パネル９０と同一の構成については同一の符号を付し、重複する説明は省略する。
図８に示されるように液晶表示パネル１００においては、ソース配線４１を覆う層間絶縁膜１２（図示せず）に、ソース配線４１に沿って、複数のリペア用薄膜部２０が設けられている。なお、図８においては、ソース配線４１に生じた断線欠陥の一例を示しており、断線部ＢＬが形成されているが、これは本発明に係るリペア方法を説明するためのものであり、発明の構成ではない。
図９に示すようにリペア用薄膜部２０は、ソース配線４１を覆う層間絶縁膜１２の厚みが部分的に他の部分よりも薄くなった部位である。
図１０は、図８におけるソース配線４１の断線部ＢＬを挟む２つのリペア用薄膜部２０を含むソース配線４１のリペア前の拡大図である。図１０に示すように、リペア用薄膜部２０は、ソース配線４１の上部からはみ出ない大きさ、すなわち、リペア用薄膜部２０のソース配線４１の延在方向とは直交する方向の端縁部が、ソース配線４１の幅方向の２つの端縁部より内側に収まるように設けられている。なお、図１０においては、２つのリペア用薄膜部２０に渡るように、ソース配線４１の延在方向に設けられたＢ−Ｂ線、および１つのリペア用薄膜部２０を配線幅方向に横切るように設けられたＣ−Ｃ線を付している。
次に、図１１〜図１３を用いて、本発明に係るリペア工程を説明する。なお、図１１〜図１３においては、図１０に示すＢ−Ｂ線での断面に相当する構成を（ａ）部として示し、Ｃ−Ｃ線での断面に相当する構成を（ｂ）部として示している。
図１１に示すように、層間絶縁膜１２には、断線部ＢＬを挟むように２つのリペア用薄膜部２０が設けられている。図１１では２つのリペア用薄膜部２０の中間に断線部ＢＬが生じた例を示しているが、これは一例に過ぎない。
また、図１１では、１つの画素のソース配線４１について４つのリペア用薄膜部２０を設けた構成を示しているが、リペア用薄膜部２０の個数はこれに限定されるものではなく、さらに多く設けても良い。多い方が配線上のどこに断線部が発生しても対応しやすく、また、リペア用導体膜の形成経路が短くできるので、リペア用導体膜の信頼性が向上し、また、リペア処理時間が短くできることにより生産性が向上するので、より好ましい。ただし、リペア用導体膜の形成経路が長くなってもその他の効果に変わりはなく、１つの画素あたり４つより少なくても良いし、１つの画素に１つでも、また、複数の画素で１つを設ける構成でも良い。
次に、図１２に示す工程において、断線部ＢＬを挟む２箇所のソース配線４１上のリペア用薄膜部２０にレーザー光ＬＺを照射することでＺａｐｐｉｎｇ法により、リペア用薄膜部２０の層間絶縁膜１２を除去し、ソース配線４１に達する貫通孔ＬＰを形成する。なお、層間絶縁膜１２の除去には、例えば、最大出力エネルギーが０．５μＪ／パルスを越えるレーザー装置を用いる。
すなわち、パルスレーザーを使用し、照射エネルギーと時間を制御して層間絶縁膜１２を除去する。なお、レーザー光のスポットはスリットで照射範囲を設定して、リペア用薄膜部２０の平面視の大きさと同じかやや大きめに設定し、例えば、２×２μｍから１０×１０μｍ程度とする。また、レーザー光の波長は、２６６ｎｍ、３５５ｎｍ、５３２ｎｍおよび１０６４ｎｍから選択できるが、波長２６６ｎｍのレーザー光を使用することが多い。
リペア用薄膜部２０では、層間絶縁膜１２が薄くなっているので、レーザー光ＬＺのパワーを従来のリペア方法に比べて低いエネルギーに設定しても、除去に費やす時間を短縮でき、生産性が向上する。
また、レーザー光ＬＺのパワーを低いエネルギーとすることで、図１２に示すように貫通孔ＬＰの内面に凹凸が生じることを抑制でき、貫通孔ＬＰの断面形状が乱れることを抑制できる。このため、次に形成するリペア用導電膜ＲＬのカバレージ性が良好となり、導通経路が細く不完全となって、経時劣化により、出荷後において再度断線状態になることを防止でき、リペア成功率および接続信頼性を高めることができる。
また、リペアする箇所のみリペア用薄膜部２０の層間絶縁膜１２を除去するので、それ以外のリペア用薄膜部２０は配線上の絶縁膜で覆われており、配線の金属が露出することはない。このため、液晶ディスプレイなどの場合、ソース配線などの液晶層に近い信号線のリペアのための複数のリペア用薄膜部２０を設けても、液晶に直流成分の電流が流れることがなく、液晶の劣化が防止され、ディスプレイとしての信頼性および表示品質が損なわれることがない。
次に、図１３に示す工程において、２つの貫通孔ＬＰに渡るようにリペア用導電膜ＲＬを形成することで、断線部ＢＬを電気的に短絡するが、貫通孔ＬＰの断面形状が乱れていないので、リペア用導電膜ＲＬのカバレージ性が高く、接続リペアの十分に高い信頼性が得られる。図１３に対応する平面図を図１４に示す。
リペア用導電膜ＲＬは、レーザーＣＶＤ（chemical vapor deposition））装置を用いて、導電性に優れたタングステン（Ｗ）を主成分とする金属膜を堆積させて得ることができる。リペア用導電膜ＲＬの堆積には、レーザー光源として、連続発振の半導体レーザー(ダイオードレーザー)装置を用い、その基本波の１／３波長に波長変換した第３高調波（３５１ｎｍ）を使用し、最大平均出力が２．０ｍＷ（４ｋＨｚ）以上であるものを使用した。
リペア用導電膜ＲＬの形成には、タングステンを局所的に堆積させるため、ソースガスとしてタングステン含有カルボニル化合物(例えばＷ（ＣＯ）６)を使用し、キャリアガスとしてアルゴンガス（Ａｒ）を用いる。
より具体的には、タングステン含有カルボニル化合物をガス化して、貫通孔ＬＰが設けられた部分に供給する。ここに、可変スリットで大きさ（幅）を規定したレーザー光を照射することで、レーザー光が当たっている部分のタングステン含有カルボニル化合物が光化学反応してタングステン膜が堆積形成される。なお、膜厚はレーザー光の照射時間で制御し、０．１〜０．５μｍの膜厚とした。
タングステン含有カルボニル化合物は、レーザー光による分解、堆積効率が高く、成膜安定性に優れている。しかし、クロムカルボニル等の他のソースガスも使用可能である。従って、リペア用導電膜ＲＬをクロム（Ｃｒ）その他の金属により形成することも可能である。なお、キャリアガスとしては、不活性であるアルゴンガスが好ましいが、窒素ガス等の不活性ガスも使用可能である。
リペア用導電膜ＲＬの幅は、レーザー光の大きさを規定する可変スリットの幅およびレーザー光のエネルギーレベルを調整して、例えば１〜２５μｍの範囲から適宜選択することができる。なお、リペア用導電膜ＲＬの膜厚は、例えば１．５μｍ以下の範囲から適宜選択することができる。
ここで、リペア用導電膜ＲＬの形成にレーザーＣＶＤを用いる場合は、Ｚａｐｐｉｎｇに用いるレーザー装置とレーザーＣＶＤに用いるレーザー装置の両方を備えたレーザー加工装置を用いることが可能となり、Ｚａｐｐｉｎｇとリペア用導電膜ＲＬの形成とを、連続して行うことができ、効率的な作業が可能となる。
また、リペア用薄膜部２０は、ソース配線４１の上部からはみ出ない大きさに形成される。よって、リペア用薄膜部２０に形成されるリペア用コンタクトホールの底面はソース配線４１の上面のみなのでほぼ平面であり、リペア用導電膜ＲＬのカバレージが良好である。
なお、リペア用導電膜ＲＬの形成はレーザーＣＶＤに限定されるものではなく、例えば、導電性ペースト（金属材料を含む有機溶液）を２つのリペア用薄膜部２０に渡るように塗布し、その後、加熱、乾燥させることでリペア用導電膜ＲＬを形成しても良い。断線部ＢＬを電気的に短絡できるのであれば、リペア用導電膜ＲＬの形成方法は限定されず、従来的な技術を用いることができる。
＜製造方法＞
＜液晶表示パネルの製造方法＞
次に、製造工程を順に示す断面図である図１５〜図２１を用いて、リペア用薄膜部の製造方法を含めて液晶表示パネル１００の製造方法について説明する。なお、図１５〜図２１のそれぞれは、図９に示した断面図に対応し、図８におけるＡ−Ａ線での断面構成を示している。
まず、図１５に示すように、ガラス等の透明絶縁性基板１を準備する。その後、下地層となる透明絶縁性基板１上全面に、第１の金属膜ＭＬ１として、例えばＡｌＮｉＮｄ膜またはＡｌＮｉＮｄに対してＮ（窒素）を添加したＡｌＮｉＮｄＮ膜を、スパッタリング法により２１０ｎｍ程度の厚さに形成する。
次に、第１の金属膜ＭＬ１上にフォトレジストを塗布した後、露光および現像を行ってレジストパターンＲＭ１をパターニングする。以後、これらの一連の工程をフォトリソグラフィー工程と呼称する。
この第１のフォトリソグラフィー工程では、ゲート電極２およびゲート配線２１をパターニングするためのレジストパターンＲＭ１が形成され、その後、このレジストパターンＲＭ１をエッチングマスクとして第１の金属膜ＭＬ１をエッチングし、レジストパターンＲＭ１を除去することで、図１６に示すように、ゲート電極２およびゲート配線２１が得られる。以後、これらの一連の工程をエッチング、レジスト除去工程と呼称する。
次に、図１７に示す工程において、透明絶縁性基板１上全面を覆うように、例えばＣＶＤ法により、厚さ４００ｎｍ程度の窒化シリコン（ＳｉＮ）膜を形成してゲート絶縁膜１１とする。
次に、下地層となるゲート絶縁膜１１上全面に、半導体膜およびオーミックコンタクト膜をこの順に形成し、その上にフォトレジストを塗布した後、フォトリソグラフィー工程（第２のフォトリソグラフィー工程）を行って、レジストパターン（図示せず）を形成する。
ここで、半導体膜は、例えばＣＶＤ法により、真性半導体のアモルファスシリコン（ａ-Ｓｉ（ｉ））で厚さ１５０ｎｍ程度に形成され、オーミックコンタクト膜は、例えばＣＶＤ法により、Ｎ型の不純物がドープされたアモルファスシリコン（ａ-Ｓｉ（ｎ））で厚さ３０ｎｍ程度に形成される。なお、不純物としては、リン（Ｐ）やヒ素（Ａｓ）などがドープされる。
その後、レジストパターンをエッチングマスクとして、オーミックコンタクト膜および半導体膜をエッチングし、レジストパターンを除去することで、図１８に示すように、ゲート電極２とその周辺の上部のみに半導体膜３およびオーミックコンタクト膜６が残ったパターンが得られる。
次に、下地層となるゲート絶縁膜１１上全面を覆うように、第２の金属膜として、例えばＣｒ膜を、スパッタリング法により２００ｎｍ程度の厚さに形成する。そして、その上にレジストを塗布した後、フォトリソグラフィー工程（第３のフォトリソグラフィー工程）を行って、レジストパターンＲＭ２を形成する。
このレジストパターンＲＭ２は、ソース電極４、ドレイン電極５およびソース配線４１をパターニングするためのレジストパターンであり、このレジストパターンＲＭ２をエッチングマスクとして第２の金属膜をエッチングすることで、図１９に示されるように、ソース電極４、ドレイン電極５およびソース配線４１が形成される。
さらに、レジストパターンＲＭ２を用いて、チャネル領域上のオーミックコンタクト膜６をエッチングにより完全に除去し、また、半導体膜３を所定深さまでエッチングにより除去し、レジストパターンＲＭ２を除去することで、図２０に示すように、チャネル領域が形成される半導体膜３の厚さが所定厚さとなる。
次に、透明絶縁性基板１上全面を覆うように、例えばＣＶＤ法により、厚さ４００ｎｍ程度のＳｉＮ膜を形成して層間絶縁膜１２とする。その後、フォトリソグラフィー工程（第４のフォトリソグラフィー工程）を行って、レジストパターン（図示せず）を形成し、当該レジストパターンをエッチングマスクとして層間絶縁膜１２をエッチングし、レジストパターンを除去することで、図２１に示すように、画素部においてドレイン電極５に達するコンタクトホールＣＨ１を形成すると共に、ソース配線４１の上方にリペア用薄膜部２０を形成する。
次に、透明絶縁性基板１上全面を覆うように、透明導電膜、例えばＩＴＯ（Indium Tin Oxide）膜をスパッタリング法により８０ｎｍ程度の厚さに形成する。その後、フォトリソグラフィー工程（第５のフォトリソグラフィー工程）を行って、レジストパターン（図示せず）を形成し、当該レジストパターンをエッチングマスクとして透明導電膜をエッチングし、レジストパターンを除去することで、画素部において画素電極７がパターニングされ、図９に示した断面構成を得る。なお、図１１〜図１３を用いて説明したリペア工程は、この段階で実施すれば良い。
そして、完成したＴＦＴ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製され対向電極を有する対向基板の上にも配向膜を形成する。そして、これらの配向膜に対して、ラビングなどの手法を用いて、液晶との接触面に一方向に微細な傷をつける配向処理を施す。
次に、ＴＦＴ基板または対向基板の周縁部にシール材を塗布して、ＴＦＴ基板と対向基板とを、互いの配向膜が向き合うように所定の間隔で貼り合せる。その後、真空注入法等を用いて、液晶注入口から液晶を注入し、液晶注入口を封止する。このようにして形成した液晶セルの両面に偏光板を貼り付け、駆動回路を接続した後、バックライトユニットを取り付けることで液晶表示装置が完成する。
＜リペア用薄膜部の形成方法＞
次に、第４のフォトリソグラフィー工程におけるリペア用薄膜部２０の形成方法について、図２２〜図２６を用いてさらに説明する。
第４のフォトリソグラフィー工程では、透明絶縁性基板１上全面を覆うように層間絶縁膜１２を形成した後、層間絶縁膜１２上にレジストを塗布し、プリベークを行った後に図２２に示すように、グレートーンマスクＧＭを用いて露光を行う。
すなわち、グレートーンマスクＧＭは、層間絶縁膜１２においてリペア用薄膜部２０を形成するためのグレートーンパターンＧＴと、画素部においてコンタクトホールＣＨ１を形成するための全透過パターンＴＰとを有しており、これら以外は遮光膜パターンＬＢとなっている。
全透過パターンＴＰは、露光光の光強度を低減させることなく全て透過させる透過部であり、グレートーンパターンＧＴは、透過部よりも透過率が低く、透過後の光強度が全透過パターンＴＰよりも低くなる半透過部あり、遮光膜パターンＬＢは、露光光を完全に遮る遮光部である。なお、図示されていないが、ゲート配線２１と同層で形成された共通配線に到達するコンタクトホールの形成に対応する部分にも全透過パターンＴＰが形成され、当該コンタクトホールを介して共通電極と共通配線とが電気的に接続されることとなる。
図２２に示す工程においては、このようなグレートーンマスクＧＭを用いて、透明絶縁性基板１上に塗布形成したフォトレジストＰＲを露光し、現像することで、図２３に示すレジストパターンＲＭ１１がパターニングされる。すなわち、レジストパターンＲＭ１１は、グレートーンパターンＧＴを通して露光された部分が他の未露光部のレジスト膜厚より薄くなった凹部ＣＰ１となり、全透過パターンＴＰを通して露光された部分が完全に除去されて開口部ＯＰ１となっている。
次に、図２４に示す工程において、レジストパターンＲＭ１１をエッチングマスクとして、層間絶縁膜１２をドライエッチングすることで、開口部ＯＰ１が設けられた部分ではエッチングが進み、ドレイン電極５に達するコンタクトホールＣＨ１が形成される。一方、凹部ＣＰ１が設けられた部分ではレジストが残っているので層間絶縁膜１２はエッチングされない。
次に、図２５に示す工程において、Ｏ２アッシングを用いてレジストパターンＲＭ１１の膜厚を全体的に減少させ、凹部ＣＰ１となっている部分のレジストを完全に除去する。これによって、層間絶縁膜１２のリペア用薄膜部２０を形成する部分の上部が開口部ＯＰ２となったレジストパターンＲＭ１２が形成される。
次に、図２６に示す工程において、レジストパターンＲＭ１２をエッチングマスクとして、層間絶縁膜１２をドライエッチングすることで、開口部ＯＰ２が設けられた部分ではエッチングが進み、層間絶縁膜１２の厚みが他の部分よりも薄くなったリペア用薄膜部２０が形成される。なお、このエッチングでは、開口部ＯＰ２が設けられた部分に残る層間絶縁膜１２の厚さが予め定めた厚さとなるように、エッチング条件、エッチング時間を厳密に管理する。最後に、レジストパターンＲＭ１２を除去することで、図２１に示した断面構成が得られる。なお、リペア用薄膜部２０の周縁の段差部は、リソグラフィー工程とエッチング工程で形成したので、カバレージ性は良好である。
以上説明したように、第４のフォトリソグラフィー工程では、グレートーンマスクを用いてレジストを露光することにより、フォトリソグラフィー工程の追加なしでリペア用薄膜部２０を形成でき、製造コストの上昇を防止できる。
＜実施の形態２＞
以下、本発明に係る電子装置の実施の形態２について図２７〜図３１を用いて説明する。なお、以下では、実施の形態１と異なる構成について説明し、共通する構成については説明を省略する。
図２７は、ソース配線４１の断線部ＢＬを挟む２つのリペア用薄膜部２０Ａを含むソース配線４１のリペア前の拡大図である。図２７においては、リペア用薄膜部２０Ａを配線幅方向に横切るように設けられたＣ−Ｃ線を付している。
図２７に示されるように、リペア用薄膜部２０Ａはソース配線４１の上部からはみ出る大きさ、すなわち、リペア用薄膜部２０Ａのソース配線４１の延在方向とは直交する方向の端縁部が、ソース配線４１の幅方向の２つの端縁部を越える大きさに形成されている。
リペア用薄膜部２０Ａのソース配線４１の幅方向の端縁部を越えた部分を延在部と呼称し、図２７では、延在部の長さ（配線の幅方向の長さ）を延在長αとして示している。また、図２８には、図２７におけるＣ−Ｃ線での断面構成を示している。
図２８に示されるように、リペア用薄膜部２０Ａは、ソース配線４１の上部の層間絶縁膜１２の厚みが薄くなっていると共に、延在部においても同様に層間絶縁膜１２の厚みが薄くなっている。なお、リペア用薄膜部２０Ａの周縁の段差部は、リソグラフィー工程とエッチング工程で形成したので、カバレージ性は良好である。また、薄くなった層間絶縁膜１２の厚みβは、ソース配線４１とほぼ同じ膜厚となっている。この理由について以下に説明する。
Ｚａｐｐｉｎｇ法によりレーザー光の照射部分の層間絶縁膜１２を除去する場合、金属膜の表面ではレーザー光が反射され、反射したレーザー光も作用するので、金属膜と絶縁膜との界面の化学結合を切って絶縁膜を除去するのに必要十分なレーザーパワーは、金属膜がない部分の絶縁膜を除去するのに必要なレーザーパワーと比較して十分に小さい。このため、リペア用薄膜部２０Ａに残る絶縁膜の除去に際しては、金属膜上部の絶縁膜を除去するのに必要十分な最小限レベルのレーザーパワーのレーザー光を照射する。
これにより、金属膜、すなわちソース配線４１へのダメージによる断線が防止できると共に、ソース配線４１がない部分の層間絶縁膜１２は殆ど除去されず、一方、ソース配線４１の上部に残る層間絶縁膜１２は除去されてソース配線４１が露出するので、リペア用薄膜部２０Ａの延在部の層間絶縁膜１２の上面と露出したソース配線４１の上面はほぼ同一平面となる。
すなわち、延在部に残る層間絶縁膜１２の厚みβは、ソース配線４１がない部分での層間絶縁膜１２が殆ど除去されないことを考慮すると、ソース配線４１とほぼ同じ膜厚となるように設定することで、ソース配線４１の上部に残る層間絶縁膜１２が除去された時点で、延在部の層間絶縁膜１２の上面とソース配線４１の上面とがほぼ同一平面となる。これが、延在部においてはソース配線４１の上部よりも深い位置まで層間絶縁膜１２が除去され、残った層間絶縁膜１２の厚みβが、ソース配線４１とほぼ同じ膜厚に設定されている理由である。
図２９は、Ｚａｐｐｉｎｇ法によりリペア用薄膜部２０Ａ内の層間絶縁膜１２を除去した貫通孔ＬＰの底面にソース配線４１が露出した状態を示す断面図である。図２９に示されるように、貫通孔ＬＰの底面では、リペア用薄膜部２０Ａの延在部の層間絶縁膜１２の上面とソース配線４１の上面はほぼ同一平面となっている。
また、リペア用薄膜部２０Ａの延在部の延在長αは、薄膜化される前の層間絶縁膜１２の膜厚以上に設定することが望ましい。すなわち、延在長αを薄膜化される前の層間絶縁膜１２の膜厚より小さくすると、リペア対象となっている下層の金属膜、すなわちソース配線４１の配線幅方向の端縁部近傍において延在部の層間絶縁膜１２の上面とソース配線４１の上面とがほぼ同一平面とならない可能性があるので好ましくない。しかし、延在長αを薄膜化される前の層間絶縁膜１２の膜厚以上とすることにより延在部の層間絶縁膜１２の上面とソース配線４１の上面とがほぼ同一平面となるのでより好ましい。
リペア用薄膜部２０Ａ内を平坦化した後は、実施の形態１と同様に、レーザーＣＶＤ装置を用いて、図３０に示すように、断線部ＢＬを挟んだ２箇所のリペア用薄膜部２０Ａに渡るように導電性に優れたタングステンを主成分とするリペア用導電膜ＲＬを形成する。この場合、２つのリペア用薄膜部２０Ａを全て覆うようにリペア用導電膜ＲＬを堆積させる。図３０におけるＣ−Ｃ線での断面構成を図３１に示す。
以上説明したように、本発明に係る電子装置の実施の形態２においては、リペア用薄膜部２０Ａを、ソース配線４１の幅方向の２つの端縁部を越える大きさとしているので、リペア用薄膜部２０Ａに貫通孔ＬＰを設けた場合、ソース配線４１の露出面積が広く取れ、上層に形成するリペア用導電膜ＲＬとのコンタクト抵抗が低くでき、接続リペアの信頼性が向上する。
また、リペア用薄膜部２０Ａは、延在部に残る層間絶縁膜１２の厚みβを、ソース配線４１の膜厚とほぼ同じとすることで、リペア用薄膜部２０Ａに貫通孔ＬＰを設けた場合、延在部の層間絶縁膜１２の上面とソース配線４１の上面とがほぼ同一平面となって段差が低減されている。このため、上層に形成するリペア用導電膜ＲＬのカバレージ性が良好となり、接続リペアの信頼性がさらに向上する。
また、リペア用薄膜部２０Ａの延在部の延在長αを、薄膜化される前の層間絶縁膜１２の膜厚以上に設定することで、ソース配線４１の配線幅方向の端縁部近傍において、延在部の層間絶縁膜１２の上面とソース配線４１の上面はさらに平坦となり、接続リペアの信頼性がさらに向上する。
＜変形例＞
以上説明した実施の形態２においては、図３０および図３１に示したように、リペア用導電膜ＲＬは、リペア用薄膜部２０Ａを完全に覆うように形成されていたが、図３２に示すように、リペア用薄膜部２０Ａのうちリペア用導電膜ＲＬで覆われない部分があるように、リペア用導電膜ＲＬの堆積範囲を狭くしても良い。図３２におけるＣ−Ｃ線での断面構成を図３３に示す。図３３に示されるようにソース配線４１上はリペア用導電膜ＲＬで覆われるが、リペア用薄膜部２０Ａの延在部には、リペア用導電膜ＲＬで覆われない部分がある。
リペア用導電膜ＲＬの堆積範囲を狭くすることで、堆積に費やす時間を短縮でき、生産性が向上する。なお、リペア用導電膜ＲＬの幅は、レーザー光の大きさを規定する可変スリットの幅およびレーザー光のエネルギーレベルを調整することで、容易に変更できる。
＜実施の形態３＞
以下、本発明に係る電子装置の実施の形態３について図３４〜図３８を用いて説明する。なお、以下では、実施の形態１と異なる構成について説明し、共通する構成については説明を省略する。
図３４は、ソース配線４１の断線部ＢＬを挟む２つのリペア用薄膜部２０Ｂを含むソース配線４１のリペア前の拡大図である。図３４においては、リペア用薄膜部２０Ｂを配線幅方向に横切るように設けられたＣ−Ｃ線を付している。
図３４に示されるように、リペア用薄膜部２０Ｂは、リペア用薄膜部２０Ｂのソース配線４１の延在方向とは直交する方向の端縁部の一方が、ソース配線４１の幅方向の２つの端縁部のうち一方を越えるように形成されている。
リペア用薄膜部２０Ｂのソース配線４１の幅方向の端縁部を越えた部分を延在部と呼称し、図３４では、延在部の長さ（配線の幅方向の長さ）を延在長αとして示している。また、図３５には、図３４におけるＣ−Ｃ線での断面構成を示している。
図３５に示されるように、リペア用薄膜部２０Ｂは、ソース配線４１の上部の層間絶縁膜１２の厚みが薄くなっていると共に、同様に延在部においても層間絶縁膜１２の厚みが薄くなっている。延在部に残る層間絶縁膜１２の厚みβは、ソース配線４１とほぼ同じ膜厚となっている。この理由については実施の形態２において説明したので説明は省略する。なお、リペア用薄膜部２０Ｂの周縁の段差部は、リソグラフィー工程とエッチング工程で形成したので、カバレージ性は良好である。
図３６は、Ｚａｐｐｉｎｇ法によりリペア用薄膜部２０Ｂ内の層間絶縁膜１２を除去した貫通孔ＬＰの底面にソース配線４１が露出した状態を示す断面図である。図３６に示されるように、貫通孔ＬＰの底面では、リペア用薄膜部２０Ｂの延在部の層間絶縁膜１２の上面とソース配線４１の上面はほぼ同一平面となっている。
また、リペア用薄膜部２０Ｂの延在部の延在長αを、薄膜化される前の層間絶縁膜１２の膜厚以上に設定することで、ソース配線４１の配線幅方向の一方の端縁部近傍において、延在部の層間絶縁膜１２の上面とソース配線４１の上面はさらに平坦となり、接続リペアの信頼性がさらに向上する。
リペア用薄膜部２０Ｂ内を平坦化した後は、実施の形態１と同様に、レーザーＣＶＤ装置を用いて、図３７に示すように、断線部ＢＬを挟んだ２箇所のリペア用薄膜部２０Ｂに渡るように導電性に優れたタングステンを主成分とするリペア用導電膜ＲＬを形成する。この場合、２つのリペア用薄膜部２０Ｂを全て覆うようにリペア用導電膜ＲＬを堆積させる。図３７におけるＣ−Ｃ線での断面構成を図３８に示す。
ソース配線４１の幅方向の２つの端縁部のうち一方を越えるようにリペア用薄膜部２０Ｂを形成することで、層間絶縁膜１２除去のためのレーザー照射で生じる可能性があるソース配線４１へのダメージが、リペア接続されるソース配線４１の片側部分にのみ生じることとなる。換言すれば、リペア接続されない部分のソース配線４１にはダメージは生じないため、レーザー照射で生じるソース配線４１へのダメージに起因する断線が発生する可能性を低減できる。
また、リペア用薄膜部２０Ｂは、延在部に残る層間絶縁膜１２の厚みβを、ソース配線４１の膜厚とほぼ同じとすることで、リペア用薄膜部２０Ｂに貫通孔ＬＰを設けた場合、延在部の層間絶縁膜１２の上面とソース配線４１の上面とがほぼ同一平面となって段差が低減されている。このため、上層に形成するリペア用導電膜ＲＬのカバレージ性が良好となり、接続リペアの信頼性がさらに向上する。
＜変形例＞
以上説明した実施の形態３においては、図３７および図３８に示したように、リペア用導電膜ＲＬは、リペア用薄膜部２０Ｂを完全に覆うように形成されていたが、図３９に示すように、ソース配線４１上はリペア用導電膜ＲＬで覆われるが、リペア用薄膜部２０Ｂのうちリペア用導電膜ＲＬで覆われない部分があるように、リペア用導電膜ＲＬの堆積範囲を狭くしても良い。図３９におけるＣ−Ｃ線での断面構成を図４０に示す。図４０に示されるようにリペア用薄膜部２０Ｂの延在部には、リペア用導電膜ＲＬで覆われない部分がある。
リペア用導電膜ＲＬの堆積範囲を狭くすることで、堆積に費やす時間を短縮でき、生産性が向上する。
＜実施の形態４＞
以下、本発明に係る電子装置の実施の形態４について図４１〜図４５を用いて説明する。なお、以下では、実施の形態１と異なる構成について説明し、共通する構成については説明を省略する。
図４１は、ソース配線４１の断線部ＢＬを挟む４つのリペア用薄膜部２０Ｃを含むソース配線４１のリペア前の拡大図である。図４１においては、リペア用薄膜部２０Ｃを配線幅方向に横切るように設けられたＣ−Ｃ線を付している。
図４１に示されるように、リペア用薄膜部２０Ｃは、ソース配線４１の幅方向の２つの端縁部のそれぞれを越えるように設けられた２つのリペア用薄膜部２０Ｃ（第１および第２の薄膜部）で一組をなしており、両者は間を開けて並んで配設されている。なお、断線部ＢＬを挟んで反対側にも同様に一組のリペア用薄膜部２０Ｃが形成されている。
個々のリペア用薄膜部２０Ｃのソース配線４１の幅方向の端縁部を越えた部分を延在部と呼称し、図４１では、延在部の長さ（配線の幅方向の長さ）を延在長αとして示している。また、図４２には、図４１におけるＣ−Ｃ線での断面構成を示している。
図４２に示されるように、リペア用薄膜部２０Ｃは、ソース配線４１の上部の層間絶縁膜１２の厚みが薄くなっていると共に、同様に延在部においても層間絶縁膜１２の厚みが薄くなっている。延在部に残る層間絶縁膜１２の厚みβは、ソース配線４１とほぼ同じ膜厚となっている。この理由については実施の形態２において説明したので説明は省略する。なお、リペア用薄膜部２０ＢＣ周縁の段差部は、リソグラフィー工程とエッチング工程で形成したので、カバレージ性は良好である。
図４３は、Ｚａｐｐｉｎｇ法によりリペア用薄膜部２０Ｃ内の層間絶縁膜１２を除去した貫通孔ＬＰの底面にソース配線４１が露出した状態を示す断面図である。図４３に示されるように、貫通孔ＬＰの底面では、リペア用薄膜部２０Ｃの延在部の層間絶縁膜１２の上面とソース配線４１の上面はほぼ同一平面となっている。
また、リペア用薄膜部２０Ｃの延在部の延在長αを、薄膜化される前の層間絶縁膜１２の膜厚以上に設定することで、ソース配線４１の配線幅方向の一方の端縁部近傍において、延在部の層間絶縁膜１２の上面とソース配線４１の上面はさらに平坦となり、接続リペアの信頼性がさらに向上する。
リペア用薄膜部２０Ｃ内を平坦化した後は、実施の形態１と同様に、レーザーＣＶＤ装置を用いて、図４４に示すように、断線部ＢＬを挟んだ２組のリペア用薄膜部２０Ｃに渡るように導電性に優れたタングステンを主成分とするリペア用導電膜ＲＬを形成する。この場合、２組のリペア用薄膜部２０Ｃを全て覆うようにリペア用導電膜ＲＬを堆積させる。図４４におけるＣ−Ｃ線での断面構成を図４５に示す。
リペア用薄膜部２０Ｃは、ソース配線４１の幅方向の２つの端縁部のそれぞれを越えるように設けられた２つのリペア用薄膜部２０Ｃで一組をなしており、ソース配線４１の中央には配置されていない。すなわち、ソース配線４１の中央には層間絶縁膜１２を残すように設定したので、層間絶縁膜１２除去のためのレーザー照射で生じる可能性があるソース配線４１へのダメージが、リペア接続されるソース配線４１の片側部分にのみ生じることとなる。換言すれば、リペア接続されない中央のソース配線４１にはダメージは生じないため、レーザー照射で生じるソース配線４１へのダメージに起因する断線が発生する可能性を低減できる。
また、２つのリペア用薄膜部２０Ｃで一組をなすので、実施の形態３のリペア用薄膜部２０Ｂのように、ソース配線４１の幅方向の２つの端縁部のうち一方側のみに配設される構成に比べて、ソース配線４１の露出面積が広く取れ、上層に形成するリペア用導電膜ＲＬとのコンタクト抵抗が低くでき、接続リペアの信頼性が向上する。
また、リペア用薄膜部２０Ｃは、延在部に残る層間絶縁膜１２の厚みβを、ソース配線４１の膜厚とほぼ同じとすることで、リペア用薄膜部２０Ｃに貫通孔ＬＰを設けた場合、延在部の層間絶縁膜１２の上面とソース配線４１の上面とがほぼ同一平面となって段差が低減されている。このため、上層に形成するリペア用導電膜ＲＬのカバレージ性が良好となり、接続リペアの信頼性がさらに向上する。
＜変形例＞
以上説明した実施の形態４においては、図４４および図４５に示したように、リペア用導電膜ＲＬは、２組のリペア用薄膜部２０Ｃを完全に覆うように形成されていたが、図４６に示すように、２組のリペア用薄膜部２０Ｃのうちリペア用導電膜ＲＬで覆われない部分があるように、リペア用導電膜ＲＬの堆積範囲を狭くしても良い。図４６におけるＣ−Ｃ線での断面構成を図４７に示す。図４７に示されるように、ソース配線４１上はリペア用導電膜ＲＬで覆われるが、リペア用薄膜部２０Ｃの延在部には、リペア用導電膜ＲＬで覆われない部分がある。リペア用導電膜ＲＬの堆積範囲を狭くすることで、堆積に費やす時間を短縮でき、生産性が向上する。
＜実施の形態５＞
以上説明した本発明に係る実施の形態１〜４においては、ソース配線４１のリペアについて説明したが、本発明はソース配線のリペアへの適用に限定されるものではなく、ゲート配線２１のリペアに適用しても良い。
以下、本発明に係る電子装置の実施の形態５について図４８〜図５３を用いて説明する。なお、以下では、実施の形態１と異なる構成について説明し、共通する構成については説明を省略する。
図４８は実施の形態５のＴＮ方式の透過型の液晶表示パネル２００の１つの画素部の構成を示す平面図であり、ＴＦＴ３０がマトリックス状に配列されるＴＦＴ基板側の構成を示している。
図４８に示されるように液晶表示パネル２００においては、ゲート配線２１を覆うゲート絶縁膜１１（図示せず）と、その上の層間絶縁膜１２（図示せず）との積層膜に、ゲート配線２１に沿って、複数のリペア用薄膜部５０が設けられている。なお、図４８においては、ゲート配線２１に生じた断線欠陥の一例を示しており、断線部ＢＬが形成されているが、これは本発明に係るリペア方法を説明するためのものであり、発明の構成ではない。
図４９は、図４８におけるゲート配線２１の断線部ＢＬを挟む２つのリペア用薄膜部５０を含むゲート配線２１のリペア前の拡大図である。図４９においては、１つのリペア用薄膜部５０を配線幅方向に横切るように設けられたＤ−Ｄ線を付している。
図４９に示されるように、リペア用薄膜部５０は、リペア用薄膜部５０のゲート配線２１の延在方向とは直交する方向の端縁部の一方が、ゲート配線２１の幅方向の２つの端縁部のうち一方を越えるように形成されている。リペア用薄膜部５０のゲート配線２１の幅方向の端縁部を越えた部分を延在部と呼称する。また、図５０には、図４９におけるＤ−Ｄ線での断面構成を示している。
図５０に示されるように、リペア用薄膜部５０は、層間絶縁膜１２を貫通し、ゲート配線２１の上部のゲート絶縁膜１の厚みが薄くなっていると共に、同様に延在部においてもゲート絶縁膜１１の厚みが薄くなっている。延在部に残るゲート絶縁膜１１の厚みβは、ゲート配線２１とほぼ同じ膜厚となっている。この理由については実施の形態２において説明したので説明は省略する。なお、リペア用薄膜部５０の周縁の段差部は、リソグラフィー工程とエッチング工程で形成したので、カバレージ性は良好である。
図５１は、Ｚａｐｐｉｎｇ法によりリペア用薄膜部５０内のゲート絶縁膜１１を除去した貫通孔ＬＰ１の底面にゲート配線２１が露出した状態を示す断面図である。図５１に示されるように、貫通孔ＬＰ１の底面では、リペア用薄膜部５０の延在部のゲート絶縁膜１１の上面とゲート配線２１の上面はほぼ同一平面となっている。
また、リペア用薄膜部５０の延在部の延在長αを、薄膜化される前のゲート絶縁膜１１の膜厚以上に設定することで、ゲート配線２１の配線幅方向の一方の端縁部近傍において、延在部のゲート絶縁膜１の上面とゲート配線２１の上面はさらに平坦となり、接続リペアの信頼性がさらに向上する。
リペア用薄膜部５０内を平坦化した後は、実施の形態１と同様に、レーザーＣＶＤ装置を用いて、図５２に示すように、断線部ＢＬを挟んだ２箇所のリペア用薄膜部５０に渡るように導電性に優れたタングステンを主成分とするリペア用導電膜ＲＬ１を形成する。この場合、２つのリペア用薄膜部５０を全て覆うようにリペア用導電膜ＲＬ１を堆積させる。図５２におけるＤ−Ｄ線での断面構成を図５３に示す。
ゲート配線２１の幅方向の２つの端縁部のうち一方を越えるようにリペア用薄膜部５０を形成することで、ゲート絶縁膜１１除去のためのレーザー照射で生じる可能性があるゲート配線２１へのダメージが、リペア接続されるゲート配線２１の片側部分にのみ生じることとなる。換言すれば、リペア接続されない部分のゲート配線２１にはダメージは生じないため、レーザー照射で生じるゲート配線２１へのダメージに起因する断線が発生する可能性を低減できる。
また、リペア用薄膜部５０は、延在部に残るゲート絶縁膜１１の厚みβを、ゲート配線２１の膜厚とほぼ同じとすることで、リペア用薄膜部５０に貫通孔ＬＰ１を設けた場合、延在部のゲート絶縁膜１１の上面とゲート配線２１の上面とがほぼ同一平面となって段差が低減されている。このため、上層に形成するリペア用導電膜ＲＬ１のカバレージ性が良好となり、接続リペアの信頼性がさらに向上する。
なお、ゲート配線２１の上層にはゲート絶縁膜１１と層間絶縁膜１２との積層膜が存在し、その厚さはソース配線４１よりも厚いので、従来のようにリペア用薄膜部５０を設けずにレーザー光を照射することでレーザー蒸散加工法（Ｚａｐｐｉｎｇ法）により、照射部分の上層の絶縁膜を除去し貫通孔を形成する場合は貫通孔の内面の凹凸が大きくなり、断面形状がさらに乱れた状態となるので、リペア用薄膜部５０を設けることによる接続リペアの信頼性の向上効果は、層間絶縁膜１２にリペア用薄膜部を設けることによる接続リペアの信頼性の向上効果よりもさらに高いものとなる。
＜変形例＞
以上説明した実施の形態５においては、ゲート配線２１のリペアのために、ゲート配線２１の幅方向の２つの端縁部のうち一方を越えるように形成されたリペア用薄膜部５０を設けた構成を示したが、これに限定されるものではなく、実施の形態１、２、４およびそれぞれの変形例で説明した、それぞれのリペア用薄膜部の構成をゲート配線のリペアに適用しても同様の効果が得られる。
また、実施の形態５においては、ゲート配線２１上のみにリペア用薄膜部を設けた構成を説明した、実施の形態１〜４およびそれぞれの変形例で説明したように、ソース配線４１上にも同時にリペア用薄膜部を設けることで、より様々な断線欠陥に対応できるようにしても良い。
また、本発明は共通配線のリペアに適用しても、端子配線のリペアに適用しても同様の効果を有する。
＜適用例＞
以上の説明においては本発明をＴＮ方式の透過型の液晶表示装置に適用した構成について説明したが、本発明はＦＦＳ（Fringe Field Switching）方式、ＩＰＳ（登録商標）方式、ＭＶＡ（Multi-domain Vertical Alignment）方式などの液晶表示装置にも適用でき、また、透過型に限定されず、反射型、半透過型でも適用可能である。また、カラーフィルタを有さないフィールドシーケンシャル方式の液晶表示装置への適用も可能である。また、ＴＦＴもアモルファスシリコンＴＦＴに限定されず、ポリシリコンＴＦＴ、低温ポリシリコンＴＦＴなどを使用した液晶表示装置への適用も可能である。
また、本発明の適用は液晶表示装置に限定されるものではなく、タッチパネル、Ｘ線フォトディテクタなど多層配線構造を有する電子装置であれば適用可能であり、電気配線のリペアにおいて同様の効果を有する。
以上の説明は、本発明の実施の形態の一例を説明するものであり、本発明が上述した実施形態に記載の内容に限定されるものではない。また、当業者であれば、上述した実施形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
また、上記実施形態では種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が成立し得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として成立する。
１ 透明絶縁性基板、１１ ゲート絶縁膜、１２ 層間絶縁膜、２０，２０ａ，２０ｂ，２０ｃ，５０ リペア用薄膜部、２１ ゲート配線、４１ ソース配線。

Claims (12)

  1. 多層配線構造を有する電子装置であって、
    下地層と、
    前記下地層の上に配設されたパターニングされた配線と、
    前記下地層および前記配線の上に形成された絶縁膜と、を備え、
    前記絶縁膜は、
    少なくとも前記配線の上方に対応する部分の膜厚が周囲より薄くなった、前記配線の接続リペアのための薄膜部を有する、電子装置。
  2. 前記薄膜部は、
    前記薄膜部の前記配線の延在方向とは直交する方向の端縁部が、前記配線の幅方向の２つの端縁部より内側に収まるように設けられる、請求項１記載の電子装置。
  3. 前記薄膜部は、
    前記薄膜部の前記配線の延在方向とは直交する方向の端縁部が、前記配線の幅方向の２つの端縁部の外側まで延在するように設けられる、請求項１記載の電子装置。
  4. 前記薄膜部は、
    前記薄膜部の前記配線の延在方向とは直交する方向の端縁部の一方が、前記配線の幅方向の２つの端縁部のうち一方の外側まで延在するように設けられる、請求項１記載の電子装置。
  5. 前記薄膜部は、
    前記薄膜部の前記配線の延在方向とは直交する方向の端縁部の一方が、前記配線の幅方向の２つの端縁部のうち一方の外側まで延在するように設けられた第１の薄膜部と、
    前記薄膜部の前記配線の延在方向とは直交する方向の前記端縁部の他方が、前記配線の幅方向の２つの前記端縁部のうち他方の外側まで延在するように設けられた第２の薄膜部とで一組をなし、前記第１の薄膜部と前記第２の薄膜部とは間を開けて並べて設けられる、請求項１記載の電子装置。
  6. 前記薄膜部は、
    前記配線の幅方向の前記端縁部を越えて延在する延在部の厚みが、前記配線の厚みと同程度に設定される、請求項３から請求項５の何れか１項に記載の電子装置。
  7. 前記薄膜部は、
    前記配線の幅方向の前記端縁部を越えて延在する延在部の長さが、前記絶縁膜の厚み以上に設定される、請求項３から請求項５の何れか１項に記載の電子装置。
  8. 前記薄膜部は、
    前記配線の延在方向に沿って複数設けられる、請求項１記載の電子装置。
  9. 請求項１記載の電子装置の製造方法であって、
    前記絶縁膜に前記薄膜部を形成する工程は、
    （ａ）写真製版工程により、前記絶縁膜上の前記薄膜部に対応する部分が凹部となって他の部分よりも薄くなったレジストパターンを形成する工程と、
    （ｂ）前記凹部が消滅して開口部が形成されるように前記レジストパターンの膜厚を減じる工程と、
    （ｃ）前記工程（ｂ）の後、膜厚を減じた前記レジストパターンを用いて、エッチングにより、前記開口部下の前記絶縁膜の厚さを薄くして前記薄膜部を形成する工程と、を備える、電子装置の製造方法。
  10. 前記工程（ａ）は、
    前記薄膜部に対応する部分が、露光光を全て透過させる透過部より透過率の低い半透過部となったグレートーンマスクを用いてフォトレジストを露光する工程を含む、請求項９記載の電子装置の製造方法。
  11. 請求項８記載の電子装置のリペア方法であって、
    （ａ）前記配線の欠陥部分を挟む少なくとも２箇所の前記薄膜部にそれぞれレーザー光を照射して前記薄膜部の前記絶縁膜を除去し、前記配線に達する貫通孔を形成する工程と、
    （ｂ）前記貫通孔に露出する前記配線を少なくとも覆って、前記少なくとも２箇所の前記薄膜部に渡るように導体膜を形成して、前記欠陥部分を電気的に短絡する工程と、を備える、リペア方法。
  12. 前記工程（ｂ）は、
    レーザーＣＶＤにより前記導体膜を形成する、請求項１１記載のリペア方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104570415B (zh) * 2014-12-05 2017-07-18 合肥鑫晟光电科技有限公司 金属线的修复方法及修复设备
WO2017170099A1 (ja) * 2016-03-30 2017-10-05 シャープ株式会社 液晶パネルの製造方法
CN105867689B (zh) * 2016-04-07 2018-06-05 京东方科技集团股份有限公司 一种触控显示基板的制作方法及触控显示装置的阵列基板
CN109164654B (zh) * 2018-09-27 2021-10-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
GB202010407D0 (en) * 2020-07-07 2020-08-19 Univ Court Univ Of Glasgow Micromachined mechcahnical part and methods of fabrication thereof

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2619435B2 (ja) * 1987-11-27 1997-06-11 株式会社日立製作所 イオンビーム加工方法
US5164565A (en) * 1991-04-18 1992-11-17 Photon Dynamics, Inc. Laser-based system for material deposition and removal
JPH103088A (ja) * 1996-06-18 1998-01-06 Sharp Corp アクティブマトリクス基板
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
JPH11190858A (ja) 1997-12-25 1999-07-13 Sharp Corp アクティブマトリクス型表示装置及びその製造方法
JP2000012541A (ja) * 1998-06-19 2000-01-14 Toshiba Corp 半導体装置の製造方法
US7084016B1 (en) * 1998-07-17 2006-08-01 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same
US6180516B1 (en) * 1998-11-05 2001-01-30 United Microelectronics Corp, Method of fabricating a dual damascene structure
JP3506369B2 (ja) * 1999-07-06 2004-03-15 松下電器産業株式会社 半導体集積回路装置及びその製造方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP3705156B2 (ja) * 2001-06-04 2005-10-12 株式会社日立製作所 平面ディスプレイパネルの配線欠陥修正方法
JP2004054069A (ja) * 2002-07-23 2004-02-19 Advanced Display Inc 表示装置及び表示装置の断線修復方法
US7112288B2 (en) * 2002-08-13 2006-09-26 Texas Instruments Incorporated Methods for inspection sample preparation
JP4202077B2 (ja) * 2002-09-11 2008-12-24 パナソニック株式会社 ヒューズの切断方法
JP2004266224A (ja) * 2003-03-04 2004-09-24 Seiko Epson Corp 半導体装置及びその製造方法
JP2005109223A (ja) * 2003-09-30 2005-04-21 Sanyo Electric Co Ltd 半導体装置および表示装置
JP4247897B2 (ja) 2003-12-11 2009-04-02 シャープ株式会社 液晶表示パネルおよび液晶表示パネルの製造方法
JP4342969B2 (ja) 2004-01-30 2009-10-14 三菱電機株式会社 表示装置とその製造方法
JP4100351B2 (ja) * 2004-02-09 2008-06-11 セイコーエプソン株式会社 薄膜トランジスタの製造方法
SG114747A1 (en) * 2004-02-25 2005-09-28 Mitsubishi Gas Chemical Co Etching composition for laminated film including reflective electrode and method for forming laminated wiring structure
JP4405488B2 (ja) * 2006-08-30 2010-01-27 株式会社東芝 半導体装置及び半導体装置の製造方法
JP4930095B2 (ja) * 2007-02-22 2012-05-09 富士通株式会社 ウエットエッチング方法および半導体装置の製造方法
CN100501507C (zh) * 2007-07-09 2009-06-17 昆山龙腾光电有限公司 液晶显示面板及其制造方法和包含其的装置
JP5949257B2 (ja) * 2012-07-19 2016-07-06 株式会社ソシオネクスト 配線加工方法

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