JP2021026166A - 電子素子と液晶表示装置 - Google Patents

Abstract

【課題】 絶縁層を介して対向して配設される第１の導電膜と第２の導電膜を所望の位置で電気的に接続する電子素子を提供する。【解決手段】 第１の導電膜１と、その上に形成された絶縁膜２と、絶縁膜２を介して導電膜１に対向するように形成された第２の導電膜３とを有する電子素子において、第１の導電膜１の配線形成後、その一部の所望する位置にレーザーを照射する等の処置を実施し少なくとも一部が剥がれた接続部位５を形成する。接続部位５は絶縁膜２形成後もその一部を上面に露出し、さらにその上に第２の導電膜３が形成されるため、接続部位５を介して第１の導電膜１と第２の導電膜３が電気的に接続された電子素子が形成される。この電子素子の構造をリペアに適用することにより、ＦＦＳ方式の液晶表示装置における輝点欠陥の黒点欠陥への変換や電子素子における断線欠陥の接続正常化が可能となる。【選択図】 図１

Description

本発明は電子素子及び表示装置に関するものであって特に液晶表示パネルを有する表示装置に関する。

液晶表示パネルはその軽量、薄型、低消費電力といった特性から、テレビ、カーナビ、コンピュータを始めとして多くの分野で利用されている。近年はより高精細あるいはより大画面の液晶表示パネルが生産されており、パネルにおける画素の数も増大する傾向にある。一般に画素数の増大につれて、表示に悪影響を与える欠陥の発生率も増大するが、それは生産上の歩留りを下げてコストの増大を引き起こすことにつながる。そのため、リペアを行うことにより欠陥を修復したり、あるいはより許容度の高い欠陥に変換したりすることが行われてきた。

より許容度の高い欠陥に変換するリペア方法の一つとして、輝点欠陥を黒点欠陥に変換する方法が知られている。ここで、輝点欠陥とは液晶パネルの表示を黒色表示とした時であっても、明るく点灯する画素がある欠陥をいう。一方、黒点欠陥とは液晶パネルの表示を白色表示とした時であっても、点灯しない画素がある欠陥をいう。一般に、黒点欠陥よりも輝点欠陥の方が視認しやすいため、輝点欠陥を黒点欠陥に変換（黒点化）するリペアが行われることがある。

このようなリペアの方法としては種々の技術が知られている。例えば、また、カラーフィルタを構成する色素を黒く変質させる方法も知られている。（特許文献1参照）一方、外見上の遮光ではなく、電気的に黒点化する方法も知られている。

例えば、液晶表示パネルのアレイ基板に形成される薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と画素電極との接続をレーザー等の手段で切断する技術が知られている。（特許文献２参照）また、ＦＦＳ方式やIn-Plane-Switching方式のような横電界型の液晶表示パネルの場合、アレイ基板上の画素電極と対向電極（共通電極）とを短絡させる技術も知られている。（特許文献３参照）

一方、液晶表示パネルの欠陥には表示画面上で縦または横方向に欠陥画素が連続して発生し、直線状に視認される、線欠陥と呼ばれる欠陥もある。これは主として信号配線の断線に起因するものである。線欠陥についても視認性が高いことからパネルとして製品出荷ができなくなる致命的な欠陥であるため、リペアが実施されることがある。なお線欠陥に限定されることなく製品の欠陥をもたらす要因となる配線の断線部位を以降、断線欠陥と呼ぶこととする。補足すると線欠陥とは欠陥の現象、すなわち製品不具合、製品不良の現象の種類の一つを表したものであるのに対し、断線欠陥とは、欠陥の要因、すなわち製品不具合、製品不良を引き起こす要因の種類の一つを表したものである。

線欠陥のリペアについては信号配線の断線部位にメタル材料や導電性インクなどの導電性のリペア材料をレーザーＣＶＤやインクジェットで付与して結線し、正常化する方法が知られている。（特許文献４、５参照）

特開２００７−１０２２２３号公報 特開２００９−１５１０９４号公報 特開２０１０−１４５６６７号公報 特開平５−６６４１６号公報 特開２００６−２６１２２８号公報

しかし、輝点欠陥の黒点化について、カラーフィルタを構成する色素を黒く変質させる方法では、点灯検査後に行えるので輝点欠陥を確実に把握できるものの、黒く変質させる制御が困難であるうえ、時間もかかるという問題があった。

さらに、薄膜トランジスタと画素電極との間の接続を切断する方法は、導体膜の破壊となるため、周辺の破損や周辺に飛散した導電膜材の付着による導通などを引き起こし、新たな欠陥が生じるリスクがある。また、画素電極と対向電極（共通電極）とを短絡する方法は、両者の材質が透明導電膜であるため、一般に使用されるレーザーリペア装置ではメタル膜のように溶融させて接続させることが難しく、あるいはそれを回避するために短絡用のメタル膜パターンを表示画素内に配置するとそのために表示面積が小さくなってしまうという問題があった。

一方、線欠陥については、信号配線の断線部位にメタル材料や導電性インクなどの導電性のリペア材料を付与する際に、周囲への付着などの悪影響を及ぼすリスクがあり、かつ接続部の電気抵抗が大きくなる懸念がある。さらには信頼性の悪化を抑止するためには導電体付与の工程で高度なプロセス、材料の管理が必要とされるうえ、接続の作業に時間もかかるという問題点もあった。

本発明では、特に最近主流となっているフリンジ・フィールド・スイッチング方式（ＦＦＳ方式）の液晶表示パネルにおいて、従来技術のように切断や短絡により周囲の画素に影響を及ぼすリスクがなく、あるいは短絡させるためのメタル膜パターンを配置して表示領域の縮小を招くことなく、輝点欠陥を黒点欠陥に変換（黒点化）することが可能となる液晶表示装置を提供することを目的とする。

さらに断線欠陥を周囲の表示部に影響を与えることなく接続し、線欠陥を正常化することが可能となる液晶表示装置を提供することを課題とする。ただし本課題については液晶表示装置に限定されず、絶縁膜を介して対向して配設される第１の導電膜（下層導電膜）と第２の導電膜（上層導電膜）とを有し、所望の位置で第１の導電膜と第２の導電膜を接続する電子素子をも広く対象とする。

本発明に係る電子素子は、第１の導電膜と、前記第１の導電膜の上に形成された１層以上からなる絶縁膜と、前記絶縁膜を介し前記第１の導電膜に対向して形成された第２の導電膜と、を備え、前記第１の導電膜は、所望の位置に接続部位を有し、前記第１の導電膜と前記第２の導電膜とは前記接続部位を介して電気的に接続されており、前記接続部位は、前記第１の導電膜の少なくとも一部が剥がれて形成され、前記絶縁膜は前記接続部位を完全には被覆していないことを特徴とする電子素子である。

本発明に係る電子素子において、絶縁膜を介した２つの導電膜を高い信頼性を有して接続することが可能となる。

さらに、液晶表示装置において、切断や短絡により周囲の画素に影響を及ぼすことなく、あるいは短絡させるためのメタル膜パターンを配置して表示領域の縮小を招くことなく、輝点欠陥を黒点欠陥に変換することができる。あるいは、表示に悪影響を及ぼすことなく、線欠陥を修復し、正常化することができる。

実施の形態１に係る電子素子とその製造工程を示した概念図である。 実施の形態２に係る液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す平面図である。 実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。 実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。 実施の形態２に係るＴＦＴアレイ基板の画素構成を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の画素構成を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の輝点欠陥となる画素を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の輝点欠陥となる画素を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の輝点欠陥となる画素を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の輝点欠陥となる画素を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の輝点欠陥となる画素を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の輝点欠陥となる画素を示した断面図である。 実施の形態２に係るＴＦＴアレイ基板の輝点欠陥となる画素を示した断面図である。 実施の形態３に係るＴＦＴアレイ基板の画素構成を示した平面図である。 実施の形態３に係るＴＦＴアレイ基板の画素構成を示した断面図である。 実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態３に係るＴＦＴアレイ基板の一製造工程を示した断面図である。 実施の形態４に係るＴＦＴアレイ基板の画素構成を示した平面図である。 実施の形態４に係るＴＦＴアレイ基板の画素構成を示した平面図である。

実施の形態１．
以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。

図１は本実施の形態１に係る電子素子の構造を示す断面図である。当該電子素子においては第１の導電膜１と、前記第１の導電膜１の上に形成された少なくとも１層以上からなる絶縁膜２と、前記絶縁膜２を介して前記導電膜１に対向するように形成された第２の導電膜３とを有していることが前提となる。ここで導電膜１と導電膜３とは当該電子素子において電極、配線、端子のように電圧や電流が印加される部位を構成し、また部材としては金属材料であっても、あるいはＩＴＯなどの透明導電膜でもよく、又、導電膜１と導電膜３が異なる材質であってもよい。また絶縁膜は当該電子素子に印加される電圧、電流に対し十分な絶縁性を有する材料で形成され、例えば窒化シリコン（ＳｉＮｘ）等でもよい。図１（ａ）は基板４上に導電膜１の配線が形成された構造の断面を示したものである。

本実施の形態１に係る電子素子においては、スパッタ法、蒸着法等により導電膜１の配線を形成したあと、その一部の所望の位置にレーザーを照射する。すると導電膜１のレーザーが照査された部位は熱エネルギーによって変形をし、その下地から剥離して上方に反りかえるか、もしくは下地に接した下層部を残し、上層部のみが剥離して上方に反りかえる。この反りかえった部分を接続部位５とする。（図１（ｂ））この接続部位５により後述で上層の導電膜３と接続されることとなる。そのため、この接続部位５は、その後の工程で平面視で直上に導電膜３の導体パターンが存在することになる個所に形成することが必要となる。

なお接続部位５を形成する手法はレーザー照射に限定されず、導電膜１の部材を変形させるのに必要なエネルギーを与えることができるものであればよい。

接続部位５が形成されたあと、その上に全面に絶縁膜２を形成する。絶縁膜２の形成は使用される材料により気相成膜法、あるいはロールコーター、スプレーコーター等による各種塗布法であってもよい（図１（ｃ））。本発明に係る電子素子の構造においては、接続部位５は絶縁膜２に完全に被覆されることなくその一部を絶縁膜２の上面に露出している必要があるため、絶縁膜２の膜厚より高い位置まで反り返っている必要がある。但し絶縁膜２形成時に接続部位５が絶縁膜２に被覆され、その上面に露出していなくてもその後の導電膜３形成までの間に例えば絶縁膜２の表層の一部を除去する工程を設け、接続部位５が絶縁膜２上面に露出させてもよい。

絶縁膜２が形成されたあと、その上に導電膜３の配線を形成する。（図１（ｄ））接続部位５が絶縁膜２の表面上に露出している上に導電膜３が形成されるため、接続部位５と導電膜３は電気的に接続され、しいては接続部位５を介して上下の導電膜１と導電膜３が電気的に接続されることとなる。

例えば前述したように液晶表示装置等を含む電子素子において、絶縁膜を介して対向して配設される２つの導電膜１（下層導電膜）と導電膜２（上層導電膜）があり、リペアなどを目的として所望の位置でその２つの導電膜を電気的に接続する場合、従来は以下に示すような構造があった。

従来の第一の構造は、下層導電膜、下層導電膜を覆う絶縁膜及び絶縁膜上の上層導電膜を形成後、所望する接続位置にレーザー等で絶縁膜を貫通し下層導電膜に達するコンタクト穴を形成する方法により形成される。この際、特に上層導電膜がレーザー等のエネルギーにより照射部の上層導電膜が溶融してコンタクト穴に流れ込み、コンタクト穴の内壁に付与されることで下層導電膜と上層導電膜が接続されることとなる。しかしながらこの手法においては上層導電膜がレーザー等で溶融する材料であることが必要である。したがって上層導電膜が金属材料であれば可能であるが、透明導電膜であるＩＴＯでは実施が不可能な構造である。また上層導電膜が金属材料であった場合でもコンタクト穴の形状に凹凸などがあった場合は上層導電膜を必要な膜厚で穴壁に付着させる制御がむずかしく、接続抵抗や信頼性の面で懸念があった。さらにはレーザー等にてコンタクト穴を形成する際にその周囲や下層導電膜にダメージを与えてしまう危険性もあった。

従来の第二の構造は、下層導電膜及び絶縁膜の形成以降にコンタクト穴を形成し、その穴壁に上層導電膜を付与して接続する方法により形成される。しかしこれも前記第一の構造と同じように凹凸のあるコンタクト穴の内壁に上層導電膜を必要な膜厚で穴壁に付着させる制御がむずかしく、同様に接続抵抗や信頼性の面での懸念と、レーザー等によるダメージの懸念があった。

従来の第三の構造は、まずは第一の構造と同様に下層導電膜、絶縁膜及び上層導電膜を形成後、レーザー等により所望する接続位置に、絶縁膜を貫通して下層導電膜に達するコンタクト穴を形成した後、その穴内にレーザーＣＶＤやインクジェット等の技術を利用したリペア装置によって金属や導電性物質からなるリペア材を付与する方法により形成される。しかしこの構造においても前記第一、第二の構造と同様に凹凸のあるコンタクト穴の内壁にリペア材を付与させることは難しい上に、レーザー等によるダメージの懸念があった。さらにはリペア材自体の電気抵抗やリペア材と下層導電膜との接続抵抗などの面でも懸念があった。

本実施の形態１の特徴は、接続手段として導電膜１の少なくとも一部が剥がれ、上方にめくれあがって形成された接続部位５を用いるものであることから、前記従来の第一、第二、第三の構造のようにコンタクト穴壁に導電膜２もしくはリペア材を付与する必要がないことにある。さらに接続部位５は、導電膜１と同じ材質でしかも継ぎ目を有さない連続一体の部位であることから、接続部位５と導電膜１との間の接続における電気的抵抗はほぼ無視できる程度であり、同時に接続信頼性が極めて高いことにある。本実施の形態１による電子素子は従来の構造に対する懸念事項を回避するものであり、従来の構造では得られない接続特性が本発明の根幹的な特徴と価値となって効果を生み出している。さらに当然のことながら本発明に係る電子素子はリペアを目的とする場合のみならず、所望の位置で２つの導電膜を接続する様々な場合に効果が得られるものである。

実施の形態２
本発明の実施の形態２に係る液晶表示装置を説明するにあたり、まず一般的な液晶表示装置の説明を行う。液晶表示装置は、後述する通り、液晶表示パネル、駆動回路、バックライト（光源）等を筺体内に組み込むことにより構成される。液晶表示パネルは、アレイ基板と対向基板とがその内部に液晶材料を封入するようにして貼り合わされることにより構成される。本実施の形態２に係る液晶表示装置は、画素電極と対向電極（共通電極）の両方がアレイ基板に形成されたＦＦＳ方式の液晶表示装置である。アレイ基板上では通常、スイッチング素子として薄膜トランジスタが用いられるため、ＴＦＴアレイ基板と呼ぶことがある。

図２は、本実施の形態２の液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す平面図である。このＴＦＴアレイ基板は、ガラス等の基板６を用いて形成されている。基板６の領域は、表示領域７と、それを囲む額縁領域８とに区分される。表示領域７は表示装置の表示部に相当する領域である。まず、表示領域７について説明する。

表示領域７内には、複数のゲート配線（走査信号線）９と、複数のソース配線（表示信号線）１０とが形成されている。また、ゲート配線９と平行に、複数の共通配線９ａも形成されており、複数の共通配線９ａは互いに接続する。複数のゲート配線９はそれぞれ平行に設けられ、複数のソース配線１０もそれぞれ平行に設けられ、複数のゲート配線９と複数のソース配線１０とは交差するように設けられる。図１では一例として、隣り合う１組のゲート配線９と１組のソース配線１０とで囲まれた領域を画素１３としている。従って、表示領域７には、画素１３がマトリクス状に配列することになる。

各画素１３には、スイッチング素子であるＴＦＴ１６が少なくとも１つ形成されている。ＴＦＴ１６は、ゲート配線９とソース配線１０との交差点近傍に配置され、ゲート配線９に接続したゲート電極と、ソース配線１０に接続したソース電極と、画素電極（不図示）に接続したドレイン電極とを有している。

ＴＦＴ１６は、ゲート配線９から供給されるゲート信号に応じてオンし、このときソース配線１０に供給されている表示電圧（表示データ）を画素電極に印加する。画素電極は、スリットを有する対向電極と絶縁膜を介して対向配置されており、画素電極と対向電極との間に、表示電圧に応じたフリンジ電界が生じる。なお、図示は省略するが、基板６の表面（液晶との対向面）には配向膜が形成されている。画素１３の詳細な構成については、後述する。

次に、額縁領域８について説明する。基板６の額縁領域８には、走査信号駆動回路１１と表示信号駆動回路１２とが設けられている。詳細には図示していないが、ゲート配線９は、表示領域７から額縁領域８まで延設され、基板６の端部で、走査信号駆動回路１１に接続される。ソース配線１０も同様に、表示領域７から額縁領域８まで延設され、基板６の端部で、表示信号駆動回路１２と接続される。図示しないが、走査信号駆動回路１１と表示信号駆動回路１２は共通配線９ａとも接続し、共通配線９ａを共通電位となるように維持する。また、基板６の走査信号駆動回路１１の近傍には外部配線１４が接続され、表示信号駆動回路１２の近傍には外部配線１５が接続されている。外部配線１４、１５は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。

走査信号駆動回路１１および表示信号駆動回路１２には、外部からの各種信号が外部配線１４、１５を介して供給される。走査信号駆動回路１１は、外部からの制御信号に基づいて、ゲート信号（走査信号）を各ゲート配線９に供給する。これにより、ゲート配線９が順次選択される。表示信号駆動回路１２は、外部からの制御信号や表示データに基づいて、表示信号を各ソース配線１０に供給する。これにより、表示データに応じた表示電圧を各画素１３に供給することができる。

液晶表示装置においては、以上説明したＴＦＴアレイ基板の前面側（視認側）に対向基板が対向するように配置される。対向基板は、カラーフィルタ、ブラックマトリクス（ＢＭ）および配向膜等が形成された、いわゆる「カラーフィルタ基板」であってもよい。ＴＦＴアレイ基板と対向基板との間には液晶層が挟持される。即ち、基板６と対向基板との間には液晶が導入されている。更に、基板６と対向基板との外側の面には、偏光板、および位相差板等が設けられる。また、液晶表示パネルの背面側（反視認側）には、バックライトユニット等が配設される。

ここで、本実施の形態２に係る液晶表示装置に適用されるＦＦＳ方式においては、ＴＦＴアレイ基板と対向基板との間の液晶は、画素電極と対向電極との間に生じるフリンジ電界によって駆動される。つまり、フリンジ電界によって液晶の配向方向が変化し、バックライトから発せされて液晶層を通過する光の偏光状態が変化する。より具体的には、バックライトユニットからの光は、ＴＦＴアレイ基板側（背面側）の偏光板によって直線偏光になり、この直線偏光が液晶層を通過すると、その偏光状態が変化する。

対向基板側（視認側）の偏光板を通過する光量は、液晶層を通過した光の偏光方向によって変化する。光の偏光状態は液晶の配向方向によって決まり、液晶の配向方向は、画素電極に印加されてフリンジ電界を発生させる表示電圧に応じて変化する。従って、表示電圧を制御することにより、視認側の偏光板を通過する光量を変化させることができる。よって、画素ごとに表示電圧を変えることにより、所望の画像を表示できるのである。

続いて、ＦＦＳ方式の液晶表示装置を構成するＴＦＴアレイ基板の画素構成について、図３〜図６に基づいて説明する。図３、図４は、本実施の形態２に係るＴＦＴアレイ基板の画素構成を示した平面図である。図５（ａ）と図６（ａ）とは、当該ＴＦＴアレイ基板におけるＴＦＴから画素電極にかけての形成領域（以下「ＴＦＴ〜画素電極部」）の断面図であり、各々、図３と図４のＡ１−Ａ２線に沿った断面に対応している。図５（ｂ）と図６（ｂ）とは、当該ＴＦＴアレイ基板におけるソース配線と画素電極および対向電極の一部（以下「ソース配線・画素電極部」）の断面図であり、各々、図３と図４のＢ１−Ｂ２線に沿った断面に対応している。図７は、当該ＴＦＴアレイ基板における共通配線と対向電極とのコンタクトホールの形成領域（以下「コンタクトホール部」）の断面図であり、図３または図４のＣ１−Ｃ２線に沿った断面に対応している。

ここで、図３において中央に示す画素１３ａと図５で示す画素が本実施の形態２に係る画素、すなわち輝点欠陥を黒点欠陥に変換するリペアを行った画素と対応する。一方で、図３において中央以外に配置されている画素、すなわち上記リペアを行わない画素を示したのが図４と図６である。本実施の形態２においては、上記リペアをした画素とリペアを行わない画素が表示領域内で混在しているため、以降においては、両方の構造で共通する内容については特に対比すること無く説明を行い、相違点についてはその対比について説明を行う。また、図３に示す画素１３ａを第１画素と呼び、図４に示す画素１３ｂを第２画素と呼ぶことがある。

なお図３に示す画素１３ａについてはリペアを実施する個所をリペア部１８ａとリペア部１８ｂの２個所に示しているが、このリペア部において本発明に係る構造により画素電極１９と対向電極２０を接続するリペアを実施する。接続部の構造は図１で前述したとおりである。さらに詳細な接続部位の形成方法は後述することとする。

さらにリペア部１８ａ及びリペア部１８ｂは本実施の形態２の示す上での実施例であり、リペア実施の箇所数や平面上での位置についてはこれに限定されるものではない。具体的に説明すると、リペア部１８ａとリペア部１８ｂは平面上での位置は異なるものの、図５（ａ）及び図５（ｂ）で示されるように、断面構造では画素電極１９と対向電極２０を接続するという点で電気回路に対しては同じ機能を有しており、２個所のうちのいずれか一方のみでリペアを実施すれば、本実施の形態２は達成されるものである。よって、２個所の両方をリペアする必要はない。また平面上でのリペア実施位置についても画素電極１９と対向電極２０が重なっている個所であれば同様の効果を示すものであり、図３に示すリペア部１８ａまたはリペア部１８ｂの位置に限定されるものではない。

図３〜図６において示すように、例えばガラス基板などの絶縁性材料よりなる基板２１の上に、ＴＦＴ１６のゲート電極に接続するゲート配線９が複数個形成される。本実施の形態２では、ゲート配線９の一部がＴＦＴ１６のゲート電極として機能する。複数のゲート配線９は、平行にそれぞれ直線的に配設される。また基板２１上には、ゲート配線９と同じ配線層を用いて形成された複数の共通配線９ａが平行に形成されている。共通配線９ａは、ゲート配線９間に、ゲート配線９とほぼ平行に配設される。

これらゲート配線９（ゲート電極）および共通配線９ａを構成する第１の金属膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。

ゲート配線９および共通配線９ａ上には、第１の絶縁膜であるゲート絶縁膜２２が形成される。ゲート絶縁膜２２は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。

ゲート絶縁膜２２の上には半導体膜２３が形成される。図５に示すように、半導体膜２３は、ソース配線１０の下にも配設され、ソース電極１０の形成領域に合わせて、ゲート配線９と交差する直線状に形成される。ソース配線１０下の半導体膜２３のパターンは、ゲート配線９に直交している。半導体膜２３は、例えば、非晶質シリコンや多結晶シリコンやＩｎ−Ｇａ−Ｚｎ−Ｏのような酸化物半導体材料などにより形成される。

この直線状の半導体膜２３は、ソース配線１０の冗長配線としても機能する。即ち、ソース配線１０が断線した場合でも、半導体膜２３がソース配線１０に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。

また、直線状の半導体膜２３の一部は、ゲート配線９との交差部で分岐し、ゲート配線９に沿って延び、さらに画素１３内へと延設される。ＴＦＴ１６は、ゲート配線９との交差部から分岐した半導体膜２３の部分を用いて形成される。即ち、分岐した半導体膜２３のうち、ゲート配線９（ゲート電極）と重複する部分が、ＴＦＴ１６を構成する活性領域となる。

半導体膜２３の上には、導電性不純物がドーピングされたオーミックコンタクト膜２４が形成される。オーミックコンタクト膜２４は、半導体膜２３上のほぼ全面に形成されるが、ＴＦＴ１６のチャネル領域となる部分（ソース電極２５とドレイン電極２６との間の領域）の上では除去されている。オーミックコンタクト膜２４は、例えば、リン（Ｐ）などの不純物が高濃度にドーピングされたｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成される。なお、半導体膜２３が酸化物半導体材料から成る場合は、オーミックコンタクト膜の形成は不要でもよい。

半導体膜２３のゲート配線９と重複する部分のうち、オーミックコンタクト膜２４が形成された領域は、ソース・ドレイン領域となる。図４を参照すると、半導体膜２３において、ゲート配線９と重複する左側のオーミックコンタクト膜２４の下の領域がソース領域となり、ゲート配線４３と重複する右側のオーミックコンタクト膜２４の下の領域がドレイン領域となる。そして、半導体膜２３におけるソース領域とドレイン領域とに挟まれた領域がチャネル領域２７となる。

オーミックコンタクト膜２４の上には、ソース配線１０、ソース電極２５およびドレイン電極２６が、同一の配線層を用いて形成される。ＴＦＴ部においては、図５に示すように、ＴＦＴ１６のソース領域側のオーミックコンタクト膜２４上にソース電極２５が形成され、ドレイン領域側のオーミックコンタクト膜２４上にドレイン電極２６が形成される。このような構成のＴＦＴ１６は「チャネルエッチ型ＴＦＴ」と呼ばれる。ソース配線・画素電極部では、図５のように、ソース配線１０が、半導体膜２３の上にオーミックコンタクト膜２４を介して形成され、ゲート配線９と交差する方向に直線的に延在するように配設される。

ＴＦＴ１６のソース電極２５とドレイン電極２６は分離しているが、ソース電極２５はソース配線１０と繋がっている。即ち、ソース配線１０は、ゲート配線９との交差部で分岐してゲート配線９に沿って延設され、その延設された部分がソース電極２５となる。ソース配線１０、ソース電極２５およびドレイン電極２６を構成する導電膜は、オーミックコンタクト膜２４と同様に、半導体膜２３上のほぼ全面に形成されるが、ＴＦＴ１６のチャネル領域２７となる部分の上では除去されている。

本実施の形態２では、ソース配線１０、ソース電極２５およびドレイン電極２６を構成する第２の導電膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。

以上の説明から分かるように、半導体膜２３は、ソース配線１０、ソース電極２５およびドレイン電極２６の下のほぼ全領域と、ゲート配線９上に位置するソース電極２５とドレイン電極２６の間のチャネル領域２７に配設されている。また、オーミックコンタクト膜２４は、ソース配線１０、ソース電極２５およびドレイン電極２６と半導体膜２３との間にそれぞれ配設されている。

ドレイン電極２６は、画素１３の領域（ソース配線１０とゲート配線９とに囲まれた領域）のほぼ全面に形成された画素電極１９に電気的に接続される。画素電極１９は、ＩＴＯ（Indium Tin Oxide）などの透明導電膜によって形成される。

図３〜図６に示すように、画素電極１９は、ドレイン電極２６上に直接重ねられた部分を有している。即ち、その部分では、画素電極１９の下面が、ドレイン電極２６の上面に直接接触する。また、画素電極１９は、ドレイン電極２６上のほぼ全面を覆っている。但し、画素電極１９のチャネル領域側の端部は、ドレイン電極２６のチャネル領域側の端部とほぼ同じ位置に配置される。よって、ドレイン電極２６のチャネル領域側の端面は、画素電極１９に覆われない。

このように、画素電極１９の一部を、絶縁膜を介さずに、ドレイン電極２６に直接重ねる構成をとることにより、画素電極１９とドレイン電極２６と電気的に接続するためのコンタクトホールが不要になり、写真製版工程を減らすことができる。また、当該コンタクトホールを配置するエリアを確保する必要がなくなるため、画素１３の開口率を高くできるという利点もある。

また、図３〜図６に示すように、画素電極１９と同層である第１の透明導電膜パターン１９ａは、ソース電極２５およびソース配線１０上のほぼ全面にも直接重ねて形成される。ソース電極２５上の第１の透明導電膜パターン１９ａにおけるチャネル領域側の端部は、ソース電極２５のチャネル領域側の端部とほぼ同じ位置に配置される。よって、ソース電極２５のチャネル領域側の端部は、第１の透明導電膜パターン１９ａには覆われていない。

このように画素電極１９と同層の第１の透明導電膜パターン１９ａは、第１の金属膜を用いて形成したソース配線１０、ソース電極２５およびドレイン電極２６上のほぼ全面に形成されている。特に、ソース配線１０上の第１の透明導電膜パターン１９ａは、ソース配線１０の冗長配線としても機能する。即ち、ソース配線１０が断線した場合でも、第１の透明導電膜パターン１９ａがソース配線１０に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。

画素電極１９（第１の透明導電膜パターン１９ａ）の上は、第２の絶縁膜である層間絶縁膜２８で覆われる。層間絶縁膜２８は、窒化シリコン、酸化シリコン等により形成される。層間絶縁膜２８上には、ＩＴＯ等の第２の透明導電膜３３からなる対向電極２０が形成される。層間絶縁膜２８は、ＴＦＴ１６の保護膜として機能すると共に、画素電極１９と対向電極２０との間の層間絶縁膜としても機能する。対向電極２０は、スリット２０ａを除いて、少なくともＴＦＴアレイ基板の表示領域７内の全面にわたって形成される。そのため、対向電極２０は、膜厚方向において層間絶縁膜２８を介して画素電極１９と対向する。

また、図７に示すように、対向電極２０は、層間絶縁膜２８およびゲート絶縁膜２２を貫通するコンタクトホール２９を介して、共通電位が供給される共通配線９ａと電気的に接続されている。

以降では、従来の画素である第２の画素の構造と本実施の形態２にかかる第１の画素の構造とを比較して説明する。図４、図６に示すように、従来の画素である第２の画素１３ｂにおいて、対向電極２０は、層間絶縁膜２８を介して画素電極１９に対向配置され、画素電極１９との間でフリンジ電界を発生させるためのスリット２０ａが設けられている。スリット２０ａの近傍では画素電極１９と対向電極２０との間にフリンジ電界が生じるため、液晶の配向方向や偏光状態が制御されることにより、正常な表示が行われる。

一方、図３の画素１３ａに示すように、本実施の形態２に係る第１の画素においては、図３及び図５（ａ）で示されている接続部１８ａもしくは図３及び図５（ｂ）で示されている接続部１８ｂによって、画素電極１９と対向電極２０が電気的に接続されていることから、ＴＦＴ１６がゲート配線９から供給されたゲート信号に応じてオンし、ソース配線１０に供給されている表示電圧（表示データ）を画素電極１９に印加したときであっても、対向電極２０と画素電極１９との間は同電位となり、フリンジ電界が発生しないようになる。さらに本実施の形態２における接続部１８ａもしくは接続部１８ｂについては画素電極１９の少なくとも一部が剥がれ、上方にめくれあがって形成されたものであることから、画素電極１９と同じ材質でしかも継ぎ目を有さない連続一体の部位であり、接続部１８ａもしくは接続部１８ｂと画素電極１９の間の接続は接続抵抗がないに等しく、同時に接続信頼性が極めて高いものと考えられる。これは従来のリペア材を付与して接続する手法では得られない特性であり、本発明の根幹的な特徴と価値をなすものである。なお、この接続部１８ａ及び接続部１８ｂの形成方法については後述する製造方法で説明する。

ここで、本実施の形態２に係る液晶表示パネルは、フリンジ電界が生じない場合には黒点表示となるノーマリーブラックである。すなわち、第１の画素１３ａは黒表示画素となる。このような構造により、輝点欠陥を生じるはずだった画素を黒点欠陥へとリペアすることが可能となる。

また、本実施の形態２では、対向電極が画素電極よりも上層にある構造について説明したが、逆に画素電極の方が対向電極よりも上層にある構造にも適用できる。この場合、スリットの形成を行わない対象は、対向電極では無く画素電極となる。

また、対向電極２０のスリットの方向は任意の方向でよい。さらに、各対向電極２０ごとにスリットの長さ方向が異なっていてもよい。対向電極２０の形状は、例えば櫛歯状など、画素電極１９との間でフリンジ電界を発生させることができるものであればよい。

また本発明の適用は、ＴＦＴのドレイン電極と画素電極とが絶縁膜を介して異なるレイヤーに形成されて、両者が当該絶縁膜に開口するコンタクトホールを介して接続するようなＦＦＳ方式のＴＦＴアレイ基板においても可能である。

なお図３において中央に示す画素１３ａと図５で示す画素とはＴＦＴアレイ基板が液晶パネルとなって表示された際に輝点欠陥となりえるような不具合、例えば、チャネル領域２７をエッチングで形成した際にエッチング不足や異物付着など要因によりソース電極２５とドレイン電極２６の間にメタル膜が残り、短絡が発生する等の不具合（図示はしていない）を画素内に有し、実施の形態１で示した接続部位の形成によって黒点欠陥に変換するリペアを行った画素である。なお本実施の形態２では層間絶縁膜２８を形成する前にリペアを実施するため、層間絶縁膜２８を形成する前に検査等で不具合が検出された画素が対象となる。一方、図４と図６で示すリペアを行わない画素とは輝点欠陥となりえるような不具合が見つかっていない画素、あるいは不具合はあるが何らかの理由でリペアは実施しない画素を示す。検査等で不具合が検出された画素が対象となる点については製造方法の説明の次においても後述する。

製造方法
続いて、液晶表示装置の製造方法、特にＦＦＳ方式のＴＦＴアレイ基板の製造方法について説明する。図８〜図１７は、ＴＦＴアレイ基板の製造工程図である。図８〜図１７の各図には、各工程におけるＴＦＴ〜画素電極部の断面（図３のＡ１−Ａ２断面）およびソース配線・画素電極部の断面を示す。本発明の特徴をよりわかりやすく説明するために、ソース配線・画素電極部の断面図としては、画素の構造における説明と同様、図３のＢ１−Ｂ２で示した箇所での断面図を示す。

まず、ガラス等の透明な絶縁性の基板２１を洗浄し、その全面にＣｒ、Ag、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第１の金属膜を、例えばスパッタ法や蒸着法などにより成膜する。

次に、第１の金属膜上にレジスト（図示せず）を塗布し、当該レジストをフォトマスク上から露光し、レジストを感光させる。感光させたレジストを現像してパターニングし、レジストパターンを形成する。そして、このレジストパターンをマスクとするエッチングにより第１の金属膜をパターニングしてゲート配線９（ゲート電極）および共通配線９ａを形成し、その後、レジストパターンを除去する。この時点の構造を図８に示す。なお、図８において共通配線９ａは図示していない。

以下では、このようなパターン形成プロセスにおける、レジストパターンを形成するための一連の工程を「フォトリソグラフィ工程」と称し、レジストパターンを用いたパターニングの工程を「エッチング工程」と称し、レジストパターンを除去する工程を「レジスト除去工程」と称する。上記の第１のフォトリソグラフィ工程、第１のエッチング工程および第１のレジスト除去工程により、図８のように、第１の金属膜からなるゲート配線９（ゲート電極）および共通配線９ａが、基板２１上に形成される。

次に、ゲート配線９および共通配線９ａを覆うように、ゲート絶縁膜２２となる第１の絶縁膜と、半導体膜２３と、オーミックコンタクト膜２４とをこの順に成膜する。これらは、プラズマＣＶＤ（Chemical Vapor Deposition）、常圧ＣＶＤ、減圧ＣＶＤなどにより、基板２１の全面に成膜する。

ゲート絶縁膜２２としては、窒化シリコン、酸化シリコン等を用いることができる。ゲート絶縁膜２２は、ピンホールなどの膜欠損発生による短絡を防止する目的で、複数回に分けて成膜することが好ましい。半導体膜２３としては、非晶質シリコン、多結晶ポリシリコンなどを用いることができる。また、オーミックコンタクト膜２４としては、リン（Ｐ）などの不純物を高濃度に添加したｎ型非晶質シリコンやｎ型多結晶シリコンなどを用いることができる。半導体膜２３としてはＩｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体膜をスパッタ法で成膜してもよい。この場合、オーミックコンタクト膜は不要でもよい。

さらに、オーミックコンタクト膜２４の上に、Ｃｒ、Ag、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第２の金属膜を、例えば、スパッタ法や蒸着法などで成膜する。

次に、第２のフォトリソグラフィ工程によりレジストパターンを形成し、それをマスクにする第２のエッチング工程により、第２の金属膜、オーミックコンタクト膜２３、オーミックコンタクト膜２４を順次エッチングする。この時点の構造を図９に示す。

この第２のエッチング工程では、第２の金属膜は、ソース配線１０と、当該ソース配線１０から分岐してＴＦＴ１６の形成領域へと延在する金属膜とからなる形状にパターニングされる。ソース配線１０から分岐した金属膜３０は、後の工程で２つに分離されて、ソース電極２５およびドレイン電極２６となる。即ち、この時点では、ＴＦＴ１６のチャネル領域２７となる部分には第２の金属膜（金属膜３０）が残存しており、ソース電極２５とドレイン電極２６とが繋がった状態となっている。つまり、第２のエッチング工程では、互いに繋がった状態のソース電極２５およびドレイン電極２６と、ソース電極２５に接続するソース配線１０とが形成される。

また、オーミックコンタクト膜２４および半導体膜２３も、第２の金属膜のパターニングと同じマスクを用いてエッチングされる（実質的には、パターニングされた第２の金属膜がマスクとなる）。これにより、オーミックコンタクト膜２４および半導体膜２３が、第２の金属膜と同じ形状にパターニングされる。

このように、第２の金属膜のパターニングと、オーミックコンタクト膜２４および半導体膜２３のパターニングは、同じマスクを用いるため、１回のエッチング工程（第２のエッチング工程）に統合できる。その後、第２のフォトリソグラフィ工程で形成したレジストパターンを除去する第２のレジスト除去工程を行う。

次に、画素電極６となる第１の透明導電膜３１を、スパッタ法などにより基板２１の全面に成膜する。この時点の構造を図１０に示す。第１の透明導電膜３１としては、ＩＴＯ等を用いることができる。

そして、第３のフォトリソグラフィ工程により、第１の透明導電膜パターン１９ａと画素電極１９を形成するようにレジスト膜（図示せず）で覆い、第３のエッチング工程により当該パターンを形成する。

なお、第３のエッチング工程においては、上記のレジスト膜で覆われていない第１の透明導電膜３１と第２の金属膜３０とをエッチング除去した後に、チャネル領域２７において露出するオーミックコンタクト膜２４も除去する。さらに図示しないが実際には、オーミックコンタクト膜２４が部分的に残存することにより輝点欠陥不良を引き起こすことがあるため、半導体膜２３の表面も若干エッチング除去することが多い。この時点の構造を図１１に示す。

なお、上記説明では、第３のエッチング工程において、第１の透明導電膜３１、第２の金属膜３０、オーミックコンタクト膜２４および半導体膜２３のエッチングの際に、第３のフォトリソグラフィ工程で形成したレジストパターンがエッチングマスクとなるように説明した。しかし、第２の金属膜３０、オーミックコンタクト膜２４および半導体膜２３のエッチングは、当該パターニング後であって上記レジストパターンが除去された状態での第１の透明導電膜パターン１９ａ（画素電極１９を含む）をマスクにして行われてもよい。

また、本実施の形態２においては、半導体膜の成膜と第２の金属膜の成膜との間にフォトリソグラフィ工程を含まない製造方法について説明しているが、フォトリソグラフィ工程を含んでいてもよい。すなわち、フォトリソグラフィ工程の総数は１工程増加してしまうが、半導体膜やオーミックコンタクト膜をパターニングした後に第２の金属膜を成膜するような製造方法であってもよい。

次に本実施の形態２においては輝点欠陥が生じる第１の画素に対し、画素電極と対向電極を接続するリペアを実施する。以降の工程については、この画素電極と対向電極の接続を含む製造方法について、第１の画素と第２の画素とを対比させながら説明を行う。なお以降においてはリペアを実施する個所は図３におけるリペア部１８ｂとした場合を例として説明を行う。

画素電極と対向電極を接続する方法について以下、断面図を用いて説明を行う。図１２（ａ）は第１画素と第２画素と共通でＴＦＴ〜画素電極部の断面（図３のＡ１−Ａ２断面）を示す。また図１２（ｂ）と図１２（ｃ）は、各々、第１画素と第２画素におけるソース配線〜画素電極部の断面図である。図１３以降も同様である。なお、ソース配線〜画素電極部の断面図は、図３または図４のＢ１−Ｂ２線に沿った断面に対応している。また、図１２（ｂ）は第１の画素に対応し、図１２（ｃ）は第２の画素に対応する。図１３以降の図も同様である。なお以降は図３に示すリペア部１８ｂを例として説明するが、図３の接続部１８ａにおいても同様の手順で製造が可能である。

次に、あらかじめ光学式欠陥検査装置等により輝点欠陥を生じる画素として特定された第１の画素における画素電極１９にレーザー光の照射を行う。これを図１３（ｂ）に示す。するとこのレーザー光の照射により、第１の画素における画素電極１９は溶融、変形して、ゲート絶縁膜２２から剥離して浮き上がり、もしくは画素電極１９の下面側をゲート絶縁膜２２上に残し、それ以外の上面部が浮き上がり、上方に反りかえる。この状況を示したのが、図１４（ｂ）である。ここでは上方に反り返った部分を接続部位３２として示す。一方、図１３（ｃ）に対応する第２の画素にはレーザー光を照射していないため、図１３（ｃ）及び図１４（ｃ）は図１２（ｃ）から変化していない。なおＴＦＴ〜画素電極部については前述したように本説明ではレーザー光を照射せず、図１２（ａ）から変化していない。

ここで、レーザー光を照射する領域としては、その後の工程で上層に第２の導電膜で対向電極２０が形成された際に、対向電極２０の膜が存在する場所でなくてはならない。

レーザー光の波長は、例えば画素電極１９を構成する透明導電膜がＩＴＯの場合、２６６nm〜１０６４nmが望ましい。レーザー光のパワーは強すぎると、画素電極１９を破壊することがあり、逆に弱すぎると画素電極１９が十分に反りかえらないため、適宜調整が必要である。

レーザー光照射装置としては、例えばレーザーＣＶＤリペア装置のレーザー光を用いてもよい。他の装置でも第１の画素のみ局所的に熱処理を加えることができる装置なら、このような処理は可能である。

続いて、層間絶縁膜１２となる第２の絶縁膜を成膜する。この時点の構造を図１５に示す。層間絶縁膜２８は、例えば窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法やスピンオングラス（ＳＯＧ：Ｓｐｉn−ｏｎ ｇｌａｓｓ）などにより基板２１全面に成膜する。これにより、画素電極１９および第１の透明導電膜パターン１９ａが、層間絶縁膜２８に覆われる。また、半導体膜２３のチャネル領域２７が層間絶縁膜２８に覆われる。ただし図１５（ｂ）に対応する画素１では前工程でレーザーにより形成した上方に反りかえった部分すなわち接続部３２のみが層間絶縁膜２８によって被覆されず、表面に露出した状態となる。一方レーザーを照射しなかった図１５（ｃ）に対応する画素２においては画素全面を覆うように層間絶縁膜２８が成膜される。

次に、第４のフォトリソグラフィ工程および第４のエッチング工程により、層間絶縁膜２８およびゲート絶縁膜２２を貫通するコンタクトホール２９を形成する。コンタクトホール２９は、図７に示したように、共通配線９ａに達するように形成される。

図示は省略するが、額縁領域８には、ゲート配線９を走査信号駆動回路１１に接続させるための端子（ゲート端子）と、ソース配線１０を表示信号駆動回路１２に接続させるための端子（ソース端子）とが、ゲート配線９と同層の配線層（第１の金属膜）またはソース配線１０と同層の配線層（第２の金属膜）を用いて形成されている。第４のフォトリソグラフィ工程および第４のエッチング工程では、それらの端子に達するコンタクトホールも形成される。

その後、第４のレジスト除去工程により、第４のフォトリソグラフィ工程で形成したレジストパターンを除去する。

次に、層間絶縁膜２８の上に、対向電極２０となる第２の透明電極膜３３をスパッタ法等により基板２１全面に成膜する。これを図１６に示す。

第２の透明導電膜３３としては、ａ-ＩＴＯ（非晶質ＩＴＯ膜）膜等の非晶質な透明導電膜を用いることができる。

そして、第５のフォトリソグラフィ工程により、第２の透明導電膜をパターニングして、スリット２０ａを有する対向電極２０を形成する。これを図１７に示す。画素１においては図１７（ｂ）に示すように画素電極１９と対向電極２０が接続部３２によって電気的に接続された状態となり、常に同電位となるためフリンジ電界が発生せず、黒点となる。一方画素２においては図１７（ｃ）に示すように画素電極１９と対向電極２０は接続されておらず、信号によってフリンジ電界がＯＮ／ＯＦＦし、液晶を駆動させる。また、図７に示したように、対向電極２０は、共通配線９ａに接続するように、コンタクトホール２９の内側にも形成される。

このとき、額縁領域８では、コンタクトホールを介してゲート端子と接続するパッド（ゲート端子パッド）と、コンタクトホールを介してソース端子と接続するパッド（ソース端子パッド）とが形成される。

以上の工程を経て、ＴＦＴアレイ基板が完成する。このように、少なくとも５回のフォトリソグラフィ工程を用いて、ＦＦＳ方式の液晶表示装置に適用するＴＦＴアレイ基板となる。

このように作製したＴＦＴアレイ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上にも配向膜を同様に形成する。そして、各配向膜の液晶との接触面に、ラビングなどの手法を用いて一方向にミクロな傷をつける配向処理を施す。その後、基板周縁部にシール材を塗布して、ＴＦＴアレイ基板と対向基板とを、互いの配向膜が向き合うように所定の間隔で貼り合わせる。ＴＦＴアレイ基板と対向基板とを貼り合わせた後、真空注入法等により、ＴＦＴアレイ基板と対向基板との間に液晶を注入し、その注入口を封止する。それにより、液晶セルが完成する。

そして、液晶セルの両面に偏光板を貼り付け、駆動回路を接続した後、バックライトユニットを取り付けることで、液晶表示装置が完成する。

輝点欠陥が生じる画素の特定方法
本実施の形態２においては、輝点欠陥を生じる画素である第１の画素１３ａがリペアの前にあらかじめ特定されており、当該第１の画素１３ａのみ局所的にリペアすることにより黒点欠陥とする製造方法を説明した。以降では、かかる第１の画素１３ａを特定する方法について説明する。

上記の輝点となる第１の画素１３ａを特定する手法として、パターン欠陥検査装置又は光学検査装置もしくは電気的検査装置により、輝点となる画素を特定するために特徴的な欠陥を抽出するのが一般的である。輝点欠陥を引き起こし得る欠陥のモードは複数存在するが、ソース配線とドレイン電極とが導電膜により電気的に短絡する欠陥がほとんどである。

ソース配線とドレイン電極とは通常、薄膜トランジスタのチャネル部を介してのみ接続するが、輝点欠陥を引き起こし得る画素においては、チャネル部あるいはチャネル部以外において両者を電気的に短絡する別の経路が生じている。なお、ドレイン電極と画素電極とは通常、電気的に接続されているため、例えばソース配線と画素電極とが短絡しても輝点不良を引き起こし得るという点では同じである。そして、当該経路としては、主にオーミックコンタクト層、画素電極、ソース配線を構成する導電膜がありうる。以下、欠陥モード別に説明する。

アレイ工程で主に輝点画素となる欠陥モードを図１８〜図２４まで示す。図１８〜図２０は、ソース電極２５とドレイン電極２６が電気的に繋がってしまうモードである。図２１〜図２４は、ソース配線１０と画素電極１９間が繋がってしまうモードである。

輝点モード１
ソース電極２５とドレイン電極２６間の半導体２３が適正量エッチングされずに残存した場合に輝点となる画素１３ａとなる（図１８）。図１８に示すこのモードにおいてソース配線１０とドレイン電極２６とを電気的に短絡する経路としては、チャネル部４０に部分的に残存するオーミックコンタクト層と考えられる。かかる経路を通じて、ソース配線からドレイン電極を経て画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード１を例えば光学式欠陥検査装置で検出する際には、チャネル領域４０で変色等が無いかという観点で検出するとよい。

輝点モード２
ソース電極２５とドレイン電極２６間のオーミックコンタクト膜２４が残存した場合に輝点となる画素１３ａとなる（図１９）。図１９に示すこのモードにおいてソース配線とドレイン電極とを電気的に短絡する経路としては、チャネル部４０に残存するオーミックコンタクト層である。かかる経路を通じて、ソース配線からドレイン電極を経て画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード２を例えば光学式欠陥検査装置で検出する際には、チャネル領域４０で変色等が無いかという観点で検出するとよい。

輝点モード３
ソース電極２５とドレイン電極２６間のメタル膜が繋がった場合に輝点となる画素１３ａとなる（図２０）。図２０において、パターン異常部４１はソース電極２５とドレイン電極２６との間であって、ソース電極２５とドレイン電極２６と一体となって形成されている。図２０に示すこのモードにおいてソース配線とドレイン電極とを電気的に短絡する経路としては、パターン異常部４１であって、具体的にはチャネル部に残存するメタル膜である。本実施の形態２においては、第２の金属膜が相当する。

かかる経路を通じて、ソース配線からドレイン電極を経て画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード３を例えば光学式欠陥検査装置で検出する際には、チャネル領域４０においてソース電極２５とドレイン電極２６に亘って第２の金属膜のパターンが無いかという観点で検出するとよい。

輝点モード４
ソース配線１０の下層にある半導体２３が画素電極１９と繋がった場合に輝点となる画素１３ａとなる（図２１）。図２１において、パターン異常部４１は半導体層２３と画素電極１９との間であって、半導体層２３と一体となって形成されている。図２１に示すこのモードにおいてソース配線と画素電極とを電気的に短絡する経路としては、半導体膜である。具体的には珪素膜や酸化物半導体膜である。本実施の形態２においては、半導体膜２３が相当する。

通常、半導体膜２３は高い抵抗を有しているため、ただ単に接続しているだけではソース配線から画素電極に表示電圧が印加されるとは限らない。しかし、表示装置として組み込まれてバックライトからの光がかかる半導体膜に照射され、光キャリアの発生により半導体膜の導電率が増大した場合、半導体膜を介してソース配線から画素電極に表示電圧が常に印加されることになるため、この場合にも輝点欠陥が生じることになる。言い換えれば、光透過部に半導体膜が形成されている場合には当該半導体膜も、輝点欠陥を引き起こす短絡経路を構成する導電膜となりえる。この輝点モード４を例えば光学式欠陥検査装置で検出する際には、画素電極６とソース配線１０との間に亘って半導体膜２３のパターンが無いかという観点で検出するとよい。

輝点モード５
ソース配線１０の下層にあるオーミックコンタクト２４が画素電極１９と繋がった場合に輝点となる画素１３ａとなる（図２２）。図２２において、パターン異常部４１は、半導体層２３とオーミックコンタクト層２４との積層と画素電極１９との間であって、半導体層２３とオーミックコンタクト層２４との積層と一体となって形成されている。図２２に示すこのモードにおいてソース配線と画素電極とを電気的に短絡する経路としては、主にオーミックコンタクト層である。

オーミックコンタクト層は導電膜であるため、かかる経路を通じて、ソース配線から画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード５を例えば光学式欠陥検査装置で検出する際には、画素電極６とソース配線１０との間に亘ってオーミックコンタクト膜２４のパターンが無いかという観点で検出するとよい。

輝点モード６
ソース配線１０と画素電極１９が繋がった場合に輝点となる画素１３ａとなる（図２３）。図２３ではソース配線１０のパターン異常部５３を示している。このモードにおいてソース配線と画素電極とを電気的に短絡する経路としては、ソース配線と一体として形成される第２の金属膜である。かかる経路を通じて、ソース配線から画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード６を例えば光学式欠陥検査装置で検出する際には、画素電極１９とソース配線１０との間に亘って第２の金属膜のパターンが無いかという観点で検出するとよい。

輝点モード７
ソース配線１０の上層にある画素電極１９ａと画素電極１９が繋がった場合に輝点となる画素１３ａとなる（図２４）。図２４においても図２３と同様に、ソース配線のパターン異常部４１を示している。ただし、このモードにおいてソース配線と画素電極とを電気的に短絡する経路は金属膜では無く、ソース配線と一体として形成される透明導電膜１９ａである。本実施の形態２においては、第１の透明導電膜パターン１９ａが相当する。かかる経路を通じて、ソース配線から画素電極に表示電圧が常に印加されることにより輝点欠陥が生じることになる。この輝点モード７を例えば光学式欠陥検査装置で検出する際には、画素電極１９とソース配線１０との間に亘って第２の透明導電膜３３のパターンが無いかという観点で検出するとよい。

上記輝点となる画素を検出する工程は、本実施の形態２を実施する前までであれば特定することが可能である。しかし、輝点を引き起こす導電膜が形成されていない場合は検出することはできない。検出に望ましい工程は、画素電極１９のパターン形成後もしくは、層間絶縁膜２８のパターン形成後がよい。

実施の形態３
本発明の実施の形態２においては、ＦＦＳ方式の液晶表示装置を例とし、輝点欠陥を生じると判定された画素において、絶縁膜を介して隔てられた画素電極と対向電極を本発明に係る接続部位の形成により電気的に接続することで黒点化修復した形態について説明した。

本実施の形態３は、実施の形態２と同様に実施の形態１で説明した本発明に係る電子素子の配線構造を有するもので、配線の断線欠陥を接続し正常化する形態であり、液晶表示装置に関する。なお以降の説明はＴＮ方式を有する液晶表示装置を例に行うが、本発明の実施の形態３は液晶表示装置に限らず、絶縁膜を介して対向して配設される導電層を有する電子素子であっても同様の効果を奏するものである。

次に本実施の形態３で例とする液晶表示装置に適用されるＴＮ方式について説明する。ＴＮ方式において、ＴＦＴアレイ基板の構成は実施の形態２の図２で説明したものと同様であるが、その画素の構成については実施の形態２で説明したＦＦＳ方式とは異なり、ＴＦＴアレイ基板と対向基板との間の液晶は、ＴＦＴアレイ基板上に配設された画素電極とカラーフィルタ基板上に配設された対向電極との間に生じる電界によって駆動される。ＴＮ方式はＦＦＳ方式よりも早い時期より普及し、現在もなお広く採用されている主流の液晶駆動方式の一つである。

図２５はＴＮ方式の液晶表示装置のＴＦＴアレイ基板の画素の平面図である。ただしここに示すＴＦＴアレイ基板の画素はソース配線１０の断線欠陥３４を有しているものとする。また図２６（ａ）は図２５におけるＤ１−Ｄ２の断線欠陥３４の断面図であり、図２６（ｂ）は図２５におけるＥ１−Ｅ２の断線欠陥３４の断面図である。実施の形態２と同様にガラス等の基板２１上にゲート配線９とソース配線１０とがゲート絶縁膜２２を介して交差するように形成されており、ゲート電極上にはゲート絶縁膜２２を介して半導体層２３が形成されている。実施の形態２と同様に半導体層２３はソース電極２５とドレイン電極２６と接続し、ドレイン電極２６は画素電極１９と接続している。画素電極１９はゲート配線９とソース配線１０で区切られた領域の大部を占める。実施の形態２の図２と異なる点としては、画素電極１９は層間絶縁膜２８を介してドレイン電極２６よりも上層に形成され、両者は層間絶縁膜２８に開口するコンタクトホール２９を介して接続する点である。一方、対向電極は液晶を挟持してＴＦＴアレイ基板と対向するカラーフィルタ基板上に配設されるため図２５には記載されない。なお、共通配線については記載は省略する。

次に、本発明の内容であるリペア部について説明する。従来、図２５及び図２６に示すようにソース配線１０の断線欠陥３４が発生した場合、ソース配線１０形成後であって上層に絶縁膜２８を形成する前に断線欠陥３４にレーザーＣＶＤやインクジェットなどでＷ等の金属あるいは導電インク等の導電性を有するリペア材料を付与しリペアすることは困難であった。それは断線欠陥３４の形状が必ずしも平坦ではなく、個体差もあってリペア材料を隙間なくしっかりと付与することが難しいことに起因する。また断線欠陥３４を迂回し、正常な配線部同士をリペア材料で接続することも考えられるが、その場合はリペア材料を付与した部分がソース配線１０の膜厚分の段差も乗り越えて配設することが必要となり、段差部までカバレッジすることが難しい状況があった。

上記の理由によりソース配線１０のリペアはその上層に絶縁膜２８が形成された以降の工程で、レーザーで断線欠陥３４の両側に当たる部分の上層の絶縁膜２８にソース配線１０に達するまでコンタクト穴をあけ、コンタクト穴内及びコンタクト穴間の絶縁膜２８上にリペア材を付与してリペア配線を形成することが一般的である。しかしながらこの方法もリペア材料自体やソース配線１０との接続部の電気抵抗が大きく、電気的に接続していたとしても配線抵抗によって表示状態に悪影響が生じる可能性があることや、コンタクト穴を介したリペア材料とソース配線１０の長期的な接続の信頼性に懸念があることなどの問題があり、特に高い信頼性が要求される分野向けの製品への適用には課題があった。

これらの課題に対し本実施の形態３に係る電子素子の構造によれば高い信頼性を有し、リペアすることが可能となる。以下でこの構造を説明する。

図２７（ａ）は図２５におけるＤ１−Ｄ２の断線欠陥３４の断面図であり、図２７（ｂ）は図２５におけるＥ１−Ｅ２の断線欠陥３４の断面図である。ただし前述の図２５が断線欠陥３４に対してリペアを実施しない状態を示しているのに対し、図２７はリペアを実施し本発明に係る形態となっている。すなわち、図２７においては、ソース配線１０の断線欠陥３４を介して両側にあるリペア部３５ａ及び３５ｂに対しそれぞれ配線を上方に反りかえらせて接続部位３７ａ及び３７ｂを形成する。さらに接続部位３７ａ及び３７ｂはそれぞれその上層に形成されたリペア用パターン３６と接続される。その結果、断線欠陥３４によって分断されていたソース配線１０は接続部位３７ａとリペア用パターン３６と接続部位３７ｂを経由することで電気的接続が得られ、リペアが可能となる。

ここで接続部位３７ａもしくは接続部位３７ｂについてはソース配線１０の少なくとも一部が剥がれ、上方にめくれあがって形成されたものであることから、ソース配線１０と同じ材質でしかも継ぎ目を有さない連続一体の部位であり、接続部位３７ａもしくは接続部位３７ｂとソース配線１０の間の接続は接続抵抗がないに等しく、同時に接続信頼性が極めて高いものと考えられる。これに対し従来のリペア材を付与して接続する手法ではコンタクトホールを開口することに関する開口時の下地層の変質、あるいは開口部におけるリペア材の穴内へのカバレッヂ、リペア部周囲への付着、接続抵抗、リペア材質強度や導電膜との信頼性等、品質リスクに関する懸念事項が多い。本発明の係る構造はこれら懸念事項を回避するものであり、本発明の根幹的な特徴と価値をなすものである。この接続部位３７ａ及び接続部位３７ｂの形成方法については次の製造方法で説明する。

製造方法
本実施の形態３においてＴＮ方式の構造を有するＴＦＴアレイ基板のソース配線形成後のＤ１−Ｄ２断面及びＥ１−Ｅ２断面をそれぞれ図２８（ａ）及び図２８（ｂ）に示す。まずＡＯＩ（自動光学式検査装置）等によりソース配線１０の断線欠陥３４を検出する。本検査はソース配線１０が形成された後に実施する必要があるため、ソース配線１０のエッチング工程以降で実施することが望ましいが、レジストでの配線形成が終了する写真製版工程の現像以降でもよい。以下、図２９から図３１を用いて断線のリペアについて説明する。

まず初めに断線欠陥３４の両側のリペア部３５ａ及び３５ｂに対しそれぞれレーザーを照射し、配線を上方に反りかえらせて接続部位３７ａ及び３７ｂを形成する。この状態を図２９（ａ）及び図２９（ｂ）に示す。リペア部３５ａ及び３５ｂの位置は断線欠陥３４の断線端でもよく、また端部から離れた正常な配線部でもよいが、接続部位の形状、大きさ、高さを所望の状態とするには後者の正常な配線部に形成する方が望ましい。またレーザーの照配線の幅が広い場合は片側あたりに幅方向に２か所以上接続部位を設け、接続箇所数を増やしてもよい。

次に図３０に示すように、基板２１全面に絶縁膜２８を形成する。本実施の形態３においては、この時点で接続部位３７ａ及び３７ｂが絶縁膜２８の表面に露出していることが必要となる。

次に図３１に示すように、絶縁膜２８のさらにその上層に、基板２１全面を覆うように透明導電膜３１を形成する。ここにおいて上方に反りかえらせた接続部位３７ａ及び３７ｂの絶縁膜２８から露出した部分上にも透明導電膜３１が形成され、電気的に接続される。

最後に透明導電膜３１を写真製版でパターン形成し、画素電極１９を形成する（図２７）。この際、本発明に係る液晶表示装置においてはソース配線１０の上層に重なるように画素電極１９と同層において電気的には独立したリペア用パターン３６をあらかじめ配設しておく。この配線は透明導電膜からなり、画素電極１９形成のための写真製版工程においてレチクル上に配設し、フォトリソグラフィで形成すればよい。これにより前記ソース配線１０の断線欠陥３４の両側の接続部位３７ａ及び３７ｂが画素電極１９と同層に配設されたリペア用パターン３６によって接続され、断線欠陥が結線されることとなる。なおリペア用パターン３６が隣り合う画素電極１９と短絡してしまう場合は画素電極１９、リペア用パターン３６を形成する写真製版工程において、露光を２回行う、エッチングにて接続部３７のはみ出し部を追加でエッチングする等の処置を実施してもよい。

本実施の形態３によれば前述したように従来断線欠陥のリペアで問題となっていたレーザーＣＶＤやインクジェットなどでＷ等の金属あるいは導電インク等のリペア材料を付与することによる接続抵抗の増加や信頼性の問題点が解消される。さらにはそのリペア材料、リペア装置、すなわちレーザーＣＶＤやインクジェット等の管理やリペア材料付与工程の作業時間も不要となる効果がある。

実施の形態４
本発明は導電膜の一部が下層に位置する絶縁膜から剥離して浮き上がり、もしくは導電膜の下面側を下層に位置する絶縁膜上に残し、それ以外の上面部が浮き上がり、上方に反りかえった接続部位を有することを特徴とするが、本実施の形態４は接続部位が所望の形状、大きさ、高さとなるよう、導電膜の絶縁膜から剥離して上方に反りかえらせるべき個所にあらかじめ孔部または切り欠き部を配設するものである。

本発明における接続部位を形成する方法には、例えばレーザーの照射がある。導電膜に対し、導電膜の材質、厚みを考慮した適正な波長、エネルギー、照射サイズのレーザーを照射すると熱エネルギーにより導電膜が上方に反りかえり接続部位が形成される。ただし接続部位が上層の絶縁膜を貫通しその上層の導体まで達して確実に電気的に接続されるには、接続部位が所望の形状、大きさ、高さであることが必要とされる。そこで所望の接続部位を形成するための手法を取り入れた液晶表示装置について以下に述べる。

ここでは実施の形態２で説明したＦＦＳ方式の液晶表示装置において、輝点欠陥を黒点化するために画素電極にレーザーを照射し、形成された接続部位で画素電極と対向電極を接続する場合を例に挙げて説明する。さらにここでは接続部位を形成するためにレーザーを照射すべき個所は配線形状ではなく、ベタ形状の画素電極であると仮定する。この場合、レーザーを照射した際に絶縁膜から剥離して上方に反りかえって形成される接続部位の形状、向き、大きさ、高さは主としてレーザーのエネルギー、照射サイズ、照射形状などのレーザー照射条件によって制御することになる。しかしながら画素電極の導電膜の厚みや表面状態、材料の分子状態のばらつき等の影響も受けることを考えると、レーザー照射条件だけで接続部位の形状等を十分に制御することは難しい場合がある。

前記の状況に対し、図３２に画素電極の接続部位を形成するためにレーザーを照射すべき個所に切り欠きパターン３８を配設したＦＦＳ方式の液晶表示装置の画素の平面図を示す。切り欠きパターン３８の形成については画素電極１９のパターン形成のための写真製版工程においてレチクル上に配設し、フォトリソグラフィで形成すればよい。この切り欠きパターン３８に対し、ある一定のエネルギー、照射サイズ、照射形状でレーザーを照射すると、切り欠きパターン３８の突起状となっている部分が形状を維持して上方に反りかえることとなり、形状、向き、大きさ、高さにおいて再現性よく所望の接続部位を形成することが可能となる。なおこの切り欠きパターン３８は通常輝点欠陥となる画素の発生位置は事前には分からないため、レチクル上で全画素に配設しておいて、検査で検出された輝点欠陥となる画素に対してのみレーザーを照射するのが得策である。

一方、図３３に画素電極の接続部位を形成するためにレーザーを照射すべき個所に十字形状の孔パターン３９を配設したＦＦＳ方式の液晶表示装置の画素の平面図を示す。この孔部も画素電極１９のパターン形成のための写真製版工程においてレチクル上に配設し、フォトリソグラフィで形成すればよい。この孔部に対し、そのサイズと同じかやや大きいエリアに一定のエネルギー、照射サイズ、照射形状でレーザーを照射すると、十字形状のエッジがそれぞれ孔部の上方から外側方向に反りかえり、位置、形状、向き、大きさ、高さにおいて再現性よく接続部位を形成することが可能となる。またさらに接続部位の反りかえる向きが特定の方向ではなく四方に向くことや上層に達する部分の長さが大きくなることから接続の信頼性をさらに高めることが可能となる。

前記は実施の形態２で示したＦＦＳ方式の液晶表示装置において画素電極と対向電極を接続させる場合を例に説明したが、実施の形態３で示した断線欠陥の接続等も含めた本発明の係る電子素子あるいは液晶表示装置全てにおいて、上記のように導電膜の接続部位を形成するためにレーザーを照射すべき個所に切り欠きパターンあるいは孔パターン等を配設することで接続部位を所望する位置、形状、向き、大きさ、高さに安定的に形成し、導体間の接続をより確実にすることが可能となる。

なお本実施の形態４を表示装置に適用する場合、接続リペアのための切り欠きパターン、十字形状の孔パターンの位置はリペアを実施しない正常画素内にあっても表示に影響しない位置とすることが望ましい。例えばＴＦＴアレイ基板とカラーフィルタ基板を有する液晶表示装置であれば、カラーフィルタ基板においてブラックマトリクス（ＢＭ）が配設される位置に対向するエリアであれば、当該パターンを全画素に設けたとしても、リペアの実施有無にかかわらず最終的に液晶表示装置となった際に表示には影響しない。この例に限らず絶縁膜を介し、２つの導電膜が対向して配設されるエリアの中から表示に影響しない位置で接続することが望ましい。

１ 第１の導電膜、２ 絶縁膜、３ 第２の導電膜、４ 基板、５ 接続部位、
６ 基板、７ 表示領域、８ 額縁領域、
９ ゲート配線（走査信号線）（ゲート電極）、９ａ 共通配線、
１０ ソース配線（表示信号線）（ソース電極）、１１ 走査信号駆動回路、
１２ 表示信号駆動回路、１３ 画素、１３ａ 第１画素、１３ｂ 第２画素、
１４ 外部配線（ＦＰＣ）、１５ 外部配線（ＦＰＣ）、１６ ＴＦＴ、
１８ａ リペア部、１８ｂ リペア部、１９ 画素電極、
１９ａ 第１の透明導電膜パターン、２０ 対向電極、２０ａ スリット、
２１ 基板、２２ ゲート絶縁膜、２３ 半導体膜、２４ オーミックコンタクト膜、
２５ ソース電極、２６ ドレイン電極、２７ チャネル領域、２８ 層間絶縁膜、
２９ コンタクトホール、３０ 金属膜、３１ 透明導電膜、３２ 接続部位、
３３ 第２の透明導電膜、３４ 断線欠陥、３５ａ リペア部、３５ｂ リペア部、
３６ リペア用パターン、３７ａ 接続部位、３７ｂ 接続部位、
３８ 切り欠きパターン、３９ 十字形状の孔パターン
４０ チャネル部、４１ パターン異常

Claims (10)

1. 第１の導電膜と、
   前記第１の導電膜の上に形成された１層以上からなる絶縁膜と、
   前記絶縁膜を介し前記第１の導電膜に対向して形成された第２の導電膜と、
   を備え、
   前記第１の導電膜は、所望の位置に接続部位を有し、
   前記第１の導電膜と前記第２の導電膜とは前記接続部位を介して電気的に接続されており、
   前記接続部位は、前記第１の導電膜の少なくとも一部が剥がれて形成され、
   前記絶縁膜は前記接続部位を完全には被覆していないことを特徴とする電子素子。
2. 第１の導電膜からなり、断線部位によって分断された第１の配線と、
   前記第１の導電膜の上に形成された１層以上からなる絶縁膜と、
   前記絶縁膜を介し前記第１の導電膜と対向する領域を有して形成された第２の導電膜と、
   を備え、
   前記第１の配線は、前記断線部位を挟んだ両側の各々の１カ所以上に接続部位をさらに有し、
   前記第１の配線と前記第２の導電膜とは前記両側の各々の接続部位を介して電気的に接続されており、
   前記接続部位は、前記第１の導電膜の少なくとも一部が剥がれて形成され、
   前記絶縁膜は前記接続部位を完全には被覆していないことを特徴とする電子素子。
3. 前記第２の導電膜が透明導電膜であることを特徴とする、請求項１または請求項２に記載の電子素子。
4. 前記第１の導電膜が透明導電膜であることを特徴とする、請求項１または請求項２に記載の電子素子。
5. 前記接続部位を形成する個所の第１の導電膜にあらかじめ孔部、切り欠き部あるいは突起部が配設されていることを特徴とする、請求項１から請求項４のいずれか１項に記載の電子素子。
6. 基板上に互いに交差して設けられたゲート配線及びソース配線と、
   前記ソース配線と電気的に接続するソース電極、画素電極と電気的に接続するドレイン電極、及び半導体層を有するスイッチング素子と、
   ＦＦＳ方式によって液晶を駆動させるための１組の前記画素電極と対向電極と
   前記画素電極と前記対向電極の間に挟持されるように形成された１層以上からなる絶縁膜と、
   を有する画素を備え、
   少なくとも１カ所以上の画素で、前記画素電極と前記対向電極の内、下層に位置する電極の一部が、接続部位を有し、
   前記画素電極と前記対向電極は前記接続部位を介して電気的に接続されており、
   前記接続部位は、前記前記画素電極と前記対向電極の内、下層に位置する電極の少なくとも一部が剥がれて形成され、
   前記絶縁膜は前記接続部位を完全には被覆していないことを特徴とする液晶表示装置。
7. 前記ソース電極または前記ソース配線と、前記ドレイン電極または前記画素電極とが、導電膜を介して接続している画素の前記画素電極と前記対向電極が電気的に接続されていることを特徴とする、請求項６に記載の液晶表示装置。
8. 前記画素電極と前記対向電極の内、上層に位置する電極が透明導電膜であることを特徴とする、請求項６または請求項７に記載の液晶表示装置。
9. 前記画素電極と前記対向電極の内、下層に位置する電極が透明導電膜であることを特徴とする、請求項６または請求項７に記載の液晶表示装置。
10. 前記接続部位を形成する個所の前記画素電極と前記対向電極の内、下層に位置する電極にあらかじめ孔部、切り欠き部あるいは突起部が配設されていることを特徴とする、請求項６から請求項９のいずれか１項に記載の液晶表示装置。

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